CN113948524A - 半导体结构 - Google Patents

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CN113948524A CN202010756237.8A CN202010756237A CN113948524A CN 113948524 A CN113948524 A CN 113948524A CN 202010756237 A CN202010756237 A CN 202010756237A CN 113948524 A CN113948524 A CN 113948524A
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Abstract

一种半导体结构，包括一存储单元叠层以及一互补式金属氧化物半导体结构。互补式金属氧化物半导体结构位于存储单元叠层的下方，且互补式金属氧化物半导体结构包括一源极线晶体管与一位线晶体管。

Description

半导体结构
技术领域
本发明属于半导体存储技术领域，涉及一种半导体结构，且特别是有关于一种三维半导体结构。
背景技术
随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件经过适当地安排后可以实现各种电性功能。现今各种电子产品皆已大量应用各种半导体元件。
其中随着电子产品追求“轻、薄、短、小”的趋势下，如何将半导体元件的体积缩小，提升半导体元件的芯片性能，已成为半导体产业一项重要研究发展方向。
发明内容
本发明有关于一种半导体结构。通过设置互补式金属氧化物半导体结构(包括阶梯译码器)于存储单元叠层之下，能够有效减小存储器装置的尺寸，进一步降低制造成本，从而提升芯片性能。再者，通过使局部位线与局部源极线交替排列且分别连接至位线晶体管与源极线晶体管，能够有效减少局部位线与局部源极线的电阻电容延迟时间(RC delaytime)。
根据本发明的一方面，提出一种半导体结构。半导体结构包括一存储单元叠层以及一互补式金属氧化物半导体结构。互补式金属氧化物半导体结构位于存储单元叠层的下方，且互补式金属氧化物半导体结构包括一源极线晶体管与一位线晶体管。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A绘示依照本发明的第一实施例的半导体结构的部分上视图；
图1B绘示图1A的半导体结构的立体示意图；
图1C绘示图1A的半导体结构的阶梯译码器与存储单元叠层的布局视图；
图2A绘示依照本发明的第二实施例的半导体结构的部份上视图；
图2B绘示图2A的半导体结构的局部放大图；
图2C绘示图2A的半导体结构的立体示意图；
图3绘示依照本发明的第三实施例的半导体结构的局部位线、局部源极线、总***线与总体源极线的布局视图；
图4绘示依照本发明的第四实施例的半导体结构的局部位线、局部源极线、总***线与总体源极线的布局视图；
图5绘示依照本发明的第五实施例的半导体结构的局部位线、局部源极线与总***线的布局视图。
【符号说明】
10，20，30，40，50：半导体结构
100：阶梯译码器
110：局部驱动器
120：电平偏移器
130：其他电路
200：源极线晶体管
300：位线晶体管
400：阶梯区
500，500_1，500_2...～500_K-1，500_K：存储单元叠层
600：绝缘叠层
700：总***线
800：总体源极线
910：第一柱元件
920：第二柱元件
930：第三柱元件
940：第四柱元件
1000：感测放大器
1100：通孔
1200：第一金属层
1300：第二金属层
1400：局部位线
1500：局部源极线
1600：存储单元
WL0，WL1，...WLj-1，WLj：字线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在下文的详细描述中，为了便于解释，提供各种的特定细节以整体理解本公开的实施例。然而，应理解的是，一个或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化附图，已知的结构及元件以示意图表示。
另外，说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰权利要求的元件，其本身并不意含及代表此元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
<第一实施例>
图1A绘示依照本发明的第一实施例的半导体结构10的部分上视图。图1B绘示图1A的半导体结构10的立体示意图。
请同时参照图1A及图1B，半导体结构10包括互补式金属氧化物半导体结构(包括源极线晶体管200、位线晶体管300与阶梯译码器100)、存储单元叠层500与绝缘叠层600。
一实施例中，互补式金属氧化物半导体结构位于存储单元叠层500的下方。存储单元叠层500在纵方向(例如Z方向)上重叠于其中一部分的互补式金属氧化物半导体结构，并与另一部分的互补式金属氧化物半导体结构错开。
一实施例中，源极线晶体管200与位线晶体管300设置于存储单元叠层500的相对两侧。换言之，在纵方向(例如Z方向)上，存储单元叠层500并未重叠源极线晶体管200与位线晶体管300。源极线晶体管200与位线晶体管300可沿着X方向延伸。举例而言，源极线晶体管200与位线晶体管300可以是背对背金属氧化物半导体场效晶体管(back-to-backMOSFET transistor)，然而本发明并不限于此。
一实施例中，阶梯译码器100位于存储单元叠层500的下方。换言之，在纵方向(例如Z方向)上，阶梯译码器100至少部分重叠存储单元叠层500。一般来说，相较于互补式金属氧化物半导体结构之中的其他元件而言，阶梯译码器100占有较大的空间。因此，通过将阶梯译码器100设置于存储单元叠层500的下方，将有利于小尺寸的半导体结构10制成。此外，存储单元叠层500可包括多个阵列区块(array block)，多个阵列区块可组成一阵列片(array tile)，且每个阵列片可具有设置于下方的一阶梯译码器100并可独立操作及控制每个阵列区块。由于每个阵列区块属于较小的单元，其本身具有轻盈的电阻电容延迟时间，因此可进行高速的操作。
相较于互补式金属氧化物半导体结构是位于存储单元叠层的周边区域而非位于存储单元叠层之下的比较例而言，在本发明的半导体结构10中，互补式金属氧化物半导体结构是设置于存储单元叠层500之下，故能够有效减小存储器装置的尺寸，进一步降低制造成本，从而提升芯片性能。
一实施例中，绝缘叠层600位于源极线晶体管200与位线晶体管300的上方。换言之，在纵方向(例如Z方向)上，源极线晶体管200与位线晶体管300至少部分重叠绝缘叠层600。
一实施例中，存储单元叠层500可包括交替叠层的导电层与绝缘层。存储单元叠层500例如是三维与门型存储器阵列(3D-AND type memory array)，然本发明并不以此为限。
一实施例中，存储单元叠层500包括阶梯区400。在纵方向(例如Z方向)上，阶梯译码器100至少部分重叠阶梯区400。
请参照图1B，半导体结构10可还包括总***线700、总体源极线(亦可称作共同源极线)800、第一柱元件910、第二柱元件920、第三柱元件930、第四柱元件940、局部位线1400与局部源极线1500。
一实施例中，绝缘叠层600相邻于存储单元叠层500。存储单元叠层500与绝缘叠层600可交替排列，然而本发明并不限于此。举例而言，存储单元叠层500与绝缘叠层600可沿着Y方向上排列。
一实施例中，绝缘叠层600可包括交替叠层的两种介电层，例如氧化物层与氮化物层。举例而言，绝缘叠层600可包括交替堆叠的二氧化硅(SiO2)层以及四氮化三硅(Si3N4)层，然而本发明并不限于此。
一实施例中，局部位线1400与局部源极线1500位于存储单元叠层500与绝缘叠层600的上方，并分别电性连接于存储单元叠层500中的存储单元串行的源极或漏极。局部位线1400与局部源极线1500的延伸方向可平行于存储单元叠层500与绝缘叠层600的延伸方向。局部位线1400与局部源极线1500沿着Y方向上延伸。举例而言，局部位线1400与局部源极线1500可以交替排列，然而本发明并不限于此。局部位线1400与局部源极线1500可包括合适的导电材料，例如铜(Cu)或钨(W)。
一实施例中，总***线700与总体源极线800位于存储单元叠层500与绝缘叠层600的上方。举例而言，总***线700与总体源极线800可位于局部位线1400与局部源极线1500的上方。总***线700与总体源极线800的延伸方向可平行于存储单元叠层500与绝缘叠层600的延伸方向。总***线700与总体源极线800沿着Y方向上延伸。总***线700与总体源极线800可包括合适的导电材料，例如铝铜合金(AlCu alloy)。
一实施例中，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940穿过绝缘叠层600。第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940在纵方向(例如Z方向)上延伸。第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940可包括合适的导电材料，例如钨(W)。
一实施例中，局部位线1400通过第一柱元件910电性连接至位线晶体管300，位线晶体管300通过第二柱元件920电性连接至总***线700。根据本实施例，局部位线1400连接第一柱元件910，第一柱元件910连接位线晶体管300，位线晶体管300连接第二柱元件920，且第二柱元件920连接总***线700。
一实施例中，局部源极线1500通过第三柱元件930电性连接至源极线晶体管200，源极线晶体管200通过第四柱元件940电性连接至总体源极线800。根据本实施例，局部源极线1500连接第三柱元件930，第三柱元件930连接源极线晶体管200，源极线晶体管200连接第四柱元件940，且第四柱元件940连接总体源极线800。
通过使局部位线1400与局部源极线1500交替排列且分别连接至位线晶体管300与源极线晶体管200，能够有效减少局部位线1400与局部源极线1500的电阻电容延迟时间。
图1C绘示图1A的半导体结构10的阶梯译码器100与存储单元叠层500_1，500_2…500_K-1，500_K的布局视图。
请参照图1C，半导体结构10还包括多个阶梯译码器100与存储单元叠层500_1，500_2…500_K-1，500_K。
一实施例中，多个阶梯译码器100分别位于存储单元叠层500_1、存储单元叠层500_2…、存储单元叠层500_K-1与存储单元叠层500_K的下方。换言之，在纵方向上，多个阶梯译码器100可分别至少部分重叠存储单元叠层500_1、存储单元叠层500_2…、存储单元叠层500_K-1与存储单元叠层500_K。
一实施例中，阶梯译码器100包括局部驱动器110、电平偏移器(level shifter)120与其他电路130。
举例而言，局部驱动器110可包括NMOS、PMOS、互补式金属氧化物半导体反相器(CMOS inverter)、二极管或双极性晶体管(BJT)。
举例而言，其他电路130可包括泵浦电路(pumping circuit)、译码电路(decodingcircuit)或控制电路。
<第二实施例>
图2A绘示依照本发明的第二实施例的半导体结构20的部份上视图。图2B绘示图2A的半导体结构20的局部放大图。图2C绘示图2A的半导体结构20的立体示意图。
请同时参照图2A、图2B及图2C，半导体结构20包括互补式金属氧化物半导体结构(包括源极线晶体管200与位线晶体管300)、存储单元叠层500、绝缘叠层600、总***线700、总体源极线800、第一柱元件910、第二柱元件920、第三柱元件930、第四柱元件940、通孔1100、第一金属层1200与第二金属层1300。
第二实施例的半导体结构20和第一实施例的半导体结构10类似，其主要差异在于，源极线晶体管200相邻于位线晶体管300。
一实施例中，源极线晶体管200与位线晶体管300沿着第一方向延伸，第一金属层1200沿着第二方向延伸，此第一方向相异于此第二方向。另一实施例中，此第一方向可定义为实质上平行于存储单元叠层500的延伸方向，此第二方向可定义为实质上垂直于存储单元叠层500的延伸方向。换言之，第一方向可实质上垂直于第二方向。
一实施例中，存储单元叠层500沿着第一方向延伸，总***线700、总体源极线800与第一金属层1200沿着第二方向延伸，此第一方向相异于此第二方向。另一实施例中，此第二方向可定义为实质上垂直于存储单元叠层500的延伸方向。换言之，第一方向可实质上垂直于第二方向。
一实施例中，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940是在纵方向上延伸，此纵方向可定义为源极线晶体管200的顶表面的法线方向，此纵方向亦可定义为位线晶体管300的顶表面的法线方向。
一实施例中，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940位于第一金属层1200的上方。另一实施例中，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940位于第一金属层1200与第二金属层1300的上方。又一实施例中，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940位于局部位线1400与位线晶体管300之间，第一柱元件910、第二柱元件920、第三柱元件930与第四柱元件940位于局部源极线1500与源极线晶体管200之间。
一实施例中，第一金属层1200位于源极线晶体管200与位线晶体管300的上方。第一金属层1200可包括合适的导电材料，例如钨(W)。
一实施例中，第二金属层1300位于第一金属层1200的上方。另一实施例中，第二金属层1300位于第一金属层1200以及第二柱元件920之间，或位于第一金属层1200以及第四柱元件940之间。第二金属层1300可包括合适的导电材料，例如钨(W)。
一实施例中，通孔1100位于总***线700与第二柱元件920之间。另一实施例中，通孔1100位于总体源极线800与第四柱元件940之间。通孔1100可包括合适的导电材料，例如钨(W)。
一实施例中，局部位线1400通过第一柱元件910电性连接至该位线晶体管300。亦即，第一柱元件910可将局部位线1400中的信号传递至位线晶体管300。另一实施例中，第一柱元件910可直接接触局部位线1400或位线晶体管300的其中之一。又一实施例中，第一柱元件910可直接接触局部位线1400以及位线晶体管300。换言之，第一柱元件910可作为局部位线1400以及位线晶体管300之间的连接导体，然而本发明并不限于此。
一实施例中，位线晶体管300通过第一金属层1200、第二金属层1300、第二柱元件920与通孔1100电性连接至总***线700。亦即，流入位线晶体管300中的信号可依序经由第一金属层1200、第二金属层1300、第二柱元件920与通孔1100传递至总***线700。
一实施例中，局部源极线1500通过第三柱元件930电性连接至源极线晶体管200。亦即，第三柱元件930可将局部源极线1500中的信号传递至源极线晶体管200。另一实施例中，第三柱元件930可直接接触局部源极线1500或源极线晶体管200的其中之一。又一实施例中，第三柱元件930可直接接触局部源极线1500以及源极线晶体管200。换言之，第三柱元件930可作为局部源极线1500以及源极线晶体管200之间的连接导体，然而本发明并不限于此。
一实施例中，源极线晶体管200通过第一金属层1200、第二金属层1300、第四柱元件940与通孔1100电性连接至总体源极线800。亦即，流入源极线晶体管200中的信号可依序经由第一金属层1200、第二金属层1300、第四柱元件940与通孔1100传递至总体源极线800。
请参照图2C，总***线700与总体源极线800可交替排列，然而本发明并不限于此。
<第三实施例>
图3绘示依照本发明的第三实施例的半导体结构30的局部位线1400、局部源极线1500、总***线700与总体源极线800的布局视图。
请参照图3，半导体结构30包括多个局部位线1400、多个局部源极线1500、互补式金属氧化物半导体结构(包括源极线晶体管200、位线晶体管300与阶梯译码器100)、总***线700、总体源极线800与感测放大器1000。
一实施例中，阶梯译码器100位于存储单元叠层500(未绘示)的下方。换言之，在纵方向上，阶梯译码器100至少部分重叠存储单元叠层500。
一实施例中，多个局部位线1400、多个局部源极线1500、总***线700与总体源极线800位于存储单元叠层500(未绘示)的上方，总***线700与总体源极线800位于多个局部位线1400与多个局部源极线1500的上方。
一实施例中，多个局部源极线1500电性连接至多个源极线晶体管200，这些源极线晶体管200电性连接至总体源极线800。多个局部位线1400电性连接至多个位线晶体管300，这些位线晶体管300电性连接至该总***线700。另一实施例中，电性连接至总体源极线800的局部源极线1500的数量是大于电性连接至总***线700的局部位线1400的数量。举例而言，电性连接至总体源极线800的局部源极线1500的数量是电性连接至总***线700的局部位线1400的数量的2倍，然而本发明并不限于此。
一实施例中，总***线700电性连接至感测放大器1000。
根据本实施例，由于电性连接至总体源极线的局部源极线的数量是大于电性连接至总***线的局部位线的数量，可具有降低电阻、降低短路几率、减少线路(wiring)的使用等优点。
<第四实施例>
图4绘示依照本发明的第四实施例的半导体结构40的局部位线1400、局部源极线1500、总***线700与总体源极线800的布局视图。
请参照图4，半导体结构40包括多个局部位线1400、多个局部源极线1500、互补式金属氧化物半导体结构(包括源极线晶体管200、位线晶体管300与阶梯译码器100)、总***线700、总体源极线800与感测放大器1000。
第四实施例的半导体结构40和第三实施例的半导体结构30类似，其主要差异在于，电性连接至总体源极线800的局部源极线1500的数量是等于电性连接至总***线700的局部位线1400的数量。
一实施例中，总体源极线800连接至页面缓冲电路(page buffer circuit)。
根据本实施例，由于电性连接至总体源极线的局部源极线的数量是等于电性连接至总***线的局部位线的数量，可提升阵列操作弹性(array operation flexibility)，且能够避免电流拥挤效应(current crowding effect)。
<第五实施例>
图5绘示依照本发明的第五实施例的半导体结构50的局部位线1400、局部源极线1500与总***线700的布局视图。
请参照图5，半导体结构50包括互补式金属氧化物半导体结构(包括源极线晶体管200与位线晶体管300)、总***线700、局部位线1400、局部源极线1500与存储单元叠层500。存储单元叠层500包括多个存储单元串行及多个字线WL0，WL1，...WLj-1，WLj。存储单元串行与字线WL0，WL1，...WLj-1，WLj的每个交叉点形成多个存储单元1600。局部位线1400与局部源极线1500可分别电性连接于存储单元1600的源极或漏极。
一实施例中，多个局部位线1400分别电性连接至多个位线晶体管300，这些位线晶体管300电性连接至总***线700。
一实施例中，多个局部源极线1500分别电性连接至多个源极线晶体管200，这些源极线晶体管200通过局部布线(local routing)进行接地。
根据上述实施例，本发明提供一种半导体结构。半导体结构包括一存储单元叠层以及一互补式金属氧化物半导体结构。互补式金属氧化物半导体结构位于存储单元叠层的下方，且互补式金属氧化物半导体结构包括一源极线晶体管与一位线晶体管。
相较于互补式金属氧化物半导体结构是位于存储单元叠层的周边区域而非位于存储单元叠层之下的比较例而言，本发明的半导体结构通过设置互补式金属氧化物半导体结构于存储单元叠层之下，能够有效减小存储器装置的尺寸，进一步降低制造成本，从而提升芯片性能。再者，通过使局部位线与局部源极线交替排列且分别连接至位线晶体管与源极线晶体管，能够有效减少局部位线与局部源极线的电阻电容延迟时间。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一存储单元叠层；以及
一互补式金属氧化物半导体结构，位于该存储单元叠层的下方；其中，该互补式金属氧化物半导体结构包括一源极线晶体管与一位线晶体管。
2.根据权利要求1所述的半导体结构，其中该源极线晶体管相邻于该位线晶体管。
3.根据权利要求1所述的半导体结构，还包括：
一局部位线，位于该存储单元叠层的上方；以及
一第一柱元件，位于该局部位线与该位线晶体管之间；其中该局部位线通过该第一柱元件电性连接至该位线晶体管。
4.根据权利要求1所述的半导体结构，还包括：
一第一金属层，位于该位线晶体管的上方；
一第二柱元件，位于该第一金属层的上方；以及
一总***线，位于该存储单元叠层的上方；
其中，该位线晶体管通过该第一金属层以及该第二柱元件电性连接至该总***线。
5.根据权利要求4所述的半导体结构，其中，该位线晶体管沿着一第一方向延伸，该第一金属层沿着一第二方向延伸，且该第一方向相异于该第二方向。
6.根据权利要求1所述的半导体结构，还包括：
一局部源极线，位于该存储单元叠层的上方；以及
一第三柱元件，位于该局部源极线与该源极线晶体管之间；其中该局部源极线通过该第三柱元件电性连接至该源极线晶体管。
7.根据权利要求1所述的半导体结构，还包括：
一第一金属层，位于该源极线晶体管的上方；
一第四柱元件，位于该第一金属层的上方；以及
一总体源极线，位于该存储单元叠层的上方；
其中，该源极线晶体管通过该第一金属层以及该第四柱元件电性连接至该总体源极线。
8.根据权利要求7所述的半导体结构，其中，该源极线晶体管沿着一第一方向延伸，该第一金属层沿着一第二方向延伸，且该第一方向相异于该第二方向。
9.根据权利要求1所述的半导体结构，还包括：
多个局部源极线，位于该存储单元叠层的上方；
一总体源极线，位于该存储单元叠层的上方；其中，这些局部源极线电性连接至多个该源极线晶体管，且这些源极线晶体管电性连接至该总体源极线；
多个局部位线，位于该存储单元叠层的上方；以及
一总***线，位于该存储单元叠层的上方；其中，这些局部位线电性连接至多个该位线晶体管，且这些位线晶体管电性连接至该总***线；
其中，电性连接至该总体源极线的这些局部源极线的数量大于或等于电性连接至该总***线的这些局部位线的数量。
10.根据权利要求1所述的半导体结构，其中，该源极线晶体管与该位线晶体管设置于该存储单元叠层的相对两侧。
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