JP2022132663A - 非対称耐圧を有するｔｖｓダイオードおよびアセンブリ - Google Patents

非対称耐圧を有するｔｖｓダイオードおよびアセンブリ Download PDF

Info

Publication number
JP2022132663A
JP2022132663A JP2020201590A JP2020201590A JP2022132663A JP 2022132663 A JP2022132663 A JP 2022132663A JP 2020201590 A JP2020201590 A JP 2020201590A JP 2020201590 A JP2020201590 A JP 2020201590A JP 2022132663 A JP2022132663 A JP 2022132663A
Authority
JP
Japan
Prior art keywords
polarity
region
semiconductor substrate
tvs
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020201590A
Other languages
English (en)
Inventor
ゼン、ジャンフェイ
Jianfei Zeng
カイ、インダ
Yingda Cai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Littelfuse Semiconductor (Wuxi) Co Ltd
Original Assignee
Littelfuse Semiconductor (Wuxi) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Littelfuse Semiconductor (Wuxi) Co Ltd filed Critical Littelfuse Semiconductor (Wuxi) Co Ltd
Publication of JP2022132663A publication Critical patent/JP2022132663A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66098—Breakdown diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】過電圧保護デバイスおよびリセット可能ヒューズを提供する。【解決手段】両面過渡電圧抑制（ＴＶＳ）ダイオードデバイスである保護デバイス１００は、第１の極性を含む内側領域１０４を有する半導体基板１０２と、半導体基板の第１の表面１０８上に配置され、第１の極性とは逆の第２の極性を有する第１の表面領域１０６とを備える。ＴＶＳデバイスは、第２の極性を有し、第１の表面に対向する半導体基板の第２の表面１１２上に配置された第２の表面領域１１０も備える。第１の表面領域は、第１のドーパント濃度有し、第２の表面領域は、第１のドーパント濃度よりも大きい第２のドーパント濃度を有する。【選択図】図１

Description

実施形態は、サージ保護デバイスの分野に関し、より具体的には、過電圧保護デバイスおよびリセット可能ヒューズに関する。
［関連技術の説明］
サージ保護デバイスは、過電圧障害条件に起因する損傷からコンポーネント、装置またはシステムを保護するために用いられる過電圧保護デバイスおよび過剰な電流の流れからコンポーネント、装置またはシステムを保護するために用いられるヒューズを含む。過電圧保護デバイスの分野では、過渡電圧サプレッサ（ＴＶＳ）ダイオードなどのダイオードが、一方向ＴＶＳに用いられ得る。一方向ＴＶＳは、信号が一方向であるか、または常に基準電圧よりも上または下で通常は接地電圧である回路ノードを保護するのに最も良く適合する。
自動車用回路の分野では、保護要件に異なる耐圧要件が含まれ得る。例えば、ジャンプ開始要件は、電圧が特定の電圧閾値よりも下に維持されることを必要とし得るが、逆の極性の保護は、電圧が異なる電圧閾値を超えないことを必要とし得る。
これらの検討事項および他の検討事項に関して、本開示が提供される。
例示的な実施形態は、保護デバイスの改善を対象とする。一実施形態において、非対称過渡電圧抑制（ＴＶＳ）デバイスが提供される。非対称ＴＶＳデバイスは、第１の極性を含む内側領域を有する半導体基板と、半導体基板の第１の表面上に配置され、第１の極性とは逆の第２の極性を有する第１の表面領域とを備え得る。非対称ＴＶＳデバイスは、第２の極性を有し、第１の表面に対向する半導体基板の第２の表面上に配置された第２の表面領域も備え得る。第１の表面領域は、第１のドーパント濃度有し、第２の表面領域は、第１のドーパント濃度よりも大きい第２のドーパント濃度を有する。
さらなる実施形態において、非対称過渡電圧抑制（ＴＶＳ）デバイスを形成する方法が提供される。方法は、第１の極性の第１のドーパントを含む半導体基板を設ける段階と、第１の表面と第１の表面に対向する第２の表面とを画定する段階とを備え得る。方法は、半導体基板の第１の酸化処理を実行する段階であって、第１の酸化物層が第１の表面上に生じ、第２の酸化物層が第２の表面上に生じる、実行する段階も備え得る。方法は、半導体基板の第１の表面の少なくとも第１の領域から第１の酸化物層を除去する段階と、第１のドーピング処理を実行する段階であって、第１のドーピング処理は、第１の極性とは逆の第２の極性の第２のドーパントの第１の濃度を含む、第１の表面上の第１の表面領域を生成する、実行する段階とをさらに備え得る。方法は、半導体基板の第２の酸化処理を実行する段階であって、第３の酸化物層が第１の表面上の第１の領域の上方に生じる、実行する段階と、第２の表面の少なくとも第２の領域から第２の酸化物層を除去する段階とを追加的に備え得る。方法は、第２のドーピング処理を実行する段階であって、第２のドーピング処理は、第１の濃度よりも大きい、第２の極性の第２のドーパントの第２の濃度を含む、第２の表面上の第２の表面領域を生成する、実行する段階を追加的に備え得る。
追加の実施形態において、非対称過渡電圧抑制（ＴＶＳ）デバイスは、第１の極性を含む内側領域を有する半導体基板を備え得る。半導体基板は、半導体基板の第１の表面上に配置され、第２の極性を有する第１の表面領域と、第２の極性を有し、第１の表面に対向する半導体基板の第２の表面上に配置された第２の表面領域とを備え得る。そのため、第１の表面領域および内側領域は、第１の極性と第１の耐圧とを含む第１のＴＶＳダイオードを画定し、第２の表面領域および内側領域は、第２の極性と、第１の耐圧よりも大きい第２の耐圧とを含む第２のＴＶＳダイオードを画定する。
本開示の様々な実施形態による保護デバイスの側断面図を表す。
本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。 本開示の実施形態による保護デバイスの合成の例示的な段階を示す。
例示的な耐圧データを提供する。
例示的な処理フローを示す。
メサＴＶＳの実施形態の全体的な構造を示す。
プレーナＴＶＳの実施形態の全体的な構造を示す。
ここで、例示的な実施形態が示される添付図面を参照して、本実施形態を以下でより十分に説明する。これらの実施形態は、本明細書に記載される実施形態に限定されるものと解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものになり、当該実施形態の範囲が当業者に十分に伝達されるように提供されている。図面では全体を通じて、同じ参照符号は、同じ要素を指している。
以下の説明および／または特許請求の範囲において、「上（ｏｎ）」という用語、「上にある（ｏｖｅｒｌｙｉｎｇ）」という用語、「上に配置され（ｄｉｓｐｏｓｅｄ ｏｎ）」という用語および「上方（ｏｖｅｒ）」という用語は、以下の説明および特許請求の範囲において用いられ得る。「上（ｏｎ）」、「上にある（ｏｖｅｒｌｙｉｎｇ）」、「上に配置され（ｄｉｓｐｏｓｅｄ ｏｎ）」および「上方（ｏｖｅｒ）」は、２つまたはそれよりも多くの要素が互いに直接物理的に接触していることを示すために用いられ得る。また、「上（ｏｎ）」という用語、「上にある（ｏｖｅｒｌｙｉｎｇ）」という用語、「上に配置され（ｄｉｓｐｏｓｅｄ ｏｎ）」という用語および「上方（ｏｖｅｒ）」という用語は、２つまたはそれよりも多くの要素が互いに直接接触していないことを意味し得る。例えば、「上方（ｏｖｅｒ）」は、１つの要素が別の要素の上にあるが互いに接触していないことを意味してよく、これら２つの要素の間に別の１または複数の要素を有してもよい。さらに、「および／または」という用語は、「および」を意味してもよく、「または」を意味してもよく、「排他的なまたは」を意味してもよく、「一方」を意味してもよく、「全てではないがいくつか」を意味してもよく、「いずれか」を意味してもよく、および／または「両方」を意味してもよいが、特許請求される主題の範囲は、この点において限定されない。
様々な実施形態において、電気コンポーネント、システム、または通信線などの電気線を保護するための保護デバイスおよびアセンブリが提示される。様々な実施形態は、両面過渡電圧抑制（ＴＶＳ）ダイオードとして配置された保護デバイスを含み得る。
図５および図６を参照すると、本実施形態によれば、両面過渡電圧抑制（ＴＶＳ）ダイオードデバイスが、メサデバイス５００またはプレーナデバイス６００として配置され得る。一般的に、いずれのデバイスにおいても、シリコンなどの単結晶基板が用いられ得る。図５に示されるように、メサデバイス５００の内側領域５０２は、Ｎ型領域としてドーピングされてよく、一方で、第１の側面上の表面領域５０４は、Ｐ型領域であってよく、第２の側面上の表面領域５０６も、Ｐ型領域であってよい。図６に示されるように、プレーナデバイス６００の内側領域６０２は、Ｎ型領域などの第１のドーパントでドーピングされてよく、一方で、第１の側面上の表面領域６０４は、第２のドーパントでドーピングされることによりＰ型領域を形成してよく、例えば、第２の側面上の表面領域６０６も、Ｐ型領域であってよい。当技術分野において公知のように、メサデバイス５００内の絶縁構造５０８は、プレーナデバイス６００内の絶縁構造６０８とは異なるように形成され得る。後述のように、両面メサＴＶＳデバイスまたはプレーナＴＶＳデバイスのいずれにおいても、耐圧は、例えば、表面領域内のドーパント濃度を調節することにより、異なる側面上では異なるように設計され得る。
図１は、本開示の様々な実施形態による保護デバイス１００の側断面図を表す。保護デバイス１００は、単結晶シリコンまたは同様の適切な半導体材料などの基板１０２内に形成され得る。保護デバイス１００は、第１のＴＶＳダイオード１４０および第２のＴＶＳダイオード１４２を含み得る。第１のＴＶＳダイオード１４０および第２のＴＶＳダイオード１４２は、共通のダイ、すなわち、基板１０２へ統合される。本開示の様々な実施形態によれば、第１のＴＶＳダイオード１４０は、第１の耐圧により特徴付けられてよく、一方で、第２のＴＶＳダイオードは、第１の耐圧とは異なる第２の耐圧により特徴付けられる。そのため、保護デバイス１００は、逆の極性の電圧サージ用の２つの異なる耐圧により特徴付けられる非対称ＴＶＳデバイスを形成し得る。
本開示の様々な実施形態によれば、保護デバイス１００は、内側領域１０４を含む。内側領域１０４は、Ｎ型極性などの第１の極性を有する。保護デバイス１００は、基板１０２の第１の表面１０８上に配置された第１の表面領域１０６をさらに含み得る。第１の表面領域１０６は、Ｐ型極性などの第２の極性を有する。保護デバイス１００は、第２の表面領域１１０も含み得る。第２の表面領域１１０は、第２の極性を有すると共に、第１の表面１０８に対向する基板１０２の第２の表面１１２上に配置される。特に、図１に示されるように、内側領域１０４および第１の表面領域１０６は、第１の耐圧を有する第１のＴＶＳダイオード１４０を備え、一方で、内側領域１０４および第２の表面領域１１０は、第１のＴＶＳダイオード１４０とは逆の極性の、第１の耐圧とは異なる第２の耐圧を有する第２のＴＶＳダイオード１４２を備える。
いくつかの非限定的な実施形態によれば、第１の耐圧は、１５Ｖから２０Ｖの範囲内であってよく、第２の耐圧は、３０Ｖから３５Ｖの範囲内である。特定の実施形態において、第１の耐圧は、およそ１８Ｖであってよく、第２の耐圧は、およそ３３Ｖであってよい。
もちろん、用途に応じて、他の電圧範囲が用いられてよい。第１のＴＶＳダイオード１４０および第２のＴＶＳダイオード１４２用の異なる耐圧を生成すべく、第１の表面領域１０６は、第１のドーパント濃度を有してよく、一方で、第２の表面領域１１０は、第１のドーパント濃度よりも大きい第２のドーパント濃度を有してよい。様々な実施形態において、第１のドーパント濃度は、およそ１５Ｖから２０Ｖの耐圧を生成するための適切な濃度範囲内であってよい。当該濃度範囲は、基板の内側領域のドーピングレベルに依存する。同様に、第２のドーパント濃度は、およそ３０Ｖから３５Ｖの耐圧を生成するための適切な濃度範囲内であってよい。当該濃度範囲は、基板の内側領域のドーピングレベルに依存する。非限定的な一例において、一方のＰ型層の濃度は、２Ｅ１９／ｃｍ３の最大ドーパント濃度を示してよく、また、比較的高い耐圧を生成する比較的深い接合深さを示してよく、一方で、他方のＰ型層は、８Ｅ１９／ｃｍ３という最大ドーパント濃度を示してよく、また、比較的低い耐圧を生成する比較的浅い接合深さを示してよい。
一般的に、当業者には理解されるように、第１のドーパント濃度および第２のドーパント濃度は、内側領域１０４のドーパント濃度も考慮に入れたうえで、第１のＴＶＳダイオードおよび第２のＴＶＳダイオードの目標耐圧を生成するように調整され得る。
基板１０２などの所与の基板において、所与のダイオードは、プレーナダイオードとして画定され得る。プレーナダイオードのエリアは、第１の表面１０８上に配置された絶縁トレンチ１２０および第２の表面１１２上に配置された絶縁トレンチ１２２などの電気的絶縁コンポーネントにより画定され得る。本開示の様々な実施形態によれば、第１の表面領域１０６は、第１の表面エリアを有し得る。第２の表面領域１１０は、第１の表面エリアと同じである第２の表面エリアを有する。
図２Ａから図２Ｉは、本開示の実施形態による保護デバイスの合成の例示的な段階を示す。図２Ａでは、単結晶シリコン基板などの基板１０２が提供される。しかしながら、実施形態は、この文脈に限定されない。基板１０２は、Ｎ型ドーパントなどの目標ドーパント極性と、目標ドーパント濃度レベルとに従ってドーピングされ得る。図２Ｂでは、酸化処理が実行されて酸化物層１５０が形成された後の基板１０２が示される。様々な実施形態において、酸化物層１５０は、第１の表面１０８および第２の表面１１２上に形成され得る。
図２Ｃでは、酸化物層１５０が第１の表面１０８から除去された後続の段階が示される。異なる実施形態において、酸化物層１５０は、第１の表面１０８の全体または第１の表面１０８の一部だけから除去され得る。図２Ｄでは、ドーパント層１５２が第１の表面１０８上に形成される後続の段階が示される。ドーパント層１５２は一般的に、基板１０２の極性とは逆の極性を有し得る。
図２Ｅでは、第１の表面領域１５４が形成された後続の例が示される。第１の表面領域１５４は、Ｐ型極性など、基板１０２の極性とは逆の極性のドーパントで形成され得る。第１の表面領域１５４は、ドライブインアニーリングを実行してドーパント層１５２のドーパントを基板１０２へドライブすることにより形成され得る。そのため、第１の表面領域１５４の層厚み（図１のＤ１を参照のこと）は部分的に、ドーパント層１５２の層厚み、およびドライブインアニーリングのアニーリングプロトコル（アニーリング温度、アニーリング時間）により決定され得る。加えて、第１の表面領域１５４のドーパント濃度は、ドーパント層１５２の層厚みまたはドーパント層１５２内のドーパントの総量、およびドライブインアニーリングのアニーリングプロトコルにより決定され得る。
図２Ｄおよび図２Ｅにおけるオペレーションが第２の表面１１２上でのドーパント層の形成を明示的に示していないが、いくつかの実施形態において、ドーパント層１５２の形成には、少なくとも一部のドーパントが下面側上に堆積し得る処理が用いられ得る。しかしながら、下面側は、酸化物層１５０により保護され、ドーパントが第２の表面１１２から基板１０２へドライブインされることが防止される。
図２Ｆでは、第２の酸化物層１５６が基板１０２上に形成されている。示されるように、第２の酸化物層１５６は、第１の表面領域１５４を覆い得る。図２Ｇでは、酸化物層１５０および第２の酸化物層１５６などの酸化物が第２の表面１１２から除去される後続のオペレーションが示される。
図２Ｈでは、第２のドーパント層１５８が第２の表面１１２上に堆積された後続の例が示される。
図２Ｉでは、第２の表面領域１６０が形成された後続の例が示される。第２の表面領域１６０は、Ｐ型極性など、基板１０２の極性とは逆の極性のドーパントで形成され得る。第２の表面領域１６０は、ドライブインアニーリングを実行してドーパント層１５８のドーパントを基板１０２へドライブすることにより形成され得る。そのため、第２の表面領域１６０の層厚み（図１のＤ２を参照のこと）は部分的に、ドーパント層１５８の厚み、およびドライブインアニーリングのアニーリングプロトコル（アニーリング温度、アニーリング時間）により決定され得る。加えて、第２の表面領域１６０のドーパント濃度は、ドーパント層１５８の厚みまたはドーパント層１５８内のドーパントの総量、およびドライブインアニーリングのアニーリングプロトコルにより決定され得る。図２Ｉの例において、第２の酸化物層１５６も第１の表面１０８から除去され、非対称耐圧を有するデバイス１８０が形成されている。（比較的高電圧の層または比較的低電圧の層のいずれかに）Ｐ型極性の表面領域を形成するための適切なアニーリング手順の非限定的な一例は、ガス雰囲気における１１５０℃で４時間のアニーリングを伴う。窒素の流れは、Ｏ２が７０標準立方センチメートル毎度分（ｓｃｃｍ）ある２８ＳＬＰＭ（標準リットル毎分）であってよい。ＢＢｒ３材料が、ドーピングソースとして用いられてよく、３８０ｓｃｃｍで流れる。特に、より高電圧の層が最初に生成される必要があり得る。加えて、上述の基本的なアニーリング手順は、異なるドーパント濃度を生成するよう、わずかに変更され得る。例えば、Ｎ２、Ｏ２ソースガスの体積が、異なるドーパント濃度、したがって異なる耐圧を生成するために異なるものになるよう、調節され得る。
特定の実施形態において、自動車用途に適切な耐圧を有する非対称ＴＶＳダイオードデバイスが配置され得る。一例として、シリコンダイの第１の表面上に形成される、３２．８Ｖの範囲内の耐圧を有する第１のダイオードが配置されてよく、一方で、シリコンダイの第２の表面上に配置される、１８Ｖの耐圧を有する第２のダイオードが配置される。図３は、前述の実施形態に従って配置され、対向するダイオードが３２．８Ｖおよび１８Ｖの公称耐圧を有する半導体ダイの耐圧挙動を示す。示されるように、複数のダイの測定値は、両方のダイオードの均一な耐圧値を示す。さらに、このダイのセットの製品仕様をサージ能力が満たしていることも分かる。
この例では、一方のＰ型層は、およそ８Ｅ１９／ｃｍ３のピークドーパント濃度を有し、３０ｍｍ未満の厚みに延在するが、他方のＰ型層は、およそ２Ｅ１９／ｃｍ３のピークドーパント濃度を有し、より大きい厚み（深さ）に延在する。
図４は、本開示の実施形態による処理フロー４００を示す。ブロック４１０において、シリコン基板などの半導体基板が設けられる。半導体基板は、ブレークダウンダイオードを形成するのに適切なドーピング濃度でドーピングされ得る。一例として、半導体基板は、Ｎ型極性を有するようにドーピングされ得る。一例において、ドーピングレベルは、２つの極性ドーピング範囲の両方が１．０ｏｈｍ／ｓｑから１．５ｏｈｍ／ｓｑのシート抵抗をもたらすようなものであってよい。
ブロック４２０において、第１の酸化処理が実行され、半導体基板上に酸化物層が形成される。第１の酸化処理は、任意の適切な方法により実行されてよく、いくつかの例において、半導体基板の第１の表面および第２の表面上に酸化物層を形成してよい。
ブロック４３０において、存在する場合、第１の酸化物層が、半導体基板の第１の表面から除去される。第１の酸化物層により第１の表面の全体が最初にコーティングされるいくつかの例において、第１の酸化物層は、第１の表面の全部または少なくとも一部から除去される。
ブロック４４０において、第１のドーピング処理が実行され、第１の表面上に第１の表面領域が生成される。そのため、基板の第１の極性とは逆の第２の極性を有する第１の表面領域が形成される。いくつかの実施形態において、Ｐ型表面領域の適切なドーパント濃度は、２Ｅ２０／ｃｍ３の範囲内であるか、またはそれよりも幾分少ない。
ブロック４５０において、第２の酸化処理が実行され、半導体基板の第１の表面上に第３の酸化物層が形成される。第２の酸化処理は、任意の適切な方法により実行されてよく、いくつかの例において、半導体基板の第２の表面上に既に存在している第２の酸化物層上に酸化物層を形成してよい。
ブロック４６０において、第２の酸化物層が半導体基板の第２の表面から除去される。第３の酸化物層が第２の酸化物層上に存在する限りにおいて、第３の酸化物層も第２の表面から除去される。
ブロック４７０において、第２のドーピング処理が実行され、第２の極性を有する第２の表面領域が第２の表面上に生成される。様々な実施形態によれば、第２のドーピング処理は、第１の表面領域の第２の極性のドーパント種の濃度が第２の表面領域とは異なるという点で、第１のドーピング処理とは異なる。第１の表面領域の深さも、いくつかの実施形態による第２の表面領域の深さとは異なり得る。そのため、第１の表面領域および第２の表面領域は、半導体基板と連携して、異なる耐圧により特徴付けられる２つの異なるＴＶＳダイオードを生成し得る。
特定の実施形態を参照して本実施形態を開示したが、添付の特許請求の範囲において定義される本開示の領域および範囲から逸脱することなく、説明した実施形態に対する多数の修正、改変および変更および変更が可能である。したがって、説明した実施形態に本実施形態が限定されないことが意図されており、本実施形態は、以下の特許請求の範囲の文言およびその均等物により定義される全範囲を有する。

Claims (19)

  1. 第１の極性を含む内側領域を有する半導体基板と、
    前記半導体基板の第１の表面上に配置され、前記第１の極性とは逆の第２の極性を有する第１の表面領域と、
    前記第２の極性を有し、前記第１の表面に対向する前記半導体基板の第２の表面上に配置された第２の表面領域と
    を備え、
    前記第１の表面領域は、第１のドーパント濃度を有し、前記第２の表面領域は、前記第１のドーパント濃度よりも大きい第２のドーパント濃度を有する、
    非対称過渡電圧抑制（ＴＶＳ）デバイス。
  2. 前記内側領域は、Ｎ型極性を含む、請求項１に記載の非対称ＴＶＳデバイス。
  3. 前記内側領域および前記第１の表面領域は、第１の耐圧を含む第１のＴＶＳダイオードを有し、前記内側領域および前記第２の表面領域は、前記第１のＴＶＳダイオードとは逆の極性であり、かつ、前記第１の耐圧とは異なる第２の耐圧を含む第２のＴＶＳダイオードを有する、請求項１または２に記載の非対称ＴＶＳデバイス。
  4. 前記第１の耐圧は、１５Ｖから２０Ｖの範囲内であり、前記第２の耐圧は、３０Ｖから３５Ｖの範囲内である、請求項３に記載の非対称ＴＶＳデバイス。
  5. 前記第１のドーパント濃度は、８Ｅ１９／ｃｍ３の範囲を含み、前記第２のドーパント濃度は、２Ｅ１９／ｃｍ３を含む、請求項１から４のいずれか一項に記載の非対称ＴＶＳデバイス。
  6. 前記第１の表面領域は、第１の表面エリアを有し、前記第２の表面領域は、前記第１の表面エリアと同じである第２の表面エリアを有する、請求項１から５のいずれか一項に記載の非対称ＴＶＳデバイス。
  7. 半導体基板を設ける段階であって、前記半導体基板は、第１の極性の第１のドーパントを含み、第１の表面と前記第１の表面に対向する第２の表面とを画定する、設ける段階と、
    前記半導体基板の第１の酸化処理を実行する段階であって、第１の酸化物層が前記第１の表面上に生じ、第２の酸化物層が前記第２の表面上に生じる、実行する段階と、
    前記半導体基板の前記第１の表面の少なくとも第１の領域から前記第１の酸化物層を除去する段階と、
    第１のドーピング処理を実行する段階であって、前記第１のドーピング処理は、前記第１の極性とは逆の第２の極性の第２のドーパントの第１の濃度を含む、前記第１の表面上の第１の表面領域を生成する、実行する段階と、
    前記半導体基板の第２の酸化処理を実行する段階であって、第３の酸化物層が前記第１の表面上の前記第１の領域の上方に生じる、実行する段階と、
    前記第２の表面の少なくとも第２の領域から前記第２の酸化物層を除去する段階と、
    第２のドーピング処理を実行する段階であって、前記第２のドーピング処理は、前記第１の濃度よりも大きい、第２の極性の第２のドーパントの第２の濃度を含む、前記第２の表面上の第２の表面領域を生成する、実行する段階と
    を備える、非対称過渡電圧抑制（ＴＶＳ）デバイスを形成する方法。
  8. 前記半導体基板は、Ｎ型極性を含み、前記第１の表面領域および前記第２の表面領域は、Ｐ型極性を含む、請求項７に記載の方法。
  9. 前記半導体基板は、前記第１のドーピング処理を実行する前記段階および前記第２のドーピング処理を実行する前記段階の後の、前記Ｎ型極性により特徴付けられるＮ型内側領域を含む、請求項８に記載の方法。
  10. 前記Ｎ型内側領域および第１の表面領域は、第１の耐圧を含む第１のＴＶＳダイオードを有し、前記Ｎ型内側領域および前記第２の表面領域は、前記第１のＴＶＳダイオードとは逆の極性であり、かつ、前記第１の耐圧とは異なる第２の耐圧を含む第２のＴＶＳダイオードを有する、請求項９に記載の方法。
  11. 前記第１の耐圧は、１５Ｖから２０Ｖの範囲内であり、前記第２の耐圧は、３０Ｖから３５Ｖの範囲内である、請求項１０に記載の方法。
  12. 第１のドーパント濃度は、８Ｅ１９／ｃｍ３の範囲を含み、第２のドーパント濃度は、２Ｅ１９／ｃｍ３の範囲を含む、請求項７から１１のいずれか一項に記載の方法。
  13. 前記第１の表面領域は、第１の表面エリアを含み、前記第２の表面領域は、前記第１の表面エリアと同じである第２の表面エリアを含む、請求項７から１２のいずれか一項に記載の方法。
  14. 前記第１のドーピング処理を実行する前記段階は、第１の層厚みを含む第１のドーパント層を堆積させる段階と、第１のドライブインアニーリングを実行する段階とを有し、
    前記第２のドーピング処理を実行する前記段階は、第２の層厚みを含む第２のドーパント層を堆積させる段階と、第２のドライブインアニーリングを実行する段階とを有する、
    請求項７から１３のいずれか一項に記載の方法。
  15. 前記第１の層厚みは、前記第２の層厚みとは異なる、請求項１４に記載の方法。
  16. 前記第１のドライブインアニーリングは、前記第２のドライブインアニーリングとは異なる、請求項１４または１５に記載の方法。
  17. 第１の極性を含む内側領域を有する半導体基板と、
    前記半導体基板の第１の表面上に配置され、第２の極性を有する第１の表面領域と、
    前記第２の極性を有し、前記第１の表面に対向する前記半導体基板の第２の表面上に配置された第２の表面領域と
    を備え、
    前記第１の表面領域および前記内側領域は、第１の極性と第１の耐圧とを含む第１のＴＶＳダイオードを画定し、
    前記第２の表面領域および前記内側領域は、第２の極性と前記第１の耐圧よりも大きい第２の耐圧とを含む第２のＴＶＳダイオードを画定する、
    非対称過渡電圧抑制（ＴＶＳ）デバイス。
  18. メサ構造を備える、請求項１７に記載の非対称ＴＶＳデバイス。
  19. プレーナ構造を備える、請求項１７または１８に記載の非対称ＴＶＳデバイス。
JP2020201590A 2019-12-06 2020-12-04 非対称耐圧を有するｔｖｓダイオードおよびアセンブリ Pending JP2022132663A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911243673.9A CN112928168A (zh) 2019-12-06 2019-12-06 具有不对称击穿电压的tvs二极管和组件
CN201911243673.9 2019-12-06

Publications (1)

Publication Number Publication Date
JP2022132663A true JP2022132663A (ja) 2022-09-09

Family

ID=73740199

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020201590A Pending JP2022132663A (ja) 2019-12-06 2020-12-04 非対称耐圧を有するｔｖｓダイオードおよびアセンブリ

Country Status (6)

Country Link
US (2) US20210175224A1 (ja)
EP (1) EP3832720A1 (ja)
JP (1) JP2022132663A (ja)
KR (1) KR20210071854A (ja)
CN (1) CN112928168A (ja)
TW (1) TW202123476A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113421930A (zh) * 2021-08-23 2021-09-21 江苏应能微电子有限公司 双向高压瞬态电压抑制器的结构及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090273868A1 (en) * 2008-05-01 2009-11-05 Semiconductor Components Industries, Llc Transient voltage suppressor and method
US9659775B2 (en) * 2015-02-25 2017-05-23 Fuji Electric Co., Ltd. Method for doping impurities, method for manufacturing semiconductor device
US9941264B2 (en) * 2015-04-03 2018-04-10 Littelfuse, Inc. Transient overvoltage protection device
CN109103179B (zh) * 2018-08-08 2021-04-23 深圳市源新科技有限公司 一种功率器件保护芯片及其制作方法
US10910501B2 (en) * 2018-09-05 2021-02-02 Monolith Semiconductor, Inc. Stucture and method for SIC based protection device
CN109390389A (zh) * 2018-09-17 2019-02-26 西安理工大学 具有双侧调整区的高压快速软恢复二极管及其制备方法
CN110112130B (zh) * 2019-04-30 2024-02-09 苏州固锝电子股份有限公司 一种新型四颗二极管集成芯片的制造工艺

Also Published As

Publication number Publication date
KR20210071854A (ko) 2021-06-16
CN112928168A (zh) 2021-06-08
EP3832720A1 (en) 2021-06-09
TW202123476A (zh) 2021-06-16
US20210175224A1 (en) 2021-06-10
US20230230972A1 (en) 2023-07-20

Similar Documents

Publication Publication Date Title
US20060216913A1 (en) Asymmetric bidirectional transient voltage suppressor and method of forming same
US11600615B2 (en) Protection devices with trigger devices and methods of formation thereof
US20150108536A1 (en) Esd protection device
TWI657556B (zh) 半導體二極體組件及製造包含二極體之複數個半導體裝置之程序
US20230230972A1 (en) TVS Diode and Assembly Having Asymmetric Breakdown Voltage
JP2015126149A (ja) 低容量半導体装置およびその製造方法
US10186509B2 (en) Method and system for a semiconductor device with integrated transient voltage suppression
CN107301995B (zh) 瞬态电压抑制器及其制作方法
US12015025B2 (en) Transient voltage suppression device and manufacturing method therefor
CN105576041B (zh) 用于具有双区基极的瞬时电压抑制设备的结构和方法
CN212659544U (zh) 一种不对称瞬态电压抑制器件产品
CN206401295U (zh) 一种低容低残压瞬态电压抑制二极管器件
KR101006768B1 (ko) 티브이에스 다이오드 어레이와 그 제조방법
JP6594296B2 (ja) 改善された逆サージ能力及び削減されたリーク電流のポリシリコン層を有するツェナーダイオード
KR102670357B1 (ko) SiC 기반 보호 디바이스를 위한 구조 및 방법
CN108565259B (zh) 半导体器件及其制造方法
US5500377A (en) Method of making surge suppressor switching device
CN108109964B (zh) 瞬态电压抑制器及其制作方法
EP2996156A1 (en) Semiconductor device comprising a diode and electrostatic discharge protection device
KR100945626B1 (ko) 과도 전압 억제 회로
TWI845184B (zh) 具有可調整觸發及保持電壓之暫態電壓抑制器
US20240186315A1 (en) Transient voltage suppressor with adjustable trigger and holding voltages
JP4907341B2 (ja) サイリスタ
CN111933718A (zh) 一种新型低电容tvs结构及其制作方法
WO2004105089A2 (en) Low capacitance over-voltage protection thyristor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230817