JP2022119484A - 光電変換装置 - Google Patents

光電変換装置 Download PDF

Info

Publication number
JP2022119484A
JP2022119484A JP2021016652A JP2021016652A JP2022119484A JP 2022119484 A JP2022119484 A JP 2022119484A JP 2021016652 A JP2021016652 A JP 2021016652A JP 2021016652 A JP2021016652 A JP 2021016652A JP 2022119484 A JP2022119484 A JP 2022119484A
Authority
JP
Japan
Prior art keywords
sample
section
unit
hold circuit
photoelectric conversion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021016652A
Other languages
English (en)
Inventor
大祐 小林
Daisuke Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2021016652A priority Critical patent/JP2022119484A/ja
Priority to US17/588,952 priority patent/US11528438B2/en
Publication of JP2022119484A publication Critical patent/JP2022119484A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】サンプル・ホールド回路を構成する素子間の特性ばらつきを低減し、ＣＤＳによる補正処理の精度を向上する。【解決手段】光電変換装置において、列回路は、リセット信号を保持するサンプル・ホールド回路と、光検出信号を保持するサンプル・ホールド回路４４Ｓと、を有する。サンプル・ホールド回路は、出力線１６と単位容量部Ｃ２１～Ｃ２Ｎとの間に設けた第１スイッチＳ６１～Ｓ６Ｎと、隣り合う単位容量の一方の電極の間に設けた複数の第２スイッチＳ７１～Ｓ７Ｎ－１と、を有する。サンプル・ホールド回路の単位容量部Ｃ２１～Ｃ２Ｎの他方の電極は、配線ＩＬ５によって互いに接続されている。第２スイッチＳ７１～Ｓ７Ｎ－１は、複数の列に平行な第１方向に沿って配置されており、配線ＩＬ５は第１の方向に沿って延在している。【選択図】図６

Description

本発明は、光電変換装置に関する。
特許文献１には、画素から出力される信号を保持するサンプル・ホールド部を備えた固体撮像素子が開示されている。特許文献１に記載のサンプル・ホールド部は、１本の垂直信号線に対して２つのサンプル・ホールド回路を並列に備え、これら２つのサンプル・ホールド回路の少なくとも一方が少なくとも２個のサンプリング容量を有するものである。
国際公開第２０１９／０６９６１４号
特許文献１に記載のサンプル・ホールド部は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理によるノイズ除去の機能を備え得る。しかしながら、特許文献１には、当該サンプル・ホールド部においてＣＤＳによる補正処理の精度を向上するための具体的な技術については述べられていなかった。
本発明の目的は、ＣＤＳによる補正処理の精度を向上しうる光電変換装置を提供することにある。
本発明の一観点によれば、光電変換部を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられ、前記画素から第１の信号及び第２の信号が出力される複数の出力線と、前記複数の出力線に対応して設けられた複数の列回路と、を有する光電変換装置であって、前記複数の列回路の各々は、前記第１の信号を保持する第１のサンプル・ホールド回路と、前記第２の信号を保持する第２のサンプル・ホールド回路と、を含むサンプル・ホールド部を有し、前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々は、複数の単位容量と、前記出力線と前記複数の単位容量との間に設けられたスイッチ回路と、を有し、前記スイッチ回路は、前記出力線と前記複数の単位容量の第１の電極との間にそれぞれ設けられた複数の第１のスイッチと、隣り合う単位容量の前記第１の電極の間にそれぞれ設けられた複数の第２のスイッチと、を有し、前記第１のサンプル・ホールド回路の前記複数の単位容量の第２の電極は第１の配線によって互いに接続されており、前記第２のサンプル・ホールド回路の前記複数の単位容量の第２の電極は第２の配線によって互いに接続されており、前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の前記スイッチ回路を構成する前記複数の第２のスイッチは、前記複数の列に平行な第１の方向に沿って配置されており、前記第１の配線及び前記第２の配線は、前記第１の方向に沿って延在している光電変換装置が提供される。
また、本発明の他の一観点によれば、光電変換部を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられ、前記画素から第１の信号及び第２の信号が出力される複数の出力線と、前記複数の出力線に対応して設けられた複数の列回路と、を有する光電変換装置であって、前記複数の列回路の各々は、前記第１の信号を保持する第１のサンプル・ホールド回路と、前記第２の信号を保持する第２のサンプル・ホールド回路と、を含むサンプル・ホールド部を有し、前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々は、複数の単位容量と、前記出力線と前記複数の単位容量との間に設けられたスイッチ回路と、を有し、前記スイッチ回路は、前記出力線と前記複数の単位容量の第１の電極との間にそれぞれ設けられた複数の第１のスイッチと、隣り合う単位容量の前記第１の電極の間にそれぞれ設けられた複数の第２のスイッチと、を有し、前記第１のサンプル・ホールド回路の前記単位容量と、前記第２のサンプル・ホールド回路の前記単位容量とが、前記複数の列に平行な第１の方向に沿って隣接して交互に配置されている光電変換装置が提供される。
本発明によれば、精度が向上された光電変換装置を実現することができる。
本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における画素の動作を示すタイミングチャートである。 本発明の第１実施形態による光電変換装置における列回路の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置におけるＮ信号サンプル・ホールド回路の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置におけるＳ信号サンプル・ホールド回路の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における列ＡＤ変換部の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置における列サンプル・ホールド部の各部及び配線の配置のレイアウト例を示す図である。 本発明の第１実施形態による光電変換装置における単位容量部の各部の配置のレイアウト例を示す図である。 本発明の第１実施形態による光電変換装置における容量部のレイアウト例を示す平面図（その１）である。 本発明の第１実施形態による光電変換装置における容量部のレイアウト例を示す平面図（その２）である。 本発明の第２実施形態による光電変換装置における列サンプル・ホールド部の各部の配置のレイアウト例を示す図である。 本発明の第３実施形態による光電変換装置における列サンプル・ホールド部の各部の配置のレイアウト例を示す図である。 本発明の第４実施形態による光電変換装置における列サンプル・ホールド部の各部の配置のレイアウト例を示す図である。 本発明の第５実施形態による光電変換装置における列サンプル・ホールド部の各部の配置のレイアウト例を示す図である。 本発明の第５実施形態による光電変換装置における単位容量部の各部の配置のレイアウト例を示す図（その１）である。 本発明の第５実施形態による光電変換装置における単位容量部の各部の配置のレイアウト例を示す図（その２）である。 本発明の第５実施形態による光電変換装置における単位容量部の各部の配置のレイアウト例を示す図（その３）である。 本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である。
［第１実施形態］
本実施形態による光電変換装置の全体構成について図１を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。
本実施形態による光電変換装置１００は、図１に示すように、画素アレイ部１０と、垂直走査部２０と、信号処理部３０と、サンプル・ホールド部４０と、アナログ－デジタル変換部（ＡＤ変換部）６０と、デジタルメモリ部７０と、を有する。また、光電変換装置１００は、水平走査部８０と、デジタル信号処理部８２と、出力部８４と、制御部９０と、を更に有する。
画素アレイ部１０には、複数の行及び複数の列に渡ってマトリクス状に配された複数の画素１２が設けられている。図１には便宜的に画素アレイ部１０を構成する画素１２のうちの一部を示している。また、画素アレイ部１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。画素アレイ部１０を構成する画素１２の数は、特に限定されるものではない。なお、画素１２の具体的な構成例については後述する。
画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と表記することがある。行方向は、複数の行に平行な方向である。制御線１４の各々は、複数種類の制御信号を画素１２に供給するための複数の信号線を含み得る。各行の制御線１４は、垂直走査部２０に接続されている。
画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６が配されている。出力線１６の各々は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。出力線１６の延在する第２の方向は、列方向或いは垂直方向と表記することがある。列方向は、複数の列に平行な方向である。出力線１６は、信号処理部３０に接続されている。
垂直走査部２０は、制御部９０から出力される制御信号を受け、画素１２を駆動するための制御信号を生成し、制御線１４を介して画素１２に供給する機能を備える制御部である。垂直走査部２０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。垂直走査部２０は、画素アレイ部１０内の画素１２を行単位で順次走査し、出力線１６を介して各画素１２の画素信号を信号処理部３０へと出力する。
信号処理部３０は、画素アレイ部１０の各列に対応して設けられた複数の列信号処理部３２を有する。各列の列信号処理部３２は、対応する列の出力線１６に接続されている。列信号処理部３２の各々は、出力線１６を介して画素１２にバイアス電流を供給する電流源や、増幅器などを含み得る。
サンプル・ホールド部４０は、画素アレイ部１０の各列に対応して設けられた複数の列サンプル・ホールド部４２を有する。列サンプル・ホールド部４２の各々は、対応する列の列信号処理部３２に接続されている。列サンプル・ホールド部４２は、列信号処理部３２から出力される信号をサンプリングし、保持する機能を備える。なお、列サンプル・ホールド部４０の具体的な構成例については後述する。
ＡＤ変換部６０は、画素アレイ部１０の各列に対応して設けられた複数の列ＡＤ変換部６２を有する。列ＡＤ変換部６２の各々は、対応する列の列サンプル・ホールド部４２に接続されている。列ＡＤ変換部６２は、列サンプル・ホールド部４２から出力される信号をアナログ信号からデジタル信号に変換する機能を備える。
デジタルメモリ部７０は、画素アレイ部１０の各列に対応して設けられた複数の列メモリ部７２を有する。列メモリ部７２の各々は、対応する列の列ＡＤ変換部６２に接続されている。列メモリ部７２は、列ＡＤ変換部６２から出力されるデジタル信号を保持する機能を備える。
なお、画素アレイ部１０の各列に対応して設けられた列信号処理部３２、列サンプル・ホールド部４２、列ＡＤ変換部６２及び列メモリ部７２は、列回路と呼ばれることがある。すなわち、信号処理部３０、サンプル・ホールド部４０、ＡＤ変換部６０及びデジタルメモリ部７０は、画素アレイ部１０を構成する画素列の数に応じた複数の列回路を構成している。
水平走査部８０は、制御部９０から出力される制御信号を受け、デジタルメモリ部７０に保持されているデジタル信号を出力するための制御信号を生成し、デジタルメモリ部７０に供給する機能を備える制御部である。水平走査部８０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。画素アレイ部１０の各列に対応して設けられた水平走査部８０の制御線は、対応する列の列メモリ部７２に接続されている。各列の列メモリ部７２は、水平走査部８０の対応する列の制御線を介して制御信号を受信すると、保持するデジタル信号をデジタル信号処理部８２に出力する。
デジタル信号処理部（ＤＦＥ：Digital Front End）８２は、デジタルメモリ部７０から出力されるデジタル信号に対して所定の信号処理を実行する回路部である。デジタル信号処理部８２が実行する処理としては、例えば、増幅処理や補正処理などが挙げられる。
出力部８４は、外部インターフェース回路を有し、デジタル信号処理部８２で処理された信号を光電変換装置１００の外部へ出力するための回路部である。出力部８４が備える外部インターフェース回路は、特に限定されるものではない。外部インターフェース回路には、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路、ＳＬＶＳ（Scalable Low Voltage Signaling）回路等のＳｅｒＤｅｓ（SERializer/DESerializer）送信回路を適用可能である。
制御部９０は、垂直走査部２０、信号処理部３０、サンプル・ホールド部４０、ＡＤ変換部６０、デジタルメモリ部７０、水平走査部８０、出力部８４に、それらの動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、これら制御信号の総ては必ずしも制御部９０から供給される必要はなく、これら制御信号のうちの少なくとも一部は光電変換装置１００の外部から供給されてもよい。
次に、本実施形態による光電変換装置１００における画素１２の構成例について図２を用いて説明する。図２は、本実施形態による光電変換装置における画素の構成例を示す回路図である。
画素１２の各々は、画像を構成するために繰り返して配置される回路の最小単位であり得る。画素１２の各々は、例えば図２に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４は、例えばＮ型ＭＯＳトランジスタであり得るが、Ｐ型ＭＯＳトランジスタや他の公知のスイッチ素子であってもよい。画素１２の各々は、入射光が光電変換部ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有していてもよい。マイクロレンズは、入射光を光電変換部ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。
光電変換部ＰＤは、例えばフォトダイオードであり得る。光電変換部ＰＤを構成するフォトダイオードは、アノードが接地ノード（ＧＮＤ）に接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆる浮遊拡散部ＦＤである。浮遊拡散部ＦＤは、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。この浮遊拡散容量には、ＰＮ接合容量や配線容量などが含まれる。
リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧ノード（電圧ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１６に接続されている。
図２の画素構成の場合、画素アレイ部１０に配された各行の制御線１４は、垂直走査部２０からの制御信号ＰＲＥＳ，ＰＴＸ，ＰＳＥＬが供給される３本の信号線を含む。制御信号ＰＲＥＳが供給される信号線は、対応する行に属する画素１２のリセットトランジスタＭ２のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。制御信号ＰＴＸが供給される信号線は、対応する行に属する画素１２の転送トランジスタＭ１のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。制御信号ＰＳＥＬが供給される信号線は、対応する行に属する画素１２の選択トランジスタＭ４のゲートにそれぞれ接続され、これら画素１２に共通の信号線をなす。画素１２を構成する各トランジスタがＮ型トランジスタで構成される場合、垂直走査部２０からＨｉｇｈレベル（以下、「Ｈレベル」と表記する）の制御信号が供給されると、対応するトランジスタがオン（導通状態）になる。また、垂直走査部２０からＬｏｗレベル（以下、「Ｌレベル」と表記する）の制御信号が供給されると、対応するトランジスタがオフ（非導通状態）になる。
次に、本実施形態による光電変換装置１００における画素１２の動作について図２及び図３を用いて説明する。図３は、本実施形態による光電変換装置における画素の動作を示すタイミングチャートである。
光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、オンになることにより光電変換部ＰＤが保持する電荷を浮遊拡散部ＦＤに転送する転送部としての機能を備える。浮遊拡散部ＦＤは、光電変換部ＰＤから転送された電荷を保持する電荷保持部としての機能を備えるとともに、浮遊拡散容量による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ３は、ドレインに電源電圧が供給され、ソースに出力線１６及び選択トランジスタＭ４を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。選択トランジスタＭ４は、画素１２を選択するスイッチであり、オンになることにより増幅トランジスタＭ３を出力線１６に接続する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧に応じた信号を、選択トランジスタＭ４を介して出力線１６に出力する。リセットトランジスタＭ２は、オンになることにより浮遊拡散部ＦＤを電源電圧に応じた電圧にリセットする。
図３は、画素１２から出力線１６への画素信号の読み出し動作を示すタイミングチャートである。図３には、垂直走査部２０から１つの行に出力される制御信号ＰＳＥＬ、ＰＲＥＳ、ＰＴＸのタイミングと、画素１２から対応する列の出力線１６に出力される出力電位ＶＯＵＴとを示している。時刻Ｔ１より前の期間において、制御信号ＰＳＥＬ，ＰＲＥＳ，ＰＴＸはＬレベルであるものとする。また、光電変換部ＰＤには、入射した光の量に応じた電荷が蓄積されているものとする。
時刻Ｔ１において、垂直走査部２０は、制御信号ＰＳＥＬをＬレベルからＨレベルへと制御する。これにより、選択トランジスタＭ４がオンになり、増幅トランジスタＭ３のソースが選択トランジスタＭ４を介して出力線１６に接続される。
続く時刻Ｔ２から所定の期間において、垂直走査部２０は、制御信号ＰＲＥＳをＬレベルからＨレベルへと制御する。これにより、リセットトランジスタＭ２がオンになり、浮遊拡散部ＦＤが電圧ＶＤＤに応じた所定の電位（リセット電位）にリセットされる。この状態が画素１２のリセット状態である。これにより、出力線１６の出力電位ＶＯＵＴは、浮遊拡散部ＦＤのリセット電位に応じた電位となる。この電位は、リセットトランジスタＭ２がオフになり出力線１６の電位が静定した後、時刻Ｔ３までの期間の間に、リセット信号（「Ｎ信号」とも表記する）としてサンプル・ホールド部４０に保持される。
続く時刻Ｔ３から所定の期間において、垂直走査部２０は、制御信号ＰＴＸをＬレベルからＨレベルへと制御する。これにより、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた電荷が浮遊拡散部ＦＤへと転送され、浮遊拡散部ＦＤが光電変換部から転送された電荷の量に応じた電圧となる。これにより、出力線１６の出力電位ＶＯＵＴは、浮遊拡散部ＦＤに転送された電荷の量に応じた電位となる。この電位は、転送トランジスタＭ１がオフになり出力線１６の電位が静定した後、時刻Ｔ４までの期間の間に、光検出信号（「Ｓ信号」とも表記する）としてサンプル・ホールド部４０に保持される。
続く時刻Ｔ４において、垂直走査部２０は、制御信号ＰＳＥＬをＨレベルからＬレベルへと制御する。これにより、選択トランジスタＭ４がオフになり増幅トランジスタＭ３のソースが出力線１６から切り離され、当該１行に属する画素１２から出力線１６への画素信号の読み出し動作が終了する。
次に、本実施形態による光電変換装置１００におけるサンプル・ホールド部４０について図４乃至図１１を用いて説明する。
図４は、画素アレイ部１０を構成する複数の列のうちの１つの列に対応する１つの画素１２、列信号処理部３２、列サンプル・ホールド部４２、列ＡＤ変換部６２を抜き出し手示したものである。
列信号処理部３２は、出力線１６に接続された電流源３４を有する。画素１２の増幅トランジスタＭ３は、電流源３４から供給されるバイアス電流を受け、ソースフォロワ回路を構成する。
列サンプル・ホールド部４２は、図４に示すように、Ｎ信号サンプル・ホールド回路４４Ｎと、Ｓ信号サンプル・ホールド回路４４Ｓと、抵抗Ｒと、を有する。Ｎ信号サンプル・ホールド回路４４Ｎは、出力線１６に接続されるノードと、配線ＩＬ１に接続されるノードと、を有する。Ｓ信号サンプル・ホールド回路４４Ｓは、出力線１６に接続されるノードと、配線ＩＬ２に接続されるノードと、配線ＩＬ３に接続されるノードと、を有する。Ｎ信号サンプル・ホールド回路４４ＮとＳ信号サンプル・ホールド回路４４Ｓとは、配線ＩＬ１、抵抗Ｒ及び配線ＩＬ２を介して接続されている。配線ＩＬ３は、列ＡＤ変換部６２に接続されている。
Ｎ信号サンプル・ホールド回路４４Ｎは、画素１２から出力されるリセット信号を出力線１６を介して取得し、保持する機能を備える。Ｓ信号サンプル・ホールド回路４４Ｓは、画素１２から出力される光検出信号を出力線１６を介して取得し、保持する機能を備える。Ｎ信号サンプル・ホールド回路４４Ｎは、配線ＩＬ１、抵抗Ｒ及び配線ＩＬ２を介してＳ信号サンプル・ホールド回路４４Ｓに接続されており、保持しているリセット信号に基づく電流をＳ信号サンプル・ホールド回路４４Ｓに供給する。Ｓ信号サンプル・ホールド回路４４Ｓは、光検出信号とリセット信号との差に基づく電流を、配線ＩＬ３を介して列ＡＤ変換部６２に出力する。これにより、光検出信号とリセット信号との相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）による補正処理が行われる。
図５は、Ｎ信号サンプル・ホールド回路４４Ｎの構成例を示す回路図である。Ｎ信号サンプル・ホールド回路４４Ｎは、図５に示すように、容量部４６Ｎと、増幅部４８Ｎと、を有する。
容量部４６Ｎは、複数（Ｎ個）の単位容量部５０Ｎ１，…，５０Ｎｎ，５０Ｎｎ＋１，…，５０ＮＮを有する（Ｎは２以上の整数、ｎは１以上Ｎ未満の整数）。単位容量部５０Ｎ１～５０ＮＮ－１の各々は、スイッチＳ１と、スイッチＳ２と、容量Ｃ１と、を有する。単位容量部５０ＮＮは、スイッチＳ１と、容量Ｃ１と、を有する。図５には、スイッチＳ１、スイッチＳ２及び容量Ｃ１が属する単位容量部５０Ｎを表すために、これらの符号に単位容量部５０Ｎと同様の連続番号を付記している。例えば、単位容量部５０Ｎ１の構成要素は、スイッチＳ１１、スイッチＳ２１、容量Ｃ１１のように表記している。
増幅部４８Ｎは、反転増幅器５２Ｎと、電流源５４Ｎと、トランジスタＭ５と、スイッチＳ３，Ｓ４，Ｓ５と、を有する。トランジスタＭ５は、Ｐ型トランジスタである。スイッチＳ１１～Ｓ１Ｎ、スイッチＳ２１～Ｓ２Ｎ－１、スイッチＳ３、スイッチＳ４及びスイッチＳ５は、制御部９０から供給される制御信号に応じてオン又はオフに制御される。
単位容量部５０Ｎ１～５０ＮＮの各々において、スイッチＳ１の一方の端子は、出力線１６に接続されている。スイッチＳ１の他方の端子は、容量Ｃ１の一方の端子に接続されている。容量Ｃ１の他方の端子は、配線ＩＬ４に接続されている。すなわち、単位容量部５０Ｎ１～５０ＮＮのスイッチＳ１の一方の端子は出力線１６に共通に接続され、単位容量部５０Ｎ１～５０ＮＮの容量Ｃ１の他方の端子は配線ＩＬ４に共通に接続されている。別の言い方をすると、単位容量部５０Ｎ１～５０ＮＮは、出力線１６と配線ＩＬ４との間に並列に接続されている。配線ＩＬ４は、単位容量部５０Ｎ１～５０ＮＮと増幅部４８Ｎとを接続する配線である。
単位容量部５０Ｎ１～５０ＮＮ－１のスイッチＳ２は、隣り合う単位容量部５０ＮのスイッチＳ１と容量Ｃ１との接続ノードの間に接続されている。すなわち、ｎを１～Ｎ－１の整数であるとすると、単位容量部５０ＮｎのスイッチＳ１ｎと容量Ｃ１ｎとの間の接続ノードは、スイッチＳ２ｎを介して、単位容量部５０Ｎｎ＋１のスイッチＳ１ｎ＋１と容量Ｃ１ｎ＋１との間の接続ノードに接続されている。
容量Ｃ１は、Ｎ信号サンプル・ホールド回路４４Ｎを構成するサンプリング容量の構成単位となる単位容量である。容量部４６Ｎを構成する複数のスイッチＳ１及び複数のスイッチＳ２は、複数の容量Ｃ１を組み合わせてサンプリング容量を構成するためのスイッチ回路を構成している。複数のスイッチＳ１は、出力線１６と複数の容量Ｃ１との間の接続状態を選択的に切り替える機能を備える。複数のスイッチＳ２は、隣接する容量Ｃ１の一方の端子の間の接続状態を選択的に切り替える機能を備える。
配線ＩＬ４は、反転増幅器５２Ｎの入力ノードに接続されている。反転増幅器５２Ｎの出力ノードは、スイッチＳ５を介してトランジスタＭ５のゲートに接続されている。スイッチＳ３は、反転増幅器５２Ｎの入力ノードと出力ノードとの間に接続されている。電源電圧ノード（電圧ＶＤＤ）とトランジスタＭ５のドレインとの間には、電流源５４Ｎが接続されている。トランジスタＭ５のソースは、接地ノード（ＧＮＤ）に接続されている。電流源５４ＮとトランジスタＭ５のドレインとの間の接続ノードは、スイッチＳ４を介して、単位容量部５０ＮＮのスイッチＳ１Ｎと容量Ｃ１Ｎとの間の接続ノードに接続されている。また、電流源５４ＮとトランジスタＭ５のドレインとの間の接続ノードは、配線ＩＬ１に接続されている。
増幅部４８Ｎは、反転増幅器５２Ｎと、電流源５４Ｎ及びトランジスタＭ５により構成されるソースフォロワ回路とが縦続接続された増幅回路をなしている。増幅部４８Ｎは、容量Ｃ１１～Ｃ１Ｎに保持された電圧に応じた電流を配線ＩＬ１に出力することができる。
図６は、Ｓ信号サンプル・ホールド回路４４Ｓの構成例を示す回路図である。Ｓ信号サンプル・ホールド回路４４Ｓは、図６に示すように、容量部４６Ｓと、増幅部４８Ｓと、を有する。
容量部４６Ｓは、複数（Ｎ個）の単位容量部５０Ｓ１，…，５０Ｓｎ，５０Ｓｎ＋１，…，５０ＳＮを有する（Ｎは２以上の整数、ｎは１以上Ｎ未満の整数）。単位容量部５０Ｓ１～５０ＳＮ－１の各々は、スイッチＳ６と、スイッチＳ７と、容量Ｃ２と、を有する。単位容量部５０ＳＮは、スイッチＳ６と、容量Ｃ２と、を有する。図６には、スイッチＳ６、スイッチＳ７及び容量Ｃ２が属する単位容量部５０Ｓを表すために、これらの符号に単位容量部５０Ｓと同様の連続番号を付記している。例えば、単位容量部５０Ｓ１の構成要素は、スイッチＳ６１、スイッチＳ７１、容量Ｃ２１のように表記している。
増幅部４８Ｓは、反転増幅器５２Ｓと、電流源５４Ｓと、トランジスタＭ６と、スイッチＳ８，Ｓ９，Ｓ１０と、を有する。トランジスタＭ６は、Ｐ型トランジスタである。スイッチＳ６１～Ｓ６Ｎ、スイッチＳ７１～Ｓ７Ｎ－１、スイッチＳ８、スイッチＳ９及びスイッチＳ１０は、制御部９０から供給される制御信号に応じてオン又はオフに制御される。
単位容量部５０Ｓ１～５０ＳＮの各々において、スイッチＳ６の一方の端子は、出力線１６に接続されている。スイッチＳ６の他方の端子は、容量Ｃ２の一方の端子に接続されている。容量Ｃ２の他方の端子は、配線ＩＬ５に接続されている。すなわち、単位容量部５０Ｓ１～５０ＳＮのスイッチＳ６の一方の端子は出力線１６に共通に接続され、単位容量部５０Ｓ１～５０ＳＮの容量Ｃ２の他方の端子は配線ＩＬ５に共通に接続されている。別の言い方をすると、単位容量部５０Ｓ１～５０ＳＮは、出力線１６と配線ＩＬ５との間に並列に接続されている。配線ＩＬ５は、単位容量部５０Ｓ１～５０ＳＮと増幅部４８Ｓとを接続する配線である。
単位容量部５０Ｓ１～５０ＳＮ－１のスイッチＳ２は、隣り合う単位容量部５０ＳのスイッチＳ６と容量Ｃ２との接続ノードの間に接続されている。すなわち、ｎを１～Ｎ－１の整数であるとすると、単位容量部５０ＳｎのスイッチＳ６ｎと容量Ｃ２ｎとの間の接続ノードは、スイッチＳ７ｎを介して、単位容量部５０Ｓｎ＋１のスイッチＳ６ｎ＋１と容量Ｃ２ｎ＋１との間の接続ノードに接続されている。
容量Ｃ２は、Ｓ信号サンプル・ホールド回路４４Ｓを構成するサンプリング容量の構成単位となる単位容量である。容量部４６Ｓを構成する複数のスイッチＳ６及び複数のスイッチＳ７は、複数の容量Ｃ２を組み合わせてサンプリング容量を構成するためのスイッチ回路を構成している。複数のスイッチＳ６は、出力線１６と複数の容量Ｃ２との間の接続状態を選択的に切り替える機能を備える。複数のスイッチＳ７は、隣接する容量Ｃ２の一方の端子の間の接続状態を選択的に切り替える機能を備える。
配線ＩＬ５は、反転増幅器５２Ｓの入力ノードに接続されている。反転増幅器５２Ｓの出力ノードは、スイッチＳ１０を介してトランジスタＭ６のゲートに接続されている。スイッチＳ８は、反転増幅器５２Ｓの入力ノードと出力ノードとの間に接続されている。電源電圧ノード（電圧ＶＤＤ）とトランジスタＭ６のドレインとの間には、電流源５４Ｓが接続されている。トランジスタＭ６のソースは、配線ＩＬ３に接続されている。電流源５４ＳとトランジスタＭ６のドレインとの間の接続ノードは、スイッチＳ９を介して、単位容量部５０ＳＮのスイッチＳ６Ｎと容量Ｃ２Ｎとの間の接続ノードに接続されている。また、電流源５４ＳとトランジスタＭ６のドレインとの間の接続ノードは、配線ＩＬ２に接続されている。
増幅部４８Ｓは、反転増幅器５２Ｓと、電流源５４Ｓ及びトランジスタＭ６により構成されるソースフォロワ回路とが縦続接続された増幅回路をなしている。増幅部４８Ｓは、容量Ｃ２１～Ｃ２Ｎに保持された電圧に応じた電流と、配線ＩＬ２から入力される電流の差に応じた電流を配線ＩＬ３に出力することができる。
図３から図６を相互に参照しつつ、サンプル・ホールド部４０の動作の概略を説明する。図３における時刻Ｔ２から時刻Ｔ３の間のリセット信号の出力期間において、スイッチＳ１１～Ｓ１Ｎ，Ｓ３，Ｓ６ｎ＋１～Ｓ６Ｎ，Ｓ８がオン状態になる。この期間において、その他のスイッチはオフ状態である。その後、スイッチＳ１１～Ｓ１Ｎ，Ｓ３，Ｓ６ｎ＋１～Ｓ６Ｎ，Ｓ８がオフ状態になる。これらの動作により、容量Ｃ１１～Ｃ１Ｎ，Ｃ２ｎ＋１～Ｃ２Ｎにリセット信号に基づく電圧が保持される。
その後、図３における時刻Ｔ３から時刻Ｔ４の間の光電変換信号の出力期間において、スイッチＳ２１～Ｓ２Ｎ―１，Ｓ４，Ｓ５，Ｓ６１～Ｓ６ｎ，Ｓ８がオン状態になる。この期間において、その他のスイッチはオフ状態である。この動作により、容量Ｃ１１～Ｃ１Ｎは並列接続され、Ｎ信号サンプル・ホールド回路４４Ｎは、容量Ｃ１１～Ｃ１Ｎに保持されている電圧に応じた電流を配線ＩＬ１に出力する状態となる。その後、スイッチＳ６１～Ｓ６ｎ，Ｓ８がオフになる。これらの動作により、容量Ｃ２１～Ｃ２ｎに光電変換信号に基づく電圧が保持される。
その後、スイッチＳ２１～Ｓ２Ｎ―１，Ｓ４，Ｓ５，Ｓ７１～Ｓ７Ｎ―１，Ｓ９，Ｓ１０がオン状態になる。その他のスイッチはオフ状態である。この動作により、容量Ｃ２１～Ｃ２Ｎは並列接続され、Ｓ信号サンプル・ホールド回路４４Ｓは、容量Ｃ２１～Ｃ２Ｎに保持された電圧に応じた電流と、配線ＩＬ２から入力される電流の差に応じた電流を配線ＩＬ３に出力する状態となる。
以上の動作により、光電変換信号とリセット信号との相関二重サンプリングによる補正処理が行われた電流信号を配線ＩＬ３に出力することができる。また、容量部４６Ｓにおいて、ｎ個の容量Ｃ２１～Ｃ２ｎに保持された光電変換信号と、Ｎ－ｎ個の容量Ｃ２ｎ＋１～Ｃ２Ｎに保持されたリセット信号とが容量の個数に応じて加重平均される。これにより、リセット信号と光電変換信号の差の電圧がｎ／Ｎ倍に減衰される。したがって、列回路における入力信号の電圧レンジを拡張することができる。
図７は、本実施形態による光電変換装置における列ＡＤ変換部６２の構成例を示すブロック図である。本実施形態において例示される列ＡＤ変換部６２はデルタ－シグマ型のＡＤ変換回路であるが、これに限定されるものではない。例えば、列ＡＤ変換部６２は、ランプ信号と入力電圧を比較して、大小関係が反転するまでの時間をカウンタで計測する方式のＡＤ変換回路であってもよい。また、列ＡＤ変換部６２は、ＤＡ変換回路の出力電圧と入力電圧とを繰り返し比較することにより入力電圧に近いデジタル値を得る逐次比較型のＡＤ変換回路であってもよい。また、本実施形態では１ビットのＡＤ変換回路を例示しているが、実際にはこれよりも多くのビット数のＡＤ変換が行われ得る。
列ＡＤ変換部６２は、図７に示すように、デジタルアナログ変換回路（ＤＡ変換回路）６４ａ，６４ｂ、容量Ｃａ，Ｃｂ、電圧電流変換部６６、量子化器６８、デシメーションフィルタＤＦ、バッファＢ１，Ｂ２を有している。上述のように、列ＡＤ変換部６２には、列サンプル・ホールド部４２から配線ＩＬ３を介して相関二重サンプリングによる処理後の電流信号が入力される。
配線ＩＬ３は、ＤＡ変換回路６４ａの出力端子、容量Ｃａの第１端子及び電圧電流変換部６６の入力端子と接続されている。電圧電流変換部６６の出力端子は、ＤＡ変換回路６４ｂの出力端子、容量Ｃｂの第１端子及び量子化器６８の入力端子と接続されている。量子化器６８の出力端子は、デシメーションフィルタＤＦの入力端子及びバッファＢ１の入力端子と接続されている。バッファＢ１の出力端子は、ＤＡ変換回路６４ｂの入力端子及びバッファＢ２の入力端子と接続されている。バッファＢ２の出力端子は、ＤＡ変換回路６４ａの入力端子と接続されている。ＤＡ変換回路６４ａ，６４ｂのグラウンド端子、容量Ｃａ，Ｃｂの第２端子、電圧電流変換部６６のグラウンド端子、量子化器６８のグラウンド端子及びデシメーションフィルタＤＦのグラウンド端子は、グラウンド配線ＧＬ３に接続されている。デシメーションフィルタＤＦの出力端子は、列ＡＤ変換部６２の出力端子である。
配線ＩＬ３を流れる電流量及び時間経過に応じて、容量Ｃａには電荷が蓄積される。電圧電流変換部６６は、容量Ｃａの第１端子の電位に応じた電流信号を出力端子から出力する。このように、容量Ｃａは、積分器として機能する。
電圧電流変換部６６から出力される電流量及び時間経過に応じて、容量Ｃｂには電荷が蓄積される。このように、容量Ｃｂ及び電圧電流変換部６６も、積分器として機能する。量子化器６８は、比較回路であり得る。量子化器６８は、容量Ｃｂの第１端子の電位と閾値とを比較して、比較結果を出力する。これにより、量子化器６８は、１ビットのアナログ－デジタル変換を行う。なお、量子化器６８は、所望のサンプリング周波数よりも高い周波数によるオーバーサンプリングを行う。
量子化器６８から出力されるデジタル信号は、バッファＢ１に入力される。このデジタル信号は、バッファＢ１、Ｂ２を介してＤＡ変換回路６４ａ，６４ｂにフィードバックされる。ＤＡ変換回路６４ａ，６４ｂは電流源、スイッチ等を含む。ＤＡ変換回路６４ａは、入力されたデジタル信号に応じた電流を流すデジタルアナログ変換を行うことにより、デジタル信号に応じた電荷を容量Ｃａの第１端子から抜き取ってグラウンド配線ＧＬ３に流す。ＤＡ変換回路６４ｂも同様に、入力されたデジタル信号に応じた量の電荷を容量Ｃｂの第１端子から抜き取ってグラウンド配線ＧＬ３に流す。このようにして、量子化器６８から出力されるデジタル信号が、積分器又は量子化器６８の入力側にフィードバックされる。このフィードバックループは、低周波領域における量子化誤差を低減させるように動作する。
なお、図７に示されるように、本実施形態の列ＡＤ変換部６２は一方向に延びた回路配置となりやすいため、フィードバック用の配線が長くなることがある。バッファＢ１、Ｂ２が設けられていることにより、フィードバック用の配線が長いことに起因する電圧降下等の影響が低減される。しかしながら、フィードバック用の配線による影響が許容できる場合には、バッファＢ１、Ｂ２は設けられていなくてもよい。
デシメーションフィルタＤＦは、量子化器６８から出力される信号を間引くことにより、サンプリング周波数を下げる処理を行う。これにより、高周波領域におけるノイズが除去される。
以上のように、本実施形態の列ＡＤ変換部６２には、高精度化、高分解能化に適したデルタ－シグマ型が採用されている。これにより、高精度なデジタル信号を出力することができる。
ここで、光電変換信号とリセット信号との相関二重サンプリングによる補正処理の精度に着目すると、Ｎ信号サンプル・ホールド回路４４Ｎの回路特性とＳ信号サンプル・ホールド回路４４Ｓの回路特性とは、可能な限り近づけることが好ましい。そのため、Ｎ信号サンプル・ホールド回路４４ＮとＳ信号サンプル・ホールド回路４４Ｓとは、同じ構成にすることが好ましい。構成が同じことには、回路構成が同じであることや、各素子の構造や配置関係が同じであることが含まれ得る。回路構成が同じであることには、単位容量部５０Ｎ（容量Ｃ１）の数と単位容量部５０Ｓ（容量Ｃ２）の数とが同じであることが含まれ得る。
図８は、列サンプル・ホールド部４２内における各部および配線の配置のレイアウト例を示す図である。図８に示す座標系おいて、Ｘ方向は行方向（水平方向）に対応し、Ｙ方向は列方向（垂直方向）に対応している。
Ｎ信号サンプル・ホールド回路４４ＮとＳ信号サンプル・ホールド回路４４Ｓとは、図８に示すように、Ｙ方向（列方向）に沿って並べて配置されている。また、Ｎ信号サンプル・ホールド回路４４Ｎにおいて、容量部４６Ｎと増幅部４８Ｎとは、列方向に沿って並べて配置されている。同様に、Ｓ信号サンプル・ホールド回路４４Ｎにおいて、容量部４６Ｓと増幅部４８Ｓとは、列方向に沿って並べて配置されている。列サンプル・ホールド部４２を全体で見ると、容量部４６Ｎ、増幅部４８Ｎ、容量部４６Ｓ及び増幅部４８Ｎが、この順番で列方向に沿って並べて配置されている。列サンプル・ホールド部４２の各回路要素をこのように配置することで、列回路の幅を狭め、Ｘ方向に沿った列回路の配置密度を高めることができる。
また、図８のレイアウト例では、出力線１６と単位容量部５０Ｎ１～５０ＮＮ及び単位容量部５０Ｓ１～５０ＳＮとの接続部に、出力線１６の一部として、Ｙ方向に沿って延在するように配された配線ＩＬ６設けている。配線ＩＬ６は、単位容量部５０Ｎ１～５０ＮＮ及び単位容量部５０Ｓ１～５０ＳＮのスイッチＳ１の一方の電極を共通に接続する配線である。すなわち、出力線１６は、配線ＩＬ６を介して、単位容量部５０Ｎ１～５０ＮＮ及び単位容量部５０Ｓ１～５０ＳＮに接続されている。
出力線１６と列サンプル・ホールド部４２との接続部をこのように構成することで、画素１２と容量部４６Ｎとを接続する電気的経路の長さと、画素１２と容量部４６Ｓとを接続する電気的経路の長さとを近づけることができる。これにより、画素１２と容量部４６Ｎとの間の配線に寄生する寄生抵抗及び寄生容量と、画素１２と容量部４６Ｓとの間の配線の寄生抵抗及び寄生容量との差を低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
図９は、単位容量部５０Ｎ内におけるスイッチＳ１，Ｓ２及び容量Ｃ１の配置のレイアウト例と、単位容量部５０Ｓ内におけるスイッチＳ６，Ｓ７及び容量Ｃ２の配置のレイアウト例と、を示す図である。図９（ａ）及び図９（ｃ）が単位容量部５０Ｎ内におけるスイッチＳ１，Ｓ２及び容量Ｃ１の配置のレイアウトを示し、図９（ｂ）及び図９（ｄ）が単位容量部５０Ｓ内におけるスイッチＳ６，Ｓ７及び容量Ｃ２の配置のレイアウトを示している。図９に示す座標系おいて、Ｘ方向は行方向（水平方向）に対応し、Ｙ方向は列方向（垂直方向）に対応している。
単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１は、例えば図９（ａ）に示すように、Ｘ方向に並べて配置することができる。この場合、単位容量部５０ＳのスイッチＳ６，Ｓ７及び容量Ｃ２は、例えば図９（ｂ）に示すように、単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１と同様、Ｘ方向に並べて配置すること好ましい。或いは、単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１は、例えば図９（ｃ）に示すように、Ｙ方向に並べて配置することができる。この場合、単位容量部５０ＳのスイッチＳ６，Ｓ７及び容量Ｃ２は、例えば図９（ｄ）に示すように、単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１と同様、Ｙ方向に並べて配置することが好ましい。
単位容量部５０Ｎ，５０Ｓを構成する２つのスイッチと１つの容量の配置はこれらに限定されるものではないが、単位容量部５０Ｎのレイアウトと単位容量部５０Ｓのレイアウトとは同じにすることが好ましい。このように構成することで、レイアウトの違いに起因して製造時に生じる素子サイズのばらつき等を低減することができる。これにより、容量部４６Ｎと容量部４６Ｓとの間の特性のばらつきを低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
図１０は、単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１をＸ方向に並べて配置した場合の半導体基板上における具体的な平面レイアウト例を示している。図１０には、Ｙ方向に並ぶ３つの単位容量部５０Ｎｎ－１～５０Ｎｎ＋１を示している。なお、ここでは、単位容量部５０Ｎを例にして説明するが、単位容量部５０ＳのスイッチＳ６，Ｓ７及び容量Ｃ２をＸ方向に並べて配置した場合も同様である。
図１０には簡略化のため、半導体基板に画定される活性領域のパターンと、トランジスタのゲート電極やキャパシタの電極を構成するゲート層のパターンと、第１金属配線層のみを示している。×印を付した矩形の領域は、第１金属配線層と活性領域又はキャパシタ電極との間を接続するコンタクト部を示している。
半導体基板１１０には、スイッチＳ１を構成するトランジスタが設けられる活性領域１１２と、スイッチＳ２を構成するトランジスタが設けられる活性領域１１４と、容量Ｃ１が設けられる活性領域１１６と、が画定されている。活性領域１１２，１１４，１１６は、Ｘ方向に沿って並ぶように配置されている。
活性領域１１２の上には、図示しないゲート絶縁膜を介して、スイッチＳ１を構成するトランジスタのゲート電極１２２が設けられている。活性領域１１４の上には、図示しないゲート絶縁膜を介して、スイッチＳ２を構成するトランジスタのゲート電極１２４が設けられている。ゲート電極１２２，１２４は、Ｘ方向に沿って延在するように配されている。活性領域１１６の上には、図示しないキャパシタ絶縁膜を介して、キャパシタ電極１２６が設けられている。
スイッチＳ１を構成するトランジスタの一方の主ノード（ソース又はドレイン）には、配線ＩＬ６が接続されている。スイッチＳ１を構成するトランジスタの他方の主ノード（ドレイン又はソース）は、配線１２８を介して、スイッチＳ２を構成するトランジスタの一方の主ノード（ソース又はドレイン）とキャパシタ電極１２６とに接続されている。配線１２８は、隣接する単位容量部５０ＮのスイッチＳ２を構成するトランジスタの他方の主ノード（ドレイン又はソース）にも接続されている。容量Ｃ１の下部電極を構成する活性領域１１６には、配線ＩＬ４が接続されている。
単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１、スイッチＳ２及び容量Ｃ１の各々は、Ｙ方向に沿って並ぶように配置されている。配線ＩＬ６は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１を構成するトランジスタの一方の主ノードに共通に接続されている。配線ＩＬ４は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１の容量Ｃ１の下部電極（活性領域１１６）に共通に接続されている。
また、図示はしないが、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ６、スイッチＳ７及び容量Ｃ２の各々も、Ｙ方向に沿って並ぶように配置されている。配線ＩＬ６は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ１を構成するトランジスタの一方の主ノードに共通に接続されている。配線ＩＬ５は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１の容量Ｃ１の下部電極（活性領域１１６）に共通に接続されている。
単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ６は、Ｙ方向に沿って並ぶように配置されている。単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ２及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ７は、Ｙ方向に沿って並ぶように配置されている。単位容量部５０Ｎｎ－１～５０Ｎｎ＋１の容量Ｃ１及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１の容量Ｃ２は、Ｙ方向に沿って並ぶように配置されている。
図１１は、単位容量部５０ＮのスイッチＳ１，Ｓ２及び容量Ｃ１をＹ方向に並べて配置した場合の半導体基板上における具体的な平面レイアウト例を示している。図１１には、Ｙ方向に並ぶ３つの単位容量部５０Ｎｎ－１～５０Ｎｎ＋１を示している。なお、ここでは、単位容量部５０Ｎを例にして説明するが、単位容量部５０ＳのスイッチＳ６，Ｓ７及び容量Ｃ２をＹ方向に並べて配置した場合も同様である。
図１１には簡略化のため、半導体基板に画定される活性領域のパターンと、トランジスタのゲート電極やキャパシタの電極を構成するゲート層のパターンと、第１金属配線層のみを示している。×印を付した矩形の領域は、第１金属配線層と活性領域又はキャパシタ電極との間を接続するコンタクト部を示している。
半導体基板１１０には、スイッチＳ１を構成するトランジスタが設けられる活性領域１１２と、スイッチＳ２を構成するトランジスタが設けられる活性領域１１４と、容量Ｃ２が設けられる活性領域１１６と、が画定されている。活性領域１１２，１１６，１１４は、Ｙ方向に沿って並ぶように配置されている。
活性領域１１２の上には、図示しないゲート絶縁膜を介して、スイッチＳ１を構成するトランジスタのゲート電極１２２が設けられている。活性領域１１４の上には、図示しないゲート絶縁膜を介して、スイッチＳ２を構成するトランジスタのゲート電極１２４が設けられている。ゲート電極１２２，１２４は、Ｙ方向に沿って延在するように配されている。活性領域１１６の上には、図示しないキャパシタ絶縁膜を介して、キャパシタ電極１２６が設けられている。
スイッチＳ１を構成するトランジスタの一方の主ノード（ソース又はドレイン）には、出力線１６が接続されている。スイッチＳ１を構成するトランジスタの他方の主ノード（ドレイン又はソース）は、配線１２８を介して、スイッチＳ２を構成するトランジスタの一方の主ノード（ソース又はドレイン）とキャパシタ電極１２６とに接続されている。配線１２８は、隣接する単位容量部５０ＮのスイッチＳ２を構成するトランジスタの他方の主ノード（ドレイン又はソース）にも接続されている。容量Ｃ１の下部電極を構成する活性領域１１６には、配線ＩＬ４が接続されている。
図１０及び図１１に示すように、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１、スイッチＳ２及び容量Ｃ１の各々は、Ｙ方向に沿って並ぶように配置されている。出力線１６は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１を構成するトランジスタの一方の主ノードに共通に接続されている。配線ＩＬ４は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１の容量Ｃ１の下部電極（活性領域１１６）に共通に接続されている。
また、図示はしないが、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ６、スイッチＳ７及び容量Ｃ２の各々も、Ｙ方向に沿って並ぶように配置されている。配線ＩＬ６は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ６を構成するトランジスタの一方の主ノードに共通に接続されている。配線ＩＬ５は、Ｙ方向に沿って延在するように配されており、単位容量部５０Ｓｎ－１～５０Ｓｎ＋１の容量Ｃ２の下部電極（活性領域１１６）に共通に接続されている。
すなわち、単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ１及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ６は、Ｙ方向に沿って並ぶように配置されている。単位容量部５０Ｎｎ－１～５０Ｎｎ＋１のスイッチＳ２及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１のスイッチＳ７は、Ｙ方向に沿って並ぶように配置されている。単位容量部５０Ｎｎ－１～５０Ｎｎ＋１の容量Ｃ１及び単位容量部５０Ｓｎ－１～５０Ｓｎ＋１の容量Ｃ２は、Ｙ方向に沿って並ぶように配置されている。
列サンプル・ホールド部４２をこのように構成することで、各回路要素を効率的に配置することができ、列サンプル・ホールド部４２の面積効率を向上することができる。
このように、本実施形態によれば、Ｎ信号サンプル・ホールド回路４４Ｎを構成する素子とＳ信号サンプル・ホールド回路４４Ｓを構成する素子との間の特性ばらつきを低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
［第２実施形態］
本発明の第２実施形態による光電変換装置について図１２を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２は、本実施形態による光電変換装置における列サンプル・ホールド部の配置のレイアウト例を示す図である。
本実施形態による光電変換装置は、列サンプル・ホールド部４２内における各部のレイアウトが異なるほかは、第１実施形態による光電変換装置と同様である。すなわち、第１実施形態による光電変換装置においては、容量部４６Ｎ、増幅部４８Ｎ、容量部４６Ｓ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。これに対し、本実施形態による光電変換装置においては、図１２に示すように、増幅部４８Ｎ、容量部４６Ｎ、容量部４６Ｓ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。
このように容量部４６Ｎ，４６Ｓ、増幅部４８Ｎ，４８Ｓを配置することで、容量部４６Ｎと容量部４６Ｓとを隣接して配置することができる。ここで、容量部４６Ｎと容量部４６Ｓとが隣接しているとは、容量部４６Ｎと容量部４６Ｓとの間にその他の回路要素（例えば、増幅部４８Ｎ，４８Ｓ）が配置されていないことを意味する。これにより、製造上における素子サイズやレイアウト等の面内ばらつきに起因する容量部４６Ｎと容量部４６Ｓとの間の特性のばらつきを低減することができる。また、クロストークや発熱等の外乱を受けた場合、その影響は容量部４６Ｎ，４６Ｓが同等に受けるため、外乱に起因する容量部４６Ｎと容量部４６Ｓとの間の特性変動のばらつきを低減することができる。これにより、相関二重サンプリングによる補正処理の精度を向上することができる。
また、容量部４６Ｎ及び増幅部４８Ｎと容量部４６Ｓ及び増幅部４８Ｓとは、容量部４６Ｎと容量部４６Ｓとの間の中心線に対して対称に配置されている。したがって、この中心線に対する各回路素子の構造的な対称性を更に高めることができる。これにより、画素１２と容量部４６Ｎとを接続する配線の寄生抵抗及び寄生容量と、画素１２と容量部４６Ｓとを接続する配線の寄生抵抗及び寄生容量との差を低減し、相関二重サンプリングによる補正処理の精度を更に向上することができる。
したがって、本実施形態の上記構成によれば、Ｎ信号サンプル・ホールド回路４４Ｎを構成する素子とＳ信号サンプル・ホールド回路４４Ｓを構成する素子との間の特性ばらつきを低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
［第３実施形態］
本発明の第３実施形態による光電変換装置について図１３を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１３は、本実施形態による光電変換装置における列サンプル・ホールド部の配置のレイアウト例を示す図である。
本実施形態による光電変換装置は、列サンプル・ホールド部４２内における各部のレイアウトが異なるほかは、第１実施形態による光電変換装置と同様である。すなわち、第１実施形態による光電変換装置においては、容量部４６Ｎ、増幅部４８Ｎ、容量部４６Ｓ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。これに対し、本実施形態による光電変換装置においては、図１３に示すように、容量部４６Ｎ、容量部４６Ｓ、増幅部４８Ｎ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。
このように容量部４６Ｎ，４６Ｓ、増幅部４８Ｎ，４８Ｓを配置することで、容量部４６Ｎと容量部４６Ｓとは隣接して配置することができる。これにより、製造上における素子サイズやレイアウト等の面内ばらつきに起因する容量部４６Ｎと容量部４６Ｓとの間の特性のばらつきを低減することができる。また、クロストークや発熱等の外乱を受けた場合、その影響は容量部４６Ｎ，４６Ｓが同等に受けるため、外乱に起因する容量部４６Ｎと容量部４６Ｓとの間の特性変動のばらつきを低減することができる。
同様に、増幅部４８Ｎと増幅部４８Ｓとは隣接して配置することができる。ここで、増幅部４８Ｎと増幅部４８Ｓとが隣接しているとは、増幅部４８Ｎと増幅部４８Ｓとの間にその他の回路要素（例えば、容量部４６Ｎ，４６Ｓ）が配置されていないことを意味する。これにより、製造上における素子サイズやレイアウト等の面内ばらつきに起因する増幅部４８Ｎと増幅部４８Ｓとの間の特性のばらつきを低減することができる。また、クロストークや発熱等の外乱を受けた場合、その影響は増幅部４８Ｎ，４８Ｓが同等に受けるため、外乱に起因する増幅部４８Ｎと増幅部４８Ｓとの間の特性変動のばらつきを低減することができる。
また、増幅部４８Ｎと増幅部４８Ｓとを隣接して配置することで、増幅部４８Ｎと抵抗Ｒとを接続する配線ＩＬ１及び増幅部４８Ｓと抵抗Ｒとを接続する配線ＩＬ２が短くなり、増幅部４８Ｎ，４８Ｓの出力側における配線の対称性を向上することができる。
したがって、本実施形態の上記構成によれば、Ｎ信号サンプル・ホールド回路４４Ｎを構成する素子とＳ信号サンプル・ホールド回路４４Ｓを構成する素子との間の特性ばらつきを低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
なお、本実施形態では、増幅部４８Ｎ，４８Ｓを容量部４６Ｎ，４６Ｓよりも下流側（図１３において下側）に配置したが、増幅部４８Ｎ，４８Ｓを容量部４６Ｎ，４６Ｓよりも上流側（図１３において上側）に配置してもよい。すなわち、増幅部４８Ｎ、増幅部４８Ｓ、容量部４６Ｎ及び容量部４６Ｓを、この順番で列方向に沿って並べて配置してもよい。
［第４実施形態］
本発明の第４実施形態による光電変換装置について図１４を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１４は、本実施形態による光電変換装置における列サンプル・ホールド部の配置のレイアウト例を示す図である。
本実施形態による光電変換装置は、列サンプル・ホールド部４２内における各部の配置のレイアウトが異なるほかは、第１実施形態による光電変換装置と同様である。すなわち、第１実施形態による光電変換装置においては、容量部４６Ｎ、増幅部４８Ｎ、容量部４６Ｓ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。これに対し、本実施形態による光電変換装置においては、図１４に示すように、容量部４６Ｎ、増幅部４８Ｎ、増幅部４８Ｓ及び容量部４６Ｓを、この順番で列方向に沿って並べて配置している。
このように容量部４６Ｎ，４６Ｓ、増幅部４８Ｎ，４８Ｓを配置することで、増幅部４８Ｎと増幅部４８Ｓとを隣接して配置することができる。これにより、製造上における素子サイズやレイアウト等の面内ばらつきに起因する増幅部４８Ｎと増幅部４８Ｓとの間の特性のばらつきを低減することができる。また、クロストークや発熱等の外乱を受けた場合、その影響は増幅部４８Ｎ，４８Ｓが同等に受けるため、外乱に起因する増幅部４８Ｎと増幅部４８Ｓとの間の特性変動のばらつきを低減することができる。
また、増幅部４８Ｎと増幅部４８Ｓとを隣接して配置することで、増幅部４８Ｎと抵抗Ｒとを接続する配線ＩＬ１及び増幅部４８Ｓと抵抗Ｒとを接続する配線ＩＬ２が短くなり、増幅部４８Ｎ，４８Ｓの出力側における配線の対称性を向上することができる。
したがって、本実施形態の上記構成によれば、Ｎ信号サンプル・ホールド回路４４Ｎを構成する素子とＳ信号サンプル・ホールド回路４４Ｓを構成する素子との間の特性ばらつきを低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
［第５実施形態］
本発明の第５実施形態による光電変換装置について図１５乃至図１８を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１５は、本実施形態による光電変換装置における列サンプル・ホールド部の配置のレイアウト例を示す図である。図１６乃至図１８は、本実施形態による光電変換装置における単位容量部５０の配置のレイアウト例を示す図である。
本実施形態による光電変換装置は、列サンプル・ホールド部４２内における各部のレイアウトが異なるほかは、第１実施形態による光電変換装置と同様である。すなわち、第１実施形態による光電変換装置においては、容量部４６Ｎ、増幅部４８Ｎ、容量部４６Ｓ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。これに対し、本実施形態による光電変換装置においては、図１５に示すように、容量部４６、増幅部４８Ｎ及び増幅部４８Ｓを、この順番で列方向に沿って並べて配置している。
容量部４６は、Ｙ方向（列方向）に沿って並べて配置された複数（Ｎ個）の単位容量部５０１～５０Ｎを有する。複数の単位容量部５０１～５０Ｎの各々は、図１６に示すように、単位容量部５０Ｎと単位容量部５０Ｓとを有する。単位容量部５０Ｎ及び単位容量部５０Ｓは、第１乃至第４実施形態における単位容量部５０Ｎ及び単位容量部５０Ｓと同様である。スイッチＳ２は、単位容量部５０Ｓを挟んで隣り合う単位容量部５０ＮのスイッチＳ１と容量Ｃ１との接続ノードの間に設けられる。スイッチＳ７は、単位容量部５０Ｎを挟んで隣り合う単位容量部５０ＳのスイッチＳ６と容量Ｃ２との接続ノードの間に設けられる。このように構成された単位容量部５０１～５０Ｎを列方向に並べて配置することで、単位容量部５０Ｎと単位容量部Ｓとは、Ｙ方向（列方向）に沿って隣接して交互に配置されることになる。ここで、単位容量部５０Ｎと単位容量部５０Ｓとが隣接しているとは、単位容量部５０Ｎと単位容量部Ｓとの間にその他の回路要素が配置されていないことを意味する。
単位容量部５０Ｎ，５０Ｓを各々が含む複数の単位容量部５０を配列して容量部４６を構成することにより、容量部４６Ｎと容量部４６Ｓとを別々に構成する場合と比較して、単位容量部５０Ｎと単位容量部５０Ｓとの間の配置間隔を狭めることができる。これにより、製造上における素子サイズやレイアウト等の面内ばらつきに起因する単位容量部５０Ｎと単位容量部５０Ｓとの間の特性のばらつき（例えば、容量誤差）を低減することができる。また、クロストークや発熱等の外乱を受けた場合、仮にその外乱が局所的でも、その影響は単位容量部５０Ｎ，５０Ｓが同等に受けるため、外乱に起因する単位容量部５０Ｎと単位容量部５０Ｓとの間の特性変動のばらつきを低減することができる。
また、レイアウトに起因する素子サイズのばらつき（例えば、ゲート層をパターニングする際のマイクロローディング効果の影響）を低減する観点から、単位容量部５０Ｎと単位容量部５０Ｓとは同じレイアウトで設計することが望ましい。このような観点から、単位容量部５０Ｎ及び単位容量部５０Ｓの各々に、スイッチＳ２を構成する素子とスイッチＳ７を構成する素子とを配置しておくとよい。このように構成することで、単位容量部５０Ｎのレイアウトと単位容量部５０Ｓとのレイアウトとが同じになり、レイアウトに起因する特性ばらつきを低減することができる。
図５及び図６の回路を構成するうえで必要のないスイッチＳ２，Ｓ７はダミースイッチとし、第１金属配線層等による他の素子との接続を行わなければよい。図１７は、単位容量部５０Ｎに配置されたスイッチＳ７と単位容量部５０Ｓに配置されたスイッチＳ２をダミースイッチとした例である。図１８は、単位容量部５０Ｓに配置されたスイッチＳ２，Ｓ７をダミースイッチとした例である。図１７及び図１８において、ダミースイッチは点線で示している。
ダミースイッチとしてのスイッチＳ２，Ｓ７の各々は、単位容量部５０Ｎ及び単位容量部５０Ｓのどちらに配置されていてもよく、ダミースイッチの配置は図１７及び図１８の例に限定されるものではない。すなわち、スイッチＳ２のダミースイッチを単位容量部５０Ｎに配置し、スイッチＳ７のダミースイッチを単位容量部５０Ｓに配置してもよい。或いは、スイッチＳ２，Ｓ７のダミースイッチを単位容量部５０Ｎに配置してもよい。
したがって、本実施形態の上記構成によれば、Ｎ信号サンプル・ホールド回路４４Ｎを構成する素子とＳ信号サンプル・ホールド回路４４Ｓを構成する素子との間の特性ばらつきを更に低減し、相関二重サンプリングによる補正処理の精度を向上することができる。
なお、単位容量部５０Ｎ内におけるスイッチＳ１，Ｓ２及び容量Ｃ１のレイアウトと、単位容量部５０Ｓ内におけるスイッチＳ６，Ｓ７及び容量Ｃ２のレイアウトは、図１６の配置に限定されるものではない。スイッチＳ１，Ｓ２，Ｓ６，Ｓ７及び容量Ｃ１，Ｃ２は、図１６に示すようにＸ方向に並べて配置してもよいし、図９（ｃ）及び図９（ｄ）に示したようにＹ方向に並べて配置してもよい。或いは、その他の配置であってもよい。
また、図１６には単位容量部５０Ｎ及び単位容量部５０Ｓを１つずつ含む単位容量部５０を示しているが、単位容量部５０は複数の単位容量部５０Ｎ及び複数の単位容量部５０Ｓを含んでもよい。例えば、単位容量部５０Ｎ、単位容量部５０Ｎ、単位容量部５０Ｓ、単位容量部５０Ｓがこの順番で列方向に沿って並ぶ単位容量部５０を構成し、単位容量部５０Ｎ，５０Ｓが２個ずつ交互に配置された容量部４６を構成してもよい。
［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１９を用いて説明する。図１９は、本実施形態による撮像システムの概略構成を示すブロック図である。
上記第１乃至第５実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１９には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
図１９に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。
撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。
撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。
撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。
このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置１００を適用した撮像システムを実現することができる。
［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図２０を用いて説明する。図２０は、本実施形態による撮像システム及び移動体の構成を示す図である。
図２０（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図２０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、図２に示した画素１２の回路構成は一例であり、適宜変更が可能である。例えば、浮遊拡散部ＦＤとは別に電荷保持部を更に設け、グローバル電子シャッタ動作が可能な画素構成としてもよい。
また、上記第６及び第７実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１９及び図２０に示した構成に限定されるものではない。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
Ｃ１，Ｃ２…容量
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６…配線
Ｓ１，Ｓ２，Ｓ６，Ｓ７…スイッチ
１０…画素アレイ部
１２…画素
１６…出力線
４０…サンプル・ホールド部
４２…列サンプル・ホールド部
４４Ｎ…Ｎ信号サンプル・ホールド回路
４４Ｓ…Ｓ信号サンプル・ホールド回路
４６，４６Ｎ，４６Ｓ…容量部
４８Ｎ，４８Ｓ…増幅部
５０，５０Ｎ，５０Ｓ…単位容量部
６０…ＡＤ変換部
７０…デジタルメモリ部
８０…水平走査部
９０…制御部
１００…光電変換装置
２００，３００…撮像システム

Claims (20)

  1. 光電変換部を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられ、前記画素から第１の信号及び第２の信号が出力される複数の出力線と、前記複数の出力線に対応して設けられた複数の列回路と、を有する光電変換装置であって、
    前記複数の列回路の各々は、前記第１の信号を保持する第１のサンプル・ホールド回路と、前記第２の信号を保持する第２のサンプル・ホールド回路と、を含むサンプル・ホールド部を有し、
    前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々は、複数の単位容量と、前記出力線と前記複数の単位容量との間に設けられたスイッチ回路と、を有し、
    前記スイッチ回路は、前記出力線と前記複数の単位容量の第１の電極との間にそれぞれ設けられた複数の第１のスイッチと、隣り合う単位容量の前記第１の電極の間にそれぞれ設けられた複数の第２のスイッチと、を有し、
    前記第１のサンプル・ホールド回路の前記複数の単位容量の第２の電極は第１の配線によって互いに接続されており、前記第２のサンプル・ホールド回路の前記複数の単位容量の第２の電極は第２の配線によって互いに接続されており、
    前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の前記スイッチ回路を構成する前記複数の第２のスイッチは、前記複数の列に平行な第１の方向に沿って配置されており、
    前記第１の配線及び前記第２の配線は、前記第１の方向に沿って延在している
    ことを特徴とする光電変換装置。
  2. 前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々において、前記複数の単位容量は、前記第１の方向に沿って隣接して配置されている
    ことを特徴とする請求項１記載の光電変換装置。
  3. 前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々において、前記第１のスイッチ、前記第２のスイッチ及び前記単位容量を各々が含む複数の単位容量部が、前記第１の方向に沿って隣接して配置されている
    ことを特徴とする請求項１又は２記載の光電変換装置。
  4. 前記第１のサンプル・ホールド回路の前記スイッチ回路及び前記複数の単位容量を含む第１の容量部と、前記第２のサンプル・ホールド回路の前記スイッチ回路及び前記複数の単位容量を含む第２の容量部とが、前記第１の方向に沿って配置されている
    ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
  5. 前記第１のサンプル・ホールド回路は、前記第１の配線に接続された第１の増幅部を更に有し、
    前記第２のサンプル・ホールド回路は、前記第２の配線に接続された第２の増幅部を更に有し、
    前記第１の容量部と、前記第２の容量部と、前記第１の増幅部と、前記第２の増幅部とが、前記第１の方向に沿って配置されている
    ことを特徴とする請求項４記載の光電変換装置。
  6. 前記第１の増幅部と前記第２の増幅部とが隣接している
    ことを特徴とする請求項５記載の光電変換装置。
  7. 前記第１の容量部と前記第２の容量部との間に前記第１の増幅部及び前記第２の増幅部のうちの少なくとも一方が配置されている
    ことを特徴とする請求項５記載の光電変換装置。
  8. 前記第１の容量部と前記第２の容量部とが隣接している
    ことを特徴とする請求項４乃至６のいずれか１項に記載の光電変換装置。
  9. 前記第１のサンプル・ホールド回路の前記単位容量と、前記第２のサンプル・ホールド回路の前記単位容量とが、前記第１の方向に沿って隣接して交互に配置されている
    ことを特徴とする請求項１記載の光電変換装置。
  10. 前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々は、前記第１のスイッチ、前記第２のスイッチ及び前記単位容量を各々が含む複数の単位容量部を有し、
    前記第１のサンプル・ホールド回路の前記単位容量部と、前記第２のサンプル・ホールド回路の前記単位容量部とが、前記第１の方向に沿って隣接して配置されている
    ことを特徴とする請求項１又は９記載の光電変換装置。
  11. 前記第１のサンプル・ホールド回路の前記単位容量部の平面レイアウトと、前記第２のサンプル・ホールド回路の前記単位容量部の平面レイアウトとが同じである
    ことを特徴とする請求項１０記載の光電変換装置。
  12. 前記第１のサンプル・ホールド回路の前記単位容量部及び前記第２のサンプル・ホールド回路の前記単位容量部のうちの少なくとも一方に、前記第２のスイッチを構成するスイッチ素子と同じ構造のダミースイッチが設けられている
    ことを特徴とする請求項１１記載の光電変換装置。
  13. 前記画素と前記第１のサンプル・ホールド回路とを接続する電気的経路の長さと、前記画素と前記第２のサンプル・ホールド回路とを接続する電気的経路の長さとが同じである
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
  14. 前記第１のサンプル・ホールド回路が有する前記単位容量の数と、前記第２のサンプル・ホールド回路が有する前記単位容量の数と、が同じである
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
  15. 前記第１の信号は、前記光電変換部への入射光に応じた信号であり、
    前記第２の信号は、前記画素のリセット状態に基づく信号である
    ことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
  16. 前記サンプル・ホールド部は、前記第１の信号と前記第２の信号との差に応じた第３の信号を出力する
    ことを特徴とする請求項１５記載の光電変換装置。
  17. 前記列回路は、前記第３の信号をアナログ信号からデジタル信号に変換するＡＤ変換部を更に有する
    ことを特徴とする請求項１６記載の光電変換装置。
  18. 光電変換部を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられ、前記画素から第１の信号及び第２の信号が出力される複数の出力線と、前記複数の出力線に対応して設けられた複数の列回路と、を有する光電変換装置であって、
    前記複数の列回路の各々は、前記第１の信号を保持する第１のサンプル・ホールド回路と、前記第２の信号を保持する第２のサンプル・ホールド回路と、を含むサンプル・ホールド部を有し、
    前記第１のサンプル・ホールド回路及び前記第２のサンプル・ホールド回路の各々は、複数の単位容量と、前記出力線と前記複数の単位容量との間に設けられたスイッチ回路と、を有し、
    前記スイッチ回路は、前記出力線と前記複数の単位容量の第１の電極との間にそれぞれ設けられた複数の第１のスイッチと、隣り合う単位容量の前記第１の電極の間にそれぞれ設けられた複数の第２のスイッチと、を有し、
    前記第１のサンプル・ホールド回路の前記単位容量と、前記第２のサンプル・ホールド回路の前記単位容量とが、前記複数の列に平行な第１の方向に沿って隣接して交互に配置されている
    ことを特徴とする光電変換装置。
  19. 請求項１乃至１８のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理装置と
    を有することを特徴とする撮像システム。
  20. 移動体であって、
    請求項１乃至１８のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
JP2021016652A 2021-02-04 2021-02-04 光電変換装置 Pending JP2022119484A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021016652A JP2022119484A (ja) 2021-02-04 2021-02-04 光電変換装置
US17/588,952 US11528438B2 (en) 2021-02-04 2022-01-31 Photoelectric conversion device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021016652A JP2022119484A (ja) 2021-02-04 2021-02-04 光電変換装置

Publications (1)

Publication Number Publication Date
JP2022119484A true JP2022119484A (ja) 2022-08-17

Family

ID=82611928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021016652A Pending JP2022119484A (ja) 2021-02-04 2021-02-04 光電変換装置

Country Status (2)

Country Link
US (1) US11528438B2 (ja)
JP (1) JP2022119484A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022119469A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003169257A (ja) 2001-12-04 2003-06-13 Minolta Co Ltd 固体撮像素子及びこれを備えた撮像装置
JP6037178B2 (ja) * 2011-12-14 2016-12-07 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
US11323648B2 (en) 2017-10-03 2022-05-03 Sony Semiconductor Solutions Corporation Solid-state image sensor and electronic apparatus

Also Published As

Publication number Publication date
US11528438B2 (en) 2022-12-13
US20220247961A1 (en) 2022-08-04

Similar Documents

Publication Publication Date Title
JP7374639B2 (ja) 光電変換装置及び撮像システム
JP7303682B2 (ja) 光電変換装置及び撮像システム
US9318519B2 (en) Imaging apparatus and imaging system
JP6664259B2 (ja) 撮像装置、撮像システム、および、移動体
US11736813B2 (en) Imaging device and equipment
JP7358079B2 (ja) 撮像装置、撮像システムおよび半導体チップ
JP7204694B2 (ja) 比較器、ａｄ変換器、光電変換装置及び撮像システム
US9202831B2 (en) Imaging apparatus and imaging system
JP6953263B2 (ja) 固体撮像装置および撮像システム
US11310453B2 (en) Photoelectric conversion device and imaging system
US20240080588A1 (en) Photoelectric conversion device and imaging system
JP2022119484A (ja) 光電変換装置
JP2022158017A (ja) 信号処理装置
JP2019009672A (ja) 撮像装置及びその駆動方法
US20230282654A1 (en) Photoelectric conversion device
JP7204695B2 (ja) 比較器、ａｄ変換器、光電変換装置及び撮像システム
JP2022119469A (ja) 光電変換装置
US11910116B2 (en) Photoelectric conversion device, photoelectric conversion system, and moving body
JP2023042083A (ja) 光電変換装置
US20230237960A1 (en) Semiconductor device
US11552647B2 (en) Ramp signal output circuit and photoelectric conversion apparatus
US20230247332A1 (en) Photoelectric conversion device and method of driving photoelectric conversion device
JP2022158042A (ja) 光電変換装置
JP2023084647A (ja) 光電変換装置
JP2022119632A (ja) 光電変換装置、光電変換システムおよび移動体

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240126