JP2022102099A

JP2022102099A - Electronic component

Info

Publication number: JP2022102099A
Application number: JP2020216631A
Authority: JP
Inventors: 基山内; Motoi Yamauchi
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2020-12-25
Filing date: 2020-12-25
Publication date: 2022-07-07

Abstract

To suppress peeling of a sealing layer from a substrate.SOLUTION: An electronic component 100 comprises: a substrate 10 which has, in a plan view, a region 20 along the peripheral border and a region 21 adjacent to the region 20, and in which the thickness of the region 21 is smaller than the thickness of the region 20 due to a level difference 25 provided between the substrate and the region 20; a device chip 30 mounted on the substrate 10 and having an elastic wave element 32; a sealing layer 15 provided in the region 20 in such a way as to surround the device chip 30 and having a larger coefficient of linear expansion than that of the substrate 10; and a sealing member 36 which is provided on the sealing layer 15, seals the elastic wave element 32 together with the sealing layer 15, and has a larger coefficient of linear expansion than that of the sealing layer 15.SELECTED DRAWING: Figure 1

Description

本発明は、電子部品に関する。 The present invention relates to electronic components.

素子を有するデバイスチップが基板上に実装され、デバイスチップを囲んで基板上に設けられた封止層と封止層上に設けられた封止部材とにより素子が封止された電子部品が知られている（例えば特許文献１）。また、基板に凹部又は凸部を設け、封止層を凹部又は凸部に設けることが知られている（例えば特許文献２、３）。 A device chip having an element is mounted on a substrate, and an electronic component in which the element is sealed by a sealing layer provided on the substrate surrounding the device chip and a sealing member provided on the sealing layer is known. (For example, Patent Document 1). Further, it is known that a concave portion or a convex portion is provided on the substrate and a sealing layer is provided on the concave portion or the convex portion (for example, Patent Documents 2 and 3).

特開２００６－２０３１４９号公報Japanese Unexamined Patent Publication No. 2006-203149 特開２０１６－２０１７８０号公報Japanese Unexamined Patent Publication No. 2016-201780 特開２０１９－３６７８４号公報Japanese Unexamined Patent Publication No. 2019-37684

封止層と基板との間に熱応力などの応力が加わると、封止層が基板から剥がれることがある。封止層が基板から剥がれると、素子の封止性が劣化する。 When stress such as thermal stress is applied between the sealing layer and the substrate, the sealing layer may be peeled off from the substrate. When the sealing layer is peeled off from the substrate, the sealing property of the element is deteriorated.

本発明は、上記課題に鑑みなされたものであり、封止層の基板からの剥がれを抑制することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to suppress peeling of the sealing layer from the substrate.

本発明は、平面視して周縁に沿う第１領域と、前記第１領域に隣り合う第２領域と、を有し、前記第２領域の厚さは前記第１領域との間に設けられた段差によって前記第１領域の厚さよりも小さい基板と、前記基板上に実装され、素子を有するデバイスチップと、前記第１領域に前記デバイスチップを囲んで設けられ、前記基板よりも線膨張係数が大きい封止層と、前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、を備える電子部品である。 The present invention has a first region along the peripheral edge in a plan view and a second region adjacent to the first region, and the thickness of the second region is provided between the first region. A substrate smaller than the thickness of the first region due to the step, a device chip mounted on the substrate and having an element, and a device chip provided around the device chip in the first region and having a linear expansion coefficient higher than that of the substrate. It is an electronic component including a sealing layer having a large size and a sealing member provided on the sealing layer, which seals the element together with the sealing layer and has a linear expansion coefficient larger than that of the sealing layer. ..

上記構成において、前記基板は、平面視して前記第１領域に囲まれ且つ前記第１領域との間の少なくとも一部に前記第２領域が介在する第３領域を有し、前記第３領域の厚さは、前記第２領域との間に設けられた段差によって前記第２領域の厚さよりも大きく、前記デバイスチップは、前記第３領域に実装される構成とすることができる。 In the above configuration, the substrate has a third region surrounded by the first region in a plan view and having the second region interposed therebetween at least a part of the first region. The thickness of the device chip is larger than the thickness of the second region due to the step provided between the second region and the device chip, and the device chip can be configured to be mounted in the third region.

上記構成において、前記第２領域は、前記基板を平面視して前記第３領域を囲む構成とすることができる。 In the above configuration, the second region may be configured to surround the third region in a plan view of the substrate.

上記構成において、前記第２領域は、前記基板を平面視して前記第１領域により囲まれて前記第１領域よりも内側の略全領域であり、前記デバイスチップは、前記第２領域に実装される構成とすることができる。 In the above configuration, the second region is substantially the entire region inside the first region surrounded by the first region in a plan view of the substrate, and the device chip is mounted in the second region. Can be configured to be.

上記構成において、前記封止層の前記デバイスチップ側の側面は、前記基板の平面視方向で前記第１領域と前記第２領域の間の段差側面と略一致する構成とすることができる。 In the above configuration, the side surface of the sealing layer on the device chip side can be configured to substantially coincide with the step surface between the first region and the second region in the plan view direction of the substrate.

上記構成において、前記第１領域と前記第２領域の間の段差側面は、前記封止層の前記デバイスチップ側の側面よりも前記デバイスチップ側に位置する構成とすることができる。 In the above configuration, the step side surface between the first region and the second region may be located closer to the device chip side than the side surface of the sealing layer on the device chip side.

上記構成において、前記封止層の前記側面と前記段差側面との間隔は、前記第１領域と前記第２領域の間の段差の高さよりも小さい構成とすることができる。 In the above configuration, the distance between the side surface of the sealing layer and the step side surface may be smaller than the height of the step between the first region and the second region.

上記構成において、前記基板はセラミック基板であり、前記封止部材ははんだである構成とすることができる。 In the above configuration, the substrate may be a ceramic substrate and the sealing member may be solder.

上記構成において、前記デバイスチップは、空隙を介し前記基板と向かい合う面に前記素子である弾性波素子を有する構成とすることができる。 In the above configuration, the device chip may have an elastic wave element, which is the element, on a surface facing the substrate through a gap.

本発明によれば、封止層の基板からの剥がれを抑制できる。 According to the present invention, peeling of the sealing layer from the substrate can be suppressed.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、封止層付近を拡大した断面図、図１（ｃ）は、基板の平面図である。1 (a) is a cross-sectional view of an electronic component according to the first embodiment, FIG. 1 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 1 (c) is a plan view of a substrate. 図２（ａ）及び図２（ｂ）は、実施例１における弾性波素子の例を示す平面図及び断面図である。2 (a) and 2 (b) are a plan view and a sectional view showing an example of an elastic wave element in the first embodiment. 図３（ａ）及び図３（ｂ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。3A and 3B are cross-sectional views (No. 1) showing a method of manufacturing an electronic component according to the first embodiment. 図４（ａ）及び図４（ｂ）は、実施例１に係る電子部品の製造方法を示す断面図（その２）である。4 (a) and 4 (b) are cross-sectional views (No. 2) showing a method of manufacturing an electronic component according to the first embodiment. 図５（ａ）は、実施例１の変形例１における基板の平面図、図５（ｂ）は、実施例１の変形例２における基板の平面図である。5 (a) is a plan view of the substrate in the modified example 1 of the first embodiment, and FIG. 5 (b) is a plan view of the substrate in the modified example 2 of the first embodiment. 図６（ａ）は、実施例２に係る電子部品の断面図、図６（ｂ）は、封止層付近を拡大した断面図、図６（ｃ）は、基板の平面図である。6 (a) is a cross-sectional view of the electronic component according to the second embodiment, FIG. 6 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 6 (c) is a plan view of the substrate. 図７（ａ）及び図７（ｂ）は、実施例２に係る電子部品の製造方法を示す断面図（その１）である。7 (a) and 7 (b) are cross-sectional views (No. 1) showing a method of manufacturing an electronic component according to the second embodiment. 図８（ａ）及び図８（ｂ）は、実施例２に係る電子部品の製造方法を示す断面図（その２）である。8 (a) and 8 (b) are cross-sectional views (No. 2) showing a method of manufacturing an electronic component according to the second embodiment. 図９（ａ）は、実施例２の変形例に係る電子部品の断面図、図９（ｂ）は、封止層付近を拡大した断面図、図９（ｃ）は、基板の平面図である。9 (a) is a cross-sectional view of an electronic component according to a modified example of the second embodiment, FIG. 9 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 9 (c) is a plan view of a substrate. be. 図１０は、比較例に係る電子部品の断面図である。FIG. 10 is a cross-sectional view of an electronic component according to a comparative example. 図１１は、比較例に係る電子部品で生じる課題を示す断面図である。FIG. 11 is a cross-sectional view showing a problem that occurs in the electronic component according to the comparative example. 図１２は、シミュレーションに用いたモデルの平面図である。FIG. 12 is a plan view of the model used in the simulation. 図１３（ａ）及び図１３（ｂ）は、モデルＡ及びＢにおける図１２のＡ－Ａ間の断面図である。13 (a) and 13 (b) are cross-sectional views taken along the line AA of FIGS. 12 in Models A and B. 図１４（ａ）から図１４（ｃ）は、モデルＣからＥにおける図１２のＡ－Ａ間の断面図である。14 (a) to 14 (c) are cross-sectional views taken along the line AA of FIGS. 12 in models C to E. 図１５は、シミュレーション結果を示すグラフである。FIG. 15 is a graph showing the simulation results.

以下、図面を参照し、本発明の実施例について説明する。 Hereinafter, examples of the present invention will be described with reference to the drawings.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、封止層付近を拡大した断面図、図１（ｃ）は、基板の平面図である。図１（ａ）から図１（ｃ）のように、実施例１の電子部品１００は、基板１０上に１又は複数のデバイスチップ３０が実装されている。基板１０は複数の絶縁層１１ａから１１ｃを備える。絶縁層１１ａから１１ｃは、例えばＬＴＣＣ（Low Temperature Co-fired Ceramics）又はＨＴＣＣ（High Temperature Co-fired Ceramics）などのセラミックス層若しくはガラスエポキシ樹脂などの樹脂層である。 1 (a) is a cross-sectional view of an electronic component according to the first embodiment, FIG. 1 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 1 (c) is a plan view of a substrate. As shown in FIGS. 1A to 1C, in the electronic component 100 of the first embodiment, one or a plurality of device chips 30 are mounted on a substrate 10. The substrate 10 includes a plurality of insulating layers 11a to 11c. The insulating layers 11a to 11c are, for example, a ceramic layer such as LTCC (Low Temperature Co-fired Ceramics) or HTCC (High Temperature Co-fired Ceramics) or a resin layer such as a glass epoxy resin.

基板１０の下面に端子１４が設けられている。絶縁層１１ａと１１ｂの間及び絶縁層１１ｂと１１ｃの間に金属層１２ａが設けられている。絶縁層１１ｃ上に金属層１２ｂが設けられている。絶縁層１１ａから１１ｃにはビア配線１３が設けられている。金属層１２ａ及び１２ｂ、ビア配線１３、及び端子１４は、例えば銅層、アルミニウム層、金層、又はタングステン層などの金属層である。 The terminal 14 is provided on the lower surface of the substrate 10. A metal layer 12a is provided between the insulating layers 11a and 11b and between the insulating layers 11b and 11c. A metal layer 12b is provided on the insulating layer 11c. Via wiring 13 is provided in the insulating layers 11a to 11c. The metal layers 12a and 12b, the via wiring 13, and the terminal 14 are metal layers such as a copper layer, an aluminum layer, a gold layer, or a tungsten layer.

基板１０上に実装されたデバイスチップ３０は、基板３１と、基板３１の下面に設けられた弾性波素子３２及び配線３３と、を備える。配線３３は、例えば銅層、アルミニウム層、又は金層などの金属層である。デバイスチップ３０は、バンプ３４を介して基板１０にフリップチップ実装（フェースダウン実装）されている。バンプ３４は、金属層１２ｂと配線３３とを接合する。バンプ３４は、例えば金バンプ、はんだバンプ、又は銅バンプである。 The device chip 30 mounted on the substrate 10 includes a substrate 31, an elastic wave element 32 provided on the lower surface of the substrate 31, and a wiring 33. The wiring 33 is a metal layer such as a copper layer, an aluminum layer, or a gold layer. The device chip 30 is flip-chip mounted (face-down mounted) on the substrate 10 via the bump 34. The bump 34 joins the metal layer 12b and the wiring 33. The bump 34 is, for example, a gold bump, a solder bump, or a copper bump.

基板１０は、平面視して略矩形である。略矩形には、角部が丸みを帯びている場合や各辺が湾曲している場合などが含まれる。基板１０は、平面視したときの４辺に沿った領域２０と、領域２０より内側に位置して領域２０に隣接し、領域２０との間に設けられた段差２５によって領域２０よりも厚さが小さい領域２１と、領域２０とは反対側で領域２１に隣接し、領域２１との間に設けられた段差２６によって領域２１よりも厚さが大きい領域２２と、を有する。すなわち、領域２１の上面には、領域２０及び２２の上面に対して窪んだ溝部２３が設けられている。段差は、電子部品の断面を観察して基板の表面（平面）を０°としたときに、段差の側面と基板の表面とがなす角が７０°～１４０°程度であればよい。領域２０における基板１０の厚さと領域２２における基板１０の厚さとは略同じであり、領域２０の上面と領域２２の上面は略同一面となっている。領域２２は、平面視して領域２０及び２１により囲まれている。領域２１は、平面視して領域２０により囲まれている。 The substrate 10 is substantially rectangular in a plan view. The substantially rectangular shape includes the case where the corners are rounded and the case where each side is curved. The substrate 10 is thicker than the region 20 due to the region 20 along the four sides when viewed in a plan view and the step 25 located inside the region 20 and adjacent to the region 20 and provided between the regions 20. It has a region 21 having a small size, and a region 22 adjacent to the region 21 on the opposite side of the region 20 and having a thickness larger than that of the region 21 due to a step 26 provided between the region 21 and the region 21. That is, the upper surface of the region 21 is provided with a groove portion 23 recessed with respect to the upper surfaces of the regions 20 and 22. The step may have an angle of about 70 ° to 140 ° between the side surface of the step and the surface of the substrate when the surface (flat surface) of the substrate is set to 0 ° by observing the cross section of the electronic component. The thickness of the substrate 10 in the region 20 and the thickness of the substrate 10 in the region 22 are substantially the same, and the upper surface of the region 20 and the upper surface of the region 22 are substantially the same surface. The region 22 is surrounded by the regions 20 and 21 in a plan view. The region 21 is surrounded by the region 20 in a plan view.

領域２０の幅Ｗ１は、例えば５０μｍ～１５０μｍである。領域２１の幅Ｗ２は、例えば１０μｍ～１００μｍである。領域２０と２１の間の段差２５及び領域２１と２２の間の段差２６の高さＨ（すなわち溝部２３の深さ）は、例えば１μｍ～５０μｍである。 The width W1 of the region 20 is, for example, 50 μm to 150 μm. The width W2 of the region 21 is, for example, 10 μm to 100 μm. The height H (that is, the depth of the groove 23) of the step 25 between the regions 20 and 21 and the step 26 between the regions 21 and 22 is, for example, 1 μm to 50 μm.

デバイスチップ３０は、基板１０の領域２２に実装されている。基板１０の領域２０にデバイスチップ３０を囲むように封止層１５が設けられている。封止層１５は、領域２０全体に設けられ、デバイスチップ３０を完全に囲むように環状に設けられている。なお、封止層１５は、デバイスチップ３０を完全に囲む場合に限られず、一部で途切れていてもよい。封止層１５は、領域２１には設けられていない。封止層１５のデバイスチップ３０側の側面１７は、領域２０と２１の間の段差２５の側面（段差側面）３５ａと略同一面になっている。封止層１５は、基板１０よりも線膨張係数の大きい部材で形成され、例えば銅を主成分とする金属で形成されている。 The device chip 30 is mounted on the region 22 of the substrate 10. A sealing layer 15 is provided in the region 20 of the substrate 10 so as to surround the device chip 30. The sealing layer 15 is provided over the entire region 20 and is provided in an annular shape so as to completely surround the device chip 30. The sealing layer 15 is not limited to completely surrounding the device chip 30, and may be partially interrupted. The sealing layer 15 is not provided in the region 21. The side surface 17 of the sealing layer 15 on the device chip 30 side is substantially the same as the side surface (step side surface) 35a of the step 25 between the regions 20 and 21. The sealing layer 15 is formed of a member having a coefficient of linear expansion larger than that of the substrate 10, and is formed of, for example, a metal containing copper as a main component.

封止層１５上にデバイスチップ３０を囲むように封止部材３６が設けられている。封止部材３６は、例えばデバイスチップ３０を完全に囲むように設けられている。封止部材３６は、封止層１５よりも線膨張係数の大きい部材で形成され、例えば錫を含むはんだで形成されている。封止部材３６は例えば封止層１５の上面に接合する。デバイスチップ３０の上面及び封止部材３６の上面に平板状のリッド３７が設けられている。リッド３７は、例えばコバール板などの金属板又は絶縁板である。リッド３７、封止部材３６、及び封止層１５を覆うように保護膜３８が設けられている。保護膜３８は、例えばニッケルなどの金属膜又は絶縁膜である。 A sealing member 36 is provided on the sealing layer 15 so as to surround the device chip 30. The sealing member 36 is provided so as to completely surround the device chip 30, for example. The sealing member 36 is formed of a member having a coefficient of linear expansion larger than that of the sealing layer 15, and is formed of, for example, tin-containing solder. The sealing member 36 is joined to, for example, the upper surface of the sealing layer 15. A flat plate-shaped lid 37 is provided on the upper surface of the device chip 30 and the upper surface of the sealing member 36. The lid 37 is a metal plate such as a Kovar plate or an insulating plate. A protective film 38 is provided so as to cover the lid 37, the sealing member 36, and the sealing layer 15. The protective film 38 is a metal film such as nickel or an insulating film.

弾性波素子３２は、空隙１６を介して基板１０に向かい合っている。弾性波素子３２は、封止層１５、封止部材３６、リッド３７、及び基板１０により空隙１６内に封止されている。バンプ３４は空隙１６に囲まれている。端子１４は、ビア配線１３、金属層１２ａ及び１２ｂ、バンプ３４、及び配線３３を介し弾性波素子３２に電気的に接続されている。 The elastic wave element 32 faces the substrate 10 via the gap 16. The elastic wave element 32 is sealed in the void 16 by a sealing layer 15, a sealing member 36, a lid 37, and a substrate 10. The bump 34 is surrounded by the void 16. The terminal 14 is electrically connected to the elastic wave element 32 via the via wiring 13, the metal layers 12a and 12b, the bump 34, and the wiring 33.

図２（ａ）及び図２（ｂ）は、実施例１における弾性波素子の例を示す平面図及び断面図である。図２（ａ）のように、弾性波素子３２は弾性表面波共振器であってもよい。基板３１は圧電基板であり、基板３１上にＩＤＴ（Interdigital Transducer）４０と反射器４１が設けられている。ＩＤＴ４０は、対向する１対の櫛型電極４２を有する。櫛型電極４２は、複数の電極指４３と、複数の電極指４３を接続するバスバー４４と、を有する。反射器４１は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０は、圧電基板である基板３１に弾性表面波を励振する。反射器４１は、弾性表面波を反射する。 2 (a) and 2 (b) are a plan view and a sectional view showing an example of an elastic wave element in the first embodiment. As shown in FIG. 2A, the surface acoustic wave element 32 may be a surface acoustic wave resonator. The substrate 31 is a piezoelectric substrate, and an IDT (Interdigital Transducer) 40 and a reflector 41 are provided on the substrate 31. The IDT 40 has a pair of opposed comb-shaped electrodes 42. The comb-shaped electrode 42 has a plurality of electrode fingers 43 and a bus bar 44 for connecting the plurality of electrode fingers 43. Reflectors 41 are provided on both sides of the IDT 40. The IDT 40 excites a surface acoustic wave on the substrate 31, which is a piezoelectric substrate. The reflector 41 reflects surface acoustic waves.

ＩＤＴ４０及び反射器４１は、例えばアルミニウム膜又は銅膜により形成される。基板３１上にＩＤＴ４０及び反射器４１を覆う保護膜又は温度補償膜が設けられていてもよい。基板３１は、サファイア基板、アルミナ基板、スピネル基板、水晶基板、又はシリコン基板などの支持基板上に直接又は間接的に接合されていてもよい。 The IDT 40 and the reflector 41 are formed of, for example, an aluminum film or a copper film. A protective film or a temperature compensation film that covers the IDT 40 and the reflector 41 may be provided on the substrate 31. The substrate 31 may be directly or indirectly bonded to a support substrate such as a sapphire substrate, an alumina substrate, a spinel substrate, a crystal substrate, or a silicon substrate.

図２（ｂ）のように、弾性波素子３２は圧電薄膜共振器であってもよい。基板３１上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４５及び上部電極４７が設けられている。下部電極４５と基板３１との間に空隙４８が形成されている。圧電膜４６の少なくとも一部を挟み下部電極４５と上部電極４７とが対向する領域が共振領域４９である。共振領域４９において、下部電極４５及び上部電極４７は圧電膜４６内に厚み縦振動モードの弾性波を励振する。 As shown in FIG. 2B, the elastic wave element 32 may be a piezoelectric thin film resonator. A piezoelectric film 46 is provided on the substrate 31. The lower electrode 45 and the upper electrode 47 are provided so as to sandwich the piezoelectric film 46. A gap 48 is formed between the lower electrode 45 and the substrate 31. The region where the lower electrode 45 and the upper electrode 47 face each other with at least a part of the piezoelectric film 46 sandwiched is the resonance region 49. In the resonance region 49, the lower electrode 45 and the upper electrode 47 excite elastic waves in the thickness longitudinal vibration mode in the piezoelectric film 46.

基板３１は、例えばサファイア基板、スピネル基板、アルミナ基板、ガラス基板、水晶基板、又はシリコン基板である。下部電極４５及び上部電極４７は、例えばルテニウム膜などの金属膜である。圧電膜４６は、例えば窒化アルミニウム膜である。なお、空隙４８の代わりに弾性波を反射する音響反射膜が設けられていてもよい。 The substrate 31 is, for example, a sapphire substrate, a spinel substrate, an alumina substrate, a glass substrate, a crystal substrate, or a silicon substrate. The lower electrode 45 and the upper electrode 47 are metal films such as a ruthenium film. The piezoelectric film 46 is, for example, an aluminum nitride film. An acoustic reflection film that reflects elastic waves may be provided instead of the gap 48.

図２（ａ）及び図２（ｂ）のように、弾性波素子３２は弾性波を励振する電極を含む。このため、図１（ａ）のように、弾性波の励振が妨げられないよう、弾性波素子３２は空隙１６に覆われている。 As shown in FIGS. 2A and 2B, the elastic wave element 32 includes an electrode that excites an elastic wave. Therefore, as shown in FIG. 1A, the elastic wave element 32 is covered with the void 16 so that the excitation of the elastic wave is not hindered.

［製造方法］
図３（ａ）から図４（ｂ）は、実施例１に係る電子部品の製造方法を示す断面図である。図３（ａ）のように、基板１０を準備する。基板１０は、積層された絶縁層１１ａから１１ｃと、絶縁層１１ａと１１ｂの間及び絶縁層１１ｂと１１ｃの間に設けられた金属層１２ａと、絶縁層１１ｃの上面に設けられた金属層１２ｂ及び封止層１５と、絶縁層１１ａから１１ｃに設けられたビア配線１３と、絶縁層１１ａの下面に設けられた端子１４と、を備える。 [Production method]
3A to 4B are cross-sectional views showing a method of manufacturing an electronic component according to the first embodiment. As shown in FIG. 3A, the substrate 10 is prepared. The substrate 10 includes the laminated insulating layers 11a to 11c, a metal layer 12a provided between the insulating layers 11a and 11b and between the insulating layers 11b and 11c, and a metal layer 12b provided on the upper surface of the insulating layer 11c. It also includes a sealing layer 15, via wirings 13 provided on the insulating layers 11a to 11c, and terminals 14 provided on the lower surface of the insulating layer 11a.

図３（ｂ）のように、基板１０に溝部２３を形成する。溝部２３は、例えば溝部２３を形成する領域以外を覆うマスク層を形成し、マスク層をマスクとして基板１０をエッチングすることで形成する。溝部２３の深さは絶縁層１１ｃの厚さより小さくてもよいし、大きくてもよい。これにより、基板１０は、封止層１５が設けられた領域２０と、領域２０に隣り合い領域２０よりも段差によって厚さが小さい領域２１と、領域２０とは反対側で領域２１に隣り合い領域２１よりも段差によって厚さが大きい領域２２と、を有するようになる。なお、溝部２３は基板１０をダイシングすることによって形成してもよいし、溝部２３が形成された絶縁層１１ｃを用いて絶縁層１１ａから１１ｃを焼成して基板１０を形成することで溝部２３が形成されるようにしてもよい。 As shown in FIG. 3B, the groove portion 23 is formed on the substrate 10. The groove portion 23 is formed by, for example, forming a mask layer that covers a region other than the region forming the groove portion 23, and etching the substrate 10 using the mask layer as a mask. The depth of the groove portion 23 may be smaller or larger than the thickness of the insulating layer 11c. As a result, the substrate 10 is adjacent to the region 20 provided with the sealing layer 15, a region 21 adjacent to the region 20 and having a thickness smaller than that of the region 20 due to a step, and adjacent to the region 21 on the opposite side of the region 20. It has a region 22 having a thickness larger than that of the region 21 due to a step. The groove portion 23 may be formed by dicing the substrate 10, or the groove portion 23 may be formed by firing the insulating layers 11a to 11c using the insulating layer 11c on which the groove portion 23 is formed to form the substrate 10. It may be formed.

図４（ａ）のように、基板１０上にバンプ３４を介しデバイスチップ３０をフリップチップ実装する。これにより、基板１０と弾性波素子３２とは空隙１６を挟み対向する。 As shown in FIG. 4A, the device chip 30 is flip-chip mounted on the substrate 10 via the bump 34. As a result, the substrate 10 and the elastic wave element 32 face each other with the gap 16 interposed therebetween.

図４（ｂ）のように、下面に例えば錫銀からなるはんだ板を形成したリッド３７を基板３１上に配置する。はんだを加熱し溶融させ、リッド３７を基板３１の方向に押圧する。封止層１５の上面ははんだに対して濡れ性が良いため、溶融したはんだは封止層１５の上面を濡れ広がって封止層１５に接合する。これにより、デバイスチップ３０を囲んで封止層１５に接合する封止部材３６が形成される。 As shown in FIG. 4B, a lid 37 having a solder plate made of, for example, tin and silver formed on the lower surface thereof is arranged on the substrate 31. The solder is heated and melted, and the lid 37 is pressed toward the substrate 31. Since the upper surface of the sealing layer 15 has good wettability with respect to the solder, the molten solder wets and spreads on the upper surface of the sealing layer 15 and is bonded to the sealing layer 15. As a result, the sealing member 36 that surrounds the device chip 30 and is bonded to the sealing layer 15 is formed.

リッド３７、封止部材３６、封止層１５、及び基板１０を切断して電子部品を個片化した後、封止層１５、封止部材３６、及びリッド３７を覆う保護膜３８を形成する。これにより、図１（ａ）から図１（ｃ）の電子部品１００が形成される。 After cutting the lid 37, the sealing member 36, the sealing layer 15, and the substrate 10 to separate electronic components, a protective film 38 covering the sealing layer 15, the sealing member 36, and the lid 37 is formed. .. As a result, the electronic component 100 of FIGS. 1 (a) to 1 (c) is formed.

［実施例１の変形例］
図５（ａ）は、実施例１の変形例１における基板の平面図、図５（ｂ）は、実施例１の変形例２における基板の平面図である。図５（ａ）のように、実施例１の変形例１の電子部品１１０では、基板１０を平面視したときの４辺のうち２辺（例えば対向する２辺）に沿って領域２０よりも段差によって厚さが小さい領域２１が設けられている。図５（ｂ）のように、実施例１の変形例２の電子部品１２０では、基板１０を平面視したときの４辺のうち１辺に沿って領域２０よりも段差によって厚さが小さい領域２１が設けられている。実施例１の変形例１及び変形例２のその他の構成は実施例１と同じであるため図示及び説明を省略する。 [Modification of Example 1]
5 (a) is a plan view of the substrate in the modified example 1 of the first embodiment, and FIG. 5 (b) is a plan view of the substrate in the modified example 2 of the first embodiment. As shown in FIG. 5A, in the electronic component 110 of the modification 1 of the first embodiment, the area 20 is along two sides (for example, two opposite sides) of the four sides when the substrate 10 is viewed in a plan view. A region 21 having a small thickness is provided by the step. As shown in FIG. 5B, in the electronic component 120 of the modification 2 of the first embodiment, a region having a thickness smaller than that of the region 20 along one of the four sides when the substrate 10 is viewed in a plan view is smaller than the region 20. 21 is provided. Since the other configurations of the modified example 1 and the modified example 2 of the first embodiment are the same as those of the first embodiment, the illustration and description will be omitted.

図６（ａ）は、実施例２に係る電子部品の断面図、図６（ｂ）は、封止層付近を拡大した断面図、図６（ｃ）は、基板の平面図である。図６（ａ）から図６（ｃ）のように、実施例２の電子部品２００では、基板１０は、平面視したときの４辺に沿った領域２０と、領域２０に隣接し且つ領域２０に囲まれて領域２０よりも内側の略全領域であり、領域２０との間に設けられた段差２７によって領域２０より厚さが小さい領域２１ａと、を有する。デバイスチップ３０は、基板１０の領域２１ａに実装されている。領域２０に設けられた封止層１５のデバイスチップ３０側の側面１７は、領域２０と２１ａの間の段差側面３５ｂと略同一面になっている。領域２０の幅Ｗは、例えば５０μｍ～１５０μｍである。領域２０と２１ａの間の段差の高さＨは、例えば１μｍ～５０μｍである。その他の構成は実施例１と同じであるため説明を省略する。 6 (a) is a cross-sectional view of the electronic component according to the second embodiment, FIG. 6 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 6 (c) is a plan view of the substrate. As shown in FIGS. 6A to 6C, in the electronic component 200 of the second embodiment, the substrate 10 has a region 20 along four sides when viewed in a plan view, and a region 20 adjacent to and adjacent to the region 20. It is surrounded by a region 20 and is substantially the entire region inside the region 20, and has a region 21a having a thickness smaller than the region 20 due to a step 27 provided between the region 20 and the region 20. The device chip 30 is mounted on the region 21a of the substrate 10. The side surface 17 of the sealing layer 15 provided in the region 20 on the device chip 30 side is substantially the same surface as the stepped side surface 35b between the regions 20 and 21a. The width W of the region 20 is, for example, 50 μm to 150 μm. The height H of the step between the regions 20 and 21a is, for example, 1 μm to 50 μm. Since other configurations are the same as those in the first embodiment, the description thereof will be omitted.

［製造方法］
図７（ａ）から図８（ｂ）は、実施例２に係る電子部品の製造方法を示す断面図である。図７（ａ）のように、基板１０を準備する。基板１０は、積層された絶縁層１１ａから１１ｃと、絶縁層１１ａと１１ｂの間及び絶縁層１１ｂと１１ｃの間に設けられた金属層１２ａと、絶縁層１１ｃの上面に設けられた金属層１２ｂと、絶縁層１１ａから１１ｃに設けられたビア配線１３と、絶縁層１１ａの下面に設けられた端子１４と、を備える。 [Production method]
7 (a) to 8 (b) are sectional views showing a method of manufacturing an electronic component according to a second embodiment. As shown in FIG. 7A, the substrate 10 is prepared. The substrate 10 includes the laminated insulating layers 11a to 11c, a metal layer 12a provided between the insulating layers 11a and 11b and between the insulating layers 11b and 11c, and a metal layer 12b provided on the upper surface of the insulating layer 11c. A via wiring 13 provided on the insulating layers 11a to 11c, and a terminal 14 provided on the lower surface of the insulating layer 11a are provided.

図７（ｂ）のように、封止層１５を形成する領域以外の領域をマスク層６０で覆う。マスク層６０は、例えばフォトレジスト膜である。マスク層６０をマスクとして、絶縁層１１ａから１１ｃと同じ材料を堆積又はスクリーン印刷し、封止層１５が形成される領域に突起部６１を形成する。その後、マスク層６０をマスクとして、封止層１５を形成する材料をめっき又はスクリーン印刷し、突起部６１上に封止層１５を形成する。これにより、基板１０は、封止層１５が設けられた領域２０と、領域２０に隣り合い領域２０よりも段差によって厚さが小さい領域２１ａと、を有するようになる。なお、図７（ａ）において、絶縁層１１ｃ上に突起部６１に相当する枠状の絶縁層が設けられた基板１０を焼成によって形成し、その後、図７（ｂ）と同様に、マスク層を用いて封止層１５を形成してもよい。 As shown in FIG. 7B, the area other than the area forming the sealing layer 15 is covered with the mask layer 60. The mask layer 60 is, for example, a photoresist film. Using the mask layer 60 as a mask, the same material as the insulating layers 11a to 11c is deposited or screen-printed to form a protrusion 61 in the region where the sealing layer 15 is formed. Then, using the mask layer 60 as a mask, the material forming the sealing layer 15 is plated or screen-printed to form the sealing layer 15 on the protrusion 61. As a result, the substrate 10 has a region 20 provided with the sealing layer 15 and a region 21a adjacent to the region 20 and having a thickness smaller than that of the adjacent region 20 due to a step. In addition, in FIG. 7A, a substrate 10 in which a frame-shaped insulating layer corresponding to a protrusion 61 is provided on the insulating layer 11c is formed by firing, and then a mask layer is formed in the same manner as in FIG. 7B. May be used to form the sealing layer 15.

図８（ａ）のように、マスク層６０を除去した後、基板１０上にバンプ３４を介しデバイスチップ３０をフリップチップ実装する。これにより、基板１０と弾性波素子３２とは空隙１６を挟み対向する。 As shown in FIG. 8A, after the mask layer 60 is removed, the device chip 30 is flip-chip mounted on the substrate 10 via the bump 34. As a result, the substrate 10 and the elastic wave element 32 face each other with the gap 16 interposed therebetween.

図８（ｂ）のように、下面に例えば錫銀からなるはんだ板を形成したリッド３７を基板３１上に配置する。はんだを加熱し溶融させ、リッド３７を基板３１の方向に押圧する。封止層１５の上面ははんだに対して濡れ性が良いため、溶融したはんだは封止層１５の上面を濡れ広がって封止層１５に接合する。これにより、デバイスチップ３０を囲んで封止層１５に接合する封止部材３６が形成される。 As shown in FIG. 8B, a lid 37 having a solder plate made of, for example, tin and silver formed on the lower surface thereof is arranged on the substrate 31. The solder is heated and melted, and the lid 37 is pressed toward the substrate 31. Since the upper surface of the sealing layer 15 has good wettability with respect to the solder, the molten solder wets and spreads on the upper surface of the sealing layer 15 and is bonded to the sealing layer 15. As a result, the sealing member 36 that surrounds the device chip 30 and is bonded to the sealing layer 15 is formed.

リッド３７、封止部材３６、封止層１５、及び基板１０を切断して電子部品を個片化した後、封止層１５、封止部材３６、及びリッド３７を覆う保護膜３８を形成する。これにより、図６（ａ）から図６（ｃ）の電子部品２００が形成される。 After cutting the lid 37, the sealing member 36, the sealing layer 15, and the substrate 10 to separate electronic components, a protective film 38 covering the sealing layer 15, the sealing member 36, and the lid 37 is formed. .. As a result, the electronic component 200 of FIGS. 6 (a) to 6 (c) is formed.

［実施例２の変形例］
図９（ａ）は、実施例２の変形例に係る電子部品の断面図、図９（ｂ）は、封止層付近を拡大した断面図、図９（ｃ）は、基板の平面図である。図９（ａ）から図９（ｃ）のように、実施例２の変形例の電子部品２１０では、封止層１５のデバイスチップ３０側の側面１７は、領域２０と領域２１ａの間の段差側面３５ｂよりも領域２０の内側に位置している。その他の構成は実施例２と同じであるため説明を省略する。 [Modification of Example 2]
9 (a) is a cross-sectional view of an electronic component according to a modified example of the second embodiment, FIG. 9 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 9 (c) is a plan view of a substrate. be. As shown in FIGS. 9A to 9C, in the electronic component 210 of the modified example of the second embodiment, the side surface 17 of the sealing layer 15 on the device chip 30 side is a step between the region 20 and the region 21a. It is located inside the region 20 with respect to the side surface 35b. Since other configurations are the same as those in the second embodiment, the description thereof will be omitted.

［比較例］
図１０は、比較例に係る電子部品の断面図である。図１０のように、比較例の電子部品５００では、基板１０の上面は平坦となっている。その他の構成は、実施例１と同じであるため説明を省略する。 [Comparison example]
FIG. 10 is a cross-sectional view of an electronic component according to a comparative example. As shown in FIG. 10, in the electronic component 500 of the comparative example, the upper surface of the substrate 10 is flat. Since other configurations are the same as those in the first embodiment, the description thereof will be omitted.

図１１は、比較例に係る電子部品で生じる課題を示す断面図である。図１１のように、比較例の電子部品では、温度サイクル試験後において、封止層１５がデバイスチップ３０側の端部を起点として基板１０から剥がれてしまうことがある。これは、封止層１５及び封止部材３６の線膨張係数と基板１０の線膨張係数との差によって、封止層１５の基板１０との界面付近に歪が生じて応力が加わったためと考えられる。封止層１５が基板１０から剥がれてしまうと、封止層１５と基板１０の間に隙間５０が形成されるため、弾性波素子３２の封止性が劣化してしまう。一例として、基板１０がＬＴＣＣ基板の場合の線膨張係数は１０．４ｐｐｍ／℃、封止層１５が銅（Ｃｕ）層である場合の線膨張係数は１７．７ｐｐｍ／℃、封止部材３６が錫銀（ＳｎＡｇ）はんだである場合の線膨張係数は３０ｐｐｍ／℃である。 FIG. 11 is a cross-sectional view showing a problem that occurs in the electronic component according to the comparative example. As shown in FIG. 11, in the electronic component of the comparative example, the sealing layer 15 may be peeled off from the substrate 10 starting from the end portion on the device chip 30 side after the temperature cycle test. It is considered that this is because the difference between the linear expansion coefficient of the sealing layer 15 and the sealing member 36 and the linear expansion coefficient of the substrate 10 causes strain and stress in the vicinity of the interface of the sealing layer 15 with the substrate 10. Be done. When the sealing layer 15 is peeled off from the substrate 10, a gap 50 is formed between the sealing layer 15 and the substrate 10, so that the sealing property of the elastic wave element 32 deteriorates. As an example, when the substrate 10 is an LTCC substrate, the coefficient of linear expansion is 10.4 ppm / ° C., when the sealing layer 15 is a copper (Cu) layer, the coefficient of linear expansion is 17.7 ppm / ° C., and the sealing member 36 is The coefficient of linear expansion in the case of tin-silver (SnAg) solder is 30 ppm / ° C.

［シミュレーション］
封止層１５に加わる歪をシミュレーションした。図１２は、シミュレーションに用いたモデルの平面図である。図１３（ａ）及び図１３（ｂ）は、モデルＡ及びＢにおける図１２のＡ－Ａ間の断面図である。図１４（ａ）から図１４（ｃ）は、モデルＣからＥにおける図１２のＡ－Ａ間の断面図である。図１３（ａ）のモデルＡは比較例に相当し、図１３（ｂ）のモデルＢは実施例１に相当し、図１４（ａ）のモデルＣは実施例２に相当し、図１４（ｂ）及び図１４（ｃ）のモデルＤ及びＥは実施例２の変形例に相当する。図１２では図１３（ａ）のモデルＡを例に図示しているが、図１３（ｂ）から図１４（ｃ）のモデルＢ～Ｅでは基板１０の上面に段差が形成されている点以外は同じである。図１３（ｂ）のモデルＢでは、溝部２３が封止層１５に沿ってＬ字状に設けられている。基板１０の法線方向をＺ方向、基板１０の辺方向をＸ方向及びＹ方向とする。 [simulation]
The strain applied to the sealing layer 15 was simulated. FIG. 12 is a plan view of the model used in the simulation. 13 (a) and 13 (b) are cross-sectional views taken along the line AA of FIGS. 12 in Models A and B. 14 (a) to 14 (c) are cross-sectional views taken along the line AA of FIGS. 12 in models C to E. Model A in FIG. 13 (a) corresponds to a comparative example, model B in FIG. 13 (b) corresponds to Example 1, model C in FIG. 14 (a) corresponds to Example 2, and FIG. 14 (a) The models D and E in b) and FIG. 14 (c) correspond to the modified examples of the second embodiment. In FIG. 12, model A in FIG. 13 (a) is illustrated as an example, but in models B to E in FIGS. 13 (b) to 14 (c), a step is formed on the upper surface of the substrate 10. Is the same. In model B of FIG. 13B, the groove portion 23 is provided in an L shape along the sealing layer 15. The normal direction of the substrate 10 is the Z direction, and the side directions of the substrate 10 are the X direction and the Y direction.

図１２から図１４（ｃ）のように、シミュレーションは、基板１０の１／４対称モデルを用いて行った。すなわち、基板１０の＋Ｘ側の面及び－Ｙ側の面に封止層１５、封止部材３６、及び保護膜３８は設けられてなく、これらの面の境界条件を鏡面条件とした。基板１０のＹ方向及びＸ方向の長さをＤ１及びＤ２とする。デバイスチップ３０のＸ方向及びＹ方向の長さをＤ４及びＤ５とする。封止層１５の幅をＤ３とする。バンプ３４の径をＤ６とする。基板１０の厚さをＴ１とする。封止層１５及びバンプ３４の厚さをＴ２とする。デバイスチップ３０の厚さをＴ３とする。リッド３７の厚さをＴ４とする。保護膜３８の厚さをＴ５とする。図１３（ｂ）のモデルＢにおいて、領域２０と領域２１の間の段差の高さをＨ１とし、領域２１の幅をＷとする。封止層１５の側面と領域２０と２１の間の段差側面とは同一面となっている。図１４（ａ）から図１４（ｃ）のモデルＣ～Ｅにおいて、領域２０と領域２１ａの間の段差の高さをＨ２とする。図１４（ａ）のモデルＣにおいて、封止層１５の側面と領域２０と２１ａの間の段差側面とは同一面となっている。図１４（ｂ）及び図１４（ｃ）のモデルＤ及びＥにおいて、封止層１５の側面と領域２０と２１ａの間の段差側面との間隔をＬとする。 As shown in FIGS. 12 to 14 (c), the simulation was performed using a 1/4 symmetric model of the substrate 10. That is, the sealing layer 15, the sealing member 36, and the protective film 38 were not provided on the + X side surface and the −Y side surface of the substrate 10, and the boundary condition between these surfaces was set as the mirror surface condition. Let the lengths of the substrate 10 in the Y direction and the X direction be D1 and D2. Let the lengths of the device chip 30 in the X direction and the Y direction be D4 and D5. The width of the sealing layer 15 is D3. The diameter of the bump 34 is D6. Let the thickness of the substrate 10 be T1. The thickness of the sealing layer 15 and the bump 34 is T2. Let the thickness of the device chip 30 be T3. The thickness of the lid 37 is T4. The thickness of the protective film 38 is T5. In model B of FIG. 13B, the height of the step between the region 20 and the region 21 is H1, and the width of the region 21 is W. The side surface of the sealing layer 15 and the side surface of the step between the regions 20 and 21 are flush with each other. In the models C to E of FIGS. 14 (a) to 14 (c), the height of the step between the region 20 and the region 21a is defined as H2. In model C of FIG. 14A, the side surface of the sealing layer 15 and the step side surface between the regions 20 and 21a are the same surface. In the models D and E of FIGS. 14 (b) and 14 (c), the distance between the side surface of the sealing layer 15 and the step side surface between the regions 20 and 21a is L.

シミュレーション条件は以下である。
基板１０：ＬＴＣＣ基板
金属層１２ａ、１２ｂ：銅（Ｃｕ）
封止層１５：銅（Ｃｕ）
バンプ３４：金（Ａｕ）
デバイスチップ３０：サファイア
封止部材３６：錫銀（ＳｎＡｇ）
リッド３７：コバール
保護膜３８：ニッケル（Ｎｉ） The simulation conditions are as follows.
Substrate 10: LTCC substrate Metal layer 12a, 12b: Copper (Cu)
Sealing layer 15: Copper (Cu)
Bump 34: Gold (Au)
Device chip 30: Sapphire sealing member 36: Tin silver (SnAg)
Lid 37: Kovar protective film 38: Nickel (Ni)

Ｄ１＝１．２５ｍｍ、Ｄ２＝１．０ｍｍ、Ｄ３＝０．１ｍｍ、Ｄ４＝０．８ｍｍ、Ｄ５＝１．０５ｍｍ、Ｄ６＝７５μｍ
Ｔ１＝３３０μｍ、Ｔ２＝１５μｍ、Ｔ３＝３５０μｍ、Ｔ４＝２５μｍ、Ｔ５＝１０μｍ D1 = 1.25 mm, D2 = 1.0 mm, D3 = 0.1 mm, D4 = 0.8 mm, D5 = 1.05 mm, D6 = 75 μm
T1 = 330 μm, T2 = 15 μm, T3 = 350 μm, T4 = 25 μm, T5 = 10 μm

図１３（ｂ）のモデルＢにおいて、Ｈ１＝３０μｍ、Ｗ＝５０μｍ
図１４（ａ）のモデルＣにおいて、Ｈ２＝３０μｍ
図１４（ｂ）のモデルＤにおいて、Ｈ２＝３０μｍ、Ｌ＝１０μｍ
図１４（ｃ）のモデルＥにおいて、Ｈ２＝３０μｍ、Ｌ＝２０μｍ In model B of FIG. 13B, H1 = 30 μm and W = 50 μm.
In model C of FIG. 14 (a), H2 = 30 μm
In model D of FIG. 14 (b), H2 = 30 μm and L = 10 μm.
In model E of FIG. 14 (c), H2 = 30 μm and L = 20 μm.

表１は、シミュレーションに用いた各材料のヤング率、線膨張係数、及びポアソン比を示す表である。

Table 1 is a table showing Young's modulus, coefficient of linear expansion, and Poisson's ratio of each material used in the simulation.

封止層１５に加わる歪として、封止部材３６を２２１℃で組み立てたとし、完成体の温度を考慮した＋２５℃から温度サイクル試験を考慮した－４０℃～＋１２５℃を５．５サイクル実施して最終温度となる＋１２５℃における累積歪をシミュレーションした。シミュレーションでは、封止層１５の基板１０との界面付近且つデバイスチップ３０側の端付近（図１２における破線部分）での累積歪を計測した。 Assuming that the sealing member 36 was assembled at 221 ° C. as the strain applied to the sealing layer 15, 5.5 cycles of -40 ° C to + 125 ° C. considering the temperature of the finished product to -40 ° C to + 125 ° C considering the temperature cycle test were carried out. The cumulative strain at the final temperature of + 125 ° C was simulated. In the simulation, the cumulative strain was measured near the interface of the sealing layer 15 with the substrate 10 and near the end on the device chip 30 side (broken line portion in FIG. 12).

表２及び図１５にシミュレーション結果を示す。表２及び図１５のように、実施例１に相当するモデルＢ、実施例２に相当するモデルＣ、及び実施例２の変形例に相当するモデルＤ及びＥは全て、比較例に相当するモデルＡに比べて、累積歪の最大値が小さい結果となった。

Table 2 and FIG. 15 show the simulation results. As shown in Table 2 and FIG. 15, the model B corresponding to the first embodiment, the model C corresponding to the second embodiment, and the models D and E corresponding to the modified examples of the second embodiment are all models corresponding to the comparative examples. The result was that the maximum value of the cumulative strain was smaller than that of A.

比較例に相当するモデルＡでは、封止層１５に加わる歪が大きい。これにより、封止層１５と基板１０との間の密着性が悪い場合では、図１１のように、封止層１５が基板１０から剥がれてしまうことがある。一方、実施例１に相当するモデルＢ、実施例２に相当するモデルＣ、及び実施例２の変形例に相当するモデルＤ及びＥでは、封止層１５に加わる歪が低減された。これは以下の理由によるものと考えられる。すなわち、モデルＢ～Ｅでは、封止層１５及び封止部材３６が設けられた領域２０に隣り合って領域２０よりも段差によって厚さが小さい領域２１、２１ａが設けられている。このような構造では、温度変化によって封止層１５及び封止部材３６が伸縮する場合に、領域２０は封止層１５及び封止部材３６の伸縮に追従して変形し易い挙動領域となる。このように、基板１０に封止層１５及び封止部材３６と一体となって変形する挙動領域が形成されることで、封止層１５に加わる歪が低減されたものと考えられる。 In Model A corresponding to the comparative example, the strain applied to the sealing layer 15 is large. As a result, when the adhesion between the sealing layer 15 and the substrate 10 is poor, the sealing layer 15 may be peeled off from the substrate 10 as shown in FIG. On the other hand, in the model B corresponding to the first embodiment, the model C corresponding to the second embodiment, and the models D and E corresponding to the modified examples of the second embodiment, the strain applied to the sealing layer 15 was reduced. This is considered to be due to the following reasons. That is, in the models B to E, regions 21 and 21a having a thickness smaller than that of the region 20 are provided adjacent to the region 20 where the sealing layer 15 and the sealing member 36 are provided. In such a structure, when the sealing layer 15 and the sealing member 36 expand and contract due to a temperature change, the region 20 becomes a behavior region that easily deforms following the expansion and contraction of the sealing layer 15 and the sealing member 36. In this way, it is considered that the strain applied to the sealing layer 15 is reduced by forming the behavior region that deforms integrally with the sealing layer 15 and the sealing member 36 on the substrate 10.

実施例１、２及びそれらの変形例によれば、基板１０は、平面視して周縁に沿った領域２０と、領域２０と隣り合い、領域２０との間に設けられた段差２５、２７によって領域２０よりも厚さが小さい領域２１、２１ａと、を有する。領域２０には、基板１０上に実装されたデバイスチップ３０を囲み、基板１０よりも線膨張係数が大きい封止層１５が設けられている。封止層１５上には、封止層１５よりも線膨張係数が大きく、封止層１５と共に弾性波素子３２を封止する封止部材３６が設けられている。これにより、基板１０の領域２０は封止層１５及び封止部材３６と一体となって変形する挙動領域となるため、封止層１５に加わる応力が低減され、封止層１５が基板１０から剥がれることを抑制できる。 According to Examples 1 and 2 and their modifications, the substrate 10 is formed by a region 20 along the peripheral edge in a plan view and a step 25, 27 adjacent to the region 20 and provided between the regions 20. It has regions 21 and 21a having a thickness smaller than that of the region 20. The region 20 is provided with a sealing layer 15 that surrounds the device chip 30 mounted on the substrate 10 and has a coefficient of linear expansion larger than that of the substrate 10. A sealing member 36 having a larger coefficient of linear expansion than the sealing layer 15 and sealing the elastic wave element 32 together with the sealing layer 15 is provided on the sealing layer 15. As a result, the region 20 of the substrate 10 becomes a behavior region that deforms integrally with the sealing layer 15 and the sealing member 36, so that the stress applied to the sealing layer 15 is reduced and the sealing layer 15 is removed from the substrate 10. It can prevent peeling.

実施例１及びその変形例では、基板１０は、領域２０と２１に加え、平面視して領域２０に囲まれ且つ領域２０との間の少なくとも一部に領域２１が介在する領域２２を有する。領域２２の厚さは、領域２１との間に設けられた段差２６によって領域２１の厚さよりも大きくなっている。デバイスチップ３０は領域２２に実装されている。これにより、基板１０の大部分において厚さを大きく確保できるため、基板１０の強度低下を抑制できる。 In the first embodiment and its modifications, the substrate 10 has, in addition to the regions 20 and 21, a region 22 surrounded by the region 20 in a plan view and having the region 21 interposed therebetween at least a part of the region 20. The thickness of the region 22 is larger than the thickness of the region 21 due to the step 26 provided between the region 21 and the region 21. The device chip 30 is mounted in the region 22. As a result, a large thickness can be secured in most of the substrate 10, so that a decrease in strength of the substrate 10 can be suppressed.

領域２１に形成される溝部２３の深さは、封止層１５に加わる歪を低減して封止層１５の剥がれを抑制する点から、封止層１５の幅の０．１倍以上が好ましく、０．２倍以上がより好ましく、０．３倍以上が更に好ましい。溝部２３の深さが深くなりすぎると基板１０の強度低下又は基板１０の薄型化が難しくなるため、溝部２３の深さは、封止層１５の幅の１倍以下が好ましく、０．８倍以下がより好ましく、０．６倍以下が更に好ましい。溝部２３の幅は、封止層１５に加わる歪を低減する点から、封止層１５の幅の０．１倍以上が好ましく、０．３倍以上がより好ましく、０．５倍以上が更に好ましい。溝部２３の幅が大きくなりすぎると基板１０が大型化することから、溝部２３の幅は、封止層１５の幅の１倍以下が好ましく、０．８倍以下がより好ましく、０．６倍以下が更に好ましい。溝部２３は、基板１０の各辺の半分以上に沿って設けられる場合が好ましく、２／３以上に沿って設けられる場合がより好ましく、３／４以上に沿って設けられる場合が更に好ましい。また、封止層１５に加わる応力を低減する点から、溝部２３は、平面視したときの基板１０の４辺のうち少なくとも対向する２辺に沿って設けられている場合が好ましく、平面視したときの基板１０が長方形である場合では、長辺に沿って延びている場合が好ましい。 The depth of the groove 23 formed in the region 21 is preferably 0.1 times or more the width of the sealing layer 15 from the viewpoint of reducing the strain applied to the sealing layer 15 and suppressing the peeling of the sealing layer 15. , 0.2 times or more is more preferable, and 0.3 times or more is further preferable. If the depth of the groove 23 becomes too deep, it becomes difficult to reduce the strength of the substrate 10 or make the substrate 10 thinner. Therefore, the depth of the groove 23 is preferably 1 times or less, preferably 0.8 times the width of the sealing layer 15. The following is more preferable, and 0.6 times or less is further preferable. The width of the groove portion 23 is preferably 0.1 times or more, more preferably 0.3 times or more, still more preferably 0.5 times or more the width of the sealing layer 15 from the viewpoint of reducing the strain applied to the sealing layer 15. preferable. If the width of the groove 23 becomes too large, the size of the substrate 10 becomes large. Therefore, the width of the groove 23 is preferably 1 times or less, more preferably 0.8 times or less, and 0.6 times the width of the sealing layer 15. The following is more preferable. The groove portion 23 is preferably provided along half or more of each side of the substrate 10, more preferably along two-thirds or more, and further preferably along 3/4 or more. Further, from the viewpoint of reducing the stress applied to the sealing layer 15, it is preferable that the groove portion 23 is provided along at least two opposite sides of the four sides of the substrate 10 when viewed in a plan view, and the groove portion 23 is viewed in a plan view. When the substrate 10 is rectangular, it is preferable that the substrate 10 extends along the long side.

実施例１では、基板１０の領域２１は平面視して領域２２を囲んでいる。これにより、封止層１５の剥がれを効果的に抑制することができる。なお、図１（ｃ）では、領域２１は領域２２を４方向から完全に囲む場合に示しているが、３方向から囲む場合でもよい。 In the first embodiment, the region 21 of the substrate 10 surrounds the region 22 in a plan view. As a result, peeling of the sealing layer 15 can be effectively suppressed. Note that, in FIG. 1 (c), the region 21 is shown when the region 22 is completely surrounded from four directions, but it may be surrounded from three directions.

実施例２及びその変形例では、基板１０の領域２１ａは、平面視して領域２０により囲まれて領域２０よりも内側の略全領域である。デバイスチップ３０は領域２１ａに実装される。これにより、基板１０を容易に製造できる。略全領域とは、領域２０よりも内側の領域の全ての場合に限られず、領域２０よりも内側の領域のうち９０％以上の領域の場合を含む。 In the second embodiment and its modifications, the region 21a of the substrate 10 is substantially the entire region inside the region 20 surrounded by the region 20 in a plan view. The device chip 30 is mounted in the region 21a. As a result, the substrate 10 can be easily manufactured. The substantially all region is not limited to all the regions inside the region 20, and includes the case of 90% or more of the regions inside the region 20.

実施例１及び実施例２では、封止層１５のデバイスチップ３０側の側面１７は、基板１０の平面視方向で領域２０と領域２１、２１ａの間の段差側面３５ａ、３５ｂと略一致する。これにより、表２及び図１５のように、封止層１５に加わる歪を効果的に低減でき、封止層１５の剥がれを効果的に抑制することができる。略一致するとは、完全に一致する場合に限られず、製造誤差程度にずれている場合も含む。 In Examples 1 and 2, the side surface 17 of the sealing layer 15 on the device chip 30 side substantially coincides with the stepped side surfaces 35a and 35b between the region 20 and the regions 21 and 21a in the plan view direction of the substrate 10. As a result, as shown in Table 2 and FIG. 15, the strain applied to the sealing layer 15 can be effectively reduced, and the peeling of the sealing layer 15 can be effectively suppressed. Approximately matching is not limited to the case of perfect matching, but also includes the case of deviation to the extent of manufacturing error.

実施例２の変形例では、領域２０と２１ａの間の段差側面３５ｂは、封止層１５のデバイスチップ３０側の側面１７よりもデバイスチップ３０側に位置する。これにより、封止層１５の位置精度が緩和されるため、製造が容易となる。表２及び図１５のように、封止層１５の側面１７と領域２０と２１ａの間の段差側面３５ｂとの間隔が広くなるに従い、封止層１５に加わる歪が大きくなっていく。したがって、封止層１５の側面１７と領域２０と２１ａの間の段差側面３５ｂとの間隔は、領域２０と２１ａの間の段差の高さよりも小さい場合が好ましく、領域２０と２１ａの段差の０．９倍以下がより好ましく、０．７倍以下が更に好ましく、０．５倍以下がより更に好ましい。なお、実施例１においても、領域２０と２１の間の段差側面３５ａは、封止層１５のデバイスチップ３０側の側面１７よりもデバイスチップ３０側に位置してもよい。 In the modified example of the second embodiment, the step side surface 35b between the regions 20 and 21a is located closer to the device chip 30 than the side surface 17 of the sealing layer 15 on the device chip 30 side. As a result, the positional accuracy of the sealing layer 15 is relaxed, which facilitates manufacturing. As shown in Table 2 and FIG. 15, as the distance between the side surface 17 of the sealing layer 15 and the stepped side surface 35b between the regions 20 and 21a becomes wider, the strain applied to the sealing layer 15 increases. Therefore, the distance between the side surface 17 of the sealing layer 15 and the step side surface 35b between the regions 20 and 21a is preferably smaller than the height of the step between the regions 20 and 21a, and the step between the regions 20 and 21a is 0. 9.9 times or less is more preferable, 0.7 times or less is further preferable, and 0.5 times or less is further preferable. Also in the first embodiment, the step side surface 35a between the regions 20 and 21 may be located closer to the device chip 30 than the side surface 17 of the sealing layer 15 on the device chip 30 side.

基板１０がセラミック基板で、封止部材３６がはんだである場合、表１のように、はんだ（特に錫を含むはんだ）は線膨張係数が大きいことから、封止層１５に大きな歪が加わって基板１０から剥がれ易くなる。したがって、このような場合に、基板１０に領域２０に隣り合い且つ領域２０との間の段差２５、２７によって領域２０よりも厚さが小さい領域２１、２１ａを設けることが好ましい。 When the substrate 10 is a ceramic substrate and the sealing member 36 is solder, as shown in Table 1, since the solder (particularly the solder containing tin) has a large coefficient of linear expansion, a large strain is applied to the sealing layer 15. It becomes easy to peel off from the substrate 10. Therefore, in such a case, it is preferable to provide the substrate 10 with the regions 21 and 21a adjacent to the region 20 and having a thickness smaller than the region 20 by the steps 25 and 27 between the regions 20 and the regions 20.

なお、実施例１、２及びそれらの変形例では、デバイスチップ３０の素子として弾性波素子３２（弾性表面波共振器又は圧電薄膜共振器）の場合を例に示したが、インダクタ又はキャパシタの受動素子、トランジスタを含む能動素子、又はＭＥＭＳ（Micro Electro Mechanical System）素子などその他の素子の場合でもよい。また、封止部材３６は樹脂層である場合でもよい。この場合、封止層１５は金属層であってもよいし、樹脂層であってもよい。 In Examples 1 and 2 and their modifications, the case of the elastic wave element 32 (elastic surface wave resonator or piezoelectric thin film resonator) as the element of the device chip 30 is shown as an example, but the passive of the inductor or the capacitor is shown as an example. It may be an element, an active element including a transistor, or another element such as a MEMS (Micro Electro Mechanical System) element. Further, the sealing member 36 may be a resin layer. In this case, the sealing layer 15 may be a metal layer or a resin layer.

なお、実施例１、２及びそれらの変形例において、弾性波素子３２は弾性波フィルタを形成してもよい。弾性波素子３２は、デュプレクサ、トリプレクサ、又はクワッドプレクサなどのマルチプレクサを形成してもよい。 In Examples 1 and 2 and modifications thereof, the elastic wave element 32 may form an elastic wave filter. The elastic wave element 32 may form a multiplexer such as a duplexer, a triplexer, or a quadplexer.

以上、本願発明の実施形態について詳述したが、本願発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本願発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such a specific embodiment, and various modifications and variations are made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
１１ａ～１１ｃ絶縁層
１２ａ、１２ｂ金属層
１３ビア配線
１４端子
１５封止層
１６空隙
１７側面
２０、２１、２１ａ、２２領域
２３溝部
２５、２６、２７段差
３０デバイスチップ
３１基板
３２弾性波素子
３３配線
３４バンプ
３５ａ、３５ｂ段差側面
３６封止部材
３７リッド
３８保護膜
４０ＩＤＴ
４１反射器
４２櫛型電極
４３電極指
４４バスバー
４５下部電極
４６圧電膜
４７上部電極
４８空隙
４９共振領域
５０隙間
１００、１１０、１２０、２００、２１０、５００電子部品
10 Substrate 11a to 11c Insulation layer 12a, 12b Metal layer 13 Via wiring 14 Terminal 15 Sealing layer 16 Void 17 Side surface 20, 21, 21a, 22 Region 23 Groove 25, 26, 27 Step 30 Device chip 31 Substrate 32 Elastic wave element 33 Wiring 34 Bump 35a, 35b Step side surface 36 Sealing member 37 Lid 38 Protective film 40 IDT
41 Reflector 42 Comb-shaped electrode 43 Electrode finger 44 Bus bar 45 Lower electrode 46 Piezoelectric film 47 Upper electrode 48 Void 49 Resonance region 50 Gap 100, 110, 120, 200, 210, 500 Electronic components

Claims

平面視して周縁に沿う第１領域と、前記第１領域に隣り合う第２領域と、を有し、前記第２領域の厚さは前記第１領域との間に設けられた段差によって前記第１領域の厚さよりも小さい基板と、
前記基板上に実装され、素子を有するデバイスチップと、
前記第１領域に前記デバイスチップを囲んで設けられ、前記基板よりも線膨張係数が大きい封止層と、
前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、を備える電子部品。 It has a first region along the peripheral edge in a plan view and a second region adjacent to the first region, and the thickness of the second region is determined by a step provided between the first region and the first region. A substrate smaller than the thickness of the first region,
A device chip mounted on the substrate and having an element,
A sealing layer provided in the first region surrounding the device chip and having a coefficient of linear expansion larger than that of the substrate.
An electronic component provided on the sealing layer, which seals the element together with the sealing layer, and includes a sealing member having a coefficient of linear expansion larger than that of the sealing layer.

前記基板は、平面視して前記第１領域に囲まれ且つ前記第１領域との間の少なくとも一部に前記第２領域が介在する第３領域を有し、
前記第３領域の厚さは、前記第２領域との間に設けられた段差によって前記第２領域の厚さよりも大きく、
前記デバイスチップは、前記第３領域に実装される、請求項１に記載の電子部品。 The substrate has a third region surrounded by the first region in a plan view and having the second region interposed therebetween at least a part of the first region.
The thickness of the third region is larger than the thickness of the second region due to the step provided between the third region and the second region.
The electronic component according to claim 1, wherein the device chip is mounted in the third region.

前記第２領域は、前記基板を平面視して前記第３領域を囲む、請求項２に記載の電子部品。 The electronic component according to claim 2, wherein the second region surrounds the third region with a plan view of the substrate.

前記第２領域は、前記基板を平面視して前記第１領域により囲まれて前記第１領域よりも内側の略全領域であり、
前記デバイスチップは、前記第２領域に実装される、請求項１に記載の電子部品。 The second region is a substantially entire region inside the first region, surrounded by the first region in a plan view of the substrate.
The electronic component according to claim 1, wherein the device chip is mounted in the second region.

前記封止層の前記デバイスチップ側の側面は、前記基板の平面視方向で前記第１領域と前記第２領域の間の段差側面と略一致する、請求項１から４のいずれか一項に記載の電子部品。 The side surface of the sealing layer on the device chip side substantially coincides with the side surface of the step between the first region and the second region in the plan view direction of the substrate, according to any one of claims 1 to 4. Described electronic components.

前記第１領域と前記第２領域の間の段差側面は、前記封止層の前記デバイスチップ側の側面よりも前記デバイスチップ側に位置する、請求項１から４のいずれか一項に記載の電子部品。 The aspect of any one of claims 1 to 4, wherein the stepped side surface between the first region and the second region is located closer to the device chip side than the side surface of the sealing layer on the device chip side. Electronic components.

前記封止層の前記側面と前記段差側面との間隔は、前記第１領域と前記第２領域の間の段差の高さよりも小さい、請求項６に記載の電子部品。 The electronic component according to claim 6, wherein the distance between the side surface of the sealing layer and the step side surface is smaller than the height of the step between the first region and the second region.

前記基板はセラミック基板であり、
前記封止部材ははんだである、請求項１から７のいずれか一項に記載の電子部品。 The substrate is a ceramic substrate.
The electronic component according to any one of claims 1 to 7, wherein the sealing member is solder.

前記デバイスチップは、空隙を介し前記基板と向かい合う面に前記素子である弾性波素子を有する、請求項１から８のいずれか一項に記載の電子部品。
The electronic component according to any one of claims 1 to 8, wherein the device chip has an elastic wave element, which is the element, on a surface facing the substrate through a gap.