JP2022102099A - Electronic component - Google Patents
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Abstract
Description
本発明は、電子部品に関する。 The present invention relates to electronic components.
素子を有するデバイスチップが基板上に実装され、デバイスチップを囲んで基板上に設けられた封止層と封止層上に設けられた封止部材とにより素子が封止された電子部品が知られている(例えば特許文献1)。また、基板に凹部又は凸部を設け、封止層を凹部又は凸部に設けることが知られている(例えば特許文献2、3)。
A device chip having an element is mounted on a substrate, and an electronic component in which the element is sealed by a sealing layer provided on the substrate surrounding the device chip and a sealing member provided on the sealing layer is known. (For example, Patent Document 1). Further, it is known that a concave portion or a convex portion is provided on the substrate and a sealing layer is provided on the concave portion or the convex portion (for example,
封止層と基板との間に熱応力などの応力が加わると、封止層が基板から剥がれることがある。封止層が基板から剥がれると、素子の封止性が劣化する。 When stress such as thermal stress is applied between the sealing layer and the substrate, the sealing layer may be peeled off from the substrate. When the sealing layer is peeled off from the substrate, the sealing property of the element is deteriorated.
本発明は、上記課題に鑑みなされたものであり、封止層の基板からの剥がれを抑制することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to suppress peeling of the sealing layer from the substrate.
本発明は、平面視して周縁に沿う第1領域と、前記第1領域に隣り合う第2領域と、を有し、前記第2領域の厚さは前記第1領域との間に設けられた段差によって前記第1領域の厚さよりも小さい基板と、前記基板上に実装され、素子を有するデバイスチップと、前記第1領域に前記デバイスチップを囲んで設けられ、前記基板よりも線膨張係数が大きい封止層と、前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、を備える電子部品である。 The present invention has a first region along the peripheral edge in a plan view and a second region adjacent to the first region, and the thickness of the second region is provided between the first region. A substrate smaller than the thickness of the first region due to the step, a device chip mounted on the substrate and having an element, and a device chip provided around the device chip in the first region and having a linear expansion coefficient higher than that of the substrate. It is an electronic component including a sealing layer having a large size and a sealing member provided on the sealing layer, which seals the element together with the sealing layer and has a linear expansion coefficient larger than that of the sealing layer. ..
上記構成において、前記基板は、平面視して前記第1領域に囲まれ且つ前記第1領域との間の少なくとも一部に前記第2領域が介在する第3領域を有し、前記第3領域の厚さは、前記第2領域との間に設けられた段差によって前記第2領域の厚さよりも大きく、前記デバイスチップは、前記第3領域に実装される構成とすることができる。 In the above configuration, the substrate has a third region surrounded by the first region in a plan view and having the second region interposed therebetween at least a part of the first region. The thickness of the device chip is larger than the thickness of the second region due to the step provided between the second region and the device chip, and the device chip can be configured to be mounted in the third region.
上記構成において、前記第2領域は、前記基板を平面視して前記第3領域を囲む構成とすることができる。 In the above configuration, the second region may be configured to surround the third region in a plan view of the substrate.
上記構成において、前記第2領域は、前記基板を平面視して前記第1領域により囲まれて前記第1領域よりも内側の略全領域であり、前記デバイスチップは、前記第2領域に実装される構成とすることができる。 In the above configuration, the second region is substantially the entire region inside the first region surrounded by the first region in a plan view of the substrate, and the device chip is mounted in the second region. Can be configured to be.
上記構成において、前記封止層の前記デバイスチップ側の側面は、前記基板の平面視方向で前記第1領域と前記第2領域の間の段差側面と略一致する構成とすることができる。 In the above configuration, the side surface of the sealing layer on the device chip side can be configured to substantially coincide with the step surface between the first region and the second region in the plan view direction of the substrate.
上記構成において、前記第1領域と前記第2領域の間の段差側面は、前記封止層の前記デバイスチップ側の側面よりも前記デバイスチップ側に位置する構成とすることができる。 In the above configuration, the step side surface between the first region and the second region may be located closer to the device chip side than the side surface of the sealing layer on the device chip side.
上記構成において、前記封止層の前記側面と前記段差側面との間隔は、前記第1領域と前記第2領域の間の段差の高さよりも小さい構成とすることができる。 In the above configuration, the distance between the side surface of the sealing layer and the step side surface may be smaller than the height of the step between the first region and the second region.
上記構成において、前記基板はセラミック基板であり、前記封止部材ははんだである構成とすることができる。 In the above configuration, the substrate may be a ceramic substrate and the sealing member may be solder.
上記構成において、前記デバイスチップは、空隙を介し前記基板と向かい合う面に前記素子である弾性波素子を有する構成とすることができる。 In the above configuration, the device chip may have an elastic wave element, which is the element, on a surface facing the substrate through a gap.
本発明によれば、封止層の基板からの剥がれを抑制できる。 According to the present invention, peeling of the sealing layer from the substrate can be suppressed.
以下、図面を参照し、本発明の実施例について説明する。 Hereinafter, examples of the present invention will be described with reference to the drawings.
図1(a)は、実施例1に係る電子部品の断面図、図1(b)は、封止層付近を拡大した断面図、図1(c)は、基板の平面図である。図1(a)から図1(c)のように、実施例1の電子部品100は、基板10上に1又は複数のデバイスチップ30が実装されている。基板10は複数の絶縁層11aから11cを備える。絶縁層11aから11cは、例えばLTCC(Low Temperature Co-fired Ceramics)又はHTCC(High Temperature Co-fired Ceramics)などのセラミックス層若しくはガラスエポキシ樹脂などの樹脂層である。
1 (a) is a cross-sectional view of an electronic component according to the first embodiment, FIG. 1 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 1 (c) is a plan view of a substrate. As shown in FIGS. 1A to 1C, in the
基板10の下面に端子14が設けられている。絶縁層11aと11bの間及び絶縁層11bと11cの間に金属層12aが設けられている。絶縁層11c上に金属層12bが設けられている。絶縁層11aから11cにはビア配線13が設けられている。金属層12a及び12b、ビア配線13、及び端子14は、例えば銅層、アルミニウム層、金層、又はタングステン層などの金属層である。
The
基板10上に実装されたデバイスチップ30は、基板31と、基板31の下面に設けられた弾性波素子32及び配線33と、を備える。配線33は、例えば銅層、アルミニウム層、又は金層などの金属層である。デバイスチップ30は、バンプ34を介して基板10にフリップチップ実装(フェースダウン実装)されている。バンプ34は、金属層12bと配線33とを接合する。バンプ34は、例えば金バンプ、はんだバンプ、又は銅バンプである。
The
基板10は、平面視して略矩形である。略矩形には、角部が丸みを帯びている場合や各辺が湾曲している場合などが含まれる。基板10は、平面視したときの4辺に沿った領域20と、領域20より内側に位置して領域20に隣接し、領域20との間に設けられた段差25によって領域20よりも厚さが小さい領域21と、領域20とは反対側で領域21に隣接し、領域21との間に設けられた段差26によって領域21よりも厚さが大きい領域22と、を有する。すなわち、領域21の上面には、領域20及び22の上面に対して窪んだ溝部23が設けられている。段差は、電子部品の断面を観察して基板の表面(平面)を0°としたときに、段差の側面と基板の表面とがなす角が70°~140°程度であればよい。領域20における基板10の厚さと領域22における基板10の厚さとは略同じであり、領域20の上面と領域22の上面は略同一面となっている。領域22は、平面視して領域20及び21により囲まれている。領域21は、平面視して領域20により囲まれている。
The
領域20の幅W1は、例えば50μm~150μmである。領域21の幅W2は、例えば10μm~100μmである。領域20と21の間の段差25及び領域21と22の間の段差26の高さH(すなわち溝部23の深さ)は、例えば1μm~50μmである。
The width W1 of the
デバイスチップ30は、基板10の領域22に実装されている。基板10の領域20にデバイスチップ30を囲むように封止層15が設けられている。封止層15は、領域20全体に設けられ、デバイスチップ30を完全に囲むように環状に設けられている。なお、封止層15は、デバイスチップ30を完全に囲む場合に限られず、一部で途切れていてもよい。封止層15は、領域21には設けられていない。封止層15のデバイスチップ30側の側面17は、領域20と21の間の段差25の側面(段差側面)35aと略同一面になっている。封止層15は、基板10よりも線膨張係数の大きい部材で形成され、例えば銅を主成分とする金属で形成されている。
The
封止層15上にデバイスチップ30を囲むように封止部材36が設けられている。封止部材36は、例えばデバイスチップ30を完全に囲むように設けられている。封止部材36は、封止層15よりも線膨張係数の大きい部材で形成され、例えば錫を含むはんだで形成されている。封止部材36は例えば封止層15の上面に接合する。デバイスチップ30の上面及び封止部材36の上面に平板状のリッド37が設けられている。リッド37は、例えばコバール板などの金属板又は絶縁板である。リッド37、封止部材36、及び封止層15を覆うように保護膜38が設けられている。保護膜38は、例えばニッケルなどの金属膜又は絶縁膜である。
A sealing
弾性波素子32は、空隙16を介して基板10に向かい合っている。弾性波素子32は、封止層15、封止部材36、リッド37、及び基板10により空隙16内に封止されている。バンプ34は空隙16に囲まれている。端子14は、ビア配線13、金属層12a及び12b、バンプ34、及び配線33を介し弾性波素子32に電気的に接続されている。
The
図2(a)及び図2(b)は、実施例1における弾性波素子の例を示す平面図及び断面図である。図2(a)のように、弾性波素子32は弾性表面波共振器であってもよい。基板31は圧電基板であり、基板31上にIDT(Interdigital Transducer)40と反射器41が設けられている。IDT40は、対向する1対の櫛型電極42を有する。櫛型電極42は、複数の電極指43と、複数の電極指43を接続するバスバー44と、を有する。反射器41は、IDT40の両側に設けられている。IDT40は、圧電基板である基板31に弾性表面波を励振する。反射器41は、弾性表面波を反射する。
2 (a) and 2 (b) are a plan view and a sectional view showing an example of an elastic wave element in the first embodiment. As shown in FIG. 2A, the surface
IDT40及び反射器41は、例えばアルミニウム膜又は銅膜により形成される。基板31上にIDT40及び反射器41を覆う保護膜又は温度補償膜が設けられていてもよい。基板31は、サファイア基板、アルミナ基板、スピネル基板、水晶基板、又はシリコン基板などの支持基板上に直接又は間接的に接合されていてもよい。
The
図2(b)のように、弾性波素子32は圧電薄膜共振器であってもよい。基板31上に圧電膜46が設けられている。圧電膜46を挟むように下部電極45及び上部電極47が設けられている。下部電極45と基板31との間に空隙48が形成されている。圧電膜46の少なくとも一部を挟み下部電極45と上部電極47とが対向する領域が共振領域49である。共振領域49において、下部電極45及び上部電極47は圧電膜46内に厚み縦振動モードの弾性波を励振する。
As shown in FIG. 2B, the
基板31は、例えばサファイア基板、スピネル基板、アルミナ基板、ガラス基板、水晶基板、又はシリコン基板である。下部電極45及び上部電極47は、例えばルテニウム膜などの金属膜である。圧電膜46は、例えば窒化アルミニウム膜である。なお、空隙48の代わりに弾性波を反射する音響反射膜が設けられていてもよい。
The
図2(a)及び図2(b)のように、弾性波素子32は弾性波を励振する電極を含む。このため、図1(a)のように、弾性波の励振が妨げられないよう、弾性波素子32は空隙16に覆われている。
As shown in FIGS. 2A and 2B, the
[製造方法]
図3(a)から図4(b)は、実施例1に係る電子部品の製造方法を示す断面図である。図3(a)のように、基板10を準備する。基板10は、積層された絶縁層11aから11cと、絶縁層11aと11bの間及び絶縁層11bと11cの間に設けられた金属層12aと、絶縁層11cの上面に設けられた金属層12b及び封止層15と、絶縁層11aから11cに設けられたビア配線13と、絶縁層11aの下面に設けられた端子14と、を備える。
[Production method]
3A to 4B are cross-sectional views showing a method of manufacturing an electronic component according to the first embodiment. As shown in FIG. 3A, the
図3(b)のように、基板10に溝部23を形成する。溝部23は、例えば溝部23を形成する領域以外を覆うマスク層を形成し、マスク層をマスクとして基板10をエッチングすることで形成する。溝部23の深さは絶縁層11cの厚さより小さくてもよいし、大きくてもよい。これにより、基板10は、封止層15が設けられた領域20と、領域20に隣り合い領域20よりも段差によって厚さが小さい領域21と、領域20とは反対側で領域21に隣り合い領域21よりも段差によって厚さが大きい領域22と、を有するようになる。なお、溝部23は基板10をダイシングすることによって形成してもよいし、溝部23が形成された絶縁層11cを用いて絶縁層11aから11cを焼成して基板10を形成することで溝部23が形成されるようにしてもよい。
As shown in FIG. 3B, the
図4(a)のように、基板10上にバンプ34を介しデバイスチップ30をフリップチップ実装する。これにより、基板10と弾性波素子32とは空隙16を挟み対向する。
As shown in FIG. 4A, the
図4(b)のように、下面に例えば錫銀からなるはんだ板を形成したリッド37を基板31上に配置する。はんだを加熱し溶融させ、リッド37を基板31の方向に押圧する。封止層15の上面ははんだに対して濡れ性が良いため、溶融したはんだは封止層15の上面を濡れ広がって封止層15に接合する。これにより、デバイスチップ30を囲んで封止層15に接合する封止部材36が形成される。
As shown in FIG. 4B, a
リッド37、封止部材36、封止層15、及び基板10を切断して電子部品を個片化した後、封止層15、封止部材36、及びリッド37を覆う保護膜38を形成する。これにより、図1(a)から図1(c)の電子部品100が形成される。
After cutting the
[実施例1の変形例]
図5(a)は、実施例1の変形例1における基板の平面図、図5(b)は、実施例1の変形例2における基板の平面図である。図5(a)のように、実施例1の変形例1の電子部品110では、基板10を平面視したときの4辺のうち2辺(例えば対向する2辺)に沿って領域20よりも段差によって厚さが小さい領域21が設けられている。図5(b)のように、実施例1の変形例2の電子部品120では、基板10を平面視したときの4辺のうち1辺に沿って領域20よりも段差によって厚さが小さい領域21が設けられている。実施例1の変形例1及び変形例2のその他の構成は実施例1と同じであるため図示及び説明を省略する。
[Modification of Example 1]
5 (a) is a plan view of the substrate in the modified example 1 of the first embodiment, and FIG. 5 (b) is a plan view of the substrate in the modified example 2 of the first embodiment. As shown in FIG. 5A, in the
図6(a)は、実施例2に係る電子部品の断面図、図6(b)は、封止層付近を拡大した断面図、図6(c)は、基板の平面図である。図6(a)から図6(c)のように、実施例2の電子部品200では、基板10は、平面視したときの4辺に沿った領域20と、領域20に隣接し且つ領域20に囲まれて領域20よりも内側の略全領域であり、領域20との間に設けられた段差27によって領域20より厚さが小さい領域21aと、を有する。デバイスチップ30は、基板10の領域21aに実装されている。領域20に設けられた封止層15のデバイスチップ30側の側面17は、領域20と21aの間の段差側面35bと略同一面になっている。領域20の幅Wは、例えば50μm~150μmである。領域20と21aの間の段差の高さHは、例えば1μm~50μmである。その他の構成は実施例1と同じであるため説明を省略する。
6 (a) is a cross-sectional view of the electronic component according to the second embodiment, FIG. 6 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 6 (c) is a plan view of the substrate. As shown in FIGS. 6A to 6C, in the
[製造方法]
図7(a)から図8(b)は、実施例2に係る電子部品の製造方法を示す断面図である。図7(a)のように、基板10を準備する。基板10は、積層された絶縁層11aから11cと、絶縁層11aと11bの間及び絶縁層11bと11cの間に設けられた金属層12aと、絶縁層11cの上面に設けられた金属層12bと、絶縁層11aから11cに設けられたビア配線13と、絶縁層11aの下面に設けられた端子14と、を備える。
[Production method]
7 (a) to 8 (b) are sectional views showing a method of manufacturing an electronic component according to a second embodiment. As shown in FIG. 7A, the
図7(b)のように、封止層15を形成する領域以外の領域をマスク層60で覆う。マスク層60は、例えばフォトレジスト膜である。マスク層60をマスクとして、絶縁層11aから11cと同じ材料を堆積又はスクリーン印刷し、封止層15が形成される領域に突起部61を形成する。その後、マスク層60をマスクとして、封止層15を形成する材料をめっき又はスクリーン印刷し、突起部61上に封止層15を形成する。これにより、基板10は、封止層15が設けられた領域20と、領域20に隣り合い領域20よりも段差によって厚さが小さい領域21aと、を有するようになる。なお、図7(a)において、絶縁層11c上に突起部61に相当する枠状の絶縁層が設けられた基板10を焼成によって形成し、その後、図7(b)と同様に、マスク層を用いて封止層15を形成してもよい。
As shown in FIG. 7B, the area other than the area forming the
図8(a)のように、マスク層60を除去した後、基板10上にバンプ34を介しデバイスチップ30をフリップチップ実装する。これにより、基板10と弾性波素子32とは空隙16を挟み対向する。
As shown in FIG. 8A, after the
図8(b)のように、下面に例えば錫銀からなるはんだ板を形成したリッド37を基板31上に配置する。はんだを加熱し溶融させ、リッド37を基板31の方向に押圧する。封止層15の上面ははんだに対して濡れ性が良いため、溶融したはんだは封止層15の上面を濡れ広がって封止層15に接合する。これにより、デバイスチップ30を囲んで封止層15に接合する封止部材36が形成される。
As shown in FIG. 8B, a
リッド37、封止部材36、封止層15、及び基板10を切断して電子部品を個片化した後、封止層15、封止部材36、及びリッド37を覆う保護膜38を形成する。これにより、図6(a)から図6(c)の電子部品200が形成される。
After cutting the
[実施例2の変形例]
図9(a)は、実施例2の変形例に係る電子部品の断面図、図9(b)は、封止層付近を拡大した断面図、図9(c)は、基板の平面図である。図9(a)から図9(c)のように、実施例2の変形例の電子部品210では、封止層15のデバイスチップ30側の側面17は、領域20と領域21aの間の段差側面35bよりも領域20の内側に位置している。その他の構成は実施例2と同じであるため説明を省略する。
[Modification of Example 2]
9 (a) is a cross-sectional view of an electronic component according to a modified example of the second embodiment, FIG. 9 (b) is an enlarged cross-sectional view of the vicinity of the sealing layer, and FIG. 9 (c) is a plan view of a substrate. be. As shown in FIGS. 9A to 9C, in the
[比較例]
図10は、比較例に係る電子部品の断面図である。図10のように、比較例の電子部品500では、基板10の上面は平坦となっている。その他の構成は、実施例1と同じであるため説明を省略する。
[Comparison example]
FIG. 10 is a cross-sectional view of an electronic component according to a comparative example. As shown in FIG. 10, in the
図11は、比較例に係る電子部品で生じる課題を示す断面図である。図11のように、比較例の電子部品では、温度サイクル試験後において、封止層15がデバイスチップ30側の端部を起点として基板10から剥がれてしまうことがある。これは、封止層15及び封止部材36の線膨張係数と基板10の線膨張係数との差によって、封止層15の基板10との界面付近に歪が生じて応力が加わったためと考えられる。封止層15が基板10から剥がれてしまうと、封止層15と基板10の間に隙間50が形成されるため、弾性波素子32の封止性が劣化してしまう。一例として、基板10がLTCC基板の場合の線膨張係数は10.4ppm/℃、封止層15が銅(Cu)層である場合の線膨張係数は17.7ppm/℃、封止部材36が錫銀(SnAg)はんだである場合の線膨張係数は30ppm/℃である。
FIG. 11 is a cross-sectional view showing a problem that occurs in the electronic component according to the comparative example. As shown in FIG. 11, in the electronic component of the comparative example, the
[シミュレーション]
封止層15に加わる歪をシミュレーションした。図12は、シミュレーションに用いたモデルの平面図である。図13(a)及び図13(b)は、モデルA及びBにおける図12のA-A間の断面図である。図14(a)から図14(c)は、モデルCからEにおける図12のA-A間の断面図である。図13(a)のモデルAは比較例に相当し、図13(b)のモデルBは実施例1に相当し、図14(a)のモデルCは実施例2に相当し、図14(b)及び図14(c)のモデルD及びEは実施例2の変形例に相当する。図12では図13(a)のモデルAを例に図示しているが、図13(b)から図14(c)のモデルB~Eでは基板10の上面に段差が形成されている点以外は同じである。図13(b)のモデルBでは、溝部23が封止層15に沿ってL字状に設けられている。基板10の法線方向をZ方向、基板10の辺方向をX方向及びY方向とする。
[simulation]
The strain applied to the
図12から図14(c)のように、シミュレーションは、基板10の1/4対称モデルを用いて行った。すなわち、基板10の+X側の面及び-Y側の面に封止層15、封止部材36、及び保護膜38は設けられてなく、これらの面の境界条件を鏡面条件とした。基板10のY方向及びX方向の長さをD1及びD2とする。デバイスチップ30のX方向及びY方向の長さをD4及びD5とする。封止層15の幅をD3とする。バンプ34の径をD6とする。基板10の厚さをT1とする。封止層15及びバンプ34の厚さをT2とする。デバイスチップ30の厚さをT3とする。リッド37の厚さをT4とする。保護膜38の厚さをT5とする。図13(b)のモデルBにおいて、領域20と領域21の間の段差の高さをH1とし、領域21の幅をWとする。封止層15の側面と領域20と21の間の段差側面とは同一面となっている。図14(a)から図14(c)のモデルC~Eにおいて、領域20と領域21aの間の段差の高さをH2とする。図14(a)のモデルCにおいて、封止層15の側面と領域20と21aの間の段差側面とは同一面となっている。図14(b)及び図14(c)のモデルD及びEにおいて、封止層15の側面と領域20と21aの間の段差側面との間隔をLとする。
As shown in FIGS. 12 to 14 (c), the simulation was performed using a 1/4 symmetric model of the
シミュレーション条件は以下である。
基板10:LTCC基板
金属層12a、12b:銅(Cu)
封止層15:銅(Cu)
バンプ34:金(Au)
デバイスチップ30:サファイア
封止部材36:錫銀(SnAg)
リッド37:コバール
保護膜38:ニッケル(Ni)
The simulation conditions are as follows.
Substrate 10: LTCC
Sealing layer 15: Copper (Cu)
Bump 34: Gold (Au)
Device chip 30: Sapphire sealing member 36: Tin silver (SnAg)
Lid 37: Kovar protective film 38: Nickel (Ni)
D1=1.25mm、D2=1.0mm、D3=0.1mm、D4=0.8mm、D5=1.05mm、D6=75μm
T1=330μm、T2=15μm、T3=350μm、T4=25μm、T5=10μm
D1 = 1.25 mm, D2 = 1.0 mm, D3 = 0.1 mm, D4 = 0.8 mm, D5 = 1.05 mm, D6 = 75 μm
T1 = 330 μm, T2 = 15 μm, T3 = 350 μm, T4 = 25 μm, T5 = 10 μm
図13(b)のモデルBにおいて、H1=30μm、W=50μm
図14(a)のモデルCにおいて、H2=30μm
図14(b)のモデルDにおいて、H2=30μm、L=10μm
図14(c)のモデルEにおいて、H2=30μm、L=20μm
In model B of FIG. 13B, H1 = 30 μm and W = 50 μm.
In model C of FIG. 14 (a), H2 = 30 μm
In model D of FIG. 14 (b), H2 = 30 μm and L = 10 μm.
In model E of FIG. 14 (c), H2 = 30 μm and L = 20 μm.
表1は、シミュレーションに用いた各材料のヤング率、線膨張係数、及びポアソン比を示す表である。
封止層15に加わる歪として、封止部材36を221℃で組み立てたとし、完成体の温度を考慮した+25℃から温度サイクル試験を考慮した-40℃~+125℃を5.5サイクル実施して最終温度となる+125℃における累積歪をシミュレーションした。シミュレーションでは、封止層15の基板10との界面付近且つデバイスチップ30側の端付近(図12における破線部分)での累積歪を計測した。
Assuming that the sealing
表2及び図15にシミュレーション結果を示す。表2及び図15のように、実施例1に相当するモデルB、実施例2に相当するモデルC、及び実施例2の変形例に相当するモデルD及びEは全て、比較例に相当するモデルAに比べて、累積歪の最大値が小さい結果となった。
比較例に相当するモデルAでは、封止層15に加わる歪が大きい。これにより、封止層15と基板10との間の密着性が悪い場合では、図11のように、封止層15が基板10から剥がれてしまうことがある。一方、実施例1に相当するモデルB、実施例2に相当するモデルC、及び実施例2の変形例に相当するモデルD及びEでは、封止層15に加わる歪が低減された。これは以下の理由によるものと考えられる。すなわち、モデルB~Eでは、封止層15及び封止部材36が設けられた領域20に隣り合って領域20よりも段差によって厚さが小さい領域21、21aが設けられている。このような構造では、温度変化によって封止層15及び封止部材36が伸縮する場合に、領域20は封止層15及び封止部材36の伸縮に追従して変形し易い挙動領域となる。このように、基板10に封止層15及び封止部材36と一体となって変形する挙動領域が形成されることで、封止層15に加わる歪が低減されたものと考えられる。
In Model A corresponding to the comparative example, the strain applied to the
実施例1、2及びそれらの変形例によれば、基板10は、平面視して周縁に沿った領域20と、領域20と隣り合い、領域20との間に設けられた段差25、27によって領域20よりも厚さが小さい領域21、21aと、を有する。領域20には、基板10上に実装されたデバイスチップ30を囲み、基板10よりも線膨張係数が大きい封止層15が設けられている。封止層15上には、封止層15よりも線膨張係数が大きく、封止層15と共に弾性波素子32を封止する封止部材36が設けられている。これにより、基板10の領域20は封止層15及び封止部材36と一体となって変形する挙動領域となるため、封止層15に加わる応力が低減され、封止層15が基板10から剥がれることを抑制できる。
According to Examples 1 and 2 and their modifications, the
実施例1及びその変形例では、基板10は、領域20と21に加え、平面視して領域20に囲まれ且つ領域20との間の少なくとも一部に領域21が介在する領域22を有する。領域22の厚さは、領域21との間に設けられた段差26によって領域21の厚さよりも大きくなっている。デバイスチップ30は領域22に実装されている。これにより、基板10の大部分において厚さを大きく確保できるため、基板10の強度低下を抑制できる。
In the first embodiment and its modifications, the
領域21に形成される溝部23の深さは、封止層15に加わる歪を低減して封止層15の剥がれを抑制する点から、封止層15の幅の0.1倍以上が好ましく、0.2倍以上がより好ましく、0.3倍以上が更に好ましい。溝部23の深さが深くなりすぎると基板10の強度低下又は基板10の薄型化が難しくなるため、溝部23の深さは、封止層15の幅の1倍以下が好ましく、0.8倍以下がより好ましく、0.6倍以下が更に好ましい。溝部23の幅は、封止層15に加わる歪を低減する点から、封止層15の幅の0.1倍以上が好ましく、0.3倍以上がより好ましく、0.5倍以上が更に好ましい。溝部23の幅が大きくなりすぎると基板10が大型化することから、溝部23の幅は、封止層15の幅の1倍以下が好ましく、0.8倍以下がより好ましく、0.6倍以下が更に好ましい。溝部23は、基板10の各辺の半分以上に沿って設けられる場合が好ましく、2/3以上に沿って設けられる場合がより好ましく、3/4以上に沿って設けられる場合が更に好ましい。また、封止層15に加わる応力を低減する点から、溝部23は、平面視したときの基板10の4辺のうち少なくとも対向する2辺に沿って設けられている場合が好ましく、平面視したときの基板10が長方形である場合では、長辺に沿って延びている場合が好ましい。
The depth of the
実施例1では、基板10の領域21は平面視して領域22を囲んでいる。これにより、封止層15の剥がれを効果的に抑制することができる。なお、図1(c)では、領域21は領域22を4方向から完全に囲む場合に示しているが、3方向から囲む場合でもよい。
In the first embodiment, the
実施例2及びその変形例では、基板10の領域21aは、平面視して領域20により囲まれて領域20よりも内側の略全領域である。デバイスチップ30は領域21aに実装される。これにより、基板10を容易に製造できる。略全領域とは、領域20よりも内側の領域の全ての場合に限られず、領域20よりも内側の領域のうち90%以上の領域の場合を含む。
In the second embodiment and its modifications, the
実施例1及び実施例2では、封止層15のデバイスチップ30側の側面17は、基板10の平面視方向で領域20と領域21、21aの間の段差側面35a、35bと略一致する。これにより、表2及び図15のように、封止層15に加わる歪を効果的に低減でき、封止層15の剥がれを効果的に抑制することができる。略一致するとは、完全に一致する場合に限られず、製造誤差程度にずれている場合も含む。
In Examples 1 and 2, the
実施例2の変形例では、領域20と21aの間の段差側面35bは、封止層15のデバイスチップ30側の側面17よりもデバイスチップ30側に位置する。これにより、封止層15の位置精度が緩和されるため、製造が容易となる。表2及び図15のように、封止層15の側面17と領域20と21aの間の段差側面35bとの間隔が広くなるに従い、封止層15に加わる歪が大きくなっていく。したがって、封止層15の側面17と領域20と21aの間の段差側面35bとの間隔は、領域20と21aの間の段差の高さよりも小さい場合が好ましく、領域20と21aの段差の0.9倍以下がより好ましく、0.7倍以下が更に好ましく、0.5倍以下がより更に好ましい。なお、実施例1においても、領域20と21の間の段差側面35aは、封止層15のデバイスチップ30側の側面17よりもデバイスチップ30側に位置してもよい。
In the modified example of the second embodiment, the
基板10がセラミック基板で、封止部材36がはんだである場合、表1のように、はんだ(特に錫を含むはんだ)は線膨張係数が大きいことから、封止層15に大きな歪が加わって基板10から剥がれ易くなる。したがって、このような場合に、基板10に領域20に隣り合い且つ領域20との間の段差25、27によって領域20よりも厚さが小さい領域21、21aを設けることが好ましい。
When the
なお、実施例1、2及びそれらの変形例では、デバイスチップ30の素子として弾性波素子32(弾性表面波共振器又は圧電薄膜共振器)の場合を例に示したが、インダクタ又はキャパシタの受動素子、トランジスタを含む能動素子、又はMEMS(Micro Electro Mechanical System)素子などその他の素子の場合でもよい。また、封止部材36は樹脂層である場合でもよい。この場合、封止層15は金属層であってもよいし、樹脂層であってもよい。
In Examples 1 and 2 and their modifications, the case of the elastic wave element 32 (elastic surface wave resonator or piezoelectric thin film resonator) as the element of the
なお、実施例1、2及びそれらの変形例において、弾性波素子32は弾性波フィルタを形成してもよい。弾性波素子32は、デュプレクサ、トリプレクサ、又はクワッドプレクサなどのマルチプレクサを形成してもよい。
In Examples 1 and 2 and modifications thereof, the
以上、本願発明の実施形態について詳述したが、本願発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本願発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such a specific embodiment, and various modifications and variations are made within the scope of the gist of the present invention described in the claims. It can be changed.
10 基板
11a~11c 絶縁層
12a、12b 金属層
13 ビア配線
14 端子
15 封止層
16 空隙
17 側面
20、21、21a、22 領域
23 溝部
25、26、27 段差
30 デバイスチップ
31 基板
32 弾性波素子
33 配線
34 バンプ
35a、35b 段差側面
36 封止部材
37 リッド
38 保護膜
40 IDT
41 反射器
42 櫛型電極
43 電極指
44 バスバー
45 下部電極
46 圧電膜
47 上部電極
48 空隙
49 共振領域
50 隙間
100、110、120、200、210、500 電子部品
10
41
Claims (9)
前記基板上に実装され、素子を有するデバイスチップと、
前記第1領域に前記デバイスチップを囲んで設けられ、前記基板よりも線膨張係数が大きい封止層と、
前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、を備える電子部品。 It has a first region along the peripheral edge in a plan view and a second region adjacent to the first region, and the thickness of the second region is determined by a step provided between the first region and the first region. A substrate smaller than the thickness of the first region,
A device chip mounted on the substrate and having an element,
A sealing layer provided in the first region surrounding the device chip and having a coefficient of linear expansion larger than that of the substrate.
An electronic component provided on the sealing layer, which seals the element together with the sealing layer, and includes a sealing member having a coefficient of linear expansion larger than that of the sealing layer.
前記第3領域の厚さは、前記第2領域との間に設けられた段差によって前記第2領域の厚さよりも大きく、
前記デバイスチップは、前記第3領域に実装される、請求項1に記載の電子部品。 The substrate has a third region surrounded by the first region in a plan view and having the second region interposed therebetween at least a part of the first region.
The thickness of the third region is larger than the thickness of the second region due to the step provided between the third region and the second region.
The electronic component according to claim 1, wherein the device chip is mounted in the third region.
前記デバイスチップは、前記第2領域に実装される、請求項1に記載の電子部品。 The second region is a substantially entire region inside the first region, surrounded by the first region in a plan view of the substrate.
The electronic component according to claim 1, wherein the device chip is mounted in the second region.
前記封止部材ははんだである、請求項1から7のいずれか一項に記載の電子部品。 The substrate is a ceramic substrate.
The electronic component according to any one of claims 1 to 7, wherein the sealing member is solder.
The electronic component according to any one of claims 1 to 8, wherein the device chip has an elastic wave element, which is the element, on a surface facing the substrate through a gap.
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