JP2022095431A - メモリセルアレイユニット - Google Patents

Abstract

【課題】内部電圧に起因する動作不良を抑制することの可能なメモリセルアレイユニットを提供する。【解決手段】本開示の第１の側面に係るメモリセルアレイユニットは、内部電源部と、メモリセルアレイと、マイクロコントローラとを備えている。メモリセルアレイは、内部電源部を共有する書込み可能な複数の不揮発性メモリセルを含む。マイクロコントローラは、複数の不揮発性メモリセルのうちの一部である複数の第１の不揮発性メモリセルに対してセット動作を同時に行うとともに、複数の不揮発性メモリセルのうち、複数の第１の不揮発性メモリセルとは異なる複数の第２の不揮発性メモリセルに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作を行う。【選択図】図９

Description

本開示は、メモリセルアレイユニットに関する。

従来、不揮発性を備える書き換え可能な複数のメモリセルを備えたメモリセルアレイユニットが知られている（例えば、特許文献１，２参照）。

特開２０１３－１２７８２６号公報 国際公開２０１３／０８０５１１号

ところで、上述のメモリセルアレイユニットでは、外部電源から供給される低精度の電源電圧を元にレギュレータにより高精度の内部電圧が生成され、メモリセルに印加される。この内部電圧には、配線抵抗やメモリセルに流す電流によって電圧降下が生じる。そのため、メモリセルに印加する電圧をメモリセルの位置によらず一定に保つことが難しく、動作不良が生じる可能性があった。従って、内部電圧に起因する動作不良を抑制することの可能なメモリセルアレイユニットを提供することが望ましい。

本開示の第１の側面に係るメモリセルアレイユニットは、内部電源部と、メモリセルアレイと、マイクロコントローラとを備えている。メモリセルアレイは、内部電源部を共有する書込み可能な複数の不揮発性メモリセルを含む。マイクロコントローラは、複数の不揮発性メモリセルのうちの一部である複数の第１の不揮発性メモリセルに対してセット動作を同時に行うとともに、複数の不揮発性メモリセルのうち、複数の第１の不揮発性メモリセルとは異なる複数の第２の不揮発性メモリセルに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作を行う。

本開示の第１の側面に係るメモリセルアレイユニットでは、複数の第１の不揮発性メモリセルに対してセット動作が同時に行われるとともに、複数の第２の不揮発性メモリセルに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作が行われる。これにより、複数の第２の不揮発性メモリセルに対してリセット動作が同時に行われた場合と比べて、内部電源部の最大負荷電流が低く抑えされる。

本開示の第２の側面に係るメモリセルアレイユニットは、メモリセルアレイと、内部電源部と、マイクロコントローラとを備えている。メモリセルアレイは、書込み可能な複数の不揮発性メモリセルと、複数の不揮発性メモリセルを駆動する駆動部とを含む。内部電源部は、メモリセルアレイに対して電流を供給する。マイクロコントローラは、書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて駆動部の制御を行う。駆動部は、内部電源部から不揮発性メモリセルに対して供給される電流の経路に設けられた可変抵抗回路と、上記の経路における過電流を制限する電流制限回路とを有している。

本開示の第２の側面に係るメモリセルアレイユニットでは、内部電源部から不揮発性メモリセルに対して供給される電流の経路に設けられた可変抵抗回路が、書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて制御される。これにより、例えば、書き込み対象の不揮発性メモリセルの、内部電源部との位置関係に応じて可変抵抗回路の抵抗値を調整することが可能である。その結果、可変抵抗回路が設けられていない場合と比べて、書き込み対象の各不揮発性メモリセルに対して流れる電流がより均一となる。

一実施の形態に係る情報処理システムの概略構成の一例を表す図である。 図１のメモリセルアレイユニットの概略構成の一例を表す図である。 図２の各ダイの概略構成の一例を表す図である。 図３の各バンクの概略構成の一例を表す図である。 図４の各タイルの概略構成の一例を表す図である。 図５のタイルにおけるｂｌデコーダ、ｗｌデコーダの概略構成の一例を表す図である。 図５のメモリセルアレイの概略構成の一例を表す図である。 図６のメモリセルに印加される電圧の値の一例を表す図である。 図６のメモリセルに流れる電流の波形の一例を表す図である。 図６のメモリセルにおける読み出し動作の一例を表す図である。 図６のメモリセルにおける書き込み動作の一例を表す図である。 比較例に係るタイルに流れる電流の一例を表す図である。 図５のタイルにおけるｂｌデコーダ、ｗｌデコーダの概略構成の一例を表す図である。 図６のメモリセルにおける書き込み動作の一変形例を表す図である。

以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

＜１．実施の形態＞
[構成]
図１は、一実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリ部２００を備えている。メモリ部２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源部５００を備えている。図１には、１つのメモリセルアレイユニット４００が設けられている様子が例示されている。メモリセルアレイユニット４００は、本開示の「メモリセルアレイユニット」の一具体例に相当する。

（ホストコンピュータ１００）
ホストコンピュータ１００は、メモリ部２００を制御する。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ部２００に供給する。ホストコンピュータ１００は、メモリ部２００から出力されたデータを受け取る。ここで、コマンドは、メモリ部２００を制御するためのものであり、例えば、データの書き込み処理を指示する書き込みコマンド、または、データの読み出し処理を指示する読み出しコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ部２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。

（メモリコントローラ３００）
メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御する。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定する書き込みコマンドを受け取る。また、メモリコントローラ３００は、書き込みコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００は、論理アドレスを指定する読み出しコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。

（電源部５００）
電源部５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給するものである。電源部５００は、例えば、後述のｗｌデコーダ１１２に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。電源部５００は、例えば、後述のｂｌデコーダ１１３に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。

（メモリセルアレイユニット４００）
次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表したものである。メモリセルアレイユニット４００は、例えば、半導体チップで構成されている。メモリセルアレイユニット４００は、例えば、図２に示したように、ｍ個のダイ４００－ｊ（１≦ｊ≦ｍ）を有している。各ダイ４００－ｊは、例えば、図３に示したように、ｚ個のバンク４１０－ｋ（１≦ｋ≦ｚ）と、各バンク４１０－ｋに対するアクセス制御を行うＰｅｒｉｐｈｅｒｙ回路４２０と、メモリコントローラ３００との通信を行うＩｎｔｅｒｆａｃｅ回路４３０とを有している。

各バンク４１０－ｋは、例えば、図４に示したように、メモリセルアレイ１０と、マイクロコントローラ２０と、内部電源部３０とを有している。メモリセルアレイ１０は、本開示の「メモリセルアレイ」の一具体例に相当する。マイクロコントローラ２０は、本開示の「マイクロコントローラ」の一具体例に相当する。内部電源部３０は、本開示の「内部電源部」の一具体例に相当する。

メモリセルアレイ１０は、１ビットのアクセス単位をそれぞれ有するｎ個のタイル１０ａを有している。なお、図４には、１２個のタイル１０ａが３行４列で配列されている場合が例示されている。マイクロコントローラ２０は、各タイル１０ａに対するアクセス制御やメモリコントローラ３００との通信を行う。各バンク４１０－ｋにおいて、マイクロコントローラ２０は、複数のタイル１０ａを協調動作させ、全体で所定のビットサイズのデータブロックのアクセスを実現する。各バンク４１０－ｋにおいて、マイクロコントローラ２０は、例えば、メモリコントローラ３００からの読み書き制御に基づいて、データ書き込みやデータ読み出しのためにメモリコントローラ３００から各バンク４１０－ｋに割り当てられるｎビットの割り当てビットを用いてメモリセルアレイ１０に対するｎビットのデータの読み書きを行う。各バンク４１０－ｋにおいて、マイクロコントローラ２０は、例えば、メモリコントローラ３００からの読み書き制御に基づいて、ｎビットのデータブロックのアクセスを行う。

マイクロコントローラ２０は、各タイル１０ａに対して各種信号を入力することにより、メモリセルアレイ１０に対する書き込み動作（セット動作、リセット動作）、読み出し動作（センス動作）を実現する。セット動作とは、タイル１０ａに対して後述のセット電流Ｉｓｅｔを流すことを指している。リセット動作とは、タイル１０ａに対して後述のリセット電流Ｉｒｓｔを流すことを指している。

複数のタイル１０ａがマイクロコントローラ２０との関係で行列状に配置されている場合、マイクロコントローラ２０は、複数のタイル１０ａに対して行ごとに順次、リセット動作を行う。このとき、メモリセルアレイ１０には、行ごとにリセット信号線が設けられており、マイクロコントローラ２０は、行ごとに設けられたリセット信号線を介して、複数のタイル１０ａに対してリセット信号ｒｓｔ（例えばｒｓｔ１，ｒｓｔ２，ｒｓｔ３）を行ごとに順次、印加することにより、リセット動作を行うレベルシフタ２１を有している。レベルシフタ２１は、例えば、入力されたリセット信号に基づいて、時間軸において互いに重なり合わない複数のリセット信号ｒｓｔ（例えば３つのリセット信号ｒｓｔ１，ｒｓｔ２，ｒｓｔ３）を生成し、セット動作が行われている間にメモリセルアレイ１０に印加する。マイクロコントローラ２０は、リセット信号ｒｓｔ以外の各種制御信号（制御信号ｃｔｌ）については、各タイル１０ａに対して同時に印加することにより、書き込み動作（セット動作、リセット動作）、読み出し動作（センス動作）を行う。

内部電源部３０は、電源部５００から供給された低精度の電源電圧を元に高精度の内部電圧を生成し、メモリセルアレイ１０に対して供給する。複数のタイル１０ａがマイクロコントローラ２０との関係で行列状に配置されている場合、内部電源部３０は、所定の単位列ごとに１つずつ割り当てられた複数のレギュレータ３０ａを有している。なお、図４には、複数のレギュレータ３０ａが行列状に配置された複数のタイル１０ａにおける２列ごとに１つずつ割り当てられている場合が例示されている。各レギュレータ３０ａは、対応する列に設けられた複数のタイル１０ａによって共有されている。つまり、メモリセルアレイ１０は、レギュレータ３０ａを共有する複数のタイル１０ａを含んでいる。

レギュレータ３０ａは、セット動作のときにセット対象のメモリセルＭＣにセット電流Ｉｓｅｔを流すのに必要な電圧（第１の電圧）と、リセット動作のときにリセット対象のメモリセルＭＣに、セット電流Ｉｓｅｔの波高値よりも大きな波高値のリセット電流Ｉｒｓｔを流すのに必要な電圧（第２の電圧）とを生成する。メモリセルアレイ１０には、レギュレータ３０ａと、レギュレータ３０ａに対応する複数のタイル１０ａとを接続する一組の配線Ｌａが設けられている。一組の配線Ｌａには、例えば、書き込み動作時（セット動作時、リセット動作時）にタイル１０ａに電圧（第１の電圧）を供給する配線や、読み出し動作時（センス動作時）にタイル１０ａに電圧（第２の電圧）を供給する配線などが含まれている。マイクロコントローラ２０は、セット動作のときにセット対象の各メモリセルＭＣに対して電圧（第１の電圧）が供給されるとともに、リセット動作のときにリセット象の各メモリセルＭＣに対して電圧（第２の電圧）が供給されるように、メモリセルアレイ１０を制御する。なお、書き込み動作（セット動作、リセット動作）については、後に詳述する。

各バンク４１０－ｋにおいて、マイクロコントローラ２０は、例えば、メモリコントローラ３００からの読み書き制御に基づいて、データ書き込みやデータ読み出しのためにメモリコントローラ３００から各バンク４１０－ｋに割り当てられるｎビットの割り当てビットを用いてメモリセルアレイ１０に対するｎビットのデータの読み書きを行う。各バンク４１０－ｋにおいて、マイクロコントローラ２０は、例えば、メモリコントローラ３００からの読み書き制御に基づいて、ｎビットのデータブロックのアクセスを行う。

各タイル１０ａは、例えば、図５に示すように、メモリセルアレイ１１１を有している。メモリセルアレイ１１１は、例えば、ワード線ｗｌとビット線ｂｌとの各交点に、１ビットのメモリセルＭＣを有する。メモリセルＭＣは、本開示の「不揮発性メモリセル」の一具体例に相当する。メモリセルＭＣは、書き込み可能な不揮発性のメモリである。メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）との直列構造となっている。抵抗変化素子ＶＲは、例えば、相変化メモリ（ＰＣＭ）である。

メモリセルアレイ１１１は、例えば、図７に示したように、２層のメモリセルアレイ１１１ａ，１１１ｂによって構成されていてもよい。メモリセルアレイ１１１ａ，１１１ｂは、それぞれ、例えば、図７に示すように、上部ワード線ｕｗｌとビット線ｂｌとの各交点と、下部ワード線ｌｗｌとビット線ｂｌとの各交点とに、１ビットのメモリセルＭＣを有する。本明細書では、上部ワード線ｕｗｌおよび下部ワード線ｌｗｌの総称としてワード線ｗｌを適宜、用いるものとする。

各タイル１１は、例えば、図５に示すように、ｗｌデコーダ１１２、ｂｌデコーダ１１３、電圧スイッチ１１４、ラッチ１１５およびセンスアンプ（ＳＡ）１１６を有している。

ｗｌデコーダ１１２は、マイクロコントローラ２０による制御信号（ワード線アドレス）に基づいて、各ワード線ｗｌに対して所定の電圧を印加する。ｗｌデコーダ１１２は、例えば、図６に示したように、各メモリセルＭＣに共通に設けられたｇｗｌデコーダ１１２ａと、メモリセルＭＣごとに１つずつ設けられたｌｗｌデコーダ１１２ｂとを有している。ｌｗｌデコーダ１１２ｂには、電流制限機能を有する選択素子ＳＥ２と、非選択時にメモリセルＭＣのワード線ｗｌ側の電位を所定の電圧（例えば、メモリセルＭＣが形成された基板の基準電位）にするためのトランジスタＴＲ２とを含んで構成されている。選択素子ＳＥ２は、メモリセルＭＣに流れる電流Ｉｃが流れる経路に設けられている。

ｂｌデコーダ１１３は、マイクロコントローラ２０による制御信号（ビット線アドレス）に基づいて、複数のビット線ｂｌの中から１または複数のビット線ｂｌを選択する。ｂｌデコーダ１１３は、例えば、図６に示したように、各メモリセルＭＣに共通に設けられたｇｂｌデコーダ１１３ａと、メモリセルＭＣごとに１つずつ設けられたｌｂｌデコーダ１１３ｂとを有している。ｌｂｌデコーダ１１３ｂには、選択素子ＳＥ１と、非選択時にメモリセルＭＣのビット線ｂｌ側の電位を所定の電圧（例えば、メモリセルＭＣが形成された基板の基準電位）にするためのトランジスタＴＲ１とを含んで構成されている。

電圧スイッチ１１４は、マイクロコントローラ２０による制御信号Ｃｔｌと、ラッチ１１５のセットラッチおよびリセットラッチのデータとに基づいて、選択されたワード線ｗｌおよびビット線ｂｌが接続されるノードｇｗｌ，ｇｂｌの電圧を切り換える。電圧スイッチ１１４には、レギュレータ３０ａからの電圧が供給される。

ラッチ１１５は、例えば、書き込みデータＷＤＡＴＡをラッチするライトラッチと、読み出しデータＲＤＡＴＡをラッチするセンスラッチとを有している。書き込みデータＷＤＡＴＡは、バンク４１０－ｋに入力された書き込みデータのうちの１ビット分のデータに相当する。読み出しデータＲＤＡＴＡは、バンク４１０－ｋから読み出される読み出しデータのうちの１ビット分のデータに相当する。ラッチ１１５は、さらに、例えば、マイクロコントローラ２０による論理演算によって生成されたセットデータをラッチするセットラッチと、マイクロコントローラ２０による論理演算によって生成されたリセットデータをラッチするリセットラッチとを有している。

マイクロコントローラ２０は、ライトラッチの値およびセンスラッチの値に基づいて、セットラッチの値およびリセットラッチの値を決定する。マイクロコントローラ２０は、例えば、ライトラッチの値＝センスラッチの値のとき、当該タイル１０ａにおいて書き込み動作は必要ないので、セットラッチの値およびリセットラッチの値を０とする。マイクロコントローラ２０は、例えば、ライトラッチの値＝１，センスラッチの値＝０のとき、当該タイル１０ａにおいてセット動作を行う必要があるので、セットラッチの値を１とし、リセットラッチの値を０とする。マイクロコントローラ２０は、例えば、ライトラッチの値＝０，センスラッチの値＝１のとき、当該タイル１０ａにおいてリセット動作を行う必要があるので、セットラッチの値を０とし、リセットラッチの値を１とする。

ラッチ１１５は、マイクロコントローラ２０から入力された書き込みデータＷＤＡＴＡをライトラッチにラッチする。ラッチ１１５は、センスアンプ１１６から入力された読み出しデータＲＤＡＴＡをセンスラッチにラッチし、マイクロコントローラ２０による制御に従ってセンスラッチの値をマイクロコントローラ２０に出力する。ラッチ１１５は、マイクロコントローラ２０から入力されたセットデータをセットラッチにラッチし、マイクロコントローラ２０による制御に従ってセットラッチの値を電圧スイッチ１１４に出力する。ラッチ１１５は、マイクロコントローラ２０から入力されたリセットデータをセットラッチにラッチし、マイクロコントローラ２０による制御に従ってリセットラッチの値を電圧スイッチ１１４に出力する。

センスアンプ１１６は、マイクロコントローラ２０による制御信号Ｃｔｌに基づいて、ｗｌデコーダ１１２から得られたノードｇｗｌの電圧を参照電圧と比較し、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であるか高抵抗状態（ＨＲＳ）であるかを判別する。センスアンプ１１６は、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）である場合には論理０を生成し、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）である場合には論理１を生成し、これにより、読み出しデータＲＤＡＴＡを生成する。センスアンプ１１６は、生成した読み出しデータＲＤＡＴＡをラッチ１１５に出力する。

[動作]
次に、本実施の形態に係る情報処理システムの動作について説明する。

ホストコンピュータ１００がメモリセルアレイユニット４００にアクセスするデータ単位に対して、各バンク４１０－ｋの、書き込みや読み出しのためのデータ単位は非常に小さく、ｎビット（例えば１２ビット）となっている。最小限の遅延で、ホストコンピュータ１００の要求（特にリード要求）に応えるため、メモリコントローラ３００は、ホストコンピュータ１００のアクセス粒度を、複数のバンク４１０－ｋに分散して読み書き制御を行う。

（セット）
タイル１０ａは、例えば、セットラッチが１、リセットラッチが０のとき、ビット線ｂｌに＋４．５Ｖを印加するとともに、下部ワード線ｌｗｌに－３．７Ｖを印加する（図８参照）。これにより、下部ワード線ｌｗｌとビット線ｂｌとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に変化する。このようにして、メモリセルＭＣがセットされる。タイル１０ａは、例えば、セットラッチが０、リセットラッチが０のとき、ビット線ｂｌに０Ｖを印加するとともに、下部ワード線ｌｗｌに０Ｖ～０．８Ｖを印加する（図８参照）。これにより、下部ワード線ｌｗｌとビット線ｂｌとの交差点にあるメモリセルＭＣに対して状態変化を生じさせない。

（リセット）
タイル１０ａは、例えば、セットラッチが０、リセットラッチが１のとき、ビット線ｂｌに＋４．５Ｖを印加するとともに、下部ワード線ｌｗｌに－３．７Ｖを印加する。これにより、下部ワード線ｌｗｌとビット線ｂｌとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に変化する。このようにして、メモリセルＭＣがリセットされる。

図９は、メモリセルＭＣに流れる電流の波形の一例を表したものである。一般に、書き込みデータのパターンは任意である。そのため、バンク４１０－ｋの中の複数のタイル１０ａのうち、全部がセット動作もしくはリセット動作の場合もあれば、バンク４１０－ｋの中の複数のタイル１０ａにおいて、セット動作およびリセット動作が混在する場合もある。本実施の形態では、書き込み時間を短くするために、コントローラ２０は、バンク４１０－ｋに入力された書き込みデータに基づいて、各タイル１０ａに対してセット動作とリセット動作を同時に行う。

具体的には、コントローラ２０は、バンク４１０－ｋに入力された書き込みデータおよびアドレスデータ（物理アドレス）に応じてセット動作およびリセット動作を行う。コントローラ２０は、例えば、バンク４１０－ｋに入力されたアドレスデータ（物理アドレス）に基づいて、バンク４１０－ｋに入力された書き込みデータと、各タイル１０ａの状態とを対比する。コントローラ２０は、その対比結果に基づいて、例えば、図９に示したように、セット動作の必要な各タイル１０ａに対してセット動作（セット電流Ｉｓｅｔを流す制御）を期間Δｔ１において同時に行うとともに、リセット動作の必要な各タイル１０ａに対して、セット動作を行っている期間Δｔ１内に所定の単位（例えば行）ごとに順次、リセット動作（リセット電流Ｉｒｓｔを流す制御）を行う。

セット動作を行う期間Δｔ１は、セット電流Ｉｓｅｔのパルス幅で決まる。リセット動作を行う期間Δｔ２は、リセット電流Ｉｒｓｔのパルス幅で決まり、セット電流Ｉｓｅｔのパルス幅よりも狭くなっている。例えば、バンク４１０－ｋにおいて、１２個のタイル１０ａが３行４列で配列されている場合、リセット動作を行う期間Δｔ２は、セット動作を行う期間Δｔ１の１／３未満となっている。また、リセット電流Ｉｒｓｔの波高値は、セット電流Ｉｓｅｔの波高値の２～３倍程度となっている。このとき、レギュレータ３０ａの最大負荷電流は、リセット動作の必要な各タイル１０ａに対してリセット動作を同時に行ったときと比べて、リセット動作の分割数をｄとしたとき、１／ｄ倍に軽減される。

（読み出し(センス)動作）
図１０は、メモリ部２００における読み出し(センス)動作の一例を表したものである。メモリコントローラ３００は、読み出しコマンドおよび論理アドレスを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、読み出しコマンドおよび物理アドレスをＩｎｔｅｒｆａｃｅ回路４３０に送信する（ステップＳ１１）。Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドおよび物理アドレスを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ２０に、センスコマンドをバンク内アドレスとともに送信する（ステップＳ１２）。

マイクロコントローラ２０は、指定されたバンク内アドレスを、タイル１０ａ内のワード線アドレスおよびビット線アドレスに変換し、各タイル１０ａに対して、ワード線アドレスおよびビット線アドレスを設定する（ステップＳ１３）。マイクロコントローラ２０は、メモリセルアレイ１０に対して、各種制御信号（制御信号ｃｔｌ）を印可する。これにより、タイル１０ａは、読み出し対象である各メモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して読み出し用の電圧（および電流Ｉｓｎｓ）を印可する（ステップＳ１４、図９）。マイクロコントローラ２０は、読み出し対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む（ステップＳ１５）。

Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドを受信した後、所定の期間Δｘが経過したタイミングで、各バンク４１０－ｋのマイクロコントローラ２０にデータ読み出しを指令する。所定の期間Δｘとは、メモリコントローラ３００から読み出しコマンドを受信してから、センスラッチにデータを取り込むまでの期間に相当する。

各バンク４１０－ｋにおいて、マイクロコントローラ２０は、Ｉｎｔｅｒｆａｃｅ回路４３０からの指令に従って、各タイル１０ａのセンスラッチから１ビットのデータを読み出し、それにより得られたｎビットのデータをＩｎｔｅｒｆａｃｅ回路４３０に送信する（ステップＳ１６）。Ｉｎｔｅｒｆａｃｅ回路４３０は、各バンク４１０－ｋから得られたｎビットのデータからなるｎ×ｋビットの読み出しデータをメモリコントローラ３００に送信する（ステップＳ１７）。このようにして、読み出し動作が行われる。

（書き込み（セット,リセット）動作）
図１１は、メモリ部２００における書き込み（セット,リセット）動作の一例を表したものである。メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、書き込みコマンドおよび物理アドレスを、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する（ステップＳ２１）。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する（ステップＳ２２）。

Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から書き込みコマンド、物理アドレスおよび書き込みデータを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ２０に、コマンドアドレスバスを介して書き込みコマンドおよびバンク内アドレスを送信する（ステップＳ２３）。このとき、Ｉｎｔｅｒｆａｃｅ回路４３０は、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ２０に、データバスを介して書き込みデータを送信する（ステップＳ２４）。マイクロコントローラ２０は、受信した書き込みデータを、各タイル１０ａのライトラッチに１ビットずつ保持させる。続いて、マイクロコントローラ２０は、読み出し(センス)動作におけるステップＳ１３、Ｓ１４、Ｓ１５と同様の動作を行うことにより、書き込み対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む（ステップＳ２５）。

次に、マイクロコントローラ２０は、各タイル１０ａにおけるライトラッチおよびセンスラッチに保持された値に基づいて以下の論理演算を行い、セットラッチおよびリセットラッチの値を決定する（ステップＳ２６）。
１．ライトラッチの値＝センスラッチの値のとき、当該タイル１０ａに書き込み動作を行う必要がないので、マイクロコントローラ２０は、セットラッチおよびリセットラッチの値を０とする。
２．ライトラッチの値＝１、センスラッチの値＝０のとき、当該タイル１０ａにセット動作を行う必要があるので、マイクロコントローラ２０は、セットラッチの値を１に設定するとともに、リセットラッチの値を０に設定する。
３．ライトラッチの値＝０、センスラッチの値＝１のとき、当該タイル１０ａにリセット動作を行う必要があるので、マイクロコントローラ２０は、セットラッチの値を０に設定するとともに、リセットラッチの値を１に設定する。

続いて、マイクロコントローラ２０は、メモリセルアレイ１０に対して、各種制御信号（制御信号ｃｔｌ）を印可する。これにより、タイル１０ａは、セット対象である各タイル１０ａのメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してセット用の電圧（および電流Ｉｓｅｔ）を印可する（ステップＳ２７、図９）。マイクロコントローラ２０は、セット対象である各メモリセルＭＣにデータを書き込む。このとき、マイクロコントローラ２０は、セット対象である各メモリセルＭＣに対してセット動作を行っている最中に、リセット対象である各タイル１０ａのメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してリセット用の電圧（および電流Ｉｒｓｔ）を所定の単位（例えば行）ごとに順次、印可する（ステップＳ２８、図９）。これにより、レギュレータ３０ａの最大負荷電流を、リセット動作の必要な各タイル１０ａに対してリセット動作を同時に行ったときと比べて、リセット動作の分割数をｄとしたとき、１／ｄ倍に軽減することができる。

［効果］
次に、本実施の形態に係る情報処理システムの効果について説明する。

本実施の形態では、セット対象の複数のメモリセルＭＣに対してセット動作が同時に行われるとともに、リセット対象の複数のメモリセルＭＣに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作が行われる。これにより、リセット対象の複数のメモリセルＭＣに対してリセット動作が同時に行われた場合と比べて、内部電源部３０の最大負荷電流を低く抑えることができる。その結果、配線抵抗やメモリセルＭＣに流す電流による電圧降下も低く抑えることができるので、内部電圧に起因する動作不良を抑制することができる。

本実施の形態では、書き込みコマンド、書き込みデータおよびアドレスデータ（論理アドレス）の入力に応じてセット動作およびリセット動作が行われる。これにより、１つの書き込みコマンドの入力に応じて、アドレスデータに対応する複数のメモリセルＭＣに対して書き込みデータを書き込む際に、セット対象の複数のメモリセルＭＣに対してセット動作が同時に行われるとともに、リセット対象の複数のメモリセルＭＣに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作が行われる。これにより、リセット対象の複数のメモリセルＭＣに対してリセット動作が同時に行われた場合と比べて、内部電源部３０の最大負荷電流を低く抑えることができる。その結果、配線抵抗やメモリセルＭＣに流す電流による電圧降下も低く抑えることができるので、内部電圧に起因する動作不良を抑制することができる。

本実施の形態では、複数のメモリセルＭＣは、マイクロコントローラ２０との関係で行列状に配置されており、マイクロコントローラ２０によって、複数のメモリセルＭＣに対して行ごとに順次、リセット動作が行われる。これにより、リセット対象の複数のメモリセルＭＣに対してリセット動作が同時に行われた場合と比べて、内部電源部３０の最大負荷電流を低く抑えることができる。その結果、配線抵抗やメモリセルＭＣに流す電流による電圧降下も低く抑えることができるので、内部電圧に起因する動作不良を抑制することができる。

本実施の形態では、セット動作のときにメモリセルＭＣにセット電流Ｉｓｅｔを流すのに必要な電圧と、リセット動作のときにメモリセルＭＣに、セット電流Ｉｓｅｔの波高値よりも大きな波高値のリセット電流Ｉｒｓｔを流すのに必要な電圧とを生成するレギュレータ３０ａがバンク４１０－ｋ内に設けられている。そして、マイクロコントローラ２０によって、セット動作のときに各メモリセルＭＣに対して、セット電流Ｉｓｅｔを流すのに必要な電圧が供給されるとともに、リセット動作のときに各メモリセルＭＣに対して、リセット電流Ｉｒｓｔを流すのに必要な電圧が供給されるように、メモリセルアレイ１０が制御される。これにより、マイクロコントローラ２０によって、複数のメモリセルＭＣに対して行ごとに順次、リセット動作を行うことにより、内部電源部３０の最大負荷電流低く抑えることができる。その結果、配線抵抗やメモリセルＭＣに流す電流による電圧降下も低く抑えることができるので、内部電圧に起因する動作不良を抑制することができる。

本実施の形態では、各メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲと、双方向ダイオード特性を有する選択素子ＳＥとの直列構造を有している。これにより、マイクロコントローラ２０によって、抵抗変化素子ＶＲの抵抗値の高低を制御することにより、書き換え可能なメモリセルアレイユニット４００を実現することができる。

＜２．変形例＞
次に、上記実施の形態に係る情報処理システムの変形例について説明する。

図１２は、比較例に係るタイルの一部の概略構成を表したものである。例えば、図１２に示したように、内部電源部３０に近い位置にあるタイル１０ａ内のメモリセルＭＣにおいて、ビット線ｂｌに＋４．５Ｖ、ワード線ｗｌに－３．７Ｖが印可されると、メモリセルＭＣがオンして、セル電流Ｉｃが５０μＡに達する。すると、選択素子ＳＥ２の電流制限機能により、メモリセルＭＣのうち、ワード線ｗｌ側の電圧Ｖｗｌが－３．７Ｖから１．３Ｖに上昇する。ワード線ｗｌ側の電圧Ｖｗｌが１．３Ｖに達すると、トランジスタＴＲ２内の寄生ダイオードがオンして、基板へ電流Ｉａが流れる。この電流Ｉａは選択素子ＳＥ２を迂回するので、その分だけメモリセルＭＣには過電流が流れ、配線抵抗やメモリセルＭＣに流す電流Ｉｃによる電圧降下が大きくなる。その結果、レギュレータ３０ａの負荷が増加し、書き込み不良につながる可能性がある。

一方、上記実施の形態において、例えば、図１３に示したように、ｇｂｌデコーダ１１３ａ内の、内部電源部３０ａからメモリセルＭＣに対して供給される電流Ｉｃの経路（以下、「電流経路α」と称する。）に可変抵抗回路Ｒｖが設けられていてもよい。この場合、マイクロコントローラ２０は、制御信号ｒ＿ｂを可変抵抗回路Ｒｖに印加することにより、可変抵抗回路Ｒｖの抵抗値を制御する。マイクロコントローラ２０は、例えば、メモリコントローラ３００から書き込みコマンドとともに入力されたアドレスデータ（論理アドレス）に基づいて制御信号ｒ＿ｂを生成し、生成した制御信号ｒ＿ｂを可変抵抗回路Ｒｖに入力することにより、可変抵抗回路Ｒｖの抵抗値を制御する。可変抵抗回路Ｒｖは電流経路αに配置されている。

ｌｗｌデコーダ１１２ｂには、電流経路αにおける過電流を制限する電流制限回路の一具体例として、選択素子ＳＥ２が設けられている。選択素子ＳＥ２は電流経路αに配置されている

マイクロコントローラ２０は、例えば、アドレスデータに対応するメモリセルＭＣが内部電源部３０ａに近い位置に設けられている場合には、アドレスデータに対応するメモリセルＭＣ内の可変抵抗回路Ｒｖの抵抗値を、内部電源部３０ａから離れた位置にあるメモリセルＭＣ内の可変抵抗回路Ｒｖの抵抗値よりも大きくする。これにより、内部電源部３０ａに近い位置に設けられたメモリセルＭＣにおいて、基板へ流れる電流Ｉａを低減することができる。その結果、レギュレータ３０ａの負荷が低下し、書き込み不良の発生を低減することができる。

（書き込み（セット,リセット）動作）
図１４は、本変形例に係るメモリ部２００における書き込み（セット,リセット）動作の一例を表したものである。メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、上記実施の形態におけるステップＳ２１～２６を実行する（図１４）。

続いて、マイクロコントローラ２０は、アドレスデータ（論理アドレス）に基づいて制御信号ｒ＿ｂを生成し、生成した制御信号ｒ＿ｂを可変抵抗回路Ｒｖに入力することにより、可変抵抗回路Ｒｖの抵抗値を所定の値に設定する（ステップＳ２９、図１４）。マイクロコントローラ２０は、例えば、アドレスデータに対応するメモリセルＭＣが内部電源部３０ａに近い位置に設けられている場合には、アドレスデータに対応するメモリセルＭＣ内の可変抵抗回路Ｒｖの抵抗値を、内部電源部３０ａから離れた位置にあるメモリセルＭＣ内の可変抵抗回路Ｒｖの抵抗値よりも大きくする。これにより、内部電源部３０ａに近い位置に設けられたメモリセルＭＣにおいて、基板へ流れる電流Ｉａを低減することができる。その結果、レギュレータ３０ａの負荷が低下し、書き込み不良の発生を低減することができる。

続いて、マイクロコントローラ２０は、メモリセルアレイ１０に対して、各種制御信号（制御信号ｃｔｌ）を印可する。これにより、タイル１０ａは、セット対象である各タイル１０ａのメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してセット用の電圧（および電流Ｉｓｅｔ）を印可する（ステップＳ２７、図１４）。マイクロコントローラ２０は、セット対象である各メモリセルＭＣにデータを書き込む。このとき、マイクロコントローラ２０は、セット対象である各メモリセルＭＣに対してセット動作を行っている最中に、リセット対象である各タイル１０ａのメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してリセット用の電圧（および電流Ｉｒｓｔ）を所定の単位（例えば行）ごとに順次、印可する（ステップＳ２８、図１４）。これにより、レギュレータ３０ａの最大負荷電流を、リセット動作の必要な各タイル１０ａに対してリセット動作を同時に行ったときと比べて、リセット動作の分割数をｄとしたとき、１／ｄ倍に軽減することができる。

以上、実施の形態およびその変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。

また、例えば、本開示は以下のような構成を取ることができる。
（１）
内部電源部と、
前記内部電源部を共有する書込み可能な複数の不揮発性メモリセルを含むメモリセルアレイと、
前記複数の不揮発性メモリセルのうちの一部である複数の第１の不揮発性メモリセルに対してセット動作を同時に行うとともに、前記複数の不揮発性メモリセルのうち、前記複数の第１の不揮発性メモリセルとは異なる複数の第２の不揮発性メモリセルに対して、前記セット動作を行っている期間内に所定の単位ごとに順次、リセット動作を行うマイクロコントローラと
を備えた
メモリセルアレイユニット。
（２）
書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて前記セット動作および前記リセット動作を行う
（１）に記載のメモリセルアレイユニット。
（３）
前記複数の不揮発性メモリセルは、前記マイクロコントローラとの関係で行列状に配置されており、
前記マイクロコントローラは、前記複数の第２の不揮発性メモリセルに対して行ごとに順次、前記リセット動作を行う
（１）または（２）に記載のメモリセルアレイユニット。
（４）
前記内部電源部は、前記セット動作のときに前記第１の不揮発性メモリセルにセット電流を流すのに必要な第１の電圧と、前記リセット動作のときに前記第２の不揮発性メモリセルに、前記セット電流の波高値よりも大きな波高値のリセット電流を流すのに必要な第２の電圧とを生成するレギュレータを有し、
前記マイクロコントローラは、前記セット動作のときに各前記第１の不揮発性メモリセルに対して前記第１の電圧が供給されるとともに、前記リセット動作のときに各前記第２の不揮発性メモリセルに対して前記第３の電圧が供給されるように、前記メモリセルアレイを制御する
（１）ないし（３）のいずれか１つに記載のメモリセルアレイユニット。
（５）
各前記不揮発性メモリセルは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子と、双方向ダイオード特性を有する選択素子との直列構造を有する
（１）ないし（４）のいずれか１つに記載のメモリセルアレイユニット。
（６）
書込み可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルを駆動する駆動部とを含むメモリセルアレイと、
前記メモリセルアレイに対して電流を供給する内部電源部と、
書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて前記駆動部の制御を行うマイクロコントローラと
を備え、
前記駆動部は、
前記内部電源部から前記不揮発性メモリセルに対して供給される電流の経路に設けられた可変抵抗回路と、
前記経路における過電流を制限する電流制限回路と
を有する
メモリセルアレイユニット。
（７）
前記マイクロコントローラは、前記アドレスデータに基づいて前記可変抵抗回路の抵抗値を制御する
（６）に記載のメモリセルアレイユニット。
（８）
前記可変抵抗回路および前記電流制限回路は、前記経路に配置されている
（６）または（７）に記載のメモリセルアレイユニット。
（９）
各前記不揮発性メモリセルは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子と、双方向ダイオード特性を有する選択素子との直列構造を有する
（６）ないし（８）のいずれか１つに記載のメモリセルアレイユニット。

本開示の第１の側面に係るメモリセルアレイユニットでは、複数の第１の不揮発性メモリセルに対してセット動作が同時に行われるとともに、複数の第２の不揮発性メモリセルに対して、セット動作を行っている期間内に所定の単位ごとに順次、リセット動作が行われる。これにより、複数の第２の不揮発性メモリセルに対してリセット動作が同時に行われた場合と比べて、内部電源部の最大負荷電流を低く抑えることができる。その結果、配線抵抗や不揮発性メモリセルに流す電流による電圧降下も低く抑えることができるので、内部電圧に起因する動作不良を抑制することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

本開示の第２の側面に係るメモリセルアレイユニットでは、内部電源部から不揮発性メモリセルに対して供給される電流の経路に設けられた可変抵抗回路が、書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて制御される。これにより、例えば、書き込み対象の不揮発性メモリセルの、内部電源部との位置関係に応じて可変抵抗回路の抵抗値を調整することが可能である。その結果、可変抵抗回路が設けられていない場合と比べて、書き込み対象の各不揮発性メモリセルに対して流れる電流がより均一となるので、内部電圧に起因する動作不良を抑制することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

１０…メモリセルアレイ、１０ａ…タイル、２０…マイクロコントローラ、２１…レベルシフタ、３０…内部電源部、３０ａ…レギュレータ、１００…ホストコンピュータ、１１１，１１１ａ，１１１ｂ…メモリセルアレイ、１１２…ｗｌデコーダ、１１２ａ…ｇｗｌデコーダ、１１２ｂ…ｌｗｌデコーダ、１１３…ｂｌデコーダ、１１３ａ…ｇｂｌデコーダ、１１３ｂ…ｌｂｌデコーダ、１１４…電圧スイッチ、１１５…ラッチ、１１６…センスアンプ、２００…メモリ部、３００…メモリコントローラ、４００…メモリセルアレイユニット、４００－１，４００－２，４００－ｊ，４００－ｍ…ダイ、４１０－１，４１０－２，４１０－ｋ，４１０－ｚ…バンク、４２０…Ｐｅｒｉｐｈｅｒｙ回路、４３０…Ｉｎｔｅｒｆａｃｅ回路、５００…電源部、ｃｔｌ…制御信号、Ｉｃ…セル電流、ｌｂｌ…下部ビット線、Ｉｒｓｔ，Ｉｒｓｔ１，Ｉｒｓｔ２，Ｉｒｓｔ３…リセット電流、Ｉｓｅｔ…セット電流、Ｉｓｎｓ…センス電流、ｌｗｌ…下部ワード線、ＭＣ…メモリセル、Ｒｖ…可変抵抗回路、ｒ＿ｂ…制御信号、ＳＥ，ＳＥ１，ＳＥ２…選択素子、ＴＲ１，Ｔｒ２…トランジスタ、ｕｂｌ…上部ビット線、ｕｗｌ…上部ワード線、Ｖｗｌ…ワード線電圧、Ｖｂｌ…ビット線電圧、ＶＲ…抵抗変化素子。

Claims (9)

1. 内部電源部と、
   前記内部電源部を共有する書込み可能な複数の不揮発性メモリセルを含むメモリセルアレイと、
   前記複数の不揮発性メモリセルのうちの一部である複数の第１の不揮発性メモリセルに対してセット動作を同時に行うとともに、前記複数の不揮発性メモリセルのうち、前記複数の第１の不揮発性メモリセルとは異なる複数の第２の不揮発性メモリセルに対して、前記セット動作を行っている期間内に所定の単位ごとに順次、リセット動作を行うマイクロコントローラと
   を備えた
   メモリセルアレイユニット。
2. 書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて前記セット動作および前記リセット動作を行う
   請求項１に記載のメモリセルアレイユニット。
3. 前記複数の不揮発性メモリセルは、前記マイクロコントローラとの関係で行列状に配置されており、
   前記マイクロコントローラは、前記複数の第２の不揮発性メモリセルに対して行ごとに順次、前記リセット動作を行う
   請求項１に記載のメモリセルアレイユニット。
4. 前記内部電源部は、前記セット動作のときに前記第１の不揮発性メモリセルにセット電流を流すのに必要な第１の電圧と、前記リセット動作のときに前記第２の不揮発性メモリセルに、前記セット電流の波高値よりも大きな波高値のリセット電流を流すのに必要な第２の電圧とを生成するレギュレータを有し、
   前記マイクロコントローラは、前記セット動作のときに各前記第１の不揮発性メモリセルに対して前記第１の電圧が供給されるとともに、前記リセット動作のときに各前記第２の不揮発性メモリセルに対して前記第３の電圧が供給されるように、前記メモリセルアレイを制御する
   請求項１に記載のメモリセルアレイユニット。
5. 各前記不揮発性メモリセルは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子と、双方向ダイオード特性を有する選択素子との直列構造を有する
   請求項１に記載のメモリセルアレイユニット。
6. 書込み可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルを駆動する駆動部とを含むメモリセルアレイと、
   前記メモリセルアレイに対して電流を供給する内部電源部と、
   書き込みコマンド、書き込みデータおよびアドレスデータの入力に応じて前記駆動部の制御を行うマイクロコントローラと
   を備え、
   前記駆動部は、
   前記内部電源部から前記不揮発性メモリセルに対して供給される電流の経路に設けられた可変抵抗回路と、
   前記経路における過電流を制限する電流制限回路と
   を有する
   メモリセルアレイユニット。
7. 前記マイクロコントローラは、前記アドレスデータに基づいて前記可変抵抗回路の抵抗値を制御する
   請求項６に記載のメモリセルアレイユニット。
8. 前記可変抵抗回路および前記電流制限回路は、前記経路に配置されている
   請求項６に記載のメモリセルアレイユニット。
9. 各前記不揮発性メモリセルは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子と、双方向ダイオード特性を有する選択素子との直列構造を有する
   請求項６に記載のメモリセルアレイユニット。

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