JP2022085899A - Semiconductor element and semiconductor device including the same - Google Patents

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Young-Geun Park
周浩 李
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Abstract

To provide a semiconductor element and a semiconductor device including the same.SOLUTION: A semiconductor element includes a first electrode, a second electrode disposed apart from the first electrode, and a dielectric layer disposed between the first electrode and the second electrode and containing two or more elements as a dopant material. The dielectric layer may contain, as a base material, metal oxide with a dielectric constant of 20 or more and 70 or less and contain the Group-3 element and the Group-5 element as the dopant material. The Group-3 element may include Sc, Y, B, Al, Ga, In, and/or Ti. The Group-5 element may include V, Nb, Ta, N, P, As, Sb, and/or Bi.SELECTED DRAWING: Figure 1

Description

本発明は、半導体素子及びそれを含む半導体装置に関する。 The present invention relates to a semiconductor device and a semiconductor device including the semiconductor device.

電子装置のダウン・スケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）により、電子装置内で半導体素子が占める空間も縮小されている。それにより、キャパシタのような半導体素子が小型化するにつれて、キャパシタの誘電体層の薄型化も要求される。しかし、そのような場合、キャパシタの誘電体層を通じて漏れ電流が大きく発生し、素子駆動が困難になる。 Due to down-scaling of the electronic device, the space occupied by the semiconductor element in the electronic device is also reduced. As a result, as semiconductor devices such as capacitors become smaller, it is also required to make the dielectric layer of the capacitor thinner. However, in such a case, a large leakage current is generated through the dielectric layer of the capacitor, which makes it difficult to drive the element.

本発明が解決しようとする課題は、高い誘電率を有し、かつ漏れ電流値が低い誘電体層、それを含む半導体素子及び半導体装置を提供することである。 An object to be solved by the present invention is to provide a dielectric layer having a high dielectric constant and a low leakage current value, and a semiconductor element and a semiconductor device including the dielectric layer.

一実施形態による半導体素子は、第１電極、第１電極と離隔されて配置される第２電極、及び第１電極と第２電極との間に配置され、２つ以上の元素をドーパント物質として含む誘電体層を含む。 The semiconductor element according to one embodiment is arranged between a first electrode, a second electrode separated from the first electrode, and between the first electrode and the second electrode, and two or more elements are used as a dopant substance. Includes a dielectric layer.

誘電体層は、誘電定数が２０以上かつ７０以下である金属酸化物を母材とし、３族元素と５族元素をドーパント物質として含んでもよい。 The dielectric layer may contain a metal oxide having a dielectric constant of 20 or more and 70 or less as a base material, and a Group 3 element and a Group 5 element as a dopant substance.

母材の金属酸化物は、Ｈｆ、Ｚｒ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ、Ｔｉ及びＬｕのうち選択される１つまたは２つ以上の金属を含んでもよい。 The metal oxide of the base material may contain one or more selected metals among Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti and Lu.

３族元素は、Ｓｃ、Ｙ、Ｂ、Ａｌ、Ｇａ、Ｉｎ及び／またはＴｌを含んでもよく、５族元素は、Ｖ、Ｎｂ、Ｔａ、Ｎ、Ｐ、Ａｓ、Ｓｂ及び／またはＢｉを含んでもよい。３族元素及び／または５族元素は、ｄ軌道を有する元素であってもよく、例えば、３族元素は、Ｓｃ及び／またはＹであり、５族元素は、Ｖ、Ｎｂ及び／またはＴａでもある。 Group 3 elements may include Sc, Y, B, Al, Ga, In and / or Tl, and Group 5 elements may include V, Nb, Ta, N, P, As, Sb and / or Bi. good. Group 3 and / or Group 5 elements may be elements with d-orbitals, for example, Group 3 elements are Sc and / or Y, and Group 5 elements are V, Nb and / or Ta. be.

３族元素と５族元素は、誘電体層内で互いに酸素原子を共有する構造のドーパント対として存在することができる。また、誘電体層は、当該ドーパント対を２つ以上含み、２つのドーパント対間の距離は、母材の金属のイオン半径の６倍以下でもある。 Group 3 and Group 5 elements can exist as dopant pairs of structures that share oxygen atoms with each other in the dielectric layer. Further, the dielectric layer contains two or more such dopant pairs, and the distance between the two dopant pairs is also 6 times or less the ionic radius of the metal of the base material.

３族元素と５族元素を含むコ・ドーパント物質は、母材に対する置換形成エネルギーが０より小さい。 The co-dopant material containing Group 3 and Group 5 elements has a substitution formation energy of less than 0 with respect to the base material.

本発明によれば、高い誘電率を有し、かつ漏れ電流の遮断／低減特性に優れた誘電体層、それを含む半導体素子及び半導体装置が提供されることが可能である。そのような半導体素子は、向上した集積度を具現することができ、電子装置の小型化に寄与することができる。 According to the present invention, it is possible to provide a dielectric layer having a high dielectric constant and excellent breaking / reducing characteristics of leakage current, and a semiconductor element and a semiconductor device including the dielectric layer. Such a semiconductor element can realize an improved degree of integration and can contribute to miniaturization of an electronic device.

一実施形態による半導体素子の模式図である。It is a schematic diagram of the semiconductor element by one Embodiment. 一実施形態による誘電体層の原子配列構造を示す模式図である。It is a schematic diagram which shows the atomic arrangement structure of the dielectric layer by one Embodiment. 一実施形態による誘電体層の原子配列構造を示す模式図である。It is a schematic diagram which shows the atomic arrangement structure of the dielectric layer by one Embodiment. 一実施形態による半導体装置の模式図である。It is a schematic diagram of the semiconductor device by one Embodiment. 一実施形態による半導体装置を示すレイアウト図である。It is a layout diagram which shows the semiconductor device by one Embodiment. 図４の半導体装置のＡ－Ａ’線の断面図である。FIG. 3 is a cross-sectional view taken along the line AA'of the semiconductor device of FIG. 図４の半導体装置のＡ－Ａ’線の断面図である。FIG. 3 is a cross-sectional view taken along the line AA'of the semiconductor device of FIG. 一実施形態による電子装置に適用可能な素子アーキテクチャを概略的に示す概念図である。It is a conceptual diagram schematically showing the element architecture applicable to the electronic device by one Embodiment. 一実施形態による電子装置に適用可能な素子アーキテクチャを概略的に示す概念図である。It is a conceptual diagram schematically showing the element architecture applicable to the electronic device by one Embodiment. 本発明の一実施形態による積層セラミックキャパシタ（ＭＬＣＣ）の概略図である。It is a schematic diagram of the laminated ceramic capacitor (MLCC) by one Embodiment of this invention. 一実施形態によるキャパシタを含む電子装置の概略図である。It is a schematic diagram of the electronic device including the capacitor by one Embodiment.

本明細書で使用される用語は、単に特定の実施形態を説明するために使用されたものであり、技術的思想を限定しようとする意図ではない。「上部」や「上」と記載されたものは、接触してすぐ上下左右にあるものだけでなく、非接触で上下左右にあるものも含む。 The terms used herein are used solely to describe a particular embodiment and are not intended to limit technical ideas. Those described as "upper" and "upper" include not only those that are immediately up, down, left, and right after contact, but also those that are non-contact and are up, down, left, and right.

単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。「含む」または「有する」などの用語は、特に逆になる記載がない限り、明細書上に記載された特徴、数、段階、動作、構成要素、部品、成分、材料、またはそれらの組み合わせが存在するということを示すものであり、１つまたはそれ以上の他の特徴、数、段階、動作、構成要素、部品、成分、材料、またはそれらの組み合わせの存在または付加の可能性をあらかじめ排除するものではないと理解されなければならない。 A singular expression includes multiple expressions unless it is explicitly defined in the context. Terms such as "contain" or "have" refer to the features, numbers, stages, actions, components, parts, components, materials, or combinations thereof described herein, unless otherwise stated to be reversed. It indicates the existence and precludes the existence or addition of one or more other features, numbers, stages, actions, components, parts, components, materials, or combinations thereof. It must be understood that it is not a thing.

「第１」、「第２」、「第３」などの用語は、多様な構成要素を説明するのに使用されるが、１つの構成要素を他の構成要素から区別する目的にのみ使用され、構成要素の順序、種類などが限定されるものではない。また、「ユニット」、「手段」、「モジュール」、「…部」などの用語は、ある１つの機能や動作を処理する包括的な構成の単位を意味し、それは、ハードウェアまたはソフトウェアにより具現されたり、ハードウェアとソフトウェアとの結合により具現されたりする。 Terms such as "first," "second," and "third" are used to describe a variety of components, but only to distinguish one component from another. , The order and types of components are not limited. Also, terms such as "unit", "means", "module", "... part" mean a comprehensive unit of configuration that processes a function or operation, which is embodied by hardware or software. Or embodied by the combination of hardware and software.

以下、添付された図面を参照して、実施形態について詳細に説明する。以下の図面において、同一参照符号は、同一構成要素を指し、図面上において、各構成要素の大きさ（層、領域などの幅、厚みなど）は、説明の明瞭性と便宜上、誇張されうる。一方、以下に述べられる実施形態は、単に例示的なものに過ぎず、当該実施形態から多様な変形が可能である。 Hereinafter, embodiments will be described in detail with reference to the attached drawings. In the following drawings, the same reference numerals refer to the same components, and the size of each component (width, thickness, etc. of layers, regions, etc.) may be exaggerated in the drawings for the sake of clarity and convenience of description. On the other hand, the embodiments described below are merely exemplary, and various modifications can be made from the embodiments.

一側面によれば、漏れ電流が低く、かつ向上した電気容量を有する半導体素子が提供されることが可能である。該半導体素子は、キャパシタでもある。 According to one aspect, it is possible to provide a semiconductor device having a low leakage current and an improved electric capacity. The semiconductor element is also a capacitor.

図１は、一実施形態によるキャパシタの模式図である。図１を参照すれば、キャパシタ１は、第１電極１００、第１電極１００と離隔されて配置される第２電極２００、及び第１電極１００と第２電極２００との間に配置される誘電体層３００を含む。 FIG. 1 is a schematic diagram of a capacitor according to an embodiment. Referring to FIG. 1, the capacitor 1 is a first electrode 100, a second electrode 200 arranged apart from the first electrode 100, and a dielectric arranged between the first electrode 100 and the second electrode 200. Includes body layer 300.

第１電極１００は、基板（図示せず）上に配置可能である。基板は、キャパシタを支持する構造物の一部であるか、あるいはキャパシタと連結される素子の一部でもある。基板は、半導体物質パターン、絶縁物質パターン及び／または伝導性物質パターンを含んでもよい。基板は、例えば、図５及び図６を参照して後述するように、基板１１’、ゲートスタック１２、層間絶縁層１５、コンタクト構造物２０’及び／またはビットライン構造物１３を含んでもよい。また、基板は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムホスファイド（ＩｎＰ）などのような半導体物質を含んでもよく、及び／またはシリコン酸化物、シリコン窒化物、またはシリコン酸窒化物などのような絶縁性物質を含んでもよい。 The first electrode 100 can be arranged on a substrate (not shown). The substrate is either part of the structure that supports the capacitor or part of the element that is coupled to the capacitor. The substrate may include a semiconductor material pattern, an insulating material pattern and / or a conductive material pattern. The substrate may include, for example, a substrate 11', a gate stack 12, an interlayer insulating layer 15, a contact structure 20' and / or a bitline structure 13, as will be described later with reference to FIGS. 5 and 6. Further, the substrate may be, for example, silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), indium phosphide (InP), or the like. It may contain a semiconductor material and / or an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.

第２電極２００は、第１電極１００と離隔されて対向するように配置可能である。第１電極１００及び／または第２電極２００は、それぞれ独立して金属、金属窒化物、金属酸化物またはそれらの組み合わせを含んでもよい。具体的には、第１電極１００及び／または第２電極２００は、それぞれ独立してルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、白金（Ｐｔ）などの金属、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ニオブ窒化物（ＮｂＮ）、モリブデン窒化物（ＭｏＮ）、コバルト窒化物（ＣｏＮ）、タングステン窒化物（ＷＮ）などの導電性金属窒化物、及び／または白金酸化物（ＰｔＯ）、イリジウム酸化物（ＩｒＯ２）、ルテニウム酸化物（ＲｕＯ２）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ３）、バリウムストロンチウムルテニウム酸化物（（Ｂａ，Ｓｒ）ＲｕＯ３）、カルシウムルテニウム酸化物（ＣａＲｕＯ３）、ランタンストロンチウムコバルト酸化物（（Ｌａ，Ｓｒ）ＣｏＯ３）などの導電性金属酸化物を含んでもよい。 The second electrode 200 can be arranged so as to be separated from the first electrode 100 and face each other. The first electrode 100 and / or the second electrode 200 may independently contain a metal, a metal nitride, a metal oxide, or a combination thereof. Specifically, the first electrode 100 and / or the second electrode 200 independently have ruthenium (Ru), titanium (Ti), tantalum (Ta), niobium (Nb), iridium (Ir), and molybdenum (Mo). ), Metals such as tungsten (W) and platinum (Pt), titanium nitride (TiN), tantalum nitride (TaN), niobide nitride (NbN), molybdenum nitride (MoN), cobalt nitride (CoN), Conductive metal nitrides such as tungsten nitride (WN) and / or platinum oxide (PtO), iridium oxide (IrO 2 ), ruthenium oxide (RuO 2 ), strontium ruthenium oxide (SrRuO 3 ), barium It may contain a conductive metal oxide such as strontium lutenium oxide ((Ba, Sr) RuO 3 ), calcium ruthenium oxide (CaRuO 3 ), lanthanum strontium cobalt oxide ((La, Sr) CoO 3 ).

例えば、第１電極１００及び／または第２電極２００は、それぞれ独立してＭＭ’Ｎで表現される金属窒化物を含んでもよい。Ｍは、金属元素であり、Ｍ’は、Ｍと異なる元素であり、Ｎは、窒素である。そのような金属窒化物は、元素Ｍ’がドーピングされたＭＮ金属窒化物を含むこともできる。Ｍは、Ｂｅ、Ｂ、Ｎａ、Ｍｇ、Ａｌ、Ｓｉ、Ｋ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｒｂ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｃｓ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｐｏ、Ｆｒ、Ｒａ、Ａｃ、Ｔｈ、Ｐａ及びＵのうち選択される１つまたは２つ以上の元素でもある。Ｍ’は、Ｈ、Ｌｉ、Ａｓ、Ｓｅ、Ｎ、Ｏ、Ｐ、Ｓ、Ｂｅ、Ｂ、Ｎａ、Ｍｇ、Ａｌ、Ｓｉ、Ｋ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｒｂ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｃｓ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｐｏ、Ｆｒ、Ｒａ、Ａｃ、Ｔｈ、Ｐａ及びＵのうち選択される１つまたは２つ以上の元素でもある。金属窒化物ＭＭ’Ｎにおいて、Ｍ、Ｍ’、Ｎの組成比をｘ：ｙ：ｚとするとき、０≦ｘ≦２、０≦ｙ≦２、０＜ｚ≦４であり、ｘとｙのうち１つは０ではない。 For example, the first electrode 100 and / or the second electrode 200 may each independently contain a metal nitride represented by MM'N. M is a metallic element, M'is an element different from M, and N is nitrogen. Such metal nitrides can also include MN metal nitrides doped with the element M'. M is Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr. , Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho , Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa and U. It is also one or more elements. M'is H, Li, As, Se, N, O, P, S, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, It is also one or more selected elements of Po, Fr, Ra, Ac, Th, Pa and U. In the metal nitride MM'N, when the composition ratio of M, M', and N is x: y: z, 0 ≦ x ≦ 2, 0 ≦ y ≦ 2, 0 <z ≦ 4, and x and y. One of them is not zero.

第１電極１００及び／または第２電極２００は、それぞれ独立して単一の物質層、または複数の物質層の積層構造である。例えば、第１電極１００及び／または第２電極２００は、それぞれ独立してチタン窒化物（ＴｉＮ）の単一層、またはニオブ窒化物（ＮｂＮ）の単一層でもある。あるいは、第１電極１００及び／または第２電極２００は、チタン窒化物（ＴｉＮ）を含む第１電極層と、ニオブ窒化物（ＮｂＮ）を含む第２電極層とを含む積層構造を有することもできる。 The first electrode 100 and / or the second electrode 200 are independently a single material layer or a laminated structure of a plurality of material layers. For example, the first electrode 100 and / or the second electrode 200 are independently a single layer of titanium nitride (TiN) or a single layer of niobium nitride (NbN). Alternatively, the first electrode 100 and / or the second electrode 200 may have a laminated structure including a first electrode layer containing titanium nitride (TiN) and a second electrode layer containing niobium nitride (NbN). can.

誘電体層３００は、誘電定数が２０以上かつ７０以下である金属酸化物を母材（ｂａｓｅ ｍａｔｅｒｉａｌ）とし、３族元素と５族元素をドーパント物質として含んでもよい。 The dielectric layer 300 may contain a metal oxide having a dielectric constant of 20 or more and 70 or less as a base material and a Group 3 element and a Group 5 element as a dopant substance.

母材は、Ｈｆ、Ｚｒ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ、Ｔｉ及びＬｕのうち選択される１つまたは２つ以上の金属を含む金属酸化物でもある。具体的には、母材は、それぞれ独立してハフニウムオキサイド（ＨｆＯ２）、ハフニウムシリコンオキサイド（ＨｆＳｉＯ４）、ジルコニウムオキサイド（ＺｒＯ２）、ハフニウムジルコニウムオキサイド（ＨｆＺｒＯ２）、ジルコニウムシリコンオキサイド（ＺｒＳｉＯ４）、チタンオキサイド（ＴｉＯ２）、ストロンチウムチタンオキサイド（ＳｒＴｉＯ３）などを含んでもよい。また、母材は、アルミニウムオキシナイトライド（ＡｌＯＮ）、ジルコニウムオキシナイトライド（ＺｒＯＮ）、ハフニウムオキシナイトライド（ＨｆＯＮ）などのような金属窒化酸化物、ＺｒＳｉＯＮ、ＨｆＳｉＯＮなどのようなシリケート、またはＺｒＡｌＯＮ、ＨｆＡｌＯＮなどのようなアルミネートを含んでもよい。 The base metal is also a metal oxide containing one or more selected metals from Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti and Lu. Specifically, the base materials are independently hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSiO 4 ), zirconium oxide (ZrO 2 ), hafnium zirconium oxide (HfZrO 2 ), and zirconium silicon oxide (ZrSiO 4 ). , Titanium oxide (TiO 2 ), strontium titanium oxide (SrTiO 3 ) and the like may be contained. Further, the base material is a metal nitride oxide such as aluminum oxynitride (AlON), zirconium oxynitride (ZrON), hafnium oxynitride (HfON), a silicate such as ZrSiON, HfSiON, or ZrAlON. It may contain an aluminate such as HfAlON.

一実施形態によれば、母材のドーパント物質として、３族元素と５族元素が共に使用可能である。そのようなコ・ドーパント物質は、母材の化学的安定性を低下させることなく、誘電体層の電気的特性を変化させ、誘電率を高くすることができる。例えば、ＺｒＯ２を含む母材は、４価の陽イオンを含むが、３族元素と５族元素を共に含むコ・ドーパント物質は、母材の化学両論に合わせ、化学的に安定した誘電体層を具現することができる。 According to one embodiment, both Group 3 elements and Group 5 elements can be used as the dopant substance of the base material. Such a co-dopant material can change the electrical properties of the dielectric layer and increase the dielectric constant without degrading the chemical stability of the base metal. For example, the base material containing ZrO 2 contains tetravalent cations, while the co-daughter material containing both Group 3 and Group 5 elements is a chemically stable dielectric in accordance with the chemical theory of the base material. Layers can be embodied.

３族元素は、Ｓｃ、Ｙ、Ｂ、Ａｌ、Ｇａ、Ｉｎ及びＴｌのうち１つまたは２つ以上を含んでもよく、５族元素は、Ｖ、Ｎｂ、Ｔａ、Ｎ、Ｐ、Ａｓ、Ｓｂ及びＢｉのうち１つまたは２つ以上を含んでもよい。 Group 3 elements may include one or more of Sc, Y, B, Al, Ga, In and Tl, and Group 5 elements are V, Nb, Ta, N, P, As, Sb and It may contain one or more of Bi.

母材の金属、３族元素及び／または５族元素は、所望の誘電体層の誘電率、キャパシタの漏れ電流値などにより、適切な含量で誘電体層３００内に含まれてもよい。例えば、誘電体層３００内で母材の金属元素の含量は、誘電体層の総金属元素に対して、８０ａｔ％以上、８５ａｔ％以上、９０ａｔ％以上、９２ａｔ％以上、９４ａｔ％以上、９５ａｔ％以上、１００ａｔ％未満、９８ａｔ％以下、または９６ａｔ％以下でもある。また、誘電体層３００内でドーパント物質、具体的には、３族元素と５族元素との総含量は、誘電体層の総金属元素に対して、０．０ａｔ％超過、０．５ａｔ％以上、１．０ａｔ％以上、１．５ａｔ％以上、２．０ａｔ％以上、３．０ａｔ％以上、２０．０ａｔ％以下、１５．０ａｔ％以下、１３．０ａｔ％以下、１０．０ａｔ％以下、５．０ａｔ％以下、４．０ａｔ％以下、３．５ａｔ％以下、または３．０ａｔ％以下でもある。３族元素と５族元素との含量の割合は制限されるものではないが、１：１０ないし１０：１であり、例えば、同量（１：１）でもある。 The metal of the base material, the group 3 element and / or the group 5 element may be contained in the dielectric layer 300 in an appropriate content depending on the desired dielectric constant of the dielectric layer, the leakage current value of the capacitor and the like. For example, the content of the metal element of the base material in the dielectric layer 300 is 80 at% or more, 85 at% or more, 90 at% or more, 92 at% or more, 94 at% or more, 95 at% with respect to the total metal element of the dielectric layer. As mentioned above, it is less than 100 at%, 98 at% or less, or 96 at% or less. Further, the total content of the dopant substance, specifically, the group 3 element and the group 5 element in the dielectric layer 300 exceeds 0.0 at% and 0.5 at% with respect to the total metal element of the dielectric layer. 1.0 at% or more, 1.5 at% or more, 2.0 at% or more, 3.0 at% or more, 20.0 at% or less, 15.0 at% or less, 13.0 at% or less, 10.0 at% or less, It is 5.0 at% or less, 4.0 at% or less, 3.5 at% or less, or 3.0 at% or less. The ratio of the contents of the Group 3 element and the Group 5 element is not limited, but is 1:10 to 10: 1, for example, the same amount (1: 1).

誘電体層３００は、（Ａ，Ｂ）ｘＣｙＯｚで表示される化合物（Ａは、３族元素であり、Ｂは、５族元素であり、Ｃは、Ｈｆ、Ｚｒ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ、Ｔｉ及びＬｕのうち選択される１つまたは２つ以上の金属元素であり、ｘ＋ｙ＋ｚ＝１であり、０＜ｘ≦０．２、０＜ｙ≦０．５である）を含んでもよい。Ａ元素とＢ元素との総含量（ｘ）は、０．０超過、０．００１以上、０．００５以上、０．０１以上、０．０１５以上、０．０２以上、０．２以下、０．１８以下、または０．１５以下でもある。Ｃ元素の含量（ｙ）は、０．０超過、０．０５以上、０．１０以上、０．１５以上、０．１８以上、０．２０以上、０．２２以上、０．５０以下、０．４５以下、０．４０以下、または０．３５以下でもある。 The dielectric layer 300 is a compound represented by (A, B) xCyOz (A is a Group 3 element, B is a Group 5 element, and C is Hf, Zr, Pr, Nd, Gd, Dy. , Yb, Pb, Zn, Ti and Lu, one or more selected metal elements, x + y + z = 1, 0 <x≤0.2, 0 <y≤0.5. ) May be included. The total content (x) of element A and element B is 0.0 or more, 0.001 or more, 0.005 or more, 0.01 or more, 0.015 or more, 0.02 or more, 0.2 or less, 0. It is .18 or less, or 0.15 or less. The content (y) of element C is 0.0 or more, 0.05 or more, 0.10 or more, 0.15 or more, 0.18 or more, 0.20 or more, 0.22 or more, 0.50 or less, 0. It is also .45 or less, 0.40 or less, or 0.35 or less.

３族元素と５族元素を含むコ・ドーパント物質は、母材に対する置換形成エネルギー（ｓｕｂｓｔｉｔｕｔｉｏｎａｌ ｆｏｒｍａｔｉｏｎ ｅｎｅｒｇｙ）が０より小さい。コ・ドーパント物質のそのような置換形成エネルギーの大きさは、物質の化学的安定性に影響を及ぼすことができる。 The co-dopant material containing the Group 3 element and the Group 5 element has a substationary formation energy of less than 0 with respect to the base material. The magnitude of such substitution-forming energies of a co-dopant material can affect the chemical stability of the material.

一実施形態によれば、３族元素及び／または５族元素は、ｄ軌道を有する元素でもある。母材のエネルギーバンドギャップは、誘電体層の漏れ電流に影響を及ぼすことができる。具体的には、ＺｒＯ２のような母材の金属元素は、ｄ軌道とｐ軌道とを有するが、それらの軌道混成（ｏｒｂｉｔａｌ ｈｙｂｒｉｄｉｚａｔｉｏｎ）により、エネルギーバンドギャップが減少し、それは、誘電体層内の漏れ電流発生の原因にもなる。ｄ軌道を有する３族元素及び／または５族元素は、母材の金属元素のｄ軌道及び／またはｐ軌道と相互作用し、エネルギーバンドギャップを増加させ、誘電体層内の漏れ電流を低減させることができる。表１は、ＺｒＯ２母材と、３族元素・５族元素のコ・ドーパント物質とを含む誘電体層のエネルギーバンドギャップを計算して示したものである。表１を参照すれば、ｄ軌道を有する３族元素及び／または５族元素は、誘電体層のエネルギーバンドギャップを、３％以上、１０％以上、１５％以上、または２０％以上増加させることができる。 According to one embodiment, the Group 3 and / or Group 5 elements are also elements having a d-orbital. The energy bandgap of the base metal can affect the leakage current of the dielectric layer. Specifically, the metal element of the base material such as ZrO 2 has a d-orbital and a p-orbital, but the energy band gap is reduced by their orbital hybridization, which is in the dielectric layer. It also causes the leakage current of. Group 3 and / or Group 5 elements with d-orbitals interact with the d-orbitals and / or p-orbitals of the base metal element to increase the energy band gap and reduce leakage current in the dielectric layer. be able to. Table 1 shows the calculated energy band gaps of the dielectric layer containing the ZrO 2 base material and the co-dopant materials of Group 3 and Group 5 elements. Referring to Table 1, Group 3 and / or Group 5 elements with d-orbitals increase the energy bandgap of the dielectric layer by 3% or more, 10% or more, 15% or more, or 20% or more. Can be done.

Figure 2022085899000002
Figure 2022085899000002

３族元素及び／または５族元素は、ｄ軌道に電子が十分に充填されないこともある。例えば、３族元素は、Ｓｃ及び／またはＹでもあり、５族元素は、Ｖ、Ｎｂ及び／またはＴａでもある。 Group 3 and / or Group 5 elements may not be fully charged with electrons in the d-orbital. For example, the Group 3 elements are also Sc and / or Y, and the Group 5 elements are also V, Nb and / or Ta.

３族元素と５族元素は、誘電体層内で多様に位置することができ、特に制限されるものではない。具体的には、３族元素と５族元素は、互いに近接して配置可能である。例えば、図２Ａ及び図２Ｂのように、３族元素と５族元素は、互いに酸素原子を共有する構造のドーパント対（ｄｏｐａｎｔ ｐａｉｒ）をなすことができる。３族元素と５族元素がドーパント対を有する場合、そうでない場合に比べて、母材に対する置換形成エネルギーが小さく、誘電体層の安定性が高くなる。 Group 3 elements and Group 5 elements can be variously located in the dielectric layer and are not particularly limited. Specifically, the Group 3 element and the Group 5 element can be arranged close to each other. For example, as shown in FIGS. 2A and 2B, a group 3 element and a group 5 element can form a dopant pair having a structure that shares an oxygen atom with each other. When the group 3 element and the group 5 element have a dopant pair, the substitution formation energy with respect to the base metal is small and the stability of the dielectric layer is high as compared with the case where the dopant pair is not present.

また、３族元素と５族元素とのドーパント対は、誘電体層内に２つ以上含まれてもよい。２つのドーパント対間には、母材金属が配置され、そのような２つのドーパント対間の距離（ｄ）は、母材の金属イオン半径の６倍以下、５倍以下、４倍以下、または３倍以下でもある。図２Ａ及び図２Ｂは、２つのドーパント対間の距離が互いに異なる原子配列構造の模式図である。表２は、同一量のドーパント対を有する誘電体層（ドーパント物質の濃度が、誘電体層の総金属元素の６．２５ａｔ％である）において、図２Ａ及び図２Ｂの原子配列構造を有するときの置換形成エネルギーと誘電定数とを計算した結果である。表２を参照すれば、２つのドーパント対間の距離（ｄ）は、母材の金属イオン半径の６倍以下である場合、誘電定数の増加率がさらに高く、置換形成エネルギーもさらに低く、さらに安定した誘電体層が具現可能である。 Further, two or more dopant pairs of Group 3 elements and Group 5 elements may be contained in the dielectric layer. A base metal is placed between the two dopant pairs, and the distance (d) between the two dopant pairs is 6 times or less, 5 times or less, 4 times or less, or less than the metal ionic radius of the base material. It is also less than three times. 2A and 2B are schematic diagrams of atomic arrangement structures in which the distances between two dopant pairs are different from each other. Table 2 shows the atomic arrangement structures of FIGS. 2A and 2B in a dielectric layer having the same amount of dopant pairs (the concentration of the dopant material is 6.25 at% of the total metal elements of the dielectric layer). It is the result of calculating the substitution formation energy and the dielectric constant of. Referring to Table 2, when the distance (d) between the two dopant pairs is 6 times or less of the metal ionic radius of the base material, the rate of increase of the dielectric constant is further higher, the substitution formation energy is further lower, and further. A stable dielectric layer can be realized.

Figure 2022085899000003
Figure 2022085899000003

誘電体層３００の誘電率（誘電定数）は、母材の誘電率より１０％以上、１２％以上、１５％以上、１８％以上、または２０％以上高い。また、誘電体層３００の誘電定数は、４０以上、４２以上、または４５以上でもある。 The dielectric constant (dielectric constant) of the dielectric layer 300 is 10% or more, 12% or more, 15% or more, 18% or more, or 20% or more higher than the dielectric constant of the base material. Further, the dielectric constant of the dielectric layer 300 is 40 or more, 42 or more, or 45 or more.

誘電体層３００の厚みは、２０Å以上かつ１００Å以下でもある。具体的には、誘電体層３００は、２５Å以上、３０Å以上、３５Å以上、９０Å以下、８０Å以下、７０Å以下、または６０Å以下の厚みを有することができる。 The thickness of the dielectric layer 300 is 20 Å or more and 100 Å or less. Specifically, the dielectric layer 300 can have a thickness of 25 Å or more, 30 Å or more, 35 Å or more, 90 Å or less, 80 Å or less, 70 Å or less, or 60 Å or less.

キャパシタ１は、第１電極１００と誘電体層３００との間、及び／または第２電極２００と誘電体層３００との間に界面層（図示せず）をさらに含んでもよい。界面層は、第１電極１００と誘電体層３００との間、及び／または第２電極２００と誘電体層３００との間の不純物の拡散及び／または移動を防止するバリア層として作用することができる。例えば、界面層は、第１及び第２電極１００、２００に含まれる一部原子（例えば、窒素原子）の誘電体層３００の内部への浸透を防止することができ、誘電体層３００に含まれる一部原子（例えば、酸素原子）の第１及び第２電極１００、２００への拡散を防止することもできる。界面層は、電気伝導性を有する遷移金属酸化物を含んでもよく、例えば、チタン酸化物、タンタル酸化物、ニオブ酸化物、モリブデン酸化物などの金属酸化物、またはチタン酸化窒化物（ＴｉＯＮ）、タンタル酸化窒化物（ＴａＯＮ）、ニオブ酸化窒化物（ＮｂＯＮ）、モリブデン酸化窒化物（ＭｏＯＮ）などの金属酸窒化物を含んでもよい。具体的には、界面層は、第１電極１００及び／または第２電極２００内に含まれた金属の酸化物を含んでもよい。例えば、第１電極１００は、ＭＭ’Ｎで表現される金属窒化物を含み、第１電極１００と誘電体層３００との間の界面層は、ＭＭ’ＯＮで表現される金属酸窒化物を含んでもよい。界面層は、誘電体層としての役割は遂行しがたいほどの厚みに形成可能であり、例えば、約１Åないし１０Åの厚みを有することができる。 The capacitor 1 may further include an interface layer (not shown) between the first electrode 100 and the dielectric layer 300 and / or between the second electrode 200 and the dielectric layer 300. The interface layer can act as a barrier layer that prevents the diffusion and / or movement of impurities between the first electrode 100 and the dielectric layer 300 and / or between the second electrode 200 and the dielectric layer 300. can. For example, the interface layer can prevent some atoms (for example, nitrogen atoms) contained in the first and second electrodes 100 and 200 from penetrating into the dielectric layer 300, and is included in the dielectric layer 300. It is also possible to prevent the diffusion of some of the atoms (for example, oxygen atoms) to the first and second electrodes 100 and 200. The interface layer may contain a transition metal oxide having electrical conductivity, for example, a metal oxide such as a titanium oxide, a tantalum oxide, a niobium oxide, a molybdenum oxide, or a titanium oxide nitride (TiON). It may contain metallic acid nitrides such as tantalum oxide nitride (TaON), niobium oxide nitride (NbON) and molybdenum oxide nitride (MoON). Specifically, the interface layer may contain a metal oxide contained in the first electrode 100 and / or the second electrode 200. For example, the first electrode 100 contains a metal nitride represented by MM'N, and the interface layer between the first electrode 100 and the dielectric layer 300 contains a metal oxynitride represented by MM'ON. It may be included. The interface layer can be formed to a thickness that makes it difficult to perform its role as a dielectric layer, and can have a thickness of, for example, about 1 Å to 10 Å.

一実施形態による半導体素子（例えば、キャパシタ）は、基板上に第１電極１００を形成し、第１電極上に、所望の組成と厚みを有する誘電体層３００を形成し、その上に第２電極２００を形成して製造可能である。第１電極１００、誘電体層３００及び第２電極２００は、当業界に知られた方法を通じて形成可能である。例えば、それらは、それぞれ独立して原子層蒸着（ＡＬＤ： Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｔｉｏｎ）、化学気相蒸着（ＣＶＤ： Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）、物理気相蒸着（ＰＶＤ： Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、またはスパッタリングなどの蒸着方法を通じて形成可能である。そのうち、原子層蒸着（ＡＬＤ）方法は、原子単位で均一な層を形成することができ、比較的低い温度で遂行可能であるという長所がある。 In the semiconductor element (for example, a capacitor) according to one embodiment, a first electrode 100 is formed on a substrate, a dielectric layer 300 having a desired composition and thickness is formed on the first electrode, and a second electrode is formed on the dielectric layer 300. The electrode 200 can be formed and manufactured. The first electrode 100, the dielectric layer 300 and the second electrode 200 can be formed through a method known in the art. For example, they are independently deposited by a method such as ALD (Atomic Layer Deposition), Chemical Vapor Deposition (CVD), Physical Vapor Deposition (PVD), or sputtering. Can be formed through. Among them, the atomic layer deposition (ALD) method has an advantage that a uniform layer can be formed on an atomic basis and can be carried out at a relatively low temperature.

例えば、誘電体層３００は、それぞれ独立して金属前駆体の供給、金属前駆体のパージング、反応ガス（例えば、酸素供給源）の供給、及び反応ガスのパージングの段階からなる蒸着サイクルを１回または複数回反復して形成可能である。 For example, the dielectric layer 300 independently undergoes one vapor deposition cycle consisting of the steps of supplying the metal precursor, parsing the metal precursor, supplying the reaction gas (for example, an oxygen supply source), and parsing the reaction gas. Or it can be formed by repeating it multiple times.

誘電体層３００は、母材金属前駆体、３族元素前駆体、５族元素前駆体及び酸素供給源を第１電極上に提供し、それらの供給順序、供給時間、供給量などを調節し、誘電体層３００が所望の組成、濃度及び／または厚みを有するように製造可能である。例えば、母材金属前駆体、３族元素前駆体、５族元素前駆体及び／または酸素供給源は、第１電極上に同時に提供されてもよく、間欠的に交差して提供されてもよい。例えば、２つ以上の注入口を介して、母材金属前駆体、３族元素前駆体、５族元素前駆体及び酸素供給源のうち２つ以上が同時に第１電極上に提供されてもよく、第１金属前駆体、第２金属前駆体、第３金属前駆体及び酸素供給源が順次にそれぞれ第１電極上に提供されてもよい。 The dielectric layer 300 provides a base metal precursor, a group 3 element precursor, a group 5 element precursor, and an oxygen supply source on the first electrode, and adjusts their supply order, supply time, supply amount, and the like. , The dielectric layer 300 can be manufactured to have the desired composition, concentration and / or thickness. For example, the base metal precursor, the Group 3 element precursor, the Group 5 element precursor and / or the oxygen supply source may be provided simultaneously on the first electrode, or may be provided intermittently and intersectingly. .. For example, two or more of the base metal precursor, the group 3 element precursor, the group 5 element precursor and the oxygen supply source may be provided on the first electrode at the same time through two or more injection ports. , The first metal precursor, the second metal precursor, the third metal precursor and the oxygen supply source may be sequentially provided on the first electrode.

母材金属前駆体、３族元素前駆体または５族元素前駆体のような金属前駆体は、それぞれ独立してＡＲｘ、ＢＲｘまたはＣＲｘで表現される金属有機化合物でもある。Ａは、母材金属元素であり、Ｂは、３族元素であり、Ｃは、５族元素であり、Ｒは、Ｃ１ないしＣ１０アルキル基、Ｃ２ないしＣ１０アルケニル基、カルボニル基（Ｃ＝Ｏ）、ハライド、Ｃ６ないしＣ１０アリール基、Ｃ６ないしＣ１０シクロアルキル基、Ｃ６ないしＣ１０シクロアルケニル基、（Ｃ＝Ｏ）Ｒ（Ｒは、水素、またはＣ１ないしＣ１０アルキル基である）、Ｃ１ないしＣ１０アルコキシ基、Ｃ１ないしＣ１０アミジナート、Ｃ１ないしＣ１０アルキルアミド、Ｃ１ないしＣ１０アルキルイミド、－Ｎ（Ｑ）（Ｑ’）（Ｑ及びＱ’は、互いに独立してＣ１ないしＣ１０アルキル基、または水素である）、Ｑ（Ｃ＝Ｏ）ＣＮ（Ｑは、水素、またはＣ１ないしＣ１０アルキル基である）及びＣ１ないしＣ１０β－ジケトナートのうち１つまたは２つ以上であり、ｘは、０超過かつ６以下である。 Metal precursors such as base metal precursors, Group 3 element precursors or Group 5 element precursors are also metal organic compounds independently represented by AR x , BR x or CR x , respectively. A is a base metal element, B is a group 3 element, C is a group 5 element, and R is a C 1 to C 10 alkyl group, a C 2 to C 10 alkenyl group, and a carbonyl group ( C = O), halide, C 6 to C 10 aryl group, C 6 to C 10 cycloalkyl group, C 6 to C 10 cycloalkenyl group, (C = O) R (R is hydrogen, or C 1 to C ( 10 alkyl groups), C 1 to C 10 alkoxy groups, C 1 to C 10 aminotinates, C 1 to C 10 alkylamides, C 1 to C 10 alkylimides, -N (Q) (Q') (Q and Q'is independent of each other and is a C 1 to C 10 alkyl group or hydrogen), Q (C = O) CN (Q is hydrogen or a C 1 to C 10 alkyl group) and C 1 to C 10 β-Diquetnert is one or more, and x is more than 0 and less than or equal to 6.

酸素供給源としては、Ｏ３、Ｈ２Ｏ、Ｏ２、Ｎ２Ｏ、Ｏ２及び／またはプラズマが使用可能である。誘電体層３００には、熱処理が遂行されることも可能である。具体的には、誘電体層３００及び／または第２電極２００の形成後、熱処理が遂行されてもよい。熱処理過程中、誘電体層３００内で金属元素が物質的に拡散され、誘電体層３００内で金属酸化物の一部または全部が結晶化されるか、あるいは結晶粒のサイズが大きくなる。 As the oxygen supply source, O 3 , H 2 O, O 2 , N 2 O, O 2 and / or plasma can be used. The dielectric layer 300 can also be heat treated. Specifically, the heat treatment may be performed after the dielectric layer 300 and / or the second electrode 200 is formed. During the heat treatment process, the metal element is materially diffused in the dielectric layer 300, and a part or all of the metal oxide is crystallized in the dielectric layer 300, or the size of the crystal grains becomes large.

熱処理は、４００℃ないし１１００℃の温度で遂行されるが、それに制限されるものではない。熱処理は、１ナノ秒（ｎａｎｏ－ｓｅｃｏｎｄ）以上、１マイクロ秒（ｍｉｃｒｏ－ｓｅｃｏｎｄ）以上、０．００１秒以上、０．０１秒以上、０．０５秒以上、０．１秒以上、０．５秒以上、１秒以上、３秒以上、５秒以上、１０分以下、５分以下、１分以下、または３０秒以下の時間に遂行されるが、それに制限されるものではない。 The heat treatment is performed at a temperature of 400 ° C to 1100 ° C, but is not limited thereto. The heat treatment is 1 nanosecond (nano-second) or more, 1 microsecond (micro-second) or more, 0.001 second or more, 0.01 second or more, 0.05 second or more, 0.1 second or more, 0.5. It is performed for a time of seconds or more, 1 second or more, 3 seconds or more, 5 seconds or more, 10 minutes or less, 5 minutes or less, 1 minute or less, or 30 seconds or less, but is not limited thereto.

基板または誘電体層３００に供給された後に反応しない、金属前駆体、反応ガス（例えば、窒化剤）、及び／またはそれらの副産物は、パージングにより除去可能である。パージングには、Ａｒ、Ｈｅ、Ｎｅなどの不活性ガス、及び／またはＮ２ガスが利用可能である。 Metal precursors, reaction gases (eg, nitrides), and / or their by-products that do not react after being fed to the substrate or dielectric layer 300 can be removed by purging. For the purging, an inert gas such as Ar, He, Ne, and / or an N2 gas can be used.

第１電極１００の形成後、第１電極１００上に、または誘電体層３００の形成後、誘電体層３００上に、界面層（図示せず）が形成可能である。界面層は、それを構成する元素の前駆体及び／または供給源を、第１電極１００上に、または誘電体層３００上に提供することによって形成可能である。あるいは、界面層は、第１電極１００に酸素供給源を提供し、第１電極の表面の一部を酸化させて形成されることも可能である。 An interface layer (not shown) can be formed on the first electrode 100 after the first electrode 100 is formed, or on the dielectric layer 300 after the dielectric layer 300 is formed. The interface layer can be formed by providing a precursor and / or a source of the elements constituting the interface layer on the first electrode 100 or on the dielectric layer 300. Alternatively, the interface layer can be formed by providing an oxygen supply source to the first electrode 100 and oxidizing a part of the surface of the first electrode.

図９は、本発明の一実施形態による積層セラミックキャパシタ（ＭＬＣＣ）の概略図である。 FIG. 9 is a schematic view of a multilayer ceramic capacitor (MLCC) according to an embodiment of the present invention.

図９を参照すれば、一実施形態による積層キャパシタ１’’は、複数の内部電極１３０と、前記複数の内部電極１３０間に交互に配置された誘電体層２２０とを含む。積層キャパシタ１’’は、複数の内部電極１３０と誘電体層２２０とが交互に積層された構造でもある。複数の内部電極１３０は、前述の第１電極１００及び／または第２電極２００と実質的に同様である。誘電体層２２０は、前述の誘電体層３００と実質的に同様である。 Referring to FIG. 9, the laminated capacitor 1 ″ according to one embodiment includes a plurality of internal electrodes 130 and dielectric layers 220 alternately arranged between the plurality of internal electrodes 130. The laminated capacitor 1 ″ also has a structure in which a plurality of internal electrodes 130 and a dielectric layer 220 are alternately laminated. The plurality of internal electrodes 130 are substantially the same as the first electrode 100 and / or the second electrode 200 described above. The dielectric layer 220 is substantially the same as the dielectric layer 300 described above.

隣接する内部電極１３０は、その間の誘電体層２２０により電気的に分離可能である。積層キャパシタ１’’は、単一の単位キャパシタとして作用することができる。積層キャパシタ１’’において、交互に積層される内部電極１３０の個数と誘電体層２２０の層数とは、それぞれ独立して、例えば、２以上、５以上、１０以上、２０以上、５０以上、１００以上、２００以上、５００以上、１，０００以上、２，０００以上、５，０００以上、または１０，０００以上でもある。内部電極１３０と誘電体層２２０との積層数が増加するほど、接触面積が増大し、静電容量が向上する。 The adjacent internal electrodes 130 are electrically separable by the dielectric layer 220 between them. The stacked capacitor 1 ″ can act as a single unit capacitor. In the laminated capacitor 1'', the number of the internal electrodes 130 alternately laminated and the number of layers of the dielectric layer 220 are independent of each other, for example, 2 or more, 5 or more, 10 or more, 20 or more, 50 or more, respectively. It is 100 or more, 200 or more, 500 or more, 1,000 or more, 2,000 or more, 5,000 or more, or 10,000 or more. As the number of layers of the internal electrode 130 and the dielectric layer 220 increases, the contact area increases and the capacitance increases.

交互に積層された複数の内部電極１３０は、積層キャパシタ１’’の両側面方向に部分的に突出するか、あるいは外部電極１４０と電気的に連結される。外部電極１４０は、例えば、多層構造と接する電極（例えば、内部電極１３０と電気的に連結される）、例えば、伝導性物質（例：Ｃｕ及び／またはＮｉのような金属）及び／または電極層上のプレーティング層（ｐｌａｔｉｎｇ ｌａｙｅｒ）を含んでもよい。 The plurality of alternately stacked internal electrodes 130 partially project in the direction of both side surfaces of the laminated capacitor 1 ″ or are electrically connected to the external electrodes 140. The external electrode 140 is, for example, an electrode in contact with the multilayer structure (eg, electrically connected to the internal electrode 130), for example, a conductive material (eg, a metal such as Cu and / or Ni) and / or an electrode layer. The upper plating layer may be included.

１つ以上の実施形態による積層キャパシタ１’’は、３族及び５族のコ・ドーパントを有する誘電体を含んでもよい。それと関連し、積層キャパシタ１’’の誘電体層は、安定性及び／または誘電率特性が向上する。したがって、積層キャパシタ１’’も、改善されたキャパシタンス特性を有することができる。 The laminated capacitor 1 ″ according to one or more embodiments may include a dielectric having Group 3 and Group 5 co-dopants. In connection therewith, the dielectric layer of the laminated capacitor 1 ″ has improved stability and / or dielectric constant characteristics. Therefore, the laminated capacitor 1 ″ can also have improved capacitance characteristics.

他の側面によれば、半導体装置が提供されることが可能である。該半導体装置は、メモリ特性を有することができ、例えば、ＤＲＡＭでもある。また、該半導体装置は、電界効果トランジスタとキャパシタとが電気的に連結された形態であり、該キャパシタは、前述の半導体素子でもある。 According to another aspect, semiconductor devices can be provided. The semiconductor device can have memory characteristics and is also, for example, a DRAM. Further, the semiconductor device has a form in which a field effect transistor and a capacitor are electrically connected, and the capacitor is also the above-mentioned semiconductor element.

図３は、一実施形態による半導体装置（キャパシタと電界効果トランジスタとの連結構造）を示す模式図である。図３を参照すれば、半導体装置Ｄ１は、前述の誘電体層３００を含むキャパシタ１と、電界効果トランジスタ１０とがコンタクト２０により電気的に連結された構造でもある。例えば、キャパシタ１の電極１００、２００のうち１つと、電界効果トランジスタ１０のソース１１ａ及びドレイン１１ｂのうち１つとがコンタクト２０により電気的に連結されてもよい。 FIG. 3 is a schematic diagram showing a semiconductor device (a connected structure of a capacitor and a field effect transistor) according to an embodiment. Referring to FIG. 3, the semiconductor device D1 also has a structure in which the capacitor 1 including the dielectric layer 300 described above and the field effect transistor 10 are electrically connected by a contact 20. For example, one of the electrodes 100 and 200 of the capacitor 1 and one of the source 11a and the drain 11b of the field effect transistor 10 may be electrically connected by the contact 20.

電界効果トランジスタ１０は、基板１１と、チャネル１１ｃに対向するように配置されるゲート電極１２ｂとを含む。基板１１とゲート電極１２ｂとの間に、誘電体層１２ａをさらに含んでもよい。 The field effect transistor 10 includes a substrate 11 and a gate electrode 12b arranged to face the channel 11c. A dielectric layer 12a may be further included between the substrate 11 and the gate electrode 12b.

基板１１は、半導体物質を含んでもよい。基板１１は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムホスファイド（ＩｎＰ）などのような半導体物質を含んでもよく、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）などのように多様な形態に変形されて使用可能である。 The substrate 11 may contain a semiconductor material. The substrate 11 is, for example, silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), indium phosphide (InP), and the like. It may contain a semiconductor material, and can be transformed into various forms such as SOI (silicon on insulator) and used.

基板１１は、ソース１１ａ、ドレイン１１ｂ、及びソース１１ａとドレイン１１ｂとに電気的に連結されるチャネル１１ｃを含む。ソース１１ａは、チャネル１１ｃの一側端部に電気的に連結されるか、または接触され、ドレイン１１ｂは、チャネル１１ｃの他側端部に電気的に連結されるか、または接触される。言い換えれば、チャネル１１ｃは、基板１１内でソース１１ａとドレイン１１ｂとの間の基板領域として定義することができる。 The substrate 11 includes a source 11a, a drain 11b, and a channel 11c that is electrically connected to the source 11a and the drain 11b. The source 11a is electrically connected or contacted with one side end of the channel 11c and the drain 11b is electrically connected or contacted with the other side end of the channel 11c. In other words, the channel 11c can be defined as a substrate region between the source 11a and the drain 11b within the substrate 11.

ソース１１ａ、ドレイン１１ｂ及びチャネル１１ｃは、それぞれ独立して基板１１の互いに異なる領域に不純物を注入して形成され、その場合、ソース１１ａ、チャネル１１ｃ及びドレイン１１ｂは、基板物質をベース物質として含んでもよい。 The source 11a, the drain 11b and the channel 11c are formed by independently injecting impurities into different regions of the substrate 11, and in that case, the source 11a, the channel 11c and the drain 11b may contain the substrate material as a base substance. good.

また、ソース１１ａ及びドレイン１１ｂは、導電性物質で形成され、例えば、それぞれ独立して金属、金属化合物または導電性ポリマーを含んでもよい。 Further, the source 11a and the drain 11b are formed of a conductive substance, and may independently contain a metal, a metal compound, or a conductive polymer, for example.

チャネル１１ｃは、別個の物質層（薄膜）として具現されることも可能である（図示せず）。その場合、例えば、チャネル１１ｃは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族などのような半導体物質だけでなく、酸化物半導体、窒化物半導体、窒酸化物半導体、二次元物質（２Ｄ ｍａｔｅｒｉａｌ）、量子ドット及び／または有機半導体を含んでもよい。例えば、酸化物半導体は、ＩｎＧａＺｎＯなどを含んでもよく、二次元物質は、ＴＭＤ（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）またはグラフェンを含んでもよく、量子ドットは、コロイダル量子ドット（ｃｏｌｌｏｉｄａｌ ＱＤ）またはナノ結晶構造を含んでもよい。 The channel 11c can also be embodied as a separate material layer (thin film) (not shown). In that case, for example, the channel 11c is not only a semiconductor material such as Si, Ge, SiGe, III-V group, but also an oxide semiconductor, a nitride semiconductor, a nitrogen oxide semiconductor, a two-dimensional material (2D material), and the like. Quantum dots and / or organic semiconductors may be included. For example, the oxide semiconductor may contain InGaZnO or the like, the two-dimensional material may contain TMD (transition metallic digital) or graphene, and the quantum dots may contain colloidal quantum dots (colloidal QD) or nanocrystal structures. good.

ゲート電極１２ｂは、基板１１上に、基板１１と離隔され、チャネル１１ｃに対向するように配置可能である。ゲート電極１２ｂは、１Ｍｏｈｍ／ｓｑｕａｒｅ以下の伝導性を有することができる。ゲート電極１２ｂは、金属、金属窒化物、金属カーバイド及び／またはポリシリコンを含んでもよい。例えば、金属は、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）及び／またはタンタル（Ｔａ）を含んでもよく、金属窒化膜は、チタン窒化膜（ＴｉＮ ｆｉｌｍ）及び／またはタンタル窒化膜（ＴａＮ ｆｉｌｍ）を含んでもよい。金属カーバイドは、アルミニウム及び／またはシリコンがドーピングされた（または、含有された）金属カーバイドであり、具体的な例として、ＴｉＡｌＣ、ＴａＡｌＣ、ＴｉＳｉＣまたはＴａＳｉＣを含んでもよい。ゲート電極１２ｂは、複数個の物質が積層された構造を有することもでき、例えば、ＴｉＮ／Ａｌのような金属窒化物層／金属層の積層構造、またはＴｉＮ／ＴｉＡｌＣ／Ｗのような金属窒化物層／金属カーバイド層／金属層の積層構造を有することができる。ゲート電極１２ｂは、チタン窒化物（ＴｉＮ）またはモリブデン（Ｍｏ）を含み、前述の例示が多様に変形された形態に使用可能である。 The gate electrode 12b can be arranged on the substrate 11 so as to be separated from the substrate 11 and face the channel 11c. The gate electrode 12b can have a conductivity of 1 Mohm / square or less. The gate electrode 12b may include metal, metal nitride, metal carbide and / or polysilicon. For example, the metal may include aluminum (Al), tungsten (W), molybdenum (Mo), titanium (Ti) and / or tantalum (Ta), and the metal nitride film may include a titanium nitride film (TiN film) and /. Alternatively, a tantalum nitride film (TaN film) may be included. The metal carbide is a metal carbide doped with (or contained in) aluminum and / or silicon, and may include TiAlC, TaAlC, TiSiC or TaSiC as specific examples. The gate electrode 12b can also have a structure in which a plurality of substances are laminated, for example, a metal nitride layer / metal layer laminated structure such as TiN / Al, or metal nitride such as TiN / TiAlC / W. It can have a laminated structure of a material layer / a metal carbide layer / a metal layer. The gate electrode 12b contains titanium nitride (TiN) or molybdenum (Mo), and the above-mentioned examples can be used in variously modified forms.

基板１１とゲート電極１２ｂとの間に、ゲート絶縁層１２ａがさらに配置されてもよい。ゲート絶縁層１２ａは、常誘電物質または高誘電物質を含んでもよく、２０ないし７０の誘電定数を有することができる。ゲート絶縁層１２ａは、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物などを含んでもよく、六方晶窒化ホウ素（ｈ－ＢＮ）のような二次元絶縁体（２Ｄ ｉｎｓｕｌａｔｏｒ）を含んでもよい。例えば、ゲート絶縁層１２ａは、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮｘ）などを含み、ハフニウムオキサイド（ＨｆＯ２）、ハフニウムシリコンオキサイド（ＨｆＳｉＯ４）、ランタンオキサイド（Ｌａ２Ｏ３）、ランタンアルミニウムオキサイド（ＬａＡｌＯ３）、ジルコニウムオキサイド（ＺｒＯ２）、ハフニウムジルコニウムオキサイド（ＨｆＺｒＯ２）、ジルコニウムシリコンオキサイド（ＺｒＳｉＯ４）、タンタルオキサイド（Ｔａ２Ｏ５）、チタンオキサイド（ＴｉＯ２）、ストロンチウムチタンオキサイド（ＳｒＴｉＯ３）、イットリウムオキサイド（Ｙ２Ｏ３）、アルミニウムオキサイド（Ａｌ２Ｏ３）、レッドスカンジウムタンタルオキサイド（ＰｂＳｃ０．５Ｔａ０．５Ｏ３）、レッドジンクニオベート（ＰｂＺｎＮｂＯ３）などを含むこともできる。また、ゲート絶縁層１２ａは、アルミニウムオキシナイトライド（ＡｌＯＮ）、ジルコニウムオキシナイトライド（ＺｒＯＮ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、ランタンオキシナイトライド（ＬａＯＮ）、イットリウムオキシナイトライド（ＹＯＮ）などのような金属窒化酸化物、ＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＹＳｉＯＮ、ＬａＳｉＯＮなどのようなシリケート、またはＺｒＡｌＯＮ、ＨｆＡｌＯＮなどのようなアルミネートを含むこともできる。また、ゲート絶縁層１２ａは、前述の誘電体層３００を含むこともできる。ゲート絶縁層１２ａは、ゲート電極１２ｂと共にゲートスタックを構成することができる。 A gate insulating layer 12a may be further arranged between the substrate 11 and the gate electrode 12b. The gate insulating layer 12a may contain a normal dielectric material or a highly dielectric material, and may have a dielectric constant of 20 to 70. The gate insulating layer 12a may contain silicon oxide, silicon nitride, aluminum oxide, hafnium oxide, zirconium oxide and the like, and is a two-dimensional insulator (2D insulator) such as hexagonal boron nitride (h-BN). ) May be included. For example, the gate insulating layer 12a contains silicon oxide (SiO 2 ), silicon nitride (SiN x ), and the like, and contains hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSiO 4 ), lanthanum oxide (La 2 O 3 ), and the like. Lantern Aluminum Oxide (LaAlO 3 ), Zirconium Oxide (ZrO 2 ), Hafnium Zirconium Oxide (HfZrO 2 ), Zirconium Silicon Oxide (ZrSiO 4 ), Tantalum Oxide (Ta 2 O 5 ), Titalum Oxide (TIO 2 ), Strontium Titanium Oxide (SrTiO 3 ), yttrium oxide (Y 2 O 3 ), aluminum oxide (Al 2 O 3 ), red scandium tantalum oxide (PbSc 0.5 Ta 0.5 O 3 ), red zincniobate (PbZnNbO 3 ), etc. It can also be included. Further, the gate insulating layer 12a includes aluminum oxynitride (AlON), zirconium oxynitride (ZrON), hafnium oxynitride (HfON), lanthanum oxynitride (LaON), yttrium oxynitride (YON), and the like. Metal nitride oxides, silicates such as ZrSiON, HfSiON, YSiON, LaSiON, etc., or aluminates such as ZrAlON, HfAlON, etc. can also be included. Further, the gate insulating layer 12a may include the above-mentioned dielectric layer 300. The gate insulating layer 12a can form a gate stack together with the gate electrode 12b.

コンタクト２０は、適切な伝導性材料、例えば、タングステン、銅、アルミニウム、ポリシリコンなどを含んでもよい。 The contacts 20 may contain suitable conductive materials such as tungsten, copper, aluminum, polysilicon and the like.

キャパシタ１と電界効果トランジスタ１０との配置は、多様に変形可能である。例えば、キャパシタ１は、基板１１上に配置されてもよく、基板１１内に埋め込まれてもよい。 The arrangement of the capacitor 1 and the field effect transistor 10 can be variously modified. For example, the capacitor 1 may be arranged on the substrate 11 or may be embedded in the substrate 11.

図３は、１つのキャパシタ１と１つの電界効果トランジスタ１０とを有する半導体装置１を模式化したが、図４のように、半導体装置Ｄ１０が、複数個のキャパシタと複数個の電界効果トランジスタとが反復的に配列された構造を有することもできる。図４を参照すれば、半導体装置Ｄ１０は、ソース、ドレイン及びチャネルを含む基板１１’と、ゲートスタック１２とを含む電界効果トランジスタ、ゲートスタック１２と重畳されないように、基板１１’上に配置されるコンタクト構造物２０’、及びコンタクト構造物２０’上に配置されるキャパシタ１’を含み、複数個の電界効果トランジスタを電気的に連結するビットライン構造物１３をさらに含んでもよい。図４は、コンタクト構造物２０’とキャパシタ１’の両方がＸ方向及びＹ方向に沿って反復的に配列される半導体装置Ｄ１０を例示したが、それに制限されるものではない。例えば、コンタクト構造物２０’は、Ｘ方向及びＹ方向に沿って配列され、キャパシタ１’は、ハニカム構造のような六角形状に配列されることも可能である。 FIG. 3 schematically shows a semiconductor device 1 having one capacitor 1 and one field effect transistor 10. As shown in FIG. 4, the semiconductor device D10 includes a plurality of capacitors and a plurality of field effect transistors. Can also have an iteratively arranged structure. Referring to FIG. 4, the semiconductor device D10 is arranged on the substrate 11'so as not to be superimposed on the substrate 11'including the source, drain and channel and the field effect transistor 12' including the gate stack 12. The contact structure 20 ′ and the capacitor 1 ′ arranged on the contact structure 20 ′ may be included, and a bitline structure 13 for electrically connecting a plurality of field effect transistors may be further included. FIG. 4 illustrates, but is not limited to, a semiconductor device D10 in which both the contact structure 20'and the capacitor 1'are iteratively arranged along the X and Y directions. For example, the contact structure 20'can be arranged along the X and Y directions, and the capacitor 1'can be arranged in a hexagonal shape such as a honeycomb structure.

図５は、図４の半導体装置Ｄ１０に対し、Ａ－Ａ’線に沿ってカットした断面図の例示である。図５を参照すれば、基板１１’は、素子分離膜１４を含むＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有することができる。素子分離膜１４は、１種の絶縁膜からなる単一層であってもよく、２種以上の絶縁膜の組み合わせからなる多重層であってもよい。素子分離膜１４は、基板１１’内に素子分離トレンチ１４Ｔを含んでもよく、素子分離トレンチ１４Ｔは、絶縁物質で充填される。該絶縁物質は、ＦＳＧ（ｆｌｕｏｒｉｄｅ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ－ｅｔｈｙｌ－ｏｒｔｈｏ－ｓｉｌｉｃａｔｅ）及び／またはＴＯＳＺ（ｔｏｎｅｎ ｓｉｌａｚｅｎｅ）を含むが、それらに限定されるものではない。 FIG. 5 is an example of a cross-sectional view taken along the line AA'for the semiconductor device D10 of FIG. Referring to FIG. 5, the substrate 11'can have an STI (shallow trench isolation) structure including an element separation membrane 14. The element separation film 14 may be a single layer made of one kind of insulating film, or may be a multiple layer made of a combination of two or more kinds of insulating films. The element separation membrane 14 may include an element separation trench 14T in the substrate 11', and the element separation trench 14T is filled with an insulating material. The insulating material is FSG (fluoride silicate glass), USG (unloaded silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (fluorite glass), FOX (fluoride glass). -Ethyl-ortho-silicate) and / or TOSZ (tonen glassene), but not limited to them.

また、基板１１’は、素子分離膜１４により定義される活性領域ＡＣと、基板１１’の上面と平行であり、かつＸ方向に沿って延びるように配置されるゲートライントレンチ１２Ｔとをさらに具備してもよい。活性領域ＡＣは、短軸及び長軸を有する比較的長い島状を有することができる。活性領域ＡＣの長軸は、図５に例示的に示されたように、基板１１’の上面に平行なＤ３方向に沿って配列可能である。ゲートライントレンチ１２Ｔは、基板１１’の上面から所定の深さに、活性領域ＡＣと交差するように、または活性領域ＡＣ内に配置可能である。ゲートライントレンチ１２Ｔは、素子分離トレンチ１４Ｔの内部にも配置可能であり、素子分離トレンチ１４Ｔの内部のゲートライントレンチ１２Ｔは、活性領域ＡＣのゲートライントレンチ１２Ｔより低い底面を有することができる。 Further, the substrate 11 ′ further includes an active region AC defined by the element separation membrane 14 and a gate line trench 12T which is parallel to the upper surface of the substrate 11 ′ and is arranged so as to extend in the X direction. You may. The active region AC can have a relatively long island shape with a minor axis and a major axis. The major axis of the active region AC can be arranged along the D3 direction parallel to the upper surface of the substrate 11'as shown exemplary in FIG. The gateline trench 12T can be arranged at a predetermined depth from the upper surface of the substrate 11'so as to intersect the active region AC or within the active region AC. The gateline trench 12T can also be arranged inside the element separation trench 14T, and the gateline trench 12T inside the element separation trench 14T can have a lower bottom surface than the gateline trench 12T of the active region AC.

第１ソース／ドレイン１１’ａｂ及び第２ソース／ドレイン１１’’ａｂは、ゲートライントレンチ１２Ｔの両側に位置する活性領域ＡＣの上部（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置可能である。 The first source / drain 11'ab and the second source / drain 11'ab can be arranged on the upper portion of the active region AC located on both sides of the gateline trench 12T.

ゲートライントレンチ１２Ｔの内部には、ゲートスタック１２が配置可能である。具体的には、ゲート絶縁層１２ａ、ゲート電極１２ｂ及びゲートキャッピング層１２ｃが、ゲートライントレンチ１２Ｔの内部に順次に配置可能である。ゲート絶縁層１２ａとゲート電極１２ｂは、前述の内容を参照することができ、ゲートキャッピング層１２ｃは、シリコン酸化物、シリコン酸窒化物及び／またはシリコン窒化物を含んでもよい。ゲートキャッピング層１２ｃは、ゲートライントレンチ１２Ｔの残余部分を充填するように、ゲート電極１２ｂ上に配置可能である。 A gate stack 12 can be arranged inside the gate line trench 12T. Specifically, the gate insulating layer 12a, the gate electrode 12b, and the gate capping layer 12c can be sequentially arranged inside the gate line trench 12T. The gate insulating layer 12a and the gate electrode 12b can refer to the above-mentioned contents, and the gate capping layer 12c may contain a silicon oxide, a silicon oxynitride and / or a silicon nitride. The gate capping layer 12c can be arranged on the gate electrode 12b so as to fill the remaining portion of the gate line trench 12T.

また、第１ソース／ドレイン１１’ａｂ上に、ビットライン構造物１３が配置可能である。ビットライン構造物１３は、基板１１’の上面に平行であり、かつＹ方向に沿って延びるように配置可能である。ビットライン構造物１３は、第１ソース／ドレイン１１’ａｂと電気的に連結され、ビットラインコンタクト１３ａ、ビットライン１３ｂ及びビットラインキャッピング層１３ｃを基板上に順次に含んでもよい。例えば、ビットラインコンタクト１３ａは、ポリシリコンを含んでもよく、ビットライン１３ｂは、金属物質を含んでもよく、ビットラインキャッピング層１３ｃは、シリコン窒化物またはシリコン酸窒化物などの絶縁物質を含んでもよい。図６は、ビットラインコンタクト１３ａが、基板１１’の上面と同一レベルの底面を有することが例示されたが、ビットラインコンタクト１３ａが、基板１１’の上面から所定の深さに形成されたリセス（図示せず）の内部まで延びて、ビットラインコンタクト１３ａの底面が基板１１’の上面より低いこともある。 Further, the bitline structure 13 can be arranged on the first source / drain 11'ab. The bitline structure 13 is parallel to the upper surface of the substrate 11'and can be arranged so as to extend along the Y direction. The bitline structure 13 may be electrically connected to the first source / drain 11'ab and sequentially include the bitline contacts 13a, the bitline 13b and the bitline capping layer 13c on the substrate. For example, the bitline contact 13a may contain polysilicon, the bitline 13b may contain a metallic material, and the bitline capping layer 13c may contain an insulating material such as silicon nitride or silicon oxynitride. .. FIG. 6 illustrates that the bitline contact 13a has a bottom surface at the same level as the top surface of the substrate 11', but the recess where the bitline contact 13a is formed from the top surface of the substrate 11'to a predetermined depth. The bottom surface of the bitline contact 13a may be lower than the top surface of the substrate 11', extending to the inside (not shown).

選択的には、ビットライン構造物１３は、ビットラインコンタクト１３ａとビットライン１３ｂとの間に、ビットライン中間層（図示せず）を含んでもよい。ビットライン中間層は、タングステンシリサイドのような金属シリサイド、及び／またはタングステン窒化物のような金属窒化物を含んでもよい。また、ビットラインスペーサ（図示せず）がビットライン構造物１３の側壁上にさらに形成されることも可能である。ビットラインスペーサは、単一層構造または多重層構造を有することができ、シリコン酸化物、シリコン酸窒化物またはシリコン窒化物のような絶縁物質を含むこともできる。また、ビットラインスペーサは、エアースペース（図示せず）をさらに含むこともできる。 Optionally, the bitline structure 13 may include a bitline intermediate layer (not shown) between the bitline contacts 13a and the bitline 13b. The bitline intermediate layer may contain metal silicides such as tungsten silicide and / or metal nitrides such as tungsten nitrides. It is also possible that a bitline spacer (not shown) is further formed on the side wall of the bitline structure 13. The bitline spacer can have a single layer structure or a multi-layer structure and can also contain an insulating material such as silicon oxide, silicon oxynitride or silicon nitride. The bitline spacer may also further include air space (not shown).

コンタクト構造物２０’は、第２ソース／ドレイン１１’’ａｂ上に配置可能である。コンタクト構造物２０’とビットライン構造物１３は、基板上のそれぞれ異なるソース／ドレイン上に配置可能である。コンタクト構造物２０’は、下部コンタクトパターン（図示せず）、金属シリサイド層（図示せず）及び上部コンタクトパターン（図示せず）が、第２ソース／ドレイン１１’’ａｂ上に順次に積層された構造でもある。また、コンタクト構造物２０’は、上部コンタクトパターンの側面と底面とを取り囲むバリア層（図示せず）をさらに含んでもよい。例えば、下部コンタクトパターンは、ポリシリコンを含み、上部コンタクトパターンは、金属物質を含み、バリア層は、導電性を有する金属窒化物を含んでもよい。 The contact structure 20'can be placed on the second source / drain 11''ab. The contact structure 20'and the bitline structure 13 can be placed on different sources / drains on the substrate. In the contact structure 20', the lower contact pattern (not shown), the metal silicide layer (not shown), and the upper contact pattern (not shown) are sequentially laminated on the second source / drain 11''ab. It is also a structure. Further, the contact structure 20'may further include a barrier layer (not shown) surrounding the side surface and the bottom surface of the upper contact pattern. For example, the lower contact pattern may contain polysilicon, the upper contact pattern may contain a metallic material, and the barrier layer may contain a conductive metal nitride.

キャパシタ１’は、コンタクト構造物２０’と電気的に連結され、基板１１’上に配置可能である。具体的には、キャパシタ１’は、コンタクト構造物２０’と電気的に連結される第１電極１００、第１電極１００上に配置される誘電体層３００、及び誘電体層３００上に配置される第２電極２００を含んでもよい。誘電体層３００は、第１電極の表面と平行に第１電極上に配置可能である。 The capacitor 1'is electrically connected to the contact structure 20'and can be placed on the substrate 11'. Specifically, the capacitor 1'is arranged on the first electrode 100 electrically connected to the contact structure 20', the dielectric layer 300 arranged on the first electrode 100, and the dielectric layer 300. The second electrode 200 may be included. The dielectric layer 300 can be arranged on the first electrode in parallel with the surface of the first electrode.

層間絶縁層１５が、キャパシタ１’と基板１１’との間にさらに配置されてもよい。層間絶縁層１５は、他の構造物が配置されないキャパシタ１’と基板１１’との空間に配置可能である。具体的には、層間絶縁層１５は、基板上のビットライン構造物１３、コンタクト構造物２０’、ゲートスタック１２などの配線及び／または電極構造をカバーするように配置可能である。例えば、層間絶縁層１５は、コンタクト構造物２０’の壁を取り囲むことができる。層間絶縁層１５は、ビットラインコンタクト１３ａを取り囲む第１層間絶縁層１５ａと、ビットライン１３ｂ及びビットラインキャッピング層１３ｃの側面及び／または上面をカバーする第２層間絶縁層１５ｂとを含んでもよい。 The interlayer insulating layer 15 may be further arranged between the capacitor 1'and the substrate 11'. The interlayer insulating layer 15 can be arranged in the space between the capacitor 1'and the substrate 11' in which other structures are not arranged. Specifically, the interlayer insulating layer 15 can be arranged so as to cover wiring and / or electrode structures such as a bitline structure 13, a contact structure 20', and a gate stack 12 on a substrate. For example, the interlayer insulating layer 15 can surround the wall of the contact structure 20'. The interlayer insulating layer 15 may include a first interlayer insulating layer 15a that surrounds the bit line contact 13a and a second interlayer insulating layer 15b that covers the side surfaces and / or the upper surface of the bit line 13b and the bit line capping layer 13c.

キャパシタ１’の第１電極１００は、層間絶縁層１５上に、具体的には、第２層間絶縁層１５ｂ上に配置可能である。また、複数個のキャパシタ１’が配置される場合、複数個の第１電極１００は、エッチング停止層１６により底面が分離されることも可能である。言い換えれば、エッチング停止層１６は、開口部１６Ｔを含み、当該開口部１６Ｔ内に、キャパシタ１’の第１電極１００の底面が配置可能である。 The first electrode 100 of the capacitor 1'can be arranged on the interlayer insulating layer 15, specifically, on the second interlayer insulating layer 15b. Further, when a plurality of capacitors 1'are arranged, the bottom surfaces of the plurality of first electrodes 100 can be separated by the etching stop layer 16. In other words, the etching stop layer 16 includes the opening 16T, and the bottom surface of the first electrode 100 of the capacitor 1'can be arranged in the opening 16T.

第１電極１００は、図５のように、有底のシリンダ状またはコップ状を有することができる。さらに他の例としては、第１電極１００は、図６のように、垂直方向（Ｚ方向）に沿って延びる円柱、四角柱または多角柱のようなピラー状を有することができる。 The first electrode 100 can have a bottomed cylinder shape or a cup shape as shown in FIG. As yet another example, the first electrode 100 can have a pillar shape such as a cylinder, a quadrangular prism, or a polygonal prism extending along the vertical direction (Z direction) as shown in FIG.

また、キャパシタ１’は、第１電極１００の傾きまたは倒れを防止する支持部（図示せず）をさらに含んでもよく、該支持部は、第１電極１００の側壁上に配置可能である。 Further, the capacitor 1'may further include a support portion (not shown) for preventing the first electrode 100 from tilting or tilting, and the support portion can be arranged on the side wall of the first electrode 100.

半導体装置Ｄ２０、Ｄ３０は、当業界に知られた通常の方法を参照して製造可能である。具体的には、半導体装置Ｄ２０、Ｄ３０は、下記ｉ）ないしｘｖｉ）の段階を含んで製造可能である：
ｉ）基板１１’に素子分離トレンチ１４Ｔを形成し、素子分離トレンチ１４Ｔ内に素子分離膜１４を形成する段階（素子分離膜１４及び／または素子分離トレンチ１４Ｔにより、基板１１’の活性領域ＡＣを定義する段階）、
ｉｉ）素子分離トレンチ１４Ｔの内部を絶縁物質で充填する段階、
ｉｉｉ）基板１１’に不純物イオンを注入し、活性領域ＡＣの上部領域に第１ソース／ドレイン１１’ａｂ及び第２ソース／ドレイン１１’’ａｂを形成する段階、
ｉｖ）基板１１’にゲートライントレンチ１２Ｔを形成する段階、
ｖ）ゲートライントレンチ１２Ｔの内部に、ゲート絶縁層１２ａ、ゲート電極１２ｂ及びゲートキャッピング層１２ｃを形成する段階、
ｖｉ）基板１１’上に第１層間絶縁層１５ａを形成し、第１ソース／ドレイン１１’ａｂの上面を露出する開口部（図示せず）を形成する段階、
ｖｉｉ）ｖｉ）の開口部上に、第１ソース／ドレイン１１’ａｂと電気的に連結されるビットライン構造物１３を形成する段階、
ｖｉｉｉ）ビットライン構造物１３の上面と側面とをカバーする第２層間絶縁層１５ｂを形成する段階、
ｉｘ）第１及び第２層間絶縁層１５ａ、１５ｂに、第２ソース／ドレイン１１’’ａｂの上面が露出されるように開口部（図示せず）を形成する段階、
ｘ）ｉｘ）の開口部上に、第２ソース／ドレイン１１’’ａｂと電気的に連結されるコンタクト構造物２０’を形成する段階、
ｘｉ）第２層間絶縁層１５ｂ及びコンタクト構造物２０’上に、エッチング停止層１６及びモールド層（図示せず）を形成する段階、
ｘｉｉ）エッチング停止層１６及びモールド層（図示せず）に、コンタクト構造物２０’の上面が露出されるように開口部（図示せず）を形成する段階、
ｘｉｉｉ）ｘｉｉの開口部の内壁を覆うように（底面及び側面をカバーするように）、第１電極１００を形成する段階、
ｘｉｖ）モールド層（図示せず）を取り除く段階
ｘｖ）第１電極１００上に誘電体層３００を形成する段階、及び
ｘｖｉ）誘電体層３００上に第２電極２００を形成する段階。 The semiconductor devices D20 and D30 can be manufactured by referring to a conventional method known in the art. Specifically, the semiconductor devices D20 and D30 can be manufactured including the following steps i) to xvi):
i) At the stage of forming the element separation trench 14T on the substrate 11'and forming the element separation film 14 in the element separation trench 14T (the element separation membrane 14 and / or the element separation trench 14T is used to form the active region AC of the substrate 11'. Definition stage),
ii) At the stage of filling the inside of the element separation trench 14T with an insulating material,
iii) A step of injecting impurity ions into the substrate 11'to form a first source / drain 11'ab and a second source / drain 11'ab in the upper region of the active region AC,
iv) At the stage of forming the gateline trench 12T on the substrate 11',
v) A step of forming the gate insulating layer 12a, the gate electrode 12b and the gate capping layer 12c inside the gate line trench 12T.
vi) At the stage of forming the first interlayer insulating layer 15a on the substrate 11'and forming an opening (not shown) that exposes the upper surface of the first source / drain 11'ab.
vi) At the stage of forming the bitline structure 13 electrically connected to the first source / drain 11'ab on the opening of vi),
viii) The stage of forming the second interlayer insulating layer 15b that covers the upper surface and the side surface of the bit line structure 13.
ix) A step of forming openings (not shown) in the first and second interlayer insulating layers 15a and 15b so that the upper surface of the second source / drain 11''ab is exposed.
x) At the stage of forming the contact structure 20'which is electrically connected to the second source / drain 11''ab on the opening of ix),
xi) The stage of forming the etching stop layer 16 and the mold layer (not shown) on the second interlayer insulating layer 15b and the contact structure 20',
xi) At the stage of forming an opening (not shown) in the etching stop layer 16 and the mold layer (not shown) so that the upper surface of the contact structure 20'is exposed.
xiii) The stage of forming the first electrode 100 so as to cover the inner wall of the opening of xii (to cover the bottom surface and the side surface).
xiv) Step of removing the mold layer (not shown) xv) Step of forming the dielectric layer 300 on the first electrode 100, and xvi) Step of forming the second electrode 200 on the dielectric layer 300.

前述の各段階の種類及び／または順序は制限されず、適宜調整することができ、一部省略したり、追加したりする。また、各段階において構成要素を形成するのには、当業界に知られた蒸着工程、パターニング工程、エッチング工程などが利用可能である。例えば、電極形成時にエッチバック工程が適用可能である。段階ｖにおいて、ゲート電極１２ｂは、ゲート絶縁層１２ａ上に導電層を形成した後、エッチバック工程を通じて、導電層の上部を所定の高さほど取り除いて形成可能である。また、段階ｘｉｉｉにおいて、第１電極１００は、モールド層の上面、開口部の底面と側面とをいずれも覆うように電極を形成した後、エッチバック工程を通じて、モールド層の上面上の電極の一部を取り除き、複数の第１電極１００を有する構造を製造することもできる。他の例として、平坦化工程が適用されることも可能である。例えば、段階ｖにおいて、ゲートキャッピング層１２ｃは、ゲートライントレンチ１２Ｔの残余部分を絶縁物質で充填した後、基板１１’の上面が露出されるまで、絶縁物質を平坦化して形成可能である。 The type and / or order of each of the above steps is not limited and can be adjusted as appropriate, with some omissions or additions. Further, a vapor deposition process, a patterning process, an etching process and the like known in the art can be used to form the constituent elements at each stage. For example, the etchback step can be applied at the time of electrode formation. In step v, the gate electrode 12b can be formed by forming a conductive layer on the gate insulating layer 12a and then removing the upper portion of the conductive layer by a predetermined height through an etchback step. Further, in the step xiii, the first electrode 100 is one of the electrodes on the upper surface of the mold layer through the etchback step after forming the electrode so as to cover both the upper surface of the mold layer and the bottom surface and the side surface of the opening. It is also possible to remove the portion and manufacture a structure having a plurality of first electrodes 100. As another example, a flattening step can be applied. For example, in step v, the gate capping layer 12c can be formed by filling the residual portion of the gate line trench 12T with an insulating material and then flattening the insulating material until the upper surface of the substrate 11'is exposed.

半導体素子及び半導体装置は、多様な電子装置に適用可能である。具体的には、前述の半導体素子及び／または半導体装置は、多様な電子装置において論理素子またはメモリ素子として適用可能である。具体的には、半導体素子及び半導体装置は、モバイルデバイス、コンピュータ、ノート型パソコン、センサ、ネットワーク装置、ニューロモルフィック素子（ｎｅｕｒｏｍｏｒｐｈｉｃ ｄｅｖｉｃｅ）のような電子装置において、算術演算、プログラム実行、一時的データ保持などのために使用可能である。一実施形態による半導体素子及び半導体装置は、データ伝送量が大きく、データ伝送が連続して行われる電子装置に有効である。 Semiconductor devices and semiconductor devices can be applied to various electronic devices. Specifically, the above-mentioned semiconductor element and / or semiconductor device can be applied as a logic element or a memory element in various electronic devices. Specifically, semiconductor devices and semiconductor devices include arithmetic operations, program execution, and temporary data in electronic devices such as mobile devices, computers, notebook computers, sensors, network devices, and neuromorphic devices. It can be used for holding and so on. The semiconductor element and the semiconductor device according to one embodiment are effective for an electronic device in which a large amount of data transmission is performed and data transmission is continuously performed.

図７及び図８は、一実施形態による電子装置に適用可能な電子素子アーキテクチャを概略的に示す概念図である。 7 and 8 are conceptual diagrams schematically showing an electronic device architecture applicable to an electronic device according to an embodiment.

図７を参照すれば、電子素子アーキテクチャ１０００は、メモリユニット１０１０、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１０２０及び制御ユニット１０３０を含む。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、電気的に連結可能である。例えば、電子素子アーキテクチャ１０００は、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０を含む１つのチップとして具現可能である。具体的には、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、オン・チップ（ｏｎ－ｃｈｉｐ）でメタルライン（ｍｅｔａｌ ｌｉｎｅ）で相互連結されて直接通信することができる。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、１つの基板上にモノリシックに集積され、１つのチップを構成することもできる。電子素子アーキテクチャ（チップ）１０００には、入出力装置２０００が連結可能である。また、メモリユニット１０１０は、メインメモリ及びキャッシュメモリをいずれも含んでもよい。そのような電子素子アーキテクチャ（チップ）１０００は、オン・チップメモリプロセッシングユニットでもある。 Referring to FIG. 7, the electronic element architecture 1000 includes a memory unit 1010, an ALU (arithmetic logic unit) 1020, and a control unit 1030. The memory unit 1010, ALU 1020 and control unit 1030 can be electrically connected. For example, the electronic element architecture 1000 can be embodied as one chip including a memory unit 1010, an ALU 1020 and a control unit 1030. Specifically, the memory unit 1010, the ALU 1020, and the control unit 1030 can be interconnected by a metal line on an on-chip and can directly communicate with each other. The memory unit 1010, ALU 1020 and control unit 1030 can be monolithically integrated on one substrate to form one chip. The input / output device 2000 can be connected to the electronic element architecture (chip) 1000. Further, the memory unit 1010 may include both a main memory and a cache memory. Such an electronic element architecture (chip) 1000 is also an on-chip memory processing unit.

メモリユニット１０１０、ＡＬＵ １０２０及び／または制御ユニット１０３０は、それぞれ独立して前述の半導体素子を含んでもよい。図８を参照すれば、キャッシュメモリ１５１０、ＡＬＵ １５２０及び制御ユニット１５３０が、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ： ＣＰＵ）１５００を構成することができ、キャッシュメモリ１５１０は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）からなる。中央処理装置１５００と別途に、メインメモリ１６００及び補助ストレージ１７００が具備されることも可能である。メインメモリ１６００は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり、前述の半導体素子を含んでもよい。 The memory unit 1010, the ALU 1020 and / or the control unit 1030 may independently include the above-mentioned semiconductor elements. Referring to FIG. 8, a cache memory 1510, an ALU 1520 and a control unit 1530 can configure a central processing unit (CPU) 1500, and the cache memory 1510 is from a SRAM (static random access memory). Become. It is also possible to provide a main memory 1600 and an auxiliary storage 1700 separately from the central processing unit 1500. The main memory 1600 is a DRAM (dynamic random access memory), and may include the above-mentioned semiconductor element.

場合によって、電子装置アーキテクチャは、単位コンピューティング装置と単位メモリ装置とが、サブユニットなしに１つのチップで互いに隣接した形態に具現可能である。 In some cases, the electronic device architecture can be embodied in a form in which a unit computing device and a unit memory device are adjacent to each other on one chip without subunits.

図１０は、一実施形態によるキャパシタを含む電子装置の概略図である。 FIG. 10 is a schematic diagram of an electronic device including a capacitor according to an embodiment.

図１０を参照すれば、一実施形態による電子装置９００は、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ラップトップコンピュータ、ポータブルコンピュータ、ウェブタブレット、無線電話、携帯電話、デジタルミュージックプレーヤー、有無線電子機器などを含むが、それらに限定されるものではない。電子装置９００は、データバス９５０を介して互いに結合された、コントローラ９１０、入出力（Ｉ／Ｏ）装置９２０（例：キーパッド、キーボード及び／またはディスプレイ）、メモリ装置９３０及び無線インターフェース部９４０を含む。例えば、コントローラ９１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ及び／または他の論理装置のうち少なくとも１つを含んでもよい。他の論理装置は、マイクロプロセッサ、デジタル信号プロセッサ及び／またはマイクロコントローラのうちいずれか１つと類似した機能を有することができる。メモリ装置９３０は、例えば、コントローラ９１０により遂行される命令を保存することができる。また、メモリ装置９３０は、ユーザデータを保存するにも使用可能である。 Referring to FIG. 10, the electronic device 900 according to an embodiment includes a PDA (Personal Digital Assistant), a laptop computer, a portable computer, a web tablet, a wireless telephone, a mobile phone, a digital music player, a wireless electronic device, and the like. However, it is not limited to them. The electronic device 900 includes a controller 910, an input / output (I / O) device 920 (eg, keypad, keyboard and / or display), a memory device 930 and a wireless interface unit 940 coupled to each other via a data bus 950. include. For example, the controller 910 may include at least one of a microprocessor, a digital signal processor, a microcontroller and / or other logic devices. Other logic devices can have functions similar to any one of a microprocessor, a digital signal processor and / or a microcontroller. The memory device 930 can store, for example, an instruction executed by the controller 910. The memory device 930 can also be used to store user data.

コントローラ９１０は、例えば、中央処理装置１５００及び／または制御ユニット１５３０（図８）及び／または制御ユニット１０３０（図７）と同一及び／または実質的に類似している。同様に、Ｉ／Ｏ装置９２０は、図８の入出力装置２５００と同一及び／または実質的に類似している。 The controller 910 is, for example, identical to and / or substantially similar to the central processing unit 1500 and / or the control unit 1530 (FIG. 8) and / or the control unit 1030 (FIG. 7). Similarly, the I / O device 920 is identical and / or substantially similar to the input / output device 2500 of FIG.

メモリ装置９３０は、複数のメモリセルＭＣを含んでもよい。メモリセルＭＣそれぞれは、トランジスタＴＲに連結されたキャパシタＣを含んでもよい。例えば、トランジスタＴＲ及び／またはキャパシタＣは、それぞれ電界効果トランジスタ１０及び／またはキャパシタ１（図３）と同一及び／または実質的に類似している。ワードラインＷＬは、トランジスタＴＲのゲートに連結される。ビットラインＢＬは、トランジスタＴＲの１つのソース／ドレイン領域に連結され、キャパシタＣは、トランジスタＴＲの他のソース／ドレイン領域に連結される。キャパシタＣの他端は、電源電圧Ｖｄｄに連結される。キャパシタＣは、図１、図３ないし図６、及び／または図９で説明されたキャパシタ１、１’及び／または１’’のうち１つを含んでもよい。 The memory device 930 may include a plurality of memory cells MC. Each of the memory cells MC may include a capacitor C connected to the transistor TR. For example, the transistors TR and / or the capacitor C are identical and / or substantially similar to the field effect transistors 10 and / or the capacitor 1 (FIG. 3), respectively. The word line WL is connected to the gate of the transistor TR. The bit line BL is connected to one source / drain region of the transistor TR, and the capacitor C is connected to the other source / drain region of the transistor TR. The other end of the capacitor C is connected to the power supply voltage Vdd. Capacitor C may include one of the capacitors 1, 1'and / or 1'" described in FIGS. 1, 3-6, and / or 9.

電子装置９００は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号で通信する無線通信ネットワークへデータを伝送するか、あるいはネットワークからデータを受信するために、無線インターフェース部９４０を使用することができる。例えば、無線インターフェース部９４０は、アンテナまたは無線送受信器を含んでもよい。 The electronic device 900 can use the wireless interface unit 940 to transmit data to or receive data from the wireless communication network that communicates with RF (Radio Frequency) signals. For example, the wireless interface unit 940 may include an antenna or a wireless transmitter / receiver.

場合によって、電子素子アーキテクチャは、単位コンピューティング素子と単位メモリ素子とが、サブユニットなしに１つのチップで互いに隣接した形態に具現可能である。 In some cases, the electronic device architecture can be embodied in a form in which a unit computing element and a unit memory element are adjacent to each other on one chip without subunits.

以上、実施形態について詳細に説明したが、権利範囲は、それに限定されるものではなく、特許請求の範囲で定義している基本概念を利用した、当業者の多様な変形形態及び改良形態も権利範囲に属するものである。 Although the embodiment has been described in detail above, the scope of rights is not limited to that, and various modified forms and improved forms of those skilled in the art using the basic concept defined in the claims are also rights. It belongs to the range.

本発明は、例えば、電子装置関連の技術分野に適用可能である。 The present invention is applicable to, for example, electronic device-related technical fields.

１，１’ キャパシタ
１００ 第１電極
２００ 第２電極
３００ 誘電体層
Ｄ１，Ｄ１０，Ｄ２０，Ｄ３０ 半導体装置 1,1'Capacitor 100 1st electrode 200 2nd electrode 300 Dielectric layer D1, D10, D20, D30 Semiconductor device

Claims (20)

第１電極と、
前記第１電極と離隔されて配置される第２電極と、
前記第１電極と第２電極との間に配置される誘電体層と、を含む半導体素子であって、
前記誘電体層は、
誘電定数が２０以上かつ７０以下である金属酸化物を母材とし、
３族元素と５族元素をドーパント物質として含む、半導体素子。 With the first electrode
A second electrode arranged apart from the first electrode and
A semiconductor device including a dielectric layer arranged between the first electrode and the second electrode.
The dielectric layer is
A metal oxide having a dielectric constant of 20 or more and 70 or less is used as a base material.
A semiconductor device containing a Group 3 element and a Group 5 element as a dopant substance. 前記３族元素は、Ｓｃ、Ｙ、Ｂ、Ａｌ、Ｇａ、Ｉｎ及びＴｌのうち１つ以上選択される、請求項１に記載の半導体素子。 The semiconductor device according to claim 1, wherein the group 3 element is selected from one or more of Sc, Y, B, Al, Ga, In and Tl. 前記５族元素は、Ｖ、Ｎｂ、Ｔａ、Ｎ、Ｐ、Ａｓ、Ｓｂ及びＢｉのうち１つ以上選択される、請求項１または２に記載の半導体素子。 The semiconductor device according to claim 1 or 2, wherein the group 5 element is selected from one or more of V, Nb, Ta, N, P, As, Sb and Bi. 前記金属酸化物は、Ｈｆ、Ｚｒ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ、Ｔｉ及びＬｕのうち選択される１つ以上の金属を含む、請求項１から３のいずれか一項に記載の半導体素子。 One of claims 1 to 3, wherein the metal oxide contains one or more selected metals from Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti and Lu. The semiconductor element according to. 前記誘電体層は、（Ａ，Ｂ）ｘＣｙＯｚで表示される化合物（Ａは、３族元素であり、Ｂは、５族元素であり、Ｃは、Ｈｆ、Ｚｒ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ、Ｔｉ及びＬｕのうち選択される１つ以上の金属元素であり、ｘ＋ｙ＋ｚ＝１であり、０＜ｘ≦０．２、０＜ｙ≦０．５である）を含む、請求項１から４のいずれか一項に記載の半導体素子。 The dielectric layer is a compound represented by (A, B) xCyOz (A is a Group 3 element, B is a Group 5 element, and C is Hf, Zr, Pr, Nd, Gd, Dy. , Yb, Pb, Zn, Ti and Lu, one or more selected metal elements, including x + y + z = 1, 0 <x≤0.2, 0 <y≤0.5). , The semiconductor element according to any one of claims 1 to 4. 前記３族元素と前記５族元素のうち１つ以上は、ｄ軌道を有する元素である、請求項１から５のいずれか一項に記載の半導体素子。 The semiconductor element according to any one of claims 1 to 5, wherein one or more of the group 3 element and the group 5 element is an element having a d-orbital. 前記３族元素は、Ｓｃ、Ｙまたはそれらの組み合わせである、請求項１から６のいずれか一項に記載の半導体素子。 The semiconductor device according to any one of claims 1 to 6, wherein the group 3 element is Sc, Y or a combination thereof. 前記５族元素は、Ｖ、Ｎｂ、Ｔａまたはそれらの組み合わせである、請求項１から７のいずれか一項に記載の半導体素子。 The semiconductor device according to any one of claims 1 to 7, wherein the group 5 element is V, Nb, Ta or a combination thereof. 前記３族元素と前記５族元素は、それぞれ独立して誘電体層の総金属元素に対して、０．０ａｔ％超過かつ２０．０ａｔ％以下である、請求項１から８のいずれか一項に記載の半導体素子。 One of claims 1 to 8, wherein the group 3 element and the group 5 element are independently more than 0.0 at% and 20.0 at% or less with respect to the total metal element of the dielectric layer. The semiconductor element described in 1. 前記誘電体層のエネルギーバンドは、前記母材のエネルギーバンドより大きい、請求項１から９のいずれか一項に記載の半導体素子。 The semiconductor element according to any one of claims 1 to 9, wherein the energy band of the dielectric layer is larger than the energy band of the base material. 前記誘電体層は、
３族元素と５族元素が互いに酸素原子を共有するドーパント対を含む、請求項１から１０のいずれか一項に記載の半導体素子。 The dielectric layer is
The semiconductor device according to any one of claims 1 to 10, further comprising a dopant pair in which a group 3 element and a group 5 element share an oxygen atom with each other. 前記誘電体層は、前記ドーパント対を２つ以上含み、２つのドーパント対間の距離は、母材の金属のイオン半径の６倍以下である、請求項１１に記載の半導体素子。 The semiconductor element according to claim 11, wherein the dielectric layer contains two or more of the dopant pairs, and the distance between the two dopant pairs is 6 times or less the ionic radius of the metal of the base material. 前記誘電体層の厚みは、１０Å以上かつ１００Å以下である、請求項１から１２のいずれか一項に記載の半導体素子。 The semiconductor device according to any one of claims 1 to 12, wherein the thickness of the dielectric layer is 10 Å or more and 100 Å or less. 前記誘電体層は、誘電定数が４０以上である、請求項１から１３のいずれか一項に記載の半導体素子。 The semiconductor element according to any one of claims 1 to 13, wherein the dielectric layer has a dielectric constant of 40 or more. 前記誘電体層の誘電率は、前記母材の誘電率より１０％以上高い、請求項１から１４のいずれか一項に記載の半導体素子。 The semiconductor device according to any one of claims 1 to 14, wherein the dielectric constant of the dielectric layer is 10% or more higher than the dielectric constant of the base metal. 前記３族元素と前記５族元素を含むドーパント物質は、母材に対する置換形成エネルギーが０より小さい、請求項１から１５のいずれか一項に記載の半導体素子。 The semiconductor element according to any one of claims 1 to 15, wherein the dopant substance containing the group 3 element and the group 5 element has a substitution formation energy smaller than 0 with respect to the base material. 前記第１電極及び前記第２電極の一方またはそれらの両方は、金属、金属窒化物、金属酸化物またはそれらの組み合わせを含む、請求項１から１６のいずれか一項に記載の半導体素子。 The semiconductor device according to any one of claims 1 to 16, wherein one or both of the first electrode and the second electrode includes a metal, a metal nitride, a metal oxide, or a combination thereof. 請求項１ないし１７のうちいずれか一項に記載の半導体素子を含む、半導体装置。 A semiconductor device comprising the semiconductor device according to any one of claims 1 to 17. 互いに電気的に連結された電界効果トランジスタとキャパシタとを含み、
前記電界効果トランジスタ及び前記キャパシタのうち少なくとも１つは、前記半導体素子を含む、請求項１８に記載の半導体装置。 Including field effect transistors and capacitors electrically connected to each other,
The semiconductor device according to claim 18, wherein the field effect transistor and at least one of the capacitors include the semiconductor element. 前記電界効果トランジスタは、
前記第１電極に対応し、ソース及びドレインを含む半導体層と、
前記第２電極に対応し、半導体層上に配置されるゲート電極と、
前記半導体層とゲート電極との間に配置される前記誘電体層と、を含む、請求項１９に記載の半導体装置。 The field effect transistor is
A semiconductor layer corresponding to the first electrode and including a source and a drain,
A gate electrode corresponding to the second electrode and arranged on the semiconductor layer,
19. The semiconductor device of claim 19, comprising the dielectric layer disposed between the semiconductor layer and the gate electrode.
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