KR20230172377A - Capacitor and Device comprising capacitor, and preparation method thereof - Google Patents
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Abstract
제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며, 상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 포함하며, 상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며, 상기 유전층이 에피택셜층(epitaxial layer)이며, 상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며, 상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제3 원소가 도판트인, 커패시터, 이를 포함하는 디바이스, 및 커패시터 제조방법이 제공된다.A first thin film electrode layer; a second thin film electrode layer; and a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer, wherein the first thin film electrode layer and the second thin film electrode layer include a conductive perovskite-type crystal structure, and the dielectric layer is dielectric. ) It includes a metal oxide having a perovskite-type crystal structure, the dielectric layer is an epitaxial layer, and the metal oxide contains a first element, octahedral ( a second element disposed at an octahedral site, and a third element disposed at an octahedral site, wherein the valency of the third element is lower than the valency of the second element, A capacitor wherein the third element is a dopant, a device including the same, and a method of manufacturing the capacitor are provided.
Description
커패시터, 이를 포함하는 디바이스, 및 이의 제조방법에 관한 것이다.It relates to a capacitor, a device including the same, and a method of manufacturing the same.
다양한 가정용 및 산업용 기기에 메모리, 트랜지스터와 같은 반도체 소자가 사용된다. 가정용 및 산업용 기기의 고성능화에 따라 반도체 소자의 고집적화 및 미세화가 진행된다.Semiconductor devices such as memories and transistors are used in a variety of household and industrial devices. As household and industrial devices become more high-performance, semiconductor devices become more highly integrated and miniaturized.
반도체 소자의 고직접화 및 미세화에 따라 반도체 소자의 크기가 감소한다. 예를 들어, 커패시터의 크기 감소에 따라 커패시터의 용량이 감소하고 누설 전류가 증가하므로, 이러한 문제를 해결하기 위하여 다양한 방법이 제안된다.As semiconductor devices become highly integrated and miniaturized, the size of semiconductor devices decreases. For example, as the size of the capacitor decreases, the capacity of the capacitor decreases and leakage current increases, so various methods are proposed to solve this problem.
예를 들어, 커패시터의 전극 면적을 증가시키거나 유전체 두께를 감소시켜 커패시터의 구조를 변화시키거나 커패시터 제조 공정을 개선하여 커패시터의 용량을 유지한다.For example, the capacitor's capacity is maintained by changing the structure of the capacitor by increasing the electrode area of the capacitor or reducing the dielectric thickness, or by improving the capacitor manufacturing process.
그러나, 커패시터의 전극 면적을 증가시키거나 유전체의 두께를 감소시키는 등의 구조적인 개선 또는 제조 공정상의 개선에 의한 커패시터 용량 유지는 한계가 있다.However, there are limits to maintaining capacitor capacity through structural or manufacturing process improvements, such as increasing the electrode area of the capacitor or reducing the thickness of the dielectric.
높은 커패시터 용량을 위해 3원계 산화물 유전체 물질을 사용할 수 있다. 대표적인 3원계 산화물 유전체는 2가 양이온과 4가 양이온을 포함한 3원계 산화물로서, 2가 양이온과 4가 양이온과 산소의 조성비가 1:1:3인 페로브스카이트 결정구조의 물질이다. 3원계 산화물 유전체는 예를 들어, SrTiO3, CaTiO3, BaTiO3, SrHfO3, SrZrO3, PbTiO3과 같은 물질이다. 3원계 산화물 유전체는 이들로 한정되지 않으며, 다른 양이온들을 포함하는 3원계 산화물이 유전체로 사용될 수 있다.Ternary oxide dielectric materials can be used for high capacitor capacity. A representative ternary oxide dielectric is a ternary oxide containing divalent cations and tetravalent cations, and is a perovskite crystal structure material with a composition ratio of divalent cations, tetravalent cations, and oxygen of 1:1:3. Ternary oxide dielectrics are, for example, SrTiO 3 , CaTiO 3 , BaTiO 3 , SrHfO 3 , SrZrO 3 , and PbTiO 3 . The ternary oxide dielectric is not limited to these, and ternary oxides containing other cations can be used as the dielectric.
3원계 산화물 유전체는 박막 두께 감소에 따라 유전율이 급격히 감소한다. 또한, 3원계 산화물 유전체의 밴드갭은 3 eV 내지 4 eV로 작기 때문에 전극과 유전체 사이의 누설 전류가 크다.The dielectric constant of ternary oxide dielectrics decreases rapidly as the thin film thickness decreases. Additionally, the band gap of the ternary oxide dielectric is small, at 3 eV to 4 eV, so the leakage current between the electrode and the dielectric is large.
따라서, 유전체 박막의 두께 감소에 따른 유전율의 감소를 억제하고 전극과 유전체 사이의 누설 전류를 억제하는 것이 중요하다.Therefore, it is important to suppress a decrease in dielectric constant due to a decrease in the thickness of the dielectric thin film and to suppress leakage current between the electrode and the dielectric.
유전체 박막의 두께 감소에 다른 유전율 감소를 억제하기 위하여 증가된 그레인 크기(grain size)를 가지는 다결정(polycrystalline) 유전체 박막이 고려될 수 있다. 증가된 그레인 크기를 가지는 다결정 유전체 박막은 비정질 유전체 박막에 도판트를 도입하고 열처리에 의한 상전이를 통하여 제조된다. 증가된 그레인 크기(grain size)를 가지는 다결정 유전체 박막은 전극과 유전체의 계면에서 저유전층의 형성 및 분극 정렬 한계 등의 문제를 가진다. 따라서, 증가된 그레인 크기를 가지는 다결정 유전체 박막은 100 Å 이하의 두께에서 유전율 감소 억제가 제한된다.In order to suppress the decrease in dielectric constant due to a decrease in the thickness of the dielectric thin film, a polycrystalline dielectric thin film with an increased grain size may be considered. A polycrystalline dielectric thin film with an increased grain size is manufactured by introducing a dopant into an amorphous dielectric thin film and undergoing a phase transition by heat treatment. Polycrystalline dielectric thin films with increased grain size have problems such as formation of a low dielectric layer at the interface between the electrode and the dielectric and limitations in polarization alignment. Therefore, polycrystalline dielectric thin films with increased grain size have limited suppression of dielectric constant reduction at thicknesses of 100 Å or less.
따라서, 종래의 커패시터에 비하여 새로운 구조를 가짐에 의하여 유전체 박막의 두께 감소에 따른 유전율의 감소가 억제되고 전극과 유전체 사이의 누설 전류가 억제되는 새로운 커패시터가 요구된다.Therefore, there is a need for a new capacitor that has a new structure compared to conventional capacitors, so that the decrease in dielectric constant due to a decrease in the thickness of the dielectric thin film is suppressed and the leakage current between the electrode and the dielectric is suppressed.
한 측면은 새로운 구조를 가지는 전극 및 유전체를 포함함에 의하여 유전체 두께 감소에 따른 유전율 저하가 억제되고 누설 전류가 억제되는 커패시터를 제공하는 것이다.One aspect is to provide a capacitor in which a decrease in dielectric constant due to a decrease in dielectric thickness is suppressed and leakage current is suppressed by including an electrode and a dielectric having a new structure.
또 다른 한 측면은 상기 커패시터를 포함하는 디바이스를 제공하는 것이다.Another aspect is providing a device including the capacitor.
또 다른 한 측면은 상기 커패시터의 제조방법을 제공하는 것이다.Another aspect is to provide a method of manufacturing the capacitor.
한 측면에 따라,According to one aspect,
제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며,A first thin film electrode layer; a second thin film electrode layer; And a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer,
상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 포함하며,The first thin film electrode layer and the second thin film electrode layer include a conductive perovskite-type crystal structure,
상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며, 상기 유전층이 에피택셜층(epitaxial layer)이며,The dielectric layer includes a metal oxide having a dielectric perovskite-type crystal structure, and the dielectric layer is an epitaxial layer,
상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며,The metal oxide includes a first element disposed in a cubooctahedral site, a second element disposed in an octahedral site, and a third element disposed in an octahedral site,
상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제3 원소가 도판트인, 커패시터가 제공된다.A capacitor is provided in which the valency of the third element is lower than the valency of the second element, and the third element is a dopant.
또 다른 한 측면에 따라,According to another aspect,
상기에 따른 커패시터를 포함하는 디바이스가 제공된다.A device comprising a capacitor according to the above is provided.
또 다른 한 측면에 따라,According to another aspect,
제1 박막 전극층 또는 제2 박막 전극층을 제공하는 단계;Providing a first thin film electrode layer or a second thin film electrode layer;
상기 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피택시 성장(epitaxy growth)에 의하여 유전층을 배치하는 단계;disposing a dielectric layer on one surface of the first thin film electrode layer or the second thin film electrode layer by epitaxial growth;
상기 유전층 상에 다른 박막 전극층을 배치하여 커패시터를 제공하는 단계를 포함하며,Providing a capacitor by disposing another thin film electrode layer on the dielectric layer,
상기 커패시터가, 제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며,The capacitor includes a first thin film electrode layer; a second thin film electrode layer; And a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer,
상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 가지며,The first thin film electrode layer and the second thin film electrode layer have a conductive perovskite-type crystal structure,
상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며,The dielectric layer includes a metal oxide having a dielectric perovskite-type crystal structure,
상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며,The metal oxide includes a first element disposed in a cubooctahedral site, a second element disposed in an octahedral site, and a third element disposed in an octahedral site,
상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제2 원소가 도판트인, 커패시터 제조방법이 제공된다.A capacitor manufacturing method is provided wherein the valency of the third element is lower than that of the second element, and the second element is a dopant.
한 측면에 따르면 새로운 구조를 가지는 전극 및 유전층을 포함함에 의하여 유전체의 두께 감소에 따른 커패시터의 유전율 저하가 억제되고 커패시터의 누설 전류가 감소된다.According to one aspect, by including an electrode and a dielectric layer having a new structure, a decrease in the dielectric constant of the capacitor due to a decrease in the thickness of the dielectric is suppressed and the leakage current of the capacitor is reduced.
도 1은 실시예 1에서 제조된 커패시터의 단면 투과전자현미경 이미지이다.
도 2는 실시예 1 내지 6 및 비교예 1 내지 3에서 제조된 커패시터의 유전층 두께에 따른 유전율을 보여주는 그래프이다.
도 3은 실시예 1 내지 6 및 비교예 1 내지 3에서 제조된 커패시터의 유전층 두께에 따른 누설 전류를 보여주는 그래프이다.
도 4는 700 ℃ 에서 제조된 STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼이다.
도 5는 700 ℃ 에서 제조된 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 로킹 커브(rocking curve) 이다.
도 6은 500 ℃ 에서 제조된 STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼이다.
도 7은 300 ℃ 에서 제조된 STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼이다.
도 8a 내지 도 8d는 일구현예에 따른 커패시터의 모식도이다.
도 9는 구현예들에 따른 커패시터를 채용한 전자 디바이스의 개략적인 회로 구성과 동작을 설명하는 회로도이다.
도 10은 예시적인 구현예에 따른 전자 디바이스를 도시한 모식도이다.
도 11은 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 모식도이다.
도 12는 또 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 평면도이다.
도 13은 도 12의 A-A'선을 따라 본 단면도이다.
도 14는 또 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 단면도이다.
도 15는 예시적인 구현예에 따른 디바이스에 적용될 수 있는 디바이스 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 16은 다른 예시적인 구현예에 따른 디바이스에 적용될 수 있는 디바이스 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.Figure 1 is a cross-sectional transmission electron microscope image of the capacitor manufactured in Example 1.
Figure 2 is a graph showing the dielectric constant according to the dielectric layer thickness of the capacitors manufactured in Examples 1 to 6 and Comparative Examples 1 to 3.
Figure 3 is a graph showing leakage current depending on the dielectric layer thickness of the capacitors manufactured in Examples 1 to 6 and Comparative Examples 1 to 3.
Figure 4 is an XRD spectrum for the surface of a STO substrate/undoped BST dielectric layer stack and an STO substrate/Y-doped BST dielectric layer stack prepared at 700°C.
Figure 5 is a rocking curve for the surface of an STO substrate/Y-doped BST dielectric layer stack manufactured at 700°C.
Figure 6 is an XRD spectrum for the surfaces of a STO substrate/undoped BST dielectric layer stack and an STO substrate/Y-doped BST dielectric layer stack prepared at 500°C.
Figure 7 is an XRD spectrum for the surfaces of a STO substrate/undoped BST dielectric layer stack and an STO substrate/Y-doped BST dielectric layer stack prepared at 300°C.
8A to 8D are schematic diagrams of capacitors according to one implementation example.
FIG. 9 is a circuit diagram illustrating a schematic circuit configuration and operation of an electronic device employing a capacitor according to implementation examples.
Figure 10 is a schematic diagram showing an electronic device according to an example implementation.
Figure 11 is a schematic diagram showing an electronic device according to another example implementation.
Figure 12 is a plan view showing an electronic device according to another example implementation.
FIG. 13 is a cross-sectional view taken along line A-A' of FIG. 12.
Figure 14 is a cross-sectional view showing an electronic device according to another example implementation.
FIG. 15 is a conceptual diagram schematically showing a device architecture that can be applied to a device according to an example implementation.
FIG. 16 is a conceptual diagram schematically showing a device architecture that can be applied to a device according to another example implementation.
이하에서 설명되는 본 창의적 사상(present inventive concept)은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세하게 설명한다. 그러나, 이는 본 창의적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 창의적 사상의 기술 범위에 포함되는 모든 변환, 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.The present inventive concept described below can be subjected to various transformations and can have various embodiments, and specific embodiments are illustrated in the drawings and described in detail. However, this is not intended to limit this creative idea to a specific embodiment, and should be understood to include all transformations, equivalents, or substitutes included in the technical scope of this creative idea.
이하에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 창의적 사상을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 이하에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하에서 사용되는 "/"는 상황에 따라 "및"으로 해석될 수도 있고 "또는"으로 해석될 수도 있다.The terms used below are only used to describe specific embodiments and are not intended to limit the creative idea. Singular expressions include plural expressions unless the context clearly dictates otherwise. Hereinafter, terms such as "comprise" or "have" are intended to indicate the presence of features, numbers, steps, operations, components, parts, ingredients, materials, or combinations thereof described in the specification, but are intended to indicate the presence of one or more of the It should be understood that this does not exclude in advance the presence or addition of other features, numbers, steps, operations, components, parts, components, materials, or combinations thereof. “/” used below may be interpreted as “and” or “or” depending on the situation.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하거나 축소하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분의 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 명세서 전체에서 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 명세서 및 도면에 있어서 실질적으로 동일한 기능 구성을 가지는 구성요소에 대하여는 동일한 부호를 참조하는 것으로 중복 설명을 생략한다.In order to clearly express various layers and areas in the drawing, the thickness is enlarged or reduced. Throughout the specification, similar parts are given the same reference numerals. Throughout the specification, when a part such as a layer, membrane, region, plate, etc. is said to be “on” or “on” another part, this includes not only the case where it is directly on top of the other part, but also the case where there is another part in between. . Throughout the specification, terms such as first and second may be used to describe various components, but the components should not be limited by the terms. Terms are used only to distinguish one component from another. In this specification and drawings, components having substantially the same functional configuration are given the same reference numerals and redundant description is omitted.
이하에서 예시적인 구현예들에 따른 커패시터, 이를 포함하는 디바이스, 및 커패시터 제조방법에 관하여 더욱 상세히 설명한다.Hereinafter, a capacitor, a device including the same, and a capacitor manufacturing method according to example embodiments will be described in more detail.
일구현예에 따른 커패시터는, 제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며, 상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 포함하며, 상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며, 상기 유전층이 에피택셜층(epitaxial layer)이며, 상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며, 상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제3 원소가 도판트이다.A capacitor according to one embodiment includes a first thin film electrode layer; a second thin film electrode layer; and a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer, wherein the first thin film electrode layer and the second thin film electrode layer include a conductive perovskite-type crystal structure, and the dielectric layer is dielectric. ) It includes a metal oxide having a perovskite-type crystal structure, the dielectric layer is an epitaxial layer, and the metal oxide contains a first element, octahedral ( a second element disposed at an octahedral site, and a third element disposed at an octahedral site, wherein the valency of the third element is lower than the valency of the second element, The third element is the dopant.
제1 박막 전극층과 제2 박막 전극층과 유전층이 페로브스카이트형 결정 구조(perovskite type crystal structure)를 가진다. 페로브스카이트형 결정 구조를 가지는 제1 박막 전극층 및 제2 박막 전극층 사이에 잘 정의된 배향성을 가지는 유전층, 즉 페로브스카이트형 결정 구조를 가지는 유전층이 배치된다. 유전층이 예를 들어 높은 결정성의 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함한다. 유전층은 예를 들어 단결정 또는 이에 가까운 결정성을 가지는 금속 산화물을 포함한다. 제1 박막 전극층과 제2 박막 전극층과 유전층이 동일한 페로브스카이트형 결정 구조를 가짐에 의하여, 전극층과 유전층 계면에서 저유전층의 형성이 억제될 수 있다. 유전층이 높은 결정성을 가짐에 의하여 유전층 내에서 분극 정렬이 향상될 수 있으므로, 결과적으로 유전층의 유전율이 향상될 수 있다. 제1 박막 전극층과 제2 박막 전극층과 유전층이 각각 예를 들어 페로브스카이트형 결정 구조를 가지는 단결정일 수 있다.The first thin film electrode layer, the second thin film electrode layer, and the dielectric layer have a perovskite type crystal structure. A dielectric layer having a well-defined orientation, that is, a dielectric layer having a perovskite-type crystal structure, is disposed between the first thin-film electrode layer and the second thin-film electrode layer having a perovskite-type crystal structure. The dielectric layer includes, for example, a metal oxide having a highly crystalline perovskite-type crystal structure. The dielectric layer includes, for example, a metal oxide having a single crystal or a crystallinity close to it. Since the first thin film electrode layer, the second thin film electrode layer, and the dielectric layer have the same perovskite-type crystal structure, the formation of a low dielectric layer at the interface between the electrode layer and the dielectric layer can be suppressed. As the dielectric layer has high crystallinity, polarization alignment within the dielectric layer can be improved, and as a result, the dielectric constant of the dielectric layer can be improved. The first thin film electrode layer, the second thin film electrode layer, and the dielectric layer may each be, for example, a single crystal having a perovskite-type crystal structure.
금속 산화물이 옥타헤드랄 사이트를 포함하며, 옥타헤드랄 사이트에 제2 원소에 비하여 원자가가 낮은 제3 원소가 도판트로서 배치됨에 의하여 옥타헤드랄 사이트에서 격자 팽창(lattice expansion)이 유발되고, 이에 의하여 격자 구조의 압축 변형(compressive strain)이 유도될 수 있다. 전극층과 유전층의 계면에 배치되는 격자 구조가 열화 없이 유도된 압축 변형을 포함함에 의하여, 전극층과 유전층 사이의 계면 유전율이 증가될 수 있다. 유전층의 두께가 감소함에 따라 유전층의 전체 유전율에서 유전체의 벌크 유전율 외에 유전층과 전극층 사이의 계면 유전율의 영향이 증가한다. 따라서, 증가된 계면 유전율을 가지는 유전층을 구비한 커패시터에서, 유전층의 두께 감소에 의한 커패시의 유전율 저하를 효과적으로 억제할 수 있다.The metal oxide includes an octahedral site, and a third element with a lower valence than the second element is placed on the octahedral site as a dopant, thereby causing lattice expansion at the octahedral site. Compressive strain of the lattice structure can be induced by this. The interfacial dielectric constant between the electrode layer and the dielectric layer can be increased by the lattice structure disposed at the interface between the electrode layer and the dielectric layer containing induced compressive strain without deterioration. As the thickness of the dielectric layer decreases, the influence of the interfacial dielectric constant between the dielectric layer and the electrode layer increases in addition to the bulk dielectric constant of the dielectric on the overall dielectric constant of the dielectric layer. Therefore, in a capacitor provided with a dielectric layer having an increased interfacial dielectric constant, a decrease in the dielectric constant of the capacitor due to a decrease in the thickness of the dielectric layer can be effectively suppressed.
제2 원소의 원자가는 예를 들어 4가 이상일 수 있다. 제2 원소의 원자가는 4가, 5가 또는 6가일 수 있다. 제3 원소의 원자가는 예를 들어 3가 이하일 수 있다. 제3 원소의 원자가는 예를 들어 3가, 2가 또는 1가일 수 있다. 제3 원소가 제2 원소에 비하여 낮은 원자가를 가짐에 의하여 옥타헤드랄 사이트에서 격자 팽창이 보다 효과적으로 유도될 수 있다.The valence of the second element may be, for example, 4 or more. The valency of the second element may be tetravalent, pentavalent, or hexavalent. The valence of the third element may be, for example, 3 or less. The valency of the third element may be, for example, trivalent, divalent or monovalent. Since the third element has a lower valence than the second element, lattice expansion can be more effectively induced at the octahedral site.
제3 원소는 예를 들어 원소 주기율표 제1 족 내지 제16 족에 속하는 금속 또는 준금속 원소일 수 있다. 제3 원소는 예를 들어 Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, 및 Ga 에서 선택되는 하나 이상의 원소일 수 있다. 제3 원소가 이러한 금속 또는 준금속 원소를 포함함에 의하여 옥타헤드랄 사이트에서 격자 팽창이 보다 효과적으로 유발될 수 있다. 제3 원소는 하나 이상의 원자가를 가질 수 있다. 예를 들어 Mn은 2가, 3가 등의 복수의 원자가를 가질 수 있다.The third element may be, for example, a metal or metalloid element belonging to Groups 1 to 16 of the Periodic Table of Elements. The third element may be, for example, one or more elements selected from Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, and Ga. By including such a metal or metalloid element as the third element, lattice expansion can be more effectively caused at the octahedral site. The tertiary element may have more than one valency. For example, Mn may have multiple valences such as divalence and trivalence.
제3 원소의 이온 반경(ionic radii)은 예를 들어 제2 원소의 이온 반경에 비하여 더 클 수 있다. 제3 원소의 이온 반경이 제2 원소의 이온 반경에 비하여 더 큼에 의하여, 옥타헤드랄 사이트에서 격자 팽창이 보다 효과적으로 유발될 수 있다. 제3 원소의 이온 반경이 증가할수록 옥타헤드랄 사이트에서 격자 팽창이 증가할 수 있다. 예를 들어, 제3 원소의 양이온은 제2 원소의 양이온에 비하여 더 큰 이온 반경을 가질 수 있다. 제3 원소의 이온 반경과 제2 원소의 이온 반경의 차이는 예를 들어 1 pm 이상, 5 pm 이상, 또는 10 pm 이상일 수 있다. 제3 원소의 이온 반경과 제2 원소의 이온 반경의 차이는 예를 들어 1 pm 내지 50 pm, 5 pm 내지 50 pm, 또는 10 pm 내지 50 pm 일 수 있다.For example, the ionic radius of the third element may be larger than the ionic radius of the second element. Since the ionic radius of the third element is larger than the ionic radius of the second element, lattice expansion can be more effectively caused at the octahedral site. As the ionic radius of the third element increases, the lattice expansion at the octahedral site may increase. For example, a cation of a third element may have a larger ionic radius than a cation of a second element. The difference between the ionic radius of the third element and the ionic radius of the second element may be, for example, 1 pm or more, 5 pm or more, or 10 pm or more. The difference between the ionic radius of the third element and the ionic radius of the second element may be, for example, 1 pm to 50 pm, 5 pm to 50 pm, or 10 pm to 50 pm.
금속 산화물은 예를 들어 3원계 금속 산화물일 수 있다. 3원계 금속 산화물은 제1 원소, 제2 원소 및 산소를 포함할 수 있다. 3원계 금속 산화물은 예를 들어 제1 원소 및 제2 원소 중 하나 이상이 다른 원소로 추가적으로 치환될 수 있다. 치환된 3원계 금속산화물은 예를 들어 제2 원소의 일부를 치환하는 제3 원소 및/또는 제1 원소의 일부를 치환하는 제4 원소를 추가적으로 포함할 수 있다.The metal oxide may be, for example, a ternary metal oxide. The ternary metal oxide may include a first element, a second element, and oxygen. In the ternary metal oxide, for example, one or more of the first element and the second element may be additionally substituted with another element. For example, the substituted ternary metal oxide may additionally include a third element that replaces part of the second element and/or a fourth element that replaces part of the first element.
금속 산화물의 결정 격자는 예를 들어 c축 방향으로 연장되는 압축 변형(compressive stain)을 가질 수 있다. 금속 산화물이 옥타헤드랄 사이트를 포함하며, 옥타헤드랄 사이트에 제2 원소에 비하여 더 큰 이온 반경을 가지는 제3 원소가 치환됨에 의하여 금속 산화물의 결정 격자가 예를 들어 전극층과 유전층의 계면으로부터 돌출하는 방향, 예를 들어 수직 방향인 c 축 방향으로 연장되는 압축 변경을 가질 수 있다. 결정 격자가 c축 방향으로 연장됨에 의하여 분극(polarization)이 보다 효과적으로 유도되어, 유전율이 향상될 수 있다.The crystal lattice of the metal oxide may have compressive stains extending, for example, in the c-axis direction. The metal oxide contains an octahedral site, and the octahedral site is replaced with a third element having a larger ionic radius than the second element, so that the crystal lattice of the metal oxide protrudes from the interface between the electrode layer and the dielectric layer, for example. may have a compression change extending in a direction, for example the c-axis direction, which is vertical. By extending the crystal lattice in the c-axis direction, polarization can be induced more effectively and the dielectric constant can be improved.
금속 산화물이 결정 격자를 포함하며, 결정 격자가 a축 격자 상수, b축 격자 상수 및 c축 격자 상수를 포함하며, c축 격자 상수(c-axis lattice constant)가 예를 들어 a축 격자 상수 및 b 축 격자 상수 중 하나 이상에 비하여 더 클 수 있다.The metal oxide includes a crystal lattice, the crystal lattice includes an a-axis lattice constant, a b-axis lattice constant, and a c-axis lattice constant, and the c-axis lattice constant is, for example, the a-axis lattice constant and It may be larger than one or more of the b-axis lattice constants.
c축 격자 상수는 예를 들어 3.96 Å 내지 4.20 Å, 3.98 Å 내지 4.20 Å, 3.98 Å 내지 4.15 Å, 3.98 Å 내지 4.10 Å, 또는 4.00 Å 내지 4.10 Å 일 수 있다. c축 격자 상수가 이러한 범위의 크기를 가짐에 의하여, 유전층을 포함하는 커패시터의 부피 감소에 따른 유전율 저하를 보다 효과적으로 억제할 수 있다. c축 격자 상수는 예를 들어 XRD 스펙트럼으로부터 측정할 수 있다.The c-axis lattice constant may be, for example, 3.96 Å to 4.20 Å, 3.98 Å to 4.20 Å, 3.98 Å to 4.15 Å, 3.98 Å to 4.10 Å, or 4.00 Å to 4.10 Å. By having the c-axis lattice constant within this range, a decrease in dielectric constant due to a decrease in the volume of the capacitor including the dielectric layer can be more effectively suppressed. The c-axis lattice constant can be determined, for example, from an XRD spectrum.
금속 산화물이 포함하는 제3 원소의 함량은, 예를 들어 제2 원소 및 제3 원소의 전체에 대하여 0.1 at% 내지 9 at%, 0.1 at% 내지 7 at%, 0.5 at% 내지 5 at%, 0.5 at% 내지 3 at%, 1.0 at% 내지 2 at%, 또는 1.5 at% 내지 2 at% 일 수 있다. 금속 산화물이 이러한 범위의 제3 원소 함량을 가짐에 의하여, 유전층을 포함하는 커패시터의 부피 감소에 따른 유전율 저하를 보다 효과적으로 억제할 수 있다. 제3 원소의 함량은 예를 들어 XPS를 통하여 측정할 수 있다.The content of the third element contained in the metal oxide is, for example, 0.1 at% to 9 at%, 0.1 at% to 7 at%, 0.5 at% to 5 at%, based on the total of the second element and the third element. It may be 0.5 at% to 3 at%, 1.0 at% to 2 at%, or 1.5 at% to 2 at%. When the metal oxide has a third element content in this range, a decrease in dielectric constant due to a decrease in the volume of the capacitor including the dielectric layer can be more effectively suppressed. The content of the third element can be measured, for example, through XPS.
유전층은 예를 들어, 하기 화학식 1로 표시되는 금속 산화물을 포함할 수 있다:The dielectric layer may include, for example, a metal oxide represented by Formula 1:
<화학식 1><Formula 1>
A11-aD1aB11-bC1bO3-δ A1 1-a D1 a B1 1-b C1 b O 3-δ
상기 식에서,In the above equation,
0≤a<1, 0.001<b<0.09 및 0≤δ≤0.5 이며,0≤a<1, 0.001<b<0.09 and 0≤δ≤0.5,
A1 및 D1은 각각 2가 원자가 원소이며,A1 and D1 are each divalent valence elements,
B1은 4가 원자가 원소이며,B1 is a tetravalent valence element,
C1은 1가 원자가 원소, 2가 원자가 원소, 또는 3가 원자가 원소이다.C1 is a monovalent valence element, a divalent valence element, or a trivalent valence element.
화학식 1에서, C1은 예를 들어 Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, 및 Ga 에서 선택되는 하나 이상의 원소일 수 있다.In Formula 1, C1 may be, for example, one or more elements selected from Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, and Ga.
화학식 1에서 예를 들어 0.1≤a≤0.9, 0.2≤a≤0.8, 또는 0.3≤a≤0.7 일 수 있다.In Formula 1, for example, it may be 0.1≤a≤0.9, 0.2≤a≤0.8, or 0.3≤a≤0.7.
유전층은, 예를 들어 하기 화학식 2로 표시되는 금속 산화물을 포함할 수 있다:The dielectric layer may include, for example, a metal oxide represented by the following formula (2):
<화학식 2><Formula 2>
Ba1-aSraTi1-bC2bO3-δ Ba 1-a Sr a Ti 1-b C2 b O 3-δ
상기 식에서,In the above equation,
0≤a<1, 0.001<b<0.08 및 0≤δ≤0.5 이며, C2는 Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, 및 Ga 에서 선택되는 하나 이상의 원소이다.0≤a<1, 0.001<b<0.08 and 0≤δ≤0.5, and C2 is one or more elements selected from Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, and Ga. .
화학식 2에서 예를 들어 0.1≤a≤0.9, 0.2≤a≤0.8, 또는 0.3≤a≤0.7 일 수 있다.In Formula 2, for example, it may be 0.1≤a≤0.9, 0.2≤a≤0.8, or 0.3≤a≤0.7.
유전층에 대한 XRD 스펙트럼에서, 예를 들어 X-선 소스와 시료 표면 사이의 각도(θ) 스캔에 의하여 로킹 커브(rocking curve)가 측정될 수 있다. 로킹 커브는 예를 들어 회절각 θ=22.5°±0.5°에서 (200) 면에 대한 제1 피크를 가지며, 상기 제1 피크의 반가폭(FWHM)이 0.1° 이하, 0.08 ° 이하, 또는 0.06° 이하일 수 있다. 유전층에서 제1 피크의 반가폭이 0.1 ° 이하임에 의하여, 유전층이 높은 결정성을 가질 수 있다. 유전층은 예를 들어 단결정(single crystal) 또는 이와 유사한 결정 구조를 가질 수 있다. 유전층은 다결정(polycrystalline) 결정 구조 및 비정질(amorphous) 구조와 구분되는 결정 구조를 가질 수 있다.In an XRD spectrum for a dielectric layer, a rocking curve can be measured, for example, by scanning the angle (θ) between the X-ray source and the sample surface. The rocking curve has, for example, a first peak for the (200) plane at a diffraction angle of θ=22.5°±0.5°, and the full width at half maximum (FWHM) of the first peak is 0.1° or less, 0.08° or less, or 0.06°. It may be below. Since the half width of the first peak in the dielectric layer is 0.1° or less, the dielectric layer can have high crystallinity. The dielectric layer may have, for example, a single crystal or similar crystal structure. The dielectric layer may have a crystal structure that is distinct from a polycrystalline crystal structure and an amorphous structure.
커패시터가 유전층을 포함하며, 유전층의 두께 100 Å 에서의 제1 유전율(relative permittivity, εr1)를 가지며, 유전층의 두께 50 Å 에서 제2 유전율(relative permittivity, εr2)를 가지며, 제1 유전율과 제2 유전율의 비율(εr2/εr1)은 예를 들어 0.20 이상, 0.25 이상 또는 0.30 이상일 수 있다. 커패시터가 이러한 제1 유전율과 제2 유전율의 비율(εr2/εr1)을 가짐에 의하여 커패시터의 부피 감소에 따른 유전율 저하를 효과적으로 억제할 수 있다. 커패시터가 유전층을 포함하며, 유전층 두께 20 Å 내지 60 Å, 또는 50 Å 내지 60 Å 에서, 유전율(relative permittivity)가 100 이상, 150 이상, 200 이상, 250 이상, 300 이상, 350 이상, 또는 400 이상일 수 있다. 유전층의 유전율은 상온(25℃)의 1kHz 내지 1MHz에서 측정될 수 있다. 커패시터가 유전층을 포함하며, 유전층 두께 20 Å 내지 60 Å, 또는 50 Å 내지 60 Å 에서, 커패시터의 누설 전류는 예를 들어 1×10-6 A/cm2 이하, 5×10-7 A/cm2 이하, 또는 1×10-7 A/cm2 이하일 수 있다.The capacitor includes a dielectric layer, has a first relative permittivity (εr1) at a thickness of 100 Å of the dielectric layer, and has a second relative permittivity (εr2) at a thickness of 50 Å of the dielectric layer, and the first and second dielectric constants The ratio of dielectric constants (εr2/εr1) may be, for example, 0.20 or more, 0.25 or more, or 0.30 or more. Since the capacitor has this ratio (εr2/εr1) of the first and second dielectric constants, a decrease in dielectric constant due to a decrease in the volume of the capacitor can be effectively suppressed. The capacitor includes a dielectric layer, wherein the dielectric layer has a thickness of 20 Å to 60 Å, or 50 Å to 60 Å, and has a relative permittivity of at least 100, at least 150, at least 200, at least 250, at least 300, at least 350, or at least 400. You can. The dielectric constant of the dielectric layer can be measured at 1 kHz to 1 MHz at room temperature (25°C). If the capacitor includes a dielectric layer, and the dielectric layer thickness is 20 Å to 60 Å, or 50 Å to 60 Å, the leakage current of the capacitor is, for example, 1×10 -6 A/cm 2 or less, 5×10 -7 A/cm. It may be 2 or less, or 1×10 -7 A/cm 2 or less.
유전층의 두께는 예를 들어 10 Å 내지 500 Å, 10 Å 내지 300 Å, 10 Å 내지 100 Å, 10 Å 내지 80 Å, 10 Å 내지 60 Å, 또는 30 Å 내지 60 Å, 또는 40 Å 내지 60 Å 일 수 있다. 유전층의 두께가 지나치게 얇으면 커패시터의 단위 부피당 용량이 저하될 수 있다. 유전층의 두께가 지나치게 두꺼우면 커패시터가 메모리 소자에서 요구하는 부피를 만족시키기 어려울 수 있다. 유전층의 두께는 예를 들어 투과전자현미경, 원자현미경 등으로 측정할 수 있다.The thickness of the dielectric layer can be, for example, 10 Å to 500 Å, 10 Å to 300 Å, 10 Å to 100 Å, 10 Å to 80 Å, 10 Å to 60 Å, or 30 Å to 60 Å, or 40 Å to 60 Å. It can be. If the thickness of the dielectric layer is too thin, the capacity per unit volume of the capacitor may decrease. If the dielectric layer is too thick, it may be difficult for the capacitor to satisfy the volume required by the memory device. The thickness of the dielectric layer can be measured using, for example, a transmission electron microscope or an atomic force microscope.
유전층은 예를 들어 평판 구조, 트렌치(trench) 구조, 및 필라(pillar) 구조 중에서 선택된 하나 이상의 구조를 가질 수 있으나 이들로 한정되지 않으며 당해 기술 분야에서 사용하는 구조라면 모두 가능하다. 유전층이 이러한 구조를 가짐에 의하여 다양한 형태의 디바이스에 적용할 수 있다. 유전층은 예를 들어 단층막 구조 또는 다층막 구조를 가질 수 있다. 다층막 구조는 2층막 구조, 3층막 구조, 4층막 구조 등일 수 있으나, 반드시 이러한 범위로 한정되지 않으며, 요구되는 성능에 따라 더 많은 층을 포함하는 다층 구조를 가질 수 있다.The dielectric layer may have, for example, one or more structures selected from a plate structure, a trench structure, and a pillar structure, but is not limited to these and any structure used in the art is possible. Because the dielectric layer has this structure, it can be applied to various types of devices. The dielectric layer may have, for example, a single-layer structure or a multi-layer structure. The multilayer film structure may be a two-layer film structure, a three-layer film structure, a four-layer film structure, etc., but is not necessarily limited to this range, and may have a multilayer structure containing more layers depending on the required performance.
유전층은 예를 들어 에피택셜층(epitaxial layer)일 수 있다. 유전층은 예를 들어 에피텍시 성장(epitaxy growth)에 의하여 형성될 수 있다. 따라서, 유전층은 박막 전극층과 동일하거나 유사하거나 결정 구조, 동일하거나 유사한 격자 상수 등을 가질 수 있으며, 계면 안정성이 향상될 수 있다. 유전층의 일부 또는 전부가 에피택셜 영역을 포함할 수 있다.The dielectric layer may be, for example, an epitaxial layer. The dielectric layer may be formed, for example, by epitaxy growth. Accordingly, the dielectric layer may be the same as or similar to the thin film electrode layer, may have a crystal structure, may have the same or similar lattice constant, etc., and interfacial stability may be improved. Some or all of the dielectric layer may include an epitaxial region.
제1 박막 전극층 및 제2 박막 전극층 중에서 선택된 하나 이상이 금속 산화물을 포함할 수 있다. 금속 산화물은 예를 들어 3원계 금속 산화물일 수 있다. 전극층이 포함하는 3원계 금속 산화물은 예를 들어 제1 원소를 포함할 수 있다. 따라서, 제1 박막 전극층 및/또는 제2 박막 전극층과 유전층이 동시에 제1 원소를 포함할 수 있다.At least one selected from the first thin film electrode layer and the second thin film electrode layer may include a metal oxide. The metal oxide may be, for example, a ternary metal oxide. The ternary metal oxide included in the electrode layer may include, for example, a first element. Accordingly, the first thin film electrode layer and/or the second thin film electrode layer and the dielectric layer may simultaneously include the first element.
제1 박막 전극층 및 상기 제2 박막 전극층은 서로 독립적으로 예를 들어 SrRuO3, SrVO3, SrNbO3, SrMnO3, SrCrO3, SrFeO3, SrCoO3, SrMoO3, SrIrO3, SrCoO3, CaRuO3, CaNiO3, BaRuO3, 및 (Ba,Sr)RuO3 중에서 선택되는 하나 이상을 포함할 수 있다.The first thin film electrode layer and the second thin film electrode layer are independently formed of, for example, SrRuO 3 , SrVO 3 , SrNbO 3 , SrMnO 3 , SrCrO 3 , SrFeO 3 , SrCoO 3 , SrMoO 3 , SrIrO 3 , SrCoO 3 , CaRuO 3 , It may include one or more selected from CaNiO 3 , BaRuO 3 , and (Ba,Sr)RuO 3 .
커패시터는, 제1 박막 전극층과 유전층 사이 및 제2 박막 전극층과 유전층 사이 중 하나 이상에 배치되는 중간층(interlayer)을 더 포함할 수 있다.The capacitor may further include an interlayer disposed between one or more of the first thin film electrode layer and the dielectric layer and the second thin film electrode layer and the dielectric layer.
3원계 금속 산화물 유전체의 밴드갭은 3eV 내지 4 eV로 작기 때문에 전극층과 유전층 사이의 누설 전류가 크다. 따라서, 전극층과 유전층 사이의 누설 전류의 억제가 중요하다. 전극층과 유전층 사이의 누설 전류 특성을 개선하기 위한 방법으로는 쇼트키 장벽(Schottky barrier)을 조절하는 방법이 고려될 수 있다. 쇼트키 장벽은 전극층의 일함수(Φ, work function)와 유전층의 전자 친화도(χ, electron affinity)의 차이로서, 전극층과 유전층이 접촉하면 이들의 페르미 준위(Fermi level)가 같아지며, 이에 의하여 전극층과 유전층 사이의 계면에서 쇼트키 장벽으로 불리는 에너지 장벽(barrier)이 형성되어 전하의 이동이 억제되어 누설 전류가 개선된다. 유전층과 전극층 사이에 높은 쇼트키 장벽 높이(Schottky Barrier Height, SBH)를 구현하기 위하여 다양한 조건이 만족되어야 한다. 예를 들어, 유전층과 전극층의 결정 구조, 격자 상수가 유사하며, 유전층과 전극층의 계면의 안정성이 높으며, 전극층 일함수가 유전층의 전자 친화도보다 커야 한다. 이러한 조건을 만족하는 유전층과 전극층의 조합을 도출하는 것이 용이하지 않을 수 있다. 따라서, 전극층과 유전층 사이에 중간층을 추가적으로 도입함에 의하여 전극층과 유전층 사이의 쇼트키 장벽 높이를 증가시켜 커패시터의 누설 전류를 더욱 억제할 수 있다.Since the band gap of the ternary metal oxide dielectric is small, 3 eV to 4 eV, the leakage current between the electrode layer and the dielectric layer is large. Therefore, suppression of leakage current between the electrode layer and the dielectric layer is important. A method of controlling the Schottky barrier may be considered as a method to improve leakage current characteristics between the electrode layer and the dielectric layer. The Schottky barrier is the difference between the work function (Φ) of the electrode layer and the electron affinity (χ) of the dielectric layer. When the electrode layer and the dielectric layer come into contact, their Fermi levels become the same, thereby An energy barrier called a Schottky barrier is formed at the interface between the electrode layer and the dielectric layer, suppressing charge movement and improving leakage current. In order to achieve a high Schottky Barrier Height (SBH) between the dielectric layer and the electrode layer, various conditions must be satisfied. For example, the crystal structure and lattice constant of the dielectric layer and the electrode layer must be similar, the stability of the interface between the dielectric layer and the electrode layer must be high, and the electrode layer work function must be greater than the electron affinity of the dielectric layer. It may not be easy to derive a combination of a dielectric layer and an electrode layer that satisfies these conditions. Therefore, by additionally introducing an intermediate layer between the electrode layer and the dielectric layer, the height of the Schottky barrier between the electrode layer and the dielectric layer can be increased to further suppress the leakage current of the capacitor.
중간층은, 예를 들어 중간층과 접촉하는 제1 박막 전극층, 제2 박막 전극층 및 유전층 중 하나 이상과 동일한 형태(type)의 결정 구조를 가지며, 이들과 서로 다른 조성을 가질 수 있다.For example, the middle layer may have the same type of crystal structure as one or more of the first thin film electrode layer, the second thin film electrode layer, and the dielectric layer in contact with the middle layer, and may have a different composition from these.
중간층은 예를 들어 페로브스카이트형 결정 구조(perovskite type crystal structure)를 가질 수 있다. 따라서, 전극층, 유전층 및 중간층이 모두 페로브스카이트형 결정 구조를 가질 수 있다. 중간층은 예를 들어 단결정일 수 있다.The middle layer may have, for example, a perovskite type crystal structure. Therefore, the electrode layer, dielectric layer, and intermediate layer may all have a perovskite-type crystal structure. The middle layer may be, for example, a single crystal.
중간층은 예를 들어 하기 화학식 3 내지 5로 표시되는 금속산화물 중에서 선택된 금속산화물을 포함할 수 있다:The intermediate layer may include, for example, a metal oxide selected from metal oxides represented by the following formulas 3 to 5:
<화학식 3><Formula 3>
A2B2O3-δ1 A2B2O 3-δ1
상기 식에서,In the above equation,
A2는 2가 원자가 원소이며, B2는 1가 원자가 원소, 2가 원자가 원소 또는 3가 원자가 원소이며, 1.5≤δ1≤3.0 이며,A2 is a divalent valence element, B2 is a monovalent valence element, divalent valence element, or trivalent valence element, and 1.5≤δ1≤3.0,
<화학식 4><Formula 4>
A3B3O3-δ2 A3B3O 3-δ2
상기 식에서,In the above equation,
A3은 1가 원자가 원소이며, B3은 4가 원자가 원소이며, 1.5≤δ2≤3.0 이며,A3 is a monovalent valence element, and B3 is a tetravalent valence element, 1.5≤δ2≤3.0,
<화학식 5><Formula 5>
A4B4O3-δ3 A4B4O 3-δ3
상기 식에서,In the above equation,
A4는 3가 원자가 원소이며, B4는 3가 원자가 원소이며, 2.5≤δ3≤3.0 이다.A4 is a trivalent valence element, and B4 is a trivalent valence element, and 2.5≤δ3≤3.0.
화학식 3에서 예를 들어 A2는 2가 양이온이며, B2는 1가 양이온, 2가 양이온 또는 3가 양이온이며 원자량이 20 이상일 수 있다. 화학식 4에서 예를 들어 A3은 1가 양이온이며, B3은 4가 양이온일 수 있다. 화학식 5에서 예를 들어 A4는 3가 양이온이며, B4는 3가 양이온일 수 있다.In Formula 3, for example, A2 is a divalent cation, and B2 is a monovalent cation, divalent cation, or trivalent cation, and may have an atomic weight of 20 or more. In Formula 4, for example, A3 may be a monovalent cation, and B3 may be a tetravalent cation. In Formula 5, for example, A4 may be a trivalent cation and B4 may be a trivalent cation.
중간층은 예를 들어, SrGaO3-δ1, CaGaO3-δ1, BaGaO3-δ1, MgGaO3-δ1, BeGaO3-δ1, SrInO3-δ1, CaInO3-δ1, BaInO3-δ1, MgInO3-δ1, BeInO3-δ1, SrBeO3-δ1, CaBeO3-δ1, BaBeO3-δ1, MgBeO3-δ1, SrMgO3-δ1, CaMgO3-δ1, BaMgO3-δ1, BeMgO3-δ1, SrBaO3-δ1, CaBaO3-δ1, MgBaO3-δ1, BeBaO3-δ1, SrCaO3-δ1, BaCaO3-δ1, MgCaO3-δ1, BeCaO3-δ1, SrLiO3-δ1, CaLiO3-δ1, BaLiO3-δ1, MgLiO3-δ1, BeLiO3-δ1, SrNaO3-δ1, CaNaO3-δ1, BaNaO3-δ1, MgNaO3-δ1, BeNaO3-δ1, SrKO3-δ1, CaKO3-δ1, BaKO3-δ1, MgKO3-δ1, BeKO3-δ1, SrRbO3-δ1, CaRbO3-δ1, BaRbO3-δ1, MgRbO3-δ1, 및 BeRbO3-δ1 중에서 선택되거나, LiTiO3-δ2, NaTiO3-δ2, KTiO3-δ2, RbTiO3-δ2, LiZrO3-δ2, NaZrO3-δ2, KZrO3-δ2, RbZrO3-δ2, LiHfO3-δ2, NaHfO3-δ2, KHfO3-δ2, 및 RbHfO3-δ2 중에서 선택되거나, ScAlO3-δ3, YAlO3-δ3, LaAlO3-δ3, CeAlO3-δ3, PrAlO3-δ3, NdAlO3-δ3, SmAlO3-δ3, DyAlO3-δ3, ScGaO3-δ3, YGaO3-δ3, LaGaO3-δ3, CeGaO3-δ3, PrGaO3-δ3, NdGaO3-δ3, SmGaO3-δ3, DyGaO3-δ3, ScInO3-δ3, YInO3-δ3, LaInO3-δ3, CeInO3-δ3, PrInO3-δ3, NdInO3-δ3, SmInO3-δ3, 및 DyInO3-δ3 중에서 선택되며, 1.5≤δ1≤3.0, 1.5≤δ2≤3.0, 및 2.5≤δ3≤3.0 인 금속산화물을 포함할 수 있다.The intermediate layer is, for example, SrGaO 3-δ1 , CaGaO 3-δ1 , BaGaO 3-δ1 , MgGaO 3-δ1 , BeGaO 3-δ1 , SrInO 3-δ1 , CaInO 3-δ1 , BaInO 3-δ1 , MgInO 3-δ1. , BeInO 3-δ1 , SrBeO 3-δ1 , CaBeO 3-δ1 , BaBeO 3- δ1 , MgBeO 3-δ1 , SrMgO 3-δ1, CaMgO 3-δ1 , BaMgO 3 - δ1, BeMgO 3-δ1 , SrBaO 3-δ1 , CaBaO 3-δ1 , MgBaO 3-δ1 , BeBaO 3-δ1 , SrCaO 3 - δ1, BaCaO 3-δ1, MgCaO 3- δ1 , BeCaO 3-δ1 , SrLiO 3-δ1, CaLiO 3-δ1 , BaLiO 3-δ1 , MgLiO 3-δ1 , BeLiO 3-δ1 , SrNaO 3-δ1 , CaNaO 3-δ1 , BaNaO 3-δ1 , MgNaO 3-δ1 , BeNaO 3-δ1 , SrKO 3-δ1, CaKO 3-δ1 , BaKO 3-δ1 , MgKO 3-δ1 , BeKO 3-δ1 , SrRbO 3-δ1 , CaRbO 3-δ1 , BaRbO 3- δ1, MgRbO 3-δ1 , and BeRbO 3 -δ1, or LiTiO 3- δ2, NaTiO 3-δ2 , KTiO 3-δ2 , RbTiO 3-δ2 , LiZrO 3-δ2 , NaZrO 3-δ2 , KZrO 3-δ2 , RbZrO 3-δ2 , LiHfO 3-δ2, NaHfO 3-δ2 , KHfO 3-δ2 , and RbHfO 3-δ2 or selected from ScAlO 3-δ3 , YAlO 3-δ3 , LaAlO 3-δ3 , CeAlO 3-δ3 , PrAlO 3-δ3 , NdAlO 3-δ3 , SmAlO 3-δ3 , DyAlO 3-δ3, ScGaO 3-δ3 , YGaO 3-δ3 , LaGaO 3-δ3 , CeGaO 3-δ3 , PrGaO 3-δ3 , NdGaO 3-δ3, SmGaO 3-δ3 , DyGaO 3-δ3 , ScInO 3-δ3 , YInO 3-δ3 , LaInO 3-δ3 , CeInO 3-δ3 , PrInO 3-δ3 , NdInO 3-δ3 , SmInO 3-δ3 , and DyInO 3-δ3 , and a metal oxide with 1.5≤δ1≤3.0, 1.5≤δ2≤3.0, and 2.5≤δ3≤3.0. It can be included.
중간층의 두께는 예를 들어 1Å 내지 15Å, 2Å 내지 12Å, 또는 2Å 내지 10Å 일 수 있다. 중간층이 이러한 범위의 두께를 가짐에 의하여 중간층의 구조적 안정성을 유지하면서 증가된 쇼트키 장벽 높이(SBH)를 가질 수 있다.The thickness of the intermediate layer may be, for example, 1 Å to 15 Å, 2 Å to 12 Å, or 2 Å to 10 Å. By having the intermediate layer having a thickness in this range, it is possible to have an increased Schottky barrier height (SBH) while maintaining the structural stability of the intermediate layer.
중간층을 포함하는 커패시터에서 제1 박막 전극층 또는 제2 박막 전극층과 상기 유전층 사이의 쇼트키 장벽 높이(Schottky Barrier Height, SBH)가, 1.5 eV 이상, 또는 1.8 eV 이상일 수 있다. 예를 들어, 중간층을 포함하는 커패시터에서 상기 제1 박막 전극층 또는 제2 박막 전극층과 상기 유전층 사이의 쇼트키 장벽 높이(Schottky Barrier Height, SBH)가, 1.5 eV 내지 2.5eV, 또는 1.8 eV 내지 2.1 eV 일 수 있다. 중간층을 포함하는 커패시터에서 제1 박막 전극층 또는 제2 박막 전극층과 상기 유전층 사이의 쇼트키 장벽 높이가 이러한 범위의 값을 가짐에 의하여 누설 전류가 보다 효과적으로 차단될 수 있다.In a capacitor including an intermediate layer, the Schottky Barrier Height (SBH) between the first thin film electrode layer or the second thin film electrode layer and the dielectric layer may be 1.5 eV or more, or 1.8 eV or more. For example, in a capacitor including an intermediate layer, the Schottky Barrier Height (SBH) between the first thin film electrode layer or the second thin film electrode layer and the dielectric layer is 1.5 eV to 2.5 eV, or 1.8 eV to 2.1 eV. It can be. In a capacitor including an intermediate layer, leakage current can be blocked more effectively by having a Schottky barrier height between the first or second thin film electrode layer and the dielectric layer within this range.
중간층은 예를 들어 에피텍셜층(epitaxial layer)일 수 있다. 중간층은 예를 들어 에피텍시 성장(epitaxy growth)에 의하여 형성될 수 있다. 중간층은 예를 들어 박막 전극층 및/또는 유전층과 유사하거나 동일한 결정 구조, 유사하거나 동일한 격자 상수 등을 가질 수 있으며, 계면 안정성이 향상될 수 있다.The middle layer may be, for example, an epitaxial layer. The intermediate layer may be formed, for example, by epitaxy growth. The intermediate layer may have, for example, a similar or identical crystal structure, a similar or identical lattice constant, etc., as the thin film electrode layer and/or the dielectric layer, and the interfacial stability may be improved.
커패시터의 종류는 특별히 한정되지 않는다. 커패시터는 예를 들어 메모리 셀에 포함되는 커패시터 소자, 적층 세라믹 콘덴서에 사용되는 적층형 커패시터 등이다.The type of capacitor is not particularly limited. Capacitors include, for example, capacitor elements included in memory cells and multilayer capacitors used in multilayer ceramic capacitors.
도 8a 내지 도 8d는 일 구현예에 따른 커패시터(20)의 모식도이다.8A to 8D are schematic diagrams of the capacitor 20 according to one implementation.
도 8a는, 상술한 유전층(12)을 포함하는 커패시터(20)의 하나의 구조이다. 이 구조에서는, 절연성 기재(100)와, 한 쌍의 전극인 제1 박막 전극(11), 유전층(12), 및 제2 박막 전극(13)을 포함한다. 제1 박막 전극(11)과 제2 박막 전극(13)은 각각 하부 박막 전극, 상부 박막 전극으로서 작용한다. 제1 박막 전극(11)과 제2 박막 전극(13)은 전기적으로 접속되지 않고, 제1 박막 전극(11)과 제2 박막 전극(13) 사이에 유전층(12)이 배치된다. 유전층(12)은 제3 원소에 의하여 도핑되며, 제1 박막 전극(11), 유전층(12) 및 제2 박막 전극(13)은 페로브스카이트형 결정 구조를 가진다. 제3 원소는 예를 들어 Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, 또는 Ga 이다. 제1 박막 전극(11)과 유전층(12) 사이 및/또는 제2 박막 전극(13)과 유전체층(12) 사이에 중간층(미도시)이 추가적으로 배치될 수 있다.FIG. 8A shows one structure of the capacitor 20 including the dielectric layer 12 described above. In this structure, it includes an insulating substrate 100 and a pair of electrodes: a first thin film electrode 11, a dielectric layer 12, and a second thin film electrode 13. The first thin film electrode 11 and the second thin film electrode 13 serve as a lower thin film electrode and an upper thin film electrode, respectively. The first thin film electrode 11 and the second thin film electrode 13 are not electrically connected, and a dielectric layer 12 is disposed between the first thin film electrode 11 and the second thin film electrode 13. The dielectric layer 12 is doped with a third element, and the first thin film electrode 11, the dielectric layer 12, and the second thin film electrode 13 have a perovskite-type crystal structure. The third element is for example Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, or Ga. An intermediate layer (not shown) may be additionally disposed between the first thin film electrode 11 and the dielectric layer 12 and/or between the second thin film electrode 13 and the dielectric layer 12.
도 8b 내지 8d는 상술한 유전층(12)을 포함하는 커패시터(20)의 다른 구조의 예이다.8B to 8D are examples of other structures of the capacitor 20 including the dielectric layer 12 described above.
도 8b에서는, 절연성 기재(100) 상의 제1 박막 전극(11)을 피복하도록 유전체층(12)이 배치되고, 유전체층(12)을 피복하도록 제2 전극(13)이 배치된다. 유전층(12)은 제3 원소에 의하여 도핑되며, 제1 박막 전극(11), 유전층(12) 및 제2 박막 전극(13)은 페로브스카이트형 결정 구조를 가진다. 제1 박막 전극(11)과 유전체층(12) 사이 및/또는 제2 박막 전극(13)과 유전체층(12) 사이에 중간층(미도시)이 추가적으로 배치될 수 있다.In FIG. 8B, the dielectric layer 12 is disposed to cover the first thin film electrode 11 on the insulating substrate 100, and the second electrode 13 is disposed to cover the dielectric layer 12. The dielectric layer 12 is doped with a third element, and the first thin film electrode 11, the dielectric layer 12, and the second thin film electrode 13 have a perovskite-type crystal structure. An intermediate layer (not shown) may be additionally disposed between the first thin film electrode 11 and the dielectric layer 12 and/or between the second thin film electrode 13 and the dielectric layer 12.
도 8c에서는, 절연성 기재(100) 상에 제1 박막 전극(11), 제2 박막 전극(13)이 배치되고, 이들 사이에 유전체층(12)이 배치된다. 유전층(12)은 제3 원소에 의하여 도핑되며, 제1 박막 전극(11), 유전층(12) 및 제2 박막 전극(13)은 페로브스카이트형 결정 구조를 가진다. 제1 박막 전극(11)과 유전체층(12) 사이 및/또는 제2 박막 전극(13)과 유전체층(12) 사이에 중간층(미도시)이 추가적으로 배치될 수 있다.In FIG. 8C, a first thin film electrode 11 and a second thin film electrode 13 are disposed on the insulating substrate 100, and a dielectric layer 12 is disposed between them. The dielectric layer 12 is doped with a third element, and the first thin film electrode 11, the dielectric layer 12, and the second thin film electrode 13 have a perovskite-type crystal structure. An intermediate layer (not shown) may be additionally disposed between the first thin film electrode 11 and the dielectric layer 12 and/or between the second thin film electrode 13 and the dielectric layer 12.
도 8d에서는, 절연성 기재(100) 상의 제1 박막 전극(11)의 일부를 피복하도록 유전체층(12)이 배치되고, 유전체층(12)의 다른 일부를 피복하도록 제2 전극(13)이 배치된다. 유전층(12)은 제3 원소에 의하여 도핑되며, 제1 박막 전극(11), 유전층(12) 및 제2 박막 전극(13)은 페로브스카이트형 결정 구조를 가진다. 제1 박막 전극(11)과 유전체층(12) 사이 및/또는 제2 박막 전극(13)과 유전체층(12) 사이에 중간층(미도시)이 추가적으로 배치될 수 있다.In FIG. 8D, the dielectric layer 12 is disposed to cover a portion of the first thin film electrode 11 on the insulating substrate 100, and the second electrode 13 is disposed to cover the other portion of the dielectric layer 12. The dielectric layer 12 is doped with a third element, and the first thin film electrode 11, the dielectric layer 12, and the second thin film electrode 13 have a perovskite-type crystal structure. An intermediate layer (not shown) may be additionally disposed between the first thin film electrode 11 and the dielectric layer 12 and/or between the second thin film electrode 13 and the dielectric layer 12.
상술한 커패시터는 다양한 전자 디바이스에 채용될 수 있다. 상술한 커패시터는 트랜지스터와 함께 DRAM 소자로 활용될 수 있다. 또한, 기타 다른 회로 요소들과 함께 전자 디바이스를 구성하는 전자 회로의 일부를 구성할 수 있다.The above-described capacitor can be employed in various electronic devices. The above-described capacitor can be used as a DRAM device along with a transistor. Additionally, it may form part of an electronic circuit that constitutes an electronic device along with other circuit elements.
도 9는 일구현예들에 따른 커패시터를 채용한 전자 디바이스의 개략적인 회로 구성과 동작을 설명하는 회로도이다.FIG. 9 is a circuit diagram illustrating a schematic circuit configuration and operation of an electronic device employing a capacitor according to exemplary embodiments.
전자 디바이스(1000)의 회로도는 DRAM(dynamic random access memory) 소자의 한 셀에 대한 것으로, 하나의 트랜지스터(TR)와 하나의 커패시터(CA), 워드 라인(WL) 및 비트 라인(BL)을 포함한다. 커패시터(CA)는 도 1 및 도 10a 내지 도 10d에서 설명한 커패시터일 수 잇다. The circuit diagram of the electronic device 1000 is for one cell of a dynamic random access memory (DRAM) device, including one transistor (TR), one capacitor (CA), a word line (WL), and a bit line (BL). do. The capacitor CA may be the capacitor described in FIGS. 1 and 10A to 10D.
DRAM에 데이터를 쓰는(write) 방법은 다음과 같다. 워드 라인(WL)을 통해 트랜지스터(TR)를 'ON' 상태로 만들어주는 게이트 전압(high)을 게이트 전극에 인가한 후, 비트 라인(BL)에 입력하려는 데이터 전압 값인 VDD (high)나 0 (low)을 인가해준다. 워드 라인과 비트 라인에 high 전압이 인가되면 커패시터(CA)가 충전되며 데이터 "1"이 기록되고, 워드 라인에 high 전압이 인가되고 비트 라인에 low 전압이 인가되면 커패시터(CA)가 방전되며 데이터 "0"이 기록된다.The method of writing data to DRAM is as follows. After applying the gate voltage (high) that turns the transistor (TR) into the 'ON' state to the gate electrode through the word line (WL), VDD (high) or 0 (high), which is the data voltage value to be input to the bit line (BL) low) is applied. When a high voltage is applied to the word line and the bit line, the capacitor (CA) is charged and data "1" is written. When a high voltage is applied to the word line and a low voltage is applied to the bit line, the capacitor (CA) is discharged and the data is recorded. “0” is recorded.
데이터를 읽을 때는, DRAM의 트랜지스터(TR)를 ON 시키기 위해서 워드 라인(WL)에 high 전압을 인가한 후 비트 라인(BL)에 VDD/2의 전압을 인가한다. DRAM의 데이터가 "1"이라면 즉, 커패시터(CA) 전압이 VDD인 경우, 커패시터(CA)에 있는 전하들이 비트 라인(BL)으로 서서히 이동하면서 비트 라인(BL)의 전압은 VDD/2보다 약간 높아지게 된다. 반대로 커패시터CA)의 데이터가 "0"인 상태이면, 비트 라인(BL)의 전하들이 커패시터(CA)로 이동하여 비트 라인(BL)의 전압은 VDD/2보다 약간 낮아지게 된다. 이렇게 발생되는 비트 라인의 전위차를 센스 증폭기(sense amplifier)에서 감지하고 값을 증폭시켜 해당 data가 "0"인지 "1"인지 판단할 수 있다.When reading data, a high voltage is applied to the word line (WL) to turn on the DRAM transistor (TR), and then a voltage of VDD/2 is applied to the bit line (BL). If the data in the DRAM is "1", that is, if the capacitor (CA) voltage is VDD, the charges in the capacitor (CA) gradually move to the bit line (BL), and the voltage of the bit line (BL) is slightly less than VDD/2. It becomes higher. Conversely, when the data of the capacitor (CA) is in the "0" state, the charges of the bit line (BL) move to the capacitor (CA), and the voltage of the bit line (BL) becomes slightly lower than VDD/2. The potential difference of the bit line generated in this way can be detected by a sense amplifier and amplified to determine whether the corresponding data is "0" or "1".
도 10은 예시적인 구현예에 따른 전자 디바이스를 도시한 모식도이다.Figure 10 is a schematic diagram showing an electronic device according to an example implementation.
도 10을 참조하면, 전자 디바이스(1001)는 커패시터(CA1)와 트랜지스터(TR)가 컨택(20)에 의해 전기적으로 연결될 수 있다. 커패시터(CA1)는 하부 전극(201), 상부 전극(401) 및 하부 전극(201)과 상부 전극(401) 사이에 마련되는 유전체 박막(301)을 포함한다. 커패시터(CA1)는 도 1 및 도 8a 내지 도 8d에서 설명한 바와 같은, 커패시터일 수 있으며, 이에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.Referring to FIG. 10 , in the electronic device 1001, a capacitor CA1 and a transistor TR may be electrically connected by a contact 20. The capacitor CA1 includes a lower electrode 201, an upper electrode 401, and a dielectric thin film 301 provided between the lower electrode 201 and the upper electrode 401. The capacitor CA1 may be a capacitor as described in FIGS. 1 and 8A to 8D, and since this has been described above, description thereof will be omitted.
트랜지스터(TR)는 전계 효과 트랜지스터(field effect transistor)일 수 있다. 트랜지스터(TR)는 소스 영역(SR), 드레인 영역(DR), 채널 영역(CH)을 구비하는 반도체 기판(SU) 및 반도체 기판(SU) 상에 채널 영역(CH)과 마주하게 배치되며 게이트 절연층(GI)과 게이트 전극(GA)을 구비하는 게이트 스택(GS)을 포함한다.The transistor (TR) may be a field effect transistor. The transistor (TR) has a semiconductor substrate (SU) having a source region (SR), a drain region (DR), and a channel region (CH), and is disposed on the semiconductor substrate (SU) to face the channel region (CH) and have a gate insulator. It includes a gate stack (GS) having a layer (GI) and a gate electrode (GA).
채널 영역(CH)은 소스 영역(SR), 드레인 영역(DR) 사이의 영역으로, 소스 영역(SR), 드레인 영역(DR)과 전기적으로 연결된다. 소스 영역(SR)는 채널 영역(CH)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인 영역(DR)은 채널 영역(CH)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다. 채널 영역(CH)은 반도체 기판(SU) 내 소스 영역(SR)와 드레인 영역(DR) 사이의 기판 영역으로 정의될 수 있다.The channel region (CH) is an area between the source region (SR) and the drain region (DR) and is electrically connected to the source region (SR) and the drain region (DR). The source region SR may be electrically connected to or in contact with one end of the channel region CH, and the drain region DR may be electrically connected to or in contact with the other end of the channel region CH. The channel region (CH) may be defined as a substrate region between the source region (SR) and drain region (DR) in the semiconductor substrate (SU).
반도체 기판(SU)은 반도체 물질을 포함할 수 있다. 반도체 기판(SU)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있다. 또한 반도체 기판(SU)은 SOI(silicon on insulator) 기판을 포함할 수도 있다.The semiconductor substrate (SU) may include a semiconductor material. The semiconductor substrate (SU) is, for example, silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), and indium phosphide (InP). It may include semiconductor materials such as the like. Additionally, the semiconductor substrate (SU) may include a silicon on insulator (SOI) substrate.
소스 영역(SR), 드레인 영역(DR) 및 채널 영역(CH)은 각각 독립적으로 반도체 기판(SU)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있다. 이 경우 소스 영역(SR), 채널 영역(CH), 및 드레인 영역(DR)은 기판 물질을 베이스 물질로 포함할 수 있다. 소스 영역(SR)와 드레인 영역(DR)은 도전성 물질로 형성될 수도 있다. 이 경우 소스 영역(SR)과 드레인 영역(DR)는 예를 들어, 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.The source region SR, drain region DR, and channel region CH may be formed by independently injecting impurities into different regions of the semiconductor substrate SU. In this case, the source region SR, channel region CH, and drain region DR may include a substrate material as a base material. The source region SR and drain region DR may be formed of a conductive material. In this case, the source region SR and the drain region DR may include, for example, a metal, a metal compound, or a conductive polymer.
채널 영역(CH)은 도시된 것과 달리, 별개의 물질층(박막)으로 구현될 수 있다. 이 경우 채널 영역(CH)은 예를 들어 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 및 유기 반도체 중 하나 이상을 포함할 수 있다. 산화물 반도체는 예를 들어 InGaZnO 등을 포함할 수 있다. 이차원 물질은 예를 들어 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있다. 양자점은 예를 들어 콜로이달 양자점(colloidal QD) 또는 나노결정(nanocrystal) 구조체를 포함할 수 있다.Unlike what is shown, the channel region CH may be implemented as a separate material layer (thin film). In this case, the channel region (CH) is, for example, Si, Ge, SiGe, III-V semiconductor, oxide semiconductor, nitride semiconductor, oxynitride semiconductor, two-dimensional material ( It may include one or more of 2D material), quantum dots, and organic semiconductors. The oxide semiconductor may include, for example, InGaZnO. The two-dimensional material may include, for example, transition metal dichalcogenide (TMD) or graphene. Quantum dots may include, for example, colloidal QDs or nanocrystal structures.
게이트 전극(GA)은 반도체 기판(SU) 상에 반도체 기판(SU)과 이격되어 채널 영역(CH)에 대향하도록 배치될 수 있다. 게이트 전극(GA)은 금속, 금속 질화물, 금속 카바이드, 및 폴리실리콘 중 적어도 하나를 포함할 수 있다. 금속은 예를 들어 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 금속 질화막은 예를 들어 티타늄 질화막(TiN film) 및 탄탈 질화막(TaN film) 중 하나 이상을 포함할 수 있다. 금속 카바이드는 예를 들어 알루미늄 및 실리콘이 도핑된(또는 함유된) 금속 카바이드 중 하나 이상을 포함할 수 있다. 금속 카바이드는 예를 들어 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다.The gate electrode GA may be disposed on the semiconductor substrate SU to be spaced apart from the semiconductor substrate SU and face the channel region CH. The gate electrode GA may include at least one of metal, metal nitride, metal carbide, and polysilicon. The metal may include, for example, at least one of aluminum (Al), tungsten (W), molybdenum (Mo), titanium (Ti), and tantalum (Ta). The metal nitride film may include, for example, one or more of a titanium nitride film (TiN film) and a tantalum nitride film (TaN film). The metal carbide may include, for example, one or more of metal carbides doped (or containing) aluminum and silicon. The metal carbide may include, for example, TiAlC, TaAlC, TiSiC or TaSiC.
게이트 전극(GA)은 복수개의 물질들이 적층된 구조를 가질 수 있다. 게이트 전극(GA)은, 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조 또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(GA)에 사용되는 이상에서 언급된 물질들은 단지 예시적인 것이며 이들로 한정되지 않는다.The gate electrode GA may have a structure in which a plurality of materials are stacked. The gate electrode GA may have, for example, a stacked structure of a metal nitride layer/metal layer, such as TiN/Al, or a stacked structure of a metal nitride layer/metal carbide layer/metal layer, such as TiN/TiAlC/W. The above-mentioned materials used for the gate electrode (GA) are merely examples and are not limited thereto.
반도체 기판(SU)과 게이트 전극(GA) 사이에 게이트 절연층(GI)이 더 배치될 수 있다. 게이트 절연층(GI)은 상유전 물질(paraelectric material) 또는 고유전 물질(high-k dielectric material)을 포함할 수 있다. 게이트 절연층(GI)은 예를 들어 20 내지 70의 유전 상수를 가질 수 있다.A gate insulating layer (GI) may be further disposed between the semiconductor substrate (SU) and the gate electrode (GA). The gate insulating layer GI may include a paraelectric material or a high-k dielectric material. The gate insulating layer GI may have a dielectric constant of, for example, 20 to 70.
게이트 절연층(GI)은 예를 들어 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 또는 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수도 있다. 게이트 절연층(GI)은 예를 들어 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있고, 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. 게이트 절연층(GI)은 예를 들어 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수 있다. 게이트 절연층(GI)는 예를 들어 상술한 커패시터의 유전층을 포함할 수도 있다. 게이트 절연층(GI)은 게이트 전극(GA)과 함께 게이트 스택(gate stack)을 구성할 수 있다.The gate insulating layer (GI) may include, for example, silicon oxide, silicon nitride, aluminum oxide, hafnium oxide, zirconium oxide, or a two-dimensional insulator such as h-BN (hexagonal boron nitride). . The gate insulating layer (GI) may include, for example, silicon oxide (SiO 2 ) , silicon nitride ( SiN 2 O 3 ), lanthanum aluminum oxide (LaAlO 3 ), zirconium oxide (ZrO 2 ), hafnium zirconium oxide (HfZrO 2 ), zirconium silicon oxide (ZrSiO 4 ), tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ) ), strontium titanium oxide (SrTiO 3 ), yttrium oxide (Y 2 O 3 ), aluminum oxide (Al 2 O 3 ), red scandium tantalum oxide (PbSc 0.5 Ta 0.5 O 3 ), red zinc niobate (PbZnNbO 3 ), etc. may include. The gate insulating layer (GI) may be made of, for example, aluminum oxynitride (AlON), zirconium oxynitride (ZrON), hafnium oxynitride (HfON), lanthanum oxynitride (LaON), yttrium oxynitride (YON). It may include metal nitride oxides such as ZrSiON, HfSiON, YSiON, LaSiON, etc., or aluminates such as ZrAlON, HfAlON, etc. The gate insulating layer GI may include, for example, the dielectric layer of the capacitor described above. The gate insulating layer (GI) may form a gate stack together with the gate electrode (GA).
커패시터(CA1)의 전극들(201, 401) 중 하나와 트랜지스터(TR)의 소스 영역(SR), 드레인 영역(DR) 중 하나가 컨택(20)에 의해 전기적으로 연결될 수 있다. 컨택(20)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.One of the electrodes 201 and 401 of the capacitor CA1 and one of the source region SR and drain region DR of the transistor TR may be electrically connected by a contact 20 . Contact 20 may include a suitable conductive material, such as tungsten, copper, aluminum, polysilicon, etc.
커패시터(CA1)와 트랜지스터(TR)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(CA1)는 반도체 기판(SU) 위에 배치되는 구조일 수 있거나, 반도체 기판(SU) 내에 매립되는 구조일 수 있다.The arrangement of the capacitor CA1 and the transistor TR can be varied in various ways. For example, the capacitor CA1 may be disposed on the semiconductor substrate SU or may be buried within the semiconductor substrate SU.
도 10은 1개의 커패시터(CA1)와 1개의 트랜지스터(TR)를 포함하는 전자 디바이스(1001)로 도시되어 있으나, 이는 예시적이고, 전자 디바이스(1001)는 복수개의 커패시터와 복수개의 트랜지스터를 포함할 수 있다.10 shows the electronic device 1001 including one capacitor (CA1) and one transistor (TR), but this is an example and the electronic device 1001 may include a plurality of capacitors and a plurality of transistors. there is.
도 11은 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 것이다.11 illustrates an electronic device according to another example implementation.
도 11을 참조하면, 전자 디바이스(1002)는 커패시터(CA2)와 트랜지스터(TR)가 컨택(21)에 의해 전기적으로 연결된 구조체를 포할 수 있다.Referring to FIG. 11 , the electronic device 1002 may include a structure in which a capacitor CA2 and a transistor TR are electrically connected by a contact 21 .
트랜지스터(TR)는 소스 영역(SR), 드레인 영역(DR), 채널 영역(CH)을 구비하는 반도체 기판(SU) 및 반도체 기판(SU) 상에 채널 영역(CH)과 마주하게 배치되며 게이트 절연층(25)과 게이트 전극(GA)을 구비하는 게이트 스택(GS)을 포함한다.The transistor (TR) has a semiconductor substrate (SU) having a source region (SR), a drain region (DR), and a channel region (CH), and is disposed on the semiconductor substrate (SU) to face the channel region (CH) and have a gate insulator. It includes a gate stack (GS) having a layer (25) and a gate electrode (GA).
층간 절연막(25)은 반도체 기판(SU) 상에 게이트 스택(GS)을 덮는 형태로 마련될 수 있다. 층간 절연막(25)은 절연 물질을 포함할 수 있다. 층간 절연막(25)은 예를 들어 Si 산화물(예를 들어, SiO2), Al 산화물(예를 들어, Al2O3), 또는 고유전 물질(예를 들어, HfO2)을 포함할 수 있다. 컨택(21)은 층간 절연막(25)을 관통하여 트랜지스터(TR)와 커패시터(CA1)를 전기적으로 연결한다.The interlayer insulating film 25 may be prepared to cover the gate stack GS on the semiconductor substrate SU. The interlayer insulating film 25 may include an insulating material. The interlayer insulating film 25 may include, for example, Si oxide (e.g., SiO 2 ), Al oxide (e.g., Al 2 O 3 ), or a high dielectric material (e.g., HfO 2 ). . The contact 21 penetrates the interlayer insulating film 25 and electrically connects the transistor TR and the capacitor CA1.
커패시터(CA1)는 하부 전극(202), 상부 전극(402), 및 하부 전극(201)과 상부 전극(402) 사이에 마련되는 유전체 박막(302)을 포함한다. 하부 전극(110), 상부 전극(402)은 유전체 박막(170)과의 접촉 면적을 최대한 넓힐 수 있는 형상으로 제시되고 있으며, 커패시터(CA2)의 재질은 도 1 및 도 8a 내지 8d에서 설명한 바와 같은, 커패시터와 실질적으로 동일하다.The capacitor CA1 includes a lower electrode 202, an upper electrode 402, and a dielectric thin film 302 provided between the lower electrode 201 and the upper electrode 402. The lower electrode 110 and the upper electrode 402 are presented in a shape that can maximize the contact area with the dielectric thin film 170, and the material of the capacitor CA2 is as described in FIGS. 1 and 8A to 8D. , is practically the same as a capacitor.
도 12는 또 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 평면도이다.Figure 12 is a plan view showing an electronic device according to another example implementation.
도 12를 참조하면, 전자 디바이스(1003)는 복수 개의 커패시터와 복수 개의 전계 효과 트랜지스터가 반복적으로 배열된 구조체를 포함할 수 있다. 전자 디바이스(1003)는 소스, 드레인, 및 채널을 포함하는 반도체 기판(11')과 게이트 스택(12)을 포함하는 전계 효과 트랜지스터, 게이트 스택(12)과 중첩되지 않도록 반도체 기판(11') 상에 배치되는 컨택 구조물(20'), 및 컨택 구조물(20') 상에 배치되는 커패시터(CA3)를 포함하고, 복수 개의 전계 효과 트랜지스터를 전기적으로 연결하는 비트 라인 구조물(13)을 더 포함할 수 있다.Referring to FIG. 12, the electronic device 1003 may include a structure in which a plurality of capacitors and a plurality of field effect transistors are repeatedly arranged. The electronic device 1003 includes a semiconductor substrate 11' including a source, drain, and channel, and a field effect transistor including a gate stack 12, placed on the semiconductor substrate 11' so as not to overlap the gate stack 12. It may further include a bit line structure 13 that includes a contact structure 20' disposed on the contact structure 20' and a capacitor CA3 disposed on the contact structure 20', and electrically connects a plurality of field effect transistors. there is.
도 12는 컨택 구조물(20')과 커패시터(CA3)가 모두 X 방향 및 Y 방향을 따라 반복적으로 배열되는 형태를 예시적으로 도시하였으나, 이에 한정되지 않는다. 컨택 구조물(20')은 예를 들어 X 방향 및 Y 방향을 따라 배열되고, 커패시터(CA3)는 벌집(honeycomb) 구조와 같은 육각형 형상으로 배열될 수도 있다. 다르게는, 커패시터(CA3)는 예를 들어 원형 형상, 삼각형 형상, 사각형 형상, 오각형 형상 등을 가질 수 있다. 커패시터(CA3)는 예를 들어 원기둥 형상, 삼각 기둥 형상, 사각 기둥 형상, 오각 기둥 형상 등을 가질 수 있다. 사각 기둥 형상은 예를 들어 정사각 기둥 형상, 또는 직사각 기둥 형상(시트 형상) 등의 형태를 가질 수 있다.FIG. 12 exemplarily illustrates a form in which both the contact structure 20' and the capacitor CA3 are repeatedly arranged along the X and Y directions, but the present invention is not limited thereto. The contact structure 20' may be arranged along the X and Y directions, for example, and the capacitor CA3 may be arranged in a hexagonal shape such as a honeycomb structure. Alternatively, the capacitor CA3 may have a circular shape, a triangular shape, a square shape, a pentagonal shape, etc., for example. The capacitor CA3 may have, for example, a cylindrical shape, a triangular pillar shape, a square pillar shape, or a pentagonal pillar shape. The square pillar shape may have a shape such as a square pillar shape or a rectangular pillar shape (sheet shape).
도 13은 도 12의 A-A'선을 따라 본 단면도이다.FIG. 13 is a cross-sectional view taken along line A-A' of FIG. 12.
도 13을 참고하면, 반도체 기판(11')은 소자 분리막(14)을 포함하는 STI (shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(14)은 한 종류의 절연막으로 이루어지는 단일층, 또는 2 종 이상의 절연막들의 조합으로 이루어지는 다중층일 수 있다. 소자 분리막(14)은 반도체 기판(11') 내에 소자 분리 트렌치(14T)를 포함할 수 있으며, 소자 분리 트렌치(14T)는 절연 물질로 채워질 수 있다. 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 및 TOSZ (tonen silazene) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 13 , the semiconductor substrate 11' may have a shallow trench isolation (STI) structure including a device isolation layer 14. The device isolation film 14 may be a single layer made of one type of insulating film, or a multi-layer made of a combination of two or more types of insulating films. The device isolation film 14 may include a device isolation trench 14T within the semiconductor substrate 11', and the device isolation trench 14T may be filled with an insulating material. Insulating materials include fluoride silicate glass (FSG), undoped silicate glass (USG), boro-phospho-silicate glass (BPSG), phospho-silicate glass (PSG), flowable oxide (FOX), and plasma enhanced tetra-ethyl (PE-TEOS). -ortho-silicate), and TOSZ (tonen silazene), but is not limited thereto.
반도체 기판(11')은 소자 분리막(14)에 의해 정의되는 채널 영역(CH)과, 반도체 기판(11') 상면과 평행하고 X 방향을 따라 연장되도록 배치되는 게이트 라인 트렌치(12T)를 더 포함할 수 있다. 채널 영역(CH)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 채널 영역(CH)의 장축은 도 15에 예시적으로 도시된 것과 같이 반도체 기판(11')의 상면에 평행한 D3 방향을 따라 배열될 수 있다.The semiconductor substrate 11' further includes a channel region CH defined by the device isolation layer 14, and a gate line trench 12T arranged to be parallel to the upper surface of the semiconductor substrate 11' and extending along the X direction. can do. The channel region CH may have a relatively long island shape with a minor axis and a major axis. The long axis of the channel region CH may be arranged along the D3 direction parallel to the top surface of the semiconductor substrate 11', as exemplarily shown in FIG. 15.
게이트 라인 트렌치(12T)는 반도체 기판(11') 상면으로부터 소정의 깊이로 채널 영역(CH)과 교차되도록 또는 채널 영역(CH) 내에 배치될 수 있다. 게이트 라인 트렌치(12T)는 소자 분리 트렌치(14T) 내부에도 배치될 수 있으며, 소자 분리 트렌치(14T) 내부의 게이트 라인 트렌치(12T)는 채널 영역(CH)의 게이트 라인 트렌치(12T)보다 낮은 바닥면을 가질 수 있다. 제1 소스/드레인(11'ab) 및 제2 소스/드레인(11"ab)은 게이트 라인 트렌치(12T)의 양측에 위치하는 채널 영역(CH)의 상부(upper portion)에 배치될 수 있다.The gate line trench 12T may be disposed to intersect the channel region CH or within the channel region CH at a predetermined depth from the upper surface of the semiconductor substrate 11'. The gate line trench 12T may also be placed inside the device isolation trench 14T, and the gate line trench 12T inside the device isolation trench 14T has a bottom lower than the gate line trench 12T of the channel region CH. It can have sides. The first source/drain 11'ab and the second source/drain 11"ab may be disposed in the upper portion of the channel region CH located on both sides of the gate line trench 12T.
게이트 라인 트렌치(12T)의 내부에는 게이트 스택(12)이 배치될 수 있다. 구체적으로, 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)이 게이트 라인 트렌치(12T)의 내부에 순차적으로 배치될 수 있다. 게이트 절연층(12a)과 게이트 전극(12b)은 전술한 내용을 참고할 수 있으며, 게이트 캡핑층(12c)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 채우도록 게이트 전극(GA) 상에 배치될 수 있다.A gate stack 12 may be disposed inside the gate line trench 12T. Specifically, the gate insulating layer 12a, the gate electrode 12b, and the gate capping layer 12c may be sequentially disposed inside the gate line trench 12T. The gate insulating layer 12a and the gate electrode 12b may refer to the above description, and the gate capping layer 12c may include at least one of silicon oxide, silicon oxynitride, and silicon nitride. The gate capping layer 12c may be disposed on the gate electrode GA to fill the remaining portion of the gate line trench 12T.
제1 소스/드레인(11'ab) 상에 비트 라인 구조물(13)이 배치될 수 있다. 비트 라인 구조물(13)은 반도체 기판(11')의 상면에 평행하고 Y 방향을 따라 연장되도록 배치될 수 있다. 비트 라인 구조물(13)은 제1 소스/드레인(11'ab)과 전기적으로 연결되고, 비트 라인 컨택(13a), 비트 라인(13b), 및 비트 라인 캡핑층(13c)을 기판 상에 순차적으로 포함할 수 있다. 비트 라인 컨택(13a)은 예를 들어 폴리실리콘을 포함할 수 있다. 비트 라인(13b)은 예를 들어 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(13c)은 예를 들어 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.A bit line structure 13 may be disposed on the first source/drain 11'ab. The bit line structure 13 may be arranged to be parallel to the upper surface of the semiconductor substrate 11' and extend along the Y direction. The bit line structure 13 is electrically connected to the first source/drain 11'ab, and sequentially forms a bit line contact 13a, a bit line 13b, and a bit line capping layer 13c on the substrate. It can be included. The bit line contact 13a may include polysilicon, for example. The bit line 13b may include, for example, a metal material. The bit line capping layer 13c may include an insulating material such as silicon nitride or silicon oxynitride.
도 13은 비트 라인 컨택(13a)이 반도체 기판(11') 상면과 동일한 레벨의 바닥면을 갖는 경우로 도시되었으나 이는 예시적인 것이고 이에 한정되지 않는다. 예를 들어, 다른 실시예에서, 반도체 기판(11')의 상면으로부터 소정의 깊이로 형성된 리세스가 더 구비되고, 비트 라인 컨택(13a)이 리세스 내부까지 연장되어, 비트 라인 컨택(13a)의 바닥면이 반도체 기판(11')의 상면보다 낮게 형성될 수 있다.FIG. 13 shows a case where the bit line contact 13a has a bottom surface at the same level as the top surface of the semiconductor substrate 11', but this is an example and is not limited thereto. For example, in another embodiment, a recess is further formed at a predetermined depth from the upper surface of the semiconductor substrate 11', and the bit line contact 13a extends inside the recess, so that the bit line contact 13a The bottom surface of may be formed to be lower than the top surface of the semiconductor substrate 11'.
비트 라인 구조물(13)은 비트 라인 컨택(13a)과 비트 라인(13b) 사이에 비트 라인 중간층(미도시)을 더 포함할 수도 있다. 비트 라인 중간층은 예를 들어 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 비트 라인 스페이서(미도시)가 비트 라인 구조물(13)의 측벽 상에 더 형성될 수도 있다. 비트 라인 스페이서는 단일층 구조 또는 다중층 구조를 가질 수 있다. 비트 라인 스페이서는 예를 들어 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 비트 라인 스페이서는 예를 들어 에어 스페이스(미도시)를 더 포함할 수 있다.The bit line structure 13 may further include a bit line intermediate layer (not shown) between the bit line contact 13a and the bit line 13b. The bit line intermediate layer may include, for example, a metal silicide such as tungsten silicide, or a metal nitride such as tungsten nitride. Bit line spacers (not shown) may further be formed on the sidewalls of the bit line structure 13. The bit line spacer may have a single-layer structure or a multi-layer structure. The bit line spacer may include an insulating material such as silicon oxide, silicon oxynitride, or silicon nitride, for example. The bit line spacer may further include, for example, air space (not shown).
컨택 구조물(20')은 제2 소스/드레인(11"ab) 상에 배치될 수 있다. 컨택 구조물(20')과 비트 라인 구조물(13)은 기판 상의 각각 다른 소스/드레인 상에 배치될 수 있다. 컨택 구조물(20')은 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)이 제2 소스/드레인(11"ab) 상에 순차적으로 적층된 구조일 수 있다. 컨택 구조물(20')은 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 더 포함할 수도 있다. 하부 컨택 패턴은 예를 들어 폴리실리콘을 포함할 수 있다. 상부 컨택 패턴은 예를 들어 금속 물질을 포함할 수 있다. 배리어층은 예를 들어 도전성을 갖는 금속 질화물을 포함할 수 있다.The contact structure 20' may be disposed on the second source/drain 11"ab. The contact structure 20' and the bit line structure 13 may be disposed on different source/drains on the substrate. The contact structure 20' includes a lower contact pattern (not shown), a metal silicide layer (not shown), and an upper contact pattern (not shown) sequentially stacked on the second source/drain (11"ab). It could be a structure. The contact structure 20' may further include a barrier layer (not shown) surrounding the side and bottom surfaces of the upper contact pattern. The bottom contact pattern may include polysilicon, for example. The upper contact pattern may include a metallic material, for example. The barrier layer may include, for example, a conductive metal nitride.
커패시터(CA3)는 컨택 구조물(20')과 전기적으로 연결되어 반도체 기판(11')상에 배치될 수 있다. 구체적으로, 커패시터(CA3)는 컨택 구조물(20')과 전기적으로 연결되는 하부 전극(203), 하부 전극(203)과 이격 배치되는 상부 전극(403), 하부 전극(203)과 상부 전극(403) 사이에 배치되는 유전체 박막(303)을 포함한다. 하부 전극(203)은 아래가 막힌 내부 공간을 가지는 실린더 형상 또는 컵 형상을 가질 수 있다. 상부 전극(403)은 하부 전극(203)이 형성하는 내부 공간 및 인접한 하부 전극(203)들 사이의 영역으로 연장된 빗살들을 가지는 콤(comb) 형상을 가질 수 있다. 유전체 박막(303)은 하부 전극(203), 상부 전극(403) 사이에, 이들 표면과 평행하도록 배치될 수 있다.The capacitor CA3 may be electrically connected to the contact structure 20' and disposed on the semiconductor substrate 11'. Specifically, the capacitor CA3 includes a lower electrode 203 electrically connected to the contact structure 20', an upper electrode 403 spaced apart from the lower electrode 203, and a lower electrode 203 and an upper electrode 403. ) Includes a dielectric thin film 303 disposed between. The lower electrode 203 may have a cylinder shape or a cup shape with an internal space closed at the bottom. The upper electrode 403 may have a comb shape with comb teeth extending into the inner space formed by the lower electrode 203 and the area between adjacent lower electrodes 203. The dielectric thin film 303 may be disposed between the lower electrode 203 and the upper electrode 403 so as to be parallel to their surfaces.
커패시터(CA3)를 이루는 하부 전극(203), 유전체 박막(303) 및 상부 전극(403)의 재질은 도 1 및 도 8a 내지 8d에서 전술한 커패시터와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.Since the materials of the lower electrode 203, the dielectric thin film 303, and the upper electrode 403 that make up the capacitor CA3 are substantially the same as those of the capacitor described above in FIGS. 1 and 8A to 8D, their description is omitted.
층간 절연막(15)이 커패시터(CA3)와 반도체 기판(11') 사이에 더 배치될 수 있다. 층간 절연막(15)은 다른 구조물이 배치되지 않은 커패시터(CA3)와 반도체 기판(11') 사이의 공간에 배치될 수 있다. 구체적으로, 층간 절연막(15)은 기판 상의 비트 라인 구조물(13), 컨택 구조물(20'), 게이트 스택(12) 등의 배선 및/또는 전극 구조를 커버하도록 배치될 수 있다. 예를 들어, 층간 절연막(15)은 컨택 구조물(20')의 벽을 둘러쌀 수 있다. 층간 절연막(15)은 비트 라인 컨택(13a)를 둘러싸는 제1 층간 절연막(15a)과 비트 라인(13b) 및 비트 라인 캡핑층(13c)의 측면 및/또는 상면을 커버하는 제2 층간 절연막(15b)을 포함할 수 있다.An interlayer insulating film 15 may be further disposed between the capacitor CA3 and the semiconductor substrate 11'. The interlayer insulating film 15 may be disposed in a space between the capacitor CA3 and the semiconductor substrate 11' where no other structures are disposed. Specifically, the interlayer insulating film 15 may be arranged to cover wiring and/or electrode structures such as the bit line structure 13, the contact structure 20', and the gate stack 12 on the substrate. For example, the interlayer insulating film 15 may surround the wall of the contact structure 20'. The interlayer insulating film 15 includes a first interlayer insulating film 15a surrounding the bit line contact 13a, and a second interlayer insulating film covering the side and/or top surface of the bit line 13b and the bit line capping layer 13c ( 15b) may be included.
커패시터(CA3)의 하부 전극(203)은 층간 절연막(15) 상에, 구체적으로는 제2 층간 절연막(15b) 상에 배치될 수 있다. 복수 개의 커패시터(CA3)가 배치되는 경우, 복수 개의 하부 전극(203)은 식각 정지층(16)에 의해 바닥면이 분리될 수도 있다. 다시 말해, 식각 정지층(16)은 개구부(16T)를 포함할 수 있고, 이러한 개구부(16T) 내에 커패시터(CA3)의 하부 전극(203)의 바닥면이 배치될 수 있다. 하부 전극(203)은 도시된 바와 같이, 아래가 막힌 내부 공간을 가지는 실린더 형상 또는 컵 형상을 가질 수 있다. 커패시터(CA3)는 하부 전극(203)의 기울어짐 또는 쓰러짐을 방지하는 지지부(미도시)를 더 포함할 수 있고, 지지부는 하부 전극(203)의 측벽 상에 배치될 수도 있다.The lower electrode 203 of the capacitor CA3 may be disposed on the interlayer insulating film 15, specifically, on the second interlayer insulating film 15b. When a plurality of capacitors CA3 are disposed, the bottom surfaces of the plurality of lower electrodes 203 may be separated by the etch stop layer 16. In other words, the etch stop layer 16 may include an opening 16T, and the bottom surface of the lower electrode 203 of the capacitor CA3 may be disposed within the opening 16T. As shown, the lower electrode 203 may have a cylinder shape or a cup shape with an internal space closed at the bottom. The capacitor CA3 may further include a support portion (not shown) that prevents the lower electrode 203 from tilting or falling, and the support portion may be disposed on the sidewall of the lower electrode 203.
도 14는 또 다른 예시적인 구현예에 따른 전자 디바이스를 도시한 단면도이다.Figure 14 is a cross-sectional view showing an electronic device according to another example implementation.
본 구현예의 전자 디바이스(1004)는 도 12의 A-A' 단면도에 대응하는 단면도로 도시되었고, 커패시터(CA4)의 형상에서만 도 13과 차이가 있다. 커패시터(CA4)는 컨택 구조물(20')과 전기적으로 연결되어 반도체 기판(11')상에 배치되며, 컨택 구조물(20')과 전기적으로 연결되는 하부 전극(204), 하부 전극(204)과 이격 배치되는 상부 전극(404), 하부 전극(204)과 상부 전극(404) 사이에 배치되는 유전체 박막(304)을 포함한다. 하부 전극(204), 유전체 박막(304) 및 상부 전극(404)의 재질은 도 1 및 도 8a 내지 8d에서 전술한 커패시터와 실질적으로 동일하다.The electronic device 1004 of this embodiment is shown in a cross-sectional view corresponding to the AA' cross-sectional view of FIG. 12, and differs from FIG. 13 only in the shape of the capacitor CA4. The capacitor CA4 is electrically connected to the contact structure 20' and disposed on the semiconductor substrate 11', and includes a lower electrode 204 electrically connected to the contact structure 20', a lower electrode 204, and It includes an upper electrode 404 spaced apart, a dielectric thin film 304 disposed between the lower electrode 204 and the upper electrode 404. The materials of the lower electrode 204, the dielectric thin film 304, and the upper electrode 404 are substantially the same as those of the capacitor described above in FIGS. 1 and 8A to 8D.
하부 전극(204)은 수직 방향(Z 방향)을 따라 연장되는 원기둥, 사각 기둥, 또는 다각형 기둥과 같은 필라 형상을 가질 수 있다. 상부 전극(404)은 인접한 하부 전극(204)들 사이의 영역으로 연장된 빗살들을 가지는 콤(comb) 형상을 가질 수 있다. 유전체 박막(304)은 하부 전극(204), 상부 전극(404) 사이에, 이들 표면과 평행하도록 배치될 수 있다.The lower electrode 204 may have a pillar shape such as a cylinder, square pillar, or polygonal pillar extending along the vertical direction (Z direction). The upper electrode 404 may have a comb shape with comb teeth extending into the area between adjacent lower electrodes 204. The dielectric thin film 304 may be disposed between the lower electrode 204 and the upper electrode 404 and parallel to these surfaces.
이상에서 설명된 실시예들에 따른 커패시터, 전자 디바이스는 다양한 응용 분야에 적용될 수 있다. 예를 들면, 실시예들에 따른 전자 디바이스는 논리 소자 또는 메모리 소자로 적용될 수 있다. 구현예들에 따른 전자 디바이스는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 또한, 구현예들에 따른 전자 소자 및 전자 디바이스는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 장치에 유용할 수 있다.Capacitors and electronic devices according to the embodiments described above can be applied to various application fields. For example, electronic devices according to embodiments may be applied as logic devices or memory devices. Electronic devices according to embodiments may be used for arithmetic operations, program execution, temporary data retention, etc. in devices such as mobile devices, computers, laptops, sensors, network devices, neuromorphic devices, etc. Additionally, electronic elements and devices according to embodiments may be useful for devices in which data transmission volume is large and data transmission occurs continuously.
도 15 및 도 16은 예시적인 구현예에 따른 디바이스에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.15 and 16 are conceptual diagrams schematically showing a device architecture that can be applied to a device according to an example implementation.
도 15를 참조하면, 전자 디바이스 아키텍쳐(architecture)(1100)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 전자 소자 아키텍쳐(architecture)(1100)는 예를 들어 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다.Referring to FIG. 15, the electronic device architecture 1100 may include a memory unit 1010, an arithmetic logic unit (ALU) 1020, and a control unit 1030. . The memory unit 1010, ALU 1020, and control unit 1030 may be electrically connected. The electronic device architecture 1100 may be implemented as a single chip including, for example, a memory unit 1010, an ALU 1020, and a control unit 1030.
메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1100)에는 입출력 소자(2000)가 연결될 수 있다. 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다. 메모리 유닛 (1010)은 전술한 커패시터, 이를 활용하는 전자 디바이스를 포함할 수 있다. ALU (1020) 또는 제어 유닛 (1030)도 각각 전술한 커패시터를 포함할 수 있다.The memory unit 1010, ALU 1020, and control unit 1030 are interconnected via a metal line on-chip and can communicate directly. The memory unit 1010, ALU 1020, and control unit 1030 may be monolithically integrated on one substrate to form one chip. An input/output device 2000 may be connected to the electronic device architecture (chip) 1100. The memory unit 1010 may include both main memory and cache memory. This electronic device architecture (chip) 1000 may be an on-chip memory processing unit. The memory unit 1010 may include the above-described capacitor and an electronic device utilizing the capacitor. ALU 1020 or control unit 1030 may also each include the capacitor described above.
도 16을 참조하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)일 수 있으며 앞서 설명한 커패시터를 포함할 수 있다. 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.Referring to FIG. 16, a cache memory 1510, an ALU 1520, and a control unit 1530 may form a Central Processing Unit (CPU) 1500, and the cache memory 1510 may include SRAM ( It can be done with static random access memory). Separately from the CPU 1500, a main memory 1600 and an auxiliary storage 1700 may be provided. The main memory 1600 may be dynamic random access memory (DRAM) and may include the capacitor described above. Electronic device architecture can be implemented in a form where computing unit devices and memory unit devices are adjacent to each other on a single chip, without distinction between sub-units.
이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.Although the embodiment has been described above, it is merely an example, and various modifications can be made by those skilled in the art.
상술한 커패시터, 이를 포함하는 전자 디바이스는 도면에 도시된 구현예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 구현예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 구현예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 명세서의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 포함된 것으로 해석되어야 할 것이다.The above-described capacitor and the electronic device including it have been described with reference to the implementation example shown in the drawings, but this is merely an example, and various modifications and other equivalent implementations can be made by those skilled in the art. You will understand the point. Therefore, the disclosed embodiments should be considered from an illustrative rather than a restrictive perspective. The scope of the present specification is indicated in the claims, not the foregoing description, and all differences within the equivalent scope should be construed as included.
다른 일구현예에 따른 커패시터 제조 방법은, 제1 박막 전극층 또는 제2 박막 전극층을 제공하는 단계; 상기 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피택시 성장(epitaxy growth)에 의하여 유전층을 배치하는 단계; 상기 유전층 상에 다른 박막 전극층을 배치하여 커패시터를 제공하는 단계를 포함하며, 상기 커패시터가, 제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며, 상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 가지며, 상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며, 상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며, 상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제2 원소가 도판트이다. 상술한 제조방법으로 제조된 커패시터는 커패시터의 부피 감소에 따른 유전율 저하가 억제되고 누설 전류가 감소될 수 있다.A capacitor manufacturing method according to another embodiment includes providing a first thin film electrode layer or a second thin film electrode layer; disposing a dielectric layer on one surface of the first thin film electrode layer or the second thin film electrode layer by epitaxial growth; and providing a capacitor by disposing another thin film electrode layer on the dielectric layer, wherein the capacitor includes: a first thin film electrode layer; a second thin film electrode layer; and a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer, wherein the first thin film electrode layer and the second thin film electrode layer have a conductive perovskite type crystal structure, and the dielectric layer is dielectric. A metal oxide having a perovskite-type crystal structure, the metal oxide comprising a first element disposed in a cubooctahedral site, a second element disposed in an octahedral site, and an octahedral site. It includes a third element disposed at the ral site, the valency of the third element is lower than the valency of the second element, and the second element is a dopant. In the capacitor manufactured using the above-described manufacturing method, a decrease in dielectric constant due to a decrease in the volume of the capacitor is suppressed and leakage current can be reduced.
커패시터 제조방법에서, 에피택시 성장은 600 ℃ 이하, 550 ℃ 이하, 또는 500 ℃ 이하의 온도에서 수행될 수 있다. 에피택시 성장은 예를 들어 400 ℃ 내지 600 ℃, 450 ℃ 내지 550 ℃, 470 ℃ 내지 530 ℃, 또는 480 ℃ 내지 520 ℃ 의 온도에서 수행될 수 있다. 에피택시 성장이 이러한 상대적으로 낮은 온도에서 수행됨에 의하여 유전층의 제조 효율이 현저히 향상될 수 있다. 결과적으로, 유전층을 포함하는 커패시터 및 디바이스의 제조 효율이 향상되고 제조 비용이 감소될 수 있다.In capacitor manufacturing methods, epitaxial growth may be performed at temperatures below 600°C, below 550°C, or below 500°C. Epitaxial growth can be performed at temperatures of, for example, 400°C to 600°C, 450°C to 550°C, 470°C to 530°C, or 480°C to 520°C. By performing epitaxial growth at this relatively low temperature, the manufacturing efficiency of the dielectric layer can be significantly improved. As a result, manufacturing efficiency of capacitors and devices including dielectric layers can be improved and manufacturing costs can be reduced.
커패시터 제조방법에서, 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피텍시 성장(epitaxy growth)에 의하여 유전층을 배치하는 단계 전에, 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피텍시 성장(epitaxy growth)에 의하여 중간층(interlayer)을 배치하는 단계;를 더 포함할 수 있다. 커패시터가 중간층을 포함함에 의하여 커패시트의 누설 전류가 추가적으로 감소될 수 있다.In the capacitor manufacturing method, before the step of disposing the dielectric layer on one side of the first thin film electrode layer or the second thin film electrode layer by epitaxy growth, an epitek is formed on one side of the first thin film electrode layer or the second thin film electrode layer. It may further include arranging an interlayer by epitaxy growth. By including an intermediate layer in the capacitor, the leakage current of the capacitor can be further reduced.
도 8a 내지 8d를 참조하면, 먼저, 제1 박막 전극(11) 또는 제2 박막 전극(13)이 먼저 제공된다.Referring to FIGS. 8A to 8D, first, the first thin film electrode 11 or the second thin film electrode 13 is provided.
제1 박막 전극(11) 및 제2 박막 전극(13)는 예를 들어 스트론튬-루테늄 산화물(SrRuO3), 이리듐-루테늄 산화물(SrIrO3), 칼슘-루테늄 산화물(CaRuO3), 칼슘-니켈 산화물(CaNiO3), 바륨-루테늄 산화물(BaRuO3), 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3) 중에서 선택하는 금속산화물을 포함한다. 제1 박막 전극(11) 및 제2 박막 전극(13)은 페로브스카이트형 결정 구조를 가지는 금속 산화물이다. 제1 박막 전극(11) 및/또는 제2 박막 전극(13)은 스트론튬-루테늄 산화물(SrRuO3)일 수 있다.The first thin film electrode 11 and the second thin film electrode 13 are, for example, strontium-ruthenium oxide (SrRuO 3 ), iridium-ruthenium oxide (SrIrO 3 ), calcium-ruthenium oxide (CaRuO 3 ), calcium-nickel oxide. It includes a metal oxide selected from (CaNiO 3 ), barium-ruthenium oxide (BaRuO 3 ), and barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ). The first thin film electrode 11 and the second thin film electrode 13 are metal oxides having a perovskite-type crystal structure. The first thin film electrode 11 and/or the second thin film electrode 13 may be strontium-ruthenium oxide (SrRuO 3 ).
제1 전극(11) 및/또는 제2 전극(13)은 금속, 금속 산화물, 금속 질화물, 금속 질산화물, 또는 합금을 전자-빔 에피택시 공정, 액상 에피택시 공정, 기상 에피택시 공정, 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 펄스 레이저 증착 공정 등으로 증착하여 형성할 수 있다. 제1 전극(11) 및/또는 제2 전극(13)은 단층 구조 또는 다층 구조일 수 있다.The first electrode 11 and/or the second electrode 13 are formed by forming a metal, metal oxide, metal nitride, metal nitride, or alloy using an electron-beam epitaxy process, a liquid phase epitaxy process, a vapor phase epitaxy process, or a chemical vapor deposition process. It can be formed by deposition using a process, sputtering process, atomic layer deposition process, pulse laser deposition process, etc. The first electrode 11 and/or the second electrode 13 may have a single-layer structure or a multi-layer structure.
펄스 레이저 증착 에피텍시 공정을 이용하여 제1 박막 전극(11)을 형성하는 경우, 예를 들어 표면 처리된 SrTiO3 (STO) 절연성 기재(100)를 반응 챔버 내에 로딩시킨 후, 절연성 기재(100)를 약 400℃ 내지 약 800℃ 정도의 온도로 유지하고, 챔버 내의 산화제 분압, 예를 들어 산소 분압을 0.01 mbar 내지 1 mbar로 유지한다. 금속 전구체로부터 금속 및/또는 금속 이온을 기화시켜 제1 박막 전극(11)을 구성하는 기상 금속 및/또는 기상 금속 이온을 공급한다. 이어서, 기상(gaseous) 금속 및/또는 금속 이온을 절연성 기재(100) 상으로 도입한 다음, 산화제를 공급하여 절연성 기재(100) 상에 제1 박막 전극(11)을 형성한다. 제1 박막 전극(11)이 SrRuO3 층을 포함하는 경우, 금속 전구체는 스트론튬 또는 스트론튬을 포함하는 제1 전구체 화합물, 루테늄 또는 루테늄을 포함하는 제2 전구체 화합물로 이루어지며, 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O) 등을 포함한다. 산화제는 예를 들어 산소이다. 동일한 방식으로 제1 박막 전극(11) 대신 제2 박막 전극(12)을 형성할 수 있다.When forming the first thin film electrode 11 using a pulsed laser deposition epitaxy process, for example, after loading the surface-treated SrTiO 3 (STO) insulating substrate 100 into the reaction chamber, the insulating substrate 100 ) is maintained at a temperature of about 400° C. to about 800° C., and the oxidizing agent partial pressure in the chamber, for example, the oxygen partial pressure, is maintained at 0.01 mbar to 1 mbar. The metal and/or metal ions are vaporized from the metal precursor to supply the gaseous metal and/or gaseous metal ions constituting the first thin film electrode 11. Next, gaseous metal and/or metal ions are introduced onto the insulating substrate 100, and then an oxidizing agent is supplied to form the first thin film electrode 11 on the insulating substrate 100. When the first thin film electrode 11 includes a SrRuO 3 layer, the metal precursor is made of strontium or a first precursor compound containing strontium, ruthenium or a second precursor compound containing ruthenium, and the oxidizing agent is oxygen (O 2 ), ozone (O 3 ), nitrogen dioxide (NO 2 ), or dinitrogen oxide (N 2 O). The oxidizing agent is for example oxygen. In the same way, the second thin film electrode 12 can be formed instead of the first thin film electrode 11.
다음으로, 제1 박막 전극(11) 또는 제2 박막 전극(12)의 일면 상에 에피텍시 성장(epitaxy growth)에 의하여 유전층(13) 배치된다. 에피텍시 성장은 예를 들어 분자 핌 에피텍시 공정, 펄스 레이저 에피택시 공정, 액상 에픽택시 공정, 기상 에피택시 공정 등을 사용할 수 있다.Next, the dielectric layer 13 is disposed on one surface of the first thin film electrode 11 or the second thin film electrode 12 by epitaxy growth. Epitaxy growth may use, for example, a molecular epitaxy process, a pulsed laser epitaxy process, a liquid phase epitaxy process, or a vapor phase epitaxy process.
유전층(13)은 예를 들어 도핑된 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3), 도핑된 스트론튬-티타늄 산화물(SrTiO3), 도핑된 리튬-니오븀 산화물(LiNbO3,), 도핑된 포타슘-니오븀 산화물(KNbO3), 도핑된 포타슘-탈륨 산화물(KTaO3), 도핑됨 바륨-티타늄 산화물(BaTiO3), 도핑된 칼슘-티타늄 산화물(CaTiO3), 도핑된 납-티타늄 산화물 (PbTiO3), 도핑된 소듐-니오븀 산화물(NaNbO3), 도핑된 소듐-탈륨 산화물(NaTaO3), 도핑된 칼슘-지르코늄 산화물(CaZrO3), 도핑된 바륨-지르코늄 산화물(BaZrO3), 도핑된 스트론튬-지르코늄 산화물(SrZrO3) 중에서 선택될 수 있으며, 상술한 산화물에 도핑되는 도판트는 제3 원소로서 예를 들어 이트륨(Y), 니켈(Ni), 망간(Mn) 등을 포함한다.The dielectric layer 13 is, for example, doped barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ), doped strontium-titanium oxide (SrTiO 3 ), doped lithium-niobium oxide (LiNbO 3 ,), doped Doped potassium-niobium oxide (KNbO 3 ), doped potassium-thallium oxide (KTaO 3 ), doped barium-titanium oxide (BaTiO 3 ), doped calcium-titanium oxide (CaTiO3), doped lead-titanium oxide (PbTiO3) ), doped sodium-niobium oxide (NaNbO 3 ), doped sodium-tallium oxide (NaTaO 3 ), doped calcium-zirconium oxide (CaZrO 3 ), doped barium-zirconium oxide (BaZrO 3 ), doped strontium- It may be selected from zirconium oxide (SrZrO 3 ), and the dopant doped into the above-described oxide includes, for example, yttrium (Y), nickel (Ni), manganese (Mn), etc. as a third element.
펄스 레이저 증착 에피텍시 공정을 이용하여 유전층(13)을 형성하는 경우, 상기 방법으로 제조된 절연성 기재(100)/제1 박막 전극(11) 적층체를 반응 챔버 내에 로딩시킨 후, 제1 박막 전극(11)을 약 400℃ 내지 약 800℃ 정도의 온도로 유지하고, 챔버 내의 산화제 분압, 예를 들어 산소 분압을 0.01 mbar 내지 1 mbar로 유지한다. 금속 전구체로부터 금속 및/또는 금속 이온을 기화시켜 유전층(13)을 구성하는 기상 금속 및/또는 기상 금속 이온을 공급한다. 이어서, 기상(gaseous) 금속 및/또는 금속 이온을 제1 박막 전극(11) 상으로 도입한 다음, 산화제를 공급하여 유전층(13)을 형성한다. 유전층(13)이 이트륨(Y) 도핑된 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3)을 포함하는 경우, 금속 전구체는 바륨 또는 바륨을 포함하는 제1 전구체 화합물, 스트론튬 또는 스트론튬을 포함하는 제2 전구체 화합물, 루테늄 또는 루테늄을 포함하는 제3 전구체 화합물, 및 이트륨 또는 이트륨을 포함하는 도판트 화합물로 이루어지며, 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O) 등을 포함한다. 산화제는 예를 들어 산소이다.When forming the dielectric layer 13 using a pulsed laser deposition epitaxy process, the insulating substrate 100/first thin film electrode 11 laminate manufactured by the above method is loaded into the reaction chamber, and then the first thin film The electrode 11 is maintained at a temperature of about 400° C. to about 800° C., and the oxidizing agent partial pressure, for example, the oxygen partial pressure, in the chamber is maintained at 0.01 mbar to 1 mbar. The metal and/or metal ions are vaporized from the metal precursor to supply the gaseous metal and/or gaseous metal ions constituting the dielectric layer 13. Next, gaseous metal and/or metal ions are introduced onto the first thin film electrode 11, and then an oxidizing agent is supplied to form the dielectric layer 13. When the dielectric layer 13 includes yttrium (Y) doped barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ), the metal precursor includes barium or a first precursor compound containing barium, strontium or strontium. It consists of a second precursor compound, ruthenium or a third precursor compound containing ruthenium, and a dopant compound containing yttrium or yttrium, and the oxidizing agent is oxygen (O 2 ), ozone (O 3 ), and nitrogen dioxide (NO 2 ). or dinitrogen oxide (N 2 O), etc. The oxidizing agent is for example oxygen.
분자 빔 에피택시 공정을 이용하여 유전체층(12)을 형성하는 경우, 상기 방법으로 제조된 절연성 기재(100)/제1 박막 전극(11) 적층체를 반응 챔버 내에 로딩시킨 후, 제1 박막 전극(11)을 약 400℃ 내지 약 800℃ 정도의 온도로 유지하고, 챔버 내의 산화제 분압, 예를 들어 산소 분압을 약 10-8 Torr 내지 약 10-5 Torr로 유지한다. 금속 전구체로부터 금속을 기화시켜 중간층을 구성하는 기상 금속을 공급한다. 이어서, 기상(gaseous) 금속을 표면 처리된 제1 박막 전극(11) 상으로 도입한 다음, 산화제를 공급하여 표면 처리된 제1 박막 전극(11) 상에 유전층(13)을 형성한다. 유전층(13)이 이트륨(Y) 도핑된 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3)을 포함하는 경우, 금속 전구체는 바륨 또는 바륨을 포함하는 제1 전구체 화합물, 스트론튬 또는 스트론튬을 포함하는 제2 전구체 화합물, 루테늄 또는 루테늄을 포함하는 제3 전구체 화합물, 및 이트륨 또는 이트륨을 포함하는 도판트 화합물로 이루어지며, 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O) 등을 포함한다. 산화제는 예를 들어 산소이다.When forming the dielectric layer 12 using a molecular beam epitaxy process, the insulating substrate 100/first thin film electrode 11 laminate manufactured by the above method is loaded into the reaction chamber, and then the first thin film electrode ( 11) is maintained at a temperature of about 400°C to about 800°C, and the oxidizing agent partial pressure in the chamber, for example, the oxygen partial pressure, is maintained at about 10 -8 Torr to about 10 -5 Torr. The metal is vaporized from the metal precursor to supply the gaseous metal constituting the intermediate layer. Next, a gaseous metal is introduced onto the surface-treated first thin film electrode 11, and then an oxidizing agent is supplied to form a dielectric layer 13 on the surface-treated first thin film electrode 11. When the dielectric layer 13 includes yttrium (Y) doped barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ), the metal precursor includes barium or a first precursor compound containing barium, strontium or strontium. It consists of a second precursor compound, ruthenium or a third precursor compound containing ruthenium, and a dopant compound containing yttrium or yttrium, and the oxidizing agent is oxygen (O 2 ), ozone (O 3 ), and nitrogen dioxide (NO 2 ). or dinitrogen oxide (N 2 O), etc. The oxidizing agent is for example oxygen.
화학 기상 증착 공정을 이용하여 유전체층(12)을 형성하는 경우, 상기 방법으로 제조된 절연성 기재(100)/제1 박막 전극(11) 적층체를 반응 챔버 내에 로딩시킨 후, 제1 박막 전극(11)을 약 500℃ 내지 약 600℃ 정도의 온도로 유지하고, 챔버 내의 산화제 분압, 예를 들어 산소 분압을 약 1 Torr 내지 약 10 Torr 정도의 압력으로 유지한다. 이어서, 유기 금속 전구체를 표면 처리된 제1 전극(11) 상으로 도입한 다음, 산화제를 공급하여 표면 처리된 제1 전극(11) 상에 유전체층(12)을 형성한다. 유전체층(12)이 이트륨(Y) 도핑된 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3)을 포함하는 경우, 유기 금속 전구체는 바륨 또는 바륨을 포함하는 제1 전구체 화합물, 스트론튬 또는 스트론튬을 포함하는 제2 전구체 화합물, 루테늄 또는 루테늄을 포함하는 제3 전구체 화합물, 및 이트륨 또는 이트륨을 포함하는 도판트 화합물로 이루어지며, 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O) 등을 포함한다. 산화제는 예를 들어 산소이다.When forming the dielectric layer 12 using a chemical vapor deposition process, the insulating substrate 100/first thin film electrode 11 laminate manufactured by the above method is loaded into the reaction chamber, and then the first thin film electrode 11 ) is maintained at a temperature of about 500°C to about 600°C, and the partial pressure of the oxidizing agent in the chamber, for example, the partial pressure of oxygen, is maintained at a pressure of about 1 Torr to about 10 Torr. Next, the organic metal precursor is introduced onto the surface-treated first electrode 11, and then an oxidizing agent is supplied to form the dielectric layer 12 on the surface-treated first electrode 11. When the dielectric layer 12 includes yttrium (Y) doped barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ), the organometallic precursor is barium or a first precursor compound containing barium, strontium or strontium. It consists of a second precursor compound containing, ruthenium or a third precursor compound containing ruthenium, and yttrium or a dopant compound containing yttrium, and the oxidizing agent is oxygen (O 2 ), ozone (O 3 ), and nitrogen dioxide (NO 2 ) or dinitrogen oxide (N 2 O). The oxidizing agent is for example oxygen.
원자층 증착 공정을 이용하여 유전층(12)을 형성하는 경우, 상기 방법으로 제조된 절연성 기재(100)/제1 박막 전극(11) 적층체를 반응 챔버 내에 로딩시킨 후, 반응 제1 박막 전극(11)을 약 200℃ 내지 약 400℃ 정도의 온도로 유지하고, 챔버 내의 산화제 농도, 예를 들어 오존 농도를 100 g/m3 내지 500 g/m3으로 유지한다. 금속 전구체로부터 금속 및/또는 금속 이온을 기화시켜 유전층(13)을 구성하는 기상 금속 및/또는 기상 금속 이온을 공급한다. 이어서, 기상(gaseous) 금속 및/또는 금속 이온을 제1 박막 전극(11) 상으로 도입한 다음, 산화제를 공급하여 유전층(13)을 형성한다. 유전층(13)이 이트륨(Y) 도핑된 바륨-스트론튬-루테늄 산화물((Ba,Sr)RuO3)을 포함하는 경우, 금속 전구체는 바륨 또는 바륨을 포함하는 제1 전구체 화합물, 스트론튬 또는 스트론튬을 포함하는 제2 전구체 화합물, 루테늄 또는 루테늄을 포함하는 제3 전구체 화합물, 및 이트륨 또는 이트륨을 포함하는 도판트 화합물로 이루어지며, 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O) 등을 포함한다. 산화제는 예를 들어 오존이다.When forming the dielectric layer 12 using an atomic layer deposition process, the insulating substrate 100/first thin film electrode 11 laminate manufactured by the above method is loaded into the reaction chamber, and then the first thin film electrode ( 11) is maintained at a temperature of about 200°C to about 400°C, and the oxidizing agent concentration in the chamber, for example, the ozone concentration, is maintained at 100 g/m 3 to 500 g/m 3 . The metal and/or metal ions are vaporized from the metal precursor to supply the gaseous metal and/or gaseous metal ions constituting the dielectric layer 13. Next, gaseous metal and/or metal ions are introduced onto the first thin film electrode 11, and then an oxidizing agent is supplied to form the dielectric layer 13. When the dielectric layer 13 includes yttrium (Y) doped barium-strontium-ruthenium oxide ((Ba,Sr)RuO 3 ), the metal precursor includes barium or a first precursor compound containing barium, strontium or strontium. It consists of a second precursor compound, ruthenium or a third precursor compound containing ruthenium, and a dopant compound containing yttrium or yttrium, and the oxidizing agent is oxygen (O 2 ), ozone (O 3 ), and nitrogen dioxide (NO 2 ). or dinitrogen oxide (N 2 O), etc. The oxidizing agent is for example ozone.
유전층(12)에 대하여 열처리 공정을 추가적으로 수행하여 유전층(12)을 구성하는 물질들의 추가적인 결정화가 가능하다. 예를 들면, 유전층(12)은 산소(O2) 가스, 질소(N2) 가스, 아르곤(Ar) 가스, 암모니아(NH4) 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리될 수 있다. 급속 열처리 공정은 예를 들어 약 500 ℃ 내지 약 650 ℃ 정도의 온도에서 약 30 초 내지 약 3 분 동안 수행된다.Additional crystallization of materials constituting the dielectric layer 12 is possible by additionally performing a heat treatment process on the dielectric layer 12. For example, the dielectric layer 12 is heat treated by a rapid heat treatment process (RTP) under an atmosphere of oxygen (O 2 ) gas, nitrogen (N 2 ) gas, argon (Ar) gas, ammonia (NH 4 ) gas, or a mixture thereof. It can be. The rapid heat treatment process is performed, for example, at a temperature in the range of about 500° C. to about 650° C. for about 30 seconds to about 3 minutes.
다음으로, 유전층(13) 상에 다른 박막 전극층을 배치하여 커패시터(20)를 제공한다. 다른 박막 전극층을 배치하는 방법은 상기 제1 박막 전극(11) 또는 제2 박막 전극(12)을 배치하는 방법과 동일할 수 있다.Next, another thin film electrode layer is placed on the dielectric layer 13 to provide the capacitor 20. The method of disposing another thin film electrode layer may be the same as the method of disposing the first thin film electrode 11 or the second thin film electrode 12.
이하의 실시예 및 비교예를 통하여 본 발명이 더욱 상세하게 설명된다. 단, 실시예는 본 발명을 예시하기 위한 것으로서 이들만으로 본 발명의 범위가 한정되는 것이 아니다.The present invention is explained in more detail through the following examples and comparative examples. However, the examples are for illustrating the present invention and are not intended to limit the scope of the present invention.
(커패시터의 제조)(Manufacture of capacitors)
실시예 1: SrRuOExample 1: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 100 Å, Y 1 at% doping BST, thickness 100 Å, Y 1 at% doping BST
SrTiO3(STO) 기판 상에 펄스 레이저 증착(pulsed laser deposition)을 사용하여, SrRuO3 박막을 성장시켜 제1 박막 전극을 형성하였다. 제1 박막 전극의 두께는 100 Å 이었다. A first thin film electrode was formed by growing a SrRuO 3 thin film using pulsed laser deposition on a SrTiO 3 (STO) substrate. The thickness of the first thin film electrode was 100 Å.
펄스 레이저 증착은 1× 10??2 내지 1 × 10??1 Torr의 산소 분압에서 수행되었고, 기판 온도는 700 ℃ 이었다.Pulsed laser deposition was performed at an oxygen partial pressure of 1 × 10 ??2 to 1 × 10 ??1 Torr, and the substrate temperature was 700 °C.
제1 박막 전극 상에 동일한 방법으로 도판트로서 이트륨(Y)이 1 at% 도핑된 BST (Y-doped barium strontium titanate) 박막을 성장시켜 유전층을 형성하였다. 유전층의 두께 100 Å 이었다.A dielectric layer was formed by growing a BST (Y-doped barium strontium titanate) thin film doped with 1 at% yttrium (Y) as a dopant in the same manner on the first thin film electrode. The thickness of the dielectric layer was 100 Å.
Y-도핑된 BST의 조성은 Ba1-aSraTi0.99Y0.01O3 (a=0.5) 이었다. Ti는 4가 원자가 원소이고, Y는 3가 원자가 원소이다. 다르게는, Ti는 4가 양이온이고 Y는 3가 양이온이다. Ti4+의 이온 반경은 0.061 nm 이고, Y3+의 이온 반경은 0.089 nm 이다.The composition of Y-doped BST was Ba 1-a Sr a Ti 0.99 Y 0.01 O 3 (a=0.5). Ti is a tetravalent valence element, and Y is a trivalent valence element. Alternatively, Ti is a tetravalent cation and Y is a trivalent cation. The ionic radius of Ti 4+ is 0.061 nm, and the ionic radius of Y 3+ is 0.089 nm.
유전층 상에 동일한 방법으로 두께 40 Å 의 SrRuO3 제2 박막 전극층을 배치하여 커패시터를 제조하였다.A capacitor was manufactured by placing a second SrRuO 3 thin film electrode layer with a thickness of 40 Å on the dielectric layer in the same manner.
제1 박막 전극층, 제2 박막 전극층 및 유전층은 모두 페로브스카이트 결정 구조를 가졌다. The first thin film electrode layer, the second thin film electrode layer, and the dielectric layer all had a perovskite crystal structure.
도 1은 제조된 커패시터 단면의 TEM 이미지이다. 도 1에 보여지는 바와 같이, Y-도핑된 BST 에피택셜층이 형성됨을 확인하였다.Figure 1 is a TEM image of the cross section of the manufactured capacitor. As shown in Figure 1, it was confirmed that a Y-doped BST epitaxial layer was formed.
실시예 2: SrRuOExample 2: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 60 Å, Y 1 at% doping BST, thickness 60 Å, Y 1 at% doping BST
유전층의 두께를 60 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the thickness of the dielectric layer was changed to 60 Å.
실시예 3: SrRuOExample 3: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 50 Å, Y 1 at% doping BST, thickness 50 Å, Y 1 at% doping BST
유전층의 두께를 50 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the thickness of the dielectric layer was changed to 50 Å.
실시예 4: SrRuOExample 4: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 100 Å, Y 2 at% doping BST, thickness 100 Å, Y 2 at% doping BST
도판트 함량을 2at%로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the dopant content was changed to 2 at%.
실시예 5: SrRuOExample 5: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 60 Å, Y 2 at% doping BST, thickness 60 Å, Y 2 at% doping BST
도판트 함량을 2 at% 로 변경하고, 유전층의 두께를 60 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the dopant content was changed to 2 at% and the thickness of the dielectric layer was changed to 60 Å.
실시예 6: SrRuOExample 6: SrRuO 33 /Y-doped BST/SrRuO/Y-doped BST/SrRuO 33 , 두께 50 Å, Y 2 at% doping BST, thickness 50 Å, Y 2 at% doping BST
도판트 함량을 2 at% 로 변경하고, 유전층의 두께를 50 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the dopant content was changed to 2 at% and the thickness of the dielectric layer was changed to 50 Å.
비교예 1: SrRuOComparative Example 1: SrRuO 33 /BST/SrRuO/BST/SrRuO 33 , 두께 100 Å, BST (dopant 0 at%), thickness 100 Å, BST (dopant 0 at%)
도판트를 도핑하지 않은 것을 제외하고는(도판트 0 at%), 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as Example 1, except that the dopant was not doped (0 at% dopant).
비교예 2: SrRuOComparative Example 2: SrRuO 33 /BST/SrRuO/BST/SrRuO 33 , 두께 60 Å, BST (dopant 0 at%), thickness 60 Å, BST (dopant 0 at%)
도판트를 도핑하지 않고, 유전층의 두께를 60 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as in Example 1, except that the dopant was not doped and the thickness of the dielectric layer was changed to 60 Å.
비교예 3: SrRuOComparative Example 3: SrRuO 33 /BST/SrRuO/BST/SrRuO 33 , 두께 50 Å, BST (dopant 0 at%), thickness 50 Å, BST (dopant 0 at%)
도판트를 도핑하지 않고, 유전층의 두께를 50 Å 으로 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.A capacitor was manufactured in the same manner as in Example 1, except that the dopant was not doped and the thickness of the dielectric layer was changed to 50 Å.
평가예 1: 유전율 측정Evaluation Example 1: Dielectric constant measurement
실시예 1 내지 6 및 비교예 1 내지 3에서 제조된 커패시터에 대하여 상온(25℃)의 1kHz 내지 1MHz에서 유전율(relative permittivity)을 측정하여 측정 결과를 도 2에 나타내었다.The relative permittivity of the capacitors manufactured in Examples 1 to 6 and Comparative Examples 1 to 3 was measured at 1 kHz to 1 MHz at room temperature (25°C), and the measurement results are shown in FIG. 2.
도 2에 보여지는 바와 같이, 비교예 1 내지 3의 커패시터에서 유전층의 두께가 100 Å 에서 50 Å 으로 감소함에 따라 유전층의 유전율이 900 이상에서 100 이하로 급격히 감소하였다. As shown in Figure 2, in the capacitors of Comparative Examples 1 to 3, as the thickness of the dielectric layer decreased from 100 Å to 50 Å, the dielectric constant of the dielectric layer rapidly decreased from 900 or more to 100 or less.
이에 반해, 실시예 1 내지 3의 커패시터에서 유전층의 두께가 100 Å 에서 50 Å 으로 감소함에 따라 유전층의 유전율이 700 에서 400 이상으로 완만히 감소하였다.On the other hand, in the capacitors of Examples 1 to 3, as the thickness of the dielectric layer decreased from 100 Å to 50 Å, the dielectric constant of the dielectric layer gradually decreased from 700 to 400 or more.
실시예 4 내지 6의 커패시터도 비교예 1 내지 3의 커패시터에 비하여 유전율의 감소가 완화되었다.The decrease in dielectric constant of the capacitors of Examples 4 to 6 was also alleviated compared to the capacitors of Comparative Examples 1 to 3.
따라서, 실시예 1 내지 6의 커패시터에서 유전층의 Y 도핑에 의하여 유전층의 두께 감소에 따른 유전율 감소가 현저히 억제됨을 확인하였다.Therefore, it was confirmed that in the capacitors of Examples 1 to 6, the decrease in dielectric constant due to a decrease in the thickness of the dielectric layer was significantly suppressed by Y doping of the dielectric layer.
평가예 2: 누설 전류 측정Evaluation example 2: Leakage current measurement
실시예 1 내지 6 및 비교예 1 내지 3에서 제조된 커패시터에 대하여 누설전류를 측정하였다.Leakage current was measured for the capacitors manufactured in Examples 1 to 6 and Comparative Examples 1 to 3.
누설 전류는 커패시터에 1 V의 전압이 가해졌을 시의 전류 밀도이다. 측정 결과를 도 3 및 하기 표 1에 나타내었다.Leakage current is the current density when a voltage of 1 V is applied to the capacitor. The measurement results are shown in Figure 3 and Table 1 below.
[Å]Dielectric layer thickness
[Å]
[A/cm2]leakage current
[A/ cm2 ]
도 3 및 표 1에서 보여지는 바와 같이, Y 도핑된 실시예 4의 커패시터의 누설 전류는 10-6 A/cm2 수준으로 감소하였다.As shown in Figure 3 and Table 1, the leakage current of the Y-doped capacitor of Example 4 was reduced to 10 -6 A/cm 2 level.
Y 도핑된 실시예 6의 커패시터는 비교예 3의 커패시터에 비하여 누설 전류가 4 order 감소하였다.The Y-doped capacitor of Example 6 had a 4-order decrease in leakage current compared to the capacitor of Comparative Example 3.
따라서, 도판트가 도핑됨 유전층을 포함함에 의하여 커패시터의 누설 전류가 현저히 감소함을 확인하였습니다.Therefore, it was confirmed that the leakage current of the capacitor was significantly reduced by including a dopant-doped dielectric layer.
평가예 3: 700 ℃ 에서 제조된 유전층의 XRD 측정Evaluation Example 3: XRD measurement of dielectric layer manufactured at 700 ℃
SrTiO3(STO) 기판 상에 펄스 레이저 증착(pulsed laser deposition)을 사용하여, 두께 200 Å 의 도핑되지 않은 BST 유전층 및 두께 200 Å 의 도판트로서 Y(yittrium)이 2 at% 도핑된 BST (Y-doped barium strontium titanate) 박막을 각각 성장시켜 유전층을 형성하였다. 펄스 레이저 증착은 1× 10??2 내지 1 × 10??1 Torr 의 산소 분압에서 수행되었고, 기판 온도는 700 ℃ 이었다. STO 기판의 a축 및 b축 격자 상수는 각각 3.905 Å 이었다.Using pulsed laser deposition on a SrTiO 3 (STO) substrate, an undoped BST dielectric layer with a thickness of 200 Å and a BST doped with 2 at% yittrium (Y) as a dopant with a thickness of 200 Å were formed. -doped barium strontium titanate) thin films were each grown to form a dielectric layer. Pulsed laser deposition was performed at an oxygen partial pressure of 1 × 10 ??2 to 1 × 10 ??1 Torr, and the substrate temperature was 700 °C. The a-axis and b-axis lattice constants of the STO substrate were 3.905 Å, respectively.
STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼을 측정하여 그 결과를 도 4 및 도 5에 도시하였다.XRD spectra were measured for the surfaces of the STO substrate/undoped BST dielectric layer stack and the STO substrate/Y-doped BST dielectric layer stack, and the results are shown in Figures 4 and 5.
도 4는 θ 축(axis) 및 2θ 축 스캔 (시료 및 검출기 스캔)에 의하여 얻어지는 XRD 스펙트럼이다.Figure 4 is an XRD spectrum obtained by θ axis and 2θ axis scan (sample and detector scan).
도 5는 θ 축(axis) 스캔(시료 스캔 or 시료 로킹)에 의하여 얻어지는 XRD 스펙트럼인 로킹 커브(rocking curve) 이다.Figure 5 is a rocking curve, which is an XRD spectrum obtained by θ axis scanning (sample scanning or sample rocking).
도 4에 보여지는 바와 같이 Y-도핑된 BST 유전층은 도핑되지 않은 BST 유전층에 비하여 피크 위치가 저각(lower angle)으로 이동하였다. 미도핑 BST의 c축 방향 (즉, [001] 방향) 격자 상수는 4.02 Å 이었다. Y-도핑된 BST의 c축 방향 (즉, [001] 방향) 격자 상수는 4.05 Å 이었다. 따라서, 미도핑 BST의 c축 방향 격자 상수에 비하여 Y-도핑된 BST의 격자 상수가 증가함을 확인하였다.As shown in Figure 4, the peak position of the Y-doped BST dielectric layer shifted to a lower angle compared to the undoped BST dielectric layer. The lattice constant in the c-axis direction (i.e., [001] direction) of undoped BST was 4.02 Å. The lattice constant of Y-doped BST in the c-axis direction (i.e., [001] direction) was 4.05 Å. Therefore, it was confirmed that the lattice constant of Y-doped BST increased compared to the c-axis direction lattice constant of undoped BST.
이러한 c축 격자 상수의 증가는 Ti의 이온 반경(ionic radii)에 비하여 더 큰 이온 반경을 가지는 Y 도핑에 의하여 옥타헤드랄 사이트(octahedral site)에 압축 응력(compressive strain)이 작용하여 c축 방향으로 격자 거리가 연장되었기 때문으로 판단되었다. BST에서의 c축 격자 상수에 비하여 Y-도핑된 BST에서 c축 격자 상수가 증가함에 의하여 Y-도핑된 BST에서 편극(polarization)이 보다 용이하게 유도될 수 있음을 확인하였다.This increase in the c-axis lattice constant is caused by compressive strain acting on the octahedral site due to Y doping, which has a larger ionic radius than the ionic radius of Ti, in the c-axis direction. It was believed that this was because the grid distance was extended. It was confirmed that polarization can be more easily induced in Y-doped BST by increasing the c-axis lattice constant in Y-doped BST compared to the c-axis lattice constant in BST.
도 5에서 보여지는 바와 같이, Y-도핑된 BST는 로킹 커브의 회절각 θ=22.5°±0.5°에서 (200) 면에 대한 피크의 반가폭(FWHM)이 0.03 ° 로서 매우 높은 결정성을 보여주었다. 따라서, Y-도핑된 BST 유전층은 에피택시 성장(epitaxy growth)에 의하여 얻어지는 에피택셜층(epitaxial layer)이며, 단결정 또는 이에 근접하는 높은 결정성을 가짐을 확인하였다.As shown in Figure 5, Y-doped BST shows very high crystallinity with a full width at half maximum (FWHM) of the peak for the (200) plane of 0.03° at the diffraction angle of the rocking curve θ=22.5°±0.5°. gave. Therefore, it was confirmed that the Y-doped BST dielectric layer is an epitaxial layer obtained by epitaxial growth and has a high crystallinity of single crystal or close to it.
평가예 4: 500 ℃ 에서 제조된 유전층의 XRD 측정Evaluation Example 4: XRD measurement of dielectric layer manufactured at 500 ℃
기판 온도를 500 ℃로 변경한 것을 제외하고는 평가예 3과 동일한 방법으로 STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체를 각각 제조하였다.An STO substrate/undoped BST dielectric layer laminate and an STO substrate/Y-doped BST dielectric layer laminate were manufactured in the same manner as in Evaluation Example 3, except that the substrate temperature was changed to 500°C.
STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼을 측정하여 그 결과를 도 6에 도시하였다.XRD spectra were measured for the surfaces of the STO substrate/undoped BST dielectric layer stack and the STO substrate/Y-doped BST dielectric layer stack, and the results are shown in FIG. 6.
도 6은 θ 축(axis) 및 2θ 축 스캔 (시료 및 검출기 스캔)에 의하여 얻어지는 XRD 스펙트럼이다.Figure 6 is an XRD spectrum obtained by θ axis and 2θ axis scan (sample and detector scan).
도 6에 보여지는 바와 같이 도핑되지 않은 BST 유전층의 피크 위치가 평가예 3의 결과에 비해 고각(higher angle)으로 이동하였고, 피크 강도 또한 감소되었다.As shown in FIG. 6, the peak position of the undoped BST dielectric layer moved to a higher angle compared to the results of Evaluation Example 3, and the peak intensity also decreased.
미도핑 BST의 c축 방향 (즉, [001] 방향) 격자 상수는 3.95 Å 이었다. Y-도핑된 BST의 c축 방향 격자 상수는 4.07 Å 이었다.The lattice constant of the undoped BST in the c-axis direction (i.e., [001] direction) was 3.95 Å. The c-axis direction lattice constant of Y-doped BST was 4.07 Å.
미도핑 BST는 500 ℃에서 응력(strain)이 해소(release)되는 과정에서 에피택셜 구조가 유지되지 못하고 결정성이 열화되며, 이러한 결정성의 열화에 의하여 c축 방향 격자 상수가 감소한 것으로 판단되었다. 이에 반해, Y-도핑된 BST 는 500 ℃ 에서도 높은 에피택셜 구조 및 결정성을 유지함에 의하여 c축 방향 격자 상수가 증가한 것으로 판단되었다. 즉, 500 ℃에서 제조된 Y-도핑된 BST 유전층이 에피택시 성장(epitaxy growth)에 의하여 얻어지는 에피택셜층(epitaxial layer)이며, 단결정 또는 이에 근접하는 높은 결정성을 가짐을 확인하였다.It was determined that the epitaxial structure of undoped BST was not maintained in the process of stress release at 500°C and the crystallinity deteriorated, and the c-axis direction lattice constant decreased due to this deterioration of crystallinity. On the other hand, the Y-doped BST was judged to have an increased c-axis lattice constant by maintaining a high epitaxial structure and crystallinity even at 500 °C. In other words, it was confirmed that the Y-doped BST dielectric layer manufactured at 500°C was an epitaxial layer obtained by epitaxial growth and had a high crystallinity of single crystal or close to it.
도면에 도시되지 않으나, Y-도핑된 BST의 로킹 커브에서 (200) 면에 대한 피크의 반가폭(FWHM)이 0.05 ° 로서 여전히 높은 결정성을 보여주었다.Although not shown in the figure, the full width at half maximum (FWHM) of the peak for the (200) plane in the rocking curve of Y-doped BST was 0.05°, showing still high crystallinity.
평가예 5: 300 ℃ 에서 제조된 유전층의 XRD 측정Evaluation Example 5: XRD measurement of dielectric layer manufactured at 300 ℃
기판 온도를 300 ℃로 변경한 것을 제외하고는 평가예 3과 동일한 방법으로 STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체를 각각 제조하였다.An STO substrate/undoped BST dielectric layer laminate and an STO substrate/Y-doped BST dielectric layer laminate were manufactured in the same manner as in Evaluation Example 3, except that the substrate temperature was changed to 300°C.
STO 기판 / 미도핑 BST 유전층 적층체 및 STO 기판 / Y-도핑된 BST 유전층 적층체의 표면에 대한 XRD 스펙트럼을 측정하여 그 결과를 도 7에 도시하였다.XRD spectra were measured for the surfaces of the STO substrate/undoped BST dielectric layer stack and the STO substrate/Y-doped BST dielectric layer stack, and the results are shown in FIG. 7.
도 7은 θ 축(axis) 및 2θ 축 스캔 (시료 및 검출기 스캔)에 의하여 얻어지는 XRD 스펙트럼이다.Figure 7 is an XRD spectrum obtained by θ axis and 2θ axis scan (sample and detector scan).
도 7에 보여지는 바와 같이 STO 기판에 대한 피크만 나타나며 도핑되지 않은 BST 유전층 및 Y-도핑된 BST 유전층에 대한 피크가 나타나지 않았다.As shown in Figure 7, only the peak for the STO substrate appeared, and the peaks for the undoped BST dielectric layer and the Y-doped BST dielectric layer did not appear.
따라서, 300 ℃ 에서는 비정질(amorphous) 또는 부분 결정화된 미도핑 BST 유전층 및 비정질(amorphous) 또는 부분 결정화된 Y-도핑된 BST 유전층이 형성됨을 확인하였다.Therefore, it was confirmed that at 300°C, an amorphous or partially crystallized undoped BST dielectric layer and an amorphous or partially crystallized Y-doped BST dielectric layer were formed.
평가예 6: 소트키 장벽 높이 계산 (Schottky Barrier Height, SBH) 계산, 중간층(interlayer)Evaluation Example 6: Schottky Barrier Height (SBH) calculation, interlayer
SrRuO3(전극)/SrTiO3(유전체)의 적층체에 비하여 SrRuO3/SrTiO3 사이에 중간층이 배치된 적층체의 쇼트키 장벽 높이(SBH)의 변화량(ΔV)을 계산하여 그 결과의 일부를 하기 표 2에 나타내었다.Compared to the laminate of SrRuO 3 (electrode)/SrTiO 3 (dielectric), the change (ΔV) in Schottky barrier height (SBH) of the laminate with an intermediate layer disposed between SrRuO 3 /SrTiO 3 was calculated and some of the results were calculated. It is shown in Table 2 below.
SrRuO3/SrTiO3 사이에 중간층이 배치된다. 중간층은 ABO3 조성의 페로브스카이트 화합물이다.An intermediate layer is disposed between SrRuO 3 /SrTiO 3 . The middle layer is a perovskite compound of ABO 3 composition.
유전율 및 밴드갭은 비엔나 ab initio 시뮬레이션 패키지(VASP)를 사용하여 밀도함수이론(DFT, density functional theory)의 기반(framework)에서 계산되었다.The permittivity and bandgap were calculated in the framework of density functional theory (DFT) using the Vienna ab initio simulation package (VASP).
중간층이 배치된 적층체의 쇼트키 장벽 높이는 하기 수학식 1로 표시된다. The Schottky barrier height of the laminate in which the middle layer is disposed is expressed by Equation 1 below.
<수학식 1><Equation 1>
SBH = Φ - χ + ΔVSBH = Φ - χ + ΔV
상기 식에서, Φ는 전극의 일 함수(work function), χ 유전체의 전자 친화도(electron affinity), ΔV는 SBH의 변화량In the above equation, Φ is the work function of the electrode, χ is the electron affinity of the dielectric, and ΔV is the change in SBH.
표 2에 보여지는 바와 같이, 전극과 유전층 사이에 중간층이 배치됨에 의하여, 적층체의 쇼트키 장벽 높이가 증가하였다.As shown in Table 2, the Schottky barrier height of the laminate increased by placing an intermediate layer between the electrode and the dielectric layer.
따라서, 전극과 유전층 사이에 배치되는 중간층이 커패시터의 누설 전류 차단층으로서 적합함을 확인하였다.Therefore, it was confirmed that the intermediate layer disposed between the electrode and the dielectric layer is suitable as a leakage current blocking layer of the capacitor.
11 제1 전극
12 유전층
13 제2 전극
20 커패시터
100 절연성 기재
201 반도체 기판
203 층간절연막
205 콘택플러그
207 하부 몰드절연막
209 식각 저지막
211 상부 몰드절연막
213 몰드절연막
215 스토리지 노드 홀
217' 하부전극막
219 하부유전막, 버퍼절연막
221 중간유전막
223 상부유전막
224 유전막
225 상부전극
320 반도체 기판
321 필드산화막
322 소오스 영역
322' 드레인 영역
323 게이트 전극
324 층간절연막
325 측벽 산화막
326 스토리지 전극
327 절연막
328 플레이트 전극
1200 메모리 장치
1210 기판
1220 제1 도핑 영역
1230 제2 도핑 영역
1240 게이트 스택
1250 층간 절연막
1260 도전성 플러그
1270 데이터 저장 요소
930 비트 라인 구조체11 first electrode 12 dielectric layer
13 second electrode 20 capacitor
100 Insulating substrate 201 Semiconductor substrate
203 Interlayer insulation film 205 Contact plug
207 Lower mold insulating film 209 Etching stop film
211 upper mold insulation film 213 mold insulation film
215 Storage node hole 217' Lower electrode film
219 Lower dielectric film, buffer insulating film 221 Middle dielectric film
223 upper dielectric film 224 dielectric film
225 upper electrode 320 semiconductor substrate
321 Field oxide film 322 Source area
322' drain region 323 gate electrode
324 Interlayer insulating film 325 Side wall oxide film
326 storage electrode 327 insulating film
328 plate electrodes 1200 memory devices
1210 substrate 1220 first doped region
1230 second doped region 1240 gate stack
1250 interlayer insulation film 1260 conductive plug
1270 data storage elements 930 bit line structures
Claims (23)
상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 포함하며,
상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며, 상기 유전층이 에피택셜층(epitaxial layer)이며,
상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며,
상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제3 원소가 도판트인, 커패시터.A first thin film electrode layer; a second thin film electrode layer; And a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer,
The first thin film electrode layer and the second thin film electrode layer include a conductive perovskite-type crystal structure,
The dielectric layer includes a metal oxide having a dielectric perovskite-type crystal structure, and the dielectric layer is an epitaxial layer,
The metal oxide includes a first element disposed in a cubooctahedral site, a second element disposed in an octahedral site, and a third element disposed in an octahedral site,
A capacitor wherein the valency of the third element is lower than that of the second element, and the third element is a dopant.
상기 c축 격자 상수가 3.96 Å 내지 4.20 Å 인, 커패시터.The method of claim 5, wherein in the crystal lattice of the metal oxide, a c-axis lattice constant is greater than one or more of the a-axis lattice constant and the b-axis lattice constant,
A capacitor wherein the c-axis lattice constant is between 3.96 Å and 4.20 Å.
<화학식 1>
A11-aD1aB11-bC1bO3-δ
상기 식에서,
0≤a<1, 0.001<b<0.09 및 0≤δ≤0.5 이며,
A1 및 D1은 각각 2가 원자가 원소이며,
B1은 4가 원자가 원소이며,
C1은 1가 원자가 원소, 2가 원자가 원소, 또는 3가 원자가 원소이다.The capacitor of claim 1, wherein the dielectric layer includes a metal oxide represented by the following formula (1):
<Formula 1>
A1 1-a D1 a B1 1-b C1 b O 3-δ
In the above equation,
0≤a<1, 0.001<b<0.09 and 0≤δ≤0.5,
A1 and D1 are each divalent valence elements,
B1 is a tetravalent valence element,
C1 is a monovalent valence element, a divalent valence element, or a trivalent valence element.
<화학식 2>
Ba1-aSraTi1-bC2bO3-δ
상기 식에서,
0<a<1, 0.001<b<0.08 및 0≤δ≤0.5 이며,
C2는 Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, 및 Ga 에서 선택되는 하나 이상의 원소이다.The capacitor of claim 1, wherein the dielectric layer includes a metal oxide represented by the following formula (2):
<Formula 2>
Ba 1-a Sr a Ti 1-b C2 b O 3-δ
In the above equation,
0<a<1, 0.001<b<0.08 and 0≤δ≤0.5,
C2 is one or more elements selected from Y, Mg, Ni, Fe, Mn, Co, Al, Cr, Bi, Cr, and Ga.
상기 로킹 커브가 회절각 θ=22.5°±0.5°에서 (200) 면에 대한 제1 피크를 가지며, 상기 제1 피크의 반가폭(FWHM)이 0.1° 이하인, 커패시터.The method of claim 1, wherein in the XRD spectrum for the dielectric layer, a rocking curve is measured by scanning the angle (θ) between the X-ray source and the sample surface,
A capacitor, wherein the rocking curve has a first peak for the (200) plane at a diffraction angle of θ=22.5°±0.5°, and the full width at half maximum (FWHM) of the first peak is 0.1° or less.
상기 유전층이 평판 구조, 트렌치(trench) 구조, 및 필라(pillar) 구조 중에서 선택된 하나 이상의 구조를 가지며,
상기 유전층이 단층막 구조 또는 다층막 구조를 가지는, 커패시터.The method of claim 1, wherein the dielectric layer has a thickness of 10 Å to 500 Å,
The dielectric layer has one or more structures selected from a planar structure, a trench structure, and a pillar structure,
A capacitor wherein the dielectric layer has a single-layer structure or a multi-layer structure.
상기 제1 박막 전극층 및 상기 제2 박막 전극층 중 하나 이상이 SrRuO3, SrVO3, SrNbO3, SrMnO3, SrCrO3, SrFeO3, SrCoO3, SrMoO3, SrIrO3, SrCoO3, CaRuO3, CaNiO3, BaRuO3, 및 (Ba,Sr)RuO3 중에서 선택되는 하나 이상을 포함하는, 커패시터.The method of claim 1, wherein at least one selected from the first thin film electrode layer and the second thin film electrode layer includes a ternary metal oxide, and the ternary metal oxide includes the first element,
At least one of the first thin film electrode layer and the second thin film electrode layer is SrRuO 3 , SrVO 3 , SrNbO 3 , SrMnO 3 , SrCrO 3 , SrFeO 3 , SrCoO 3 , SrMoO 3 , SrIrO 3 , SrCoO 3 , CaRuO 3 , CaNiO 3 A capacitor comprising one or more selected from , BaRuO 3 , and (Ba,Sr)RuO 3 .
상기 중간층이, 상기 중간층과 접촉하는 제1 박막 전극층, 제2 박막 전극층 및 유전층 중 하나 이상과 동일한 형태(type)의 결정 구조를 가지며, 이들과 서로 다른 조성을 가지는, 커패시터.The method of claim 1, further comprising an interlayer disposed at least one of between the first thin film electrode layer and the dielectric layer and between the second thin film electrode layer and the dielectric layer,
A capacitor wherein the intermediate layer has a crystal structure of the same type as at least one of the first thin film electrode layer, the second thin film electrode layer, and the dielectric layer in contact with the intermediate layer, and has a different composition from these.
상기 중간층이 하기 화학식 3 내지 5로 표시되는 금속산화물 중에서 선택된 금속산화물을 포함하는, 커패시터:
<화학식 3>
A2B2O3-δ1
상기 식에서,
A2는 2가 원자가 원소이며,
B2는 1가 원자가 원소, 2가 원자가 원소 또는 3가 원자가 원소이며,
1.5≤δ1≤3.0 이며,
<화학식 4>
A3B3O3-δ2
상기 식에서,
A3은 1가 원자가 원소이며,
B3은 4가 원자가 원소이며,
1.5≤δ2≤3.0 이며,
<화학식 5>
A4B4O3-δ3
상기 식에서,
A4는 3가 원자가 원소이며,
B4는 3가 원자가 원소이며,
2.5≤δ3≤3.0 이다.The method of claim 15, wherein the intermediate layer has a perovskite type crystal structure,
A capacitor wherein the intermediate layer includes a metal oxide selected from metal oxides represented by the following formulas 3 to 5:
<Formula 3>
A2B2O 3-δ1
In the above equation,
A2 is a divalent valence element,
B2 is a monovalent valence element, a divalent valence element, or a trivalent valence element,
1.5≤δ1≤3.0,
<Formula 4>
A3B3O 3-δ2
In the above equation,
A3 is a monovalent element,
B3 is a tetravalent valence element,
1.5≤δ2≤3.0,
<Formula 5>
A4B4O 3-δ3
In the above equation,
A4 is a trivalent valence element,
B4 is a trivalent valence element,
2.5≤δ3≤3.0.
SrGaO3-δ1, CaGaO3-δ1, BaGaO3-δ1, MgGaO3-δ1, BeGaO3-δ1,
SrInO3-δ1, CaInO3-δ1, BaInO3-δ1, MgInO3-δ1, BeInO3-δ1,
SrBeO3-δ1, CaBeO3-δ1, BaBeO3-δ1, MgBeO3-δ1,
SrMgO3-δ1, CaMgO3-δ1, BaMgO3-δ1, BeMgO3-δ1,
SrBaO3-δ1, CaBaO3-δ1, MgBaO3-δ1, BeBaO3-δ1,
SrCaO3-δ1, BaCaO3-δ1, MgCaO3-δ1, BeCaO3-δ1,
SrLiO3-δ1, CaLiO3-δ1, BaLiO3-δ1, MgLiO3-δ1, BeLiO3-δ1,
SrNaO3-δ1, CaNaO3-δ1, BaNaO3-δ1, MgNaO3-δ1, BeNaO3-δ1,
SrKO3-δ1, CaKO3-δ1, BaKO3-δ1, MgKO3-δ1, BeKO3-δ1,
SrRbO3-δ1, CaRbO3-δ1, BaRbO3-δ1, MgRbO3-δ1, 및 BeRbO3-δ1 중에서 선택되거나,
LiTiO3-δ2, NaTiO3-δ2, KTiO3-δ2, RbTiO3-δ2,
LiZrO3-δ2, NaZrO3-δ2, KZrO3-δ2, RbZrO3-δ2,
LiHfO3-δ2, NaHfO3-δ2, KHfO3-δ2, 및 RbHfO3-δ2 중에서 선택되거나,
ScAlO3-δ3, YAlO3-δ3, LaAlO3-δ3, CeAlO3-δ3, PrAlO3-δ3, NdAlO3-δ3, SmAlO3-δ3, DyAlO3-δ3,
ScGaO3-δ3, YGaO3-δ3, LaGaO3-δ3, CeGaO3-δ3, PrGaO3-δ3, NdGaO3-δ3, SmGaO3-δ3, DyGaO3-δ3,
ScInO3-δ3, YInO3-δ3, LaInO3-δ3, CeInO3-δ3, PrInO3-δ3, NdInO3-δ3, SmInO3-δ3, 및 DyInO3-δ3 중에서 선택되는 금속산화물을 포함하며,
1.5≤δ1≤3.0, 1.5≤δ2≤3.0, 및 2.5≤δ3≤3.0 인, 커패시터.The method of claim 15, wherein the middle layer is:
SrGaO 3-δ1 , CaGaO 3-δ1 , BaGaO 3-δ1 , MgGaO 3-δ1 , BeGaO 3-δ1 ,
SrInO 3-δ1 , CaInO 3-δ1 , BaInO 3-δ1 , MgInO 3-δ1 , BeInO 3-δ1 ,
SrBeO 3-δ1 , CaBeO 3-δ1 , BaBeO 3-δ1 , MgBeO 3-δ1 ,
SrMgO 3-δ1 , CaMgO 3-δ1 , BaMgO 3-δ1 , BeMgO 3-δ1 ,
SrBaO 3-δ1 , CaBaO 3-δ1 , MgBaO 3-δ1 , BeBaO 3-δ1 ,
SrCaO 3-δ1 , BaCaO 3-δ1 , MgCaO 3-δ1 , BeCaO 3-δ1 ,
SrLiO 3-δ1 , CaLiO 3-δ1 , BaLiO 3-δ1 , MgLiO 3-δ1 , BeLiO 3-δ1 ,
SrNaO 3-δ1 , CaNaO 3-δ1 , BaNaO 3-δ1 , MgNaO 3-δ1 , BeNaO 3-δ1 ,
SrKO 3-δ1 , CaKO 3-δ1 , BaKO 3-δ1 , MgKO 3-δ1 , BeKO 3-δ1 ,
is selected from SrRbO 3-δ1 , CaRbO 3-δ1 , BaRbO 3-δ1 , MgRbO 3-δ1 , and BeRbO 3-δ1 ,
LiTiO 3-δ2 , NaTiO 3-δ2 , KTiO 3-δ2 , RbTiO 3-δ2 ,
LiZrO 3-δ2 , NaZrO 3-δ2 , KZrO 3-δ2 , RbZrO 3-δ2 ,
LiHfO 3-δ2 , NaHfO 3-δ2 , KHfO 3-δ2 , and RbHfO 3-δ2 , or
ScAlO 3-δ3 , YAlO 3-δ3 , LaAlO 3-δ3 , CeAlO 3-δ3 , PrAlO 3-δ3 , NdAlO 3-δ3 , SmAlO 3-δ3 , DyAlO 3-δ3 ,
ScGaO 3-δ3 , YGaO 3-δ3 , LaGaO 3-δ3 , CeGaO 3-δ3 , PrGaO 3-δ3 , NdGaO 3-δ3 , SmGaO 3-δ3 , DyGaO 3-δ3 ,
It includes a metal oxide selected from ScInO 3-δ3 , YInO 3-δ3 , LaInO 3-δ3 , CeInO 3-δ3, PrInO 3-δ3 , NdInO 3-δ3 , SmInO 3-δ3 , and DyInO 3-δ3 ,
A capacitor with 1.5≤δ1≤3.0, 1.5≤δ2≤3.0, and 2.5≤δ3≤3.0.
상기 제1 박막 전극층 또는 제2 박막 전극층과 상기 유전층 사이의 쇼트키 장벽 높이(Schottky Barrier Height, SBH)가 1.5 eV 이상이며,
상기 중간층이 에피텍셜층(epitaxial layer)인, 커패시터.The method of claim 15, wherein the thickness of the intermediate layer is 1 Å to 20 Å,
A Schottky Barrier Height (SBH) between the first thin film electrode layer or the second thin film electrode layer and the dielectric layer is 1.5 eV or more,
A capacitor wherein the middle layer is an epitaxial layer.
상기 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피택시 성장(epitaxy growth)에 의하여 유전층을 배치하는 단계;
상기 유전층 상에 다른 박막 전극층을 배치하여 커패시터를 제공하는 단계를 포함하며,
상기 커패시터가, 제1 박막 전극층; 제2 박막 전극층; 및 상기 제1 박막 전극층과 상기 제2 박막 전극층 사이에 배치되는 유전층을 포함하며,
상기 제1 박막 전극층 및 상기 제2 박막 전극층이 전도성 페로브스카이트형 결정 구조를 가지며,
상기 유전층이 절연성(dielectric) 페로브스카이트형 결정 구조를 가지는 금속 산화물을 포함하며,
상기 금속 산화물이 큐보옥타헤드랄(cubooctahedral) 사이트에 배치되는 제1 원소, 옥타헤드랄(octahedral) 사이트에 배치되는 제2 원소, 및 옥타헤드랄 사이트에 배치되는 제3 원소를 포함하며,
상기 제3 원소의 원자가(valency)가 상기 제2 원소의 원자가(valency)에 비하여 낮으며, 상기 제2 원소가 도판트인, 커패시터 제조방법.Providing a first thin film electrode layer or a second thin film electrode layer;
disposing a dielectric layer on one surface of the first thin film electrode layer or the second thin film electrode layer by epitaxial growth;
Providing a capacitor by disposing another thin film electrode layer on the dielectric layer,
The capacitor includes a first thin film electrode layer; a second thin film electrode layer; And a dielectric layer disposed between the first thin film electrode layer and the second thin film electrode layer,
The first thin film electrode layer and the second thin film electrode layer have a conductive perovskite-type crystal structure,
The dielectric layer includes a metal oxide having a dielectric perovskite-type crystal structure,
The metal oxide includes a first element disposed in a cubooctahedral site, a second element disposed in an octahedral site, and a third element disposed in an octahedral site,
A capacitor manufacturing method wherein the valency of the third element is lower than the valency of the second element, and the second element is a dopant.
상기 제1 박막 전극층 또는 제2 박막 전극층의 일면 상에 에피텍시 성장(epitaxy growth)에 의하여 중간층(interlayer)을 배치하는 단계;를 더 포함하는, 커패시터 제조방법.The method of claim 21, before disposing a dielectric layer on one surface of the first thin film electrode layer or the second thin film electrode layer by epitaxy growth,
A capacitor manufacturing method further comprising: disposing an interlayer on one surface of the first thin film electrode layer or the second thin film electrode layer by epitaxy growth.
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