JP2022085303A - Thin film transistor substrate and self-light-emitting device - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 256
- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 239000010408 film Substances 0.000 claims abstract description 349
- 239000004065 semiconductor Substances 0.000 claims abstract description 238
- 230000001681 protective effect Effects 0.000 claims description 112
- 238000000926 separation method Methods 0.000 claims description 21
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 46
- 239000010410 layer Substances 0.000 description 397
- 238000005401 electroluminescence Methods 0.000 description 74
- 238000000034 method Methods 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- 239000007789 gas Substances 0.000 description 29
- 230000008569 process Effects 0.000 description 28
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 28
- 239000000126 substance Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 16
- 239000011521 glass Substances 0.000 description 13
- 238000001039 wet etching Methods 0.000 description 13
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 12
- 239000004925 Acrylic resin Substances 0.000 description 11
- 229920000178 Acrylic resin Polymers 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 10
- 239000011651 chromium Substances 0.000 description 9
- 239000003086 colorant Substances 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 101150079545 elc1 gene Proteins 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 235000006408 oxalic acid Nutrition 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- 206010034972 Photosensitivity reaction Diseases 0.000 description 3
- 229910007541 Zn O Inorganic materials 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- -1 for example Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 230000036211 photosensitivity Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 2
- 229910021393 carbon nanotube Inorganic materials 0.000 description 2
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- ZYGHJZDHTFUPRJ-UHFFFAOYSA-N coumarin Chemical compound C1=CC=C2OC(=O)C=CC2=C1 ZYGHJZDHTFUPRJ-UHFFFAOYSA-N 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 229910021389 graphene Inorganic materials 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920005672 polyolefin resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- NGQSLSMAEVWNPU-YTEMWHBBSA-N 1,2-bis[(e)-2-phenylethenyl]benzene Chemical compound C=1C=CC=CC=1/C=C/C1=CC=CC=C1\C=C\C1=CC=CC=C1 NGQSLSMAEVWNPU-YTEMWHBBSA-N 0.000 description 1
- KLCLIOISYBHYDZ-UHFFFAOYSA-N 1,4,4-triphenylbuta-1,3-dienylbenzene Chemical compound C=1C=CC=CC=1C(C=1C=CC=CC=1)=CC=C(C=1C=CC=CC=1)C1=CC=CC=C1 KLCLIOISYBHYDZ-UHFFFAOYSA-N 0.000 description 1
- KYGSXEYUWRFVNY-UHFFFAOYSA-N 2-pyran-2-ylidenepropanedinitrile Chemical class N#CC(C#N)=C1OC=CC=C1 KYGSXEYUWRFVNY-UHFFFAOYSA-N 0.000 description 1
- 229910018509 Al—N Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRCMAYZCPIVABH-UHFFFAOYSA-N Quinacridone Chemical compound N1C2=CC=CC=C2C(=O)C2=C1C=C1C(=O)C3=CC=CC=C3NC1=C2 NRCMAYZCPIVABH-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- YBCVMFKXIKNREZ-UHFFFAOYSA-N acoh acetic acid Chemical compound CC(O)=O.CC(O)=O YBCVMFKXIKNREZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229960000956 coumarin Drugs 0.000 description 1
- 235000001671 coumarin Nutrition 0.000 description 1
- 150000004775 coumarins Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 125000000040 m-tolyl group Chemical group [H]C1=C([H])C(*)=C([H])C(=C1[H])C([H])([H])[H] 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- LFLZOWIFJOBEPN-UHFFFAOYSA-N nitrate, nitrate Chemical compound O[N+]([O-])=O.O[N+]([O-])=O LFLZOWIFJOBEPN-UHFFFAOYSA-N 0.000 description 1
- 150000004866 oxadiazoles Chemical class 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- QVLTXCYWHPZMCA-UHFFFAOYSA-N po4-po4 Chemical compound OP(O)(O)=O.OP(O)(O)=O QVLTXCYWHPZMCA-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 150000003219 pyrazolines Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000005315 stained glass Substances 0.000 description 1
- 230000001954 sterilising effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 229940042055 systemic antimycotics triazole derivative Drugs 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 125000005259 triarylamine group Chemical group 0.000 description 1
- ODHXBMXNKOYIBV-UHFFFAOYSA-N triphenylamine Chemical compound C1=CC=CC=C1N(C=1C=CC=CC=1)C1=CC=CC=C1 ODHXBMXNKOYIBV-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
Description
本開示は、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）および、薄膜トランジスタ基板およびそれを備えた自発光装置に関するものである。 The present disclosure relates to a thin film transistor (TFT), a thin film transistor substrate, and a self-luminous device including the thin film transistor substrate.
近年、有機ＥＬ（Electro Luminescence；ＥＬ）素子およびＬＥＤ（Light Emitting Diode；ＬＥＤ）素子のような発光素子を備えた照明装置や表示装置等の電子機器が広く用いられるようになっている。 In recent years, electronic devices such as lighting devices and display devices equipped with light emitting elements such as organic EL (Electro Luminescence; EL) elements and LED (Light Emitting Diode; LED) elements have been widely used.
発光素子を単に点灯させるだけでなく、色の異なる複数の発光素子を制御して様々な色を発光させたり、文字や画像をアクティブに表示したりするための発光素子実装基板として、ＴＦＴをスイッチング素子として用いたアクティブマトリックス基板（以下「ＴＦＴ基板」という）が知られている。このようなＴＦＴ基板では、発光（表示）性能の向上に必要なＴＦＴ特性の高性能化および高信頼性化が要求されるだけでなく、ＴＦＴの構造や製造工程を簡略化して製造を効率的に行うことによる低コスト化が要求される。さらに、ＴＦＴ基板上に発光素子を高密度に実装し、滑らかで鮮明な表示を実現するために、ＴＦＴの小型化や配線の高密度化が要求される。 The TFT is switched as a light emitting element mounting substrate for not only lighting the light emitting element but also controlling multiple light emitting elements having different colors to emit various colors and actively displaying characters and images. An active matrix substrate (hereinafter referred to as "TFT substrate") used as an element is known. Such a TFT substrate not only requires high performance and high reliability of TFT characteristics necessary for improving light emission (display) performance, but also simplifies the structure and manufacturing process of the TFT to make manufacturing efficient. Cost reduction is required by doing this. Further, in order to mount the light emitting element on the TFT substrate at high density and realize smooth and clear display, it is required to reduce the size of the TFT and increase the density of wiring.
有機ＥＬ素子は、アノード電極とカソード電極の間に有機ＥＬ素子を含む電界発光層を挟んだ構造を基本構成とし、アノード電極とカソード電極との間に電圧を加えて有機ＥＬ素子に電流を供給することによって、有機ＥＬ素子が発光する。ＬＥＤ素子は、ｐ型半導体層とｎ型半導体層との間に発光層を挟んだ構造を基本構成とし、ｐ型半導体層に接続された電極とｎ型半導体層に接続された電極との間に電圧を加えてＬＥＤに順方向電流を供給することによって、ＬＥＤが発光する。 The organic EL element has a basic structure in which an electric field light emitting layer including an organic EL element is sandwiched between an anode electrode and a cathode electrode, and a current is applied between the anode electrode and the cathode electrode to supply a current to the organic EL element. By doing so, the organic EL element emits light. The LED element has a basic structure in which a light emitting layer is sandwiched between a p-type semiconductor layer and an n-type semiconductor layer, and is between an electrode connected to the p-type semiconductor layer and an electrode connected to the n-type semiconductor layer. By applying a voltage to the LED to supply a forward current to the LED, the LED emits light.
有機ＥＬ素子やＬＥＤ素子のような発光素子を、ＴＦＴ基板上に平面状に複数形成して発光を制御する場合、発光素子を駆動するための基本的な素子駆動回路は、少なくとも２つのＴＦＴと１つの保持容量とで構成することができる。２つのＴＦＴのうち、１つは発光させる発光素子を選択する（切り替える）ための選択ＴＦＴであり、もう１つは発光素子を発光させるための電流を供給するための素子駆動ＴＦＴである。保持容量は、例えば、素子駆動ＴＦＴのゲート電極を一方の電極とし、素子駆動ＴＦＴのソース電極またはドレイン電極をもう一方の電極として、この２つの電極の間に絶縁層を挟んで成る構成とすることができる。 When a plurality of light emitting elements such as organic EL elements and LED elements are formed in a plane on a TFT substrate to control light emission, the basic element drive circuit for driving the light emitting element is at least two TFTs. It can be configured with one holding capacity. Of the two TFTs, one is a selection TFT for selecting (switching) a light emitting element to emit light, and the other is an element drive TFT for supplying a current for causing the light emitting element to emit light. The holding capacity is configured, for example, with the gate electrode of the element-driven TFT as one electrode and the source electrode or drain electrode of the element-driven TFT as the other electrode, with an insulating layer sandwiched between the two electrodes. be able to.
選択ＴＦＴのゲート電極およびソース電極は、それぞれ走査線（ゲート線）および信号線（ソース線）に接続される。よって、ある走査線が選択されると、その走査線にゲート電極が接続した選択ＴＦＴがオンとなり、当該選択ＴＦＴのソース電極に接続した信号線からドレイン電極を通して信号電圧が保持容量に蓄積される。保持容量に蓄積された信号電圧は、素子駆動ＴＦＴのゲート電極に印加され、素子駆動ＴＦＴがオンとなり、設定された電流が素子駆動ＴＦＴのドレイン電極から出力される。それにより、素子駆動ＴＦＴのドレイン電極に接続された発光素子に電流が供給され、当該発光素子が発光状態となる。この発光状態は次の書き込みが行われるまで保持される。このような素子駆動回路の基本構成は、例えば下記の特許文献１に開示されている。
The gate electrode and the source electrode of the selected TFT are connected to the scanning line (gate line) and the signal line (source line), respectively. Therefore, when a certain scanning line is selected, the selective TFT connected to the scanning line by the gate electrode is turned on, and the signal voltage from the signal line connected to the source electrode of the selected TFT is accumulated in the holding capacity through the drain electrode. .. The signal voltage accumulated in the holding capacitance is applied to the gate electrode of the element-driven TFT, the element-driven TFT is turned on, and the set current is output from the drain electrode of the element-driven TFT. As a result, a current is supplied to the light emitting element connected to the drain electrode of the element drive TFT, and the light emitting element is put into a light emitting state. This light emitting state is maintained until the next writing is performed. The basic configuration of such an element drive circuit is disclosed in, for example,
このようなＴＦＴ基板に用いられるＴＦＴの半導体チャネル層としては、従来、アモルファス（非晶質）シリコン（ａ－Ｓｉ）がよく用いられている。その主な理由として、ａ－Ｓｉはアモルファスであるが故に特性の均一性がよい膜を形成できること、ａ－Ｓｉ膜を用いれば簡単な層構成でＴＦＴを形成できること、また、ａ－Ｓｉ膜は比較的低温（例えば３５０℃以下）で形成できるので、耐熱性に劣る安価なガラス基板上にＴＦＴを形成してコストを抑制したり、さらに耐熱性に劣る樹脂製基板上にＴＦＴを形成して折り曲げが可能なＴＦＴ基板を製造したりできること、などが挙げられる。しかしながら、ａ－Ｓｉで形成されたＴＦＴ（ａ－Ｓｉ－ＴＦＴ）は駆動能力が低いため、電流制御によって素子を駆動する発光素子用ＴＦＴ基板に用いる場合には、ＴＦＴの小型化・高密度化に限界があった。 Conventionally, amorphous silicon (a—Si) is often used as the semiconductor channel layer of the TFT used in such a TFT substrate. The main reasons for this are that since a-Si is amorphous, it is possible to form a film with good uniformity of characteristics, and if an a-Si film is used, a TFT can be formed with a simple layer structure, and the a-Si film is Since it can be formed at a relatively low temperature (for example, 350 ° C. or lower), a TFT can be formed on an inexpensive glass substrate having poor heat resistance to suppress costs, or a TFT can be formed on a resin substrate having poor heat resistance. It is possible to manufacture a foldable TFT substrate. However, since a TFT (a-Si-TFT) made of a-Si has a low driving ability, when it is used for a TFT substrate for a light emitting element that drives an element by current control, the TFT is made smaller and has a higher density. There was a limit to.
一方、例えば特許文献２および３、非特許文献１に開示されているように、酸化物半導体をチャネル層に用いたＴＦＴ（酸化物半導体ＴＦＴ）が開発され、近年、その実用化が進められている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系などが挙げられる。
On the other hand, as disclosed in, for example,
酸化物半導体は、組成を適正化することによって、比較的低温でも均一性がよいアモルファス状態の膜が安定的に得られる上、酸化物半導体ＴＦＴはａ－Ｓｉ－ＴＦＴよりも高い駆動能力を有するため、小型で高性能なＴＦＴを実現できるという利点がある。 By optimizing the composition of the oxide semiconductor, an amorphous film having good uniformity can be stably obtained even at a relatively low temperature, and the oxide semiconductor TFT has a higher driving ability than the a-Si-TFT. Therefore, there is an advantage that a compact and high-performance TFT can be realized.
しかし、酸化物半導体は、一般的に薬液耐性に乏しく、シュウ酸（Oxalic Acid）系のような弱酸系の薬液でも容易に溶けてしまうという性質がある。従って、従来のａ－Ｓｉで主流となっている層構成の簡単なＢＣＥ（バックチャネルエッチング）型ＴＦＴに酸化物半導体を用いる場合、チャネル層の直上のソース電極およびドレイン電極を、酸薬液を用いたウエットエッチングで形成すると、チャネル層の酸化物半導体もエッチングされてしまい、信頼性の高いチャネル領域を形成することができないという問題があった。 However, oxide semiconductors generally have poor chemical resistance and have the property of being easily dissolved even in weak acid chemicals such as oxalic acid. Therefore, when an oxide semiconductor is used for a BCE (back channel etching) type TFT having a simple layer structure, which is the mainstream of conventional a-Si, an acid chemical solution is used for the source electrode and drain electrode directly above the channel layer. If it is formed by wet etching, the oxide semiconductor of the channel layer is also etched, and there is a problem that a highly reliable channel region cannot be formed.
特許文献１では、発光素子駆動用のＴＦＴとしてａ－Ｓｉよりも駆動能力の高いポリシリコン（ｐ－Ｓｉ）を半導体チャネル層として用いた例が開示されている。しかしながら、ｐ－Ｓｉ－ＴＦＴは構造が複雑で製造工程が多く、また、少なくとも６００℃以上の高温工程が必要で石英ガラスのような高価なガラスを必要とするため、低コストで製造することが難しい。
また、特許文献４には、酸化物半導体をチャネル層に用いた有機ＥＬ駆動用のＴＦＴ基板の平面構造およびＴＦＴの層構成の例が開示されている。例えば特許文献４のＦｉｇ．７に開示されたＴＦＴ基板では、選択ＴＦＴおよび素子駆動ＴＦＴの両方が、ソース電極およびドレイン電極とチャネル層との間にエッチストッパ（etch-stopper；ＥＳ）層を備えたＥＳ型ＴＦＴで構成されている。ＥＳ型ＴＦＴでは、チャネル層上のソース電極およびドレイン電極の形成が酸薬液を用いたウエットエッチングで行われても、酸化物半導体がエッチングされないため、信頼性の高いＴＦＴを製造することができる。
Further,
しかし、ＥＳ型ＴＦＴの製造には、ＥＳ層を形成するための工程が必要であるため、製造工程の増加を招いてしまう。さらに、選択ＴＦＴと素子駆動ＴＦＴとが同じ構造であると、選択ＴＦＴのドレイン電極と素子駆動ＴＦＴのゲート電極（ＤＧ）とを電気的に接続するために、ゲート絶縁層にコンタクトホールを形成する工程が必要であり、これも製造工程の増加を招く要因となる。コストが増大するという問題がある。 However, since the manufacturing of the ES type TFT requires a step for forming the ES layer, the number of manufacturing steps is increased. Further, when the selection TFT and the element drive TFT have the same structure, a contact hole is formed in the gate insulating layer in order to electrically connect the drain electrode of the selection TFT and the gate electrode (DG) of the element drive TFT. A process is required, which also causes an increase in the manufacturing process. There is a problem that the cost increases.
また、例えば特許文献４のＦｉｇ．６には、ＴＦＴ基板の各素子領域に、選択ＴＦＴ、素子駆動ＴＦＴおよび保持容量の他に、選択ＴＦＴのソース電極に接続され縦方向（列方向）に延びる信号線と、素子駆動ＴＦＴのソース電極に接続されて縦方向に延びる素子駆動用の電流供給配線と、選択ＴＦＴのゲート電極に接続されて横方向（行方向）に延びる走査線と、が配設された例が示されている。この例では、選択ＴＦＴおよび素子駆動ＴＦＴそれぞれのソース電極およびドレイン電極と、信号線と、電流供給配線とが、同層の導電膜を用いて形成されている。この場合、隣り合う信号線と電融供給配線との間隔は、導電膜をパターニングする際の写真製版工程の精度（分解能）およびエッチング工程の精度による制約を受け、例えば２μｍ程度にまで狭くするのが限界である。それ以上に間隔を狭くすると、パターニング不良やエッチング不良によって、信号線と電融供給配線とがうまく分離せず、配線間短絡が発生して歩留まりが低下する。これと同様の理由から、選択ＴＦＴおよび素子駆動ＴＦＴそれぞれのソース電極とドレイン電極との間隔も狭くすることが難しく、チャネル長を短縮することによるＴＦＴの小型化には限界がある。 Further, for example, Fig. In each element region of the TFT substrate, in addition to the selection TFT, the element drive TFT and the holding capacity, a signal line connected to the source electrode of the selection TFT and extending in the vertical direction (column direction), and a source of the element drive TFT are shown in 6. An example is shown in which a current supply wiring for driving an element connected to an electrode and extending in the vertical direction and a scanning line connected to the gate electrode of the selective TFT and extending in the horizontal direction (row direction) are arranged. .. In this example, the source and drain electrodes of the selective TFT and the element drive TFT, respectively, the signal line, and the current supply wiring are formed by using the conductive film of the same layer. In this case, the distance between the adjacent signal lines and the electric fusion supply wiring is limited by the accuracy (resolution) of the photoplate making process and the accuracy of the etching process when patterning the conductive film, and is narrowed to, for example, about 2 μm. Is the limit. If the interval is made narrower than that, the signal line and the electric fusion supply wiring will not be separated well due to poor patterning or etching, and a short circuit will occur between the wirings, resulting in a decrease in yield. For the same reason, it is difficult to narrow the distance between the source electrode and the drain electrode of each of the selective TFT and the element drive TFT, and there is a limit to the miniaturization of the TFT by shortening the channel length.
以上のように、発光素子駆動用のＴＦＴ基板には、ＴＦＴの製造工程の簡略化による低コスト化が難しく、また、発光素子を高密度に実装するためのＴＦＴの小型化や配線間隔の縮小化が難しいという課題がある。 As described above, it is difficult to reduce the cost of the TFT substrate for driving the light emitting element by simplifying the manufacturing process of the TFT, and the TFT is downsized and the wiring interval is reduced for mounting the light emitting element at high density. There is a problem that it is difficult to convert.
本開示は以上のような課題を解決するためになされたものであり、ＴＦＴ基板の製造工程の簡略化、および、ＴＦＴ基板で駆動する発光素子の高密度実装を可能にすることを目的とする。 The present disclosure has been made to solve the above problems, and an object thereof is to simplify the manufacturing process of the TFT substrate and to enable high-density mounting of a light emitting element driven by the TFT substrate. ..
本開示に係る薄膜トランジスタ基板は、基板と、前記基板上に設けられた、トップゲート型の第１の薄膜トランジスタおよびボトムゲート型の第２の薄膜トランジスタと、を備え、前記第１の薄膜トランジスタは、前記基板上に設けられた第１のドレイン電極と、前記第１のドレイン電極上に設けられた第１の保護絶縁層と、前記第１の保護絶縁層上に設けられた第１のソース電極と、前記第１の保護絶縁層上に設けられ、前記第１の保護絶縁層を貫通する第１の開口部を通して前記第１のドレイン電極に接するとともに、前記第１のソース電極の上面に接する第１の半導体層と、前記第１の半導体層上に設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、前記第１の半導体層における前記第１の開口部と前記第１のソース電極との離間領域に対応する部分である第１のチャネル領域と、を有し、前記第２の薄膜トランジスタは、前記基板上に設けられた第２のゲート電極と、前記第２のゲート電極上に設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に設けられた第２のソース電極と、前記第２のゲート絶縁層上に設けられ、前記第２のソース電極の上面に接する第２の半導体層と、前記第２のソース電極上および前記第２の半導体層上に設けられた第２の保護絶縁層と、前記第２の保護絶縁層上に設けられ、前記第２の保護絶縁層を貫通する第２の開口部を通して前記第２の半導体層に接する第２のドレイン電極と、前記第２の半導体層における前記第２の開口部と前記第２のソース電極との離間領域に対応する部分である第２のチャネル領域と、を有し、前記第１のドレイン電極および前記第２のゲート電極は、同じ第１の導電膜で構成され、前記第１の保護絶縁層および前記第２のゲート絶縁層は、同じ第１の絶縁膜で構成され、前記第１のソース電極および前記第２のソース電極は、同じ第２の導電膜で構成され、前記第１の半導体層および前記第２の半導体層は、同じ半導体膜で構成され、前記第１のゲート絶縁層および前記第２の保護絶縁層は、同じ第２の絶縁膜で構成され、前記第１のゲート電極および第２のドレイン電極は、同じ第３の導電膜で構成される。 The thin film semiconductor substrate according to the present disclosure includes a substrate and a top gate type first thin film film and a bottom gate type second thin film film provided on the substrate, and the first thin film film is the substrate. A first drain electrode provided on the top, a first protective insulating layer provided on the first drain electrode, and a first source electrode provided on the first protective insulating layer. A first that is provided on the first protective insulating layer and is in contact with the first drain electrode through a first opening penetrating the first protective insulating layer and is in contact with the upper surface of the first source electrode. In the semiconductor layer, the first gate insulating layer provided on the first semiconductor layer, the first gate electrode provided on the first gate insulating layer, and the first semiconductor layer. The second semiconductor film having a first channel region, which is a portion corresponding to a region corresponding to a separation region between the first opening and the first source electrode, is provided on the substrate. Gate electrode, a second gate insulating layer provided on the second gate electrode, a second source electrode provided on the second gate insulating layer, and the second gate insulating layer. A second semiconductor layer provided above and in contact with the upper surface of the second source electrode, a second protective insulating layer provided on the second source electrode and on the second semiconductor layer, and the above-mentioned A second drain electrode provided on the second protective insulating layer and in contact with the second semiconductor layer through a second opening penetrating the second protective insulating layer, and the said in the second semiconductor layer. It has a second channel region, which is a portion corresponding to a region corresponding to a separation region between the second opening and the second source electrode, and the first drain electrode and the second gate electrode are the same second. The first protective insulating layer and the second gate insulating layer are composed of the same first insulating film, and the first source electrode and the second source electrode are composed of the same first insulating film. The first semiconductor layer and the second semiconductor layer are made of the same semiconductor film, and the first gate insulating layer and the second protective insulating layer are the same. It is composed of a second insulating film, and the first gate electrode and the second drain electrode are composed of the same third conductive film.
本開示に係るＴＦＴ基板によれば、トップゲート型の第１の薄膜トランジスタおよびボトムゲート型の第２の薄膜トランジスタの各層の構成が共通化されるため、製造工程の簡略化が可能になる。また、それぞれの薄膜トランジスタにおいて、ソース電極とドレイン電極とが、半導体層または絶縁層を挟んで互いに別層に設けられるため、ＴＦＴのチャネル長を短くでき、ＴＦＴを小型化できる。 According to the TFT substrate according to the present disclosure, since the configurations of each layer of the top gate type first thin film transistor and the bottom gate type second thin film transistor are standardized, the manufacturing process can be simplified. Further, in each thin film transistor, the source electrode and the drain electrode are provided in separate layers with the semiconductor layer or the insulating layer interposed therebetween, so that the channel length of the TFT can be shortened and the TFT can be miniaturized.
本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。 The purposes, features, embodiments, and advantages of the present disclosure will be made clearer by the following detailed description and accompanying drawings.
以下の実施の形態に示すＴＦＴおよびそれを備えるＴＦＴ基板は、有機ＥＬ素子およびＬＥＤ素子のような発光素子を備えた照明装置や表示装置等の自発光装置に広く用いることができる。例えば、照明装置としては、発光素子を単に点灯させるものだけでなく、色の異なる複数の発光素子を制御して様々な色を発光させたり、文字や画像をアクティブに表示したりできる照明装置に用いることができる。また、表示装置としては、発光素子を画素として用いた自発光型表示装置に用いることができ、その他にも、液晶表示装置（Liquid Crystal display；ＬＣＤ）のバックライト用の自発光装置にも用いることができる。さらに、様々な信号駆動回路を有する半導体装置にも適用することができる。 The TFT shown in the following embodiment and the TFT substrate provided with the TFT can be widely used in a self-luminous device such as a lighting device or a display device provided with a light emitting element such as an organic EL element and an LED element. For example, as a lighting device, not only a lighting device that simply lights a light emitting element, but also a lighting device that can control a plurality of light emitting elements having different colors to emit various colors and actively display characters and images. Can be used. Further, as the display device, it can be used for a self-luminous display device using a light emitting element as a pixel, and also used for a self-luminous device for a backlight of a liquid crystal display (LCD). be able to. Further, it can be applied to a semiconductor device having various signal drive circuits.
＜実施の形態１＞
（１－１）ＴＦＴ基板の構成
図１は、実施の形態１に係るＴＦＴ基板１００の構成を概略的に示す断面図である。ＴＦＴ基板１００は、第１のＴＦＴ１０１（第１の薄膜トランジスタ）および第２のＴＦＴ１０２（第２の薄膜トランジスタ）を備えている。図１においては、第１のＴＦＴ１０１が形成される領域である第１のＴＦＴ部を左側に、第２のＴＦＴ１０２が形成される領域である第２のＴＦＴ部を右側に示している。第１のＴＦＴ１０１および第２のＴＦＴ１０２は、透明絶縁性を有する同一の基板１上に配設されている。基板１は、例えば樹脂（プラスチック）基板、ガラス基板などである。
<
(1-1) Configuration of TFT Substrate FIG. 1 is a cross-sectional view schematically showing the configuration of the
（１－２）第１のＴＦＴ１０１の構成
第１のＴＦＴ１０１は、トップゲート構造によってチャネルを保護するトップゲート型の薄膜トランジスタである。第１のＴＦＴ１０１においては、基板１上に、第１の導電膜で構成されるドレイン電極２（第１のドレイン電極）が設けられ、その上に第１の絶縁膜で構成される保護絶縁層４（第１の保護絶縁層）が設けられている。保護絶縁層４には、ドレイン電極２の表面の一部を露出させる開口部６（第１の開口部）が設けられている。
(1-2) Configuration of
保護絶縁層４上には、下層のドレイン電極２との間に一定の間隔を有するように、第２の導電膜で構成されるソース電極７Ｅ（第１のソース電極）が設けられる。さらに保護絶縁層４上には、ソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接するように、半導体膜で構成される半導体層９（第１の半導体層）が設けられている。半導体層９の下層のソース電極７Ｅおよびドレイン電極２は、半導体層９と重なる領域内で互いに一定の間隔をあけて設けられており、半導体層９におけるソース電極７Ｅと開口部６内のドレイン電極２とで挟まれた離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１（第１のチャネル領域）として規定される。
A
そして、保護絶縁層４上、ソース電極７Ｅおよび半導体層９上に、第２の絶縁膜で構成されるゲート絶縁層１１（第１のゲート絶縁層）が設けられている。さらに、半導体層９のチャネル領域ＣＬ１と重なる領域のゲート絶縁層１１上に、第３の導電膜で構成されるゲート電極１４Ｅ（第１のゲート電極）が設けられている。
A gate insulating layer 11 (first gate insulating layer) composed of a second insulating film is provided on the protective insulating
チャネル領域ＣＬ１の保護絶縁層４は、半導体層９のチャネル領域ＣＬ１をプロセスダメージ等から保護するチャネル保護層（第１のチャネル保護層）として機能する。従って、第１のＴＦＴ１０１は、特性および信頼性に優れたＴＦＴとなる。
The protective
ここで、ＴＦＴのチャネル領域の長さ（チャネル長）は、ソース電極とドレイン電極の離間距離で規定される。ソース電極とドレイン電極とが同じ導電膜の同層で形成される場合、ソース電極とドレイン電極の離間距離は、パターニング加工時のレジストマスクの写真製版工程の分解精度で決まる。導電膜のエッチング加工の精度も加味すれば、ソース電極とドレイン電極の離間距離の加工能力はせいぜい２μｍ程度である（離間距離を２μｍ未満に設定すると、レジストパターン不良やエッチング不良によってソース電極とドレイン電極間の短絡不良が多発する）。 Here, the length of the channel region (channel length) of the TFT is defined by the separation distance between the source electrode and the drain electrode. When the source electrode and the drain electrode are formed of the same layer of the same conductive film, the separation distance between the source electrode and the drain electrode is determined by the decomposition accuracy of the photoplate making process of the resist mask during the patterning process. Considering the accuracy of etching of the conductive film, the processing ability of the separation distance between the source electrode and the drain electrode is at most about 2 μm (when the separation distance is set to less than 2 μm, the source electrode and the drain are caused by the resist pattern defect or the etching defect. Frequent short-circuit defects between electrodes).
これに対し、第１のＴＦＴ１０１では、ソース電極７Ｅとドレイン電極２とが保護絶縁層４を挟んでそれぞれ別層に設けられている。従って、ソース電極７Ｅと開口部６内のドレイン電極２との（平面視における）離間距離は、ソース電極７Ｅおよび開口部６の配置の位置精度でのみ規定されるため、離間距離を２μｍ未満にすることも可能である。このため、第１のＴＦＴ１０１のチャネル領域ＣＬ１を小さくすることができ、第１のＴＦＴ１０１全体のサイズを小型化することができる。
On the other hand, in the
（１－３）第２のＴＦＴ１０２の構成
第２のＴＦＴ１０２は、ボトムゲート構造でチャネルを保護するボトムゲート型の薄膜トランジスタである。第２のＴＦＴ１０２においては、基板１上に、第１の導電膜で構成されるゲート電極３（第２のゲート電極）が設けられ、ゲート電極３を覆うように、第１の絶縁膜で構成されるゲート絶縁層５（第２のゲート絶縁層）が設けられている。ゲート絶縁層５上には、第２の導電膜で構成されるソース電極８（第２のソース電極）が設けられている。そして、ゲート絶縁層５上のゲート電極３と重なる領域に、ソース電極８の上面および側面の一部と接するように、半導体膜で構成される半導体層１０（第２の半導体層）が設けられている。さらに、ゲート絶縁層５上、ソース電極８上および半導体層１０上に、第２の絶縁膜で構成される保護絶縁層１２（第２の保護絶縁層）が設けられている。
(1-3) Configuration of
半導体層１０と重なる領域の保護絶縁層１２には、下層の半導体層１０の表面が露出するように、開口部１３（第２の開口部）が設けられている。そして、保護絶縁層１２上には、開口部１３を通して半導体層１０と接するように、第３の導電膜で構成されるドレイン電極１５（第２のドレイン電極）が設けられている。
The protective insulating
ソース電極８およびドレイン電極１５は、半導体層１０と重なる領域内で互いに一定の間隔をあけて設けられており、半導体層１０におけるソース電極８と開口部１３内のドレイン電極１５とで挟まれる離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２（第２のチャネル領域）として規定される。
The
チャネル領域ＣＬ２上の保護絶縁層１２は、半導体層１０のチャネル領域ＣＬ２をプロセスダメージ等から保護するチャネル保護層（第２のチャネル保護層）として機能する。従って、第２のＴＦＴ１０２は、特性および信頼性に優れたＴＦＴとなる。
The protective insulating
また、第２のＴＦＴ１０２では、ソース電極８とドレイン電極１５とが半導体層１０および保護絶縁層１２を挟んでそれぞれ別層に設けられている。従って、ソース電極８と開口部１３内のドレイン電極１５との（平面視における）離間距離は、ソース電極８と開口部１３の配置の位置精度でのみ規定されるため、第２のＴＦＴ１０２のチャネル領域ＣＬ２を小さくすることができ、ＴＦＴ全体のサイズを小型化することができる。
Further, in the
さらに、第１のＴＦＴ１０１においてソース電極７Ｅと半導体層９との接触面積を低減し、また、第２のＴＦＴ１０２においてソース電極８と半導体層１０との接触面積を低減することによって、第１のＴＦＴ１０１および第２のＴＦＴ１０２のサイズをさらに小型化することができる。
Further, by reducing the contact area between the
以上説明したように、実施の形態１のＴＦＴ基板１００によれば、トップゲート構造のチャネル保護型の第１のＴＦＴ１０１と、ボトムゲート構造のチャネル保護型の第２のＴＦＴ１０２という、互いに異なる構造および特性を有する２種類のＴＦＴを、簡単な層構成で同じ基板上に配設することができるとともに、各ＴＦＴのサイズを容易に小型化することができる。
As described above, according to the
（１－４）ＴＦＴ基板１００の製造方法
以下、実施の形態１に係るＴＦＴ基板１００の製造方法について、図２～図６を用いて説明する。なお、製造の最終工程図は、図１に対応している。
(1-4) Manufacturing Method of
まず、ガラス等の透明絶縁性を有する基板１を洗浄液または純水を用いて洗浄する。実施の形態１では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に第１の導電膜を形成する。
First, the
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、第１の導電膜を、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。 Examples of the first conductive film include metals such as chromium (Cr), molybdenum (Mo), titanium (Ti), copper (Cu), tantalum (Ta), tungsten (W), and aluminum (Al), or these. An alloy or the like to which a small amount of other elements are added can be used. Further, the first conductive film may have a laminated structure containing two or more layers of these metals or alloys. By using these metals and alloys, a low resistance conductive film having a specific resistance value of 50 μΩcm or less can be obtained.
実施の形態１では、第１の導電膜としてＭｏを使用し、アルゴン（Ａｒ）ガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜をエッチングによりパターニングする。ここでは、リン酸（Phosphoric Acid）、酢酸（Acetic Acid）および硝酸（Nitric Acid）を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２に示すように、基板１上に、第１のＴＦＴ１０１のドレイン電極２（第１のドレイン電極）および第２のＴＦＴ１０２のゲート電極３（第２のゲート電極）が同時に形成される。
In the first embodiment, Mo was used as the first conductive film, and a Mo film was formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the first photoplate making step, and the Mo film is patterned by etching using the photoresist pattern as a mask. Here, wet etching with a solution (PAN chemical solution) containing phosphoric acid (Phosphoric Acid), acetic acid (Acetic Acid) and nitric acid (Nitric Acid) was used. After that, by removing the photoresist pattern, as shown in FIG. 2, the drain electrode 2 (first drain electrode) of the
次に、基板１の主面上の全体に第１の絶縁膜を形成する。実施の形態１では、化学的気相成膜（Chemical Vapor Deposition；ＣＶＤ）法を用いて、第１の絶縁膜として酸化シリコン膜（ＳｉＯ膜）を形成した。ここでは、厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で形成した。なお、第１の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えば窒化シリコン膜（ＳｉＮ膜）を用いることができる。ＳｉＮ膜もＳｉＯ膜と同様にＣＶＤ法で成膜することができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
Next, the first insulating film is formed on the entire main surface of the
続いて、第１の絶縁膜上に第２の導電膜を形成する。第２の導電膜としては、第１の導電膜と同様にＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして、ＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することで、図３に示すように、第１の絶縁膜上に、第１のＴＦＴ１０１のソース電極７Ｅ（第１のソース電極）および第２のＴＦＴ１０２のソース電極８（第２のソース電極）が同時に形成される。
Subsequently, a second conductive film is formed on the first insulating film. As the second conductive film, the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as in the first conductive film. Then, a photoresist material is applied on the Mo film, a photoresist pattern is formed in the second photoplate making step, and this is used as a mask for patterning by wet etching using a PAN chemical solution. Then, by removing the photoresist pattern, as shown in FIG. 3, the
次に、３回目の写真製版工程で第１の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、フッ素（Ｆ）を含むガス、例えば六フッ化硫黄（ＳＦ６）ガスまたは四フッ化炭素（ＣＦ４）ガスを用いたドライエッチング法を用いることができる。 Next, in the third photoplate making step, a photoresist pattern is formed on the SiO film which is the first insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using a gas containing fluorine (F), for example, sulfur hexafluoride (SF 6 ) gas or carbon tetrafluoride (CF 4 ) gas can be used.
その後、フォトレジストパターンを除去することで、図４に示すように、第１のＴＦＴ１０１のドレイン電極２の表面の一部を露出させる開口部６（第１の開口部）が形成される。なお、第１のＴＦＴ部の第１の絶縁膜は、その後の工程における第１の半導体層形成時に、第１の半導体層をドレイン電極２から受けるダメージから保護する保護絶縁層４（第１のチャネル保護層）として機能し、第２のＴＦＴ部の第１の絶縁膜は、ゲート絶縁層５（第２のゲート絶縁層）として機能する。
After that, by removing the photoresist pattern, as shown in FIG. 4, an opening 6 (first opening) that exposes a part of the surface of the
次に、第１の絶縁膜上、ソース電極７Ｅ上およびソース電極８上に半導体膜を形成する。実施の形態１では、半導体膜として酸化物半導体膜を形成する。具体的には、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）と酸素（Ｏ）を含む酸化物（ＩｎＧａＺｎＯ）を用いる。ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスを用いたスパッタリング法で酸化物半導体膜（ＩｎＧａＺｎＯ膜）を形成した。
Next, a semiconductor film is formed on the first insulating film, the
この場合、通常は、Ｏの原子組成比が化学量論組成よりも少なく、Ｏイオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化物膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。実施の形態１では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで形成した。ＩｎＧａＺｎＯ膜は、アモルファス（非晶質）構造で形成される。アモルファス構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃超であり、常温では膜中の大部分が非晶質構造のままで安定する。非晶質構造は、一部が結晶化された微結晶構造や多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。 In this case, the atomic composition ratio of O is usually smaller than that of the stoichiometric composition, resulting in an oxide film in an O ion-deficient state (in the above example, the composition ratio of O is less than 4). Therefore, it is preferable to mix oxygen (O 2 ) gas with Ar gas and perform sputtering. In the first embodiment, an InGaZnO film was formed with a thickness of 50 nm by sputtering using a mixed gas in which O 2 gas having a partial pressure ratio of 10% was added to Ar gas. The InGaZnO film is formed with an amorphous structure. The InGaZnO film having an amorphous structure generally has a crystallization temperature of more than 500 ° C., and at room temperature, most of the film remains stable with an amorphous structure. The amorphous structure can have higher structural uniformity than a partially crystallized microcrystal structure or a polycrystalline structure. Therefore, even when the size of the substrate is increased, there is an advantage that a semiconductor film having a small variation in characteristics can be formed on the entire substrate.
次に、４回目の写真製版工程でＩｎＧａＺｎＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をエッチングする。このエッチング工程では、シュウ酸（Oxalic Acid）薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去する。 Next, in the fourth photoplate making step, a photoresist pattern is formed on the InGaZnO film, and the InGaZnO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, the photoresist pattern is removed.
その結果、図５に示すように、第１のＴＦＴ１０１においては、保護絶縁層４上に、ソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接するように、半導体層９（第１の半導体層）が形成される。ソース電極７Ｅとドレイン電極２とは、保護絶縁層４を挟んでそれぞれ別層に設けられているとともに半導体層９と重なる領域内で互いに一定の間隔を有するように形成されており、ソース電極７Ｅと開口部６内のドレイン電極２との離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１（第１のチャネル領域）として規定される。また、第２のＴＦＴ１０２においては、ゲート絶縁層５上に半導体層１０（第２の半導体層）が形成される。半導体層１０は、ゲート絶縁層５上のゲート電極３と重なる領域に、ソース電極８の上面および側面の一部と接するように形成される。
As a result, as shown in FIG. 5, in the
実施の形態１のように、半導体層として酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極７Ｅおよびドレイン電極２のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元（Ｏイオン欠乏）状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、実施の形態１の第１のＴＦＴ１０１の場合は、開口部６の部分を除くドレイン電極２全体が保護絶縁層４で覆われているので、少なくともドレイン電極２ではこの現象を防止することができる。よって、保護絶縁層４は、半導体層９のチャネル領域ＣＬ１を保護するチャネル保護層（第１のチャネル保護層）として機能する。
When an oxide semiconductor film is formed as a semiconductor layer by a sputtering method as in the first embodiment, if a metal film such as a
その後、基板１を大気雰囲気下で４００℃の温度で熱処理する。この熱処理によって半導体層９および半導体層１０の非晶質のＩｎＧａＺｎＯ膜が構造緩和を起こし、半導体特性をさらに安定させることができる。なお、構造緩和とは、膜形成およびウエットエッチング等のプロセスダメージに起因する構成原子の格子欠陥を減らし、非晶質構造がより安定化する現象である。
Then, the
非晶質のＩｎＧａＺｎＯ膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも３００℃以上であることが好ましい。一方、５００℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまう。従って、ここでは少なくとも基板１を３００℃以上５００℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
The temperature of the heat treatment for causing the above-mentioned structural relaxation of the amorphous InGaZnO film is preferably at least 300 ° C. or higher. On the other hand, when the temperature exceeds 500 ° C., crystallization starts in the entire film and the semiconductor characteristics change significantly, and the semiconductor becomes a conductor due to an increase in carrier density, for example. Therefore, here, it is preferable to heat-treat at least the
次に、基板１の主面上の全体に第２の絶縁膜を形成する。実施の形態１では、第２の絶縁膜として、ＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を約２００℃の基板加熱条件下で形成した。なお、第２の絶縁膜は、ＳｉＯ膜に限られず、他にも例えばＳｉＮ膜を用いることができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
Next, a second insulating film is formed on the entire main surface of the
次に、５回目の写真製版工程で第２の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。 Next, in the fifth photoplate making step, a photoresist pattern is formed on the SiO film which is the second insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図６に示すように、第２のＴＦＴ部の第２の絶縁膜に、半導体層１０の表面の一部を露出させる開口部１３（第２の開口部）が形成される。第１のＴＦＴ部の第２の絶縁膜は、ゲート絶縁層１１（第１のゲート絶縁層）として機能する。また、第２のＴＦＴ部の第２の絶縁膜は、後の工程で形成されるドレイン電極１５（第２のドレイン電極）からの加工プロセスダメージを防止する保護絶縁層１２（第２のチャネル保護層）として機能する。
After that, by removing the photoresist pattern, as shown in FIG. 6, the opening 13 (second opening) that exposes a part of the surface of the
次に、第２の絶縁膜上に第３の導電膜を形成する。第３の導電膜としては、第１の導電膜と同じように、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。 Next, a third conductive film is formed on the second insulating film. As the third conductive film, as in the case of the first conductive film, for example, a metal such as Cr, Mo, Ti, Cu, Ta, W, Al, or an alloy obtained by adding a small amount of other elements to these is used. Can be used. Further, a laminated structure containing two or more layers of these metals or alloys may be used. By using these metals or alloys, a low resistance conductive film having a specific resistance value of 50 μΩcm or less can be obtained.
実施の形態１では、第３の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにしてＰＡＮ薬液を用いたウエットエッチングによりＭｏ膜をパターニングする。その後、フォトレジストパターンを除去することで、図１に示すように、基板１上に、第１のＴＦＴ１０１のゲート電極１４Ｅ（第１のゲート電極）が形成され、同時に第２のＴＦＴ１０２のドレイン電極１５（第２のドレイン電極）が形成される。
In the first embodiment, a Mo film was used as the third conductive film, and the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas. After that, a photoresist material is applied on the Mo film, a photoresist pattern is formed in the sixth photoplate-making step, and the Mo film is patterned by wet etching using a PAN chemical solution using this as a mask. After that, by removing the photoresist pattern, as shown in FIG. 1, the
第２のＴＦＴ１０２のドレイン電極１５は、開口部１３を通して半導体層１０と接するように形成される。ソース電極８とドレイン電極１５は、半導体層１０と保護絶縁層１２とを挟んでそれぞれ別層に設けられているとともに、半導体層１０と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極８と開口部１３のドレイン電極１５とで挟まれる離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２として規定されている。
The
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層１０の材料であるＩｎＧａＺｎＯ膜は、第３の導電膜のウエットエッチングに用いられるＰＡＮ薬液にも容易に溶けてしまう。しかしながら、第２のＴＦＴ１０２では、開口部１３を除く基板１の全面が絶縁膜で構成される保護絶縁層１２で覆われており、特に半導体層１０のチャネル領域ＣＬ２上では保護絶縁層１２はチャネル保護層（エッチングストッパ；ＥＳ）として機能する。従って、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
Generally, the oxide semiconductor film has poor chemical resistance, and the InGaZnO film, which is the material of the
以上のように、実施の形態１に係るＴＦＴ基板１００は、第１のＴＦＴ１０１と第２のＴＦＴ１０２とが、互いにゲート電極とソース電極およびドレイン電極との位置関係（上下関係）は異なるものの、両者の半導体層が同一の半導体膜で構成され、かつそれぞれの電極や絶縁層を含めた各層の導電膜や絶縁膜が共通化できるように構成されている。従って、動作安定性および信頼性に優れるトップゲート構造でチャネル保護型の第１のＴＦＴ１０１と、ボトムゲート構造でチャネル保護型の第２のＴＦＴ１０２という、互いに異なる構造を有する２種類のＴＦＴを、６回の写真製版工程を用いて生産性よく低コストで製造することができる。
As described above, in the
また、第１のＴＦＴ１０１および第２のＴＦＴ１０２では、それぞれのソース電極とドレイン電極とが互いに別層に分けて設けられている。これにより、ソース電極とドレイン電極との離間距離を容易に狭小化することができ、各ＴＦＴのサイズを小型化することができる。各ＴＦＴのサイズを小型化することで、基板１上の一定面積当たりにより多くのＴＦＴを配設することができる。
Further, in the
＜実施の形態２＞
（２－１）装置構成
図７は、実施の形態２に係るＴＦＴ基板１１０の全体構成を模式的に示す平面図である。図７に示すように、ＴＦＴ基板１１０は、基板１上に、少なくとも第１のＴＦＴ１０１、第２のＴＦＴ１０２および発光素子領域ＰＸを含む素子領域がマトリックス状に配列された素子配設領域１５０と、素子配設領域１５０の外側に隣接する額縁領域１６０とに大きく分けられる。発光素子領域ＰＸには、発光素子が配置されており、ＴＦＴ基板１１０は、発光素子駆動用のＴＦＴ基板として機能する。本実施の形態では、発光素子領域ＰＸに配置される発光素子として、エレクトロルミネッセンス（ＥＬ）素子２３が用いられている。
<
(2-1) Device Configuration FIG. 7 is a plan view schematically showing the overall configuration of the
なお、図７において、ＴＦＴ基板１１０の輪郭形状は四角形で示されているが、これに限られず、例えば円形または楕円形のような曲線を含む形状であってもよい。また、ＴＦＴ基板１１０は、平坦なものに限られず、湾曲や折り曲げができるフレキシブルなものであってもよい。
Although the contour shape of the
図７に示すように、素子配設領域１５０には、複数の走査（ゲート）配線１４Ｌ（第３の配線）と複数のデータ（ソース）配線７Ｌ（第１の配線）とが互いに直交するように交差して配設されている。個々の素子領域は、走査配線１４Ｌとデータ配線７Ｌで規定される。各素子領域には、発光素子領域ＰＸに配置されたＥＬ素子２３と、ＥＬ素子２３を駆動するための発光素子駆動回路であるＥＬ素子駆動回路ＥＬＣ１とが設けられている。また、素子配設領域１５０には、複数の駆動電流配線１６（第２の配線）が、複数のデータ配線７Ｌと隣接して平行に配設されている。
As shown in FIG. 7, in the
図８に、ＥＬ素子駆動回路ＥＬＣ１の構成を模式的に示す。ＥＬ素子駆動回路ＥＬＣ１は、走査配線１４Ｌとデータ配線７Ｌとの交差部に設けられた第１のＴＦＴ１０１（第１の薄膜トランジスタ）と、走査配線１４Ｌと駆動電流配線１６との交差部に設けられた第２のＴＦＴ１０２（第２の薄膜トランジスタ）とを有している。第１のＴＦＴ１０１のゲート電極１４Ｅは走査配線１４Ｌと電気的に接続され、第１のＴＦＴ１０１のソース電極７Ｅはデータ配線７Ｌと電気的に接続されている。第１のＴＦＴ１０１は、走査配線１４Ｌおよびデータ配線７Ｌの信号に対応して発光させるＥＬ素子２３を選択するための選択ＴＦＴとして機能する。
FIG. 8 schematically shows the configuration of the EL element drive circuit ELC1. The EL element drive circuit ELC1 is provided at the intersection of the first TFT 101 (first thin film transistor) provided at the intersection of the
第２のＴＦＴ１０２のゲート電極３は、第１のＴＦＴ１０１のドレイン電極２と電気的に接続される。また、第２のＴＦＴ１０２のソース電極８は駆動電流配線１６と電気的に接続され、ドレイン電極１５はＥＬ素子２３を駆動させるためのアノード（陽）電極２０と電気的に接続されている。またＥＬ素子２３のカソード（陰）電極２６は、例えばＥＬ素子２３の上面側で接地電位に接続されている。
The
また、第２のＴＦＴ１０２には、ゲート電極３とドレイン電極１５との間に接続された保持容量ＣｓＡが設けられている。第１のＴＦＴ１０１のドレイン電極２から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によってゲート電極３に電圧が印加され第２のＴＦＴ１０２が動作して、駆動電流配線１６からの発光信号電流が、駆動電流として第２のＴＦＴ１０２からアノード電極２０を通してＥＬ素子２３に供給され、それによってＥＬ素子２３が発光する。
Further, the
ＴＦＴ基板１１０の額縁領域１６０には、走査配線１４Ｌに走査信号電圧を与える走査信号駆動回路１７０と、データ配線７Ｌおよび駆動電流配線１６にそれぞれデータ信号および駆動信号を与える表示信号駆動回路１８０とが設けられている。走査信号駆動回路１７０は、走査配線１４Ｌの端部に設けられた走査配線端子１４Ｔに接続されている。表示信号駆動回路１８０は、データ配線７Ｌの端部および駆動電流配線１６の端部にそれぞれ設けられたデータ配線端子７Ｔおよび駆動電流配線端子１６Ｔに接続されている。
In the
なお、実施の形態２では、ＴＦＴ基板１１０上の額縁領域１６０に走査信号駆動回路１７０および表示信号駆動回路１８０を配設するようにしたが、これらをＴＦＴ基板１１０上に配設せずに、外部の駆動ＩＣ（Integrated Circuit）として、ＴＡＢ（Tape Automated Bonding）方式またはＣＯＧ（Chip On Glass）方式等でＴＦＴ基板１１０上の走査配線端子１４Ｔ上、データ配線端子７Ｔ上および駆動電流配線端子１６Ｔ上に実装するようにしてもよい。
In the second embodiment, the scanning
次に、図９および図１０を参照して、実施の形態２に係るＴＦＴ基板１１０のより詳細な構成について説明する。図９は、ＴＦＴ基板１１０の素子配設領域１５０（図７）内に埋設され、第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＡおよび発光素子領域ＰＸを含む素子領域の平面構成を示す部分平面図であり、図１０は、素子領域の断面構成を示す部分断面図である。
Next, a more detailed configuration of the
図９におけるＸ１－Ｘ２線は、第１のＴＦＴ１０１、第２のＴＦＴ１０２および保持容量ＣｓＡに渡り、Ｙ１－Ｙ２線は、第２のＴＦＴ１０２のドレイン電極１５から発光素子領域ＰＸに渡るように設けられており、Ｘ１－Ｘ２線に沿った断面図を図１０の左側に、Ｙ１－Ｙ２線に沿った断面図を図１０の右側に示している。
The X1-X2 wire in FIG. 9 is provided so as to extend over the
なお、実施の形態２の第１のＴＦＴ１０１および第２のＴＦＴ１０２は、実施の形態１の第１のＴＦＴ１０１および第２のＴＦＴ１０２と基本的に同じ構成であるため、これらと同じ構成要素には同一符号を付し、重複する説明は省略する。
Since the
ＴＦＴ基板１１０は透明絶縁性の基板１の一方の主面上に各種の要素が配設されている。基板１は、例えばガラス、プラスチックまたは樹脂等の透明かつ絶縁性の材料で構成される。なお、基板１の平面形状は、図７に例示した四角形に限定されるものではない。
In the
図１０のＸ１－Ｘ２線に沿った断面図に示すように、基板１上の第１のＴＦＴ１０１には、第１の導電膜で構成されるドレイン電極２（第１のドレイン電極）が設けられ、これらを覆うように第１の絶縁膜で構成される保護絶縁層４（第１の保護絶縁層）が設けられている。保護絶縁層４には、ドレイン電極２の表面の一部を露出させる開口部６（第１の開口部）が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 10, the
また、第２のＴＦＴ１０２には、第１の導電膜で構成されるゲート電極３（第２のゲート電極）および駆動電流配線１６（第２の配線）が設けられ、これらを覆うように第１の絶縁膜で構成されるゲート絶縁層５（第２のゲート絶縁層）が設けられている。ゲート絶縁層５には、駆動電流配線１６の表面の一部を露出させる開口部１７（第３の開口部）が設けられている。
Further, the
図９に示されるように、平面視で、第１のＴＦＴ１０１のドレイン電極２と第２のＴＦＴ１０２のゲート電極３は、連続した一体パターンで設けられている。駆動電流配線１６は縦方向（Ｙ方向）に延在するように配設されている。
As shown in FIG. 9, in a plan view, the
図１０のＸ１－Ｘ２線に沿った断面図に示すように、第１のＴＦＴ１０１の保護絶縁層４上に、第２の導電膜で構成されるソース電極７Ｅ（第１のソース電極）が設けられている。また、第２のＴＦＴ１０２のゲート絶縁層５上に、第２の導電膜で構成されるソース電極８（第２のソース電極）が設けられている。ソース電極８は、開口部１７を通して下層の駆動電流配線１６に接している。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 10, a
図９に示されるように、平面視で、データ配線７Ｌが駆動電流配線１６と隣接するように縦方向に平行して延在するように配設されている。第１のＴＦＴ１０１のソース電極７Ｅは、データ配線７Ｌの一部分である。すなわち、データ配線７Ｌは、駆動電流配線１６とは異なる第２の導電膜で構成され、第１の絶縁膜を挟んで駆動電流配線１６とは別層に配設されている。そして、データ配線７Ｌにおいて第１のＴＦＴ１０１に隣接する近傍部分がソース電極７Ｅとなっている。また、第２のＴＦＴ１０２のソース電極８は、ゲート電極３と駆動電流配線１６と重なるように配設され、開口部１７を通して下層の駆動電流配線１６に接している。
As shown in FIG. 9, in a plan view, the data wiring 7L is arranged so as to extend in parallel in the vertical direction so as to be adjacent to the drive
図１０のＸ１－Ｘ２線に沿った断面図に示すように、第１のＴＦＴ１０１の保護絶縁層４上に、半導体膜で構成される半導体層９（第１の半導体層）が設けられている。半導体層９は、下層のソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接している。半導体層９の下層のソース電極７Ｅおよびドレイン電極２は、半導体層９と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極７Ｅと開口部６内のドレイン電極２との離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１（第１のチャネル領域）として規定される。また、第２のＴＦＴ１０２のゲート絶縁層５上に、半導体膜で構成される半導体層１０（第２の半導体層）が設けられている。半導体層１０は、下層のソース電極８の上面および側面の一部と接している。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 10, a semiconductor layer 9 (first semiconductor layer) composed of a semiconductor film is provided on the protective insulating
図９に示されるように、平面視で、第１のＴＦＴ１０１の半導体層９は、互いに一定の間隔を有して設けられたソース電極７Ｅとドレイン電極２とに跨るように島状のパターンで配設され、開口部６を通してドレイン電極２と接している。また、第２のＴＦＴ１０２の半導体層１０は、ゲート電極３に重なる領域に島状のパターンで配設されている。
As shown in FIG. 9, in a plan view, the
図１０のＸ１－Ｘ２線に沿った断面図に示すように、第１のＴＦＴ１０１の保護絶縁層４、ソース電極７Ｅおよび半導体層９を覆うように、第２の絶縁膜で構成されるゲート絶縁層１１（第１のゲート絶縁層）が設けられている。また、第２のＴＦＴ１０２のゲート絶縁層５、ソース電極８および半導体層１０を覆うように、第２の絶縁膜で構成される保護絶縁層１２（第２の保護絶縁層）が設けられている。保護絶縁層１２には、下層の半導体層１０の表面の一部が露出するように、開口部１３（第２の開口部）が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 10, the gate insulating composed of the second insulating film so as to cover the protective insulating
そして、第１のＴＦＴ１０１の半導体層９と重なる領域のゲート絶縁層１１上には、第３の導電膜で構成されるゲート電極１４Ｅ（第１のゲート電極）が設けられている。また、第２のＴＦＴ１０２の保護絶縁層１２上には、開口部１３を通して半導体層１０と接するように、第３の導電膜で構成されるドレイン電極１５（第２のドレイン電極）が設けられている。半導体層１０の下層のソース電極８と上層のドレイン電極１５とは、半導体層１０と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極８と開口部１３内のドレイン電極１５との離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２として規定される。
A
図９に示されるように、平面視で、第１のＴＦＴ１０１のゲート電極１４Ｅは、ソース電極７Ｅとドレイン電極２とが互いに対向するように分離された領域において、半導体層９と重なるように配設されている。また、ゲート電極１４Ｅから延在する走査配線１４Ｌが、データ配線７Ｌおよび駆動電流配線１６と直交するように横方向（Ｘ方向）に延在して設けられている。すなわち、走査配線１４Ｌは、第３の導電膜で構成され、ゲート電極１４Ｅと連続した一体パターンで設けられている。
As shown in FIG. 9, in a plan view, the
また、図９に示されるように、平面視で、第２のＴＦＴ１０２のドレイン電極１５は、半導体層１０と重ならない領域で、ゲート電極３（または第１のＴＦＴ１０１のドレイン電極２）のパターンと重なって、これらよりもＹ方向の幅が広くなるように配設されている。図１０のＸ１－Ｘ２線に沿った断面図に示されるように、ゲート電極３（またはドレイン電極２）とドレイン電極１５との間には、ゲート絶縁層５（第１の絶縁膜）と保護絶縁層１２が設けられており、ドレイン電極１５とゲート電極３とが重なる領域によって保持容量ＣｓＡが形成される。
Further, as shown in FIG. 9, in a plan view, the
図１０のＸ１－Ｘ２線に沿った断面図またはＹ１－Ｙ２線に沿った断面図に示すように、第１のＴＦＴ１０１のゲート電極１４Ｅと走査配線１４Ｌ、および第２のＴＦＴ１０２のドレイン電極１５を覆うように、基板１全面に第３の絶縁膜で構成される保護絶縁層１８（第３の保護絶縁層）が設けられている。保護絶縁層１８には、第２のＴＦＴ１０２のドレイン電極１５の表面の一部を露出させるように開口部１９（第４の開口部）が設けられている。そして、保護絶縁層１８上に、開口部１９を通してドレイン電極１５に接続されるとともに発光素子領域ＰＸまで延在するように、第４の導電膜で構成されるアノード（陽）電極２０が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 or the cross-sectional view taken along the line Y1-Y2 in FIG. 10, the
さらに、アノード電極２０上および保護絶縁層１８上には、第４の絶縁膜で構成されるバンク層２１が設けられている。発光素子領域ＰＸではアノード電極２０の表面が露出するようにバンク層２１にはバンク開口部２２が設けられ、バンク開口部２２に露出したアノード電極２０上には発光素子として機能するＥＬ素子２３が設けられている。
Further, a
また、図９に示されるように、発光素子領域ＰＸは、平面視で、走査配線１４Ｌ、データ配線７Ｌおよび駆動電流配線１６によって囲まれた領域で規定されている。アノード電極２０は、ドレイン電極１５と重なる領域に設けられた開口部１９と重なる領域から、発光素子領域ＰＸまで延在するように設けられている。図９では、アノード電極２０はデータ配線７Ｌまたは駆動電流配線１６と重ならないように配設されているが、一部が重なるように配設されていてもよい。また、バンク層２１に設けられるバンク開口部２２は、アノード電極２０と重なる領域でアノード電極２０からはみ出さないように配設されるとともに、隣り合うバンク開口部２２がバンク層２１によって隔離（分離）され、互いに独立した態様で配設されている。そしてＥＬ素子２３が、バンク開口部２２の領域全面にアノード電極２０からはみ出さないように配設されている。
Further, as shown in FIG. 9, the light emitting element region PX is defined by a region surrounded by the
実施の形態２において、ＥＬ素子２３は、例えば有機系材料で構成される有機ＥＬ素子が用いられる。有機ＥＬ素子の構成としては、アノード電極２０の直上にホール輸送層、有機ＥＬ層および電子輸送層が順に積層された３層構造とすることができる。さらにその直上に、アノード電極２０の対極となる図示されないカソード（陰）電極が設けられる。アノード電極２０とカソード電極との間の電位差によりＥＬ素子２３に電流が供給され、ＥＬ素子２３が発光する。
In the second embodiment, as the
発光した光は、例えば、下方のアノード電極２０を、光を反射させるメタル膜とし、上方のカソード電極を、光を透過させる透明導電膜で構成することで、基板１の上方に放射することができる。また、逆に下方のアノード電極２０を透明導電膜とし、上方のカソード電極をメタル膜で構成することで、透明な基板１を通して下方に放射することができる。さらに、アノード電極２０とカソード電極をともに透明導電膜で構成することで、基板１の両面から光を放射することもできる。
For example, the emitted light can be radiated above the
実施の形態２に係るＴＦＴ基板１１０は以上のように構成される。ＥＬ素子２３を含むＴＦＴ基板１１０には、さらにＥＬ素子２３を水分および不純物から遮断するための封止層が設けられる。さらに、ＴＦＴ基板１１０と対向するように対向基板が設けられることで、有機ＥＬ素子を用いた自発光装置用のＴＦＴ基板が構成される。
The
（２－２）製造方法
次に、実施の形態２に係るＴＦＴ基板１１０の製造方法について、図１１～図２８を用いて説明する。なお、図１１～図２８では、図９を最終工程図とする平面図と、図１０を最終工程図とする断面図とを交互に示しておいる。また、各断面図においては、図９のＸ１－Ｘ２線に沿った断面を左側に、Ｙ１－Ｙ２線に沿った断面を右側に示している。
(2-2) Manufacturing Method Next, the manufacturing method of the
まず、基板１を洗浄液または純水を用いて洗浄する。実施の形態２では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に、第１の導電膜を成膜する。
First, the
第１の導電膜としては、Ａｒガスを用いたスパッタリング法でＣｒ膜を２００ｎｍの厚さに形成した。その後、Ｃｒ膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｃｒ膜をエッチングによりパターニングする。ここでは、硝酸第２セリウムアンモニウム（Cerium Ammonium Nitrate）を含む溶液（ＣＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することによって、図１１および図１２に示すように、基板１上に、第１のＴＦＴ１０１のドレイン電極２、第２のＴＦＴ１０２のゲート電極３および駆動電流配線１６が同時に形成される。
As the first conductive film, a Cr film was formed to a thickness of 200 nm by a sputtering method using Ar gas. Then, a photoresist material is applied onto the Cr film, a photoresist pattern is formed in the first photoplate making step, and the Cr film is patterned by etching using the photoresist pattern as a mask. Here, wet etching with a solution (CAN chemical solution) containing 2nd cerium ammonium nitrate (Cerium Ammonium Nitrate) was used. Then, by removing the photoresist pattern, as shown in FIGS. 11 and 12, the
また、図１１に示されるように、平面視で、ドレイン電極２とゲート電極３は、連続した一体パターンで形成されている。また、駆動電流配線１６は縦方向（Ｙ方向）に延在するように形成されている。
Further, as shown in FIG. 11, in a plan view, the
次に、基板１の主面上の全体に第１の絶縁膜を形成する。実施の形態２では、第１の絶縁膜として、ＣＶＤ法を用いて厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で形成した。なお、第１の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。ＳｉＮ膜もＳｉＯ膜と同様にＣＶＤ法で成膜することができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
Next, the first insulating film is formed on the entire main surface of the
次に、２回目の写真製版工程で第１の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。 Next, in the second photoplate making step, a photoresist pattern is formed on the first insulating film, the SiO film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図１３および図１４に示されるように、第１のＴＦＴ１０１において、ドレイン電極２の表面の一部を露出させる開口部６が、第２のＴＦＴ１０２において、駆動電流配線１６の表面の一部を露出させる開口部１７が、それぞれ形成される。図１４に示すように、第１のＴＦＴ部の第１の絶縁膜は、後の工程における第１の半導体層形成時に、第１の半導体層をドレイン電極２から受けるダメージから保護する保護絶縁層４として機能し、第２のＴＦＴ１０２の第１の絶縁膜はゲート絶縁層５として機能する。
Then, by removing the photoresist pattern, as shown in FIGS. 13 and 14, the
次に、第１の絶縁膜上に第２の導電膜を形成する。実施の形態２では、第２の導電膜として、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして、ＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することで、図１５および図１６に示されるように、第１の絶縁膜上に、第１のＴＦＴ１０１のソース電極７Ｅ、第２のＴＦＴ１０２のソース電極８およびデータ配線７Ｌが同時に形成される。
Next, a second conductive film is formed on the first insulating film. In the second embodiment, the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as the second conductive film. Then, a photoresist material is applied on the Mo film, a photoresist pattern is formed in the third photoplate making step, and this is used as a mask for patterning by wet etching using a PAN chemical solution. Then, by removing the photoresist pattern, as shown in FIGS. 15 and 16, the
図１５に示されるように、データ配線７Ｌは、駆動電流配線１６と隣接するように縦方向（Ｙ方向）に平行して配設されている。第１のＴＦＴ１０１のソース電極７Ｅは、データ配線７Ｌの一部分である。すなわち、データ配線７Ｌにおいて第１のＴＦＴ１０１に隣接する近傍部分がソース電極７Ｅとなっている。第２のＴＦＴ１０２のソース電極８は、ゲート電極３から駆動電流配線１６に跨るように島状のパターンで配設されている。また図１６に示されるように、ソース電極８は開口部１７を通して下層の駆動電流配線１６に接している。
As shown in FIG. 15, the data wiring 7L is arranged in parallel in the vertical direction (Y direction) so as to be adjacent to the drive
なお、開口部６では下層の第１の導電膜からなるドレイン電極２の表面が露出するが、実施の形態２では、第１の導電膜をＣｒ膜で形成し、第２の導電膜をＭｏ膜で形成しているため、Ｍｏ膜をＰＡＮ液でウエットエッチングした場合でも、Ｃｒ膜から構成されるドレイン電極２の表面はエッチングされることはない。
The surface of the
次に、第１の絶縁膜上、ソース電極７Ｅ上、ソース電極８上およびデータ配線７Ｌ上に半導体膜を形成する。実施の形態２では、半導体膜として酸化物半導体膜を形成する。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用い、Ａｒガスに分圧比１０％のＯ２ガスを添加した混合ガスを用いたスパッタリング法で酸化物半導体膜である非晶質ＩｎＧａＺｎＯ膜を５０ｎｍの厚さで形成した。
Next, a semiconductor film is formed on the first insulating film, on the
次に、４回目の写真製版工程でＩｎＧａＺｎＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＩｎＧａＺｎＯ膜をシュウ酸薬液でウエットエッチングする。その後、フォトレジストパターンを除去することで、図１７および図１８に示すように、第１のＴＦＴ１０１の半導体層９および第２のＴＦＴ１０２の半導体層１０が同時に形成される。
Next, in the fourth photoplate making step, a photoresist pattern is formed on the InGaZnO film, and the InGaZnO film is wet-etched with an oxalic acid chemical solution using this as a mask. Then, by removing the photoresist pattern, as shown in FIGS. 17 and 18, the
図１７に示されるように、第１のＴＦＴ１０１の半導体層９は、互いに一定の間隔を有して形成されたソース電極７Ｅとドレイン電極２に跨るように島状のパターンで形成される。また、第２のＴＦＴ１０２の半導体層１０は、ゲート電極３に重なる領域に島状のパターンで形成される。
As shown in FIG. 17, the
図１８に示されるように、第１のＴＦＴ１０１の半導体層９は、下層のソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接するように形成される。半導体層９の下層のソース電極７Ｅおよびドレイン電極２は、半導体層９と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極７Ｅと開口部６内のドレイン電極２との離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１として規定される。また第２のＴＦＴ１０２の半導体層１０は、下層のソース電極８の上面および側面の一部と接している。
As shown in FIG. 18, the
実施の形態２のように、半導体層として酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極７Ｅおよびドレイン電極２のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元（Ｏイオン欠乏）状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、実施の形態２の第１のＴＦＴ１０１の場合は、開口部６を除くドレイン電極２全体が保護絶縁層４で覆われているので、少なくともドレイン電極２ではこの現象を防止することができる。すなわち、チャネル領域ＣＬ１の保護絶縁層４は、半導体層９のチャネル保護層として機能する。
When an oxide semiconductor film is formed as a semiconductor layer by a sputtering method as in the second embodiment, if a metal film such as a
その後、基板１を大気雰囲気下で４００℃の温度で熱処理する。この熱処理によって半導体層９および半導体層１０の非晶質のＩｎＧａＺｎＯ膜が構造緩和を起こし、半導体特性をさらに安定させることができる。非晶質ＩｎＧａＺｎＯ膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも３００℃以上であることが好ましい。一方、５００℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまうことがある。従って、ここでは少なくとも基板１を３００℃以上５００℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
Then, the
次に、基板１の主面上の全体に第２の絶縁膜を形成する。実施の形態２では、第２の絶縁膜として、ＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を約２００℃の基板加熱条件下で形成した。なお、第２の絶縁膜は、ＳｉＯ膜に限ることなく、他にも例えばＳｉＮ膜を用いることができる。また、ＳｉＯ膜とＳｉＮ膜との積層膜としてもよい。
Next, a second insulating film is formed on the entire main surface of the
次に、５回目の写真製版工程で第２の絶縁膜であるＳｉＯ膜上にフォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜をエッチングする。このエッチング工程では、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いることができる。 Next, in the fifth photoplate making step, a photoresist pattern is formed on the SiO film which is the second insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図１９および図２０に示すように、第２のＴＦＴ部の第２の絶縁膜に、半導体層１０の表面の一部を露出させる開口部１３が形成される。第１のＴＦＴ部の第２の絶縁膜は、第１のＴＦＴ１０１のゲート絶縁層１１として機能する。また第２のＴＦＴ部の第２の絶縁膜は、後の工程で形成されるドレイン電極１５から半導体層１０が受ける加工プロセスダメージを防止する保護絶縁層１２（チャネル保護層）として機能する。
After that, by removing the photoresist pattern, as shown in FIGS. 19 and 20, an
次に、第２の絶縁膜上に第３の導電膜を形成する。実施の形態２では、第２の導電膜としてＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。その後、Ｍｏ膜上にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Ｍｏ膜を、ＰＡＮ薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図２１および図２２に示すように、第１のＴＦＴ１０１のゲート電極１４Ｅが形成され、同時に第２のＴＦＴ１０２のドレイン電極１５が形成される。
Next, a third conductive film is formed on the second insulating film. In the second embodiment, the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as the second conductive film. After that, a photoresist material is applied on the Mo film, a photoresist pattern is formed in the sixth photoplate making step, and the Mo film is patterned by wet etching using a PAN chemical solution using the photoresist pattern as a mask. .. Then, by removing the photoresist pattern, as shown in FIGS. 21 and 22, the
第１のＴＦＴ１０１のゲート電極１４Ｅは、ソース電極７Ｅとドレイン電極２とが互いに分離された領域において、下層の半導体層９のチャネル領域ＣＬ１と重なるように形成されている。半導体層９のチャネル領域ＣＬ１は、ゲート絶縁層１１で保護されているので、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
The
図２１に示されるように、第１のＴＦＴ１０１のゲート電極１４Ｅから延在する走査配線１４Ｌが、データ配線７Ｌおよび駆動電流配線１６と直交するように横方向（Ｘ方向）に延在して設けられている。すなわち、走査配線１４Ｌは、第３の導電膜で構成され、ゲート電極１４Ｅと連続した一体パターンで設けられている。
As shown in FIG. 21, the
図２２に示されるように、第２のＴＦＴ１０２のドレイン電極１５は、開口部１３を通して半導体層１０と接するように形成される。ソース電極８とドレイン電極１５は、半導体層１０および保護絶縁層１２を挟んでそれぞれ別層に設けられているとともに半導体層１０と重なる領域内で互いに一定の間隔を有するように形成されており、ソース電極８と開口部１３内のドレイン電極１５との離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２（第２のチャネル領域）として規定される。
As shown in FIG. 22, the
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層１０の材料であるＩｎＧａＺｎＯ膜は、第２の導電膜のウエットエッチングに用いられるＰＡＮ薬液にも容易に溶けてしまう。しかしながら、第１のＴＦＴ１０１では、半導体層９は全面がゲート絶縁層１１で覆われて保護されている。また第２のＴＦＴ１０２では、開口部１３を除く半導体層１０の全面が保護絶縁層１２で覆われているので、特にチャネル領域ＣＬ２上ではチャネル保護層（エッチングストッパ；ＥＳ層）として機能する。従って、プロセスダメージのない信頼性の高いＴＦＴを得ることができる。
Generally, the oxide semiconductor film has poor chemical resistance, and the InGaZnO film, which is the material of the
図２１に示されるように、平面視で、第２のＴＦＴ１０２のドレイン電極１５は、半導体層１０と重ならない領域で、ゲート電極３および第１のＴＦＴ１０１のドレイン電極２のパターンと重なって、これらよりもＹ方向の幅が広くなるように形成されている。ドレイン電極１５とゲート電極３が重なる領域によって保持容量ＣｓＡが形成される。
As shown in FIG. 21, in a plan view, the
次に、基板１の主面上の全体に保護絶縁層１８（第３の保護絶縁層）となる第３の絶縁膜を形成する。実施の形態２では、第３の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて塗布形成した。このような透明アクリル樹脂膜を形成することにより、下層の電極パターンの段差および絶縁膜の開口部パターンの段差等に起因する基板表面の凹凸形状をほぼ平坦にすることができる。
Next, a third insulating film to be a protective insulating layer 18 (third protective insulating layer) is formed on the entire main surface of the
実施の形態２では、透明アクリル樹脂膜の膜厚が最も薄くなる部分で厚さが１．５μｍになるように塗布形成した。また、第３の絶縁膜として透明アクリル樹脂膜を塗布形成する前に、例えばＣＶＤ法でＳｉＯ膜またはＳｉＮ膜を形成するようにしてもよい。なお、樹脂系の塗布膜は、アクリル系以外にも、ＳＯＧ（Spin-On Glass）系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。 In the second embodiment, the transparent acrylic resin film was coated and formed so that the thickness was 1.5 μm at the portion where the film thickness was the thinnest. Further, a SiO film or a SiN film may be formed by, for example, a CVD method before the transparent acrylic resin film is applied and formed as the third insulating film. As the resin-based coating film, a SOG (Spin-On Glass) -based, epoxy-based, polyimide-based, or polyolefin-based resin film can be used in addition to the acrylic-based coating film.
その後、７回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図２３および図２４に示すように、保持容量ＣｓＡが形成された領域の保護絶縁層１８に、第２のＴＦＴ１０２のドレイン電極１５表面の一部が露出されるように開口部１９（第４の開口部）が形成される。下層にＳｉＯ膜またはＳｉＮ膜が形成されている場合には、開口部１９が形成された保護絶縁層１８（透明アクリル系樹脂）をマスクにして、ＳＦ６ガスまたはＣＦ４ガスを用いたドライエッチング法を用いてＳｉＯ膜またはＳｉＮ膜をエッチングすることにより、ドレイン電極１５の表面の一部を露出させて開口部１９を形成する。
Then, by exposing and developing the transparent acrylic resin in the seventh photoplate-making step, as shown in FIGS. 23 and 24, the protective insulating
次に、開口部１９を含む保護絶縁層１８上に、第４の導電膜を形成する。実施の形態２では、第４の導電膜として、透明性を有するＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２とを含む酸化物導電膜）を用いる。具体的には、Ｉｎ２Ｏ３とＳｎＯ２との混合比が９０：１０（重量％）のＩＴＯ膜をスパッタリング法で形成する。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではＡｒガスに水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いてスパッタリングを行い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態（アモルファスＩＴＯ膜）で形成した。
Next, a fourth conductive film is formed on the protective insulating
その後、８回目の写真製版工程でアモルファスＩＴＯ膜上にフォトレジストパターンを形成し、これをマスクとしてアモルファスＩＴＯ膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図２５および図２６に示すように、透明性を有するＩＴＯ膜で構成されるアノード（陽）電極２０が形成される。アノード電極２０は、保持容量ＣｓＡにおいて、保護絶縁層１８の開口部１９を通して下層のドレイン電極１５に接続されるとともに、発光素子領域ＰＸまで延在するように形成されている。
Then, in the eighth photoplate making step, a photoresist pattern is formed on the amorphous ITO film, and the amorphous ITO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. Then, by removing the photoresist pattern, as shown in FIGS. 25 and 26, an anode (positive)
図２５に示されるように、平面視で、発光素子領域ＰＸは、走査配線１４Ｌ、データ配線７Ｌおよび駆動電流配線１６によって囲まれた領域で規定されている。アノード電極２０は、ドレイン電極１５と重なる領域に設けられた開口部１９と重なる領域から、発光素子領域ＰＸまで延在するように形成される。実施の形態２では、アノード電極２０はデータ配線７Ｌまたは駆動電流配線１６と重ならないように形成したが、一部が重なるような態様で形成してもよい。実施の形態２において第４の導電膜として形成したアモルファスＩＴＯ膜は、結晶粒界がないために膜表面の平坦性を極めて高くすることができる。これにより、アノード電極２０から面内均一性の高い電流信号をＥＬ素子２３（図９、図１０）に供給することができるので、ＥＬ素子２３の面内全体からムラの少ない均一な発光をさせることができる。
As shown in FIG. 25, in plan view, the light emitting element region PX is defined by a region surrounded by the
次に、基板１の主面上の全体に、バンク層２１となる第４の絶縁膜を形成する。実施の形態２では、第４の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて厚さが１．５μｍとなるように塗布形成した。なお、アクリル系以外にも、ＳＯＧ系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。特にポリイミド系樹脂膜は吸着水分が少ないため、この後の工程で形成されるＥＬ素子の特性および信頼性に影響を及ぼすことがないために好ましい。
Next, a fourth insulating film to be the
その後、９回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図２７および図２８に示すように、発光素子領域ＰＸにアノード電極２０の表面が露出されるバンク開口部２２を有するバンク層２１が形成される。バンク開口部２２は、アノード電極２０上の発光素子配設領域、すなわち、この後の工程でＥＬ素子２３が形成される領域のみに形成され、互いに隣り合うバンク開口部２２同士は、バンク層２１によって互いに隔離された態様となる。
Then, in the ninth photoplate making step, the transparent acrylic resin is exposed and developed to expose the surface of the
次に、最終工程で、バンク開口部２２の領域内に、アノード電極２０と接するようにＥＬ素子２３を形成することで、図９および図１０に示した構成を得る。実施の形態２では、ＥＬ素子２３のＥＬ層として有機系の有機ＥＬ材料を用いる。具体的にはインクジェットによる印刷法を用いてホール輸送層、有機ＥＬ層、電子輸送層をこの順に積層してＥＬ層を形成した。インクジェットによる印刷法によれば、バンク開口部２２の凹領域内のみにＥＬ層を選択的に形成することができるので、写真製版工程を用いることなくＥＬ素子２３を形成することができる。
Next, in the final step, the
ホール輸送層としては公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができ、例えばＮ，Ｎ'－ジフェニル－Ｎ，Ｎ－ビス（３－メチルフェニル）－１，１'－ジフェニル－４，４'－ジアミン等のトリフェニルアミン系（ＴＰＤ）等を用いて１ｎｍ～２００ｎｍの任意の厚さで形成する。 The whole transport layer can be widely selected from known organic materials such as triarylamines, aromatic hydrazones, aromatic-substituted pyrazolines and stilbens, for example, N, N'-diphenyl-N, N-. It is formed with an arbitrary thickness of 1 nm to 200 nm using a triphenylamine system (TPD) such as bis (3-methylphenyl) -1,1'-diphenyl-4,4'-diamine.
有機ＥＬ層としては公知のジシアノメチレンピラン誘導体（赤色（Ｒ）発光）、クマリン系（緑（Ｇ）色発光）、キナクリドン系（緑（Ｇ）色発光）、テトラフェニルブタジエン系（青（Ｂ）色発光）、ジスチリルベンゼン系（青（Ｂ）色発光）等の材料が１ｎｍ～２００ｎｍの任意の厚さで形成される。電子輸送層としては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を用いて０．１ｎｍ～２００ｎｍの任意の厚さで形成する。 Known organic EL layers include dicyanomethylenepyrane derivatives (red (R) emission), coumarin (green (G) color emission), quinacridone (green (G) color emission), and tetraphenylbutadiene (blue (B)). Materials such as color emission) and distyrylbenzene-based (blue (B) color emission) are formed with an arbitrary thickness of 1 nm to 200 nm. The electron transport layer is formed with an arbitrary thickness of 0.1 nm to 200 nm using a material selected from known oxadiazole derivatives, triazole derivatives, coumarin derivatives and the like.
ＥＬ層は、印刷法の他にも蒸着法を用いて形成することができる。蒸着法の場合は、基板１の表面に、例えばバンク開口部２２と同じ開口パターンを有する金属マスクを付けたマスク蒸着法を用いることによって、写真製版工程を用いることなくＥＬ素子２３を形成することができる。
The EL layer can be formed by using a vapor deposition method in addition to the printing method. In the case of the vapor deposition method, the
Ｒ色発光層（Ｒ）、Ｇ色発光層（Ｇ）およびＢ色発光層（Ｂ）は、例えば、基板１のＹ方向に沿って配列された発光素子領域ＰＸの列ごとにＲ－Ｇ－Ｂ－Ｒ－Ｇ－Ｂ・・・と繰り返し配設することができるが、他にもＸ方向に沿って配列された行ごとに互いに繰り返して配設することもできる。またこれらに限らず、自由な配列の組み合わせで配設することもできる。またＲ、Ｇ、Ｂに限らず黄（Ｙ）色や白（Ｗ）色等も加えて配設するようにしてもよい。以上説明した工程を経て、実施の形態２に係るＴＦＴ基板１１０が完成される。
The R color light emitting layer (R), the G color light emitting layer (G), and the B color light emitting layer (B) are, for example, RG-for each row of the light emitting element region PX arranged along the Y direction of the
実施の形態２に係るＴＦＴ基板１１０は、第１のＴＦＴ１０１と第２のＴＦＴ１０２とが、互いにゲート電極とソース電極およびドレイン電極との位置（上下層）関係は異なるものの、両者の半導体層が同一の半導体膜で構成され、かつそれぞれの電極や絶縁層を含めた各層の導電膜や絶縁膜が共通化できるように構成されている。従って、動作安定性および信頼性に優れるトップゲート構造でチャネル保護型の第１のＴＦＴ１０１と、ボトムゲート構造でチャネル保護型の第２のＴＦＴ１０２という、互いに異なる構造の２種類のＴＦＴを有するＴＦＴ基板１１０を、生産性よく低コストで製造することができる。
In the
（２－３）実施の形態２の応用例
ＴＦＴ基板１１０は、例えば自発光型表示装置などの自発光装置に用いることができる。図２９に示すように、完成されたＴＦＴ基板１１０上には、アノード電極２０の対向電極となるカソード（陰）電極４０が形成される。カソード電極４０は、例えば光を反射するＡｌや銀（Ａｇ）等の金属膜で構成されている。さらに必要に応じてＥＬ素子２３を含むＴＦＴ基板１１０を水分および不純物から遮断するための封止層４１が形成され、さらにＴＦＴ基板１１０と対向するように対向基板４２が貼り合わされ、有機ＥＬ素子を備えた自発光装置３００が完成する。このような実施の形態２に係るＴＦＴ基板１１０を備える自発光装置３００は、ＥＬ素子の発光光ＥＬＬを、ＴＦＴ基板１１０を通して下方（対向基板４２とは反対側）に発光させて表示を行うボトムエミッション型の自発光装置である。
(2-3) Application Example of
実施の形態２に係るＴＦＴ基板１１０において、第１のＴＦＴ１０１は、走査配線１４Ｌおよびデータ配線７Ｌと電気的に接続されており、走査信号とデータ信号に応じて発光させるＥＬ素子２３を選択するための選択ＴＦＴとして機能する。また、第２のＴＦＴ１０２は、第１のＴＦＴ１０１のドレイン電極２、駆動電流配線１６およびＥＬ素子２３と電気的に接続されており、ＥＬ素子２３の素子駆動ＴＦＴとして機能する。第１のＴＦＴ１０１のドレイン電極２から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によって第２のＴＦＴ１０２が動作して、駆動電流配線１６からの発光信号電流が、駆動電流として第２のＴＦＴ１０２からアノード電極２０を通してＥＬ素子２３に供給され、ＥＬ素子２３が発光する。
In the
第１のＴＦＴ１０１の半導体層９のチャネル領域ＣＬ１は保護絶縁層４で保護され、第２のＴＦＴ１０２の半導体層１０のチャネル領域ＣＬ２は保護絶縁層１２で保護されているので、いずれもプロセスダメージのない信頼性の高いＴＦＴを得ることができる。したがって、選択されたＥＬ素子２３に確実に安定的に信号電流を供給することができるので、高品質の発光表示をすることができる。
Since the channel region CL1 of the
また、実施の形態２に係るＴＦＴ基板１１０によれば、第１のＴＦＴ１０１のドレイン電極２と第２のＴＦＴ１０２のゲート電極３とを同じ第１の導電膜の連続パターンで一体形成しているので、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した従来の構成に比べると、第１のＴＦＴ１０１から第２のＴＦＴ１０２への信号の伝達不良による表示欠陥の発生率を低く抑えることができる。従って、製品の歩留まりを向上させることができる。
Further, according to the
そして、連続パターンで一体形成されたゲート電極３およびドレイン電極２を保持容量ＣｓＡの容量電極として用いることができるため、例えば米国特許第９７２１９７３号公報のＦｉｇ．７に開示されているような、電荷蓄積部にコンタクトホールが形成されている構成と比べると、はるかに面積効率よく保持容量ＣｓＡを形成することができる。これにより、第１のＴＦＴ１０１、第２のＴＦＴ１０２および保持容量ＣｓＡを含む発光素子駆動用回路の形成領域を小さくすることができ、発光素子領域ＰＸの開口率を向上させることができる。これにより、基板１を通してＥＬ素子２３の発光光を下方に放射させて表示を行うボトムエミッション型の自発光装置の場合でも、明るく高品質の発光をすることができる。
Since the
また、第１のＴＦＴ１０１と第２のＴＦＴ１０２は、それぞれのソース電極とドレイン電極とが互いに別層に分けて設けられている。これにより、ソース電極とドレイン電極との離間距離を容易に狭小化することができる。これにより半導体層のチャネル長を短くすることができるので、それぞれのＴＦＴのサイズを小型化することができる。ＴＦＴのサイズを小型化することで、発光素子領域ＰＸの開口率を上げることができる。あるいは、ＴＦＴを含む発光素子領域の面積を小さくして、基板１上の一定面積当たりにより多くの発光素子を配設（発光素子の高精細化を）することができる。
Further, in the
さらに、実施の形態２に係るＴＦＴ基板１１０によれば、互いに隣接するようにＹ方向に平行して配設される駆動電流配線１６とデータ配線７Ｌとは、それぞれ第１の絶縁膜を挟んで別層に設けられている。これにより、駆動電流配線１６とデータ配線７Ｌとが互いに接触して短絡不良を起こす可能性が極めて低くなり、平面視で、両者の配線をぎりぎりまで接近させて狭ピッチで配設することができるようになる（両者の一辺が重なっていてもよい）。従って、配線領域の面積を小さくすることができ、基板１上の一定面積当たりにさらに多くの発光素子を配設（発光素子の高密度化を）することができる。
Further, according to the
実施の形態２に係るＴＦＴ基板１１０を備える自発光装置３００は、図２９のようなボトムエミッション型に限らず、ＥＬ素子２３の発光光ＥＬＬをＴＦＴ基板１１０の上方（対向基板４２側）に発光させるトップエミッション型の自発光装置とすることも可能である。その場合は、上記の８回目の写真製版工程において、アノード電極２０の材料となる第４の導電膜を、透明性を有するＩＴＯ膜ではなく、高い反射率を有するＡｌ系またはＡｇ系の金属膜で形成する。金属膜上にＩＴＯ膜を形成してもよい。そして、カソード電極４０を、透明性を有するＩＴＯ膜等で形成する。これにより、ＥＬ素子２３からの発光光ＥＬＬをアノード電極２０で反射させて上方に発光させることができ、トップエミッション型の自発光装置を得ることができる。このようなトップエミッション型の自発光装置においても上記のボトムエミッション型と同じ効果を奏することが可能である。
The self-
以上のようなボトムエミッション型やトップエミッション型の自発光装置３００は、例えばスマートフォン、タブレット、パソコンおよびＴＶ等の中小型や大型の表示パネルに用いることができる。このとき、例えばタッチ操作、ペンやスタイラスによる操作、あるいはノブ型やスライド型の入力操作等による入出力システムを備えた対向基板４２を貼り合わせることにより、表示画面からの入出力が可能な自発光型の表示パネルを得ることができる。また自発光装置３００を複数個並べて配置（タイリング）することで、例えば１００インチ以上のより大面積の大型ビジョンを実現することも可能である。
The bottom emission type or top emission type self-
さらに、実施の形態２に係るＴＦＴ基板１１０を備える自発光装置３００は、ボトムエミッション型やトップエミッション型に限らず、ＥＬ素子２３の発光光ＥＬＬをＴＦＴ基板１１０の両面から発光させる両面発光型の自発光装置とすることも可能である。その場合は、ＴＦＴ基板１１０のアノード電極２０およびカソード電極４０を、透明性を有するＩＴＯ膜等で形成する。これにより、ＥＬ素子２３からの発光光ＥＬＬをアノード電極２０およびカソード電極４０を透過させて両面から発光させることができる。
Further, the self-
両面発光型の自発光装置は、例えば様々な色やパターンを発光させる発光板あるいは照明板として用いることができ、これらを備えた発光装置あるいは照明装置に応用することができる。また、このような自発光装置３００を複数個並べて配置することで、より大面積の大型表示装置、大型発光装置あるいは大型照明装置を実現することも可能である。
The double-sided light emitting self-luminous device can be used, for example, as a light emitting plate or a lighting plate that emits various colors or patterns, and can be applied to a light emitting device or a lighting device provided with these. Further, by arranging a plurality of such self-
以上のような自発光装置３００によれば、各発光素子領域ＰＸ上の個々の発光素子の動作を制御できるＴＦＴ基板１１０を備えているので、様々な発色やパターンの発光が可能な自発光装置を低コストで実現することができる。
According to the self-
（２－４）実施の形態２の変形例
実施の形態２に係るＴＦＴ基板１１０では、発光素子領域ＰＸを、走査配線１４Ｌ、データ配線７Ｌおよび駆動電流配線１６によって囲まれた領域において、第１のＴＦＴ１０１および第２のＴＦＴ１０２の形成領域を除いたほぼ全面としたが、図３０に示されるように、アノード電極２０およびＥＬ素子２３を含む発光素子領域ＰＸの面積を縮小して形成してもよい。この場合、発光素子が形成されない領域は、光が透過する光透過領域ＴＸとして機能する。
(2-4) Modification Example of
このようなＴＦＴ基板１１０を用いると、ボトムエミッション型またはトップエミッション型の半透明の自発光装置を得ることができ、例えば透明ディスプレイ用の表示パネルとして用いることができる。また両面発光型の場合は、様々な色やパターンを発光させる光透過性の発光ガラスあるいは照明ガラスとして用いることができ、色ガラス、あるいはステンドグラスのような宝飾ガラス等の用途に利用することができる。さらに、基板１を折り曲げ可能な樹脂基板とすることで、変形自在の光透過性の発光装置を得ることが可能になる。
By using such a
＜実施の形態３＞
実施の形態２では、ＴＦＴ基板上に配設されるアノード電極上に、直接的に有機ＥＬ層を作り込んだ構造の、ＥＬ素子駆動用のＴＦＴ基板の例を示したが、実施の形態３では、ＬＥＤ素子（ＬＥＤチップ）を実装して発光を行う方式のＬＥＤ素子駆動用のＴＦＴ基板の構成例を示す。
<
In the second embodiment, an example of a TFT substrate for driving an EL element having a structure in which an organic EL layer is directly formed on an anode electrode arranged on the TFT substrate is shown, but the third embodiment is shown. Then, a configuration example of a TFT substrate for driving an LED element in which an LED element (LED chip) is mounted to emit light is shown.
（３－１）装置構成
以下、図３１～図３３を用いて、実施の形態３に係るＴＦＴ基板１２０の構成について説明する。なお、実施の形態１および実施の形態２と同じ構成要素には同一符号を付け、重複する説明は省略する。
(3-1) Device Configuration Hereinafter, the configuration of the
図３１は、実施の形態３に係るＴＦＴ基板１２０のＬＥＤ素子駆動回路ＬＥＤＣ１の構成を示す図である。図３２は、ＴＦＴ基板１２０に設けられた、第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＡおよび発光素子領域ＰＸを含む素子領域の平面構成を示す部分平面図であり、図３３は、素子領域の断面構成を示す部分断面図である。
FIG. 31 is a diagram showing the configuration of the LED element drive circuit LEDC1 of the
図３２におけるＸ１－Ｘ２線は、第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＡおよびＬＥＤ素子実装部を含む発光素子領域ＰＸに渡り、Ｙ１－Ｙ２線は、第２のＴＦＴ１０２のソース電極８から駆動電流配線１６、および第２のＴＦＴ１０２のドレイン電極１５から陽電極３２に渡るように設けられている。図３３においては、Ｘ１－Ｘ２線に沿った断面を右側に、Ｙ１－Ｙ２線に沿った断面を左側に示している。
The X1-X2 wire in FIG. 32 extends over the light emitting element region PX including the
実施の形態３では、ＴＦＴ基板１２０の個々の発光素子領域ＰＸにＬＥＤ素子を実装して発光を行う発光装置を構成する。従って、実施の形態３の発光素子駆動回路であるＬＥＤ素子駆動回路ＬＥＤＣ１は、実施の形態２のＥＬ素子駆動回路ＥＬＣ１（図７、図８）とは異なり、図３１のように、ＴＦＴ基板１２０上に陽電極３２と陰電極３３とが設けられ、ＬＥＤ素子２００（発光ダイオード素子）が、陽電極３２および陰電極３３に接続されて配設される構成となる。
In the third embodiment, a light emitting device is configured in which an LED element is mounted on each light emitting element region PX of the
また、図３１および図３２に示されるように、ＴＦＴ基板１２０は、基板上に複数の走査配線１４Ｌと、複数のデータ配線７Ｌとが互いに直交するように交差して配設され、走査配線１４Ｌとデータ配線７Ｌとの交差部には第１のＴＦＴ１０１が設けられている。第１のＴＦＴ１０１のゲート電極１４Ｅは走査配線１４Ｌと電気的に接続され、第１のＴＦＴ１０１のソース電極７Ｅはデータ配線７Ｌと電気的に接続されている。第１のＴＦＴ１０１は、走査配線１４Ｌとデータ配線７Ｌの信号に対応して発光素子を選択するための選択ＴＦＴとして機能する。
Further, as shown in FIGS. 31 and 32, the
さらに、複数の駆動電流配線１６が、複数のデータ配線７Ｌと隣接して平行に配設され、走査配線１４Ｌと駆動電流配線１６との交差部には第２のＴＦＴ１０２が設けられている。第２のＴＦＴ１０２のゲート電極３は第１のＴＦＴ１０１のドレイン電極２と電気的に接続されている。第２のＴＦＴ１０２のソース電極８は、駆動電流配線１６と電気的に接続され、ドレイン電極１５はＬＥＤ素子２００を駆動させるための陽電極３２と電気的に接続される。また、複数の陰電極配線２５（第４の配線）が、複数の走査配線１４Ｌと隣接して平行に配設され、陰電極配線２５と電気的に接続された陰電極３３がＬＥＤ素子２００に接続されている。
Further, a plurality of drive
さらに第２のＴＦＴ１０２には、ゲート電極３とドレイン電極１５との間に接続された保持容量ＣｓＡが設けられている。第１のＴＦＴ１０１のドレイン電極２から出力された選択信号が保持容量ＣｓＡに書き込まれると、書き込まれた電圧によって第２のＴＦＴ１０２が動作して、駆動電流配線１６からの信号電流が、陽電極３２と陰電極３３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
Further, the
図３３に示すように、基板１上の第１のＴＦＴ１０１には、第１の導電膜で構成されるドレイン電極２が設けられ、これらを覆うように第１の絶縁膜で構成される保護絶縁層４が設けられている。保護絶縁層４には、ドレイン電極２の表面の一部を露出させる開口部６が設けられている。また、第２のＴＦＴ１０２には、第１の導電膜で構成されるゲート電極３および駆動電流配線１６が設けられ、これらを覆うように第１の絶縁膜で構成されるゲート絶縁層５が設けられている。ゲート絶縁層５には、駆動電流配線１６の表面の一部を露出させる開口部１７が設けられている。
As shown in FIG. 33, the
図３２に示されるように、平面視で、第１のＴＦＴ１０１のドレイン電極２と第２のＴＦＴ１０２のゲート電極３は、連続した一体パターンとして設けられている。駆動電流配線１６は縦方向（Ｙ方向）に延在するように配設されている。
As shown in FIG. 32, in a plan view, the
図３３に示すように、第１のＴＦＴ１０１の保護絶縁層４上に、第２の導電膜で構成されるソース電極７Ｅが設けられている。また、第２のＴＦＴ１０２のゲート絶縁層５上に、第２の導電膜で構成されるソース電極８が設けられている。ソース電極８は、開口部１７を通して下層の駆動電流配線１６に接している。
As shown in FIG. 33, a
図３２に示されるように、平面視で、データ配線７Ｌが駆動電流配線１６と隣接するように縦方向に平行して延在するように配設されている。第１のＴＦＴ１０１のソース電極７Ｅは、データ配線７Ｌの一部分である。すなわち、データ配線７Ｌは、駆動電流配線１６とは異なる第２の導電膜で構成され、第１の絶縁膜を挟んで駆動電流配線１６とは別層に配設されている。そして、データ配線７Ｌにおいて第１のＴＦＴ１０１に隣接する近傍部分がソース電極７Ｅとなっている。また、第２のＴＦＴ１０２のソース電極８は、ゲート電極３と駆動電流配線１６と重なるように配設され、開口部１７を通して下層の駆動電流配線１６に接している。
As shown in FIG. 32, the data wiring 7L is arranged so as to extend in parallel in the vertical direction so as to be adjacent to the drive
図３３に示すように、第１のＴＦＴ１０１の保護絶縁層４上に、半導体膜で構成される半導体層９が設けられている。半導体層９は、下層のソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接している。半導体層９の下層のソース電極７Ｅおよびドレイン電極２は、半導体層９と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極７Ｅと開口部６内のドレイン電極２との離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１として規定される。また、第２のＴＦＴ１０２のゲート絶縁層５上に、半導体膜で構成される半導体層１０が設けられている。半導体層１０は、下層のソース電極８の上面および側面の一部と接している。
As shown in FIG. 33, a
図３２に示されるように、平面視で、第１のＴＦＴ１０１の半導体層９は、互いに一定の間隔を有して設けられたソース電極７Ｅとドレイン電極２とに跨るように島状のパターンで配設され、開口部６を通してドレイン電極２と接している。また、第２のＴＦＴ１０２の半導体層１０は、ゲート電極３に重なる領域に島状のパターンで配設されている。
As shown in FIG. 32, in a plan view, the
図３３に示すように、第１のＴＦＴ１０１の保護絶縁層４、ソース電極７Ｅおよび半導体層９を覆うように、第２の絶縁膜で構成されるゲート絶縁層１１が設けられている。また、第２のＴＦＴ１０２のゲート絶縁層５、ソース電極８および半導体層１０を覆うように、第２の絶縁膜で構成される保護絶縁層１２が設けられている。保護絶縁層１２には、下層の半導体層１０の表面の一部が露出するように、開口部１３が設けられている。
As shown in FIG. 33, a
そして、第１のＴＦＴ１０１の半導体層９と重なる領域のゲート絶縁層１１上には、第３の導電膜で構成されるゲート電極１４Ｅが設けられている。また、第２のＴＦＴ１０２の保護絶縁層１２上には、開口部１３を通して半導体層１０と接するように、第３の導電膜で構成されるドレイン電極１５が設けられている。半導体層１０の下層のソース電極８および上層のドレイン電極１５は、半導体層１０と重なる領域内で互いに一定の間隔を有して設けられており、ソース電極８と開口部１３内のドレイン電極１５との離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２として規定される。さらに、発光素子領域ＰＸの保護絶縁層１２上には、第３の導電膜からなる陰電極配線２５が設けられている。
A
図３２に示されるように、平面視で、第１のＴＦＴ１０１のゲート電極１４Ｅは、ソース電極７Ｅとドレイン電極２とが互いに対向するように分離された領域において、半導体層９と重なるように配設されている。また、ゲート電極１４Ｅから延在する走査配線１４Ｌが、データ配線７Ｌおよび駆動電流配線１６と直交するように横方向（Ｘ方向）に延在して設けられている。すなわち、走査配線１４Ｌは、第３の導電膜で構成され、ゲート電極１４Ｅと連続した一体パターンで設けられている。
As shown in FIG. 32, in a plan view, the
また、陰電極配線２５は、走査配線１４Ｌと同じ第３の導電膜で構成され、第１のＴＦＴ１０１および第２のＴＦＴ１０２とは反対側の発光素子領域ＰＸの端部領域に、走査配線１４Ｌと隣接するように横方向（Ｘ方向）に延在するように配設されている。
Further, the
第２のＴＦＴ１０２のドレイン電極１５は、半導体層１０と重なる領域からはみ出した領域で、ゲート電極３および第１のＴＦＴ１０１のドレイン電極２の一体パターンで構成される容量電極と広く重なるような形状で配設されている。そしてこのドレイン電極１５とゲート電極３（またはドレイン電極２）とが重なる領域によって保持容量ＣｓＡが形成されている。
The
図３３に示すように、第１のＴＦＴ１０１のゲート電極１４Ｅと走査配線１４Ｌ、および第２のＴＦＴ１０２のドレイン電極１５等を覆うように、基板１全面に第３の絶縁膜で構成される保護絶縁層１８が設けられている。保護絶縁層１８には、第２のＴＦＴ１０２のドレイン電極１５の表面の一部を露出させるように開口部３０（第６の開口部）が設けられるとともに、陰電極配線２５の表面の一部を露出させるように開口部３１（第７の開口部）が設けられている。
As shown in FIG. 33, protective insulation composed of a third insulating film on the entire surface of the
そして、保護絶縁層１８上に、開口部３０を通して第２のＴＦＴ１０２のドレイン電極１５と接続されるように、第５の導電膜で構成される陽電極３２が配設される。また、発光素子領域ＰＸの保護絶縁層１８上に、開口部３１を通して陰電極配線２５と接続されるように、第５の導電膜で構成される陰電極３３が配設されている。
Then, on the protective insulating
さらに、陽電極３２上および陰電極３３上を含む保護絶縁層１８上に、第４の絶縁膜で構成される保護絶縁層３４が設けられている。発光素子領域ＰＸの保護絶縁層３４には、下層の陽電極３２の表面が露出されるように陽電極開口部３５、および下層の陰電極３３の表面が露出されるように陰電極開口部３６が設けられている。なお、保護絶縁層３４は必ずしも設ける必要はなく、省略することも可能である。
Further, a protective insulating
図３２に示されるように、平面視で、発光素子領域ＰＸは走査配線１４Ｌ、データ配線７Ｌ、陰電極配線２５および駆動電流配線１６によって囲まれた領域で規定されている。陽電極３２は、平面視で、ドレイン電極１５と重なる領域に設けられた開口部３０と重なる領域から、発光素子領域ＰＸの下部領域の領域にかけて延在するように設けられている。また、陰電極３３は、平面視で、陰電極配線２５と重なる領域に設けられた開口部３１と重なる領域から、発光素子領域ＰＸの上部領域にかけて延在するように設けられている。陽電極３２と陰電極３３とは、発光素子領域ＰＸにおいて、互いに分離して平面視で対向した態様で配設される。そして、陽電極開口部３５および陰電極開口部３６は、それぞれ下層の陽電極３２および陰電極３３の表面が露出されるように、平面視で互いに対向した態様で配設されている。
As shown in FIG. 32, in plan view, the light emitting element region PX is defined by a region surrounded by the
実施の形態３に係るＴＦＴ基板１２０は、以上のように構成され、ＴＦＴ基板１２０上には、例えばマトリックス状に配置された各発光素子領域ＰＸの陽電極３２および陰電極３３に対応するように、ＬＥＤ素子（不図示）の陽電極端子および陰電極端子がそれぞれ接続されて複数個実装される。そして、例えば各ＬＥＤ素子を発光させて発光表示を行う自発光装置（ＬＥＤ発光デバイス）用のＴＦＴ基板として好適に用いることができる。
The
（３－２）製造方法
図３２および図３３に示される実施の形態３に係るＴＦＴ基板１２０の製造方法について説明する。実施の形態３に係るＴＦＴ基板１２０の平面視におけるパターン構成は実施の形態２と異なるが、断面における層構成は、基本的に実施の形態２と同じ構成である。したがって、実施の形態３に係るＴＦＴ基板１２０は、上記実施の形態２と同じように９回の写真製版工程を用いて製造することができる。
(3-2) Manufacturing Method A manufacturing method of the
１回目の写真製版工程では、洗浄された基板１上に形成された第１の導電膜であるＣｒ膜で、第１のＴＦＴ１０１のドレイン電極２、第２のＴＦＴ１０２のゲート電極３および駆動電流配線１６が形成される。
In the first photoplate-making process, the Cr film, which is the first conductive film formed on the washed
次に、基板１の主面上の全体にＳｉＯ膜からなる第１の絶縁膜が形成される。そして２回目の写真製版工程で、第１のＴＦＴ１０１のドレイン電極２の表面の一部を露出させる開口部６と、第２のＴＦＴ１０２において駆動電流配線１６の表面の一部を露出させる開口部１７が、それぞれ形成される。
Next, a first insulating film made of a SiO film is formed on the entire main surface of the
第１の絶縁膜は、第１のＴＦＴ１０１においては後の工程で形成される第１の半導体層形成時に、第１の半導体層をドレイン電極２から受けるダメージから保護する保護絶縁層４として機能し、第２のＴＦＴ１０２においてはゲート絶縁層５として機能する。
The first insulating film functions as a protective
次に、第１の絶縁膜上に第２の導電膜であるＭｏ膜が形成され、３回目の写真製版工程で、第１のＴＦＴ１０１のソース電極７Ｅ、第２のＴＦＴ１０２のソース電極８およびデータ配線７Ｌが同時に形成される。ソース電極８は開口部１７を通して下層の駆動電流配線１６に接するように形成される。
Next, a Mo film, which is a second conductive film, is formed on the first insulating film, and in the third photoplate making step, the
次に、第１の絶縁膜上、ソース電極７Ｅ上、ソース電極８上およびデータ配線７Ｌ上に半導体膜であるＩｎＧａＺｎＯ膜が形成され、４回目の写真製版工程で第１のＴＦＴ１０１の半導体層９および第２のＴＦＴ１０２の半導体層１０が同時に形成される。
Next, an InGaZnO film, which is a semiconductor film, is formed on the first insulating film, the
第１のＴＦＴ１０１の半導体層９は、下層のソース電極７Ｅの上面および側面の一部と接するとともに、開口部６を通して下層のドレイン電極２と接するように形成される。半導体層９の下層のソース電極７Ｅおよびドレイン電極２は、半導体層９と重なる領域内で互いに一定の間隔を有して形成されており、ソース電極７Ｅと開口部６内のドレイン電極２との離間領域が、第１のＴＦＴ１０１のチャネル領域ＣＬ１として規定される。また第２のＴＦＴ１０２の半導体層１０は、下層のソース電極８の上面および側面の一部と接するように形成される。
The
次に、基板１の主面上の全体にＳｉＯ膜からなる第２の絶縁膜が形成され、５回目の写真製版工程で、第２のＴＦＴ１０２の半導体層１０の表面の一部を露出させる開口部１３が形成される。
Next, a second insulating film made of a SiO film is formed on the entire main surface of the
第２の絶縁膜は、第１のＴＦＴ１０１においてはゲート絶縁層１１として機能する。また第２のＴＦＴ１０２においては、後の工程で形成されるドレイン電極１５から半導体層１０が受ける加工プロセスダメージを防止する保護絶縁層１２（チャネル保護層）として機能する。
The second insulating film functions as the
次に、第２の絶縁膜上に第３の導電膜であるＭｏ膜が形成され、６回目の写真製版工程で、第１のＴＦＴ１０１のゲート電極１４Ｅおよび走査配線１４Ｌ、第２のＴＦＴ１０２のドレイン電極１５、さらに陰電極配線２５がそれぞれ同時に形成される。
Next, a Mo film, which is a third conductive film, is formed on the second insulating film, and in the sixth photoplate making step, the
第１のＴＦＴ１０１のゲート電極１４Ｅは、ソース電極７Ｅとドレイン電極２とが互いに対向するように分離された領域において、半導体層９と重なるように形成される。また、走査配線１４Ｌは、ゲート電極１４Ｅから延在するように、データ配線７Ｌおよび駆動電流配線１６と直交するように横方向（Ｘ方向）に延在して形成される。すなわち、走査配線１４Ｌは、ゲート電極１４Ｅと連続した一体パターンで形成されている。
The
第２のＴＦＴ１０２のドレイン電極１５は、開口部１３を通して半導体層１０と接するとともに、半導体層１０と重なる領域内で下層のソース電極８と互いに一定の間隔を有して設けられており、ソース電極８と開口部１３内のドレイン電極１５との離間領域が、第２のＴＦＴ１０２のチャネル領域ＣＬ２として規定される。
The
陰電極配線２５は、第１のＴＦＴ１０１および第２のＴＦＴ１０２とは反対側の発光素子領域ＰＸの端部領域に、走査配線１４Ｌと隣接するように横方向（Ｘ方向）に延在するように形成されている。
The
また、第２のＴＦＴ１０２のドレイン電極１５は、半導体層１０と重なる領域からはみ出した領域で、ゲート電極３および第１のＴＦＴ１０１のドレイン電極２の一体パターンで構成される容量電極と広く重なるような形状で形成されている。そしてこのドレイン電極１５とゲート電極３（またはドレイン電極２）とが重なる領域によって保持容量ＣｓＡが形成される。
Further, the
次に、基板１の主面上の全体に、保護絶縁層１８として感光性を有する透明アクリル樹脂膜からなる第３の絶縁膜が形成される。そして７回目の写真製版工程で、第２のＴＦＴ１０２のドレイン電極１５の表面の一部を露出させる開口部３０と、陰電極配線２５の表面の一部を露出させる開口部３１が、それぞれ同時に形成される。
Next, a third insulating film made of a transparent acrylic resin film having photosensitivity is formed as the protective insulating
次に、開口部３０および開口部３１を含む保護絶縁層１８上に、第５の導電膜である透明性を有するＩＴＯ膜が形成され、８回目の写真製版工程で、陽電極３２および陰電極３３が同時に形成される。
Next, an ITO film having transparency, which is a fifth conductive film, is formed on the protective insulating
平面視で、陽電極３２は、ドレイン電極１５と重なる領域に設けられた開口部３０と重なる領域から発光素子領域ＰＸの下方領域にかけて延在するように形成されている。また、陰電極３３は、陰電極配線２５と重なる領域に設けられた開口部３１と重なる領域から発光素子領域ＰＸの上方領域にかけて延在するように形成されている。陽電極３２と陰電極３３は、発光素子領域ＰＸにおいて、互いに分離して平面視で対向した態様で形成される。
In a plan view, the
次に、基板１の主面上の全体に、保護絶縁層３４として感光性を有する透明アクリル樹脂膜からなる第４の絶縁膜が形成される。そして、９回目の写真製版工程で、発光素子領域ＰＸにおいて、陽電極３２の表面の一部を露出させる陽電極開口部３５と、陰電極３３の表面の一部を露出させる陰電極開口部３６が、それぞれ同時に形成される。平面視で、陽電極開口部３５および陰電極開口部３６は、互いに対向するように形成されている。
Next, a fourth insulating film made of a transparent acrylic resin film having photosensitivity as the protective insulating
以上により、９回の写真製版工程で、図３２および図３３に示される実施の形態３に係るＴＦＴ基板１２０が完成する。なお、実施の形態３では、第４の絶縁膜の形成を省略することも可能である。この場合は、８回の写真製版工程で実施の形態３に係るＴＦＴ基板１２０を完成させることができる。
As a result, the
さらに、図３４に示すように、完成されたＴＦＴ基板１２０上には、発光素子領域ＰＸの陽電極３２および陰電極３３に対応して、ＬＥＤ素子２００の陽電極端子２０１および陰電極端子２０２がそれぞれ接続されるように実装される。なお、ＬＥＤ素子２００は、別の製造工程で完成されたＬＥＤ素子のチップをＴＦＴ基板１２０上にそのまま実装するようにしてもよいし、ＴＦＴ基板１２０上に、引き続き写真製版工程を続けてＬＥＤ層の構造を形成するようにしてもよい。前者の場合は、ＬＥＤ素子とＴＦＴ基板を分けて製造することができるので、実装コストがかかることや実装工程における不良発生による歩留まり低下の問題があるが、設計自由度が高く、それぞれに適正化された工程で製造することができるという利点がある。後者の場合は、ＬＥＤ素子部と素子駆動用ＴＦＴ部の製造工程を両立させる必要があるため、例えば、プロセス温度や使用材料および薬液等で制約を受ける問題があるが、実装にともなうコストや不良発生を抑えることができる利点がある。
Further, as shown in FIG. 34, on the completed
そして、図３５に示すように、ＬＥＤ素子２００が実装されたＴＦＴ基板１２０上には、必要に応じて対向基板４５が貼り合わせられ、ＬＥＤ素子を用いた発光システムを備えた自発光型表示装置などの自発光装置３１０が完成する。図３５では、ＬＥＤ素子２００の発光光ＬＥＤＬをＴＦＴ基板１２０の上方（対向基板４５側）に発光させるトップエミッション型の自発光装置を示しているが、ＬＥＤ素子２００の発光光ＬＥＤＬを、ＴＦＴ基板１１０を通して下方（対向基板４５とは反対側）に発光させるボトムエミッション型の自発光装置であってもよい。
Then, as shown in FIG. 35, a facing
ＬＥＤ素子をＴＦＴ基板に実装して動作させる実施の形態３に係るＴＦＴ基板１２０の場合は、実施の形態２に係るＴＦＴ基板１１０と異なり、ＴＦＴ基板の各発光素子領域上に陽電極（アノード電極）と陰電極（カソード電極とを）配設する必要がある。実施の形態３に係るＴＦＴ基板１２０によれば、陰電極３３を、第５の導電膜を用いて陽電極３２と同時に形成することができる。さらに、陰電極３３に信号電流を供給する陰電極配線２５を、第３の導電膜を用いて、第１のＴＦＴ１０１のゲート電極１４Ｅや第２のＴＦＴ１０２のドレイン電極１５等と同時に形成することができる。従って、ＬＥＤ素子を備えた発光システム用のＴＦＴ基板１２０を、工程を増やすことなく、低コストで製造できる。
In the case of the
また、実施の形態３に係るＴＦＴ基板１２０は、第１のＴＦＴ１０１、第２のＴＦＴ１０２および走査配線１４Ｌ、データ配線７Ｌ、駆動電流配線１６が、実施の形態２に係るＴＦＴ基板１１０と同じ構成となっているので、ＴＦＴの小型化や発光素子領域の面積の縮小化による発光素子の高精細化等で、実施の形態２と同じ効果を得ることができる。
Further, in the
以上のような自発光装置３１０によれば、各発光素子領域ＰＸ上の個々のＬＥＤ素子の動作を制御できるＴＦＴ基板１２０を備えているので、様々な発色やパターンの発光が可能な自発光装置を、薄型軽量および低コストで実現することができる。
According to the self-
なお、実施の形態３に係るＴＦＴ基板１２０では、保護絶縁層３４となる第４の絶縁膜を、感光性を有する透明アクリル樹脂膜で形成したが、有色の感光性樹脂膜、例えばカラーレジスト膜で形成するようにしてもよい。特に黒色のブラックレジスト膜を形成するようにすれば、ＬＥＤ素子消灯時の黒色の均一性を向上させることができ、ＬＥＤ発光時の発光コントラストを高めて高品質の発光特性を有する自発光装置を得ることが可能できる。
In the
（３－３）実施の形態３の応用例
ＴＦＴ基板１２０とＬＥＤ素子２００とを含む発光システムを備えた自発光装置３１０は、例えばスマートフォン、タブレット、パソコンおよびＴＶ等の表示パネル、すなわちＬＥＤディスプレイに用いることができる。また自発光型表示装置としての自発光装置３１０を複数個並べて配置（タイリング）することで、例えば１００インチ以上のより大面積の大型ビジョンを実現することも可能である。
(3-3) Application Example of Embodiment 3 A self-
ＬＥＤ素子は、一般的に発光効率が高く低消費電力で動作させることができること、素子寿命が長く、温度や湿度などの環境要因に対する信頼性も高いことから、高輝度で安定的な発光が可能である。従って、高輝度で高い信頼性が要求される車載用の表示装置や、様々な色を発光することができる照明システム、さらには屋内外の広告用表示装置（ＬＥＤビジョン、デジタルサイネージ）等にも用いることができる。また、実施の形態２の変形例のように、ＴＦＴ基板１２０の発光素子領域ＰＸ上のＬＥＤ素子領域を縮小化して光透過領域ＴＸを設けることによって、透過機能を持たせることもできる。
LED elements generally have high luminous efficiency and can be operated with low power consumption, have a long element life, and are highly reliable against environmental factors such as temperature and humidity, so high brightness and stable light emission are possible. Is. Therefore, it can be used for in-vehicle display devices that require high brightness and high reliability, lighting systems that can emit various colors, and indoor and outdoor advertising display devices (LED vision, digital signage), etc. Can be used. Further, as in the modification of the second embodiment, the transmission function can be provided by reducing the LED element region on the light emitting element region PX of the
また、例えばタッチ操作、ペンやスタイラスによる操作、あるいはノブ型やスライド型の入力操作等による入出力システムを備えた対向基板４５を貼り合わせることにより、表示画面からの入出力が可能な自発光装置を得ることができ、タッチ方式の操作システムを備えた様々な電子デバイスや半導体装置にも応用することができる。さらに、紫外線ＬＥＤ素子（ＵＶ－ＬＥＤ素子）を備え、ＵＶ－ＬＥＤ素子を発光させるように制御することで、殺菌機能を備える自発光装置を得ることも容易に可能である。
Further, a self-luminous device capable of input / output from a display screen by attaching an
＜実施の形態４＞
実施の形態４は、実施の形態３に対し、保持容量ＣｓＡの構成を変えたものである。以下、図３６、図３７および図３８を用いて、実施の形態４に係るＴＦＴ基板１３０の構成について説明する。なお、実施の形態３のＴＦＴ基板１２０と同じ構成要素には同一符号を付け、重複する説明は省略する。
<
The fourth embodiment is obtained by changing the configuration of the holding capacity CsA from the third embodiment. Hereinafter, the configuration of the
図３６は、実施の形態４に係るＴＦＴ基板１３０のＬＥＤ素子駆動回路ＬＥＤＣ２の構成を示す図である。図３６は、ＴＦＴ基板１３０に設けられた第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＢおよび発光素子領域ＰＸを含む発光素子駆動回路の平面構成を示す部分平面図である。
FIG. 36 is a diagram showing the configuration of the LED element drive circuit LEDC2 of the
図３１に示したように、実施の形態３のＴＦＴ基板１２０では、保持容量ＣｓＡが第２のＴＦＴ１０２のゲート電極３とドレイン電極１５との間に接続された構成であった。これに対して、実施の形態４のＴＦＴ基板１３０では、図３６に示すように、保持容量ＣｓＢが第２のＴＦＴ１０２のゲート電極３とソース電極８との間に接続された構成となっている。この場合も、第１のＴＦＴ１０１のドレイン電極２から出力された選択信号が保持容量ＣｓＢに書き込まれると、書き込まれた電圧によって第２のＴＦＴ１０２が動作して、駆動電流配線１６からの信号電流が、陽電極３２と陰電極３３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
As shown in FIG. 31, in the
図３７は、実施の形態４に係るＴＦＴ基板１３０に設けられた第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＢおよび発光素子領域ＰＸを含む素子領域の平面構成を示す部分平面図であり、図３８は、素子領域の断面構成を示す部分断面図である。図３７におけるＸ１－Ｘ２線は、第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＢおよびＬＥＤ素子実装部を含む発光素子領域ＰＸに渡り、Ｙ１－Ｙ２線は、第２のＴＦＴ１０２のソース電極３９から駆動電流配線１６、および第２のＴＦＴ１０２のドレイン電極３７から陽電極３２に渡るように設けられている。図３８においては、Ｘ１－Ｘ２線に沿った断面を右側に、Ｙ１－Ｙ２線に沿った断面を左側に示している。
FIG. 37 is a partial plan view showing a plan configuration of an element region including a
保持容量ＣｓＢは、実施の形態３の構成に対して、第１のＴＦＴ１０１のドレイン電極２およびそれと連続した一体パターンで形成された第２のＴＦＴ１０２のゲート電極３のパターン形状を変更し、さらに第２のＴＦＴ１０２のドレイン電極３７およびソース電極３９のパターン形状を変えることで形成できる。よって、保持容量ＣｓＢは、実施の形態３の構成から層構成を増やすことなく形成することができる。
The holding capacity CsB changes the pattern shape of the
また、図３８に示されるように、実施の形態４の第２のＴＦＴ１０２のドレイン電極３７とソース電極３９との上下関係は、図３３に示した実施の形態３の第２のＴＦＴ１０２のドレイン電極１５とソース電極８との上下関係とは逆になっている。すなわち、実施の形態４において、第２のＴＦＴ１０２のドレイン電極３７は、第２の導電膜からなりゲート絶縁層５上に設けられており、第２のＴＦＴ１０２のソース電極３９は、第３の導電膜からなり保護絶縁層１２上に設けられている。
Further, as shown in FIG. 38, the vertical relationship between the
第２のＴＦＴ１０２の半導体層１０は、ゲート絶縁層５上に、ドレイン電極３７の表面および側面の一部と接するように設けられ、ソース電極３９は、保護絶縁層１２の開口部３８を通して半導体層１０の表面に接続されている。そして、陽電極３２が、保護絶縁層１２および保護絶縁層１８に設けられた開口部３０を通してドレイン電極３７の表面に接続される。
The
そして、図３７に示されるように、平面視で、ソース電極３９が半導体層１０と重なる領域からはみ出した領域で、ゲート電極３とドレイン電極２との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極３９とゲート電極３とが重なる領域によって保持容量ＣｓＢが形成される。図３８に示されるように、容量電極とソース電極３９との間には、ゲート絶縁層５を構成する第１の絶縁膜と保護絶縁層１２を構成する第２の絶縁膜とが積層されて設けられている。なお、実施の形態２の保持容量ＣｓＡも、本実施の形態の保持容量ＣｓＢに置き換えてもよいことは言うまでもない。
Then, as shown in FIG. 37, in a plan view, the
以上説明した実施の形態４のＴＦＴ基板１３０は、実施の形態３のＴＦＴ基板１２０と同様の効果を得ることができ、ＬＥＤ発光システムを備えたＬＥＤディスプレイ、照明システム等、様々な電子デバイスおよび半導体装置に応用することが可能である。
The
＜実施の形態５＞
実施の形態５では、実施の形態３で示した保持容量ＣｓＡと、実施の形態４で示した保持容量ＣｓＢとの両方を備えるＴＦＴ基板を示す。以下、図３９、図４０および図４１を用いて、実施の形態５に係るＴＦＴ基板１４０の構成について説明する。なお、実施の形態３および４のＴＦＴ基板１２０と同じ構成要素には同一符号を付け、重複する説明は省略する。
<
In the fifth embodiment, a TFT substrate having both the holding capacity CsA shown in the third embodiment and the holding capacity CsB shown in the fourth embodiment is shown. Hereinafter, the configuration of the
図３９は、実施の形態５に係るＴＦＴ基板１４０のＬＥＤ素子駆動回路ＬＥＤＣ３の構成を示す図である。図４０は、ＴＦＴ基板１３０に設けられた第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＢおよび発光素子領域ＰＸを含む発光素子駆動回路の平面構成を示す部分平面図である。
FIG. 39 is a diagram showing the configuration of the LED element drive circuit LEDC3 of the
図３９に示すように、実施の形態５のＴＦＴ基板１４０では、第２のＴＦＴ１０２に対し、ゲート電極３とドレイン電極３７との間に接続された保持容量ＣｓＡと、ゲート電極３とソース電極３９との間に接続された保持容量ＣｓＢとの両方が設けられる。この場合は、第１のＴＦＴ１０１のドレイン電極２から出力された選択信号が保持容量ＣｓＡおよびＣｓＢに書き込まれると、書き込まれた電圧によって第２のＴＦＴ１０２が動作して、駆動電流配線１６からの信号電流が、陽電極３２と陰電極３３との電位差によってＬＥＤ素子２００に供給され、ＬＥＤ素子２００が発光する。
As shown in FIG. 39, in the
図４０は、実施の形態５に係るＴＦＴ基板１４０に設けられた第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＡ，ＣｓＢおよび発光素子領域ＰＸを含む素子領域の平面構成を示す部分平面図であり、図４１は、素子領域の断面構成を示す部分断面図である。図４０におけるＸ１－Ｘ２線は、第１のＴＦＴ１０１、第２のＴＦＴ１０２、保持容量ＣｓＡ，ＣｓＢおよびＬＥＤ素子実装部を含む発光素子領域ＰＸに渡り、Ｙ１－Ｙ２線は、第２のＴＦＴ１０２のソース電極３９から駆動電流配線１６、およびドレイン電極３７から陽電極３２に渡るように設けられている。図４１においては、Ｘ１－Ｘ２線に沿った断面を右側に、Ｙ１－Ｙ２線に沿った断面を左側に示している。
FIG. 40 is a partial plan view showing a plan configuration of an element region including a
保持容量ＣｓＡおよびＣｓＢは、実施の形態４の構成に対して、第１のＴＦＴ１０１のドレイン電極２およびそれと連続した一体パターンで配設される第２のＴＦＴ１０２のゲート電極３で構成される容量電極のパターン形状を変更し、さらに第２のＴＦＴ１０２のドレイン電極３７およびソース電極３９のパターン形状を変えることで形成できる。よって、実施の形態５の保持容量ＣｓＡおよびＣｓＢは、実施の形態４の構成から層構成を増やすことなく形成することができる。
The holding capacitances CsA and CsB are capacitive electrodes composed of the
すなわち、図４０に示されるように、平面視で、ドレイン電極３７が半導体層１０と重なる領域からはみ出した領域で、ゲート電極３とドレイン電極２との一体パターンで構成される容量電極と重なるように延在して配設される。これにより、ドレイン電極３７と容量電極が重なる領域によって保持容量ＣｓＡ（第１の保持容量）が形成される。図４１に示されるように、容量電極とドレイン電極３７との間には、ゲート絶縁層５が設けられている。
That is, as shown in FIG. 40, in a plan view, the
さらに、図４０に示されるように、平面視で、ソース電極３９が半導体層１０と重なる領域からはみ出した領域で、ゲート電極３とドレイン電極２との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極３９と容量電極が重なる領域によって保持容量ＣｓＢ（第２の保持容量）が形成される。図４１に示されるように、容量電極とソース電極３９との間には、ゲート絶縁層５を構成する第１の絶縁膜と保護絶縁層１２を構成する第２の絶縁膜とが設けられている。
Further, as shown in FIG. 40, in a plan view, the
なお、実施の形態２の第２のＴＦＴ１０２に対しても、実施の形態５に示した保持容量ＣｓＡおよびＣｓＢの両方を設けてもよいことは言うまでもない。
Needless to say, the
以上説明した実施の形態５のＴＦＴ基板１４０でも、実施の形態３のＴＦＴ基板１２０と同様の効果を得ることができ、ＬＥＤ発光システムを備えたＬＥＤディスプレイ、照明システム等、様々な電子デバイスおよび半導体装置に応用することが可能である。
The
＜他の応用例＞
以上の実施の形態では、第１のＴＦＴ１０１および第２のＴＦＴ１０２を、発光素子駆動用ＴＦＴに適用した例を示したが、第１のＴＦＴ１０１および第２のＴＦＴ１０２の適用は、これらに限られるものではない。
<Other application examples>
In the above embodiment, an example in which the
上では説明を省略したが、図７には、走査信号駆動回路１７０が備える複数の信号発生回路ＧＳＣのうちの１つの構成例を示している。例えば、この信号発生回路ＧＳＣに第１のＴＦＴ１０１および第２のＴＦＴ１０２を適用してもよい。
Although the description is omitted above, FIG. 7 shows a configuration example of one of the plurality of signal generation circuits GSC included in the scanning
図７に示す信号発生回路ＧＳＣは、クロック信号ＣＬＫの入力端子と走査信号の出力ノードＮ１との間に接続された駆動トランジスタ１０３と、出力ノードＮ１と接地電位ＶＳＳとの間に接続された駆動トランジスタ１０４と、駆動トランジスタ１０３のゲート電極と電源電位ＶＤＤとの間に接続された駆動トランジスタ１０５と、出力ノードＮ１と駆動トランジスタ１０３のゲート電極との間に接続された保持容量Ｃ１とを備えている。出力ノードＮ１は、走査信号駆動回路１７０の出力端子に相当し、ここから対応する走査配線１４Ｌに走査信号が供給される。
The signal generation circuit GSC shown in FIG. 7 has a
駆動トランジスタ１０５のゲート電極には、走査信号を活性化させるための第１の駆動信号が入力され、駆動トランジスタ１０４のゲート電極には、走査信号を非活性化するための第２の駆動信号が入力される。第１の駆動信号によって駆動トランジスタ１０５がオンになると、駆動トランジスタ１０３がオンになるため、クロック信号ＣＬＫが出力ノードＮ１から走査信号として出力される。また、第２の駆動信号によって駆動トランジスタ１０４がオンになると、出力ノードＮ１の電位は接地電位ＶＳＳに固定される。
A first drive signal for activating the scanning signal is input to the gate electrode of the
駆動トランジスタ１０５のドレイン電極は駆動トランジスタ１０３のゲート電極と接続しており、その接続関係は、実施の形態２～５に示した第１のＴＦＴ１０１と第２のＴＦＴ１０２との接続関係と同じである。よって、実施の形態２～５に示した第１のＴＦＴ１０１と第２のＴＦＴ１０２は、信号発生回路ＧＳＣの駆動トランジスタ１０５および駆動トランジスタ１０３に適用することができ、信号発生回路ＧＳＣにおいても実施の形態２～５と同様の効果が得られる。
The drain electrode of the
さらに、本開示は、発光素子駆動用のＴＦＴ基板に限らず、他にも例えば同様のトランジスタの構成を有するシフトレジスタ回路を備えた半導体装置にも適用することも可能である。 Further, the present disclosure is not limited to the TFT substrate for driving a light emitting element, and can also be applied to, for example, a semiconductor device provided with a shift register circuit having a similar transistor configuration.
また、以上説明した実施の形態１～５およびその変形例においては、半導体層９および半導体層１０を構成する半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎＧａＺｎＯ系の酸化物半導体を適用した構成を説明したが、これに限らず、例えば、Ｉｎ、Ｇａ、Ｚｎを適宜組み合わせた酸化物半導体であるＩｎ－Ｏ、Ｇａ－Ｏ、Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－ＯおよびＧａ－Ｚｎ－Ｏなどの金属酸化物を用いることができる。また、これらの金属酸化物以外にも、例えばハフニウム（Ｈｆ）、すず（Ｓｎ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）等の酸化物を適宜組み合わせた酸化物半導体を適用することも可能である。
Further, in the above-described
また、酸化物半導体に限らず、１３族のＡｌ、Ｇａ、Ｉｎから選ばれる元素と１５族の窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）から選ばれる元素とを組み合わせた、いわゆるＩＩＩ－Ｖ族の化合物半導体、例えば、Ｇａ－Ａｓ、Ｇａ－Ｐ、Ｉｎ－Ｐ、Ｉｎ－Ｓｂ、Ｉｎ－Ａｓ、Ａｌ－Ｎ、Ｇａ－Ｎ、Ａｌ－Ｇａ－Ｎあるいはこれらに他の元素を添加した半導体材料を用いてもよい。
Further, not limited to oxide semiconductors, elements selected from
さらに、１４族の半導体元素である炭素（Ｃ）を用いたカーボンナノチューブおよびグラフェン、およびこれらにＳｉおよびＧｅ元素を組み合わせた半導体材料を用いることも可能である。 Further, it is also possible to use carbon nanotubes and graphene using carbon (C), which is a semiconductor element of Group 14, and a semiconductor material in which Si and Ge elements are combined with these carbon nanotubes and graphene.
以上のような半導体材料を半導体層９および半導体層１０に用いた場合でも、実施の形態１～５およびその変形例で説明した本開示の効果を得ることが可能である。特に酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料の場合には大きな効果を得ることができる。
Even when the above-mentioned semiconductor materials are used for the
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 It is possible to freely combine the embodiments and to modify or omit the embodiments as appropriate.
上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。 It is understood that the above description is exemplary in all embodiments and innumerable variants not exemplified can be envisioned.
１ 基板、２ ドレイン電極、３ ゲート電極、４ 保護絶縁層、５ ゲート絶縁層、６ 開口部、７Ｅ ソース電極、７Ｌ データ配線、７Ｔ データ配線端子、８ ソース電極、９ 半導体層、１０ 半導体層、１１ ゲート絶縁層、１２ 保護絶縁層、１３ 開口部、１４Ｅ ゲート電極、１４Ｔ 走査配線端子、１４Ｌ 走査配線、１５ ドレイン電極、１６ 駆動電流配線、１６Ｔ 駆動電流配線端子、１７ 開口部、１８ 保護絶縁層、１９ 開口部、２０ アノード電極、２１ バンク層、２２ バンク開口部、２３ ＥＬ素子、２５ 陰電極配線、２６ カソード電極、３０，３１ 開口部、３２ 陽電極、３３ 陰電極、３４ 保護絶縁層、３５ 陽電極開口部、３６ 陰電極開口部、３７ ドレイン電極、３８ 開口部、３９ ソース電極、４０ カソード電極、４１ 封止層、４２ 対向基板、４５ 対向基板、１００，１１０，１２０，１３０，１４０ ＴＦＴ基板、３００，３１０ 自発光装置、１０１ 第１のＴＦＴ、１０２ 第２のＴＦＴ、１０３，１０４，１０５ 駆動トランジスタ、１５０ 素子配設領域、１６０ 額縁領域、１７０ 走査信号駆動回路、１８０ 表示信号駆動回路、２００ ＬＥＤ素子、２０１ 陽電極端子、２０２ 陰電極端子、ＰＸ 発光素子領域、ＴＸ 光透過領域、ＥＬＣ１ ＥＬ素子駆動回路、ＬＥＤＣ１ ＬＥＤ素子駆動回路、ＬＥＤＣ２ ＬＥＤ素子駆動回路、ＬＥＤＣ３ ＬＥＤ素子駆動回路、ＥＬＬ ＥＬ素子の発光光、ＬＥＤＬ ＬＥＤ素子の発光光、ＣｓＡ 保持容量、ＣｓＢ 保持容量、Ｃ１ 保持容量、ＧＳＣ 信号発生回路、ＣＬＫ クロック信号、ＶＳＳ 接地電位、ＶＤＤ 電源電位。 1 substrate, 2 drain electrode, 3 gate electrode, 4 protective insulating layer, 5 gate insulating layer, 6 openings, 7E source electrode, 7L data wiring, 7T data wiring terminal, 8 source electrode, 9 semiconductor layer, 10 semiconductor layer, 11 gate insulating layer, 12 protective insulating layer, 13 opening, 14E gate electrode, 14T scanning wiring terminal, 14L scanning wiring, 15 drain electrode, 16 drive current wiring, 16T drive current wiring terminal, 17 opening, 18 protective insulating layer , 19 openings, 20 anode electrodes, 21 bank layers, 22 bank openings, 23 EL elements, 25 negative electrode wiring, 26 cathode electrodes, 30, 31 openings, 32 positive electrodes, 33 negative electrodes, 34 protective insulating layers, 35 positive electrode opening, 36 negative electrode opening, 37 drain electrode, 38 opening, 39 source electrode, 40 cathode electrode, 41 encapsulation layer, 42 facing substrate, 45 facing substrate, 100, 110, 120, 130, 140 TFT board, 300, 310 self-luminous device, 101 first TFT, 102 second TFT, 103, 104, 105 drive transistor, 150 element arrangement area, 160 frame area, 170 scan signal drive circuit, 180 display signal drive Circuit, 200 LED element, 201 positive electrode terminal, 202 negative electrode terminal, PX light emitting element area, TX light transmission area, ELC1 EL element drive circuit, LEDC1 LED element drive circuit, LEDC2 LED element drive circuit, LEDC3 LED element drive circuit, ELL EL element emission light, LEDL LED element emission light, CsA holding capacity, CsB holding capacity, C1 holding capacity, GSC signal generation circuit, CLK clock signal, VSS ground potential, VDD power supply potential.
Claims (10)
前記基板上に設けられた、トップゲート型の第１の薄膜トランジスタおよびボトムゲート型の第２の薄膜トランジスタと、
を備え、
前記第１の薄膜トランジスタは、
前記基板上に設けられた第１のドレイン電極と、
前記第１のドレイン電極上に設けられた第１の保護絶縁層と、
前記第１の保護絶縁層上に設けられた第１のソース電極と、
前記第１の保護絶縁層上に設けられ、前記第１の保護絶縁層を貫通する第１の開口部を通して前記第１のドレイン電極に接するとともに、前記第１のソース電極の上面に接する第１の半導体層と、
前記第１の半導体層上に設けられた第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１の半導体層における前記第１の開口部と前記第１のソース電極との離間領域に対応する部分である第１のチャネル領域と、
を有し、
前記第２の薄膜トランジスタは、
前記基板上に設けられた第２のゲート電極と、
前記第２のゲート電極上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられた第２のソース電極と、
前記第２のゲート絶縁層上に設けられ、前記第２のソース電極の上面に接する第２の半導体層と、
前記第２のソース電極上および前記第２の半導体層上に設けられた第２の保護絶縁層と、
前記第２の保護絶縁層上に設けられ、前記第２の保護絶縁層を貫通する第２の開口部を通して前記第２の半導体層に接する第２のドレイン電極と、
前記第２の半導体層における前記第２の開口部と前記第２のソース電極との離間領域に対応する部分である第２のチャネル領域と、
を有し、
前記第１のドレイン電極および前記第２のゲート電極は、同じ第１の導電膜で構成され、
前記第１の保護絶縁層および前記第２のゲート絶縁層は、同じ第１の絶縁膜で構成され、
前記第１のソース電極および前記第２のソース電極は、同じ第２の導電膜で構成され、
前記第１の半導体層および前記第２の半導体層は、同じ半導体膜で構成され、
前記第１のゲート絶縁層および前記第２の保護絶縁層は、同じ第２の絶縁膜で構成され、
前記第１のゲート電極および第２のドレイン電極は、同じ第３の導電膜で構成される、
薄膜トランジスタ基板。 With the board
The top gate type first thin film transistor and the bottom gate type second thin film transistor provided on the substrate,
Equipped with
The first thin film transistor is
The first drain electrode provided on the substrate and
The first protective insulating layer provided on the first drain electrode and
The first source electrode provided on the first protective insulating layer and
A first that is provided on the first protective insulating layer and is in contact with the first drain electrode through a first opening penetrating the first protective insulating layer and is in contact with the upper surface of the first source electrode. Semiconductor layer and
The first gate insulating layer provided on the first semiconductor layer and
The first gate electrode provided on the first gate insulating layer and
A first channel region, which is a portion corresponding to a separation region between the first opening and the first source electrode in the first semiconductor layer,
Have,
The second thin film transistor is
The second gate electrode provided on the substrate and
The second gate insulating layer provided on the second gate electrode and
A second source electrode provided on the second gate insulating layer and
A second semiconductor layer provided on the second gate insulating layer and in contact with the upper surface of the second source electrode, and a second semiconductor layer.
A second protective insulating layer provided on the second source electrode and the second semiconductor layer, and
A second drain electrode provided on the second protective insulating layer and in contact with the second semiconductor layer through a second opening penetrating the second protective insulating layer.
A second channel region, which is a portion corresponding to a separation region between the second opening and the second source electrode in the second semiconductor layer,
Have,
The first drain electrode and the second gate electrode are made of the same first conductive film.
The first protective insulating layer and the second gate insulating layer are made of the same first insulating film.
The first source electrode and the second source electrode are composed of the same second conductive film.
The first semiconductor layer and the second semiconductor layer are composed of the same semiconductor film, and are composed of the same semiconductor film.
The first gate insulating layer and the second protective insulating layer are composed of the same second insulating film.
The first gate electrode and the second drain electrode are composed of the same third conductive film.
Thin film transistor substrate.
前記基板上に設けられた、トップゲート型の第１の薄膜トランジスタおよびボトムゲート型の第２の薄膜トランジスタと、
を備え、
前記第１の薄膜トランジスタは、
前記基板上に設けられた第１のドレイン電極と、
前記第１のドレイン電極上に設けられた第１の保護絶縁層と、
前記第１の保護絶縁層上に設けられた第１のソース電極と、
前記第１の保護絶縁層上に設けられ、前記第１の保護絶縁層を貫通する第１の開口部を通して前記第１のドレイン電極に接するとともに、前記第１のソース電極の上面に接する第１の半導体層と、
前記第１の半導体層上に設けられた第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１の半導体層における前記第１の開口部と前記第１のソース電極との離間領域に対応する部分である第１のチャネル領域と、
を有し、
前記第２の薄膜トランジスタは、
前記基板上に設けられた第２のゲート電極と、
前記第２のゲート電極上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられた第２のドレイン電極と、
前記第２のゲート絶縁層上に設けられ、前記第２のドレイン電極の上面に接する第２の半導体層と、
前記第２のドレイン電極上および前記第２の半導体層上に設けられた第２の保護絶縁層と、
前記第２の保護絶縁層上に設けられ、前記第２の保護絶縁層を貫通する第２の開口部を通して前記第２の半導体層に接する第２のソース電極と、
前記第２の半導体層における前記第２の開口部と前記第２のドレイン電極との離間領域に対応する部分である第２のチャネル領域と、
を有し、
前記第１のドレイン電極および前記第２のゲート電極は、同じ第１の導電膜で構成され、
前記第１の保護絶縁層および前記第２のゲート絶縁層は、同じ第１の絶縁膜で構成され、
前記第１のソース電極および前記第２のドレイン電極は、同じ第２の導電膜で構成され、
前記第１の半導体層および前記第２の半導体層は、同じ半導体膜で構成され、
前記第１のゲート絶縁層および前記第２の保護絶縁層は、同じ第２の絶縁膜で構成され、
前記第１のゲート電極および第２のソース電極は、同じ第３の導電膜で構成される、
薄膜トランジスタ基板。 With the board
The top gate type first thin film transistor and the bottom gate type second thin film transistor provided on the substrate,
Equipped with
The first thin film transistor is
The first drain electrode provided on the substrate and
The first protective insulating layer provided on the first drain electrode and
The first source electrode provided on the first protective insulating layer and
A first that is provided on the first protective insulating layer and is in contact with the first drain electrode through a first opening penetrating the first protective insulating layer and is in contact with the upper surface of the first source electrode. Semiconductor layer and
The first gate insulating layer provided on the first semiconductor layer and
The first gate electrode provided on the first gate insulating layer and
A first channel region, which is a portion corresponding to a separation region between the first opening and the first source electrode in the first semiconductor layer,
Have,
The second thin film transistor is
The second gate electrode provided on the substrate and
The second gate insulating layer provided on the second gate electrode and
A second drain electrode provided on the second gate insulating layer and
A second semiconductor layer provided on the second gate insulating layer and in contact with the upper surface of the second drain electrode, and a second semiconductor layer.
A second protective insulating layer provided on the second drain electrode and the second semiconductor layer, and
A second source electrode provided on the second protective insulating layer and in contact with the second semiconductor layer through a second opening penetrating the second protective insulating layer.
A second channel region, which is a portion corresponding to a separation region between the second opening and the second drain electrode in the second semiconductor layer,
Have,
The first drain electrode and the second gate electrode are made of the same first conductive film.
The first protective insulating layer and the second gate insulating layer are made of the same first insulating film.
The first source electrode and the second drain electrode are composed of the same second conductive film.
The first semiconductor layer and the second semiconductor layer are composed of the same semiconductor film, and are composed of the same semiconductor film.
The first gate insulating layer and the second protective insulating layer are composed of the same second insulating film.
The first gate electrode and the second source electrode are composed of the same third conductive film.
Thin film transistor substrate.
請求項１または請求項２に記載の薄膜トランジスタ基板。 The semiconductor film is composed of an oxide semiconductor film containing a metal oxide.
The thin film transistor substrate according to claim 1 or 2.
前記第２の導電膜で構成され、対応する前記素子領域の前記第１のソース電極と一体パターンで構成された第１の配線と、
前記第１の導電膜で構成され、前記第１の配線と平行に延在し、対応する前記素子領域の前記第２のソース電極に電気的に接続された第２の配線と、
前記第３の導電膜で構成され、前記第１の配線および前記第２の配線と交差して延在し、対応する前記素子領域の前記第１のゲート電極と一体パターンで構成された第３の配線と、
を備える、
請求項１から請求項３のいずれか一項に記載の薄膜トランジスタ基板。 A plurality of element regions including the first thin film transistor and the second thin film transistor and the light emitting element region in which the light emitting element driven by the first thin film transistor and the second thin film transistor are arranged are arranged on the substrate. Has been
A first wiring composed of the second conductive film and an integral pattern with the first source electrode in the corresponding element region.
A second wire composed of the first conductive film, extending parallel to the first wire and electrically connected to the second source electrode in the corresponding element region.
A third that is composed of the third conductive film, extends so as to intersect with the first wiring and the second wiring, and is configured with an integral pattern with the first gate electrode of the corresponding element region. Wiring and
To prepare
The thin film transistor substrate according to any one of claims 1 to 3.
前記第２のドレイン電極は、前記容量電極と平面視で重なる領域を有し、前記容量電極と前記第２のドレイン電極との間で保持容量が構成される、
請求項４に記載の薄膜トランジスタ基板。 The first drain electrode and the second gate electrode are configured in a continuous integrated pattern and function as a capacitive electrode.
The second drain electrode has a region that overlaps with the capacitance electrode in a plan view, and a holding capacitance is formed between the capacitance electrode and the second drain electrode.
The thin film transistor substrate according to claim 4.
前記第２のソース電極は、前記容量電極と平面視で重なる領域を有し、前記容量電極と前記第２のソース電極との間で保持容量が構成される、
請求項４または請求項５に記載の薄膜トランジスタ基板。 The first drain electrode and the second gate electrode are configured in a continuous integrated pattern and function as a capacitive electrode.
The second source electrode has a region that overlaps the capacitance electrode in a plan view, and a holding capacitance is formed between the capacitance electrode and the second source electrode.
The thin film transistor substrate according to claim 4 or 5.
請求項４から請求項６のいずれか一項に記載の薄膜トランジスタ基板。 It further comprises a fourth wire, which is composed of the third conductive film, extends parallel to the third wire, and is connected to the light emitting device in the corresponding element region.
The thin film transistor substrate according to any one of claims 4 to 6.
請求項４から請求項７のいずれか一項に記載の薄膜トランジスタ基板。 The light emitting element region is provided in a region surrounded by the first wiring, the second wiring, and the third wiring.
The thin film transistor substrate according to any one of claims 4 to 7.
請求項４から請求項７のいずれか一項に記載の薄膜トランジスタ基板。 A light emitting element region and a light transmitting region are provided in a region surrounded by the first wiring, the second wiring, and the third wiring.
The thin film transistor substrate according to any one of claims 4 to 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020196918A JP2022085303A (en) | 2020-11-27 | 2020-11-27 | Thin film transistor substrate and self-light-emitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020196918A JP2022085303A (en) | 2020-11-27 | 2020-11-27 | Thin film transistor substrate and self-light-emitting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022085303A true JP2022085303A (en) | 2022-06-08 |
Family
ID=81892753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020196918A Pending JP2022085303A (en) | 2020-11-27 | 2020-11-27 | Thin film transistor substrate and self-light-emitting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2022085303A (en) |
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2020
- 2020-11-27 JP JP2020196918A patent/JP2022085303A/en active Pending
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