JP2022071652A - フレキシブル基板及び半導体装置 - Google Patents

フレキシブル基板及び半導体装置 Download PDF

Info

Publication number
JP2022071652A
JP2022071652A JP2020180721A JP2020180721A JP2022071652A JP 2022071652 A JP2022071652 A JP 2022071652A JP 2020180721 A JP2020180721 A JP 2020180721A JP 2020180721 A JP2020180721 A JP 2020180721A JP 2022071652 A JP2022071652 A JP 2022071652A
Authority
JP
Japan
Prior art keywords
wiring layer
layer
region
circuit
resin insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020180721A
Other languages
English (en)
Other versions
JP2022071652A5 (ja
Inventor
桂 今藤
Katsura Kondo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2020180721A priority Critical patent/JP2022071652A/ja
Priority to US17/450,579 priority patent/US11605585B2/en
Publication of JP2022071652A publication Critical patent/JP2022071652A/ja
Publication of JP2022071652A5 publication Critical patent/JP2022071652A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0277Bendability or stretchability details
    • H05K1/028Bending or folding regions of flexible printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/118Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/147Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/05Flexible printed circuits [FPCs]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】実装信頼性を向上することができるフレキシブル基板及び半導体装置を提供する。【解決手段】フレキシブル基板は、第1部品に接続される第1回路を含む第1領域と、第2部品に接続される第2回路を含む第2領域と、前記第1領域と前記第2領域との間に設けられ、前記第1回路と前記第2回路とを接続する第3回路を含む接続領域と、前記第1領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第1ビア導体と、前記第2領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第2ビア導体と、を有する。【選択図】図5

Description

本開示は、フレキシブル基板及び半導体装置に関する。
半導体素子が実装される2つの実装領域と、これら2つの実装領域を接続する接続領域とを備え、接続領域にて折り曲げられて使用される回路基板が提案されている(特許文献1)。
国際公開第2014/103772号
従来の回路基板では、接続領域が折り曲げられた時に、回路基板と半導体素子とを接続するはんだ等の接続部材の近傍でクラックが発生したり、実装領域内の回路にクラックが発生したりすることがある。このようなクラックの発生は実装信頼性の低下につながる。
本開示は、実装信頼性を向上することができるフレキシブル基板及び半導体装置を提供することを目的とする。
本開示の一形態によれば、第1部品に接続される第1回路を含む第1領域と、第2部品に接続される第2回路を含む第2領域と、前記第1領域と前記第2領域との間に設けられ、前記第1回路と前記第2回路とを接続する第3回路を含む接続領域と、前記第1領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第1ビア導体と、前記第2領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第2ビア導体と、を有するフレキシブル基板が提供される。
開示の技術によれば、実装信頼性を向上することができる。
実施形態に係るフレキシブル基板を示す上面図である。 実施形態に係るフレキシブル基板を示す断面図(その1)である。 実施形態に係るフレキシブル基板を示す断面図(その2)である。 実施形態に係るフレキシブル基板の使用形態の一例を示す断面図(その1)である。 実施形態に係るフレキシブル基板の使用形態の一例を示す断面図(その2)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その1)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その2)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その3)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その4)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その5)である。 実施形態に係るフレキシブル基板の製造方法を示す断面図(その6)である。 第1変形例に係るフレキシブル基板を示す断面図である。 第2変形例に係るフレキシブル基板を示す断面図である。 第3変形例に係るフレキシブル基板を示す断面図である。 第4変形例に係るフレキシブル基板を示す断面図である。
本願発明者は、従来の回路基板において、クラックが発生する機構について鋭意検討を行った。この結果、接続領域が折り曲げられ時に樹脂絶縁層に生じる引張応力及び圧縮応力が実装領域にも及ぶが、樹脂絶縁層と半導体素子との間で弾性率が大きく相違するため、はんだ等の接続部材の近傍に大きな応力が作用することが明らかになった。また、接続部材の近傍に作用する応力が実装領域内の回路にも伝達することも明らかになった。
本願発明者による鋭意検討の結果、このような機構で、接続領域が折り曲げられ時に実装領域内に応力が発生し、クラックが発生することが判明した。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
[フレキシブル基板の構造]
まず、実施形態に係るフレキシブル基板の構造ついて説明する。図1は、実施形態に係るフレキシブル基板を示す上面図である。図2及び図3は、実施形態に係るフレキシブル基板を示す断面図である。図2は、図1中のII-II線に沿った断面図に相当し、図3は、図1中のIII-III線に沿った断面図に相当する。
図1及び図2に示すように、実施形態に係るフレキシブル基板1は、第1領域11と、第2領域12と、接続領域10とを有する。第1領域11は、半導体素子(図4参照)等の第1部品が実装される領域であり、第1部品に接続される第1回路11Xを含む。第2領域12は、半導体素子(図4参照)等の第2部品が実装される領域であり、第2部品に接続される第2回路12Xを含む。接続領域10は、第1領域11と第2領域12との間に設けられ、第1回路と第2回路とを接続する第3回路10Xを含む。
詳細は後述するが、第1領域11と接続領域10との間に第1ビア導体が設けられ、第2領域12と接続領域10との間に第2ビア導体が設けられている。第1ビア導体及び第2ビア導体の数は限定されないが、複数の第1ビア導体及び複数の第2ビア導体が設けられていてもよい。
図2及び図3に示すように、フレキシブル基板1は、互いに積層された複数の樹脂絶縁層、例えば3つの第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133を含む。第2樹脂絶縁層132が第1樹脂絶縁層131と第3樹脂絶縁層133との間に設けられている。本開示では、第1樹脂絶縁層131からみて第2樹脂絶縁層132がある側を上側という。但し、フレキシブル基板1は天地逆の状態で用いることができ、又は任意の角度で配置できる。又、平面視とは対象物を第3樹脂絶縁層133の第2樹脂絶縁層132側の面とは反対側の面の法線方向から視ることをいうものとする。第2樹脂絶縁層132が第1樹脂絶縁層131上に設けられ、第3樹脂絶縁層133が第2樹脂絶縁層132上に設けられている。第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133は、例えば、エポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を含む樹脂層である。第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133が、シリカ等のフィラーを含有していてもよい。
フレキシブル基板1は、第1配線層121、第2配線層122、第3配線層123及び第4配線層124を含む。第1配線層121は第1樹脂絶縁層131の下面側に位置し、第2配線層122は第1樹脂絶縁層131と第2樹脂絶縁層132との間に位置し、第3配線層123は第2樹脂絶縁層132と第3樹脂絶縁層133との間に位置し、第4配線層124は第3樹脂絶縁層133の上面側に位置する。第1配線層121は第1樹脂絶縁層131に埋め込まれるようにして形成されていてもよい。第1配線層121、第2配線層122、第3配線層123及び第4配線層124は、例えば、銅を含む導電層である。
第1樹脂絶縁層131に第1配線層121の接続部に到達するビアホール141が形成され、第2配線層122の一部がビアホール141を通じて第1配線層121に接続されている。第2樹脂絶縁層132に第2配線層122の接続部に到達するビアホール142が形成され、第3配線層123の一部がビアホール142を通じて第2配線層122に接続されている。第3樹脂絶縁層133に第3配線層123の接続部に到達するビアホール143が形成され、第4配線層124の一部がビアホール143を通じて第3配線層123に接続されている。
第3樹脂絶縁層133の上面上にソルダレジスト層151が形成され、第1配線層121及び第1樹脂絶縁層131の下面上にソルダレジスト層152が形成されている。ソルダレジスト層151に第4配線層124の接続部に達する開口部144が形成され、ソルダレジスト層152に第1配線層121の接続部に達する開口部145が形成されている。第4配線層124の開口部144から露出する部分と、第1配線層121の開口部145から露出する部分とに表面処理が施されて表面処理層が形成されていてもよい。表面処理層としては、金属層を形成したり、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施して有機被膜を形成したりできる。金属層の例としては、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)、Pd/Au層(Pd層とAu層をこの順番で積層した金属層)、Sn層、Au層、Ag層等を挙げることができる。Ni層に代えて、P又はBを含むNi合金層が用いられてもよい。また、Pd層に代えて、Pを含むPd合金層が用いられてもよい。
第1領域11では、第1配線層121、第2配線層122、第3配線層123及び第4配線層124が第1回路11Xを構成する。第2領域12では、第1配線層121、第2配線層122、第3配線層123及び第4配線層124が第2回路12Xを構成する。接続領域では、第1配線層121、第2配線層122、第3配線層123及び第4配線層124が第3回路10Xを構成する。第3回路10Xは第1回路11X及び第2回路12Xに電気的に接続されており、第1回路11Xと第2回路12Xとは第3回路10Xを介して互いに電気的に接続されている。
なお、接続領域10内には、ビアホール141、142及び143のいずれもが形成されていなくてもよい。接続領域10内では、第1配線層121、第2配線層122、第3配線層123及び第4配線層124が互いに接続されていなくてもよい。接続領域10内では、第1配線層121及び第4配線層124が設けられていなくてもよい。
第1領域11と接続領域10との間に、第1配線層121の一部である第1配線層121Aが設けられ、第2配線層122の一部である第2配線層122Aが設けられ、第3配線層123の一部である第3配線層123Aが設けられ、第4配線層124の一部である第4配線層124Aが設けられている。ただし、第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aは、第1回路11X、第2回路12X及び第3回路10Xから電気的に絶縁されている。
第1領域11と接続領域10との間において、第1樹脂絶縁層131にビアホール141Aが形成され、第2樹脂絶縁層132にビアホール142Aが形成され、第3樹脂絶縁層133にビアホール143Aが形成されている。第2配線層122Aの一部がビアホール141Aを通じて第1配線層121Aに接続され、第3配線層123Aの一部がビアホール142Aを通じて第2配線層122Aに接続され、第4配線層124Aの一部がビアホール143Aを通じて第3配線層123Aに接続されている。第2配線層122Aのビアホール141A内の部分と、第3配線層123Aのビアホール142A内の部分と、第4配線層124Aのビアホール143A内の部分とは第1ビア導体の一例である。
平面視で、ビアホール141A、ビアホール142A及びビアホール143Aが互いに重なり合い、第1領域11と接続領域10との間の第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aによりスタックビア構造が構成されていてもよい。
第2領域12と接続領域10との間に、第1配線層121の一部である第1配線層121Bが設けられ、第2配線層122の一部である第2配線層122Bが設けられ、第3配線層123の一部である第3配線層123Bが設けられ、第4配線層124の一部である第4配線層124Bが設けられている。ただし、第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bは、第1回路11X、第2回路12X及び第3回路10Xから電気的に絶縁されている。
第2領域12と接続領域10との間において、第1樹脂絶縁層131にビアホール141Bが形成され、第2樹脂絶縁層132にビアホール142Bが形成され、第3樹脂絶縁層133にビアホール143Bが形成されている。第2配線層122Bの一部がビアホール141Bを通じて第1配線層121Bに接続され、第3配線層123Bの一部がビアホール142Bを通じて第2配線層122Bに接続され、第4配線層124Bの一部がビアホール143Bを通じて第3配線層123Bに接続されている。第2配線層122Bのビアホール141B内の部分と、第3配線層123Bのビアホール142B内の部分と、第4配線層124Bのビアホール143B内の部分とは第2ビア導体の一例である。
平面視で、ビアホール141B、ビアホール142B及びビアホール143Bが互いに重なり合い、第2領域12と接続領域10との間の第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bによりスタックビア構造が構成されていてもよい。
第1領域11と接続領域10との間において、ソルダレジスト層151に第4配線層124Aの接続部に達する開口部144Aが形成され、ソルダレジスト層152に第1配線層121Aの接続部に達する開口部145Aが形成されていてもよい。
[フレキシブル基板の作用効果]
次に、フレキシブル基板1の作用効果について説明する。フレキシブル基板1は、第1領域11に第1部品が実装され、第2領域12に第2部品が実装されて使用される。図4及び図5は、実施形態に係るフレキシブル基板1の使用形態の一例を示す断面図である。図4及び図5に示す構造は半導体装置の一例である。
図4に示すように、第1領域11に、集積回路(integrated circuit:IC)チップ等の半導体素子210が実装される。半導体素子210は複数の外部接続端子211を備えており、外部接続端子211と第4配線層124の開口部144から露出した部分とがはんだ等の接続部材212を用いて接続される。また、半導体素子210とソルダレジスト層151との間にアンダーフィル213が設けられてもよい。半導体素子210は第1部品の一例である。
図4に示すように、第2領域12にICチップ等の半導体素子220が実装される。半導体素子220は複数の外部接続端子221を備えており、外部接続端子221と第4配線層124の開口部144から露出した部分とがはんだ等の接続部材222を用いて接続される。また、半導体素子220とソルダレジスト層151との間にアンダーフィル223が設けられてもよい。半導体素子220は第2部品の一例である。
図5に示すように、フレキシブル基板1は、第1領域11に第1部品が実装され、第2領域12に第2部品が実装された後、接続領域10を折り曲げて使用することができる。
図5には、ソルダレジスト層151を外側、ソルダレジスト層152を内側にしてフレキシブル基板1が折り曲げられた状態を示してある。この場合、接続領域10内において、概ね、フレキシブル基板1の主面に平行な方向で、第1樹脂絶縁層131に圧縮方向の応力が作用し、第3樹脂絶縁層133に引張方向の応力が作用し、第2樹脂絶縁層132にこれらの応力に釣り合う応力が作用し、接続領域10内で第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133が伸縮する。
本実施形態では、接続領域10と第1領域11との間に第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aが設けられ、第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aの弾性率は第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133の弾性率よりも大きい。つまり、第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aは、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133よりも変形しにくい。従って、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133が伸縮しても、第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aにより第1領域11内の歪が緩和される。
同様に、接続領域10と第2領域12との間に第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bが設けられ、第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bの弾性率は第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133の弾性率よりも大きい。つまり、第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bは、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133よりも変形しにくい。従って、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133が伸縮しても、第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bにより第2領域12内の歪が緩和される。
従って、接続領域10が折り曲げられても、接続部材212の近傍及び接続部材222の近傍でのクラックを抑制することができ、第1回路11X及び第2回路12X内でのクラックを抑制することができる。
また、ソルダレジスト層151に開口部144A及び144Bが形成され、ソルダレジスト層152に開口部145A及び145Bが形成されているため、接続領域10内のソルダレジスト層151及び152に生じた伸縮の影響が第1領域11及び第2領域12に及びにくい。
また、第1ビア導体に含まれる第1配線層121A、第2配線層122A、第3配線層123A及び第4配線層124Aのいずれかにクラックが生じたとしても、第1ビア導体は第1回路11X、第2回路12X及び第3回路10Xから電気的に絶縁されているため、図5に示す半導体装置の電気的特性には影響が及びにくい。同様に、第2ビア導体に含まれる第1配線層121B、第2配線層122B、第3配線層123B及び第4配線層124Bのいずれかにクラックが生じたとしても、第2ビア導体は第1回路11X、第2回路12X及び第3回路10Xから電気的に絶縁されているため、図5に示す半導体装置の電気的特性には影響が及びにくい。
半導体素子210及び220は、ICチップに限定されず、メモリチップ又はコンデンサ等が用いられてもよい。また、第1部品及び第2部品は半導体素子等の電子部品に限定されず、コネクタ等が第1部品又は第2部品として用いられてもよい。
[フレキシブル基板の製造方法]
次に、フレキシブル基板1の製造方法について説明する。図6~図11は、実施形態に係るフレキシブル基板の製造方法を示す断面図である。
先ず、図6(a)に示すように、支持体110を準備する。支持体110としては、例えば、基材111と、基材111の主面に形成された銅箔112とを備える銅張積層板を用いる。基材111と銅箔112との間に接着層が設けられていてもよい。基材111としては、例えば、ガラス繊維やアラミド繊維等の織布や不織布(図示せず)にエポキシ系樹脂等の絶縁樹脂を含侵させたものを用いることができる。
次に、図6(b)に示すように、銅箔112上に第1配線層121を形成する。第1配線層121は、第1領域11と接続領域10との間に位置し、他の部分から独立する第1配線層121Aと、第2領域12と接続領域10との間に位置し、他の部分から独立する第1配線層121Bとを含むように形成する。第1配線層121は、例えばセミアディティブ(Semi Additive Process:SAP)法により形成することができる。例えば、銅箔112の表面に、所望の位置に開口部を有するレジスト層を形成する。開口部は、第1配線層121に対応する部分の銅箔112を露出するように形成される。レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。続いて、レジスト層をめっきマスクとして、銅箔112の表面に、銅箔112をめっき給電層に利用する電解めっき(電解銅めっき)を施し、第1配線層121を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去する。
次に、図7(a)に示すように、銅箔112上に第1配線層121を覆うようにして未硬化の樹脂フィルムを貼付し、加熱処理して硬化させることにより、第1樹脂絶縁層131を形成する。第1樹脂絶縁層131は、エポキシ樹脂又はポリイミド樹脂等の絶縁樹脂から形成される。液状樹脂を塗布することにより、第1樹脂絶縁層131を形成してもよい。
次に、図7(b)に示すように、第1樹脂絶縁層131をレーザで加工することにより、第1配線層121の接続部に到達するビアホール141を第1樹脂絶縁層131に形成する。ビアホール141の形成後に、必要に応じてデスミア処理を行ってもよい。ビアホール141は、第1配線層121Aの接続部に到達するビアホール141Aと、第1配線層121Bの接続部に到達するビアホール141Bとを含むように形成する。
次に、図8(a)に示すように、ビアホール141内のビア導体を介して第1配線層121に接続される第2配線層122を第1樹脂絶縁層131上に形成する。第2配線層122は、ビアホール141A内のビア導体を介して第1配線層121Aに接続される第2配線層122Aと、ビアホール141B内のビア導体を介して第1配線層121Bに接続される第2配線層122Bとを含むように形成する。第2配線層122A及び第2配線層122Bは、第2配線層122の他の部分から電気的に絶縁されるように形成する。第2配線層122は、例えばセミアディティブ法により形成することができる。例えば、まず、第1樹脂絶縁層131の表面にシード層を無電解めっき法により形成する。シード層上に所定の箇所に開口部を有するレジスト層を形成する。レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。続いて、レジスト層をめっきマスクとし、シード層をめっき給電層に利用する電解めっき(電解銅めっき)を施し、電解めっき層を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去し、電解めっき層をエッチングマスクとして不要なシード層を除去する。これにより、第2配線層122が形成される。第2配線層122をサブトラクティブ法により形成してもよい。
次に、図8(b)に示すように、第1樹脂絶縁層131上に第2配線層122を覆うように第2樹脂絶縁層132を形成する。第2樹脂絶縁層132は、第1樹脂絶縁層131と同様の方法で形成することができる。
次に、図9(a)に示すように、第2配線層122の接続部に到達するビアホール142を第2樹脂絶縁層132に形成する。ビアホール142は、第2配線層122Aの接続部に到達するビアホール142Aと、第2配線層122Bの接続部に到達するビアホール142Bとを含むように形成する。ビアホール142は、ビアホール141と同様の方法で形成することができる。ビアホール142の形成後に、必要に応じてデスミア処理を行ってもよい。更に、ビアホール142内のビア導体を介して第2配線層122に接続される第3配線層123を第2樹脂絶縁層132上に形成する。第3配線層123は、ビアホール142A内のビア導体を介して第2配線層122Aに接続される第3配線層123Aと、ビアホール142B内のビア導体を介して第2配線層122Bに接続される第3配線層123Bとを含むように形成する。第3配線層123A及び第3配線層123Bは、第3配線層123の他の部分から電気的に絶縁されるように形成する。第3配線層123は、第2配線層122と同様の方法で形成することができる。
次に、図9(b)に示すように、第2樹脂絶縁層132上に第3配線層123を覆うように第3樹脂絶縁層133を形成する。第3樹脂絶縁層133は、第1樹脂絶縁層131と同様の方法で形成することができる。
次に、図10(a)に示すように、第3配線層123の接続部に到達するビアホール143を第3樹脂絶縁層133に形成する。ビアホール143は、第3配線層123Aの接続部に到達するビアホール143Aと、第3配線層123Bの接続部に到達するビアホール143Bとを含むように形成する。ビアホール143は、ビアホール141と同様の方法で形成することができる。ビアホール143の形成後に、必要に応じてデスミア処理を行ってもよい。更に、ビアホール143内のビア導体を介して第3配線層123に接続される第4配線層124を第3樹脂絶縁層133上に形成する。第4配線層124は、ビアホール143A内のビア導体を介して第3配線層123Aに接続される第4配線層124Aと、ビアホール143B内のビア導体を介して第3配線層123Bに接続される第4配線層124Bとを含むように形成する。第4配線層124A及び第4配線層124Bは、第4配線層124の他の部分から電気的に絶縁されるように形成する。第4配線層124は、第2配線層122と同様の方法で形成することができる。
次に、図10(b)に示すように、第3樹脂絶縁層133上にソルダレジスト層151を形成する。その後、ソルダレジスト層151に第4配線層124の接続部に達する開口部144を形成する。開口部144は、第4配線層124Aの接続部に到達する開口部144Aと、第4配線層124Bの接続部に到達する開口部144Bとを含むように形成する。
ソルダレジスト層151は、感光性のエポキシ樹脂又はアクリル樹脂等の絶縁樹脂から形成される。樹脂フィルムの貼り付け又は液状樹脂の塗布により、ソルダレジスト層151を形成してもよい。開口部144は、露光及び現像により形成することができる。ソルダレジスト層151に非感光性のエポキシ樹脂又はポリイミド樹脂等の絶縁樹脂を用いてもよい。この場合、開口部144は、レーザ加工又はブラスト処理により形成することができる。
次に、図11(a)に示すように、支持体110を第1配線層121及び第1樹脂絶縁層131から剥離する。
次に、図11(b)に示すように、第1配線層121及び第1樹脂絶縁層131の露出した面上にソルダレジスト層152を形成する。その後、ソルダレジスト層152に第1配線層121の接続部に達する開口部145を形成する。開口部145は、第1配線層121Aの接続部に到達する開口部145Aと、第1配線層121Bの接続部に到達する開口部145Bとを含むように形成する。ソルダレジスト層152は、ソルダレジスト層151と同様の方法で形成することができ、開口部145は、開口部144と同様の方法で形成することができる。
このようにして、実施形態に係るフレキシブル基板1を製造することができる。
なお、支持体110の剥離後にソルダレジスト層152を形成するのではなく、第1配線層121Aの形成前にソルダレジスト層152を支持体110上に形成しておき、ソルダレジスト層152上に第1配線層121A等を形成するようにしてもよい。
[第1変形例]
次に、第1変形例について説明する。図12は、第1変形例に係るフレキシブル基板を示す断面図である。
図12に示すように、第1変形例に係るフレキシブル基板1Aでは、ソルダレジスト層151に開口部144A及び144Bが形成されておらず、ソルダレジスト層152に開口部145A及び145Bが形成されていない。
他の構成は実施形態と同様である。
第1変形例によっても、接続領域10が折り曲げられても、接続部材212の近傍及び接続部材222の近傍でのクラックを抑制することができ、第1回路11X及び第2回路12X内でのクラックを抑制することができる。
例えば、ソルダレジスト層151及び152が、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133よりも変形しやすい場合に第1変形例を適用してもよい。
[第2変形例]
次に、第2変形例について説明する。図13は、第2変形例に係るフレキシブル基板を示す断面図である。
図13に示すように、第2変形例に係るフレキシブル基板1Bでは、ソルダレジスト層151及び152が第1領域11及び第2領域12に設けられているが、接続領域10には設けられていない。ソルダレジスト層151及び152は、第1領域11と接続領域10との間の第1ビア導体が設けられた領域及び第2領域12と接続領域10との間の第2ビア導体が設けられた領域にも設けられていなくてもよい。
他の構成は実施形態と同様である。
第2変形例によっても、接続領域10が折り曲げられても、接続部材212の近傍及び接続部材222の近傍でのクラックを抑制することができ、第1回路11X及び第2回路12X内でのクラックを抑制することができる。
接続領域10が折り曲げられると、ソルダレジスト層151及び152も伸縮し、その影響が第1領域11及び第2領域12に及ぶおそれがある。接続領域10内にソルダレジスト層151及び152が設けられていなければ、ソルダレジスト層151の変形の影響を防止することができる。
なお、ソルダレジスト層151が、接続領域10、第1領域11と接続領域10との間の第1ビア導体が設けられた領域及び第2領域12と接続領域10との間の第2ビア導体が設けられた領域に形成されず、ソルダレジスト層152が実施形態と同様に形成されていてもよい。逆に、ソルダレジスト層152が、接続領域10、第1領域11と接続領域10との間の第1ビア導体が設けられた領域及び第2領域12と接続領域10との間の第2ビア導体が設けられた領域に形成されず、ソルダレジスト層151が実施形態と同様に形成されていてもよい。すなわち、ソルダレジスト層151、152の一方が、接続領域10、第1領域11と接続領域10との間の第1ビア導体が設けられた領域及び第2領域12と接続領域10との間の第2ビア導体が設けられた領域に形成され、他方が形成されていなくてもよい。
例えば、第1樹脂絶縁層131が外側、第3樹脂絶縁層133が内側となるように接続領域10が折り曲げられる場合、ソルダレジスト層151及び152が、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133よりも変形しやすいのであれば、接続領域10にソルダレジスト層151のみを設けるようにしてもよい。逆に、ソルダレジスト層151及び152が、第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133よりも変形しにくいのであれば、接続領域10にソルダレジスト層152のみを設けるようにしてもよい。
[第3変形例]
次に、第3変形例について説明する。図14は、第3変形例に係るフレキシブル基板を示す断面図である。
実施形態に係るフレキシブル基板1では、図2に示すように、第2配線層122A、第3配線層123A及び第4配線層124Aのビア導体が平面視で第1配線層121Aと重なり合う。すなわち、スタックビア構造が構成されている。これに対し、第3変形例に係るフレキシブル基板1Cでは、図14に示すように、一部のビア導体が、平面視で第1配線層121Aからずれた位置に設けられている。つまり、第3変形例では、スタックビア構造が構成されていない。
他の構成は実施形態と同様である。
第3変形例によっても、接続領域10が折り曲げられても、接続部材212の近傍及び接続部材222の近傍でのクラックを抑制することができ、第1回路11X内でのクラックを抑制することができる。
なお、第2ビア導体においても、スタックビア構造が構成されていなくても、第2回路12X内でのクラックを抑制することができる。
[第4変形例]
次に、第4変形例について説明する。図15は、第4変形例に係るフレキシブル基板を示す断面図である。
実施形態に係るフレキシブル基板1では、図2に示すように、第1配線層121Aに第2配線層122Aが接続され、第2配線層122Aに第3配線層123Aが接続され、第3配線層123Aに第4配線層124Aが接続されている。これに対し、第4変形例に係るフレキシブル基板1Dでは、図15に示すように、第2樹脂絶縁層132にビアホール142Bが形成されておらず、第3配線層123Aが第2配線層122Aに接続されていない。
他の構成は実施形態と同様である。
第1樹脂絶縁層131、第2樹脂絶縁層132及び第3樹脂絶縁層133のうちで、接続領域10が折り曲げられた時に最も大きく変形する層は、外側に位置する第1樹脂絶縁層131及び第3樹脂絶縁層133である。従って、第2配線層122A及び第4配線層124Aにビア導体が設けられていれば、第3配線層123Aにビア導体が設けられていなくても、第1領域11内での歪を緩和することができる。このため、第4変形例によっても、接続領域10が折り曲げられても、接続部材212の近傍及び接続部材222の近傍でのクラックを抑制することができ、第1回路11X内でのクラックを抑制することができる。
また、必ずしも最表層に位置する絶縁層である第2配線層122A、第4配線層124Aの両方内にビア導体が設けられている必要はなく、いずれか一方内にビア導体が設けられていればよい。この場合、接続領域10が折り曲げられた際に、最も外側に位置する絶縁層内にビア導体が設けられていることが好ましい。
なお、第2ビア導体においても、第3配線層123Bにビア導体が設けられていなくても、第2回路12X内でのクラックを抑制することができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
1、1A、1B、1C、1D:フレキシブル基板
10:接続領域
10X:第3回路
11:第1領域
11X:第1回路
12:第2領域
12X:第2回路
121、121A、121B:第1配線層
122、122A、122B:第2配線層
123、123A、123B:第3配線層
124、124A、124B:第4配線層
131:第1樹脂絶縁層
132:第2樹脂絶縁層
133:第3樹脂絶縁層
210、220:半導体素子

Claims (9)

  1. 第1部品に接続される第1回路を含む第1領域と、
    第2部品に接続される第2回路を含む第2領域と、
    前記第1領域と前記第2領域との間に設けられ、前記第1回路と前記第2回路とを接続する第3回路を含む接続領域と、
    前記第1領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第1ビア導体と、
    前記第2領域と前記接続領域との間に設けられ、前記第1回路、前記第2回路及び前記第3回路から電気的に絶縁された第2ビア導体と、
    を有することを特徴とするフレキシブル基板。
  2. 前記接続領域が曲げられて使用されることを特徴とする請求項1に記載のフレキシブル基板。
  3. 前記第1回路、前記第2回路、前記第3回路、前記第1ビア導体及び前記第2ビア導体を内部に含む複数の絶縁層を有し、
    前記第1ビア導体及び前記第2ビア導体は、少なくとも前記複数の絶縁層のうちで最表層に位置する絶縁層のいずれか一方内に設けられていることを特徴とする請求項1又は2に記載のフレキシブル基板。
  4. 前記第1ビア導体及び前記第2ビア導体は、前記接続領域が折り曲げられた際に、最も外側に位置する絶縁層内に設けられていることを特徴とする請求項3に記載のフレキシブル基板。
  5. 前記第1ビア導体は、前記複数の絶縁層のすべての絶縁層内に設けられており、前記絶縁層の厚さ方向で互いに接続されていることを特徴とする請求項3又は4に記載のフレキシブル基板。
  6. 前記第2ビア導体は、前記複数の絶縁層のすべての絶縁層内に設けられており、前記絶縁層の厚さ方向で互いに接続されていることを特徴とする請求項5に記載のフレキシブル基板。
  7. 前記第1領域及び前記第2領域を覆うソルダレジスト層を有し、
    前記接続領域は前記ソルダレジスト層から露出していることを特徴とする請求項1乃至6のいずれか1項に記載のフレキシブル基板。
  8. 前記接続領域に、前記第3回路に接続されるビア導体が設けられていないことを特徴とする請求項1乃至7のいずれか1項に記載のフレキシブル基板。
  9. 請求項1乃至8のいずれか1項に記載のフレキシブル基板と、
    前記第1領域に実装され、前記第1回路に接続された第1部品と、
    前記第2領域に実装され、前記第2回路に接続された第2部品と、
    を有することを特徴とする半導体装置。
JP2020180721A 2020-10-28 2020-10-28 フレキシブル基板及び半導体装置 Pending JP2022071652A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020180721A JP2022071652A (ja) 2020-10-28 2020-10-28 フレキシブル基板及び半導体装置
US17/450,579 US11605585B2 (en) 2020-10-28 2021-10-12 Flexible substrate and semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020180721A JP2022071652A (ja) 2020-10-28 2020-10-28 フレキシブル基板及び半導体装置

Publications (2)

Publication Number Publication Date
JP2022071652A true JP2022071652A (ja) 2022-05-16
JP2022071652A5 JP2022071652A5 (ja) 2023-10-11

Family

ID=81257082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020180721A Pending JP2022071652A (ja) 2020-10-28 2020-10-28 フレキシブル基板及び半導体装置

Country Status (2)

Country Link
US (1) US11605585B2 (ja)
JP (1) JP2022071652A (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6444921B1 (en) * 2000-02-03 2002-09-03 Fujitsu Limited Reduced stress and zero stress interposers for integrated-circuit chips, multichip substrates, and the like
JP2008112849A (ja) * 2006-10-30 2008-05-15 Toshiba Corp プリント配線板、プリント配線板の屈曲加工方法および電子機器
TWI365524B (en) * 2007-10-04 2012-06-01 Unimicron Technology Corp Stackable semiconductor device and fabrication method thereof
WO2012093462A1 (ja) * 2011-01-07 2012-07-12 パナソニック株式会社 光電気複合フレキシブル配線板
CN204425813U (zh) 2012-12-29 2015-06-24 株式会社村田制作所 电路基板
US20150373830A1 (en) * 2014-06-19 2015-12-24 Kabushiki Kaisha Toshiba Composite substrate including foldable portion
JP6470524B2 (ja) * 2014-08-12 2019-02-13 日本メクトロン株式会社 伸縮性フレキシブルプリント基板および伸縮性フレキシブルプリント基板の製造方法
CN211909269U (zh) * 2017-11-16 2020-11-10 株式会社村田制作所 树脂多层基板、电子部件及其安装构造

Also Published As

Publication number Publication date
US20220130739A1 (en) 2022-04-28
US11605585B2 (en) 2023-03-14

Similar Documents

Publication Publication Date Title
US9363891B2 (en) Printed wiring board and method for manufacturing the same
US9084381B2 (en) Method for manufacturing flex-rigid wiring board
KR101985020B1 (ko) 배선기판의 제조방법
US8181342B2 (en) Method for manufacturing a coreless packaging substrate
CN1882224B (zh) 配线基板及其制造方法
JP4361826B2 (ja) 半導体装置
WO2010007704A1 (ja) フレックスリジッド配線板及び電子デバイス
TW200938020A (en) Part built-in wiring board, and manufacturing method for the part built-in wiring board
JP2013150013A (ja) 半導体装置
JP5096855B2 (ja) 配線基板の製造方法及び配線基板
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
JP2008085089A (ja) 樹脂配線基板および半導体装置
US20090095508A1 (en) Printed circuit board and method for manufacturing the same
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
KR101109261B1 (ko) 인쇄회로기판 및 그 제조방법
KR20160149612A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP6669330B2 (ja) 電子部品内蔵型印刷回路基板及びその製造方法
KR20090037811A (ko) 배선 기판
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
US11019722B2 (en) Wiring substrate
JP6798076B2 (ja) エンベデッド基板及びエンベデッド基板の製造方法
KR101167453B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP7148278B2 (ja) 配線基板及びその製造方法
JP2022071652A (ja) フレキシブル基板及び半導体装置
JP2015195308A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231002

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240617