JP2022055716A - セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】 内部電極層の高連続率を実現することができるセラミック電子部品およびその製造方法を提供する。
【解決手段】 セラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、複数の前記内部電極層が、対向する２端面の少なくともいずれか一方に露出するように形成された積層チップを備え、前記内部電極層には、前記２端面が対向する方向と前記複数の内部電極層が積層される方向で形成される断面において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように設けられていることを特徴とする。
【選択図】 図５
【解決手段】 セラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、複数の前記内部電極層が、対向する２端面の少なくともいずれか一方に露出するように形成された積層チップを備え、前記内部電極層には、前記２端面が対向する方向と前記複数の内部電極層が積層される方向で形成される断面において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように設けられていることを特徴とする。
【選択図】 図５
Description
本発明は、セラミック電子部品およびその製造方法に関する。
積層セラミックコンデンサなどのセラミック電子部品が開発されている（例えば、特許文献１，２参照）。電子機器の小型化に伴い、電子機器に搭載されるセラミック電子部品についても、さらなる小型化が求められている。セラミック電子部品の基本特性である容量値は、誘電率が同等の誘電体材料を用いた場合に、誘電体層の厚さ、誘電体層の面積、および誘電体層の積層数で規定される。セラミック電子部品では、誘電体層とほぼ同数の内部電極層が設けられており、体積に占める内部電極層の割合が大きくなっている。制限された体積からより大きな容量を取り出すためには、内部電極層を薄くし、内部電極層の積層数を多くすることが望まれる。
しかしながら、内部電極層を薄くすると、内部電極層の連続率が低下するおそれがある。
本発明は、上記課題に鑑みなされたものであり、内部電極層の高連続率を実現することができるセラミック電子部品およびその製造方法を提供することを目的とする。
本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、複数の前記内部電極層が、対向する２端面の少なくともいずれか一方に露出するように形成された積層チップを備え、前記内部電極層には、前記２端面が対向する方向と前記複数の内部電極層が積層される方向で形成される断面において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように設けられていることを特徴とする。
上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３％以上、９０％以下であってもよい。
上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、１５％以上、８０％以下であってもよい。
上記セラミック電子部品において、前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３０％以上、６５％以下であってもよい。
上記セラミック電子部品において、前記空隙と前記誘電体層との最短距離は、積層方向における前記空隙の長さよりも大きくてもよい。
上記セラミック電子部品において、積層方向における前記空隙の長さは、０．０３μｍ以上、０．８μｍ以下であってもよい。
上記セラミック電子部品において、前記２端面が対向する方向における前記空隙の長さは、０．０３μｍ以上、５．０μｍ以下であってもよい。
本発明に係るセラミック電子部品の製造方法は、誘電体グリーンシートに、真空成膜プロセスによって内部電極パターンを成膜することによって積層単位を形成する工程と、前記誘電体グリーンシート同士が対向して貼り合わされ、かつ前記内部電極パターン同士が対向して貼り合わされるように、前記積層単位を積層することで積層体を形成する工程と、前記積層体を略直方体形状にカットし、前記内部電極パターンを、対向する２端面の少なくともいずれか一方に露出させる工程と、前記積層体を焼成する工程と、を含み、前記内部電極パターンから得られる内部電極層において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように、前記焼成する工程の条件を調整することを特徴とする。
本発明によれば、内部電極層の高連続率を実現することができるセラミック電子部品およびその製造方法を提供することができる。
以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。
積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。１層あたりの誘電体層１１の厚みは、例えば、０．０１μｍ以上５．０μｍ以下であり、または０．１μｍ以上３．０μｍ以下であり、または０．２μｍ以上１．０μｍ以下である。
誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を主相とするセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。本実施形態においては、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム）を用いる。誘電体層１１は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とするセラミック原材料粉末を含む誘電体材料を焼成することによって得られる。
図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。
外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、電気容量を生じない領域である。
図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。
電子機器の小型化に伴い、電子機器に搭載される積層セラミックコンデンサ１００についても、さらなる小型化が求められている。積層セラミックコンデンサ１００の基本特性である容量値は、誘電率が同等の誘電体材料を用いた場合に、誘電体層１１の厚さ、誘電体層１１の面積、および誘電体層１１の積層数で規定される。積層セラミックコンデンサ１００では、誘電体層１１とほぼ同数の内部電極層１２が設けられており、体積に占める内部電極層１２の割合が大きくなっている。制限された体積からより大きな容量を取り出すためには、内部電極層１２を薄くし、内部電極層１２の積層数を多くすることが望まれる。
しかしながら、内部電極層１２を薄くすると、内部電極層１２の連続率が低下するおそれがある。図４は、連続率を表す図である。図４で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。
本実施形態に係る積層セラミックコンデンサ１００は、内部電極層１２の高連続率を実現することができる構成を有している。以下、詳細について説明する。
図５（ａ）は、Ｘ軸およびＺ軸によって構成されるＸＺ平面の断面における内部電極層１２の拡大図である。図５（ａ）で例示するように、内部電極層１２には、Ｘ軸方向に沿って間隔を空けて並ぶように、内部電極層１２内で閉塞された複数の空隙１７が設けられている。例えば、Ｚ軸方向における各空隙１７の中央位置がＸ軸方向に沿って並んでいる。例えば、前記空隙１７の中央位置は内部電極層１２をＺ軸方向に５等分したとき中央の１／５の領域内にあればよい。空隙１７は、自由面が塑性変形することで応力を緩和する作用を有している。特に、積層チップ１０を焼成する際の誘電体層１１と内部電極層１２との間の熱収縮差に起因する応力を緩和することができる。Ｘ軸方向に沿って複数の空隙１７が設けられることによって、Ｘ軸方向の広い範囲にわたって応力を緩和することができる。それにより、内部電極層１２の途切れが抑制され、内部電極層１２の高連続率を実現することができる。
なお、空隙１７が内部電極層１２内で閉塞していることにより、空隙１７は誘電体層１１に対して露出しなくなる。空隙１７が誘電体層１１に対して露出しないことで、容量値の低下を抑制することができる。また、空隙１７と誘電体層１１のセラミックとが接しないため、セラミックに応力が集中せずに、デラミネーション、クラックなどが抑制され、誘電体層１１の信頼性が向上する。
例えば、複数の空隙１７は、内部電極層１２の厚み方向の中央部２０％から８０％の範囲で、Ｘ軸方向に沿って並んでいる。または、複数の空隙１７は、内部電極層１２の厚み方向の中央部３０％から７０％の範囲で、Ｘ軸方向に沿って並んでいる。または、複数の空隙１７は、内部電極層１２の厚み方向の中央部４０％から６０％の範囲で、Ｘ軸方向に沿って並んでいる。
図５（ｂ）は、空隙１７に関係する各サイズについて説明するための図である。図５（ｂ）で例示するように、内部電極層１２の厚みを、寸法１とする。空隙１７と、誘電体層１１との最短距離を、寸法２とする。Ｘ軸方向における空隙１７の長さを、寸法３とする。Ｚ軸方向における空隙１７の長さを、寸法４とする。Ｘ軸方向において隣接する空隙１７との間隔を、寸法５とする。
寸法１～寸法５は、内部電極層１２の断面のＳＥＭ写真を用いて測定することができる。寸法１～寸法５として、それぞれの定義される方向に応じてＸ軸方向、Ｙ軸方向、Ｚ軸方向に沿って、最大値となる長さを採用する。必要に応じてＩｍａｇｅＪなどの画像解析ソフトを使用してもよい。
内部電極層１２において、各空隙１７のＸ軸方向における合計長さ（各空隙１７の寸法３の合計）が小さすぎると、十分に応力が緩和されないおそれがある。そこで、本実施形態においては、内部電極層１２のＸ軸方向の長さに対する、各空隙１７のＸ軸方向における合計長さの割合（存在率）に下限を設けることが好ましい。例えば、当該存在率は、３％以上であることが好ましく、１５％以上であることがより好ましく、３０％以上であることがさらに好ましい。一方、当該存在率が大きすぎると、内部電極層１２が層内で剥離してしまうなどの不具合が生じるおそれがある。そこで、当該存在率に上限を設けることが好ましい。例えば、当該存在率は、９０％以下であることが好ましく、８０％以下であることがより好ましく、６５％以下であることがさらに好ましい。
空隙１７は、内部電極層１２において、Ｚ軸方向の略中央に位置していることが好ましい。この場合、寸法２＞寸法４の関係を実現することができる。この関係が実現されることで、最低限の電極厚さで、誘電体層１１と接触する電極厚さを保ちながら応力緩和のための空隙を形成できるため、積層数を増やして容量値を大きくすることができる。
寸法１は、例えば、０．０１μｍ以上５．０μｍ以下であり、０．０５μｍ以上３．０μｍ以下であり、０．１μｍ以上１．０μｍ以下である。内部電極層１２がこのように薄層化されていても、空隙１７を設けることで、高連続率を実現することができる。
寸法４が小さすぎると、応力緩和に寄与する空隙のＺ軸方向の寸法が短くなるため内部応力によってクラックが発生するなどの不具合が生じるおそれがある。そこで、寸法４に下限を設けることが好ましい。例えば、寸法４は、０．０３μｍ以上であることが好ましく、０．０５μｍ以上であることがより好ましく、０．０６μｍ以上であることがさらに好ましい。一方、寸法４が大きすぎると、積層体における内部電極層数と誘電体層数が少なくなるため、容量値の確保が難しくなるおそれがある。そこで、寸法４に上限を設けることが好ましい。例えば、寸法４は、０．８μｍ以下であることが好ましく、０．５μｍ以下であることがより好ましく、０．４μｍ以下であることがさらに好ましい。
寸法３が小さすぎると、応力緩和に寄与する空隙のＸ軸方向の寸法が短くなるため、内部応力によってクラックが発生するなどの不具合が生じるおそれがある。そこで、寸法３に下限を設けることが好ましい。例えば、寸法４は、０．０３μｍ以上であることが好ましく、０．０５μｍ以上であることがより好ましく、０．０８μｍ以上であることがさらに好ましい。一方、寸法３が大きすぎると、内部電極層が層内で剥離してしまうなどの不具合が生じるおそれがある。そこで、寸法３に上限を設けることが好ましい。例えば、寸法３は、５．０μｍ以下であることが好ましく、３．０μｍ以下であることがより好ましく、２．０μｍ以下であることがさらに好ましい。
続いて、積層セラミックコンデンサ１００の製造方法について説明する。図６は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、バナジウム（Ｖ）、クロム（Ｃｒ）、希土類元素(イットリウム（Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト（Ｃｏ）、ニッケル、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。
例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。
（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に例えば厚み０．５μｍ以上１．０μｍ以下の誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に例えば厚み０．５μｍ以上１．０μｍ以下の誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
次に、図７（ａ）で例示するように、誘電体グリーンシート５２上に、真空成膜プロセスによって内部電極パターン５３を成膜する。図７（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。真空成膜手法は、特に限定されるものではないが、例えば、スパッタリング、蒸着などを用いることができる。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。
次に、誘電体グリーンシート５２を基材５１から剥がしつつ、積層単位を積層する。図７（ｂ）で例示するように、誘電体グリーンシート５２同士が対向して貼り合わされるように、かつ内部電極パターン５３同士が対向して貼り合わされるように、積層単位を積層する。
次に、積層単位が積層されることで得られた積層体の上下にカバーシートを所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図７（ｂ）の例では、点線に沿ってカットする。カバーシートは、誘電体グリーンシート５２と同じ成分であってもよく、添加化合物が異なっていてもよい。
（焼成工程）
このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層セラミックコンデンサ１００が得られる。なお、２層の誘電体グリーンシート５２から１層の誘電体層１１が得られる。２層の内部電極パターン５３から１層の内部電極層１２が得られる。
このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層セラミックコンデンサ１００が得られる。なお、２層の誘電体グリーンシート５２から１層の誘電体層１１が得られる。２層の内部電極パターン５３から１層の内部電極層１２が得られる。
（再酸化処理工程）
その後、Ｎ２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。
その後、Ｎ２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。
（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。
本実施形態に係る製造方法によれば、誘電体グリーンシート５２上に真空成膜プロセスで内部電極パターン５３を成膜することから、誘電体グリーンシート５２と内部電極パターン５３との密着性を向上させることができる。例えば、誘電体グリーンシート５２上に金属粉末を印刷する場合と比較して、密着性を向上させることができる。それにより、デラミネーションが抑制され、内部電極層１２の球状化が抑制され、内部電極層１２の高連続率を実現することができる。ここでのデラミネーションとは、誘電体グリーンシート５２および内部電極パターン５３を同時焼成するときに両者の界面に沿って剥離が生じることである。また、２層の内部電極パターン５３を貼り合わせることから、図５（ａ）で例示したように、内部電極層１２のＺ軸方向の略中央において、Ｘ軸方向に沿って複数の空隙１７が間隔を空けて並ぶようになる。それにより、積層チップ１０を焼成する際の誘電体層１１と内部電極層１２との間の熱収縮差に起因する応力を緩和することができる。その結果、内部電極層１２の途切れが抑制され、内部電極層１２の高連続率を実現することができる。
また、２層の内部電極パターン５３から１層の内部電極層１２を形成することから、内部電極パターン５３の成膜厚みを内部電極層１２の厚みの半分程度とすることができる。この場合、１層の内部電極パターン５３を成膜するための時間が短縮化されるため、誘電体グリーンシート５２が真空プロセスにおける低圧高温雰囲気に晒される時間が短縮される。それにより、誘電体グリーンシート５２からのバインダなどの有機溶媒の蒸発量を抑制することができる。
また、誘電体グリーンシート５２は一方の面がＰＥＴフィルムに覆われて扱われ、他方の面はＰＥＴフィルムに覆われていないので、両面間で揮発する溶剤量や密度などに差異が生じ表面の状態が異なっている。本実施形態に係る製造方法によれば、積層後の状態において誘電体グリーンシート５２の両面に内部電極パターン５３を形成せず、上面にのみ内部電極パターン５３を形成しているため、この密着条件に合わせてデラミネーションが発生しないように焼成温度プロファイルを調整すればよく、温度条件幅が広くなる。また、このように製造された積層セラミックコンデンサは、デラミネーションが生じにくい信頼性の高い製品とすることができる。
なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。
以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。
（実施例１）
チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてＰＥＴの基材上に誘電体グリーンシートを塗工した。誘電体グリーンシートの厚みは、０．６μｍとした。
チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてＰＥＴの基材上に誘電体グリーンシートを塗工した。誘電体グリーンシートの厚みは、０．６μｍとした。
次に、誘電体グリーンシート上に、スパッタリングによって内部電極パターンを成膜した。カソードには、Ｎｉターゲットを用いた。
次に、誘電体グリーンシートを基材から剥がしつつ、積層単位を積層した。誘電体グリーンシート同士が対向して貼り合わされるように、かつ内部電極パターン同士が対向して貼り合わされるように、積層単位を積層した。積層単位の積層後に、大気圧下で圧力をかけてプレスした。その後、所定チップ寸法（１．５ｍｍ×０．７５ｍｍ×０．３ｍｍ）にカットした。
このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に外部電極の下地層となる金属ペーストを塗布し、還元雰囲気において焼結を行なった。
得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得した。実施例では、内部電極層の積層方向の略中央部に、外部電極同士が対向する方向に沿って複数の空隙が確認された。当該ＳＥＭ写真において、空隙の寸法１～寸法５を測定した。なお、寸法１～寸法５はランダムに選択した２０個について測定した。また、存在率（内部電極層のＸ軸方向の長さに対する、各空隙のＸ軸方向における合計長さの割合）を測定した。さらに、内部電極層の連続率を測定した。結果を表１に示す。
（実施例２）
実施例１の積層単位の積層後に、大気圧下でプレスした条件を７００ｈＰａの減圧下でプレスした条件に変更した以外は、実施例１と同じ条件で製造をおこなった。結果を表１に示す。
実施例１の積層単位の積層後に、大気圧下でプレスした条件を７００ｈＰａの減圧下でプレスした条件に変更した以外は、実施例１と同じ条件で製造をおこなった。結果を表１に示す。
（比較例）
比較例では、内部電極層を形成した後、従来の製造方法と同様に同一方向に積層をおこなった。実施例のように内部電極層同士が向き合うような貼り合わせはおこなわなかった。その他の条件は、実施例と同様とした。得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得した。比較例では、内部電極層の積層方向の略中央部に、外部電極同士が対向する方向に沿って並ぶような空隙は確認されなかった。
比較例では、内部電極層を形成した後、従来の製造方法と同様に同一方向に積層をおこなった。実施例のように内部電極層同士が向き合うような貼り合わせはおこなわなかった。その他の条件は、実施例と同様とした。得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得した。比較例では、内部電極層の積層方向の略中央部に、外部電極同士が対向する方向に沿って並ぶような空隙は確認されなかった。
表１に示すように、比較例では、内部電極層の連続率は低くなった。これに対して、実施例１，２では、内部電極層の連続率が高くなった。これは、内部電極層の積層方向の略中央部において、外部電極同士が対向する方向に並ぶように複数の空隙が形成されることで、応力が緩和されたからであると考えられる。実施例１と実施例２を比べると積層体を減圧下でプレスした実施例２では空隙が減少していた。積層体をプレスする際に減圧すれば大気圧下でプレスした場合に比べて空隙の存在率を低減できることが確認された。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
１７ 空隙
２０ａ，２０ｂ 外部電極
５１ 基材
５２ 誘電体グリーンシート
５３ 内部電極パターン
１００ 積層セラミックコンデンサ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
１７ 空隙
２０ａ，２０ｂ 外部電極
５１ 基材
５２ 誘電体グリーンシート
５３ 内部電極パターン
１００ 積層セラミックコンデンサ
Claims (8)
- セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、複数の前記内部電極層が、対向する２端面の少なくともいずれか一方に露出するように形成された積層チップを備え、
前記内部電極層には、前記２端面が対向する方向と前記複数の内部電極層が積層される方向で形成される断面において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように設けられていることを特徴とするセラミック電子部品。 - 前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３％以上、９０％以下であることを特徴とする請求項１に記載のセラミック電子部品。
- 前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、１５％以上、８０％以下であることを特徴とする請求項１に記載のセラミック電子部品。
- 前記２端面が対向する方向における前記内部電極層の長さに対する、前記２端面が対向する方向における前記空隙の長さの合計は、３０％以上、６５％以下であることを特徴とする請求項１に記載のセラミック電子部品。
- 前記空隙と前記誘電体層との最短距離は、積層方向における前記空隙の長さよりも大きいことを特徴とする請求項１から請求項４のいずれか一項に記載のセラミック電子部品。
- 積層方向における前記空隙の長さは、０．０３μｍ以上、０．８μｍ以下であることを特徴とする請求項１から請求項５のいずれか一項に記載のセラミック電子部品。
- 前記２端面が対向する方向における前記空隙の長さは、０．０３μｍ以上、５．０μｍ以下であることを特徴とする請求項１から請求項６のいずれか一項に記載のセラミック電子部品。
- 誘電体グリーンシートに、真空成膜プロセスによって内部電極パターンを成膜することによって積層単位を形成する工程と、
前記誘電体グリーンシート同士が対向して貼り合わされ、かつ前記内部電極パターン同士が対向して貼り合わされるように、前記積層単位を積層することで積層体を形成する工程と、
前記積層体を略直方体形状にカットし、前記内部電極パターンを、対向する２端面の少なくともいずれか一方に露出させる工程と、
前記積層体を焼成する工程と、を含み、
前記内部電極パターンから得られる内部電極層において、前記内部電極層内に閉塞する複数の空隙が、前記２端面が対向する方向に沿って間隔を空けて並ぶように、前記焼成する工程の条件を調整することを特徴とするセラミック電子部品の製造方法。
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