JP2022054398A - 薄膜トランジスタ基板及びその製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタを含む回路の特性を改善する。【解決手段】第１薄膜トランジスタはポリシリコン膜を活性膜として含む、第２薄膜トランジスタは酸化物半導体膜を活性膜として含む。第１絶縁膜は、ポリシリコン膜及び酸化物半導体膜より上層に位置し、ポリシリコン膜の少なくとも一部及び酸化物半導体膜の少なくとも一部を平面視において覆い、酸化物半導体膜に接している。第２絶縁膜は、第１絶縁膜より上層に位置し、ポリシリコン膜の上記少なくとも一部及び酸化物半導体膜の上記少なくとも一部を平面視において覆い、その水素濃度が第１絶縁膜より高い。第１絶縁膜は、第１部分と第２部分とを含む。第１部分は、ポリシリコン膜の上記少なくとも一部を覆う部分を含む。第２部分は、酸化物半導体膜の上記少なくとも一部を覆う部分を含む。第１部分の膜厚は、第２部分の膜厚より薄い。【選択図】図３

Description

本開示は、薄膜トランジスタ基板に関する。

低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの画素回路に組み込む技術が、実用化されている。以下、この技術をＨＴＤ（Ｈｙｂｒｉｄ ＴＦＴ Ｄｉｓｐｌａｙ）技術と呼ぶ。ＨＴＤ技術は、移動度が高い低温ポリシリコンＴＦＴと、リーク電流が少ない酸化物半導体ＴＦＴの双方を画素回路に組み込むことで、表示品質の向上と消費電力の低減を図る。

米国特許出願公開第２０１８／０１８２８３２号 米国特許出願公開第２０１８／００６１８６８号 米国特許出願公開第２０１７／００６２４９０号

低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴは、水素に対する異なる要求を有している。具体的には、低温ポリシリコンは多くの水素を必要とし、酸化物半導体の含有水素は少ないことが重要である。そのため、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴの水素に対することなる要求を満たし、特性の優れた回路を構成できる技術が望まれる。

本開示の一態様の薄膜トランジスタ基板は、絶縁性基板と、前記絶縁性基板上に形成され、ポリシリコン膜を活性膜として含む、第１薄膜トランジスタと、前記絶縁性基板上に形成され、前記ポリシリコン膜より上層に位置する酸化物半導体膜を活性膜として含む、第２薄膜トランジスタと、前記ポリシリコン膜及び前記酸化物半導体膜より上層に位置し、前記ポリシリコン膜の少なくとも一部及び前記酸化物半導体膜の少なくとも一部を平面視において覆い、前記酸化物半導体膜に接している、第１絶縁膜と、前記第１絶縁膜より上層に位置し、前記ポリシリコン膜の前記少なくとも一部及び前記酸化物半導体膜の前記少なくとも一部を平面視において覆い、水素濃度が前記第１絶縁膜より高い、第２絶縁膜と、を含む。前記第１絶縁膜は、第１部分と第２部分とを含む。前記第１部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含む。前記第２部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含む。前記第１部分の膜厚は、前記第２部分の膜厚より薄い。

本開示の一態様の薄膜トランジスタ基板の製造方法は、絶縁性基板上に、第１薄膜トランジスタの活性膜としてポリシリコン膜を形成し、前記絶縁性基板上に、前記ポリシリコン膜を形成した後、前記ポリシリコン膜より上層に、第２薄膜トランジスタの活性膜として酸化物半導体膜を形成し、前記酸化物半導体膜を形成した後に、前記酸化物半導体膜より上層に、第１絶縁膜を形成し、前記第１絶縁膜を形成した後、前記第１絶縁膜より上層に、水素濃度が前記第１絶縁膜より高い第２絶縁膜を形成する、ことを含む。前記第１絶縁膜は、前記ポリシリコン膜の少なくとも一部及び前記酸化物半導体膜の少なくとも一部を平面視において覆い、前記酸化物半導体膜に接している。前記第１絶縁膜は、第１部分と第２部分とを含む。前記第１部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含む。前記第２部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含む。前記第２絶縁膜は、前記ポリシリコン膜の前記少なくとも一部及び前記酸化物半導体膜の前記少なくとも一部を平面視において覆う。前記第１絶縁膜の形成は、前記第１部分の膜厚が前記第２部分の膜厚より薄くなるように、エッチングを行うことを含む。

本開示の一態様によれば、ポリシリコン薄膜トランジスタと酸化物半導体薄膜トランジスタとを含む回路の特性を改善できる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 画素回路の他の構成例を示す。 画素回路の他の構成例を示す。 薄膜トランジスタ基板の一部の断面構造を模式的に示す。 薄膜トランジスタ基板の一部の平面構造例を模式的に示す。 薄膜トランジスタ基板の一部の平面構造の他例を模式的に示す。 薄膜トランジスタ基板の製造方法を説明するための図である。 薄膜トランジスタ基板の製造方法を説明するための図である。 薄膜トランジスタ基板の製造方法を説明するための図である。 薄膜トランジスタ基板の製造方法を説明するための図である。 薄膜トランジスタ基板の製造方法を説明するための図である。 薄膜トランジスタ基板の製造方法を説明するための図である。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。 他の構成例のシフトレジスタ回路の構成例を示す。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。 他の構成例のセンサ回路の構成例を示す。 他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。

以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

［概要］
以下において、薄膜トランジスタ基板を含む装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含む。酸化物半導体ＴＦＴのリーク電流が少ないため、例えば、酸化物半導体ＴＦＴは、画素回路における駆動トランジスタのゲート電位を維持するための保持容量に接続されたスイッチトランジスタに利用される。移動度が高い低温ポリシリコンＴＦＴは、例えば、駆動トランジスタに利用される。なお、本開示の構成は、表示装置と異なる装置に適用することができる。

低温ポリシリコンと酸化物半導体とは、水素に対する異なる要求を有している。酸化物半導体が水素で還元されるとキャリアが過剰となるため、酸化物半導体内の水素は少ないことが重要である。このような観点から、酸化物半導体ＴＦＴにおいて、酸化物半導体膜に接する絶縁膜中の水素濃度が低いことが重要である。

一方、低温ポリシリコンは、結晶粒界のダングリングボンド終端のために、多くの水素を必要とする。例えば、水素が不足した低温ポリシリコン膜を用いた低温ポリシリコンＴＦＴはヒステリシスなどＴＦＴ特性が劣化し、ＯＬＥＤディスプレイの表示品質に影響を与える。また、移動度が低下し、ゲートドライバなどの回路の駆動能力を低下させる場合もある。

一般的な低温ポリシリコンの水素化は、水素濃度が高い絶縁膜から水素を拡散することで、低温ポリシリコンに水素を供給する。低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴとを含む回路において、一般に、低温ポリシリコン膜を形成した後に、酸化物半導体膜を形成する。この時、酸化物半導体内の水素を低減するため、酸化物半導体と接する絶縁膜及びより上層の絶縁膜をＳｉＯｘのような低水素絶縁材料で形成するので、低温ポリシリコンへの供給水素が少なくなる。

また、低温ポリシリコン内の水素は、酸化物半導体ＴＦＴの形成プロセス中に、抜け得る。例えば、酸化物半導体の形成プロセスにおいて、複数回のアニールが行われる。高信頼な酸化物半導体ＴＦＴを得るには３００～４００℃の温度が必要であり、この高温アニールによって、低温ポリシリコン内の水素が抜け得る。

上述のように、低温ポリシリコンＴＦＴは、酸化物半導体ＴＦＴによる制約を受けている。酸化物半導体膜内の水素を低減するために、ＳｉＯｘ膜のような低水素濃度絶縁膜を使用すると、低温ポリシリコン膜への水素供給が不足し得る。また、酸化物半導体ＴＦＴの形成プロセスは、低温ポリシリコン膜内の水素をさらに低減させ得る。そのため、低温ポリシリコンＴＦＴの水素不足を防ぐための構造及び製造プロセスが求められる。

本明細書の一実施形態に係る薄膜トランジスタ基板は、低温ポリシリコン膜と、より上層に形成されている酸化物半導体膜を含む。さらに、酸化物半導体膜に接する上層の低水素濃度絶縁膜と、低水素濃度絶縁膜より上層に形成された高水素濃度絶縁膜を含む。低温ポリシリコン膜上の低水素濃度絶縁膜の膜厚は、酸化物半導体膜上の低水素濃度絶縁膜の膜厚より薄い。これにより、酸化物半導体膜の特性の低下を抑えつつ、高水素濃度絶縁膜から低温ポリシリコン膜への水素供給を増加させ、低温ポリシリコン膜の水素不足を緩和できる。

＜実施形態１＞
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子及び画素回路が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）２０と、を含んで構成されている。薄膜封止構造２０は、封止構造部の一つであり、他の例として、封止構造部は、有機発光素子を封止する封止基板と、ＴＦＴ基板１０と封止基板とを接合する接合部（ガラスフリットシール部）を含むことができる。ＴＦＴ基板１０と封止基板との間には、例えば、乾燥窒素が封入される。

ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。

走査ドライバ３１はＴＦＴ基板１０の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

保護回路３３は、画素回路内の素子の静電破壊を防ぐ。ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。

デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。これら走査ドライバ３１、エミッションドライバ３２、保護回路３３、デマルチプレクサ３６は、ＴＦＴ基板１０に形成された周辺回路である。

［画素回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。駆動トランジスタＴ１以外のトランジスタは、スイッチトランジスタである。

選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子は、走査線１６に接続されている。ソース端子は、データ線１５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。

駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｐチャネル型低温ポリシリコンＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は電源線１８（Ｖｄｄ）に接続されている。ドレイン端子は、エミッショントランジスタＴ３のソース端子に接続されている。駆動トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子はエミッション制御線１７に接続されている。エミッショントランジスタＴ３のソース端子は駆動トランジスタＴ１のドレイン端子に接続されている。エミッショントランジスタＴ３のドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。

図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、ｎチャネル型酸化物半導体ＴＦＴである。リセットトランジスタＴ４は、基準電圧供給線１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲート端子にリセット制御線１９からリセット制御信号が供給されることによりこの制御が行われる。なお、リセットトランジスタＴ４は、様々な目的で使用することができる。

図２Ｃは、画素回路の他の構成例を示す。当該画素回路は、ｎチャネル型のトランジスタＴ１からＴ６を含む。トランジスタＴ２のゲート端子にＶｓｃａｎ２信号が入力される。選択トランジスタＴ２を介して、保持容量Ｃ１にデータ電圧が与えられる。トランジスタＴ４及びＴ６のゲートにＶｓｃａｎ１信号が入力される。

トランジスタＴ４及びＴ６は、ＯＬＥＤ素子Ｅ１のアノードにＶｒｅｆを与え、保持容量Ｃ１に閾値電圧を設定する。トランジスタＴ３及びＴ５のゲートには、それぞれ、信号Ｖｅｍ１及びＶｅｍ２が入力され、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。駆動トランジスタＴ１以外のトランジスタは、スイッチトランジスタである。

例えば、駆動トランジスタＴ１は低温ポリシリコンＴＦＴであり、トランジスタＴ６は酸化物半導体ＴＦＴである。他のトランジスタは、それぞれ、低温ポリシリコンＴＦＴ又は酸化物半導体ＴＦＴである。なお、図２Ａ、２Ｂ及び２Ｃの画素回路は例であって、画素回路は他の回路構成を有してよい。

以上説明した画素回路は、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含む。本明細書で説明する構成により、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの特性を改善することができる。

［薄膜トランジスタ基板の構成］
以下において、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含む薄膜トランジスタ基板の構成例を説明する。酸化物半導体は、例えば、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。本明細書で説明する構成は、他の酸化物半導体の素子に適用することができる。

図３は、薄膜トランジスタ基板の一部の断面構造を模式的に示す。絶縁性基板１０１上に、低温ポリシリコンＴＦＴ１４１、酸化物半導体ＴＦＴ１４３及び保持容量１４５が形成されている。さらに、ＯＬＥＤ素子のアノード電極１６２が、低温ポリシリコンＴＦＴ１４１のソース／ドレイン（Ｓ／Ｄ）電極１３０に接続されている。ＯＬＥＤ素子の他の構成要素は省略されている。

低温ポリシリコンＴＦＴ１４１は、低温ポリシリコン膜１０３、ゲート電極１２３、ゲート電極１２３と低温ポリシリコン膜１０３との間のゲート絶縁膜、及び、ソース／ドレイン電極１２９、１３０を含む。ゲート絶縁膜は、ゲート絶縁膜（ＧＩ膜）１１１の一部である。

酸化物半導体ＴＦＴ１４３は、酸化物半導体膜１０９、ゲート電極１２５、ゲート電極１２５と酸化物半導体膜１０９との間のゲート絶縁膜１１４、及び、ソース／ドレイン電極１２６、１２７を含む。

保持容量１４５は、下側電極である第１電極１２４、上側電極である第２電極１２８、及び第１電極１２４及び第２電極１２８に挟まれた絶縁膜を含む。絶縁膜は、積層構造を有しており、絶縁膜１１２、１１３及び１１５それぞれの一部が積層されている。第１電極１２４は、酸化物半導体ＴＦＴ１４３のソース／ドレイン電極１２７に接続されている。第２電極１２８は、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１２９に接続されている。

以下において、図３に示す下層から、薄膜トランジスタ基板の構成要素を説明する。絶縁性基板１０１は、樹脂又はガラスで形成された可撓性又は不撓性の基板である。低温ポリシリコン膜１０３は活性膜であって、チャネルと、チャネルを面内方向において挟む低抵抗化領域を含む。チャネルは、低抵抗化されていない低温ポリシリコン（高抵抗低温ポリシリコン）で形成されている。低抵抗化領域は、高濃度不純物ドーピングにより低抵抗化された低温ポリシリコンで形成され、ソース／ドレイン電極１２９、１３０と接続される。

低温ポリシリコン膜１０３は、低温ポリシリコン層に含まれる。低温ポリシリコン層は、複数の低温ポリシリコンＴＦＴの低温ポリシリコン膜を含む。図３の例において低温ポリシリコン膜１０３は絶縁性基板１０１に接触しているが、これらの間に他の絶縁層（例えばシリコン窒化層）が存在してもよい。

ゲート絶縁膜１１１は、低温ポリシリコン膜１０３を覆うように形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化物（ＳｉＯｘ）で形成されている。低温ポリシリコンＴＦＴ１４１のゲート絶縁膜は、ゲート絶縁膜１１１の一部であって、積層方向においてゲート電極１２３とポリシリコン膜１０３との間に存在する。ゲート絶縁膜は、ポリシリコン膜１０３及びゲート電極１２３と接触している。ゲート絶縁膜１１１は複数層で構成されてもよい。

ゲート電極１２３が、ゲート絶縁膜１１１上に形成されている。ゲート電極１２３は金属で形成され第１金属層に含まれる。第１金属層の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。図３の例において、低温ポリシリコンＴＦＴ１４１はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

保持容量１４５の第１電極１２４は、ゲート絶縁膜１１１上に形成されている。第１電極１２４は、ゲート電極１２３と同一の第１金属層に含まれ、ゲート電極１２３と同一材料で形成されている。

層間絶縁膜（ＩＬＤ）１１２は、ゲート電極１２３、第１電極１２４及びゲート絶縁膜１１１を覆うように形成されている。層間絶縁膜１１２は、例えば、シリコン酸化膜又はシリコン窒化膜（ＳｉＮｘ）である。層間絶縁膜１１３が、層間絶縁膜１１２上に積層されている。層間絶縁膜１１３は、水素濃度が低い絶縁膜であり、例えば、シリコン酸化膜である。

酸化物半導体膜１０９は、層間絶縁膜１１３上に接触して形成されている。酸化物半導体膜１０９は活性膜であって、チャネルと、面内方向においてチャネル挟む低抵抗化領域とを含む。低抵抗化領域は、低抵抗化されたＩＧＺＯで形成されている。チャネルは、低抵抗化されていないＩＧＺＯ（高抵抗ＩＧＺＯ）で形成されている。ソース／ドレイン電極１２６、１２７は、低抵抗化領域と接続される。酸化物半導体膜１０９は、酸化物半導体層に含まれる。酸化物半導体層は、複数の酸化物半導体ＴＦＴの酸化物半導体膜を含む。

ゲート絶縁膜１１４及びゲート電極１２５が、酸化物半導体膜１０９のチャネル上に積層されている。酸化物半導体膜１０９のチャネル、ゲート絶縁膜１１４及びゲート電極１２５は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁膜１１４は、酸化物半導体膜１０９のチャネル及びゲート電極１２５と接触している。

ゲート絶縁膜１１４は、例えば、シリコン酸化物で形成されている。ゲート電極１２５は金属で形成され、第２金属層に含まれる。ゲート電極１２５は、低温ポリシリコンＴＦＴ１４１のゲート電極１２３と同様の材料で形成できる。図３の例において、酸化物半導体ＴＦＴ１４３はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

層間絶縁膜１１５が、酸化物半導体膜１０９、ゲート絶縁膜１１４及びゲート電極１２５を覆うように形成されている。層間絶縁膜１１５は、層間絶縁膜１１３の一部を覆う。層間絶縁膜１１５は、酸化物半導体膜１０９に接触している。酸化物半導体膜１０９の全体は、上下の層間絶縁膜１１３及び１１５により覆われている。

層間絶縁膜１１５は、水素濃度が低い絶縁膜であり、例えば、シリコン酸化膜である。低水素濃度絶縁膜１１３、１１５の水素濃度は、例えば、１Ｅ２１ａｔｏｍｓ／ｃｍ3以下である。低水素濃度絶縁膜の材料として、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン酸化物の他、水素フリーの材料から生成したシリコン窒化物を使用することができる。または、その他にもＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＡｌＯｘ膜やスパッタ法によるＴａＯｘ膜も使用できる。酸化物半導体膜１０９に接触している絶縁膜１１３、１１５は、低水素濃度絶縁体であるため、供給された水素によるキャリアの増加を抑制できる。

層間絶縁膜１１５の膜厚は、位置により異なっている。具体的には、積層方向において見て（平面視において）、低温ポリシリコン膜１０３を覆う部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚より薄い。また、保持容量１４５の二つの電極１２４、１２８に挟まれる部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚と同一、又はより薄い。

図３の例では、層間絶縁膜１１５は、厚膜部１３１（第２部分）と薄膜部１３２（第１部分）を含む。厚膜部１３１は、酸化物半導体膜１０９を覆う。薄膜部１３２は、低温ポリシリコン膜１０３を覆い、薄膜部１３２の一部は保持容量１４５に含まれている。保持容量１４５内の部分の膜厚は、低温ポリシリコン膜１０３を覆う部分の膜厚と同一である。層間絶縁膜１１５における膜厚の違いによる効果は後述する。

酸化物半導体ＴＦＴ１４３のソース／ドレイン電極１２６、１２７及び低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１２９、１３０が、層間絶縁膜１１５上に形成されている。さらに、保持容量１４５の第２電極１２８が、層間絶縁膜１１５上に形成されている。ソース／ドレイン電極１２６、１２７、１２９、１３０及び第２電極１２８は、第３金属層に含まれ、同一材料で形成されている。第３金属層の材料は任意であり、例えば、ＡｌやＴｉを使用することができる。

酸化物半導体ＴＦＴ１４３のソース／ドレイン電極１２６、１２７は、層間絶縁膜１１５の厚膜部１３１上に形成されている。酸化物半導体ＴＦＴ１４３のソース／ドレイン電極１２６は、層間絶縁膜１１５を貫通するコンタクトホールを介して、酸化物半導体膜１０９の低抵抗化領域に接触している。

ソース／ドレイン電極１２７は、層間絶縁膜１１５を貫通するコンタクトホールを介して、酸化物半導体膜１０９のもう一方の抵抗化領域に接触している。ソース／ドレイン電極１２７は、さらに、層間絶縁膜１１５、１１３、１１２を貫通するコンタクトホールを介して、保持容量１４５の第１電極１２４に接触している。

低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１２９、１３０は、層間絶縁膜１１５の薄膜部１３２上に形成されている。低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１２９、１３０は、層間絶縁膜１１５、１１３、１１２及びゲート絶縁膜１１１を貫通するコンタクトホールを介して、低温ポリシリコン膜１０３の低抵抗化領域に、それぞれ接触している。

保持容量１４５の第２電極１２８は、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１２９に連続している。第２電極１２８と第１電極１２４が対向する領域（平面視において重なる領域）内に、層間絶縁膜１１２及び層間絶縁膜１１３、１１５それぞれの部分からなる積層構造の絶縁膜が存在する。

パッシベーション膜（ＰＡＳ）１１６が、ソース／ドレイン電極１２６、１２７、１２９、１３０及び第２電極１２８を覆うように形成されている。パッシベーション膜１１６は、層間絶縁膜１１５の一部に接し、覆っている。パッシベーション膜１１６は、層間絶縁膜１１５によって、酸化物半導体膜１０９から隔てられている。層間絶縁膜１１５及びパッシベーション膜１１６は、それぞれ、第１絶縁膜及び第２絶縁膜である。

パッシベーション膜１１６は、水素濃度が高い絶縁膜であり、例えば、シリコン窒化膜である。パッシベーション膜１１６の水素濃度は、層間絶縁膜１１３、１１５の水素濃度より高い。パッシベーション膜１１６の水素濃度は、例えば、２Ｅ２１ａｔｏｍｓ／ｃｍ³以上である。

パッシベーション膜１１６は、成膜時又はその後のアニール時に、低温ポリシリコン膜１０３に水素を供給する。供給された水素は、低温ポリシリコン膜１０３の結晶粒界のダングリングボンドを終端する。パッシベーション膜１１６からの水素により、低温ポリシリコン膜１０３の要求される特性を実現できる。

上述のように、層間絶縁膜１１５において、低温ポリシリコン膜１０３を覆う部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚より薄い。これにより、高水素濃度のパッシベーション膜１１６を、低温ポリシリコン膜１０３に近づけることができる。また、低水素濃度の層間絶縁膜１１５の厚膜部１３１は、水素に対する酸化物半導体膜１０９のためのバリア膜として機能する。

層間絶縁膜１１５の上記膜厚差により、パッシベーション膜１１６から低温ポリシリコン膜１０３に効果的に水素を供給すると共に、酸化物半導体膜１０９へのパッシベーション膜１１６からの水素の影響を低減し、酸化物半導体膜１０９の所望の特性を実現できる。

上述のように、保持容量１４５内の層間絶縁膜１１５の部分の膜厚は、低温ポリシリコン膜１０３を覆う部分と同様に薄い。これにより、保持容量１４５の容量値を高めることができる。なお、保持容量１４５内の層間絶縁膜１１５の部分の膜厚は、低温ポリシリコン膜１０３を覆う部分より薄くてもよく、酸化物半導体膜１０９を覆う部分より薄く、低温ポリシリコン膜１０３を覆う部分より厚くてもよい。保持容量１４５内の層間絶縁膜１１５の部分の膜厚は、酸化物半導体膜１０９を覆う部分と同様に厚くてもよい。保持容量１４５は、層間絶縁膜１１５の異なる膜厚の部分を含んでもよい。

パッシベーション膜１１６上に、絶縁性の平坦化膜（ＰＬＮ）１６１が積層されている。平坦化膜１６１は、例えば、有機材料で形成できる。平坦化膜１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホールを介して、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極１３０に接触している。

アノード電極１６２は、例えば、ＩＴＯ、ＩＺＯ等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｍｏ等の金属又はこれらの金属を含む合金の反射膜、上記透明膜の３層を含む。なお、アノード電極１６２の３層構成は、一例であり２層でもよい。

アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（ＰＤＬ）１６３が形成されている。画素定義層１６３は、例えば、有機材料で形成できる。ＯＬＥＤ素子は、画素定義層１６３の開口に形成される。アノード電極１６２の上に、不図示の有機発光膜が形成される。有機発光膜は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜の積層構造は設計により決められる。

さらに、有機発光膜の上に不図示のカソード電極が形成される。カソード電極は、有機発光膜からの可視光の一部を透過させる。画素定義層１６３の開口に形成された、アノード電極１６２、有機発光膜及びカソード電極の積層膜が、ＯＬＥＤ素子を構成する。

図３に示す構成例において、層間絶縁膜１１５の厚膜部１３１は、平面視において、酸化物半導体膜１０９の全域を覆う。これにより、酸化物半導体膜１０９の特性の低下をより効果的に防ぐことができる。他の例において、酸化物半導体膜１０９の一部のみが、層間絶縁膜１１５の厚膜部１３１によって覆われていてもよい。

図３に示す構成例において、層間絶縁膜１１５の薄膜部１３２は、平面視において、低温ポリシリコン膜１０３の全域を覆う。これにより、低温ポリシリコン膜１０３の水素不足をより効果的に防ぐことができる。他の例において、低温ポリシリコン膜１０３の一部のみが、層間絶縁膜１１５の薄膜部１３２によって覆われていてもよい。

図４は、薄膜トランジスタ基板の一部の平面構造例を模式的に示す。図４の上下方向にデータ線１５１が延び、左右方向の走査線１５２が延びている。酸化物半導体ＴＦＴ１４３のゲート電極１２５（図４で不図示）は、走査線１５２の一部である。

図４において、層間絶縁膜１１５の薄膜部１３２は破線で囲まれており、その周囲全域は層間絶縁膜１１５の厚膜部１３１である。薄膜部１３２は、平面視において、低温ポリシリコン膜１０３を含む低温ポリシリコンＴＦＴ１４１の全体と重なる。薄膜部１３２は、さらに、保持容量１４５の二つの電極１２４、１２８が対向する全領域を占める。厚膜部１３１は、平面視において、酸化物半導体膜１０９を含む酸化物半導体ＴＦＴ１４３の全体と重なる。

図４の構成例において、厚膜部１３１が占める領域は、薄膜部１３２が占める領域より大きい。より具体的には、平面視において低温ポリシリコンＴＦＴ１４１及び保持容量１４５と重なる領域及びその近傍領域のみが薄膜部１３２に含まれ、他の領域は厚膜部１３１に含まれる。

図５は、薄膜トランジスタ基板の一部の平面構造の他例を模式的に示す。図４に示す構成例と異なり、薄膜部１３２が占める領域は、厚膜部１３１が占める領域より大きい。より具体的には、平面視において酸化物半導体ＴＦＴ１４３と重なる領域及びその近傍領域のみが厚膜部１３１に含まれ、他の領域は薄膜部１３２に含まれる。例えば、酸化物半導体ＴＦＴの数が低温ポリシリコンＴＦＴの数より少ない薄膜トランジスタ基板において、この構成を採用してもよい。

［製造方法］
図６Ａから６Ｆを参照して、図３に示す構造の製造方法を説明する。図６Ａに示すように、製造は、絶縁性基板１０１上に低温ポリシリコン膜１０３を形成する。具体的には、例えばＰＥＣＶＤ法によってアモルファスシリコンを堆積し、エキシマレーザアニールにより結晶化して、低温ポリシリコン膜を形成する。フォトリソグラフィによるパターニングによって、島状のポリシリコン膜１０３が形成される。

次に、製造は、例えばＰＥＣＶＤ法等によりゲート絶縁膜１１１を成膜する。さらに、スパッタ法等により第１金属層を成膜し、フォトリソグラフィによりパターニングを行って、ゲート電極１２３及び第１電極１２４を形成する。さらに、製造は、ゲート電極１２３をマスクとして使用して低温ポリシリコン膜１０３に不純物を注入し、低抵抗化領域を形成する。

次に、製造は、ＰＥＣＶＤ法等により層間絶縁膜１１２を成膜し、さらに、ＰＥＣＶＤ法等により低水素濃度層間絶縁膜１１３を成膜する。次に、製造は、低水素濃度層間絶縁膜１１３上に、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィによりパターニングを行う。これにより、酸化物半導体膜１０９が形成される。

次に、図６Ｂを参照して、製造は、ＰＥＣＶＤ法等により、ゲート絶縁膜１１４を含む絶縁膜を成膜する。さらに、スパッタ法等により第２金属層を成膜し、フォトリソグラフィによりパターニングを行ってゲート電極１２５を形成する。

次に、製造は、ゲート電極１２５をマスクとして絶縁膜のパターニングを行い、ゲート絶縁膜１１４を形成する。他の例において、ゲート絶縁膜１１４は、ゲート電極１２５と同一のフォトリソグラフィ及びエッチングによりパターニングされてもよい。さらに、ゲート電極１２５をマスクとして使用して、酸化物半導体膜１０９の両端領域を低抵抗化する。低抵抗化は、例えば、酸化物半導体膜１０９のゲート電極１２５から露出している領域をＨｅプラズマにさらす。次に、製造は、ＰＥＣＶＤ法等により層間絶縁膜１１５を成膜する。層間絶縁膜１１５は、酸化物半導体膜１０９の露出している部分に接触し、覆う。層間絶縁膜１１５は、低水素濃度絶縁膜であり、例えば、ＰＥＣＶＤ法によるシリコン酸化物や、水素フリー材料からＰＥＣＶＤにより生成されたシリコン酸化膜又はシリコン窒化膜である。

次に、図６Ｃを参照して、製造は、フォトリソグラフィにより層間絶縁膜１１５のエッチングを行って、薄膜部１３２を形成する。層間絶縁膜１１５のエッチングされていない残りの部分は厚膜部１３１である。ウェットエッチング又はドライエッチングのいずれを使用してもよい。

次に、図６Ｄを参照して、製造は、異方性エッチングにより積層された絶縁膜にコンタクトホールを形成する。さらに、スパッタ法等によって第３金属層を成膜し、フォトリソグラフィによりパターニングを行う。第３金属層は、例えば、Ｔｉ／Ａｌ／Ｔｉの積層構造を有する。これにより、ソース／ドレイン電極１２６、１２７、１２９、１３０及び第２電極１２８が形成される。また、データ線や電源線も形成される。

ソース／ドレイン電極１２６は、層間絶縁膜１１５に形成されたコンタクトホールを介して、酸化物半導体膜１０９に接続される。ソース／ドレイン電極１２７は、コンタクトホール内に形成された相互接続部を介して、酸化物半導体膜１０９及び第１電極１２４それぞれに接続される。ソース／ドレイン電極１２９、１３０は、それぞれ、コンタクトホール内に形成された相互接続部を介して、低温ポリシリコン膜１０３に接続される。

次に、図６Ｅを参照して、製造は、ＰＥＣＶＤ法等によりパッシベーション膜１１６を成膜する。パッシベーション膜１１６は、高水素濃度絶縁膜であり、例えば、水素含有材料からＰＥＣＶＤで生成されたシリコン窒化膜である。製造は、パッシベーション膜１１６の成膜後、アニールを行う。これにより、パッシベーション膜１１６から低温ポリシリコン膜１０３に効果的に水素を供給できる。

次に、図６Ｆを参照して、製造は、基板全面に、感光性の有機材料を堆積し、平坦化膜１６１を形成し、さらに、フォトリソグラフィによって、アノード電極１６２とソース／ドレイン電極１３０を接続するためのコンタクトホールを形成する。コンタクトホールを形成した平坦化膜１６１上に、スパッタ及びパターニングによってアノード電極１６２を形成する。次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層１６３を形成する。

図示されていないが、製造は、画素定義層１６３を形成した後、有機発光材料をアノード電極１６２上に形成する。有機発光膜の成膜は、メタルマスクを使用して、画素に対応する位置に有機発光材料を蒸着させる。さらに、カソード電極のための金属材料を付着する。一つの副画素の有機発光膜上に付着した金属材料部は、画素定義層１６３の開口領域においてこの一つの副画素のカソード電極として機能する。

＜他の実施形態＞
図７は、他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。以下において、図３に示す構成例との差異を主に説明する。本構成例は、図３に構成例における高水素濃度パッシベーション膜１１６に代えて、高水素濃度パッシベーション膜１１９を含む。本構成例は、さらに、高水素濃度パッシベーション膜１１９と低水素濃度層間絶縁膜１１５との間に、低水素濃度パッシベーション膜１１８を含む。高水素濃度パッシベーション膜１１９及び低水素濃度パッシベーション膜１１８は、それぞれ、第２絶縁膜及び第３絶縁膜の例である。

図７に示すように、パッシベーション膜１１８は、パッシベーション膜１１９及び層間絶縁膜１１５と接している。パッシベーション膜１１８は、ソース／ドレイン電極１２６、１２７、１２９、１３０及び第２電極１２８を覆うように形成されている。パッシベーション膜１１８は、層間絶縁膜１１５の一部に接し、覆っている。パッシベーション膜１１８は、水素濃度が低い絶縁膜であり、層間絶縁膜１１５に利用可能な材料が利用可能である。

パッシベーション膜１１８の膜厚は、位置により異なっている。具体的には、積層方向において見て（平面視において）、低温ポリシリコン膜１０３を覆う部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚より薄い。図７の構成例では、パッシベーション膜１１８は、厚膜部１３４（第４部分）と薄膜部１３５（第３部分）を含む。

厚膜部１３４は、酸化物半導体膜１０９を覆う。薄膜部１３５は、低温ポリシリコン膜１０３を覆う。パッシベーション膜１１８は、例えば、層間絶縁膜１１５の形成と同様に、ＰＥＣＶＤ法により成膜され、厚膜部１３４及び薄膜部１３５はエッチングにより形成され得る。

パッシベーション膜１１９は、パッシベーション膜１１８上に積層されている。パッシベーション膜１１９より上の層は、図３に示す構成例と同様である。パッシベーション膜１１９は、低水素濃度層間絶縁膜１１５及び低水素濃度パッシベーション膜１１８によって、酸化物半導体膜１０９から隔てられている。パッシベーション膜１１９は、水素濃度が高い絶縁膜であり、図３の構成例のパッシベーション膜１１６と同様の材料及び製造方法を利用できる。パッシベーション膜１１９の水素濃度は、図３の構成例のパッシベーション膜１１６と同様でよい。

薄膜トランジスタ基板の製造は、層間絶縁膜１１５を形成した後、より上層のパッシベーション膜１１８を形成する。さらに、パッシベーション膜１１８を形成後に、さらに上層のパッシベーション膜１１９を形成する。パッシベーション膜１１９の形成後、アニールが実行される。

パッシベーション膜１１９は、成膜時又はその後のアニール時に、低温ポリシリコン膜１０３に水素を供給する。供給された水素は、低温ポリシリコン膜１０３の結晶粒界のダングリングボンドを終端する。パッシベーション膜１１９からの水素により、低温ポリシリコン膜１０３の要求される特性を実現できる。

上述のように、層間絶縁膜１１５及びパッシベーション膜１１８において、低温ポリシリコン膜１０３を覆う部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚より薄い。これにより、高水素濃度のパッシベーション膜１１９を、低温ポリシリコン膜１０３に近づけることができる。また、低水素濃度の層間絶縁膜１１５及びパッシベーション膜１１８の厚膜部１３１、１３４は、水素に対する酸化物半導体膜１０９のためのバリア膜として機能する。

層間絶縁膜１１５及びパッシベーション膜１１８の膜厚差により、パッシベーション膜１１９から低温ポリシリコン膜１０３に効果的に水素を供給すると共に、酸化物半導体膜１０９へのパッシベーション膜１１９からの水素の影響を低減し、酸化物半導体膜１０９の所望の特性を実現できる。

図７に示す構成例において、パッシベーション膜１１８の厚膜部１３４は、平面視において、酸化物半導体膜１０９の全域を覆う。これにより、酸化物半導体膜１０９の特性の低下をより効果的に防ぐことができる。他の例において、酸化物半導体膜１０９の一部のみが、パッシベーション膜１１８の厚膜部１３４によって覆われていてもよい。

図７に示す構成例において、パッシベーション膜１１８の薄膜部１３５は、平面視において、低温ポリシリコン膜１０３の全域を覆う。これにより、低温ポリシリコン膜１０３の水素不足をより効果的に防ぐことができる。他の例において、低温ポリシリコン膜１０３の一部のみが、パッシベーション膜１１８の薄膜部１３５によって覆われていてもよい。

図８は、他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。以下において、図７に示す構成例との差異を主に説明する。図８に示す構成例は、図７に示す構成例に加え、保持容量１４５に含まれる第３電極１３９を含む。第３電極１３９は、第２電極１２８より上層にある。

第３電極１３９は、パッシベーション膜１１９上に接して形成されている。第３電極１３９は、積層方向において第２電極１２８と対向しており、それらの間に、パッシベーション膜１１９及びパッシベーション膜１１８それぞれの一部の積層体が挟まれている。第３電極１３９は、パッシベーション膜１１８及び１１９を貫通するコンタクトホール並びに酸化物半導体ＴＦＴ１４３のソース／ドレイン電極１２７を介して、第１電極１２４に接続されている。第１電極１２４と第３電極１３９は、同電位にある。第３電極１３９により、保持容量１４５の容量値を増加させることができる。

図８の構成例において、パッシベーション膜１１８の薄膜部１３５の一部が、第２電極１２８と第３電極１３９との間に存在している。これにより、保持容量１４５の容量値を高めることができる。図８の構成例において、パッシベーション膜１１８の厚膜部１３４及び薄膜部１３５それぞれの一部が、第２電極１２８と第３電極１３９との間に存在している。

なお、第２電極１２８と第３電極１３９との間のパッシベーション膜１１８の部分の最小膜厚は、低温ポリシリコン膜１０３を覆う部分より薄くてもよく、酸化物半導体膜１０９を覆う部分より薄く、低温ポリシリコン膜１０３を覆う部分より厚くてもよい。第２電極１２８と第３電極１３９との間におけるパッシベーション膜１１８の部分の膜厚は、酸化物半導体膜１０９を覆う部分と同様に厚くてもよい。

薄膜トランジスタ基板の製造は、パッシベーション膜１１９を形成した後に、より上層の第３電極１３９を形成する。具体的には、パッシベーション膜１１９、１１８に異方性エッチングによりコンタクトホールを形成した後、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるパターニングによって第３電極１３９を形成することができる。第３電極１３９の材料及び構成は、例えば、第２電極１２８又は第１電極１２４と同様でよい。

次に、図３の表示領域における構成例を、周辺回路にも適用した例を説明する。周辺回路は、発光素子がアレイ状に配置された表示領域の外側（周辺）に配置され、発光素子を制御するための信号を伝送する。周辺回路３７は、例えば、走査ドライバ３１、エミッションドライバ３２、保護回路３３、デマルチプレクサ３６である。周辺回路３７は、ＴＦＴ基板１０上に形成されている。

図９は走査ドライバ回路を構成するシフトレジスタ回路の一例を示す。本回路は、トランジスタＴ１１からＴ１９、及び、保持容量Ｃ１１、Ｃ１２を含む。電位ＶＧＨは、高電源電位であり、電位ＶＧＬは低電源電位である。信号ＳＴは、スタートパルス又は前段からの出力である。信号ＯＵＴ１は、出力である。信号ＯＵＴ２は次段からの出力を帰還させる信号である。信号ＲＳＴはリセット信号である。信号ＣＫはクロック信号であり、信号ＸＣＫは反転クロック信号である。

図９に示す回路において、トランジスタＴ１６からＴ１９は端子ＯＵＴ１に接続されている。端子ＯＵＴ１には、表示領域内の各画素が接続されているため、負荷容量が大きい。そのため、トランジスタＴ１６からＴ１９には、高い駆動能力が求められる。従って、トランジスタＴ１６からＴ１９は、移動度の高い低温ポリシリコンＴＦＴを利用することができる。一方、トランジスタＴ１６のゲートに接続されるトランジスタＴ１１からＴ１５は、トランジスタＴ１６のゲート電位を維持するために、低リーク電流が求められる。従って、トランジスタＴ１１からＴ１５は酸化物半導体ＴＦＴを利用することが出来る。

図１０は、本構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。図３に示す構成例との差異は周辺回路３７を含む点である。周辺回路３７は、低温ポリシリコンＴＦＴ１４２、酸化物半導体ＴＦＴ１４４を含む。低温ポリシリコンＴＦＴ１４２は、低温ポリシリコン膜１０４、ゲート電極１５０、及びソース／ドレイン電極１７３、１７４を含む。酸化物半導体ＴＦＴ１４４は、酸化物半導体膜１１０、ゲート電極１３６、及びソース／ドレイン電極１７１、１７２を含む。

周辺回路３７における層間絶縁膜１１５において、低温ポリシリコン膜１０４を覆う部分の膜厚は、酸化物半導体膜１０９を覆う部分の膜厚より薄く形成する。これにより、高水素濃度のパッシベーション膜１１６を、低温ポリシリコン膜１０４に近づけることができる。また、低水素濃度の層間絶縁膜１１５の厚膜部１３１は、水素に対する酸化物半導体膜１１０のためのバリア膜として機能する。

層間絶縁膜１１５の上記膜厚差により、パッシベーション膜１１６から低温ポリシリコン膜１０４に効果的に水素を供給すると共に、酸化物半導体膜１１０へのパッシベーション膜１１６からの水素の影響を低減し、酸化物半導体膜１１０の所望の特性を実現できる。

パッシベーション膜１１６から低温ポリシリコン膜１０４に効果的に水素を供給されることで、周辺回路３７の低温ポリシリコンＴＦＴは、所望の特性を得ることができ、駆動能力が改善する。その結果、周辺回路３７の狭額縁化や、高速駆動を実現できる。

図１１は、他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。この例は液晶ディスプレイ用薄膜トランジスタ基板に適用した例である。以下において、図１０に示す構成例との差異を主に説明する。図１１に示す構成例では、表示領域２５に酸化物半導体ＴＦＴ１４３を含む。酸化物半導体ＴＦＴ１４３は、周辺回路３７からの信号によって、画素電極１７６と共通電極１７８の間の蓄積容量絶縁膜１７７に電荷を保持することで、液晶(図示せず)を駆動する。また、酸化物半導体ＴＦＴ１４３を構成する酸化物半導体膜１０９の下には遮光層１７５が配置されている。

図１１に示す構成例では、周辺回路３７における層間絶縁膜１１５において、低温ポリシリコン膜１０４を覆う部分の膜厚は、酸化物半導体膜１０９及び１１０を覆う部分の膜厚より薄い。そのため、パッシベーション膜１１６から低温ポリシリコン膜１０４に効果的に水素を供給すると共に、酸化物半導体膜１０９及び１１０へのパッシベーション膜１１６からの水素の影響を低減し、酸化物半導体膜１０９及び１１０の所望の特性を実現できる。

パッシベーション膜１１６から低温ポリシリコン膜１０４に効果的に水素を供給されることで、周辺回路３７の低温ポリシリコンＴＦＴ１４２は、所望の特性を得ることができ、駆動能力が改善する。その結果、周辺回路３７の狭額縁化や、高速駆動を実現できる。なお、本構成例では、表示領域２５に低温ポリシリコンＴＦＴを含む構成も可能である。

図１２は、他の構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。この例はマイクロＬＥＤディスプレイ用薄膜トランジスタ基板に適用した例である。以下において、図１０に示す構成例との差異を主に説明する。図１２に示す構成例は、図１０に示す構成例に加えバンプ１８０及び１８１、マイクロＬＥＤ素子１８２、マイクロＬＥＤ素子のアノード電極１８３、マイクロＬＥＤ素子のカソード電極１８４を含む。マイクロＬＥＤ素子１８２のアノード電極１８３はバンプ１８０を介してアノード電極１６２と接続されている。また、マイクロＬＥＤ素子１８２のカソード電極１８４は、バンプ１８１を介して共通電極１８５に接続されている。バンプは、例えば、ソルダーバンプ（Ａｇ／Ｓｎ）でもよく、Ａｕ又はＣｕで形成されていてもよい。

図１２の例でも、図２Ａ及び図２Ｂ及び図２Ｃの画素回路を用いることができる。移動度が高い低温ポリシリコンＴＦＴ１４１は、マイクロＬＥＤ素子１８２の駆動トランジスタに利用することができる。リーク電流が少ない酸化物半導体ＴＦＴ１４３は、駆動トランジスタのゲート電位を維持するための保持容量１４５に接続されたスイッチトランジスタに利用することができる。

図１２に示す構成例では、表示領域２５及び周辺回路３７における層間絶縁膜１１５において、低温ポリシリコン膜１０３及び１０４を覆う部分の膜厚は、酸化物半導体膜１０９及び１１０を覆う部分の膜厚より薄い。そのため、パッシベーション膜１１６から低温ポリシリコン膜１０３及び１０４に効果的に水素を供給すると共に、酸化物半導体膜１０９及び１１０へのパッシベーション膜１１６からの水素の影響を低減し、酸化物半導体膜１０９及び１１０の所望の特性を実現できる。

パッシベーション膜１１６から低温ポリシリコン膜１０３及び１０４に効果的に水素を供給されることで、低温ポリシリコンＴＦＴ１４１及び１４２は、所望の特性を得ることができ、駆動能力が改善する。その結果、周辺回路３７の狭額縁化や、高速駆動を実現できる。

次に、フォトダイオードなどのセンサ素子をアレイ状に配置したセンサアレイに、本開示の薄膜トランジスタ基板を適用した例を説明する。図１３にセンサアレイの単位画素における等価回路図を示す。等価回路はトランジスタＴ２１～Ｔ２５、及びダイオードＤ１を含む。ＣＯＬＵＭＮ ＰＵＬＳＥ ｎ信号及びＬＩＮＥ ＰＵＬＳＥ ｍ信号によりトランジスタＴ２４、Ｔ２５が導通状態となる期間に、ダイオードＤ１の電圧がトランジスタＴ２３によりＣＯＭＭＯＮ ＯＵＴＰＵＴ配線２０１に出力される。つまり、信号は、トランジスタＴ２３で増幅され、バッファリングされて出力される。

従って、出力配線などでノイズが混入され難く、高いＳ／Ｎ比を得ることが可能となる。この回路で、ダイオードＤ１の電圧をＣＯＭＭＯＮ ＯＵＴＰＵＴ配線２０１に出力する経路となるトランジスタＴ２３、Ｔ２４、Ｔ２５は、移動度高い低温ポリシリコンＴＦＴを利用することが出来る。一方、ダイオードＤ１の電圧を正確に維持するにはトランジスタＴ２１及びＴ２２は、リーク電流の少ない酸化物半導体ＴＦＴを利用することが出来る。

図１４は、本構成例の薄膜トランジスタ基板の一部の断面構造を模式的に示す。以下において、図１０に示す構成例との差異を主に説明する。図１４に示す構成例は、図１０に示す構成例に加えフォトダイオード１９０、保護膜１８６、カソード電極１８４、共通電極１８５、コンタクトホール１８７を含む。フォトダイオード１９０の一方はアノード電極１６２と接続されている。また、フォトダイオード１９０のもう一方はコンタクトホール１８７を通じてカソード電極１８４、更には共通電極１８５に接続されている。

図１４に示す構成例では、センサアレイ領域２６及び周辺回路３７における層間絶縁膜１１５において、低温ポリシリコン膜１０３及び１０４を覆う部分の膜厚は、酸化物半導体膜１０９及び１１０を覆う部分の膜厚より薄く形成する。そのため、パッシベーション膜１１６から低温ポリシリコン膜１０３及び１０４に効果的に水素を供給すると共に、酸化物半導体膜１０９及び１１０へのパッシベーション膜１１６からの水素の影響を低減し、酸化物半導体膜１０９及び１１０の所望の特性を実現できる。従って、ダイオードＤ１の電圧の予期せぬ変動を抑制し、高いＳ／Ｎ比を得ることが可能となる。

パッシベーション膜１１６から低温ポリシリコン膜１０３及び１０４に効果的に水素を供給されることで、低温ポリシリコンＴＦＴ１４１及び１４２は、所望の特性を得ることができ、駆動能力が改善する。その結果、ダイオードＤ１の電圧の信号は増幅され、高いＳ／Ｎ比を得ることが可能となる。また、それに加えて周辺回路３７の狭額縁化や、高速駆動を実現できる。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＴＦＴ基板、２５ 表示領域、３７ 周辺回路、１０１ 絶縁性基板、１０３、１０４ 低温ポリシリコン膜、１０９、１１０ 酸化物半導体膜、１１１ ゲート絶縁膜、１１２、１１３、１１５ 低水素濃度層間絶縁層、１１４、１１７ ゲート絶縁膜、１１６、１１９ 高水素濃度パッシベーション膜、１１８ 低水素濃度パッシベーション膜、１２３、１２５、１３６、１５０ ゲート、１２４ 第１電極、１２６、１２７、１２９、１３０、１７１、１７２、１７３、１７４ ソース／ドレイン、１２８ 第２電極、１３１、１３４ 厚膜部、１３２、１３５ 薄膜部、１３９ 第３電極、１４１、１４２ 低温ポリシリコンＴＦＴ、１４３、１４４ 酸化物半導体ＴＦＴ、１４５ 保持容量、１６１ ＰＬＮ、１６２、アノード電極、１６３ ＰＤＬ、１７５ 遮光層、１７６ 画素電極、１７７ 蓄積容量絶縁膜、１７８ 共通電極、１８０、１８１ バンプ、１８２ マイクロＬＥＤ素子、１８３ アノード電極、１８４ カソード電極、１８５ コンタクトホール、１９０ フォトダイオード素子、Ｃ１－２ 保持容量、Ｅ１ ＯＬＥＤ素子又はマイクロＬＥＤ素子、Ｔ１－Ｔ９、Ｔ１１－１９Ｔ、Ｔ２１－Ｔ２５ トランジスタ、Ｄ１ フォトダイオード

Claims (17)

1. 絶縁性基板と、
   前記絶縁性基板上に形成され、ポリシリコン膜を活性膜として含む、第１薄膜トランジスタと、
   前記絶縁性基板上に形成され、前記ポリシリコン膜より上層に位置する酸化物半導体膜を活性膜として含む、第２薄膜トランジスタと、
   前記ポリシリコン膜及び前記酸化物半導体膜より上層に位置し、前記ポリシリコン膜の少なくとも一部及び前記酸化物半導体膜の少なくとも一部を平面視において覆い、前記酸化物半導体膜に接している、第１絶縁膜と、
   前記第１絶縁膜より上層に位置し、前記ポリシリコン膜の前記少なくとも一部及び前記酸化物半導体膜の前記少なくとも一部を平面視において覆い、水素濃度が前記第１絶縁膜より高い、第２絶縁膜と、
   を含み、
   前記第１絶縁膜は、第１部分と第２部分とを含み、
   前記第１部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含み、
   前記第２部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含み、
   前記第１部分の膜厚は、前記第２部分の膜厚より薄い、
   薄膜トランジスタ基板。
2. 請求項１に記載の薄膜トランジスタ基板であって、
   第１電極と、
   前記第１電極より上層の第２電極と、
   を含み、
   前記第１部分は、前記第１電極及び前記第２電極に挟まれた部分を含む、
   薄膜トランジスタ基板。
3. 請求項１に記載の薄膜トランジスタ基板であって、
   前記第２絶縁膜は、前記第１絶縁膜に接している、
   薄膜トランジスタ基板。
4. 請求項１に記載の薄膜トランジスタ基板であって、
   前記第１絶縁膜と前記第２絶縁膜との間に第３絶縁膜を含み、
   前記第３絶縁膜の水素濃度は、前記第２絶縁膜の水素濃度より低く、
   前記第３絶縁膜は、第３部分及び第４部分を含み、
   前記第３部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含み、
   前記第４部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含み、
   前記第３部分の膜厚は、前記第４部分の膜厚より薄い、
   薄膜トランジスタ基板。
5. 請求項４に記載の薄膜トランジスタ基板であって、
   第１電極と、
   前記第１電極より上層の第２電極と、
   前記第２電極より上層の第３電極と、
   を含み、
   前記第１部分は、前記第１電極及び前記第２電極に挟まれた部分を含み、
   前記第３部分は、前記第２電極及び前記第３電極に挟まれた部分を含む、
   薄膜トランジスタ基板。
6. 請求項１に記載の薄膜トランジスタ基板であって、
   前記絶縁性基板上に発光素子を含み、
   前記第１薄膜トランジスタ、前記第２薄膜トランジスタは、前記発光素子の発光を制御する画素回路に含まれ、
   前記第１薄膜トランジスタは、前記発光素子へ電流を供給する駆動薄膜トランジスタであり、
   前記第２薄膜トランジスタは、スイッチトランジスタである、
   薄膜トランジスタ基板。
7. 請求項６に記載の薄膜トランジスタ基板であって、
   前記画素回路は、前記駆動薄膜トランジスタのゲート電位を維持するための保持容量を含み、
   前記保持容量は、第１電極と、前記第１電極より上層の第２電極と、
   を含み、
   前記第１部分は、前記第１電極及び前記第２電極に挟まれた部分を含む、
   薄膜トランジスタ基板。
8. 請求項６に記載の薄膜トランジスタ基板であって、
   前記絶縁性基板上に、前記発光素子がアレイ状に配置された表示領域と、
   前記絶縁性基板上の前記表示領域の外側に、前記発光素子を制御するための信号を伝送する周辺回路と、を含み、
   前記周辺回路は、前記第１薄膜トランジスタを含む、
   薄膜トランジスタ基板。
9. 請求項１に記載の薄膜トランジスタ基板であって、
   前記絶縁性基板上に、画素電極と共通電極がアレイ状に配置された表示領域と、
   前記絶縁性基板上の前記表示領域の外側に、前記画素電極と前記共通電極との間に保持する電荷を制御するための信号を伝送する周辺回路と、を含み、
   前記表示領域における前記第２薄膜トランジスタは、前記画素電極へ電荷を供給する薄膜トランジスタであり、
   前記周辺回路は、前記第１薄膜トランジスタを含む、
   薄膜トランジスタ基板。
10. 請求項１に記載の薄膜トランジスタ基板であって、
    前記絶縁性基板上に、画素電極と共通電極がアレイ状に配置された表示領域と、
    前記絶縁性基板上の前記表示領域の外側に、前記画素電極と前記共通電極との間に保持する電荷を制御するための信号を伝送する周辺回路と、を含み、
    前記表示領域における前記第１薄膜トランジスタは、前記画素電極へ電荷を供給する薄膜トランジスタであり、
    前記周辺回路は、前記第１薄膜トランジスタと前記第２薄膜トランジスタを含む、
    薄膜トランジスタ基板。
11. 請求項６に記載の薄膜トランジスタ基板であって、
    前記発光素子がマイクロＬＥＤである薄膜トランジスタ基板。
12. 請求項１に記載の薄膜トランジスタ基板であって、
    前記絶縁性基板上に、センサ素子がアレイ状に配置されたセンサアレイ領域と、
    前記絶縁性基板上の前記センサアレイ領域の外側に、前記センサ素子を制御するための信号を伝送する周辺回路と、を含み、
    前記第１薄膜トランジスタ、前記第２薄膜トランジスタは、前記センサ素子を制御するセンサ回路に含まれ、
    前記周辺回路は、前記第１薄膜トランジスタを含む、
    薄膜トランジスタ基板。
13. 薄膜トランジスタ基板の製造方法であって、
    絶縁性基板上に、第１薄膜トランジスタの活性膜としてポリシリコン膜を形成し、
    前記絶縁性基板上に、前記ポリシリコン膜を形成した後、前記ポリシリコン膜より上層に、第２薄膜トランジスタの活性膜として酸化物半導体膜を形成し、
    前記酸化物半導体膜を形成した後に、前記酸化物半導体膜より上層に、第１絶縁膜を形成し、
    前記第１絶縁膜を形成した後、前記第１絶縁膜より上層に、水素濃度が前記第１絶縁膜より高い第２絶縁膜を形成する、
    ことを含み、
    前記第１絶縁膜は、前記ポリシリコン膜の少なくとも一部及び前記酸化物半導体膜の少なくとも一部を平面視において覆い、前記酸化物半導体膜に接しており、
    前記第１絶縁膜は、第１部分と第２部分とを含み、
    前記第１部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含み、
    前記第２部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含み、
    前記第２絶縁膜は、前記ポリシリコン膜の前記少なくとも一部及び前記酸化物半導体膜の前記少なくとも一部を平面視において覆い、
    前記第１絶縁膜の形成は、前記第１部分の膜厚が前記第２部分の膜厚より薄くなるように、エッチングを行うことを含む、
    製造方法。
14. 請求項１３に記載の製造方法であって、
    前記第１絶縁膜を形成する前、前記第１絶縁膜より下層に第１電極を形成し
    前記第１絶縁膜を形成した後、前記第１絶縁膜より上層に第２電極を形成する、
    ことをさらに含み、
    前記第１部分は、前記第１電極及び前記第２電極に挟まれた部分を含む、
    製造方法。
15. 請求項１３に記載の製造方法であって、
    前記第１絶縁膜を形成した後、前記第１絶縁膜より上層に第３絶縁膜を形成することをさらに含み、
    前記第２絶縁膜は、前記第３絶縁膜を形成した後、前記第３絶縁膜より上層に形成され、
    前記第３絶縁膜の水素濃度は、前記第２絶縁膜の水素濃度より低く、
    前記第３絶縁膜は、第３部分及び第４部分を含み、
    前記第３部分は、前記ポリシリコン膜の前記少なくとも一部を覆う部分を含み、
    前記第４部分は、前記酸化物半導体膜の前記少なくとも一部を覆う部分を含み、
    前記第３絶縁膜の形成は、前記第３部分の膜厚が前記第４部分の膜厚より薄くなるように、エッチングを行うことを含む、
    製造方法。
16. 請求項１５に記載の製造方法であって、
    前記第１絶縁膜を形成する前、前記第１絶縁膜より下層に第１電極を形成し
    前記第１絶縁膜を形成した後、前記第２絶縁膜を形成する前に、前記第１絶縁膜より上層に第２電極を形成し、
    前記第２絶縁膜を形成した後、前記第２絶縁膜より上層に第３電極を形成し、
    前記第１部分は、前記第１電極及び前記第２電極に挟まれた部分を含み、
    前記第３部分は、前記第２電極及び前記第３電極に挟まれた部分を含む、
    製造方法。
17. 請求項１３に記載の製造方法であって、
    前記第２絶縁膜を形成した後にアニールを行う、
    製造方法。

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