JP2022051362A - 発振装置及びpll回路 - Google Patents
発振装置及びpll回路 Download PDFInfo
- Publication number
- JP2022051362A JP2022051362A JP2020157797A JP2020157797A JP2022051362A JP 2022051362 A JP2022051362 A JP 2022051362A JP 2020157797 A JP2020157797 A JP 2020157797A JP 2020157797 A JP2020157797 A JP 2020157797A JP 2022051362 A JP2022051362 A JP 2022051362A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- control signal
- type mos
- oscillator
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 8
- 230000010355 oscillation Effects 0.000 claims description 106
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 17
- 230000000903 blocking effect Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 82
- 230000004048 modification Effects 0.000 description 26
- 238000012986 modification Methods 0.000 description 26
- 238000000034 method Methods 0.000 description 18
- 230000007246 mechanism Effects 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101100350628 Arabidopsis thaliana PLL3 gene Proteins 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】発振器特性を調整する。【解決手段】発振装置は、入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える。【選択図】図5
Description
本開示による実施形態は、発振装置及びPLL回路に関する。
PLL(Phase Locked Loop)回路は、無線又は有線の送受信器、及び、デジタルシステムクロック生成等の様々な分野で用いられる電子回路の1つである。例えば、システムクロック等の発振信号をチップ内で生成するために必要となるPLL回路は、基準クロックとの位相差情報に応じた発振信号を生成するための発振器コアを必要とする。発振器コアには、例えば、アナログPLL回路における電圧制御発振器(VCO(Voltage Controlled Oscillator))及びデジタルPLL回路におけるデジタル制御発振器(DCO(Digital Controlled Oscillator))がある。VCO及びDCOには、発振メカニズムで大別してリング発振器又はLC発振器が用いられる。
また、昨今では、より高速での信号処理や、より大容量のデータ転送等の要求を実現するために、PLL回路に対して最大レートの更なる向上が求められている。一方で、下位互換まで包含するために低データレートでも動作可能なPLL回路が求められる場合もある。従って、PLL回路には、高速での発振動作が実現できるだけではなく、ワイドレンジで発振周波数を可変可能な発振器コアが求められる。
LC発振器の周波数可変幅は一般的に小さいため、単一発振器で周波数可変幅を広げたい場合にはリング発振器がしばしば選択される(特許文献1参照)。
しかし、リング発振器の発振周波数に寄与する電流-電圧変換ゲインgmは、例えば、CMOS(Complementary Metal Oxide Semiconductor)インバータを構成するトランジスタ能力に大きく依存することに加えて、トランジスタ能力はプロセス、電源電圧、及び温度で大きくばらつく。ここで、プロセス、電源電圧、及び温度によるトランジスタ能力のバラつきは閾値電圧のバラつきとして表現されることが多い。トランジスタ能力の大きなバラつきは、結果としてリング発振器に対して大きな特性バラつきをもたらす。
このリング発振器の特性バラつきによって、リング発振器をPLL回路の発振器コアに使用した際に、ワイドレンジな発振周波数可変幅を実現するための設計が困難となる。加えて、トランジスタ能力が最も弱まった条件でリング発振器として保証可能な最大発振周波数が律速してしまう。従って、高周波での発振動作にはそもそもプロセスに由来するような物理的な限界が存在する。このように、従来のPLL回路は、プロセス等による制限により、最大発振周波数等の発振器特性を調整するのが容易ではなかった。
そこで、本開示では、発振器特性を調整することができる発振装置及びPLL回路を提供するものである。
上記の課題を解決するために、本開示によれば、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える、発振装置が提供される。
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える、発振装置が提供される。
前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備えてもよい。
前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含んでもよい。
前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御されてもよい。
前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御されてもよい。
前記論理反転回路は、第1基準電圧ノード及び第2基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタ及び前記第2トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定されてもよい。
前記第1トランジスタ及び前記第2トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定されてもよい。
前記第1トランジスタのゲート及び前記第2トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備えてもよい。
前記遅延素子に含まれる少なくとも1つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備えてもよい。
前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整してもよい。
前記直流制御信号生成部は、
第1基準電圧ノードと第1ノードとの間で直列に接続される、電流源及びダイオード接続された第3トランジスタと、
前記第1基準電圧ノードと前記第1ノードとの間に接続される、ダイオード接続された第4トランジスタと、
前記第1ノードと第2基準電圧ノードとの間に接続される抵抗素子と、を有し、
前記ダイオード接続された第3トランジスタのゲート及びドレインから前記直流制御信号を出力してもよい。
第1基準電圧ノードと第1ノードとの間で直列に接続される、電流源及びダイオード接続された第3トランジスタと、
前記第1基準電圧ノードと前記第1ノードとの間に接続される、ダイオード接続された第4トランジスタと、
前記第1ノードと第2基準電圧ノードとの間に接続される抵抗素子と、を有し、
前記ダイオード接続された第3トランジスタのゲート及びドレインから前記直流制御信号を出力してもよい。
前記直流制御信号生成部は、前記電流源を流れる電流、前記第3トランジスタの並列数、前記第4トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも1つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御してもよい。
前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げてもよい。
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げてもよい。
前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げてもよい。
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げてもよい。
前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
前記発振周波数制御部は、
前記電流源に流れる電流を制御する第5トランジスタと、
前記第5トランジスタのドレイン電流に比例するドレイン電流を流す第6トランジスタと、を有し、
前記複数の遅延素子の遅延時間は、前記第6トランジスタのドレイン電流に応じて変化し、
前記発振周波数制御部は、前記第5トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御してもよい。
前記発振周波数制御部は、
前記電流源に流れる電流を制御する第5トランジスタと、
前記第5トランジスタのドレイン電流に比例するドレイン電流を流す第6トランジスタと、を有し、
前記複数の遅延素子の遅延時間は、前記第6トランジスタのドレイン電流に応じて変化し、
前記発振周波数制御部は、前記第5トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御してもよい。
前記第5トランジスタのゲート電圧により、前記電流源に流れる電流と前記第6トランジスタのドレイン電流とが制御され、
前記電流源に流れる電流により、前記第3トランジスタのドレイン電流が制御されてもよい。
前記電流源に流れる電流により、前記第3トランジスタのドレイン電流が制御されてもよい。
前記第3トランジスタ及び前記第4トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有してもよい。
前記複数の遅延素子に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する第2制御端子をさらに備えてもよい。
前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
前記遅延素子が出力する発振信号のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
本開示によれば、基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
前記発振装置は、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を有する、PLL回路が提供される。
前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
前記発振装置は、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を有する、PLL回路が提供される。
以下、図面を参照して、発振装置及びPLL(Phase Locked Loop)回路の実施形態について説明する。以下では、発振装置及びPLL回路の主要な構成部分を中心に説明するが、発振回路及びPLL回路には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
また、図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
[PLL回路の構成例]
図1は、本開示に係る技術が適用されるPLL回路1の構成の一例を示すブロック図である。図1に示すPLL回路1は、アナログPLL回路である。
図1は、本開示に係る技術が適用されるPLL回路1の構成の一例を示すブロック図である。図1に示すPLL回路1は、アナログPLL回路である。
PLL回路1は、位相比較器11と、アナログループフィルタ12と、電圧制御発振器(VCO(Voltage Controlled Oscillator))13と、分周器14と、を備える。
発振装置としてのVCO13は、基準信号との位相差に基づいて発振周波数を制御する。また、VCO13は、電圧制御により発振周波数を制御する発振器である。
位相比較器11は、基準信号と発振信号との位相差を検出する。
PLL回路1においては、位相比較器11が入力信号とフィードバッククロック(以下、FBと称する)との位相を比較し、位相差を電圧に変化して出力する。アナログループフィルタ12は、例えば、ローパスフィルタにより、不要な短周期の変動を抑制する。VCO13は、電圧信号に応じた周波数のクロック信号を発生して後段に出力する。分周器14は、VCO13からのクロック信号を分周することによりFBを生成して位相比較器11に戻す。アナログPLL回路であるPLL回路1では、以上のようにして、入力信号とFBとの位相が合うようにフィードバック制御が行われる。
図2は、PLL回路1の構成の変形例を示すブロック図である。図2に示すPLL回路1aは、デジタルPLL回路である。
PLL回路1aは、位相比較器である時間-デジタル変換器(TDC(Time-to-digital converter))11aと、デジタルループフィルタ12aと、デジタル制御発振器(DCO(Digital Controlled Oscillator))13aと、分周器14aと、を備える。
発振装置としてのDCO13aは、デジタル制御によって発振周波数を制御する発振器である。
[VCO及びDCOの構成例]
図3Aは、VCO13の構成の一例を示すブロック図である。
図3Aは、VCO13の構成の一例を示すブロック図である。
VCO13は、リング発振器131と、電圧制御電流源(VCCS(Voltage Controlled Current Source))132と、を備える。
図3Aに示す例では、リング発振器131及びVCCS132は、電源とグランドとの間で直列に接続されている。また、リング発振器131は、電源側に接続され、VCCS132は、グランド側に接続されている。
図3B~図3Dは、VCO13の構成の変形例を示すブロック図である。
図3Bに示す例では、リング発振器131は、グランド側に接続され、VCCS132は、電源側に接続されている。
図3C及び図3Dに示す例では、VCO13は、リング発振器131と、電圧レギュレータ(REG)133と、を備える。図3Cに示す例では、リング発振器131は、電源とREG133との間に接続される。図3Dに示す例では、リング発振器131は、REG133とグランドとの間に接続される。
図3Eは、DCO13aの構成の一例を示すブロック図である。図2に示すように、デジタルPLL回路が用いられる場合、VCO13に代えて、DCO13aが用いられる。
DCO13aは、リング発振器131と、D/Aコンバータ(DAC)134と、を備える。図3Eに示す例では、リング発振器131は、電源とDAC134との間に接続される。
図3Fは、DCO13aの構成の変形例を示すブロック図である。
図3Fに示す例では、リング発振器131は、DAC134とグランドとの間に接続される。
VCO13に用いられるリング発振器131の構成は、例えば、DCO13aに用いられるリング発振器131の構成と共通している。なお、リング発振器131の構成の詳細については、図5を参照して、後で説明する。
また、以下では、VCO13について説明するが、DCO13aはVCO13と同様であるため、その説明を省略する。
図4Aは、VCO13の構成の一例を示すブロック図である。図4Aは、本開示による実施形態の上位概念を示す図でもある。
VCO13は、DC(Direct Current)バイアス電圧生成回路135をさらに備える。
直流制御信号生成部としてのDCバイアス電圧生成回路135は、遅延素子1311に含まれる少なくとも1つのトランジスタの駆動能力に応じた直流制御信号を生成する。より詳細には、DCバイアス電圧生成回路135は、リング発振器131に含まれるトランジスタの特性に応じて、リング発振器131の発振信号に関与するバイアス信号を生成する。これにより、DCバイアス電圧生成回路135は、リング発振器131に含まれるトランジスタの能力を見かけ上制御することができる。DCバイアス電圧生成回路135は、例えば、リング発振器131の外部に設けられる。
図4Bは、VCO13の構成の変形例を示すブロック図である。
図4Bに示す例では、1個のリング発振器131に対してN個のDCバイアス電圧生成回路135が設けられる。すなわち、DCバイアス電圧生成回路135は、複数設けられていてもよい。
[リング発振器の構成例]
図5は、リング発振器131の構成の一例を示す回路図である。
図5は、リング発振器131の構成の一例を示す回路図である。
リング発振器131は、端子TA、TB、TCと、遅延素子1311と、キャパシタ1312と、抵抗素子1313と、を備える。なお、リング発振器131の1ユニットであるリングユニットUは、遅延素子1311、キャパシタ1312及び抵抗素子1313を含む。
遅延素子1311は、複数段設けられている。複数の遅延素子1311は、入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する。
また、より詳細には、遅延素子1311は、リング状に接続された複数の論理反転回路(インバータ)を有する。複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、直流制御信号により一括して制御される。
また、論理反転回路は、第1基準電圧ノードRV1及び第2基準電圧ノードRV2の間にカスコード接続され、互いに導電型の異なる第1トランジスタTr1及び第2トランジスタTr2を有する。なお、論理反転回路は、端子TA、TBを介して、第1基準電圧ノードRV1及び第2基準電圧ノードRV2と接続されている。また、第1トランジスタTr1及び第2トランジスタTr2の一方のゲートの直流電圧レベルは、直流制御信号により設定される。図5に示す例では、第1トランジスタTr1は、p型MOS(Metal Oxide Semiconductor)トランジスタであり、第2トランジスタTr2は、n型MOSトランジスタである。この場合、論理反転回路は、CMOS(Complementary MOS)インバータである。より詳細には、第1トランジスタTr1及び第2トランジスタTr2は、例えば、それぞれp型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びn型MOSFETである。また、CMOSインバータである遅延素子1311の出力端子は、第1トランジスタTr1と第2トランジスタTr2との間である。
図5に示す例では、遅延素子1311の入力端子と出力端子とが互いに接続されている。従って、或る遅延素子(第1遅延素子)から出力される信号は、別の遅延素子(第2遅延素子)に入力される。また、3つの遅延素子1311が設けられているため、図5に示すリング発振器131は、3段(3相)リング発振器である。
また、第1トランジスタTr1は、一端(ソース)が端子TAと接続され、他端(ドレイン)が第2トランジスタTr2の一端(ドレイン)と接続される。また、第2トランジスタTr2は、他端(ソース)が端子TBと接続される。
端子TA、TBは、例えば、図3A~図3Fに示す電源、グランド、VCCS132、REG133及びDAC134とリング発振器131とを接続するための端子である。
図6は、リング発振器131の概念図である。図7は、リング発振器131Cの構成の比較例を示す回路図である。
図6に示すように、リング発振器の単純な概念図は、電流-電圧変換ゲインgmの素子と容量Cとを1ユニット(リングユニットU)としてリング状に配置した図である。一般に、このようなリング発振器の発振周波数はgm/Cに比例することが知られている。
図7に示す比較例によるリング発振器131Cは、図6のような概念図で表現できるリング発振器の最も基本的かつ単純な実施形態の1つである。図7に示すリング発振器131Cは、図5に示すリング発振器131と同様に、遅延素子1311を有する3段のリング発振器である。なお、図7に示すリング発振器131Cには、端子TC、キャパシタ1312及び抵抗素子1313が設けられない。図7に示す例では、遅延素子1311が電流-電圧変換ゲインgmの素子として利用され、次段のゲート容量が容量Cとして利用されている。
しかし、電流-電圧変換ゲインgmは、遅延素子1311を構成するトランジスタの能力に大きく依存することに加えて、トランジスタ能力はプロセス、電源電圧及び温度で大きくバラつく。ここで、このプロセス電源電圧及び温度によるトランジスタ能力のバラつきは閾値電圧のバラつきとして表現されることが多い。トランジスタ能力の大きなバラつきは、結果としてリング発振器に対して大きな特性バラつきをもたらす。なお、トランジスタ能力は、例えば、電流-電圧変換ゲインgmである。
そこで、本実施形態では、図5に示すように、リング発振器131の外部から端子TCを介して印加するバイアス電圧によって、トランジスタ能力を見かけ上制御し、発振器特性を調整する。
キャパシタ1312は、複数設けられている。複数のキャパシタ1312は、複数の遅延素子1311の入力ノードNinに接続され、複数の入力信号に含まれる直流信号成分を遮断する。これにより、後で説明するように、端子TCに印加される直流バイアス電圧によって、発振信号の直流レベルを自由に動かすことができる。
また、キャパシタ1312は、第1トランジスタTr1のゲート及び第2トランジスタTr2のゲートの間に接続され、他のいずれかの論理反転回路の出力信号に含まれる直流信号成分を遮断する。図5に示す例では、キャパシタ1312は、一端が前段の遅延素子1311の出力端子と接続され、他端がノードN2と接続される。ノードN2は、第2トランジスタTr2のゲートと接続されている。
第1制御端子としての端子TCは、複数の遅延素子1311に入力される複数の入力信号の直流電圧レベル(直流バイアスレベル)を一括して制御する直流制御信号を複数の遅延素子1311に入力する。これにより、トランジスタ能力を調整することができ、発振器特性を調整することができる。この結果、発振周波数を制御することができる。図5に示す例では、端子Tcは、第2トランジスタTr2に直流制御信号を入力する。
また、図5に示す例では、端子TCは、キャパシタ1312と第2トランジスタTr2との間のノードN2と接続されている。端子TCは、図4A及び図4Bに示すDCバイアス電圧生成回路135と接続するための端子である。端子TCを介して、DCバイアス電圧生成回路135で生成される直流バイアス電圧が第2トランジスタTr2(リング発振器131)に印加される。
抵抗素子1313は、端子TCと、ノードN2と、の間に接続される。
なお、キャパシタ1312及び抵抗素子1313は、RC回路(容量結合)の帯域が、発振器としてのループゲインが確保できるように、所望の最小発振周波数より十分低い値になるように設計される。RC回路の帯域は、例えば、使用時の最小発振周波数が2GHzであれば、RC回路の帯域が200MHz以下となるように設計される。
図8Aは、リング発振器131とDCバイアス電圧生成回路135との接続の一例を示す回路図である。図8Aは、図4Aの接続例を示す。
DCバイアス電圧生成回路135は、図5に示す端子TCと接続されている。
DCバイアス電圧生成回路135から供給される直流バイアス電圧を増減させることにより、リング発振器131の発振周波数を増減させることができる。なお、DCバイアス電圧生成回路135による発振周波数の増減の詳細については、図9を参照して、後で説明する。
図8B及び図8Cは、リング発振器131とDCバイアス電圧生成回路135との接続の変形例を示す回路図である。図8Bは、図4Aの接続例を示し、図8Cは、図4Bの接続例を示す。
図8Bに示す例では、キャパシタ1312は、一端が前段の遅延素子1311の出力端子と接続され、他端がノードN3と接続される。ノードN3は、第1トランジスタTr1のゲートと接続されている。また、DCバイアス電圧生成回路135(端子TC)は、ノードN3と接続されている。この場合、DCバイアス電圧生成回路135は、第1トランジスタTr1に直流バイアス電圧を印加する。また、抵抗素子1313は、DCバイアス電圧生成回路135(端子TC)と、ノードN3と、の間に接続される。
図8Cに示す例では、図8Aに示す例及び図8Bに示す例の組み合わせである。従って、DCバイアス電圧生成回路135は、第1トランジスタTr1及び第2トランジスタTr2の両方に直流バイアス電圧を印加する。
図9は、図8A~図8Cにおける発振周波数の増減と直流バイアス電圧の増減との間の関係の一例を示す図である。
図8A~図8Cに示す例では、第1トランジスタTr1及び第2トランジスタTr2の少なくとも一方にDCバイアス電圧生成回路135(端子TC)が接続される。
DCバイアス電圧生成回路135は、遅延素子1311に含まれる少なくとも1つのトランジスタのゲートに入力される直流制御信号の電圧レベルを調整して、トランジスタの駆動能力を調整する。より詳細には、図9に示すように、DCバイアス電圧生成回路135は、駆動能力を下げるように、p型MOSトランジスタ(第1トランジスタTr1)の直流電圧レベルを上げ、又は、n型MOSトランジスタ(第2トランジスタTr2)の直流電圧レベルを下げる直流制御信号を生成する。一方、DCバイアス電圧生成回路135は、駆動能力を上げるように、p型MOSトランジスタ(第1トランジスタTr1)の直流電圧レベルを下げ、又は、n型MOSトランジスタ(第2トランジスタTr2)の直流電圧レベルを上げる直流制御信号を生成する。
図8Aに示す例では、より低周波数でリング発振器131を発振させたい場合(トランジスタ能力を下げたい場合)、DCバイアス電圧生成回路135は、第1トランジスタTr1のバイアス電圧を下げる。逆に、より高周波数でリング発振器131を発振させたい場合(トランジスタ能力を上げたい場合)、DCバイアス電圧生成回路135は、第2トランジスタTr2のバイアス電圧を上げる。
図8Bに示す例では、より低周波数でリング発振器131を発振させたい場合、DCバイアス電圧生成回路135は、第1トランジスタTr1のバイアス電圧を上げる。逆に、より高周波数でリング発振器131を発振させたい場合、DCバイアス電圧生成回路135は、第1トランジスタTr1のバイアス電圧を下げる。
図8Cに示す例では、DCバイアス電圧生成回路135は、図9に従って、第1トランジスタTr1及び第2トランジスタTr2の両方のバイアス電圧を増減させればよい。トランジスタ能力の制御の観点から、両方のバイアス電圧を制御することがより好ましい。
また、高周波数でリング発振器131を動作させる場合、DCバイアス電圧生成回路135は、バイアス電圧として電源電圧を印加してもよい。この場合、DCバイアス電圧生成回路135は、電源までの配線であればよい。
また、バイアス電圧をトランジスタ能力に応じて適切に印加すると、リング発振器131として構築した際の発振器特性のバラつきを抑制することができる。これは、トランジスタの閾値電圧を見かけ上制御することにより、トランジスタ本来の閾値電圧のバラつきを見かけ上打ち消すことができるためである。このバラつき抑制は、トランジスタ能力の弱まる条件(例えば、プロセス、電源電圧及び温度等)での発振周波数低下も抑制することが出来る。この結果、副次的効果として、実際にリング発振器131を使用した際に保証可能な最大発振周波数が向上する。
図10は、トランジスタ能力に応じたバイアス電圧の一例を示す図である。図10は、上記のリング発振器131における発振器特性のバラ付きを抑制することができるバイアス電圧を示す。より詳細には、図10は、バイアス電圧の電圧値の大きさの順番を、p型MOSトランジスタ(第1トランジスタTr1)及びn型MOSトランジスタ(第2トランジスタTr2)のトランジスタ能力に応じて示す図である。
図10は、トランジスタ能力の調整前における、第1トランジスタTr1および第2トランジスタTr2の駆動能力の大小関係を示す。「pMOS」の「Fast」は、第1トランジスタTr1の動作速度が速く、駆動能力が高いことを示す。「pMOS」の「Slow」は、第1トランジスタTr1の動作速度が遅く、駆動能力が低いことを示す。「nMOS」の「Fast」は、第2トランジスタTr2の動作速度が速く、駆動能力が高いことを示す。「nMOS」の「Slow」は、第2トランジスタTr2の動作速度が遅く、駆動能力が低いことを示す。
図10に示すように、DCバイアス電圧生成回路135は、バイアス電圧が降順に、第1トランジスタTr1(p型MOSトランジスタ)のトランジスタ能力が高く、かつ、第2トランジスタTr2(n型MOSトランジスタ)のトランジスタ能力が低い場合、第1トランジスタTr1及び第2トランジスタTr2の両方のトランジスタ能力が低い場合、第1トランジスタTr1及び第2トランジスタTr2の両方のトランジスタ能力が高い場合、第1トランジスタTr1のトランジスタ能力が低く、かつ、第2トランジスタTr2のトランジスタ能力が高い場合、となるようにバイアス電圧を変更する。
第1トランジスタTr1(p型MOSトランジスタ)のトランジスタ能力が高く、かつ、第2トランジスタTr2(n型MOSトランジスタ)のトランジスタ能力が低い場合、第1トランジスタTr1のトランジスタ能力を下げ、第2トランジスタTr2のトランジスタ能力を上げる必要がある。従って、図9に示す関係により、バイアス電圧の電圧値は、最も高く、1番目に高い値に設定される。
第1トランジスタTr1及び第2トランジスタTr2のトランジスタ能力が同程度である場合、すでにトランジスタ能力のバラつきは抑制されている。第1トランジスタTr1及び第2トランジスタTr2の両方のトランジスタ能力が低い場合、図9に示す関係により、バイアス電圧の電圧値は、2番目に高い値に設定される。一方、第1トランジスタTr1及び第2トランジスタTr2の両方のトランジスタ能力が高い場合、図9に示す関係により、バイアス電圧の電圧値は、3番目に高い値に設定される。
第1トランジスタTr1のトランジスタ能力が低く、かつ、第2トランジスタTr2のトランジスタ能力が高い場合、第1トランジスタTr1のトランジスタ能力を上げ、第2トランジスタTr2のトランジスタ能力を下げる必要がある。従って、図9に示す関係により、バイアス電圧の電圧値は、最も低く、4番目に高い値に設定される。
尚、電圧値の並び順は、図10に示す例に限定されず、適切にトランジスタ能力を調整できる範囲内で変更されてもよい。
[バイアス電圧生成回路の構成例]
図11は、DCバイアス電圧生成回路135の構成の一例を示す回路図である。図11は、図10に示すバイアス電圧を実現可能な回路の一例を示す。
図11は、DCバイアス電圧生成回路135の構成の一例を示す回路図である。図11は、図10に示すバイアス電圧を実現可能な回路の一例を示す。
DCバイアス電圧生成回路135は、電流源1351と、第3トランジスタTr3と、第4トランジスタTr4と、抵抗素子1352と、端子TDと、を備える。図11に示す例では、第3トランジスタTr3はn型MOSトランジスタ1353であり、第4トランジスタTr4はp型MOSトランジスタ1354である。
電流源1351は、第1基準電圧ノードRV1と第1ノードN1との間に接続される。図11に示す例では、第1基準電圧ノードRV1は、電源である。また、電流源1351は、第3トランジスタTr3と直列に接続される。
第3トランジスタTr3は、ダイオード接続されている。すなわち、第3トランジスタTr3は、ゲートとドレインとが接続されている。より詳細には、第3トランジスタTr3は、一端(ドレイン)が電流源1351及び端子TDと接続され、他端(ソース)が第1ノードN1と接続される。
第4トランジスタTr4は、第1基準電圧ノードRV1(電源)と第1ノードN1との間に接続され、ダイオード接続されている。すなわち、第4トランジスタTr4は、電流源1351及び第3トランジスタTr3と並列に接続されている。より詳細には、一端(ソース)が第1基準電圧ノードRV1と接続され、他端(ドレイン)が第1ノードN1と接続される。
抵抗素子1352は、第1ノードN1と第2基準電圧ノードRV2との間に接続される。図11に示す例では、第2基準電圧ノードRV2は、グランドである。
出力端子としての端子TDは、第3トランジスタTr3のゲート及びドレインと接続され、直流制御信号を端子TCに出力する。すなわち、DCバイアス電圧生成回路135は、ダイオード接続された第3トランジスタTr3のゲート及びドレインから直流制御信号を出力する。
第4トランジスタTr4の閾値電圧で、抵抗素子1352の上側の電圧が決まる。第3トランジスタTr3の閾値電圧で第3トランジスタTr3のゲート電圧が持ち上がる。従って、第3トランジスタTr3のゲート電圧(バイアス電圧)は、第3トランジスタTr3及び第4トランジスタTr4の各閾値電圧のバランスで自動的に決まる。すなわち、図11に示す回路により、DCバイアス電圧生成回路135で生成される直流バイアス電圧が自動的に決まる。
また、第3トランジスタTr3及び第4トランジスタTr4は、遅延素子1311に含まれるトランジスタと同一又は類似の特性を有することが好ましい。より詳細には、n型MOSトランジスタ1353及びp型MOSトランジスタ1354は、それぞれ第2トランジスタTr2及び第1トランジスタTr1と同種であり、同様の特性を有する。「同一又は類似の特性」は、例えば、電流及び電圧特性等だけでなく、製造(プロセス)バラつき、電源電圧バラつき及び温度バラつき等による特性変化(駆動能力の変化)も含む。これにより、トランジスタ能力のバラつきに応じて、図10に示すバイアス電圧の並び順が自動的に実現できる。この結果、トランジスタ能力を制御するために、追加で制御信号を設ける必要がない。
尚、DCバイアス電圧生成回路135の構成は、図11に示す例に限定されない。DCバイアス電圧生成回路135は、例えば、外部から制御信号を受けて、図9に示すように、所望の発振周波数が得られるバイアス電圧を生成してもよい。
[バイアス電圧によって閾値電圧が見かけ上制御される理論的背景]
図12Aは、リング発振器131CにおけるリングユニットUの構成の比較例を示す回路図である。図12Bは、リング発振器131におけるリングユニットUの構成の一例を示す回路図である。図12A及び図12Bは、それぞれ図7の比較例によるリング発振器131C及び図5の本実施形態によるリング発振器131におけるリングユニットUを示す。
図12Aは、リング発振器131CにおけるリングユニットUの構成の比較例を示す回路図である。図12Bは、リング発振器131におけるリングユニットUの構成の一例を示す回路図である。図12A及び図12Bは、それぞれ図7の比較例によるリング発振器131C及び図5の本実施形態によるリング発振器131におけるリングユニットUを示す。
VAは、端子TAにおける電圧を示す。VBは、端子TBにおける電圧を示す。Vbiasは、外部(端子TC)から供給されるバイアス電圧(バイアス信号)を示す。Vinは、各段の遅延素子1311(リングユニットU)における入力電圧(入力信号)を示す。Voutは、各段の遅延素子1311における出力電圧(出力信号)を示す。
入力電圧Vinは、交流の入力電圧Vin_AC及び直流の入力電圧Vin_DCを用いて、式1により表される。
Vin=Vin_AC+Vin_DC (式1)
また、バイアス電圧Vbiasは、直流のバイアス電圧Vbias_DCを用いて、式2により表される。
Vbias=Vbias_DC (式2)
なお、図12Bに示す例では、バイアス電圧Vbiasとして直流電圧のみを端子TCから印加するため、バイアス電圧Vbiasは直流成分のみで表される。
Vin=Vin_AC+Vin_DC (式1)
また、バイアス電圧Vbiasは、直流のバイアス電圧Vbias_DCを用いて、式2により表される。
Vbias=Vbias_DC (式2)
なお、図12Bに示す例では、バイアス電圧Vbiasとして直流電圧のみを端子TCから印加するため、バイアス電圧Vbiasは直流成分のみで表される。
第2トランジスタTr2のゲート端子に注目する。図7に示す比較例による第2トランジスタTr2のオーバードライブ電圧Vovは、第2トランジスタTr2の閾値電圧を「Vth」とすると、式3により表される。
Vov=Vin_AC+Vin_DC-Vth (式3)
一方、本実施形態における図5における第2トランジスタTr2のオーバードライブ電圧Vovは、式4により表される。
Vov=Vin_AC+Vbias_DC-Vth (式4)
ここで、「Vth_shift」を、式5のように定義する。
Vbias_DC-Vin_DC=Vth_shift (式5)
これにより、式4を、式6のように書き換えることができる。
Vov=Vin_AC+Vin_DC-(Vth-Vth_shift) (式6)
式6と式3とを比較すると、式3における「Vth」が「Vth-Vth_shift」に書き換わっている。従って、見かけ上の第2トランジスタTr2の閾値電圧がシフトされている。これにより、MOSFETの閾値電圧、すなわち、トランジスタ能力を、比較例での入力信号の直流電位と、外部(端子TC)から印加される直流バイアスと、の差分に応じて、見かけ上制御することができる。
Vov=Vin_AC+Vin_DC-Vth (式3)
一方、本実施形態における図5における第2トランジスタTr2のオーバードライブ電圧Vovは、式4により表される。
Vov=Vin_AC+Vbias_DC-Vth (式4)
ここで、「Vth_shift」を、式5のように定義する。
Vbias_DC-Vin_DC=Vth_shift (式5)
これにより、式4を、式6のように書き換えることができる。
Vov=Vin_AC+Vin_DC-(Vth-Vth_shift) (式6)
式6と式3とを比較すると、式3における「Vth」が「Vth-Vth_shift」に書き換わっている。従って、見かけ上の第2トランジスタTr2の閾値電圧がシフトされている。これにより、MOSFETの閾値電圧、すなわち、トランジスタ能力を、比較例での入力信号の直流電位と、外部(端子TC)から印加される直流バイアスと、の差分に応じて、見かけ上制御することができる。
以上のように、本実施形態による発振装置(VCO13)は、複数の遅延素子1311に入力される入力信号の直流電圧レベルを制御する直流制御信号を入力する端子TCを備えている。これにより、リング発振器131の外部からのバイアス電圧に応じてトランジスタ能力を制御することができ、発振器特性を制御することができる。この結果、リング発振器131の周波数可変幅を拡張(ワイドレンジ化)することができる。また、リング発振器131の保証可能な最大発振周波数は、トランジスタ能力が最も弱まる条件での発振周波数で決まってしまう。トランジスタ能力を見かけ上制御することにより、保証可能な最大発振周波数を向上させることができる。
また、本実施形態による発振装置(VCO13)は、発振器特性のバラつきを抑えるための、トランジスタ能力に応じた適切なバイアス電圧を生成するDCバイアス電圧生成回路135を含む。DCバイアス電圧生成回路135の構成を、例えば、図11に示す構成にすることにより、特別なキャリブレーション動作(機能)や制御信号を用いることなく、トランジスタ能力を制御することができる。
トランジスタ能力を制御する他の方法として、SOI(Silicon on Insulator)MOSFETにおいてボディ効果を利用することが知られている。しかし、ボディ効果を利用するためには、SOIMOSFETのような特定のトランジスタ構造が必要になることが多い。従って、一般的にSoC(System-on-a-chip)で用いられるバルクCMOSと比較して、SOIMOSFET構造を持つトランジスタの製造コストは高価である。
これに対して、第1実施形態では、回路構成により発振信号に対して直流バイアス電圧を印加する。これにより、特定のトランジスタ構造を必要とすること無く、比較的安価なバルクCMOSプロセスで発振装置(VCO13)を製造することができる。
[変形例]
図13A及び図13Bは、リング発振器131におけるリングユニットUの構成の変形例を示す回路図である。図13A及び図13Bは、それぞれ図8B及び図8Cのリング発振器131におけるリングユニットUを示す。
図13A及び図13Bは、リング発振器131におけるリングユニットUの構成の変形例を示す回路図である。図13A及び図13Bは、それぞれ図8B及び図8Cのリング発振器131におけるリングユニットUを示す。
このように、端子TCは、第1トランジスタTr1のゲートに接続されてもよく、第1トランジスタTr1及び第2トランジスタTr2の両方のゲートと接続されてもよい。
図14Aは、リング発振器131に含まれるリングユニットUの一例を示すブロック図である。図14Aに示す例では、遅延素子1311は、インバータである。
図14Bは、図14AのリングユニットUによるリング発振器131の構成の一例を示すブロック図である。
図14Bは、奇数相で発振するリング発振器131の例を示す。図14Bに示すリング発振器131は、図5に示すリング発振器131と同様に、3段のインバータチェーンを示す。しかし、これに限られず、リング発振器131は、5段、7段等のインバータチェーンであってもよい。
図14Cは、図14AのリングユニットUによるリング発振器131の構成の変形例を示すブロック図である。
図14Cは、偶数相で発振するリング発振器131の例を示す。従って、遅延素子1311の接続段数は、奇数に限られない。
図15A及び図15Bは、リング発振器131の構成の変形例を示す回路図である。
図15Aに示す例では、第1トランジスタTr1に代えて、負荷抵抗としての抵抗素子1314が設けられる。この場合も、遅延素子1311はインバータとして機能する。
図15Bに示す例では、遅延素子1311として差動型増幅回路が用いられる。
このように、遅延素子1311は、CMOSインバータのインバータチェーンに限られない。従って、遅延素子1311は、直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含んでいればよい。
図16は、DCバイアス電圧生成回路135の構成の変形例を示す回路図である。
図16に示す例では、第3トランジスタTr3はp型MOSトランジスタ1354であり、第4トランジスタTr4はn型MOSトランジスタ1353である。また、第1基準電圧ノードRV1は、グランドであり、第2基準電圧ノードRV2は、電源である。図16に示すDCバイアス電圧生成回路135のその他の構成は、図11に示すDCバイアス電圧生成回路135の構成と同様である。
図16に示すDCバイアス電圧生成回路135は、図11に示すDCバイアス電圧生成回路135とほぼ同様の機能及び役割を有するが、出力可能な電圧範囲及び電源電圧からの伝達関数等に差が出る。図8A及び図8Cにおいて、第2トランジスタTr2にDCバイアス電圧が供給される場合、図11に示すDCバイアス電圧生成回路135がバイアス電圧を供給することが好ましい。一方、図8B及び図8Cにおいて、第1トランジスタTr1にバイアス電圧が供給される場合、図16に示すDCバイアス電圧生成回路135がバイアス電圧を供給することが好ましい。これにより、リング発振器131をよりワイドレンジの発振周波数で動作させることができる。
図17A及び図17Bは、DCバイアス電圧生成回路135の構成の変形例を示す回路図である。
DCバイアス電圧生成回路135は、電流源1351を流れる電流、第3トランジスタTr3の並列数、第4トランジスタTr4の並列数及び抵抗素子1352の抵抗の少なくとも1つを変更することにより、直流制御信号の直流電圧レベルを制御する。トランジスタの並列数の変更は、トランジスタサイズを変更してトランジスタを流れる電流量を制御する方法の一例である。また、可変機構は、例えば、VCO13の外部から入力される制御信号により制御される。
図17A及び図17Bに示すDCバイアス電圧生成回路135は、それぞれ、図11及び図16に示すDCバイアス電圧生成回路135における電流源1351、第3トランジスタTr3、第4トランジスタTr4及び抵抗素子1352に可変機構が設けられている。
このような可変機構により、トランジスタ能力に合わせたリング発振器131の特性の自動調整だけでなく、例えば、発振周波数ごとにより適切なトランジスタ能力を実現できるように制御することも可能となる。
図18は、図17A及び図17Bにおける可変機構の動作とバイアス電圧との間の関係の一例を示す図である。図18における「実施例(a)」は、図17AのDCバイアス電圧生成回路135における可変機構の動作を示す。図18における「実施例(b)」は、図17BのDCバイアス電圧生成回路135における可変機構の動作を示す。
図17Aに示す例は、第3トランジスタTr3がn型MOSトランジスタ1353であり、かつ、第4トランジスタTr4がp型MOSトランジスタ1354である場合である。この場合、DCバイアス電圧生成回路135は、電流源1351に流れる電流を減らすことにより直流電圧レベルを下げ、又は、電流源1351に流れる電流を増やすことにより直流電圧レベルを上げる。同様に、DCバイアス電圧生成回路135は、n型MOSトランジスタ1353の並列数を増やしp型MOSトランジスタ1354の並列数を減らすことにより直流電圧レベルを下げ、又は、n型MOSトランジスタ1353の並列数を減らしp型MOSトランジスタ1354の並列数を増やすことにより直流電圧レベルを上げる。同様に、DCバイアス電圧生成回路135は、抵抗素子1352の抵抗値を下げることにより直流電圧レベルを下げ、又は、抵抗素子1352の抵抗値を上げることにより直流電圧レベルを上げる。
図17Bに示す例は、第3トランジスタTr3がp型MOSトランジスタ1354であり、かつ、第4トランジスタTr4がn型MOSトランジスタ1353である場合である。この場合、DCバイアス電圧生成回路135は、電流源1351に流れる電流を増やすことにより直流電圧レベルを下げ、又は、電流源1351に流れる電流を減らすことにより直流電圧レベルを上げる。同様に、DCバイアス電圧生成回路135は、n型MOSトランジスタ1353の並列数を減らしp型MOSトランジスタ1354の並列数を増やすことにより直流電圧レベルを上げ、又は、n型MOSトランジスタ1353の並列数を増やしp型MOSトランジスタ1354の並列数を減らすことにより直流電圧レベルを下げる。同様に、DCバイアス電圧生成回路135は、抵抗素子1352の抵抗値を上げることにより直流電圧レベルを下げ、又は、抵抗素子1352の抵抗値を下げることにより直流電圧レベルを上げる。
また、図18に示すように、n型MOSトランジスタ1353の並列数の増減と、p型MOSトランジスタ1354の並列数の増減と、の間の関係は逆になっている。
なお、可変機構を用いた具体的な発振周波数の設定については、図22A~図22Cを参照して、後で説明する。
図19A~図19Cは、リングユニットUの構成の変形例を示す回路図である。
リング発振器131は、端子TEさらに備える。図19A~図19Cに示す例では、それぞれ図12B、13A、13Bに示すリングユニットUに、端子TEがさらに設けられている。
第2制御端子としての端子TEは、複数の遅延素子1311に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する。端子TEは、ノードN2およびノードN3の少なくとも一方と接続されている。
図20Aは、リング発振器131の構成の変形例を示す回路図である。図20Aに示すリング発振器131は、一例として、図19Aに示すリングユニットUを含む。また、図20Aは、ACバイアス電圧の使用例を説明する図でもある。
VCO13は、ノイズ成分検出回路136と、AC(Alternating Current)バイアス信号生成回路137と、をさらに備える。
ノイズ成分検出部としてのノイズ成分検出回路136は、複数の遅延素子1311に供給される電源電圧のノイズ成分を検出する。
交流制御信号生成部としてのACバイアス信号生成回路137は、ノイズ成分を打ち消すように交流制御信号を生成する。
図20Aに示す例では、ノイズ成分検出回路136は、電源電圧に重畳されるノイズ成分を検知する。ACバイアス信号生成回路137は、ノイズ成分の大きさに応じて逆特性のACバイアス電圧を生成し、リング発振器131に対してフィードフォワード的に印加する。すなわち、ACバイアス信号生成回路137は、電源電圧のノイズの影響をキャンセルするように、ACバイアス電圧をリング発振器131に供給する。これにより、電源電圧の変動によるリング発振器131の特性変化を抑制することができる。
図20Bは、リング発振器131の構成の変形例を示す回路図である。図20Bに示す変形例は、ノイズ成分検出回路136の検出対象がリング発振器131の発振信号である点で、図20Aに示す変形例と異なる。
ノイズ成分検出回路136は、遅延素子1311が出力する発振信号のノイズ成分を検出する。
図20Bに示す例では、ノイズ成分検出回路136は、発振信号に重畳されるノイズを検知する。ACバイアス信号生成回路137は、ノイズ成分の大きさに応じて逆位相のACバイアス電圧を生成し、リング発振器131に対してフィードバック的に印加する。すなわち、ACバイアス信号生成回路137は、発振信号のノイズの影響をキャンセルするように、ACバイアス電圧をリング発振器131に供給する。
尚、ノイズ成分検出回路136は、電源電圧及び発振信号の両方のノイズ成分を検出してもよい。
[VCOの実施形態]
図21は、VCO13の構成の一例を示す回路図である。図21は、図8Aに示す接続例と、図17Aのうち電流源1351の電流値を可変とするDCバイアス電圧生成回路135と、の組み合わせである。
図21は、VCO13の構成の一例を示す回路図である。図21は、図8Aに示す接続例と、図17Aのうち電流源1351の電流値を可変とするDCバイアス電圧生成回路135と、の組み合わせである。
複数の遅延素子1311は、第1基準電圧ノードRV1と第2基準電圧ノードRV2との間に接続される。従って、リング発振器131は、DCバイアス電圧生成回路135と並列に接続されている。図21に示す例では、第1基準電圧ノードRV1は電源であり、第2基準電圧ノードRV2はグランドである。
VCO13は、発振周波数制御部138をさらに備える。
発振周波数制御部138は、発振信号の発振周波数を制御する。図21に示す例では、発振周波数制御部138は、図3Aに示すVCCS132である。従って、図21は、図3Aを組み合わせた図でもある。また、発振周波数制御部138は、第5トランジスタTr5と、第6トランジスタTr6と、端子TFと、を有する。
第5トランジスタTr5は、電流源1351に流れる電流を制御する。図21に示す例では、第5トランジスタTr5は、電流源1351と第2基準電圧ノードRV2との間に接続されている。
第6トランジスタTr6は、第5トランジスタTr5のドレイン電流に比例するドレイン電流を流す。複数の遅延素子1311の遅延時間は、第6トランジスタTr6のドレイン電流に応じて変化する。第6トランジスタTr6は、複数の遅延素子1311と、第1基準電圧ノードRV1又は第2基準電圧ノードRV2と、の間に設けられる。図21に示す例では、第6トランジスタTr6は、リング発振器131と第2基準電圧ノードRV2との間に接続されている。また、第6トランジスタTr6は、複数の遅延素子1311に電流を流す。第6トランジスタTr6に流れる電流値が大きいほど、リング発振器131はより高周波数で動作する。
発振周波数制御部138は、第5トランジスタTr5のゲート電圧を制御することにより、電流源1351に流れる電流を制御するとともに、複数の遅延素子1311の遅延時間を制御することにより発振信号の発振周波数を制御する。
また、より詳細には、第5トランジスタTr5のゲート電圧により、電流源1351に流れる電流と第6トランジスタTr6のドレイン電流とが制御される。これは、第6トランジスタTr6は、ゲートが第5トランジスタTr5のゲートと接続されているためである。また、電流源1351に流れる電流により、第3トランジスタTr3のドレイン電流が制御される。
また、電流源1351は、例えば、カレントミラー回路である。従って、電流源1351は、第5トランジスタTr5に流れる電流に応じた電流を、第3トランジスタTr3に流す。より詳細には、第3トランジスタTr3に流れる電流の大きさは、例えば、第5トランジスタTr5に流れる電流に対して、ほぼ同じ、又は、比例する。
図21に示す例では、DCバイアス電圧生成回路135の電流源1351は、リング発振器131の周波数を制御する第6トランジスタTr6とカレントミラー構成になっている。これにより、第6トランジスタTr6を流れる電流が増加すると、それに連動してDCバイアス電圧生成回路135の電流源1351が流す電流が増える。従って、リング発振器131の周波数を高くする制御信号が外部から印加された(第6トランジスタTr6のゲート電圧が高くなった)場合、DCバイアス電圧生成回路135は、その制御信号に関する情報を受けて、図18に則って直流バイアス電圧を増加させる。これにより、図9の関係からリング発振器131の特性がより高周波動作に適した状態へと自動的に調節される。
また、電流源1351を設けることにより、第3トランジスタTr3のゲート電圧(バイアス電圧)が電源電圧に張り付かないようにすることができる。また、電流源1351に流れる電流が多いほど、第3トランジスタTr3のゲート-ソース間電圧VGSが大きくなる。電流源1351を発振器の電流源(第6トランジスタTr6)と連動させた場合、発振周波数が高周波数になるほど、よりトランジスタ能力を高めることができる。低周波数のときは、無理にトランジスタ能力を高めることはしない。これにより、高周波数だと動作するが、低周波数だと動作できないという不具合を抑制することができる。
端子TFは、発振周波数制御アナログ信号を、発振周波数制御部138に入力する。これにより、発振周波数制御部138は、第5トランジスタTr5の並列数及び第6トランジスタTr6の並列数を変更することにより、発振周波数を制御する。また、発振周波数制御部138は、例えば、発振周波数制御アナログ信号に基づいて、第3トランジスタTr3の並列数、第4トランジスタTr4の並列数及び抵抗素子1352の抵抗を制御する。
尚、発振周波数制御部138は、VCCS132に限られず、例えば、図3C~図3Fに示すREG133又はDAC134等であってもよい。
[VCOにおける可変機構の使用例]
図22A~図22Cは、図21のVCO13に対して発振周波数制御部138及びDCバイアス電圧生成回路135内の各構成の可変機構の使用例を示す回路図である。図22A~図22Cは、それぞれ低周波用設定、中周波用設定及び高周波用設定を示す。
図22A~図22Cは、図21のVCO13に対して発振周波数制御部138及びDCバイアス電圧生成回路135内の各構成の可変機構の使用例を示す回路図である。図22A~図22Cは、それぞれ低周波用設定、中周波用設定及び高周波用設定を示す。
図22A~図22Cに示す例では、低周波数用設定から中周波用設定、または、中周波用設定から高周波数用設定にかけて、第5トランジスタTr5、第6トランジスタTr6及び第4トランジスタTr4の並列数、並びに、抵抗素子1352の抵抗は倍増している。また、第3トランジスタTr3の並列数は半減している。
より高周波数用の設定になるにつれて、第6トランジスタTr6の並列数を増やすことで、リング発振器131により多くの電流を供給できる。これに加えて、より高周波に向けたバイアス電圧がDCバイアス電圧生成回路135によって生成される。例えば、図22A~図22Cの様な周波数制御発振器をPLL回路1に用いることで、発振器の設定切り替えによってより広い周波数レンジを持つPLL回路1を実現することができる。また、トランジスタ能力が高い場合、抵抗素子1352の抵抗値を低くするように制御することにより、トランジスタ能力を低くしてもよい。この場合、ノイズを抑制し、発振器特性を向上させることができる。
[PLL回路の接続例]
図23Aは、リング発振器131をPLL回路1として使用する際の接続の一例を示すブロック図である。図23Aは、図1のPLL回路1を示す。なお、リング発振器131及びDCバイアス電圧生成回路135は、合わせて発振コアとも呼ばれる。
図23Aは、リング発振器131をPLL回路1として使用する際の接続の一例を示すブロック図である。図23Aは、図1のPLL回路1を示す。なお、リング発振器131及びDCバイアス電圧生成回路135は、合わせて発振コアとも呼ばれる。
図23Bは、リング発振器131をPLL回路1として使用する際の接続の変形例を示すブロック図である。図23Bは、図2のPLL回路1aを示す。
図23Aに示すアナログPLL回路と図23Bに示すデジタルPLL回路との間において、位相比較回路及び手法等に差分はあるが、リング発振器131の構成としては共通構成を用いることができる。
以上のように、本実施形態による発振装置(VCO13)をPLL回路1に利用することにより、高速での発振動作が実現できるだけではなく、ワイドレンジな発振周波数可変幅を持つ発振器コアを実現することができる。
図24は、PLL回路1の周波数設定の比較例を示す図である。図24に示すPLL回路1は、図7に示す比較例によるリング発振器131Cが用いられている。リング発振器131Cは端子TCを有さないため、バイアス電圧の供給等によるトランジスタ能力の調整は行われない。また、PLL1~PLL3は、それぞれPLL出力周波数レンジが異なるPLL回路を示す。
昨今では、より高速での信号処理や、より大容量のデータ転送等の要求を実現するために、PLL回路1に対して最大レートの更なる向上が求められている。一方で、下位互換まで包含する為に低データレートでも動作可能なPLL回路1が望まれる場合もある。
図24に示す例では、アプリケーションによっては、異なる発振周波数可変幅の発振器コアを持つPLL回路1の使い分けや組み合わせ等の手法で、要求されるデータレート等を実現することができる。例えば、3つのIF(インターフェース)規格に対応するチップが必要となった場合、図24に示すように、出力周波数レンジの異なる3つのPLL回路1を用いることで、3つのIF規格に対応するチップを実現することができる。加えて、リング発振器及びLC発振器ごとに、メリット及びデメリットがある。例えば、リング発振器は、理屈上はワイドレンジでの発振動作が実現可能である。一方、リング発振器は、トランジスタ能力のバラつき由来の大きな特性バラつきがワイドレンジ動作を阻害してしまう。また、LC発振器は、高速での発振動作が可能である。一方、LC発振器は、制御方式由来でワイドレンジでの発振動作が困難である。従って、図24に示す例において、PLL3がカバーしている高周波動作がリング発振器では実現できないケースも考えられる。そのようなケースでは、例えば、PLL1とPLL2にはリング発振器が使用され、高周波動作用のPLL3ではLC発振器が用いられるということも考えられる。しかし、このような手法では、複数のPLL回路1を設計する工数、及び、複数のPLL回路1を搭載する為のチップ面積を必要とするためにチップコストが増加する。
これに対して、本実施形態によるPLL回路1には、高速での発振動作が実現できるだけではなく、ワイドレンジな発振周波数可変幅を実現可能な発振器コアが用いられる。
図25は、PLL回路1の周波数設定の一例を示す図である。
PLL回路1は、周波数切替部15をさらに備える。周波数切替部15は、発振装置の発振周波数を制御する周波数信号に基づいて、発振周波数の可変域を切り替える。周波数信号は、例えば、図23Aに示す入力信号である。周波数切替部15は、例えば、PLL回路1の外部から、可変域を切り替える信号を受け取る。
図25に示すように、本実施形態では、単一の発振器(リング発振器131)で、複数の規格に対応することができる。また、単一の発振器で複数の規格(例えば、IF規格1~IF規格3)を包含させることができる。また、アプリケーションの動作モードの切り替えを、単一の発振器で実現することができる。
なお、本技術は以下のような構成を取ることができる。
(1)入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える、発振装置。
(2)前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備える、(1)に記載の発振装置。
(3)前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含む、(1)又は(2)に記載の発振装置。
(4)前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御される、(1)又は(2)に記載の発振装置。
(5)前記論理反転回路は、第1基準電圧ノード及び第2基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタ及び前記第2トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定される、(4)に記載の発振装置。
(6)前記第1トランジスタのゲート及び前記第2トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備える、(5)に記載の発振装置。
(7)前記遅延素子に含まれる少なくとも1つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備える、(1)乃至(6)のいずれか一項に記載の発振装置。
(8)前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整する、(7)に記載の発振装置。
(9)前記直流制御信号生成部は、
第1基準電圧ノードと第1ノードとの間で直列に接続される、電流源及びダイオード接続された第3トランジスタと、
前記第1基準電圧ノードと前記第1ノードとの間に接続される、ダイオード接続された第4トランジスタと、
前記第1ノードと第2基準電圧ノードとの間に接続される抵抗素子と、を有し、
前記ダイオード接続された第3トランジスタのゲート及びドレインから前記直流制御信号を出力する、(7)又は(8)に記載の発振装置。
(10)前記直流制御信号生成部は、前記電流源を流れる電流、前記第3トランジスタの並列数、前記第4トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも1つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御する、(9)に記載の発振装置。
(11)前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げる、(10)に記載の発振装置。
(12)前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げる、(10)又は(11)に記載の発振装置。
(13)前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
前記発振周波数制御部は、
前記電流源に流れる電流を制御する第5トランジスタと、
前記第5トランジスタのドレイン電流に比例するドレイン電流を流す第6トランジスタと、を有し、
前記複数の遅延素子の遅延時間は、前記第6トランジスタのドレイン電流に応じて変化し、
前記発振周波数制御部は、前記第5トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御する、(9)乃至(12)のいずれか一項に記載の発振装置。
(14)前記第5トランジスタのゲート電圧により、前記電流源に流れる電流と前記第6トランジスタのドレイン電流とが制御され、
前記電流源に流れる電流により、前記第3トランジスタのドレイン電流が制御される、(13)に記載の発振装置。
(15)前記第3トランジスタ及び前記第4トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有する、(9)乃至(14)のいずれか一項に記載の発振装置。
(16)前記複数の遅延素子に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する第2制御端子をさらに備える、(1)乃至(15)のいずれか一項に記載の発振装置。
(17)前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、(16)に記載の発振装置。
(18)前記遅延素子が出力する発振信号のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、(16)に記載の発振装置。
(19)基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
前記発振装置は、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を有する、PLL回路。
(1)入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える、発振装置。
(2)前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備える、(1)に記載の発振装置。
(3)前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含む、(1)又は(2)に記載の発振装置。
(4)前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御される、(1)又は(2)に記載の発振装置。
(5)前記論理反転回路は、第1基準電圧ノード及び第2基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタ及び前記第2トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定される、(4)に記載の発振装置。
(6)前記第1トランジスタのゲート及び前記第2トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備える、(5)に記載の発振装置。
(7)前記遅延素子に含まれる少なくとも1つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備える、(1)乃至(6)のいずれか一項に記載の発振装置。
(8)前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整する、(7)に記載の発振装置。
(9)前記直流制御信号生成部は、
第1基準電圧ノードと第1ノードとの間で直列に接続される、電流源及びダイオード接続された第3トランジスタと、
前記第1基準電圧ノードと前記第1ノードとの間に接続される、ダイオード接続された第4トランジスタと、
前記第1ノードと第2基準電圧ノードとの間に接続される抵抗素子と、を有し、
前記ダイオード接続された第3トランジスタのゲート及びドレインから前記直流制御信号を出力する、(7)又は(8)に記載の発振装置。
(10)前記直流制御信号生成部は、前記電流源を流れる電流、前記第3トランジスタの並列数、前記第4トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも1つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御する、(9)に記載の発振装置。
(11)前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げる、(10)に記載の発振装置。
(12)前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げる、(10)又は(11)に記載の発振装置。
(13)前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
前記発振周波数制御部は、
前記電流源に流れる電流を制御する第5トランジスタと、
前記第5トランジスタのドレイン電流に比例するドレイン電流を流す第6トランジスタと、を有し、
前記複数の遅延素子の遅延時間は、前記第6トランジスタのドレイン電流に応じて変化し、
前記発振周波数制御部は、前記第5トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御する、(9)乃至(12)のいずれか一項に記載の発振装置。
(14)前記第5トランジスタのゲート電圧により、前記電流源に流れる電流と前記第6トランジスタのドレイン電流とが制御され、
前記電流源に流れる電流により、前記第3トランジスタのドレイン電流が制御される、(13)に記載の発振装置。
(15)前記第3トランジスタ及び前記第4トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有する、(9)乃至(14)のいずれか一項に記載の発振装置。
(16)前記複数の遅延素子に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する第2制御端子をさらに備える、(1)乃至(15)のいずれか一項に記載の発振装置。
(17)前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、(16)に記載の発振装置。
(18)前記遅延素子が出力する発振信号のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、(16)に記載の発振装置。
(19)基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
前記発振装置は、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を有する、PLL回路。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
1 PLL回路、13 VCO、13a DCO、131 リング発振器、1311 遅延素子、1312 キャパシタ、135 DCバイアス電圧生成回路、1351 電流源、1352 抵抗素子、1353 n型MOSトランジスタ、1354 p型MOSトランジスタ、136 ノイズ成分検出回路、137 ACバイアス信号生成回路、138 発振周波数制御部、15 周波数切替部、Nin 入力ノード、N1 第1ノード、RV1 第1基準電圧ノード、RV2 第2基準電圧ノード、TA~TF 端子、Tr1 第1トランジスタ、Tr2 第2トランジスタ、Tr3 第3トランジスタ、Tr4 第4トランジスタ、Tr5 第5トランジスタ、Tr6 第6トランジスタ
Claims (19)
- 入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を備える、発振装置。 - 前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備える、請求項1に記載の発振装置。
- 前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含む、請求項1に記載の発振装置。
- 前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御される、請求項1に記載の発振装置。 - 前記論理反転回路は、第1基準電圧ノード及び第2基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタ及び前記第2トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定される、請求項4に記載の発振装置。 - 前記第1トランジスタのゲート及び前記第2トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備える、請求項5に記載の発振装置。
- 前記遅延素子に含まれる少なくとも1つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備える、請求項1に記載の発振装置。
- 前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整する、請求項7に記載の発振装置。
- 前記直流制御信号生成部は、
第1基準電圧ノードと第1ノードとの間で直列に接続される、電流源及びダイオード接続された第3トランジスタと、
前記第1基準電圧ノードと前記第1ノードとの間に接続される、ダイオード接続された第4トランジスタと、
前記第1ノードと第2基準電圧ノードとの間に接続される抵抗素子と、を有し、
前記ダイオード接続された第3トランジスタのゲート及びドレインから前記直流制御信号を出力する、請求項7に記載の発振装置。 - 前記直流制御信号生成部は、前記電流源を流れる電流、前記第3トランジスタの並列数、前記第4トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも1つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御する、請求項9に記載の発振装置。
- 前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げる、請求項10に記載の発振装置。 - 前記直流制御信号生成部は、
前記第3トランジスタがn型MOSトランジスタであり、かつ、前記第4トランジスタがp型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
前記第3トランジスタがp型MOSトランジスタであり、かつ、前記第4トランジスタがn型MOSトランジスタである場合、前記n型MOSトランジスタの並列数を減らし前記p型MOSトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記n型MOSトランジスタの並列数を増やし前記p型MOSトランジスタの並列数を減らすことにより前記直流電圧レベルを下げる、請求項10に記載の発振装置。 - 前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
前記発振周波数制御部は、
前記電流源に流れる電流を制御する第5トランジスタと、
前記第5トランジスタのドレイン電流に比例するドレイン電流を流す第6トランジスタと、を有し、
前記複数の遅延素子の遅延時間は、前記第6トランジスタのドレイン電流に応じて変化し、
前記発振周波数制御部は、前記第5トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御する、請求項9に記載の発振装置。 - 前記第5トランジスタのゲート電圧により、前記電流源に流れる電流と前記第6トランジスタのドレイン電流とが制御され、
前記電流源に流れる電流により、前記第3トランジスタのドレイン電流が制御される、請求項13に記載の発振装置。 - 前記第3トランジスタ及び前記第4トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有する、請求項9に記載の発振装置。
- 前記複数の遅延素子に入力される前記入力信号の交流電圧レベルを制御する交流制御信号を入力する第2制御端子をさらに備える、請求項1に記載の発振装置。
- 前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、請求項16に記載の発振装置。 - 前記遅延素子が出力する前記発振信号のノイズ成分を検出するノイズ成分検出部と、
前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、請求項16に記載の発振装置。 - 基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
前記発振装置は、
入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて前記発振信号を生成する複数の遅延素子と、
前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第1制御端子と、を有する、PLL回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020157797A JP2022051362A (ja) | 2020-09-18 | 2020-09-18 | 発振装置及びpll回路 |
PCT/JP2021/029944 WO2022059398A1 (ja) | 2020-09-18 | 2021-08-16 | 発振装置及びpll回路 |
CN202180062156.0A CN116076022A (zh) | 2020-09-18 | 2021-08-16 | 振荡装置和pll电路 |
US18/044,410 US20230361777A1 (en) | 2020-09-18 | 2021-08-16 | Oscillation device and pll circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020157797A JP2022051362A (ja) | 2020-09-18 | 2020-09-18 | 発振装置及びpll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022051362A true JP2022051362A (ja) | 2022-03-31 |
Family
ID=80775828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020157797A Pending JP2022051362A (ja) | 2020-09-18 | 2020-09-18 | 発振装置及びpll回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230361777A1 (ja) |
JP (1) | JP2022051362A (ja) |
CN (1) | CN116076022A (ja) |
WO (1) | WO2022059398A1 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2930227B2 (ja) * | 1993-07-27 | 1999-08-03 | シャープ株式会社 | 半導体集積回路の出力バッファ回路 |
JP4449193B2 (ja) * | 2000-08-01 | 2010-04-14 | ソニー株式会社 | 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、dll回路及びpll回路 |
JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Cmosインバータ |
JP2010041275A (ja) * | 2008-08-04 | 2010-02-18 | Toshiba Corp | Pll回路 |
JP5534314B2 (ja) * | 2010-02-10 | 2014-06-25 | セイコーNpc株式会社 | レベルシフト回路及びそれを用いた発振器用集積回路 |
JP2013207339A (ja) * | 2012-03-27 | 2013-10-07 | Seiko Epson Corp | レベルシフト回路、発振回路、及び電子機器 |
DE102015216637B4 (de) * | 2015-08-31 | 2017-11-23 | Dialog Semiconductor B.V. | Gestapelte Takterzeugungsschaltung |
-
2020
- 2020-09-18 JP JP2020157797A patent/JP2022051362A/ja active Pending
-
2021
- 2021-08-16 CN CN202180062156.0A patent/CN116076022A/zh active Pending
- 2021-08-16 US US18/044,410 patent/US20230361777A1/en active Pending
- 2021-08-16 WO PCT/JP2021/029944 patent/WO2022059398A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20230361777A1 (en) | 2023-11-09 |
WO2022059398A1 (ja) | 2022-03-24 |
CN116076022A (zh) | 2023-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7592877B2 (en) | Variable frequency oscillator and communication circuit with it | |
KR100822786B1 (ko) | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, dll 회로 및 pll 회로 | |
JP5448870B2 (ja) | Pll回路 | |
US7876163B2 (en) | Voltage-controlled oscillator circuit and phase locked loop circuit using the same | |
US8154352B2 (en) | Oscillating circuit | |
KR100877300B1 (ko) | 미세적으로 조절가능하면서도 넓은 범위의 주파수를 가지는출력신호를 생성하는 전압제어 발진기 및 이에 포함되는가변지연회로 | |
US7602253B2 (en) | Adaptive bandwidth phase locked loop with feedforward divider | |
US8044727B2 (en) | Phased locked loop circuit including voltage controlled ring oscillator | |
US7986191B2 (en) | Self-biased phase locked loop | |
US20070159264A1 (en) | Phase-locked loop with adaptive bandwidth | |
US10707882B1 (en) | Voltage-controlled oscillator circuit and phase-locked loop circuit | |
KR100657839B1 (ko) | 전원 전압의 노이즈에 둔감한 딜레이 셀 | |
US5081429A (en) | Voltage controlled oscillator with controlled load | |
US20150137898A1 (en) | Oscillator Buffer and Method for Calibrating the Same | |
US10340929B2 (en) | Voltage controlled oscillator and phase locked loop comprising the same | |
US7498885B2 (en) | Voltage controlled oscillator with gain compensation | |
JP2012160927A (ja) | 遅延制御回路、チャージポンプ回路、及びチャージポンプ回路における充放電電流制御方法 | |
WO2022059398A1 (ja) | 発振装置及びpll回路 | |
US20080100352A1 (en) | Phase locked loop without a charge pump and integrated circuit having the same | |
US8598958B1 (en) | Temperature and/or voltage independent voltage controlled oscillator with programmable gain and/or output frequency range | |
US6985045B2 (en) | Gain control circuits for voltage controlled oscillators | |
KR100520269B1 (ko) | 전압-전류변환기 및 그를 이용한 셀프-오실레이터 | |
US9337818B1 (en) | Buffer circuit for voltage controlled oscillator | |
JP2013229835A (ja) | 半導体回路装置 | |
JP2000049571A (ja) | 電圧制御発振器 |