CN116076022A - 振荡装置和pll电路 - Google Patents

Abstract

[问题]为了调整振荡器特性。[解决方案]该振荡装置设有：多个延迟元件，顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号；以及第一控制端子，用于向多个延迟元件输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件的多个输入信号的直流电压电平。

Description

振荡装置和PLL电路

技术领域

根据本公开的实施例涉及振荡装置和PLL电路。

背景技术

PLL(锁相环)电路是一种类型的用在诸如无线或有线收发器和数字***时钟生成之类的各种领域中的电子电路。例如，需要配备以在芯片中生成诸如***时钟之类的振荡信号的这种PLL电路要求用于根据指示与参考时钟的相位差的相位差信息来生成振荡信号的振荡器芯。振荡器芯的示例包括设置在模拟PLL电路中的压控振荡器(VCO(压控振荡器))和设置在数字PLL电路中的数字控制的振荡器(DCO(数字控制的振荡器))。VCO和DCO中的每一种采用环形振荡器或者LC振荡器，这是按振荡机构大致划分的振荡器类型。

而且，近年来，需要进一步改善PLL电路的最大速率，以实现更高速的信号处理、更大容量的数据传递等的要求。同时，这种类型的PLL电路在一些情况下需要即使在低数据率下也可操作，以便也覆盖上层兼容性。因此，对于PLL电路，需要这样一种振荡器芯，该振荡器芯不仅能够实现高速振荡操作，而且能够在宽范围内改变振荡频率。

LC振荡器通常具有窄频率可变宽度。因而，在期望通过单个振荡器加宽频率可变宽度的情况下，常常选择环形振荡器(参见PTL1)。

[引文列表]

[专利文献]

[PTL 1]

日本专利No.3506229

发明内容

[技术问题]

但是，对环形振荡器的振荡频率有贡献的电流-电压转换增益gm在很大程度上取决于例如构成CMOS(互补金属氧化物半导体)反相器的晶体管的能力。此外，晶体管能力根据处理、电源电压和温度而显著变化。此处晶体管能力根据处理、电源电压和温度的变化常常被表达为阈值电压的变化。晶体管能力的显著变化因此造成环形振荡器的显著特性变化。

在环形振荡器存在这种特性变化的情况下，当环形振荡器应用于PLL电路的振荡器芯时，难以设计宽范围的振荡频率可变宽度。此外，环形振荡器所能保证的最大振荡频率在晶体管能力最低的状况下受到限制。因而，由处理产生的物理限制固有地施加于高频振荡操作。如上所述，在常规PLL电路的情况下，诸如最大振荡频率之类的振荡器特性由于处理等所施加的限制而不容易调整。

因而，本公开提供了能够调整振荡器特性的振荡装置和PLL电路。

[问题的解决方案]

为了解决上面提到的问题，根据本公开提供了一种振荡装置，该振荡装置包括：多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号；以及第一控制端子，向多个延迟元件输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件的多个输入信号的直流电压电平。

还可以提供连接到多个延迟元件的输入节点以切断多个输入信号中包含的直流信号分量的多个电容器。

每个延迟元件可以包括具有栅极的晶体管，在栅极处根据直流控制信号调整直流电压电平。

多个延迟元件可以包括以环形连接的多个逻辑反相电路，并且可以根据直流控制信号批量地控制要输入到多个逻辑反相电路的多个输入信号的直流电压电平。

每个逻辑反相电路可以具有第一晶体管和第二晶体管，第一晶体管和第二晶体管中的每一个是导电类型彼此不同并且级联连接在第一参考电压节点与第二参考电压节点之间的晶体管，并且可以根据直流控制信号设定第一晶体管或第二晶体管的栅极处的直流电压电平。

还可以提供连接到第一晶体管的栅极和第二晶体管的栅极并位于第一晶体管的栅极与第二晶体管的栅极之间的电容器，以切断包含在来自其它任何一个逻辑反相电路的输出信号中的直流信号分量。

还可以提供直流控制信号生成单元，该直流控制信号生成单元生成与在延迟元件中包括的至少一个晶体管的驱动能力相应的直流控制信号。

直流控制信号生成单元可以调整要输入到晶体管的栅极的直流控制信号的电压电平，以调整晶体管的驱动能力。

直流控制信号生成单元可以包括：电流源和二极管连接的第三晶体管，该电流源和第三晶体管串联连接在第一参考电压节点与第一节点之间；第四晶体管，被二极管连接并连接到第一参考电压节点和第一节点并位于第一参考电压节点与第一节点之间；以及电阻元件，连接到第一节点和第二参考电压节点并位于第一节点与第二参考电压节点之间，并且直流控制信号生成单元可以从二极管连接的第三晶体管的栅极和漏极输出直流控制信号。

直流控制信号生成单元可以通过控制在电流源中流动的电流、第三晶体管的并联数、第四晶体管的并联数和电阻元件的电阻中的至少一个来控制直流控制信号的直流电压电平。

在第三晶体管和第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，直流控制信号生成单元可以通过减小在电流源中流动的电流来降低直流电压电平，或者通过增加在电流源中流动的电流来升高直流电压电平，并且在第三晶体管和第四晶体管分别是p型MOS晶体管和n型MOS晶体管的情况下，直流控制信号生成单元可以通过增加在电流源中流动的电流来降低直流电压电平，或者通过减小在电流源中流动的电流来升高直流电压电平。

在第三晶体管和第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，直流控制信号生成单元可以通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低直流电压电平，或者通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高直流电压电平，并且在第三晶体管和第四晶体管分别是p型MOS晶体管和n型MOS晶体管的情况下，直流控制信号生成单元可以通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高直流电压电平，或者通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低直流电压电平。

还可以提供控制振荡信号的振荡频率的振荡频率控制单元。在这种情况下，振荡频率控制单元可以包括控制在电流源中流动的电流的第五晶体管以及施加与第五晶体管的漏极电流成比例的漏极电流的第六晶体管，多个延迟元件中的每一个的延迟时间可以根据第六晶体管的漏极电流而变化，并且振荡频率控制单元可以通过控制第五晶体管的栅极电压来控制在电流源中流动的电流，并通过控制多个延迟元件的延迟时间来控制振荡信号的振荡频率。

在电流源中流动的电流和第六晶体管的漏极电流可以根据第五晶体管的栅极电压来控制，并且第三晶体管的漏极电流可以根据在电流源中流动的电流来控制。

第三晶体管和第四晶体管中的每一个可以具有与包含在延迟元件中的晶体管的特性相同或类似的特性。

还可以提供输入交流控制信号的第二控制端子，该交流控制信号控制要输入到多个延迟元件的输入信号的交流电压电平。

还可以提供检测供应给多个延迟元件的电源电压的噪声分量的噪声分量检测单元，并且还可以提供生成交流控制信号作为用于抵消该噪声分量的信号的交流控制信号生成单元。

还可以提供检测从延迟元件输出的振荡信号的噪声分量的噪声分量检测单元，并且还可以提供生成交流控制信号作为用于抵消该噪声分量的信号的交流控制信号生成单元。

根据本公开提供了一种PLL电路，该PLL电路包括根据与参考信号的相位差来控制振荡信号的振荡频率的振荡装置以及检测参考信号与振荡信号之间的相位差的相位比较器，其中振荡装置包括：多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号；以及第一控制端子，向多个延迟元件输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件的多个输入信号的直流电压电平。

附图说明

图1是描绘对其应用根据本公开的技术的PLL电路的配置的示例的框图。

图2是描绘对其应用根据本公开的技术的PLL电路的配置的修改的框图。

图3A是描绘VCO的配置的示例的框图。

图3B是描绘VCO的配置的修改的框图。

图3C是描绘VCO的配置的修改的框图。

图3D是描绘VCO的配置的修改的框图。

图3E是描绘DCO的配置的示例的框图。

图3F是描绘DCO的配置的修改的框图。

图4A是描绘VCO的配置的示例的框图。

图4B是描绘VCO的配置的修改的框图。

图5是描绘环形振荡器的配置的示例的电路图。

图6是环形振荡器的概念图。

图7是描绘比较例中的环形振荡器的配置的电路图。

图8A是描绘环形振荡器与偏置电压生成电路之间的连接的示例的电路图。

图8B是描绘环形振荡器与偏置电压生成电路之间的连接的修改的电路图。

图8C是描绘环形振荡器与偏置电压生成电路之间的连接的修改的电路图。

图9是呈现图8A至图8C中描绘的振荡频率的增加或减小与直流偏置电压的增加或减小之间的关系的示例的图。

图10是呈现与晶体管能力对应的偏置电压的示例的图。

图11是描绘偏置电压生成电路的配置的示例的电路图。

图12A是描绘环形振荡器中的环形单元的配置的比较例的电路图。

图12B是描绘环形振荡器中的环形单元的配置的示例的电路图。

图13A是描绘环形振荡器中的环形单元的配置的修改的电路图。

图13B是描绘环形振荡器中的环形单元的配置的修改的电路图。

图14A是描绘包括在环形振荡器中的环形单元的示例的框图。

图14B是描绘包括图14A中所描绘的环形单元的环形振荡器的配置的示例的框图。

图14C是描绘包括图14A中所描绘的环形单元的环形振荡器的配置的修改的框图。

图15A是描绘环形振荡器的配置的修改的电路图。

图15B是描绘环形振荡器的配置的修改的电路图。

图16是描绘偏置电压生成电路的配置的修改的电路图。

图17A是描绘偏置电压生成电路的配置的修改的电路图。

图17B是描绘偏置电压生成电路的配置的修改的电路图。

图18是呈现图17A和图17B中描绘的可变机构的操作与偏置电压之间的关系的示例的图。

图19A是描绘环形单元的配置的修改的电路图。

图19B是描绘环形单元的配置的修改的电路图。

图19C是描绘环形单元的配置的修改的电路图。

图20A是描绘环形振荡器的配置的修改的电路图。

图20B是描绘环形振荡器的配置的修改的电路图。

图21是描绘VCO的配置的示例的电路图。

图22A是描绘与图21中描绘的VCO相关联的振荡频率控制单元和偏置电压生成电路中所包括的相应配置的可变机构的使用示例的电路图。

图22B是描绘与图21中描绘的VCO相关联的振荡频率控制单元和偏置电压生成电路中所包括的相应配置的可变机构的使用示例的电路图。

图22C是描绘与图21中描绘的VCO相关联的振荡频率控制单元和偏置电压生成电路中所包括的相应配置的可变机构的使用示例的电路图。

图23A是描绘当将环形振荡器用作PLL电路时的连接的示例的框图。

图23B是描绘当将环形振荡器用作PLL电路时的连接的修改的框图。

图24是描绘PLL电路的频率设定的比较例的图。

图25是描绘PLL电路的频率设定的示例的图。

具体实施方式

下面将参考附图描述振荡装置和PLL(锁相环)电路的实施例。虽然下文将主要描述振荡装置和PLL电路的配置的主要部分，但是振荡电路和PLL电路各自可以具有未描绘或未描述的配置部分和功能。并非旨在应当排除在以下描述中未描绘或未描述的配置部分和功能。

而且，附图仅是示意性或概念性图示，因此，相应部分的比例等未必与实际比例等相同。在描述和附图中，与先前参考已经提及的附图描述的那些类似的元件将给予相同的附图标记，并且将适当地省略那些元件的详细描述。

[PLL电路的配置示例]

图1是描绘对其应用根据本公开的技术的PLL电路1的配置的示例的框图。图1中描绘的PLL电路1是模拟PLL电路。

PLL电路1包括相位比较器11、模拟环路滤波器12、压控振荡器(VCO(VoltageControlled Oscillator))13和分频器14。

作为振荡装置的VCO 13根据与参考信号的相位差来控制振荡频率。而且，VCO 13是通过电压控制来控制振荡频率的振荡器。

相位比较器11检测参考信号与振荡信号之间的相位差。

在PLL电路1中，相位比较器11将输入信号和反馈时钟(下文中称为FB)的相位进行比较，将相位差转换成电压，并输出这个电压。例如，模拟环路滤波器12通过使用低通滤波器来减少不必要的短周期波动。VCO 13生成具有与电压信号对应的频率的时钟信号，并且将生成的时钟信号输出到下一级。分频器14通过对从VCO 13接收的时钟信号的频率进行划分来生成FB，并将生成的FB返回到相位比较器11。作为模拟PLL电路的PLL电路1以上述方式执行反馈控制以匹配输入信号与FB的相位。

图2是描绘PLL电路1的配置的修改的框图。图2中描绘的PLL电路1a是数字PLL电路。

PLL电路1a包括作为相位比较器的时间-数字转换器(TDC(Time-to-digitalconverter))11a、数字环路滤波器12a、数字控制的振荡器(DCO(Digital ControlledOscillator))13a以及分频器14a。

作为振荡装置的DCO 13a是通过数字控制来控制振荡频率的振荡器。

[VCO和DCO的配置示例]

图3A是描绘VCO 13的配置的示例的框图。

VCO 13包括环形振荡器131和压控电流源(VCCS(Voltage Controlled CurrentSource))132。

在图3A中描绘的示例中，环形振荡器131和VCCS 132串联连接在电源与地之间。此外，环形振荡器131连接到电源侧，而VCCS132连接到地侧。

图3B至图3D是各自描绘VCO 13的配置的修改的框图。

在图3B中描绘的示例中，环形振荡器131连接到地侧，而VCCS132连接到电源侧。

在图3C和图3D中描绘的示例中，VCO 13包括环形振荡器131和电压调节器(REG)133。在图3C中描绘的示例中，环形振荡器131连接到电源和REG 133并位于电源与REG 133之间。在图3D中描绘的示例中，环形振荡器131连接到REG 133和地并位于REG 133与地之间。

图3E是描绘DCO 13a的配置的示例的框图。如图2中所描绘的那样，在使用数字PLL电路的情况下，采用DCO 13a代替VCO 13。

DCO 13a包括环形振荡器131和D/A转换器(DAC)134。在图3E中描绘的示例中，环形振荡器131连接到电源和DAC 134并位于电源与DAC 134之间。

图3F是描绘DCO 13a的配置的修改的框图。

在图3F中描绘的示例中，环形振荡器131连接到DAC 134和地并位于DAC 134与地之间。

例如，包括在VCO 13中的环形振荡器131和包括在DCO 13a中的环形振荡器131具有共同的配置。注意的是，稍后将参考图5描述环形振荡器131的配置的细节。

此外，虽然下文将解释VCO 13，但将省略与VCO 13类似的DCO 13a的解释。

图4A是描绘VCO 13的配置的示例的框图。图4A也是描绘根据本公开的实施例的上位概念的图。

VCO 13还包括DC(直流)偏置电压生成电路135。

作为直流控制信号生成单元的DC偏置电压生成电路135生成与在延迟元件1311中包括的至少一个晶体管的驱动能力对应的直流控制信号。更具体而言，DC偏置电压生成电路135根据环形振荡器131中包括的晶体管的特性生成与环形振荡器131的振荡信号相关的偏置信号。以这种方式，DC偏置电压生成电路135可以明显地控制环形振荡器131中包括的晶体管的能力。例如，DC偏置电压生成电路135设置在环形振荡器131的外部。

图4B是描绘VCO 13的配置的修改的框图。

在图4B中描绘的示例中，为一个环形振荡器131设置N个DC偏置电压生成电路135。如在这个示例中那样，可以设置多个DC偏置电压生成电路135。

[环形振荡器的配置示例]

图5是描绘环形振荡器131的配置的示例的电路图。

环形振荡器131包括端子TA、TB和TC、延迟元件1311、电容器1312和电阻元件1313。注意的是，构成环形振荡器131的一个单元的每个环形单元U包括延迟元件1311、电容器1312和电阻元件1313。

延迟元件1311以多级设置。多个延迟元件1311中的每一个顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号。

此外，更具体而言，延迟元件1311包括以环形连接的多个逻辑反相电路(反相器)。输入到多个逻辑反相电路的多个输入信号的直流电压电平由直流控制信号批量地控制。

而且，每个逻辑反相电路具有第一晶体管Tr1和第二晶体管Tr2，第一晶体管Tr1和第二晶体管Tr2是彼此不同的导电类型的晶体管并且级联连接在第一参考电压节点RV1与第二参考电压节点RV2之间。注意的是，每个逻辑反相电路分别经由端子TA和TB连接到第一参考电压节点RV1和第二参考电压节点RV2。另外，第一晶体管Tr1或者第二晶体管Tr2的栅极处的直流电压电平由直流控制信号来设定。在图5中描绘的示例中，第一晶体管Tr1是p型MOS(金属氧化物半导体)晶体管，而第二晶体管Tr2是n型MOS晶体管。在这种情况下，逻辑反相电路是CMOS(互补MOS)反相器。更具体而言，例如，第一晶体管Tr1和第二晶体管Tr2分别是p型MOSFET(金属氧化物半导体场效应晶体管)和n型MOSFET。此外，作为CMOS反相器的每个延迟元件1311的输出端子位于第一晶体管Tr1与第二晶体管Tr2之间。

在图5中描绘的示例中，在每个延迟元件1311的输入端子与输出端子之间进行连接。因而，从某个延迟元件(第一延迟元件)输出的信号被输入到不同的延迟元件(第二延迟元件)。而且，如图5中描绘的那样包括三个延迟元件1311的环形振荡器131构成三级(三相)环形振荡器。

另外，每个第一晶体管Tr1的一端(源极)连接到端子TA，而另一端(漏极)连接到对应的第二晶体管Tr2的一端(漏极)。此外，每个第二晶体管Tr2的另一端(源极)连接到端子TB。

例如，端子TA和TB是用于将图3A至图3F中描绘的电源、地、VCCS 132、REG 133和DAC 134连接到环形振荡器131的端子。

图6是环形振荡器131的概念图。图7是描绘比较例中的环形振荡器131C的配置的电路图。

如图6中描绘的环形振荡器的简单概念图是将每一个都包括电流-电压转换增益gm和电容C的元件的单元(环形单元U)部署为环形的图示。众所周知，如此配置的环形振荡器的振荡频率与gm/C成比例。

图7中描绘的比较例中的环形振荡器131C是可以用图6的概念图来表达的环形振荡器的最基本和最简单的实施方式之一。图7中描绘的环形振荡器131C是包括延迟元件1311的三级环形振荡器，类似于图5中描绘的环形振荡器131。注意的是，图7中描绘的环形振荡器131C没有配备端子TC、电容器1312和电阻元件1313。在图7中描绘的示例中，每个延迟元件1311被用作电流-电压转换增益gm的元件，而后级中的栅极电容被用作电容C。

但是，电流-电压转换增益gm极大地取决于构成延迟元件1311的晶体管的能力。此外，晶体管能力根据处理、电源电压和温度而显著变化。此处晶体管能力根据处理、电源电压和温度的这种变化常常被表达为阈值电压的变化。晶体管能力的显著变化因此造成环形振荡器的显著特性变化。注意的是，例如，晶体管能力与电流-电压转换增益gm对应。

因此，根据本实施例，晶体管能力显然受到从环形振荡器131的外部经由端子TC施加的偏置电压控制，以调整如图5中描绘的振荡器特性。

提供多个电容器1312。多个电容器1312连接到多个延迟元件1311的输入节点Nin，以切断多个输入信号中包含的直流信号分量。以这种方式，振荡信号的直流电平可以通过施加到端子TC的直流偏置电压而自由地移动，如将在后面描述的。

而且，每个电容器1312连接到第一晶体管Tr1的栅极和第二晶体管Tr2的栅极并位于第一晶体管Tr1的栅极与第二晶体管Tr2的栅极之间，以切断包含在其它任何一个逻辑反相电路的输出信号中的直流信号分量。在图5中描绘的示例中，每个电容器1312的一端连接到前级中延迟元件1311的输出端子，而另一端连接到节点N2。每个节点N2连接到对应的第二晶体管Tr2的栅极。

作为第一控制端子的端子TC向多个延迟元件1311输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件1311的多个输入信号的直流电压电平(直流偏置电平)。以这种方式，晶体管能力是可调整的，因此振荡器特性是可调整的。结果，振荡频率是可控的。在图5中描绘的示例中，端子Tc向第二晶体管Tr2输入直流控制信号。

而且，在图5中描绘的示例中，端子TC连接到电容器1312与第二晶体管Tr2之间的节点N2。端子TC是用于与图4A和图4B中描绘的DC偏置电压生成电路135连接的端子。由DC偏置电压生成电路135生成的直流偏置电压经由端子TC施加到第二晶体管Tr2(环形振荡器131)。

每个电阻元件1313连接到端子TC和对应的节点N2并位于端子TC与对应的节点N2之间。

注意的是，电容器1312和电阻元件1313被设计为使得RC电路(电容耦合)具有比期望的最小振荡频率充分低的值的频带以确保用于振荡器的环路增益。例如，RC电路被设计为当使用期间的最小振荡频率为2GHz时具有200MHz或更低的频带。

图8A是描绘环形振荡器131与DC偏置电压生成电路135之间的连接的示例的电路图。图8A描绘了图4A的连接示例。

DC偏置电压生成电路135连接到图5中描绘的端子TC。

环形振荡器131的振荡频率可以通过增加或减小从DC偏置电压生成电路135供应的直流偏置电压来增加或减小。注意的是，稍后将参考图9描述由DC偏置电压生成电路135实现的振荡频率的增加或减小的细节。

图8B和图8C中的每一个是描绘环形振荡器131与DC偏置电压生成电路135之间的连接的修改示例的电路图。图8B描绘了图4A的连接示例，而图8C描绘了图4B的连接示例。

在图8B中描绘的示例中，每个电容器1312的一端连接到前级中延迟元件1311的输出端子，而另一端连接到节点N3。节点N3连接到对应的第一晶体管Tr1的栅极。此外，DC偏置电压生成电路135(端子TC)连接到节点N3。在这种情况下，DC偏置电压生成电路135向第一晶体管Tr1施加直流偏置电压。而且，每个电阻元件1313连接到DC偏置电压生成电路135(端子TC)和对应的节点N3并位于DC偏置电压生成电路135(端子TC)与对应的节点N3之间。

图8C中描绘的示例是图8A和图8B中描绘的示例的组合。因而，DC偏置电压生成电路135向第一晶体管Tr1和第二晶体管Tr2两者施加直流偏置电压。

图9是呈现图8A至图8C中描绘的振荡频率的增加或减小与直流偏置电压的增加或减小之间的关系的示例的图。

在图8A至图8C中描绘的示例中，DC偏置电压生成电路135(端子TC)连接到至少第一晶体管Tr1或者第二晶体管Tr2。

DC偏置电压生成电路135调整输入到延迟元件1311中包含的至少一个晶体管的栅极的直流控制信号的电压电平，以调整晶体管的驱动能力。更具体而言，如图9中所呈现的，DC偏置电压生成电路135生成用于升高p型MOS晶体管(第一晶体管Tr1)的直流电压电平或用于降低n型MOS晶体管(第二晶体管Tr2)的直流电压电平的直流控制信号以降低驱动能力。同时，DC偏置电压生成电路135生成用于降低p型MOS晶体管(第一晶体管Tr1)的直流电压电平或用于升高n型MOS晶体管(第二晶体管Tr2)的直流电压电平的直流控制信号以升高驱动能力。

在图8A中描绘的示例中，DC偏置电压生成电路135在期望环形振荡器131以较低频率振荡的情况下(在期望降低晶体管能力的情况下)减小第一晶体管Tr1的偏置电压。相反，DC偏置电压生成电路135在期望环形振荡器131以较高频率振荡的情况下(在期望升高晶体管能力的情况下)增加第二晶体管Tr2的偏置电压。

在图8B中描绘的示例中，DC偏置电压生成电路135在期望环形振荡器131以较低频率振荡的情况下增加第一晶体管Tr1的偏置电压。相反，DC偏置电压生成电路135在期望环形振荡器131以较高频率振荡的情况下减小第一晶体管Tr1的偏置电压。

在图8C中描绘的示例中，根据图9，DC偏置电压生成电路135仅需要增加或减小施加到第一晶体管Tr1和第二晶体管Tr2两者的偏置电压。更优选的是，鉴于晶体管能力的控制，两个偏置电压被控制。

而且，在环形振荡器131要以高频操作的情况下，DC偏置电压生成电路135可以施加电源电压作为偏置电压。在这种情况下，DC偏置电压生成电路135仅需要布线至电源。

另外，在构成环形振荡器131的结构的情况下产生的振荡器特性的变化可以通过根据晶体管能力施加适当的偏置电压来减少。这种减少是可实现的，因为晶体管的阈值电压的原始变化显然可通过被明显控制的晶体管的阈值电压来抵消。这种变化减少还导致在晶体管能力降低的状况下(例如，处理、电源电压和温度)抑制振荡频率的减小。因此，作为次要效果，环形振荡器131的实际使用时可确保的最大振荡频率得到改善。

图10是呈现与晶体管能力对应的偏置电压的示例的图。图10呈现了足以减小上述环形振荡器131的振荡器特性的变化的偏置电压。更具体而言，图10是呈现根据p型MOS晶体管(第一晶体管Tr1)和n型MOS晶体管(第二晶体管Tr2)的晶体管能力的偏置电压的电压值的数量级的图。

图10呈现了在调整晶体管能力之前第一晶体管Tr1与第二晶体管Tr2之间的驱动能力程度的相关性。“pMOS”的“快”指示第一晶体管Tr1具有高操作速度和高驱动能力。“pMOS”的“慢”指示第一晶体管Tr1具有低操作速度和低驱动能力。“nMOS”的“快”指示第二晶体管Tr2具有高操作速度和高驱动能力。“nMOS”的“慢”指示第二晶体管Tr2具有低操作速度和低驱动能力。

如图10中所呈现的，DC偏置电压生成电路135改变偏置电压，使得偏置电压以第一晶体管Tr1(p型MOS晶体管)的晶体管能力高而第二晶体管Tr2(n型MOS晶体管)的晶体管能力低的情况；第一晶体管Tr1和第二晶体管Tr2两者晶体管能力都低的情况；第一晶体管Tr1和第二晶体管Tr2两者晶体管能力都高的情况；以及第一晶体管Tr1的晶体管能力低而第二晶体管Tr2的晶体管能力高的情况的次序减小。

在第一晶体管Tr1(p型MOS晶体管)的晶体管能力高而第二晶体管Tr2(n型MOS晶体管)的晶体管能力低的情况下，需要降低第一晶体管Tr1的晶体管能力，并且需要升高第二晶体管Tr2的晶体管能力。因而，偏置电压的电压值根据图9中呈现的关系被设定为最大值，即，最高值。

在第一晶体管Tr1和第二晶体管Tr2具有大致等效的晶体管能力的情况下，晶体管能力的变化已经被减小。在第一晶体管Tr1和第二晶体管Tr2都具有低晶体管能力的情况下，根据图9中呈现的关系，将偏置电压的电压值设定为次高值。同时，在第一晶体管Tr1和第二晶体管Tr2都具有高晶体管能力的情况下，根据图9中呈现的关系，将偏置电压的电压值设定为第三高值。

在第一晶体管Tr1的晶体管能力低而第二晶体管Tr2的晶体管能力高的情况下，需要升高第一晶体管Tr1的晶体管能力，并且需要降低第二晶体管Tr2的晶体管能力。因而，根据图9中呈现的关系，将偏置电压的电压值设定为最低值，即，第四高值。

注意的是，电压值的次序不限于图10中所呈现的示例，并且可以在晶体管能力可适当调整的范围内改变。

[偏置电压生成电路的配置示例]

图11是描绘DC偏置电压生成电路135的配置的示例的电路图。图11描绘了能够生成图10中呈现的偏置电压的电路的示例。

DC偏置电压生成电路135包括电流源1351、第三晶体管Tr3、第四晶体管Tr4、电阻元件1352和端子TD。在图11中描绘的示例中，第三晶体管Tr3是n型MOS晶体管1353，而第四晶体管Tr4是p型MOS晶体管1354。

电流源1351连接到第一参考电压节点RV1和第一节点N1并位于第一参考电压节点RV1与第一节点N1之间。在图11中描绘的示例中，第一参考电压节点RV1是电源。另外，电流源1351与第三晶体管Tr3串联连接。

第三晶体管Tr3是二极管连接的。具体而言，在第三晶体管Tr3的栅极与漏极之间进行连接。更具体而言，第三晶体管Tr3的一端(漏极)连接到电流源1351和端子TD，而另一端(源极)连接到第一节点N1。

第四晶体管Tr4连接到第一参考电压节点RV1(电源)和第一节点N1并位于第一参考电压节点RV1(电源)与第一节点N1之间，并且是二极管连接的。具体而言，第四晶体管Tr4与电流源1351和第三晶体管Tr3并联连接。更具体而言，一端(源极)连接到第一参考电压节点RV1，而另一端(漏极)连接到第一节点N1。

电阻元件1352连接到第一节点N1和第二参考电压节点RV2并位于第一节点N1与第二参考电压节点RV2之间。在图11中描绘的示例中，第二参考电压节点RV2是地。

作为输出端子的端子TD连接到第三晶体管Tr3的栅极和漏极以向端子TC输出直流控制信号。具体而言，DC偏置电压生成电路135从二极管连接的第三晶体管Tr3的栅极和漏极输出直流控制信号。

电阻元件1352的上限电压由第四晶体管Tr4的阈值电压确定。第三晶体管Tr3的栅极电压被升高第三晶体管Tr3的阈值电压。因而，第三晶体管Tr3的栅极电压(偏置电压)由第三晶体管Tr3与第四晶体管Tr4的相应阈值电压之间的平衡自动确定。换句话说，由DC偏置电压生成电路135生成的直流偏置电压由图11中描绘的电路自动确定。

而且，优选的是第三晶体管Tr3和第四晶体管Tr4中的每一个具有与延迟元件1311中包含的晶体管的特性相同或类似的特性。更具体而言，n型MOS晶体管1353和p型MOS晶体管1354的类型分别与第二晶体管Tr2和第一晶体管Tr1相同，并且具有类似的特性。例如，短语“相同或类似的特性”不仅包含电流和电压特性等，而且还包含因制造(处理)变化、电源电压变化、温度变化等而产生的特性改变(驱动能力改变)。以这种方式，图10中所呈现的偏置电压的次序可以根据晶体管能力的变化自动实现。因而，不需要附加地提供用于控制晶体管能力的控制信号。

注意的是，DC偏置电压生成电路135的配置不限于图11中描绘的示例。DC偏置电压生成电路135可以例如响应于来自外部的控制信号以图9中呈现的方式生成足以获得期望的振荡频率的偏置电压。

[通过偏置电压明显控制阈值电压的逻辑背景]

图12A是描绘包括在环形振荡器131C中的环形单元U的配置的比较例的电路图。图12B是描绘包括在环形振荡器131中的环形单元U的配置的示例的电路图。图12A和图12B分别描绘了根据图7中的比较例的环形振荡器131C的环形单元U和根据图5中的本实施例的环形振荡器131的环形单元U。

VA指示端子TA处的电压。VB指示端子TB处的电压。Vbias指示从外部(端子TC)供应的偏置电压(偏置信号)。Vin指示每一级中的延迟元件1311(环形单元U)的输入电压(输入信号)。Vout指示每一级中的延迟元件1311的输出电压(输出信号)。

输入电压Vin由使用交流输入电压Vin_AC和直流输入电压Vin_DC的等式1表示。

Vin＝Vin_AC+Vin_DC(等式1)

而且，偏置电压Vbias由使用直流偏置电压Vbias_DC的等式2表示。

Vbias＝Vbias_DC(等式2)

注意的是，在图12B中描绘的示例中，仅从端子TC施加直流电压作为偏置电压Vbias。因而，偏置电压Vbias仅由直流分量表示。

关注第二晶体管Tr2的栅极端子。在假设第二晶体管Tr2的阈值电压为“Vth”的情况下，图7中描绘的比较例中的第二晶体管Tr2的过驱动电压Vov由等式3表示。

Vov＝Vin_AC+Vin_DC-Vth(等式3)

同时，图5中的本实施例中的第二晶体管Tr2的过驱动电压Vov由等式4表示。

Vov＝Vin_AC+Vbias_DC-Vth(等式4)

“Vth_shift”在这里如等式5中表达的那样定义。

Vbias_DC-Vin_DC＝Vth_shift(等式5)

因而，等式4可以改写为等式6。

Vov＝Vin_AC+Vin_DC-(Vth-Vth_shift)(等式6)

根据等式6与等式3之间的比较，等式3中的“Vth”被改写为“Vth-Vth_shift”。因而，第二晶体管Tr2的阈值电压显然已经移位。以这种方式，显然可以根据比较例中输入信号的直流电位与从外部(端子TC)施加的直流偏置之间的差来控制MOSFET的阈值电压，即，晶体管能力。

如上所述，根据本实施例的振荡装置(VCO 13)包括输入直流控制信号的端子TC，该直流控制信号用于控制要输入到多个延迟元件1311的输入信号的直流电压电平。以这种方式，可以根据从环形振荡器131外部接收的偏置电压来控制晶体管能力，并且因此可以控制振荡器特性。结果，可以加宽环形振荡器131的频率可变宽度(转换成宽范围)。此外，环形振荡器131可确保的最大振荡频率由晶体管能力最低的状况下的振荡频率确定。可以通过晶体管能力的明显控制来改善可确保的最大振荡频率。

而且，根据本实施例的振荡装置(VCO 13)包括DC偏置电压生成电路135，该DC偏置电压生成电路135生成与晶体管能力对应的适当偏置电压以减少振荡特性的变化。当DC偏置电压生成电路135具有例如图11中描绘的配置时，晶体管能力是可控的，而无需使用特殊的校准操作(功能)或特殊的控制信号。

用于控制晶体管能力的另一种已知方法是利用用于SOI(绝缘体上硅)MOSFET的体效应。但是，为了利用体效应，常常要求特定的晶体管结构，诸如SOIMOSFET。因而，与用于SoC(片上***)的体CMOS相比，具有SOIMOSFET结构的晶体管的制造成本一般高。

另一方面，根据第一实施例，使用电路结构将直流偏置电压施加到振荡信号。以这种方式，振荡装置(VCO 13)可以通过相对便宜的体CMOS处理来制造，而不要求特定的晶体管结构。

[修改]

图13A和图13B中的每一个是描绘环形振荡器131的环形单元U的配置的修改的电路图。图13A和图13B分别描绘了图8B中的环形振荡器131的环形单元U和图8C中的环形振荡器131的环形单元U。

如图中所描绘的，端子TC可以连接到第一晶体管Tr1的栅极或者连接到第一晶体管Tr1和第二晶体管Tr2的栅极两者。

图14A是描绘包括在环形振荡器131中的环形单元U的示例的框图。在图14A中描绘的示例中，延迟元件1311是反相器。

图14B是描绘包括图14A中描绘的环形单元U的环形振荡器131的配置的示例的框图。

图14B描绘了以奇数相位振荡的环形振荡器131的示例。图14B中描绘的环形振荡器131是与图5中描绘的环形振荡器131类似的三级反相器链。但是，环形振荡器131不限于这个示例，并且可以是五级、七级或其它级反相器链。

图14C是描绘包括图14A中描绘的环形单元U的环形振荡器131的配置的修改的框图。

图14C描绘了以偶数相位振荡的环形振荡器131的示例。如图中所描绘的，连接的延迟元件1311的级数不限于奇数。

图15A和图15B中的每一个是描绘环形振荡器131的配置的修改的电路图。

在图15A中描绘的示例中，电阻元件1314被设置为负载电阻来代替第一晶体管Tr1。在这种情况下，延迟元件1311类似地用作反相器。

在图15B中描绘的示例中，差分放大器电路被用作延迟元件1311。

如上所述，延迟元件1311不限于构成CMOS反相器的反相器链的元件。因而，延迟元件1311只需要包括各自具有根据直流控制信号调整直流电压电平的栅极的晶体管。

图16是描绘DC偏置电压生成电路135的配置的修改的电路图。

在图16中描绘的示例中，第三晶体管Tr3是p型MOS晶体管1354，而第四晶体管Tr4是n型MOS晶体管1353。而且，第一参考电压节点RV1是地，而第二参考电压节点RV2是电源。图16中描绘的DC偏置电压生成电路135的其它配置与图11中描绘的DC偏置电压生成电路135的对应配置类似。

图16中描绘的DC偏置电压生成电路135具有与图11中描绘的DC偏置电压生成电路135的功能和作用基本类似的功能和作用，但在可输出电压范围、来自电源电压的传递函数等方面不同。在向图8A和图8C中的第二晶体管Tr2供应DC偏置电压的情况下，优选的是图11中描绘的DC偏置电压生成电路135供应偏置电压。另一方面，在向图8B和图8C中的第一晶体管Tr1供应偏置电压的情况下，优选的是图16中描绘的DC偏置电压生成电路135供应偏置电压。以这种方式，环形振荡器131可在更宽范围内的振荡频率处操作。

图17A和图17B中的每一个是描绘DC偏置电压生成电路135的配置的修改的电路图。

DC偏置电压生成电路135通过改变在电流源1351中流动的电流、第三晶体管Tr3的并联数、第四晶体管Tr4的并联数和电阻元件1352的电阻中的至少一个来控制直流控制信号的直流电压电平。改变晶体管的并联数是通过改变晶体管尺寸来控制在晶体管中流动的电流量的方法的示例。而且，例如根据从VCO 13的外部输入的控制信号来控制可变机构。

图17A和图17B中描绘的DC偏置电压生成电路135各自包括用于图11和图16中描绘的每个DC偏置电压生成电路135中包含的电流源1351、第三晶体管Tr3、第四晶体管Tr4和电阻元件1352的可变机构。

此类可变机构不仅实现了根据晶体管能力自动调整环形振荡器131的特性，而且实现了例如为每个振荡频率提供更合适的晶体管能力的控制。

图18是呈现图17A和图17B中描绘的可变机构的操作与偏置电压之间的关系的示例的图。图18中的“实施例(a)”指示图17A中的DC偏置电压生成电路135中包括的可变机构的操作。图18中的“实施例(b)”指示图17B中的DC偏置电压生成电路135中包括的可变机构的操作。

在图17A中描绘的示例的情况下，第三晶体管Tr3是n型MOS晶体管1353，而第四晶体管Tr4是p型MOS晶体管1354。在这种情况下，DC偏置电压生成电路135通过减小在电流源1351中流动的电流来降低直流电压电平，或者通过增加在电流源1351中流动的电流来升高直流电压电平。类似地，DC偏置电压生成电路135通过增加n型MOS晶体管1353的并联数并减少p型MOS晶体管1354的并联数来降低直流电压电平，或者通过减少n型MOS晶体管1353的并联数并增加p型MOS晶体管1354的并联数来升高直流电压电平。类似地，DC偏置电压生成电路135通过减小电阻元件1352的电阻值来降低直流电压电平，或者通过增加电阻元件1352的电阻值来升高直流电压电平。

在图17B的示例中描绘的示例的情况下，第三晶体管Tr3是p型MOS晶体管1354，而第四晶体管Tr4是n型MOS晶体管1353。在这种情况下，DC偏置电压生成电路135通过增加在电流源1351中流动的电流来降低直流电压电平，或者通过减小在电流源1351中流动的电流来升高直流电压电平。类似地，DC偏置电压生成电路135通过减少n型MOS晶体管1353的并联数并增加p型MOS晶体管1354的并联数来升高直流电压电平，或者通过增加n型MOS晶体管1353的并联数并减少p型MOS晶体管1354的并联数来降低直流电压电平。类似地，DC偏置电压生成电路135通过增加电阻元件1352的电阻值来降低直流电压电平，或者通过减小电阻元件1352的电阻值来升高直流电压电平。

而且，如图18中所呈现的，n型MOS晶体管1353的并联数的增加或减小与p型MOS晶体管1354的并联数的增加或减小具有相反的关系。

注意的是，稍后将参考图22A至图22C描述使用可变机构的振荡频率的具体设定。

图19A至图19C中的每一个是描绘环形单元U的配置的修改的电路图。

环形振荡器131还包括端子TE。在图19A至图19C中描绘的示例中，端子TE还设置在图12B、图13A和图13B中描绘的每个环形单元U中。

作为第二控制端子的端子TE输入用于控制要输入到多个延迟元件1311的输入信号的交流电压电平的交流控制信号。端子TE连接到至少节点N2或节点N3。

图20A是描绘环形振荡器131的配置的修改的电路图。图20A中描绘的环形振荡器131例如包括图19A中描绘的环形单元U。而且，图20A也是用于解释AC偏置电压的使用示例的图。

VCO 13还包括噪声分量检测电路136和AC(交流)偏置信号生成电路137。

作为噪声分量检测单元的噪声分量检测电路136检测供应给多个延迟元件1311的电源电压的噪声分量。

作为交流控制信号生成单元设置的AC偏置信号生成电路137生成交流控制信号作为用于抵消噪声分量的信号。

在图20A中描绘的示例中，噪声分量检测电路136检测叠加在电源电压上的噪声分量。AC偏置信号生成电路137根据噪声分量的量值生成具有逆特性的AC偏置电压，并以前馈方式将生成的AC偏置电压施加到环形振荡器131。换句话说，AC偏置信号生成电路137向环形振荡器131供应AC偏置电压以抵消电源电压的噪声的影响。以这种方式，可实现减少由电源电压波动造成的环形振荡器131的特性改变。

图20B是描绘环形振荡器131的配置的修改的电路图。图20B中描绘的修改与图20A中描绘的修改的区别在于噪声分量检测电路136的检测对象是环形振荡器131的振荡信号。

噪声分量检测电路136检测从延迟元件1311输出的振荡信号的噪声分量。

在图20B中描绘的示例中，噪声分量检测电路136检测叠加在振荡信号上的噪声。AC偏置信号生成电路137根据噪声分量的量值生成具有逆相位的AC偏置电压，并且以反馈方式将生成的AC偏置电压施加到环形振荡器131。换句话说，AC偏置信号生成电路137向环形振荡器131供应AC偏置电压以抵消振荡信号的噪声的影响。

注意的是，噪声分量检测电路136可以检测电源电压和振荡信号两者的噪声分量。

[VCO的实施例]

图21是描绘VCO 13的配置的示例的电路图。图21描绘了图8A中的连接示例和改变图17A中的电流源1351的电流值的DC偏置电压生成电路135的组合。

多个延迟元件1311连接到第一参考电压节点RV1和第二参考电压节点RV2并位于第一参考电压节点RV1与第二参考电压节点RV2之间。因而，环形振荡器131与DC偏置电压生成电路135并联连接。在图21中描绘的示例中，第一参考电压节点RV1是电源，而第二参考电压节点RV2是地。

VCO 13还包括振荡频率控制单元138。

振荡频率控制单元138控制振荡信号的振荡频率。在图21中描绘的示例中，振荡频率控制单元138是图3A中描绘的VCCS 132。因而，图21也是结合了图3A的图。另外，振荡频率控制单元138包括第五晶体管Tr5、第六晶体管Tr6和端子TF。

第五晶体管Tr5控制在电流源1351中流动的电流。在图21中描绘的示例中，第五晶体管Tr5连接到电流源1351和第二参考电压节点RV2并位于电流源1351与第二参考电压节点RV2之间。

第六晶体管Tr6施加与第五晶体管Tr5的漏极电流成比例的漏极电流。多个延迟元件1311中的每一个的延迟时间根据第六晶体管Tr6的漏极电流而变化。第六晶体管Tr6设置在多个延迟元件1311与第一参考电压节点RV1或第二参考电压节点RV2之间。在图21中描绘的示例中，第六晶体管Tr6连接到环形振荡器131和第二参考电压节点RV2并位于环形振荡器131与第二参考电压节点RV2之间。另外，第六晶体管Tr6向多个延迟元件1311施加电流。随着在第六晶体管Tr6中流动的电流的值增加，环形振荡器131以更高频率操作。

振荡频率控制单元138通过控制第五晶体管Tr5的栅极电压来控制在电流源1351中流动的电流，并且通过控制多个延迟元件1311中的每一个的延迟时间来控制振荡信号的振荡频率。

此外，更具体而言，在电流源1351中流动的电流和第六晶体管Tr6中的漏极电流通过控制第五晶体管Tr5的栅极电压来控制。这种控制是可实现的，因为第六晶体管Tr6的栅极连接到第五晶体管Tr5的栅极。另外，第三晶体管Tr3的漏极电流由在电流源1351中流动的电流控制。

另外，电流源1351例如是电流镜电路。因而，电流源1351向第三晶体管Tr3施加与在第五晶体管Tr5中流动的电流对应的电流。更具体而言，在第三晶体管Tr3中流动的电流的量值例如与在第五晶体管Tr5中流动的电流基本相同或成比例。

在图21中描绘的示例中，DC偏置电压生成电路135的电流源1351构成用于控制环形振荡器131的频率的第六晶体管Tr6的电流镜。根据这种配置，当在第六晶体管Tr6中流动的电流增加时，由DC偏置电压生成电路135的电流源1351施加的电流与第六晶体管Tr6的电流增加相关联地增加。因而，在从外部施加用于增加环形振荡器131的频率的控制信号的情况下(增加第六晶体管Tr6的栅极电压)，DC偏置电压生成电路135接收与这个控制信号相关联的信息，并增加直流偏置电压，如图18中所示。结果，根据图9中所呈现的关系，环形振荡器131的特性被自动调整到更适合高频操作的状态。

而且，这样设置的电流源1351可以防止第三晶体管Tr3的栅极电压(偏置电压)固定在电源电压处。另外，第三晶体管Tr3的栅极-源极电压V_GS随着在电流源1351中流动的电流增加而增加。在电流源1351与振荡器的电流源(第六晶体管Tr6)链接的情况下，随着振荡频率增加，晶体管能力可以升高。在低频时，不强制升高晶体管能力。以这种方式，可以减少不是在高频而是在低频下造成的不可操作的问题。

端子TF向振荡频率控制单元138输入振荡频率控制模拟信号。响应于这个信号，振荡频率控制单元138改变第五晶体管Tr5的并联数和第六晶体管Tr6的并联数以控制振荡频率。而且，振荡频率控制单元138例如根据振荡频率控制模拟信号来控制第三晶体管Tr3的并联数、第四晶体管Tr4的并联数以及电阻元件1352的电阻。

注意的是，振荡频率控制单元138不限于VCCS 132，并且可以是例如图3C至图3F中描绘的REG 133、DAC 134等。

[VCO的可变机构的使用示例]

图22A至图22C中的每一个是描绘包括在与图21中描绘的VCO13相关联的振荡频率控制单元138和DC偏置电压生成电路135中的相应配置的可变机构的使用示例的电路图。图22A至图22C分别描绘了低频设定、中频设定和高频设定。

在图22A至图22C中描绘的示例中，第五晶体管Tr5、第六晶体管Tr6和第四晶体管Tr4的并联数以及电阻元件1352的电阻从低频设定到中频设定或从中频设定到高频设定加倍。此外，第三晶体管Tr3的并联数减半。

供应给环形振荡器131的电流可以通过随着要设定的频率的上升而增加的第六晶体管Tr6的并联数而升高。此外，由DC偏置电压生成电路135生成用于更高频率的偏置电压。例如，通过采用图22A至图22C中描绘的频率控制振荡器作为PLL电路1，可提供能够通过切换振荡器的设定来加宽频率范围的PLL电路1。而且，在晶体管能力高的情况下，电阻元件1352可以被控制为具有较低的电阻值以降低晶体管能力。在这种情况下，可实现降噪，因此可以改善振荡器的特性。

[PLL电路的连接示例]

图23A是描绘当将环形振荡器131用作PLL电路1时的连接的示例的框图。图23A描绘图1中的PLL电路1。注意的是，环形振荡器131和DC偏置电压生成电路135也统称为振荡芯。

图23B是描绘当将环形振荡器131用作PLL电路1时的连接的修改的框图。图23B描绘了图2中的PLL电路1a。

图23A中描绘的模拟PLL电路与图23B中描绘的数字PLL电路例如在相位比较电路和方法方面彼此不同，但是可以具有与环形振荡器131的配置共同的配置。

如上所述，通过采用本实施例的振荡装置(VCO 13)作为PLL电路1，可提供这样一种振荡芯，该振荡芯不仅实现高速振荡操作，而且具有宽范围的振荡频率可变宽度。

图24是描绘PLL电路1的频率设定的比较例的图。图24中描绘的PLL电路1具有图7中描绘的比较例的环形振荡器131C。环形振荡器131C没有端子TC，因此，不对环形振荡器131C执行通过供应偏置电压等实现的晶体管能力调整。而且，PLL1至PLL3中的每一个都指示具有不同PLL输出频率范围的PLL电路。

近年来，需要进一步改善PLL电路1的最大速率，以实现诸如更高速的信号处理和更大容量的数据传递之类的要求。同时，在一些情况下也要求即使在低数据率下也可操作的这种类型的PLL电路1以便也覆盖上兼容性。

根据图24中描绘的示例，取决于应用，通过单独使用、组合或其它方法使用各自包括具有不同振荡频率可变宽度的振荡器芯的PLL电路1，可实现期望的数据率等。例如，在要求与三个IF(接口)标准对应的芯片的情况下，如图24中所描绘的，通过使用各自具有不同输出频率范围的三个PLL电路1，可提供处置三个IF标准的芯片。此外，环形振荡器和LC振荡器各有优缺点。例如，环形振荡器理论上能够实现宽范围的振荡操作。但是，由环形振荡器的晶体管能力的变化造成的显著特性变化可能阻止宽范围操作。同时，LC振荡器能够实现高速振荡操作。但是，由于LC振荡器的控制***，LC振荡器难以执行宽范围振荡操作。因而，也可能存在图24中描绘的示例中的PLL3覆盖的高频操作难以通过环形振荡器实现的情况。在此类情况下，例如，也可以对于PLL1和PLL2使用环形振荡器以及对于高频操作的PLL3使用LC振荡器。但是，这种方法要求足够数量的步骤来设计多个PLL电路1，并且要求足够的芯片面积来安装多个PLL电路1。因而，芯片成本增加。

另一方面，根据本实施例的PLL电路1使用振荡器芯，该振荡器芯不仅实现高速振荡操作，而且具有宽范围的振荡频率可变宽度。

图25是描绘PLL电路1的频率设定的示例的图。

PLL电路1还包括频率切换单元15。频率切换单元15根据用于控制振荡频率的频率信号来切换振荡装置的振荡频率的可变范围。例如，频率信号是图23A中描绘的输入信号。例如，频率切换单元15从PLL电路1的外部接收用于切换可变范围的信号。

如图25中描绘的，在本实施例中，多个标准可由单个振荡器(环形振荡器131)处置。而且，多个标准(例如，IF标准1至IF标准3)可以被单个振荡器覆盖。此外，应用的操作模式可通过使用单个振荡器来切换。

注意的是，本技术可以具有以下配置。

(1)

一种振荡装置，包括：

多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号；以及

第一控制端子，向多个延迟元件输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件的多个输入信号的直流电压电平。

(2)

根据(1)所述的振荡装置，还包括：

多个电容器，连接到多个延迟元件的输入节点以切断多个输入信号中包含的直流信号分量。

(3)

根据(1)或(2)所述的振荡装置，其中，每个延迟元件包括具有栅极的晶体管，在栅极处根据直流控制信号调整直流电压电平。

(4)

根据(1)或(2)所述的振荡装置，其中

多个延迟元件包括以环形连接的多个逻辑反相电路，以及

根据直流控制信号批量地控制要输入到多个逻辑反相电路的多个输入信号的直流电压电平。

(5)

根据(4)所述的振荡装置，其中

每个逻辑反相电路具有第一晶体管和第二晶体管，第一晶体管和第二晶体管中的每一个是导电类型彼此不同并且级联连接在第一参考电压节点与第二参考电压节点之间的晶体管，以及

根据直流控制信号设定第一晶体管或第二晶体管的栅极处的直流电压电平。

(6)

根据(5)所述的振荡装置，还包括：

电容器，连接到第一晶体管的栅极和第二晶体管的栅极并位于第一晶体管的栅极与第二晶体管的栅极之间，以切断包含在来自其它任何一个逻辑反相电路的输出信号中的直流信号分量。

(7)

根据(1)至(6)中的任一项所述的振荡装置，还包括：

直流控制信号生成单元，生成与在延迟元件中包括的至少一个晶体管的驱动能力相应的直流控制信号。

(8)

根据(7)所述的振荡装置，其中，直流控制信号生成单元调整要输入到晶体管的栅极的直流控制信号的电压电平，以调整晶体管的驱动能力。

(9)

根据(7)或(8)所述的振荡装置，其中

直流控制信号生成单元包括

电流源和二极管连接的第三晶体管，电流源和第三晶体管串联连接在第一参考电压节点与第一节点之间，

第四晶体管，被二极管连接并连接到第一参考电压节点和第一节点并位于第一参考电压节点与第一节点之间，以及

电阻元件，连接到第一节点和第二参考电压节点并位于第一节点与第二参考电压节点之间，以及

直流控制信号生成单元从二极管连接的第三晶体管的栅极和漏极输出直流控制信号。

(10)

根据(9)所述的振荡装置，其中，直流控制信号生成单元通过控制在电流源中流动的电流、第三晶体管的并联数、第四晶体管的并联数和电阻元件的电阻中的至少一个来控制直流控制信号的直流电压电平。

(11)

根据(10)所述的振荡装置，其中，

在第三晶体管和第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，直流控制信号生成单元通过减小在电流源中流动的电流来降低直流电压电平，或者通过增加在电流源中流动的电流来升高直流电压电平，以及

在第三晶体管和第四晶体管分别是p型MOS晶体管和n型MOS晶体管的情况下，直流控制信号生成单元通过增加在电流源中流动的电流来降低直流电压电平，或者通过减小在电流源中流动的电流来升高直流电压电平。

(12)

根据(10)或(11)所述的振荡装置，其中，

在第三晶体管和第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，直流控制信号生成单元通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低直流电压电平，或者通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高直流电压电平，以及

在第三晶体管和第四晶体管分别是p型MOS晶体管和n型MOS晶体管的情况下，直流控制信号生成单元通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高直流电压电平，或者通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低直流电压电平。

(13)

根据(9)至(12)中的任一项所述的振荡装置，还包括：

振荡频率控制单元，控制振荡信号的振荡频率，其中

振荡频率控制单元包括

第五晶体管，控制在电流源中流动的电流，以及

第六晶体管，施加与第五晶体管的漏极电流成比例的漏极电流，

多个延迟元件中的每个延迟元件的延迟时间根据第六晶体管的漏极电流而变化，以及

振荡频率控制单元通过控制第五晶体管的栅极电压来控制在电流源中流动的电流，并通过控制多个延迟元件的延迟时间来控制振荡信号的振荡频率。

(14)

根据(13)所述的振荡装置，其中

在电流源中流动的电流和第六晶体管的漏极电流根据第五晶体管的栅极电压来控制，以及

第三晶体管的漏极电流根据在电流源中流动的电流来控制。

(15)

根据(9)至(14)中的任一项所述的振荡装置，其中，第三晶体管和第四晶体管中的每一个具有与包含在延迟元件中的晶体管的特性相同或类似的特性。

(16)

根据(1)至(15)中的任一项所述的振荡装置，还包括：

第二控制端子，输入控制要输入到多个延迟元件的输入信号的交流电压电平的交流控制信号。

(17)

根据(16)所述的振荡装置，还包括：

噪声分量检测单元，检测供应给多个延迟元件的电源电压的噪声分量；以及

交流控制信号生成单元，生成交流控制信号作为用于抵消该噪声分量的信号。

(18)

根据(16)所述的振荡装置，还包括：

噪声分量检测单元，检测从延迟元件输出的振荡信号的噪声分量；以及

交流控制信号生成单元，生成交流控制信号作为用于抵消该噪声分量的信号。

(19)

一种PLL电路，包括：

振荡装置，根据与参考信号的相位差来控制振荡信号的振荡频率；以及

相位比较器，检测参考信号与振荡信号之间的相位差，其中

振荡装置包括

多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号，以及

第一控制端子，向多个延迟元件输入直流控制信号，该直流控制信号用于批量地控制要输入到多个延迟元件的多个输入信号的直流电压电平。

本公开的模式不限于上述相应实施例，并且包括本领域技术人员可以实现的各种修改。此外，本公开的有益效果不限于上述内容。具体而言，在不脱离从权利要求中指定的内容和等同内容导出的本公开的概念构思和精神的范围的情况下，可以进行各种添加、修改和部分消除。

[附图标记列表]

1：PLL电路

13：VCO

13a：DCO

131：环形振荡器

1311：延迟元件

1312：电容器

135：DC偏置电压生成电路

1351：电流源

1352：电阻元件

1353：n型MOS晶体管

1354：p型MOS晶体管

136：噪声分量检测电路

137：AC偏置信号生成电路

138：振荡频率控制单元

15：频率切换单元

Nin：输入节点

N1：第一节点

RV1：第一参考电压节点

RV2：第二参考电压节点

TA至TF：端子

Tr1：第一晶体管

Tr2：第二晶体管

Tr3：第三晶体管

Tr4：第四晶体管

Tr5：第五晶体管

Tr6：第六晶体管

Claims (19)

1.一种振荡装置，包括：

多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成振荡信号；以及

第一控制端子，向所述多个延迟元件输入直流控制信号，所述直流控制信号用于批量地控制要输入所述多个延迟元件的多个输入信号的直流电压电平。

2.根据权利要求1所述的振荡装置，还包括：

多个电容器，连接到所述多个延迟元件的输入节点以切断所述多个输入信号中包含的直流信号分量。

3.根据权利要求1所述的振荡装置，其中，每个延迟元件包括具有栅极的晶体管，在所述栅极处根据所述直流控制信号调整所述直流电压电平。

4.根据权利要求1所述的振荡装置，其中

所述多个延迟元件包括以环形连接的多个逻辑反相电路，以及

根据所述直流控制信号批量地控制要输入到所述多个逻辑反相电路的多个输入信号的直流电压电平。

5.根据权利要求4所述的振荡装置，其中

每个逻辑反相电路具有第一晶体管和第二晶体管，所述第一晶体管和第二晶体管中的每一个是导电类型彼此不同并且级联连接在第一参考电压节点与第二参考电压节点之间的晶体管，以及

根据所述直流控制信号设定所述第一晶体管或所述第二晶体管的栅极处的直流电压电平。

6.根据权利要求5所述的振荡装置，还包括：

电容器，连接到所述第一晶体管的栅极和所述第二晶体管的栅极并位于所述第一晶体管的栅极与所述第二晶体管的栅极之间，以切断包含在来自其它任何一个逻辑反相电路的输出信号中的直流信号分量。

7.根据权利要求1所述的振荡装置，还包括：

直流控制信号生成单元，生成与在延迟元件中包括的至少一个晶体管的驱动能力相应的所述直流控制信号。

8.根据权利要求7所述的振荡装置，其中，所述直流控制信号生成单元调整要输入到晶体管的栅极的直流控制信号的电压电平，以调整晶体管的驱动能力。

9.根据权利要求7所述的振荡装置，其中

所述直流控制信号生成单元包括

电流源和二极管连接的第三晶体管，所述电流源和所述第三晶体管串联连接在第一参考电压节点与第一节点之间，

第四晶体管，被二极管连接并连接到所述第一参考电压节点和所述第一节点并位于所述第一参考电压节点与所述第一节点之间，以及

电阻元件，连接到所述第一节点和第二参考电压节点并位于所述第一节点与所述第二参考电压节点之间，以及

所述直流控制信号生成单元从二极管连接的所述第三晶体管的栅极和漏极输出所述直流控制信号。

10.根据权利要求9所述的振荡装置，其中，所述直流控制信号生成单元通过控制在所述电流源中流动的电流、所述第三晶体管的并联数、所述第四晶体管的并联数和所述电阻元件的电阻中的至少一个来控制所述直流控制信号的直流电压电平。

11.根据权利要求10所述的振荡装置，其中

在所述第三晶体管和所述第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，所述直流控制信号生成单元通过减小在所述电流源中流动的电流来降低所述直流电压电平，或者通过增加在所述电流源中流动的电流来升高所述直流电压电平，以及

在所述第三晶体管和所述第四晶体管分别为p型MOS晶体管和n型MOS晶体管的情况下，所述直流控制信号生成单元通过增加在所述电流源中流动的电流来降低所述直流电压电平，或者通过减小在所述电流源中流动的电流来升高所述直流电压电平。

12.根据权利要求10所述的振荡装置，其中

在所述第三晶体管和所述第四晶体管分别是n型MOS晶体管和p型MOS晶体管的情况下，所述直流控制信号生成单元通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低所述直流电压电平，或者通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高所述直流电压电平，以及

在所述第三晶体管和所述第四晶体管分别是p型MOS晶体管和n型MOS晶体管的情况下，所述直流控制信号生成单元通过减少n型MOS晶体管的并联数并增加p型MOS晶体管的并联数来升高所述直流电压电平，或者通过增加n型MOS晶体管的并联数并减少p型MOS晶体管的并联数来降低所述直流电压电平。

13.根据权利要求9所述的振荡装置，还包括：

振荡频率控制单元，控制所述振荡信号的振荡频率，其中

所述振荡频率控制单元包括

第五晶体管，控制在所述电流源中流动的电流，以及

第六晶体管，施加与所述第五晶体管的漏极电流成比例的漏极电流，

所述多个延迟元件中的每个延迟元件的延迟时间根据所述第六晶体管的漏极电流而变化，以及

所述振荡频率控制单元通过控制所述第五晶体管的栅极电压来控制在所述电流源中流动的电流，并通过控制所述多个延迟元件的延迟时间来控制所述振荡信号的振荡频率。

14.根据权利要求13所述的振荡装置，其中

在所述电流源中流动的电流和所述第六晶体管的漏极电流根据所述第五晶体管的栅极电压来控制，以及

所述第三晶体管的漏极电流根据在所述电流源中流动的电流来控制。

15.根据权利要求9所述的振荡装置，其中，所述第三晶体管和所述第四晶体管中的每一个具有与包含在延迟元件中的晶体管的特性相同或类似的特性。

16.根据权利要求1所述的振荡装置，还包括：

第二控制端子，输入控制要输入到所述多个延迟元件的输入信号的交流电压电平的交流控制信号。

17.根据权利要求16所述的振荡装置，还包括：

噪声分量检测单元，检测供应给所述多个延迟元件的电源电压的噪声分量；以及

交流控制信号生成单元，生成所述交流控制信号作为用于抵消所述噪声分量的信号。

18.根据权利要求16所述的振荡装置，还包括：

噪声分量检测单元，检测从延迟元件输出的所述振荡信号的噪声分量；以及

交流控制信号生成单元，生成所述交流控制信号作为用于抵消所述噪声分量的信号。

19.一种PLL电路，包括：

振荡装置，根据与参考信号的相位差来控制振荡信号的振荡频率；以及

相位比较器，检测所述参考信号与所述振荡信号之间的相位差，其中

所述振荡装置包括

多个延迟元件，每个延迟元件顺序地延迟输入信号，并将延迟的信号中的至少一些返回到前级以生成所述振荡信号，以及

第一控制端子，向所述多个延迟元件输入直流控制信号，所述直流控制信号用于批量地控制要输入到所述多个延迟元件的多个输入信号的直流电压电平。

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