JP2022049487A - 固体撮像装置及び電子機器 - Google Patents
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Abstract
【課題】異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上する。【解決手段】実施形態に係る固体撮像装置は、第1波長帯の光を検出する第1センサと、前記第1波長帯とは異なる第2波長帯の光を検出する第2センサとを備え、前記第1センサは、入射光における前記第1波長帯の光を検出する第1画素を備え、前記第2センサは、前記入射光のうちの前記第1画素を透過した前記第2波長帯の光を検出する第2画素を備える。【選択図】図3
Description
本開示は、固体撮像装置及び電子機器に関する。
近年、自動車やロボットなど移動体の自律化やIoT(Internet of Things)等の普及に伴い、複数種類のセンサで取得された情報を統合的に処理するセンサフュージョン技術の発展が強く求められている。例えば、特許文献1及び2には、可視光を検出するイメージセンサと赤外光を検出するイメージセンサとを用いて、可視光のカラー画像と赤外光のモノクロ画像とを取得する技術が開示されている。
しかしながら、従来では、異なるセンサにより取得された情報の間で同時性や同軸性が確保されていないため、これらの情報を統合的に処理することで得られた結果の精度が低下してしまう可能性があった。例えば、カラー画像を取得するイメージセンサと、モノクロ画像を取得するイメージセンサとに別々のセンサチップが用いられる場合、カラー画像とモノクロ画像との間に空間的なズレが発生し、それにより、処理結果の精度が低下してしまう場合が存在した。また、例えば、カラー画像を取得するイメージセンサと、モノクロ画像を取得するイメージセンサとが異なるタイミングで駆動される場合、カラー画像とモノクロ画像との間に時間的なズレが発生し、それにより、処理結果の精度が低下してしまう場合が存在した。
そこで本開示は、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能な固体撮像装置及び電子機器を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第1波長帯の光を検出する第1センサと、前記第1波長帯とは異なる第2波長帯の光を検出する第2センサとを備え、前記第1センサは、入射光における前記第1波長帯の光を検出する第1画素を備え、前記第2センサは、前記入射光のうちの前記第1画素を透過した前記第2波長帯の光を検出する第2画素を備える。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
1.第1の実施形態
1.1 電子機器の構成例
1.2 イメージセンサの構成例
1.3 画素アレイ部の構成例
1.4 単位画素の回路構成例
1.5 回路構成の変形例
1.5.1 第1の変形例
1.5.2 第2の変形例
1.5.3 第3の変形例
1.6 単位画素の断面構造例
1.7 有機材料
1.8 平面構造例
1.9 画素駆動線の配線例
1.10 イメージセンサの積層構造例
1.11 画素駆動及び読出し方式
1.11.1 第1例
1.11.2 第2例
1.11.3 第3例
1.11.4 第4例
1.11.5 第5例
1.11.6 第6例
1.11.7 第7例
1.11.8 第8例
1.11.9 第9例
1.11.10 第10例
1.11.11 第11例
1.12 作用・効果
2.第2の実施形態
2.1 画素アレイ部の構成例
2.2 単位画素の回路構成例
2.3 単位画素の断面構造例
2.4 平面構造例
2.5 オンチップレンズの変形例
2.6 カラーフィルタ配列の変形例
2.7 作用・効果
3.移動体への応用例
1.第1の実施形態
1.1 電子機器の構成例
1.2 イメージセンサの構成例
1.3 画素アレイ部の構成例
1.4 単位画素の回路構成例
1.5 回路構成の変形例
1.5.1 第1の変形例
1.5.2 第2の変形例
1.5.3 第3の変形例
1.6 単位画素の断面構造例
1.7 有機材料
1.8 平面構造例
1.9 画素駆動線の配線例
1.10 イメージセンサの積層構造例
1.11 画素駆動及び読出し方式
1.11.1 第1例
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1.11.5 第5例
1.11.6 第6例
1.11.7 第7例
1.11.8 第8例
1.11.9 第9例
1.11.10 第10例
1.11.11 第11例
1.12 作用・効果
2.第2の実施形態
2.1 画素アレイ部の構成例
2.2 単位画素の回路構成例
2.3 単位画素の断面構造例
2.4 平面構造例
2.5 オンチップレンズの変形例
2.6 カラーフィルタ配列の変形例
2.7 作用・効果
3.移動体への応用例
1.第1の実施形態
まず、第1の実施形態に係る固体撮像装置(以下、イメージセンサという)及び電子機器について、図面を参照して詳細に説明する。なお、本実施形態では、CMOS(Complementary Metal-Oxide Semiconductor)型のイメージセンサに本実施形態に係る技術を適用した場合を例示するが、これに限定されず、例えば、CCD(Charge-Coupled Device)型のイメージセンサやToF(Time-of-Flight)センサやEVS(Event Vision Sensor)など、光電変換素子を備える種々のセンサに本実施形態に係る技術を適用することが可能である。
まず、第1の実施形態に係る固体撮像装置(以下、イメージセンサという)及び電子機器について、図面を参照して詳細に説明する。なお、本実施形態では、CMOS(Complementary Metal-Oxide Semiconductor)型のイメージセンサに本実施形態に係る技術を適用した場合を例示するが、これに限定されず、例えば、CCD(Charge-Coupled Device)型のイメージセンサやToF(Time-of-Flight)センサやEVS(Event Vision Sensor)など、光電変換素子を備える種々のセンサに本実施形態に係る技術を適用することが可能である。
1.1 電子機器の構成例
図1は、第1の実施形態に係るイメージセンサを搭載した電子機器の概略構成例を示すブロック図である。図1に示すように、電子機器1は、例えば、撮像レンズ2と、イメージセンサ100と、記憶部3と、プロセッサ4とを備える。
図1は、第1の実施形態に係るイメージセンサを搭載した電子機器の概略構成例を示すブロック図である。図1に示すように、電子機器1は、例えば、撮像レンズ2と、イメージセンサ100と、記憶部3と、プロセッサ4とを備える。
撮像レンズ2は、入射光を集光してその像をイメージセンサ100の受光面に結像する光学系の一例である。受光面とは、イメージセンサ100における光電変換素子が配列する面であってよい。イメージセンサ100は、入射光を光電変換して画像データを生成する。また、イメージセンサ100は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
記憶部3は、例えば、フラッシュメモリやDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)等で構成され、イメージセンサ100から入力された画像データ等を記録する。
プロセッサ4は、例えば、CPU(Central Processing Unit)等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、GPU(Graphics Processing Unit)やベースバンドプロセッサなどが含まれ得る。プロセッサ4は、イメージセンサ100から入力された画像データや記憶部3から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
また、プロセッサ4は、後述するRGB画素10から読み出されたカラー画像と、IR画素20から読み出されたモノクロ画像(IR画像)とを統合的に処理することで、測距処理や認識処理などの種々の処理を実行し得る。
1.2 イメージセンサの構成例
図2は、第1の実施形態に係るCMOS型のイメージセンサの概略構成例を示すブロック図である。
図2は、第1の実施形態に係るCMOS型のイメージセンサの概略構成例を示すブロック図である。
本実施形態に係るイメージセンサ100は、例えば、画素アレイ部101が形成された半導体チップと、周辺回路が形成された半導体チップとが積層されたスタック構造を有する。周辺回路には、例えば、画素駆動回路102、信号処理回路103、カラム駆動回路104及びシステム制御部105が含まれ得る。
イメージセンサ100は更に、データ処理部108及びデータ格納部109を備えている。データ処理部108及びデータ格納部109は、周辺回路と同じ半導体チップに設けられてもよいし、別の半導体チップに設けられてもよい。
画素アレイ部101は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する単位画素(以下、単に「画素」と記述する場合もある)110が行方向及び列方向に、すなわち、行列状に2次元格子状に配置された構成を有する。ここで、行方向とは画素行の画素の配列方向(図面中、横方向)をいい、列方向とは画素列の画素の配列方向(図面中、縦方向)をいう。単位画素の具体的な回路構成や画素構造の詳細については後述する。
画素アレイ部101では、行列状の画素配列に対し、画素行ごとに画素駆動線LDが行方向に沿って配線され、画素列ごとに垂直信号線VSLが列方向に沿って配線されている。画素駆動線LDは、画素から信号を読み出す際の駆動を行うための制御信号を伝送する。図2では、画素駆動線LDが1本ずつの配線として示されているが、1本ずつに限られるものではない。画素駆動線LDの一端は、画素駆動回路102の各行に対応した出力端に接続されている。
画素駆動回路102は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部101の各画素を全画素同時あるいは行単位等で駆動する。すなわち、画素駆動回路102は、当該画素駆動回路102を制御するシステム制御部105と共に、画素アレイ部101の各画素の動作を制御する駆動部を構成している。この画素駆動回路102はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系との2つの走査系を備えている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部101の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系で不要電荷を掃き出す(リセットする)ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する(電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応している。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の蓄積期間(露光期間ともいう)となる。
画素駆動回路102によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線VSLの各々を通して信号処理回路103に入力される。信号処理回路103は、画素アレイ部101の画素列ごとに、選択行の各画素から垂直信号線VSLを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、信号処理回路103は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling:相関二重サンプリング)処理や、DDS(Double Data Sampling)処理を行う。例えば、CDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。信号処理回路103は、その他にも、例えば、AD(アナログ-デジタル)変換機能を備え、光電変換素子から読み出され得たアナログの画素信号をデジタル信号に変換して出力する。
カラム駆動回路104は、シフトレジスタやアドレスデコーダなどによって構成され、信号処理回路103の画素列に対応する読出し回路(以下、画素回路という)を順番に選択する。このカラム駆動回路104による選択走査により、信号処理回路103において画素回路ごとに信号処理された画素信号が順番に出力される。
システム制御部105は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、画素駆動回路102、信号処理回路103、及び、カラム駆動回路104などの駆動制御を行う。
データ処理部108は、少なくとも演算処理機能を有し、信号処理回路103から出力される画像信号に対して演算処理等の種々の信号処理を行う。データ格納部109は、データ処理部108での信号処理にあたって、その処理に必要なデータを一時的に格納する。
なお、データ処理部108から出力された画像データは、例えば、イメージセンサ100を搭載する電子機器1におけるプロセッサ4等において所定の処理が実行されたり、所定のネットワークを介して外部へ送信されたりしてもよい。
1.3 画素アレイ部の構成例
次に、画素アレイ部101の構成例について説明する。なお、ここでは、単位画素110が、RGB三原色のカラー画像を取得するためのRGB画素と、赤外(IR)光のモノクロ画像を取得するためのIR画素とを含む場合を例示に挙げる。例えば、RGB画素は、特許請求の範囲における第1画素の一例に相当し得、IR画素は、特許請求の範囲における第2画素の一例に相当し得、RGB画素を含むセンサは、特許請求の範囲における第1センサの一例に相当し得、IR画素を含むセンサは、特許請求の範囲における第2センサの一例に相当し得る。また、RGB三原色を含む可視光は、例えば、特許請求の範囲における第1波長帯の光の一例に相当し得、IR光は、例えば、特許請求の範囲における第2波長帯の光の一例に相当し得る。
次に、画素アレイ部101の構成例について説明する。なお、ここでは、単位画素110が、RGB三原色のカラー画像を取得するためのRGB画素と、赤外(IR)光のモノクロ画像を取得するためのIR画素とを含む場合を例示に挙げる。例えば、RGB画素は、特許請求の範囲における第1画素の一例に相当し得、IR画素は、特許請求の範囲における第2画素の一例に相当し得、RGB画素を含むセンサは、特許請求の範囲における第1センサの一例に相当し得、IR画素を含むセンサは、特許請求の範囲における第2センサの一例に相当し得る。また、RGB三原色を含む可視光は、例えば、特許請求の範囲における第1波長帯の光の一例に相当し得、IR光は、例えば、特許請求の範囲における第2波長帯の光の一例に相当し得る。
また、図3及び以下では、RGB三原色を構成する各色成分の光を透過させるカラーフィルタ31r、31g又は31bを区別しない場合、その符号が31とされている。
図3は、本実施形態に係る画素アレイ部の概略構成例を示す模式図である。図3に示すように、画素アレイ部101は、RGB画素10とIR画素20とからなる単位画素110が光の入射方向に沿って配列した構造を備える単位画素110が2次元格子状に配列した構成を備える。すなわち、本実施形態では、RGB画素10とIR画素20とが単位画素110の配列方向(平面方向)に対して垂直方向に位置されており、入射光の光路における上流側に位置するRGB画素10を透過した光が、このRGB画素10の下流側に位置するIR画素20に入射するように構成されている。このような構成によれば、RGB画素10の光電変換部PD1における入射光の入射面と反対側の面側にIR画素20の光電変換部PD2が配置される。それにより、本実施形態では、光の入射方向に沿って配列するRGB画素10とIR画素20との入射光の光軸が一致又は略一致している。
なお、本実施形態では、RGB画素10を構成する光電変換部PD1を有機材料で構成し、IR画素20を構成する光電変換部PD2をシリコンなどの半導体材料で構成する場合を例示するが、これに限定されるものではない。例えば、光電変換部PD1と光電変換部PD2との両方が半導体材料で構成されてもよいし、光電変換部PD1と光電変換部PD2との両方が有機材料で構成されてもよいし、光電変換部PD1が半導体材料で構成され、光電変換部PD2が有機材料で構成されてもよい。若しくは、光電変換部PD1と光電変換部PD2との少なくとも一方が有機材料及び半導体材料とは異なる光電変換材料で構成されてもよい。
1.4 単位画素の回路構成例
次に、単位画素110の回路構成例について説明する。図4は、本実施形態に係る単位画素の概略構成例を示す回路図である。図4に示すように、単位画素110は、RGB画素10と、IR画素20とを1つずつ備える。
次に、単位画素110の回路構成例について説明する。図4は、本実施形態に係る単位画素の概略構成例を示す回路図である。図4に示すように、単位画素110は、RGB画素10と、IR画素20とを1つずつ備える。
(RGB画素10)
RGB画素10は、例えば、光電変換部PD1と、転送ゲート11と、浮遊拡散領域FD1と、リセットトランジスタ12と、増幅トランジスタ13と、選択トランジスタ14とを備える。
RGB画素10は、例えば、光電変換部PD1と、転送ゲート11と、浮遊拡散領域FD1と、リセットトランジスタ12と、増幅トランジスタ13と、選択トランジスタ14とを備える。
選択トランジスタ14のゲートには、画素駆動線LDに含まれる選択制御線が接続され、リセットトランジスタ12のゲートには、画素駆動線LDに含まれるリセット制御線が接続され、転送ゲート11の後述する蓄積電極(図8の蓄積電極37参照)には、画素駆動線LDに含まれる転送制御線が接続される。また、増幅トランジスタ13のドレインには、信号処理回路103に一端が接続される垂直信号線VSL1が選択トランジスタ14を介して接続される。
以下の説明において、リセットトランジスタ12、増幅トランジスタ13及び選択トランジスタ14は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域FD1及び/又は転送ゲート11が含まれてもよい。
光電変換部PD1は、例えば有機材料で構成され、入射した光を光電変換する。転送ゲート11は、光電変換部PD1に発生した電荷を転送する。浮遊拡散領域FD1は、転送ゲート11が転送した電荷を蓄積する。増幅トランジスタ13は、浮遊拡散領域FD1に蓄積された電荷に応じた電圧値の画素信号を垂直信号線VSL1に出現させる。リセットトランジスタ12は、浮遊拡散領域FD1に蓄積された電荷を放出する。選択トランジスタ14は、読出し対象のRGB画素10を選択する。
光電変換部PD1のアノードは、接地されており、カソ-ドは、転送ゲート11に接続される。転送ゲート11は、その詳細については後述において図8を用いて説明するが、例えば、蓄積電極37と読出し電極36とを備える。露光時には、光電変換部PD1に発生した電荷を蓄積電極37の近傍の半導体層35に集めるための電圧が、転送制御線を介して蓄積電極37に印加される。読出し時には、蓄積電極37の近傍の半導体層35に集められた電荷を読出し電極36を介して流出させるための電圧が、転送制御線を介して蓄積電極37に印加される。
読出し電極36を介して流出した電荷は、読出し電極36と、リセットトランジスタ12のソースと、増幅トランジスタ13のゲートとを接続する配線構造によって構成される浮遊拡散領域FD1に蓄積される。なお、リセットトランジスタ12のドレインは、例えば、電源電圧VDDや電源電圧VDDよりも低いリセット電圧が供給される電源線に接続されてもよい。
増幅トランジスタ13のソースは、例えば、不図示の定電流回路等を介して電源線に接続されてよい。増幅トランジスタ13のドレインは、選択トランジスタ14のソースに接続され、選択トランジスタ14のドレインは、垂直信号線VSL1に接続される。
浮遊拡散領域FD1は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域FD1は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域FD1は、転送ゲート11のドレインとリセットトランジスタ12のソースと増幅トランジスタ13のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。
垂直信号線VSL1は、信号処理回路103においてカラム毎(すなわち、垂直信号線VSL1毎)に設けられたAD(Analog-to-Digital)変換回路103Aに接続される。AD変換回路103Aは、例えば、比較器とカウンタとを備え、外部の基準電圧生成回路(DAC(Digital-to-Analog Converter))から入力されたシングルスロープやランプ形状等の基準電圧と、垂直信号線VSL1に出現した画素信号とを比較することで、アナログの画素信号をデジタルの画素信号に変換する。なお、AD変換回路103Aは、例えば、CDS(Correlated Double Sampling)回路などを備え、kTCノイズ等を低減可能に構成されていてもよい。
(IR画素20)
IR画素20は、例えば、光電変換部PD2と、転送トランジスタ21と、浮遊拡散領域FD2と、リセットトランジスタ22と、増幅トランジスタ23と、選択トランジスタ24と、排出トランジスタ25とを備える。すなわち、IR画素20では、RGB画素10における転送ゲート11が転送トランジスタ21に置き換えられるとともに、排出トランジスタ25が追加されている。
IR画素20は、例えば、光電変換部PD2と、転送トランジスタ21と、浮遊拡散領域FD2と、リセットトランジスタ22と、増幅トランジスタ23と、選択トランジスタ24と、排出トランジスタ25とを備える。すなわち、IR画素20では、RGB画素10における転送ゲート11が転送トランジスタ21に置き換えられるとともに、排出トランジスタ25が追加されている。
転送トランジスタ21に対する浮遊拡散領域FD2、リセットトランジスタ22及び増幅トランジスタ23の接続関係は、RGB画素10における転送ゲート11に対する浮遊拡散領域FD1、リセットトランジスタ12及び増幅トランジスタ13の接続関係と同様であってよい。また、増幅トランジスタ23と選択トランジスタ24と垂直信号線VSL2との接続関係も、RGB画素10における増幅トランジスタ13と選択トランジスタ14と垂直信号線VSL1との接続関係と同様であってよい。
転送トランジスタ21のソースは、例えば、光電変換部PD2のカソードに接続され、ドレインは浮遊拡散領域FD2に接続される。また、転送トランジスタ21のゲートには、画素駆動線LDに含まれる転送制御線が接続される。
排出トランジスタ25のソースは、例えば、光電変換部PD2のカソードに接続され、ドレインは、電源電圧VDDや電源電圧VDDよりも低いリセット電圧が供給される電源線に接続されてよい。また、排出トランジスタ25のゲートには、画素駆動線LDに含まれる排出制御線が接続される。
以下の説明において、リセットトランジスタ22、増幅トランジスタ23及び選択トランジスタ24は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域FD2、転送トランジスタ21及び排出トランジスタ25のうちの1つ以上が含まれてもよい。
光電変換部PD2は、例えば半導体材料で構成され、入射した光を光電変換する。転送トランジスタ21は、光電変換部PD2に発生した電荷を転送する。浮遊拡散領域FD2は、転送トランジスタ21が転送した電荷を蓄積する。増幅トランジスタ23は、浮遊拡散領域FD2に蓄積された電荷に応じた電圧値の画素信号を垂直信号線VSL2に出現させる。リセットトランジスタ22は、浮遊拡散領域FD2に蓄積された電荷を放出する。選択トランジスタ24は、読出し対象のIR画素20を選択する。
光電変換部PD2のアノードは、接地されており、カソ-ドは、転送トランジスタ21に接続される。転送トランジスタ21のドレインは、リセットトランジスタ22のソースおよび増幅トランジスタ23のゲートに接続されており、これらを接続する配線構造が、浮遊拡散層FD2を構成する。光電変換部PD2から転送トランジスタ21を介して流出した電荷は、浮遊拡散領域FD2に蓄積される。
浮遊拡散領域FD2は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域FD2は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域FD2は、転送トランジスタ21のドレインとリセットトランジスタ22のソースと増幅トランジスタ23のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。
排出トランジスタ25は、光電変換部PD2に蓄積された電荷を排出して、光電変換部PD2をリセットする際にオン状態とされる。それにより、光電変換部PD2に蓄積された電荷が排出トランジスタ25を介して電源線へ流出し、光電変換部PD2が露光されていない状態にリセットされる。
垂直信号線VSL2は、垂直信号線VSL1と同様、信号処理回路103においてカラム毎(すなわち、垂直信号線VSL2毎)に設けられたAD変換回路103Bに接続される。AD変換回路103Bは、AD変換回路103Aと同様の構成であってよい。
1.5 回路構成の変形例
続いて、図4に示す単位画素110の回路構成の変形例について、いくつか例を挙げて説明する。
続いて、図4に示す単位画素110の回路構成の変形例について、いくつか例を挙げて説明する。
1.5.1 第1の変形例
図5は、本実施形態の第1の変形例に係る単位画素の概略構成例を示す回路図である。図5に示すように、単位画素110-1は、図4に示す単位画素110と同様の構成において、垂直信号線VSL1及びVSL2が共通のAD変換回路103Aに接続されるように構成されている。そこで、第1の変形例では、AD変換回路103Aに接続される垂直信号線を、垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路131が設けられる。スイッチ回路131は、例えば、RGB画素10及び/又はIR画素20の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路103が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路131を制御する制御信号は、画素駆動回路102から供給されてもよいし、カラム駆動回路104から供給されてもよいし、他の構成(例えば図1におけるプロセッサ4等)から供給されてもよい。
図5は、本実施形態の第1の変形例に係る単位画素の概略構成例を示す回路図である。図5に示すように、単位画素110-1は、図4に示す単位画素110と同様の構成において、垂直信号線VSL1及びVSL2が共通のAD変換回路103Aに接続されるように構成されている。そこで、第1の変形例では、AD変換回路103Aに接続される垂直信号線を、垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路131が設けられる。スイッチ回路131は、例えば、RGB画素10及び/又はIR画素20の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路103が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路131を制御する制御信号は、画素駆動回路102から供給されてもよいし、カラム駆動回路104から供給されてもよいし、他の構成(例えば図1におけるプロセッサ4等)から供給されてもよい。
このような構成によれば、信号処理回路103の回路規模を縮小することが可能となるため、面積効率の向上によるイメージセンサ100の小型化や高解像度化等が可能となる。
1.5.2 第2の変形例
図6は、本実施形態の第2の変形例に係る単位画素の概略構成例を示す回路図である。図6に示すように、単位画素110-2は、図4に示す単位画素110と同様の構成において、垂直信号線VSL1及びVSL2それぞれを2つのAD変換回路103A及び103Bのうちのいずれかに接続できるように構成されている。そこで、第2の変形例では、AD変換回路103Aに接続される垂直信号線を垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路132と、AD変換回路103Bに接続される垂直信号線を垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路133とが設けられる。スイッチ回路132及び133は、例えば、RGB画素10及び/又はIR画素20の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路103が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路132及び133を制御する制御信号は、画素駆動回路102から供給されてもよいし、カラム駆動回路104から供給されてもよいし、他の構成(例えば図1におけるプロセッサ4等)から供給されてもよい。
図6は、本実施形態の第2の変形例に係る単位画素の概略構成例を示す回路図である。図6に示すように、単位画素110-2は、図4に示す単位画素110と同様の構成において、垂直信号線VSL1及びVSL2それぞれを2つのAD変換回路103A及び103Bのうちのいずれかに接続できるように構成されている。そこで、第2の変形例では、AD変換回路103Aに接続される垂直信号線を垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路132と、AD変換回路103Bに接続される垂直信号線を垂直信号線VSL1及びVSL2のいずれかに切り替えるスイッチ回路133とが設けられる。スイッチ回路132及び133は、例えば、RGB画素10及び/又はIR画素20の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路103が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路132及び133を制御する制御信号は、画素駆動回路102から供給されてもよいし、カラム駆動回路104から供給されてもよいし、他の構成(例えば図1におけるプロセッサ4等)から供給されてもよい。
このような構成によれば、カラム毎に使用するAD変換回路103A及び103Bを選択することが可能となるため、例えばストリーキングなどのノイズ発生による画質低下を抑制することが可能となる。
1.5.3 第3の変形例
図7は、本実施形態の第3の変形例に係る単位画素の概略構成例を示す回路図である。図7に示すように、単位画素110-3は、RGB画素10に関し、図6に示す単位画素110-2と同様の構成において、複数のRGB画素10-1~10-N(Nは2以上の整数)で、浮遊拡散領域FD1、リセットトランジスタ12、増幅トランジスタ13及び選択トランジスタ14を共有する、いわゆる画素共有の回路構造を備える。また、単位画素110-3は、IR画素20に関しても同様に、図6に示す単位画素110-2と同様の構成において、複数のIR画素20-1~20-Nで、浮遊拡散領域FD2、リセットトランジスタ22、増幅トランジスタ23及び選択トランジスタ24を共有する、いわゆる画素共有の回路構造を備える。なお、RGB画素10-1~10-Nの数と、IR画素20-1~20-Nの数とは、必ずしも一致していなくてもよい。
図7は、本実施形態の第3の変形例に係る単位画素の概略構成例を示す回路図である。図7に示すように、単位画素110-3は、RGB画素10に関し、図6に示す単位画素110-2と同様の構成において、複数のRGB画素10-1~10-N(Nは2以上の整数)で、浮遊拡散領域FD1、リセットトランジスタ12、増幅トランジスタ13及び選択トランジスタ14を共有する、いわゆる画素共有の回路構造を備える。また、単位画素110-3は、IR画素20に関しても同様に、図6に示す単位画素110-2と同様の構成において、複数のIR画素20-1~20-Nで、浮遊拡散領域FD2、リセットトランジスタ22、増幅トランジスタ23及び選択トランジスタ24を共有する、いわゆる画素共有の回路構造を備える。なお、RGB画素10-1~10-Nの数と、IR画素20-1~20-Nの数とは、必ずしも一致していなくてもよい。
このような構成とすることで、HDR(High Dynamic Range)での読出しとLDR(Low Dynamic Range)での読出しとを状況に応じて切り替えることが可能となるため、低照度時や高照度時における画質の劣化を抑制することが可能となる。なお、本説明では、図6を用いて説明した第2の変形例をベースとした場合を例示したが、これに限定されず、図4や図5に示された単位画素110及び単位画素110-1をベースとすることも可能である。
1.6 単位画素の断面構造例
次に、図8を参照して、第1の実施形態に係るイメージセンサ100の断面構造例を説明する。図8は、第1の実施形態に係るイメージセンサの断面構造例を示す断面図である。ここでは、単位画素110における光電変換部PD1及びPD2が形成された半導体チップに着目してその断面構造例を説明する。
次に、図8を参照して、第1の実施形態に係るイメージセンサ100の断面構造例を説明する。図8は、第1の実施形態に係るイメージセンサの断面構造例を示す断面図である。ここでは、単位画素110における光電変換部PD1及びPD2が形成された半導体チップに着目してその断面構造例を説明する。
また、以下の説明では、光の入射面が半導体基板50の裏面側(素子形成面と反対側)である、いわゆる裏面照射型の断面構造を例示するが、これに限定されず、光の入射面が半導体基板50の表面側(素子形成面側)である、いわゆる表面照射型の断面構造であってもよい。さらに、本説明では、RGB画素10の光電変換部PD1に有機材料が用いられた場合を例示するが、上述したように、光電変換部PD1及びPD2それぞれの光電変換材料には、有機材料及び半導体材料(無機材料ともいう)のうちの一方若しくは両方が用いられてよい。
なお、光電変換部PD1の光電変換材料及び光電変換部PD2の光電変換材料の両方に半導体材料を用いる場合、イメージセンサ100は、光電変換部PD1と光電変換部PD2とが同一の半導体基板50に作り込まれた断面構造を有してもよいし、光電変換部PD1が作り込まれた半導体基板と光電変換部PD2が作り込まれた半導体基板とが貼り合わされた断面構造を有してもよいし、光電変換部PD1及びPD2のうちの一方が半導体基板50に作り込まれ、他方が半導体基板50の裏面又は表面上に形成された半導体層に作り込まれた断面構造を有してもよい。
図8に示すように、本実施形態では、半導体基板50にIR画素20の光電変換部PD2が形成され、半導体基板50の裏面側(素子形成面と反対側)の面上に、RGB画素の光電変換部PD1が設けられた構造を備える。なお、図8では、説明の都合上、半導体基板50の裏面が紙面中上側に位置し、表面が下側に位置している。
半導体基板50には、例えば、シリコン(Si)などの半導体材料が用いられてよい。ただし、これに限定されず、GaAs、InGaAs、InP、AlGaAs、InGaP、AlGaInP、InGaAsP等の化合物半導体を含む種々の半導体材料が用いられてよい。
(RGB画素10)
RGB画素10の光電変換部PD1は、絶縁層53を挟んで、半導体基板50の裏面側に設けられている。光電変換部PD1は、例えば、有機材料により構成された光電変換膜34と、光電変換膜34を挟むように配置された透明電極33及び半導体層35とを備える。光電変換膜34に対して紙面中上側(以降、紙面中上側を上面側とし、下側を下面側とする)に設けられた透明電極33は、例えば、光電変換部PD1のアノードとして機能し、下面側に設けられた半導体層35は、光電変換部PD1のカソードとして機能する。
RGB画素10の光電変換部PD1は、絶縁層53を挟んで、半導体基板50の裏面側に設けられている。光電変換部PD1は、例えば、有機材料により構成された光電変換膜34と、光電変換膜34を挟むように配置された透明電極33及び半導体層35とを備える。光電変換膜34に対して紙面中上側(以降、紙面中上側を上面側とし、下側を下面側とする)に設けられた透明電極33は、例えば、光電変換部PD1のアノードとして機能し、下面側に設けられた半導体層35は、光電変換部PD1のカソードとして機能する。
カソードとして機能する半導体層35は、絶縁層53中に形成された読出し電極36に電気的に接続される。読出し電極36は、絶縁層53及び半導体基板50を貫通する配線61、62、63及び64に接続することで、半導体基板50の表面(下面)側にまで電気的に引き出されている。なお、図8には示されていないが、配線64は、図4に示す浮遊拡散領域FD1に電気的に接続されている。
カソードとして機能する半導体層35の下面側には、絶縁層53を挟んで蓄積電極37が併設される。図8には示されていないが、蓄積電極37は、画素駆動線LDにおける転送制御線に接続されており、上述したように、露光時には、光電変換部PD1に発生した電荷を蓄積電極37の近傍の半導体層35に集めるための電圧が印加され、読出し時には、蓄積電極37の近傍の半導体層35に集められた電荷を読出し電極36を介して流出させるための電圧が印加される。
読出し電極36及び蓄積電極37は、透明電極33と同様に、透明な導電膜であってよい。透明電極33並びに読出し電極36及び蓄積電極37には、例えば、酸化インジウムスズ(ITO)や酸化亜鉛(IZO)などの透明導電膜が用いられてよい。ただし、これらに限定されず、光電変換部PD2が検出対象とする波長帯の光を透過させ得る導電膜であれば、種々の導電膜が使用されてよい。
また、半導体層35には、例えば、IGZOなどの透明な半導体層が用いられてよい。ただし、これらに限定されず、光電変換部PD2が検出対象とする波長帯の光を透過させ得る半導体層であれば、種々の半導体層が使用されてよい。
さらに、絶縁層53は、例えば、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)などの絶縁膜が使用されてよい。ただし、これらに限定されず、光電変換部PD2が検出対象とする波長帯の光を透過させ得る絶縁膜であれば、種々の絶縁膜が使用されてよい。
アノードとして機能する透明電極33の上面側には、封止膜32を挟んでカラーフィルタ31が設けられる。封止膜32は、例えば、窒化シリコン(SiN)などの絶縁材料で構成され、透明電極33からアルミニウム(Al)やチタニウム(Ti)などの原子が拡散することを防止するために、これらの原子を含み得る。
カラーフィルタ31の配列については後述において説明するが、例えば、1つのRGB画素10に対しては、特定の波長成分の光を選択的に透過させるカラーフィルタ31が設けられる。ただし、色情報を取得するRGB画素10の代わりに輝度情報を取得するモノクロ画素を設ける場合には、カラーフィルタ31が省略されてもよい。
(IR画素20)
IR画素20の光電変換部PD2は、例えば、半導体基板50におけるpウェル領域42に形成されたp型半導体領域43と、p型半導体領域43の中央付近に形成されたn型半導体領域44とを備える。n型半導体領域44は、例えば、光電変換により発生した電荷(電子)を蓄積する電荷蓄積領域として機能し、p型半導体領域43は、光電変換により発生した電荷をn型半導体領域44内に集めるための電位勾配を形成する領域として機能する。
IR画素20の光電変換部PD2は、例えば、半導体基板50におけるpウェル領域42に形成されたp型半導体領域43と、p型半導体領域43の中央付近に形成されたn型半導体領域44とを備える。n型半導体領域44は、例えば、光電変換により発生した電荷(電子)を蓄積する電荷蓄積領域として機能し、p型半導体領域43は、光電変換により発生した電荷をn型半導体領域44内に集めるための電位勾配を形成する領域として機能する。
光電変換部PD2の光入射面側には、例えば、IR光を選択的に透過させるIRフィルタ41が配置される。IRフィルタ41は、例えば、半導体基板50の裏面側に設けられた絶縁層53内に配置されてよい。IRフィルタ41を光電変換部PD2の光入射面に配置することで、光電変換部PD2への可視光の入射を抑制することが可能となるため、可視光に対するIR光のS/N比を改善することができる。それにより、IR光のより正確な検出結果を得ることが可能となる。
半導体基板50の光入射面には、入射光(本例ではIR光)の反射を抑制するために、例えば、微細な凹凸構造が設けられている。この凹凸構造は、いわゆるモスアイ構造と称される構造であってもよいし、モスアイ構造とはサイズやピッチが異なる凹凸構造であってもよい。
半導体基板50の表面(紙面中下面)側、すなわち、素子形成面側には、転送トランジスタ21として機能する縦型トランジスタ45と、電荷蓄積部として機能する浮遊拡散領域FD2とが設けられる。縦型トランジスタ45のゲート電極は、半導体基板50の表面からn型半導体領域44にまで達しており、層間絶縁膜56に形成された配線65及び66(画素駆動線LDの転送制御線の一部)を介して画素駆動回路102に接続されている。
縦型トランジスタ45を介して流出した電荷は、浮遊拡散領域FD2に蓄積される。浮遊拡散領域FD2は、層間絶縁膜56に形成された配線67及び68を介して、リセットトランジスタ22のソース及び増幅トランジスタ23のゲートに接続される。なお、リセットトランジスタ22、増幅トランジスタ23及び選択トランジスタ24は、半導体基板50の素子形成面に設けられてもよいし、半導体基板50とは異なる半導体基板に設けられてもよい。
なお、図8には、1つの光電変換部PD2に対して2つの縦型トランジスタ45(転送トランジスタ21)が設けられた場合が例示されているが、これに限定されず、1つの縦型トランジスタ45が設けられてもよいし、3以上の縦型トランジスタ45が設けられてもよい。同様に、1つの光電変換部PD2に対して2つの浮遊拡散領域FD2が設けられた場合が例示されているが、これに限定されず、1つの浮遊拡散領域FD2が設けられてもよいし、3以上の浮遊拡散領域FD2が設けられてもよい。
(画素分離構造)
半導体基板50には、複数の単位画素110の間を電気的に分離する画素分離部54が設けられており、この画素分離部54で区画された各領域内に、光電変換部PD2が設けられる。例えば、半導体基板50の裏面(図中上面)側からイメージセンサ100を見た場合、画素分離部54は、例えば、複数の単位画素110の間に介在する格子形状を有しており、各光電変換部PD2は、この画素分離部54で区画された各領域内に形成されている。
半導体基板50には、複数の単位画素110の間を電気的に分離する画素分離部54が設けられており、この画素分離部54で区画された各領域内に、光電変換部PD2が設けられる。例えば、半導体基板50の裏面(図中上面)側からイメージセンサ100を見た場合、画素分離部54は、例えば、複数の単位画素110の間に介在する格子形状を有しており、各光電変換部PD2は、この画素分離部54で区画された各領域内に形成されている。
画素分離部54には、例えば、タングステン(W)やアルミニウム(Al)などの光を反射する反射膜が用いられてもよい。それにより、光電変換部PD2内に進入した入射光を画素分離部54で反射させることが可能となるため、光電変換部PD2内での入射光の光路長を長くすることが可能となる。加えて、画素分離部54を光反射構造とすることで、隣接画素への光の漏れ込みを低減することが可能となるため、画質や測距精度等をより向上させることも可能となる。なお、画素分離部54を光反射構造とする構成は、反射膜を用いる構成に限定されず、例えば、画素分離部54に半導体基板50とは異なる屈折率の材料を用いることでも実現することができる。
半導体基板50と画素分離部54との間には、例えば、固定電荷膜55が設けられる。固定電荷膜55は、例えば、半導体基板50との界面部分において正電荷(ホール)蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜55が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板138との界面に電界が加わり、正電荷(ホール)蓄積領域が形成される。
固定電荷膜55は、例えば、ハフニウム酸化膜(HfO2膜)で形成することができる。また、固定電荷膜55は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも1つを含むように形成することができる。
なお、図8には、画素分離部54が半導体基板50の表面から裏面にまで達する、いわゆるFTI(Full Trench Isolation)構造を有する場合が例示されているが、これに限定されず、例えば、画素分離部54が半導体基板50の裏面又は表面から半導体基板50の中腹付近まで形成された、いわゆるDTI(Deep Trench Isolation)構造など、種々の素子分離構造を採用することが可能である。
(瞳補正)
カラーフィルタ31の上面上には、シリコン酸化膜やシリコン窒化膜などによる平坦化膜52が設けられる。平坦化膜52の上面上は、例えば、CMP(Chemical Mechanical Polishing)により平坦化され、この平坦化された上面上には、単位画素110ごとのオンチップレンズ51が設けられる。各単位画素110のオンチップレンズ51は、入射光を光電変換部PD1及びPD2に集めるような曲率を備えている。なお、各単位画素110におけるオンチップレンズ51、カラーフィルタ31、IRフィルタ41、光電変換部PD2の位置関係は、例えば、画素アレイ部101の中心からの距離(像高)に応じて調節されていてもよい(瞳補正)。
カラーフィルタ31の上面上には、シリコン酸化膜やシリコン窒化膜などによる平坦化膜52が設けられる。平坦化膜52の上面上は、例えば、CMP(Chemical Mechanical Polishing)により平坦化され、この平坦化された上面上には、単位画素110ごとのオンチップレンズ51が設けられる。各単位画素110のオンチップレンズ51は、入射光を光電変換部PD1及びPD2に集めるような曲率を備えている。なお、各単位画素110におけるオンチップレンズ51、カラーフィルタ31、IRフィルタ41、光電変換部PD2の位置関係は、例えば、画素アレイ部101の中心からの距離(像高)に応じて調節されていてもよい(瞳補正)。
また、図8に示す構造において、斜めに入射した光が隣接画素へ漏れ込むことを防止するための遮光膜が設けられてもよい。遮光膜は、半導体基板50の内部に設けられた画素分離部54の上方(入射光の光路における上流側)に位置し得る。ただし、瞳補正をする場合、遮光膜の位置は、例えば、画素アレイ部101の中心からの距離(像高)に応じて調節されていてもよい。このような遮光膜は、例えば、封止膜32内や平坦化膜52内に設けられてよい。また、遮光膜の材料には、例えば、アルミニウム(Al)やタングステン(W)などの遮光材料が用いられてよい。
1.7 有機材料
第1の実施形態において、光電変換膜34の材料に有機系半導体を用いる場合、光電変換膜34の層構造は、以下のような構造とすることが可能である。ただし、積層構造の場合、その積層順は適宜入れ替えることが可能である。
(1)p型有機半導体の単層構造
(2)n型有機半導体の単層構造
(3-1)p型有機半導体層/n型有機半導体層の積層構造
(3-2)p型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)/n型有機半導体層の積層構造
(3-3)p型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)の積層構造
(3-4)n型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)の積層構造
(4)p型有機半導体とp型有機半導体との混合層(バルクヘテロ構造)
第1の実施形態において、光電変換膜34の材料に有機系半導体を用いる場合、光電変換膜34の層構造は、以下のような構造とすることが可能である。ただし、積層構造の場合、その積層順は適宜入れ替えることが可能である。
(1)p型有機半導体の単層構造
(2)n型有機半導体の単層構造
(3-1)p型有機半導体層/n型有機半導体層の積層構造
(3-2)p型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)/n型有機半導体層の積層構造
(3-3)p型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)の積層構造
(3-4)n型有機半導体層/p型有機半導体とn型有機半導体との混合層(バルクヘテロ構造)の積層構造
(4)p型有機半導体とp型有機半導体との混合層(バルクヘテロ構造)
ここで、p型有機半導体としては、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、ピレン誘導体、ペリレン誘導体、テトラセン誘導体、ペンタセン誘導体、キナクリドン誘導体、チオフェン誘導体、チエノチオフェン誘導体、ベンゾチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体、トリアリルアミン誘導体、カルバゾール誘導体、ペリレン誘導体、ピセン誘導体、クリセン誘導体、フルオランテン誘導体、フタロシアニン誘導体、サブフタロシアニン誘導体、サブポルフィラジン誘導体、複素環化合物を配位子とする金属錯体、ポリチオフェン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を挙げることができる。
n型有機半導体としては、フラーレン及びフラーレン誘導体〈例えば、C60や、C70,C74等のフラーレン(高次フラーレン、内包フラーレン等)又はフラーレン誘導体(例えば、フラーレンフッ化物やPCBMフラーレン化合物、フラーレン多量体等)〉、p型有機半導体よりもHOMO及びLUMOが大きい(深い)有機半導体、透明な無機金属酸化物を挙げることができる。
n型有機半導体として、具体的には、窒素原子、酸素原子、硫黄原子を含有する複素環化合物、例えば、ピリジン誘導体、ピラジン誘導体、ピリミジン誘導体、トリアジン誘導体、キノリン誘導体、キノキサリン誘導体、イソキノリン誘導体、アクリジン誘導体、フェナジン誘導体、フェナントロリン誘導体、テトラゾール誘導体、ピラゾール誘導体、イミダゾール誘導体、チアゾール誘導体、オキサゾール誘導体、イミダゾール誘導体、ベンズイミダゾール誘導体、ベンゾトリアゾール誘導体、ベンズオキサゾール誘導体、ベンズオキサゾール誘導体、カルバゾール誘導体、ベンゾフラン誘導体、ジベンゾフラン誘導体、サブポルフィラジン誘導体、ポリフェニレンビニレン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を分子骨格の一部に有する有機分子、有機金属錯体やサブフタロシアニン誘導体を挙げることができる。
フラーレン誘導体に含まれる基等として、ハロゲン原子;直鎖、分岐若しくは環状のアルキル基若しくはフェニル基;直鎖若しくは縮環した芳香族化合物を有する基;ハロゲン化物を有する基;パーシャルフルオロアルキル基;パーフルオロアルキル基;シリルアルキル基;シリルアルコキシ基;アリールシリル基;アリールスルファニル基;アルキルスルファニル基;アリールスルホニル基;アルキルスルホニル基;アリールスルフィド基;アルキルスルフィド基;アミノ基;アルキルアミノ基;アリールアミノ基;ヒドロキシ基;アルコキシ基;アシルアミノ基;アシルオキシ基;カルボニル基;カルボキシ基;カルボキソアミド基;カルボアルコキシ基;アシル基;スルホニル基;シアノ基;ニトロ基;カルコゲン化物を有する基;ホスフィン基;ホスホン基;これらの誘導体を挙げることができる。
以上のような有機系材料から構成された光電変換膜34の膜厚としては、次の値に限定されるものではないが、例えば、1×10-8m(メートル)乃至5×10-7m、好ましくは、2.5×10-8m乃至3×10-7m、より好ましくは、2.5×10-8m乃至2×10-7m、一層好ましくは、1×10-7m乃至1.8×10-7mを例示することができる。尚、有機半導体は、p型、n型と分類されることが多いが、p型とは正孔を輸送し易いという意味であり、n型とは電子を輸送し易いという意味であり、無機半導体のように熱励起の多数キャリアとして正孔又は電子を有しているという解釈に限定されるものではない。
緑色の波長の光を光電変換する光電変換膜34を構成する材料としては、例えば、ローダミン系色素、メラシアニン系色素、キナクリドン誘導体、サブフタロシアニン系色素(サブフタロシアニン誘導体)等を挙げることができる。
また、青色の光を光電変換する光電変換膜34を構成する材料としては、例えば、クマリン酸色素、トリス-8-ヒドリキシキノリアルミニウム(Alq3)、メラシアニン系色素等を挙げることができる。
さらに、赤色の光を光電変換する光電変換膜34を構成する材料としては、例えば、フタロシアニン系色素、サブフタロシアニン系色素(サブフタロシアニン誘導体)を挙げることができる。
さらにまた、光電変換膜34としては、紫外域から赤色域にかけて略全ての可視光に対して感光するパンクロマチックな感光性有機光電変換膜を用いることも可能である。
1.8 平面構造例
次に、本実施形態に係る画素アレイ部の平面構造例について説明する。図9は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。なお、図9において、(A)~(D)は、半導体基板50の素子形成面と平行な面の平面レイアウト例を示している。また、本説明では、赤色(R)の波長成分を選択的に検出する画素(以下、R画素10rという)と、緑色(G)の波長成分を選択的に検出する画素(以下、G画素10gという)と、青色(B)の波長成分の光を選択的に検出する画素(以下、B画素10bという)とより構成された2×2画素のベイヤー配列を単位配列とする場合を例示する。
次に、本実施形態に係る画素アレイ部の平面構造例について説明する。図9は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。なお、図9において、(A)~(D)は、半導体基板50の素子形成面と平行な面の平面レイアウト例を示している。また、本説明では、赤色(R)の波長成分を選択的に検出する画素(以下、R画素10rという)と、緑色(G)の波長成分を選択的に検出する画素(以下、G画素10gという)と、青色(B)の波長成分の光を選択的に検出する画素(以下、B画素10bという)とより構成された2×2画素のベイヤー配列を単位配列とする場合を例示する。
図9の(A)~(D)に示すように、本実施形態では、1つの単位画素110に対して、オンチップレンズ51と、カラーフィルタ31と、蓄積電極37と、光電変換部PD2とが1つずつ設けられている。なお、本説明において、1つの蓄積電極37は1つのRGB画素10に相当し、1つの光電変換部PD2は1つのIR画素20に相当する。
このように、1つの単位画素110において、1つのRGB画素10と1つのIR画素20とを入射光の進行方向に沿って配列させることで、RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
1.9 画素駆動線の配線例
次に、単位画素110と画素駆動回路102とを接続する画素駆動線LDの配線例について説明する。図10は、本実施形態に係るRGB画素に対する画素駆動線の配線例を示す平面図であり、図11は、本実施形態に係るIR画素に対する画素駆動線の配線例を示す平面図である。
次に、単位画素110と画素駆動回路102とを接続する画素駆動線LDの配線例について説明する。図10は、本実施形態に係るRGB画素に対する画素駆動線の配線例を示す平面図であり、図11は、本実施形態に係るIR画素に対する画素駆動線の配線例を示す平面図である。
図10及び図11に示すように、本実施形態に係る画素駆動回路102は、RGB画素10を駆動するRGB駆動回路160と、IR画素20を駆動するIR駆動回路170とを備える。RGB駆動回路160とRGB画素10の転送ゲート11、リセットトランジスタ12及び選択トランジスタ14とを接続するRGB駆動線LD1と、IR駆動回路170とIR画素20の転送トランジスタ21、リセットトランジスタ22、選択トランジスタ24及び排出トランジスタ25とを接続するIR駆動線LD2とは、例えば、直行するように配線されてもよい。ただし、これに限定されず、RGB駆動線LD1とIR駆動線LD2とは、平行に配線されてもよい。その場合、RGB駆動回路160とIR駆動回路170とは、各種制御信号を、画素アレイ部101に対して同一の側から供給してもよいし、異なる側から供給してもよい。
1.10 イメージセンサの積層構造例
図12は、本実施形態に係るイメージセンサの積層構造例を示す図である。図12に示すように、イメージセンサ100は、画素チップ140と回路チップ150とが上下に積層された構造を備える。画素チップ140は、例えば、RGB画素10及びIR画素20を含む単位画素110が配列する画素アレイ部101を備える半導体チップであり、回路チップ150は、例えば、図3に示す画素回路が配列する半導体チップである。例えば、画素チップ140は、特許請求の範囲における第1チップの一例に相当し得、回路チップは、特許請求の範囲における第2チップの一例に相当し得る。
図12は、本実施形態に係るイメージセンサの積層構造例を示す図である。図12に示すように、イメージセンサ100は、画素チップ140と回路チップ150とが上下に積層された構造を備える。画素チップ140は、例えば、RGB画素10及びIR画素20を含む単位画素110が配列する画素アレイ部101を備える半導体チップであり、回路チップ150は、例えば、図3に示す画素回路が配列する半導体チップである。例えば、画素チップ140は、特許請求の範囲における第1チップの一例に相当し得、回路チップは、特許請求の範囲における第2チップの一例に相当し得る。
画素チップ140と回路チップ150との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅(Cu)製の電極パッド同士をボンディングする、いわゆるCu-Cu接合や、その他、バンプ接合などを用いることも可能である。
また、画素チップ140と回路チップ150とは、例えば、半導体基板を貫通するTSV(Through-Silicon Via)などの接続部を介して電気的に接続される。TSVを用いた接続には、例えば、画素チップ140に設けられたTSVと画素チップ140から回路チップ150にかけて設けられたTSVとの2つのTSVをチップ外表で接続する、いわゆるツインTSV方式や、画素チップ140から回路チップ150まで貫通するTSVで両者を接続する、いわゆるシェアードTSV方式などを採用することができる。
ただし、画素チップ140と回路チップ150との接合にCu-Cu接合やバンプ接合を用いた場合には、Cu-Cu接合部やバンプ接合部を介して両者が電気的に接続されてもよい。
1.11 画素駆動及び読出し方式
次に、RGB画素10及びIR画素の駆動方式及び読出し方式について、イメージセンサ100を構成する各半導体チップ(画素チップ140及び回路チップ150)のレイアウト例とともに、いくつか例を挙げて説明する。なお、以下では、説明の簡略化のため、図2に示す構成におけるカラム駆動回路104、システム制御部105及びデータ格納部109等を省略する。省略された各構成は、画素チップ140に設けられてもよいし、回路チップ150に設けられてもよいし、これらとは異なる半導体チップに設けられてもよい。また、以下の説明で使用する図面において、#n(nは1以上の整数)は、画素駆動線LD及び垂直信号線VSLの図面を跨いだ接続関係を示している。さらに、以下の説明において、特に説明されていない構成、動作及び効果は、他の例と同様であってよい。
次に、RGB画素10及びIR画素の駆動方式及び読出し方式について、イメージセンサ100を構成する各半導体チップ(画素チップ140及び回路チップ150)のレイアウト例とともに、いくつか例を挙げて説明する。なお、以下では、説明の簡略化のため、図2に示す構成におけるカラム駆動回路104、システム制御部105及びデータ格納部109等を省略する。省略された各構成は、画素チップ140に設けられてもよいし、回路チップ150に設けられてもよいし、これらとは異なる半導体チップに設けられてもよい。また、以下の説明で使用する図面において、#n(nは1以上の整数)は、画素駆動線LD及び垂直信号線VSLの図面を跨いだ接続関係を示している。さらに、以下の説明において、特に説明されていない構成、動作及び効果は、他の例と同様であってよい。
また、以下の説明において、例えば、RGB画素10に対する駆動系は、特許請求の範囲における第1駆動系の一例に相当し得、IR画素20に対する駆動系は、特許請求の範囲における第2駆動系の一例に相当し得、RGB画素10に対する読出し系は、特許請求の範囲における第1読出し部の一例に相当し得、IR画素20に対する読出し系は、特許請求の範囲における第2読出し部の一例に相当し得る。
1.11.1 第1例
第1例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図13及び図14は、第1例に係るレイアウト例を示す平面図であり、図13は、画素チップ140の平面レイアウト例を示し、図14は、回路チップ150の平面レイアウト例を示している。
第1例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図13及び図14は、第1例に係るレイアウト例を示す平面図であり、図13は、画素チップ140の平面レイアウト例を示し、図14は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図13に示すように、第1例では、画素チップ140は、画素アレイ部101の各単位画素110に対し、RGB画素10用のRGB駆動線LD1と、IR画素20用のIR駆動線LD2とが別々に配線されたレイアウトを有する。RGB駆動線LD1及びIR駆動線LD2は、図13のように行方向に延在していてもよいし、列方向に延在していてもよい。また、RGB駆動線LD1及びIR駆動線LD2は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。例えば、RGB駆動線LD1が紙面中右側から横方向(行方向)に延在し、IR駆動線LD2が紙面中上側から縦方向(列方向)に延在していてもよい。
図13に示すように、第1例では、画素チップ140は、画素アレイ部101の各単位画素110に対し、RGB画素10用のRGB駆動線LD1と、IR画素20用のIR駆動線LD2とが別々に配線されたレイアウトを有する。RGB駆動線LD1及びIR駆動線LD2は、図13のように行方向に延在していてもよいし、列方向に延在していてもよい。また、RGB駆動線LD1及びIR駆動線LD2は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。例えば、RGB駆動線LD1が紙面中右側から横方向(行方向)に延在し、IR駆動線LD2が紙面中上側から縦方向(列方向)に延在していてもよい。
また、各単位画素110において、RGB画素10は、垂直信号線VSL1に接続され、IR画素20は、垂直信号線VSL1とは異なる垂直信号線VSL2に接続される。垂直信号線VSL1及びVSL2は、図13のように列方向に延在していてもよいし、行方向に延在していてもよい。また、垂直信号線VSL1及びVSL2は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。
(回路チップ150)
図14に示すように、第1例では、図1に示す画素駆動回路102が、RGB駆動回路160とIR駆動回路170とから構成されている。また、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
図14に示すように、第1例では、図1に示す画素駆動回路102が、RGB駆動回路160とIR駆動回路170とから構成されている。また、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
RGB駆動回路160は、RGB駆動線LD1を介して画素チップ140における各単位画素110のRGB画素10に接続される。IR駆動回路170は、IR駆動線LD2を介して画素チップ140における各単位画素110のIR画素20に接続される。
RGB駆動回路160は、転送ゲート11に転送制御信号を供給するTG駆動部161と、リセットトランジスタ12にリセット制御信号を供給するRST駆動部162と、選択トランジスタ14に選択制御信号を供給するSEL駆動部164とを含み、RGB駆動線LD1を介してRGB画素10に上記制御信号を供給することで、RGB画素10を駆動する。これにより、RGB画素10に接続された垂直信号線VSL1に画素信号が出現する。
IR駆動回路170は、転送トランジスタ21に転送制御信号を供給するTG駆動部171と、リセットトランジスタ22にリセット制御信号を供給するRST駆動部172と、選択トランジスタ24に選択制御信号を供給するSEL駆動部174と、排出トランジスタ25に排出制御信号を供給するOFG駆動部175とを含み、IR駆動線LD2を介してIR画素20に上記制御信号を供給することで、IR画素20を駆動する。これにより、IR画素20に接続された垂直信号線VSL2に画素信号が出現する。
RGB信号処理回路181は、垂直信号線VSL1に接続される。RGB信号処理回路181は、垂直信号線VSL1に出現した画素信号をデジタルの画素信号に変換することで、デジタルのカラー画像信号を生成する。
RGBデータ処理部182は、RGB信号処理回路181から出力されたデジタルのカラー画像信号に対して、上述においてデータ処理部108の処理として説明した各種演算処理を実行し、その結果を例えばプロセッサ4へ出力する。
IR信号処理回路191は、垂直信号線VSL2に接続される。IR信号処理回路191は、垂直信号線VSL1に出現した画素信号をデジタルの画素信号に変換することで、デジタルのモノクロ画像信号を生成する。
IRデータ処理部192は、IR信号処理回路191から出力されたデジタルのモノクロ画像信号に対して、上述においてデータ処理部108の処理として説明した各種演算処理を実行し、その結果を例えばプロセッサ4へ出力する。
このように、第1例では、RGB画素10を駆動するためのRGB駆動回路160と、IR画素20を駆動するためのIR駆動回路170とが、互いに独立した異なる駆動系を構成するとともに、RGB画素10から画素信号を読み出して各種処理を実行するRGB信号処理回路181及びRGBデータ処理部182と、IR画素20から画素信号を読み出して各種処理を実行するIR信号処理回路191及びIRデータ処理部192とが、互いに独立した異なる読出し系を構成する。このような構成によれば、同じ単位画素110におけるRGB画素10及びIR画素20から同時又は略同時に画素信号を読み出すことが可能となるため、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレを抑制することが可能となる。その結果、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
また、第1例では、駆動系を構成するRGB駆動回路160及びIR駆動回路170が、回路チップ150における片側(図14では、中央から左よりの領域)に配置され、読出し系を構成するRGB信号処理回路181及びRGBデータ処理部182と、IR信号処理回路191及びIRデータ処理部192とが、回路チップ150における他方の片側(図14では、中央より右側の領域)に配置されている。このように、駆動系と読出し系とを別々にまとめるようなレイアウトとすることで、既存の回路チップのレイアウトをベースとすることが可能となるため、回路チップ150のレイアウト設計効率を向上することが可能となる。
1.11.2 第2例
第2例では、第1例と同様に、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図15及び図16は、第2例に係るレイアウト例を示す平面図であり、図15は、画素チップ140の平面レイアウト例を示し、図16は、回路チップ150の平面レイアウト例を示している。
第2例では、第1例と同様に、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図15及び図16は、第2例に係るレイアウト例を示す平面図であり、図15は、画素チップ140の平面レイアウト例を示し、図16は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図15に示すように、第2例に係る画素チップ140の平面レイアウトは、図13に例示した第1例に係る画素チップ140の平面レイアウト例と同様であってよい。ただし、図15では、画素チップ140に設けられた各種素子を回路チップ150側の素子に電気的に接続するための接続部141が示されている。また、図15では、図面中、RGB駆動線LD1が左端側の接続部141に接続され、IR駆動線LD2が右端側の接続部141に接続され、垂直信号線VSL1が下側の接続部141に接続され、垂直信号線VSL2が上側の接続部141に接続されている。
図15に示すように、第2例に係る画素チップ140の平面レイアウトは、図13に例示した第1例に係る画素チップ140の平面レイアウト例と同様であってよい。ただし、図15では、画素チップ140に設けられた各種素子を回路チップ150側の素子に電気的に接続するための接続部141が示されている。また、図15では、図面中、RGB駆動線LD1が左端側の接続部141に接続され、IR駆動線LD2が右端側の接続部141に接続され、垂直信号線VSL1が下側の接続部141に接続され、垂直信号線VSL2が上側の接続部141に接続されている。
(回路チップ150)
図16に示すように、第2例では、第1例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170とから構成され、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
図16に示すように、第2例では、第1例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170とから構成され、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
第2例において、RGB駆動回路160は、例えば、回路チップ150の左側に寄せて配置され、回路チップ150の左端の接続部151に接続される。一方、IR駆動回路170は、例えば、回路チップ150の右側に寄せて配置され、回路チップ150の右端の接続部151に接続される。RGB信号処理回路181及びRGBデータ処理部182とIR信号処理回路191及びIRデータ処理部192との読出し系は、回路チップ150の中央に配置され、回路チップ150の上/下端の接続部151に接続される。なお、RGB駆動回路160とIR駆動回路170とは、位置が入れ替わってもよい。同様に、RGB信号処理回路181及びRGBデータ処理部182と、IR信号処理回路191及びIRデータ処理部192とは、位置が入れ替わってもよい。
(チップ間接続構成)
画素チップ140の接続部141と回路チップ150の接続部151とは、上述したように、例えば、半導体基板を貫通するTSVやCu-Cu接合やバンプ接合などにより電気的に接続される。これは、他の例についても同様であってよい。なお、図16には、RGB信号処理回路181が回路チップ150の下端の接続部151に接続され、IR信号処理回路191が回路チップ150の上端の接続部151に接続された場合が例示されているが、これに限定されず、RGB信号処理回路181及びIR信号処理回路191の両方が回路チップ150の上端又は下端に配置された接続部151に接続されてもよい。その場合、接続されない接続部151は省略することができる。
画素チップ140の接続部141と回路チップ150の接続部151とは、上述したように、例えば、半導体基板を貫通するTSVやCu-Cu接合やバンプ接合などにより電気的に接続される。これは、他の例についても同様であってよい。なお、図16には、RGB信号処理回路181が回路チップ150の下端の接続部151に接続され、IR信号処理回路191が回路チップ150の上端の接続部151に接続された場合が例示されているが、これに限定されず、RGB信号処理回路181及びIR信号処理回路191の両方が回路チップ150の上端又は下端に配置された接続部151に接続されてもよい。その場合、接続されない接続部151は省略することができる。
このように、第2例では、RGB駆動回路160とIR駆動回路170とが回路チップ150の左右に分かれて配置されている。このような構成によれば、画素チップ140側のRGB画素10への接続構成とIR画素20への接続構成とを左右に分散することが可能となるため、配線や接続端子の密集を緩和することが可能となる。それにより、配線間等のカップリングによる特性劣化を抑制することが可能となる。
また、RGB駆動回路160の接続部151とIR駆動回路170の接続部151とが回路チップ150の左右端に配置されているため、RGB駆動回路160からRGB画素10までの平均的な配線長と、IR駆動回路170からIR画素20までの平均的な配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。
さらに、第2例によれば、第1例と同様に、RGB画素10に対する駆動系及び読出し系と、IR画素20に対する駆動系及び読出し系とが互いに独立した異なる構成であるため、同じ単位画素110におけるRGB画素10及びIR画素20から同時又は略同時に画素信号を読み出すことが可能となる。それにより、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレを抑制することが可能となるため、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能となる。
1.11.3 第3例
第3例では、第1例及び第2例と同様に、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図17及び図18は、第3例に係るレイアウト例を示す平面図であり、図17は、画素チップ140の平面レイアウト例を示し、図18は、回路チップ150の平面レイアウト例を示している。
第3例では、第1例及び第2例と同様に、RGB画素10に対する駆動系とIR画素20に対する駆動系とが別々に設けられ、且つ、RGB画素10に対する読出し系とIR画素20に対する読出し系とが別々に設けられた場合について説明する。図17及び図18は、第3例に係るレイアウト例を示す平面図であり、図17は、画素チップ140の平面レイアウト例を示し、図18は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図17に示すように、第3例に係る画素チップ140の平面レイアウトは、図15を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、画素チップ140における同一の端側(本例では、右端側)に配置された接続部141に接続されている。
図17に示すように、第3例に係る画素チップ140の平面レイアウトは、図15を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、画素チップ140における同一の端側(本例では、右端側)に配置された接続部141に接続されている。
(回路チップ150)
図18に示すように、第3例に係る回路チップ150の平面レイアウトは、図16を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB信号処理回路181及びRGBデータ処理部182とIR信号処理回路191及びIRデータ処理部192とからなる読出し系が、回路チップ150の一方の端側(本例では左端側)に寄せて配置され、RGB駆動回路160とIR駆動回路170とからなる駆動系が、回路チップの他の端側(本例では右端側)に寄せて配置されている。RGB駆動回路160とIR駆動回路170とは、それぞれの接続部151が対向するように配置されている。なお、RGB駆動回路160とIR駆動回路170とは、位置が入れ替わってもよい。同様に、RGB信号処理回路181及びRGBデータ処理部182と、IR信号処理回路191及びIRデータ処理部192とは、位置が入れ替わってもよい。
図18に示すように、第3例に係る回路チップ150の平面レイアウトは、図16を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB信号処理回路181及びRGBデータ処理部182とIR信号処理回路191及びIRデータ処理部192とからなる読出し系が、回路チップ150の一方の端側(本例では左端側)に寄せて配置され、RGB駆動回路160とIR駆動回路170とからなる駆動系が、回路チップの他の端側(本例では右端側)に寄せて配置されている。RGB駆動回路160とIR駆動回路170とは、それぞれの接続部151が対向するように配置されている。なお、RGB駆動回路160とIR駆動回路170とは、位置が入れ替わってもよい。同様に、RGB信号処理回路181及びRGBデータ処理部182と、IR信号処理回路191及びIRデータ処理部192とは、位置が入れ替わってもよい。
このように、第3例では、RGB駆動回路160とIR駆動回路170とが対向して配置され、それにより、それぞれの接続部151が近接して配置される。このような構成によれば、RGB駆動回路160からRGB画素10までの配線長と、IR駆動回路170からIR画素20までの配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。
また、第3例によれば、第1例及び第2例と同様に、RGB画素10に対する駆動系及び読出し系と、IR画素20に対する駆動系及び読出し系とが互いに独立した異なる構成であるため、同じ単位画素110におけるRGB画素10及びIR画素20から同時又は略同時に画素信号を読み出すことが可能となる。それにより、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレを抑制することが可能となるため、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能となる。
1.11.4 第4例
第4例では、RGB画素10に対する読出し系の一部とIR画素20に対する読出し系の一部とが共通化された場合について説明する。なお、第4例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とは、第1例~第3例と同様に、別々に設けられてよい。また、第4例では、第2例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図19及び図20は、第4例に係るレイアウト例を示す平面図であり、図19は、画素チップ140の平面レイアウト例を示し、図20は、回路チップ150の平面レイアウト例を示している。
第4例では、RGB画素10に対する読出し系の一部とIR画素20に対する読出し系の一部とが共通化された場合について説明する。なお、第4例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とは、第1例~第3例と同様に、別々に設けられてよい。また、第4例では、第2例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図19及び図20は、第4例に係るレイアウト例を示す平面図であり、図19は、画素チップ140の平面レイアウト例を示し、図20は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図19に示すように、第4例に係る画素チップ140の平面レイアウトは、図15を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、画素チップ140における同一の端(本例では、下端)に向けて引き出されている。引き出されたRGB駆動線LD1とIR駆動線LD2とは、画素アレイ部101外に設けられたスイッチ回路131を介して、共通の垂直信号線VSLに接続される。この垂直信号線VSLは、画素チップ140の下端側に配置された接続部141に接続されている。
図19に示すように、第4例に係る画素チップ140の平面レイアウトは、図15を用いて説明した第2例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、画素チップ140における同一の端(本例では、下端)に向けて引き出されている。引き出されたRGB駆動線LD1とIR駆動線LD2とは、画素アレイ部101外に設けられたスイッチ回路131を介して、共通の垂直信号線VSLに接続される。この垂直信号線VSLは、画素チップ140の下端側に配置された接続部141に接続されている。
(回路チップ150)
図20に示すように、第4例に係る回路チップ150では、信号処理回路103として、RGB画素10及びIR画素20とで共有される共通信号処理回路210が設けられる。共通信号処理回路210は、回路チップ150の下端側に配置された接続部151に接続されており、RGB画素10から読み出された画素信号からデジタルのカラー画像信号を生成してRGBデータ処理部182に入力し、IR画素20から読み出された画素信号からでデジタルのモノクロ画像信号を生成してIRデータ処理部192に入力する。
図20に示すように、第4例に係る回路チップ150では、信号処理回路103として、RGB画素10及びIR画素20とで共有される共通信号処理回路210が設けられる。共通信号処理回路210は、回路チップ150の下端側に配置された接続部151に接続されており、RGB画素10から読み出された画素信号からデジタルのカラー画像信号を生成してRGBデータ処理部182に入力し、IR画素20から読み出された画素信号からでデジタルのモノクロ画像信号を生成してIRデータ処理部192に入力する。
このように、第4例では、RGB画素10とIR画素20とが共通信号処理回路210を共用する。それにより、個別の信号処理回路181及び191を設ける場合よりも、信号処理回路103の回路規模を縮小することが可能となるため、回路チップ150における信号処理回路103の占有面積を縮小することが可能となる。
また、共通信号処理回路210に接続される垂直信号線を垂直信号線VSL1及び垂直信号線VSL2のいずれかに切り替えるためのスイッチ回路131を画素チップ140に設けることで、画素チップ140の垂直信号線を回路チップ150まで電気的に引き回すための接続部141及び151を半分に削減することが可能となるため、画素チップ140における接続部141の占有面積及び回路チップ150における接続部151の占有面積を縮小することが可能となる。
なお、RGB画素10とIR画素20とで共通信号処理回路210を共用する場合、RGB画素10に対する読出しとIR画素20に対する読出しとは、例えば、時分割で実行されてよい。
また、第4例では、共通信号処理回路210に接続される垂直信号線をスイッチ回路131を用いて垂直信号線VSL1及び垂直信号線VSL2のいずれかに切り替える場合を例示したが、これに限定されず、垂直信号線VSL1及び垂直信号線VSL2の両方が、接続部151を介して回路チップ150側の共通信号処理回路210に接続されてもよい。
1.11.5 第5例
第5例では、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第5例では、RGB画素10に対する読出し系とIR画素20に対する読出し系とは、第1例~第3例と同様に、別々に設けられてよい。また、第5例では、第1例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図21及び図22は、第5例に係るレイアウト例を示す平面図であり、図21は、画素チップ140の平面レイアウト例を示し、図22は、回路チップ150の平面レイアウト例を示している。
第5例では、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第5例では、RGB画素10に対する読出し系とIR画素20に対する読出し系とは、第1例~第3例と同様に、別々に設けられてよい。また、第5例では、第1例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図21及び図22は、第5例に係るレイアウト例を示す平面図であり、図21は、画素チップ140の平面レイアウト例を示し、図22は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図21に示すように、第5例では、第1例に係る平面レイアウトと同様のレイアウトにおいて、各単位画素110のRGB画素10にRGB駆動線LD1と共通駆動線LD3とが接続され、IR画素20にIR駆動線LD2と共通駆動線LD3とが接続される。すなわち、第5例では、共通駆動線LD3がRGB画素10とIR画素20とで共用される。共通駆動線LD3は、RGB駆動線LD1及びIR駆動線LD2と同様に、行方向に延在していてもよいし、列方向に延在していてもよい。また、RGB駆動線LD1、IR駆動線LD2及び共通駆動線LD3は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。
図21に示すように、第5例では、第1例に係る平面レイアウトと同様のレイアウトにおいて、各単位画素110のRGB画素10にRGB駆動線LD1と共通駆動線LD3とが接続され、IR画素20にIR駆動線LD2と共通駆動線LD3とが接続される。すなわち、第5例では、共通駆動線LD3がRGB画素10とIR画素20とで共用される。共通駆動線LD3は、RGB駆動線LD1及びIR駆動線LD2と同様に、行方向に延在していてもよいし、列方向に延在していてもよい。また、RGB駆動線LD1、IR駆動線LD2及び共通駆動線LD3は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。
(回路チップ150)
図22に示すように、第5例では、画素駆動回路102が、RGB駆動回路160と、IR駆動回路170と、共通駆動回路200とから構成される。共通駆動回路200は、RGB駆動回路160におけるRST駆動部162とIR駆動回路170におけるRST駆動部172とを共通化したRST駆動部202と、RGB駆動回路160におけるSEL駆動部164とIR駆動回路170におけるSEL駆動部174とを共通化したSEL駆動部204とを備える。したがって、RGB駆動回路160からは、RST駆動部162及びSEL駆動部164が省略され、IR駆動回路170からは、RST駆動部172及びSEL駆動部174が省略される。この共通駆動回路200は、例えば、特許請求の範囲における第3駆動部の一例に相当し得る。
図22に示すように、第5例では、画素駆動回路102が、RGB駆動回路160と、IR駆動回路170と、共通駆動回路200とから構成される。共通駆動回路200は、RGB駆動回路160におけるRST駆動部162とIR駆動回路170におけるRST駆動部172とを共通化したRST駆動部202と、RGB駆動回路160におけるSEL駆動部164とIR駆動回路170におけるSEL駆動部174とを共通化したSEL駆動部204とを備える。したがって、RGB駆動回路160からは、RST駆動部162及びSEL駆動部164が省略され、IR駆動回路170からは、RST駆動部172及びSEL駆動部174が省略される。この共通駆動回路200は、例えば、特許請求の範囲における第3駆動部の一例に相当し得る。
共通駆動回路200のRST駆動部202は、共通駆動線LD3を介して、RGB画素10のリセットトランジスタ12及びIR画素20のリセットトランジスタ22の両方にリセット制御信号を供給する。また、SEL駆動部204は、共通駆動線LD3を介して、RGB画素10の選択トランジスタ14及びIR画素20の選択トランジスタ24の両方に選択制御信号を供給する。
このように、第5例では、RGB駆動回路160及びIR駆動回路170のうちの一部が共通化される。それにより、RGB画素10に対する駆動制御とIR画素に対する駆動制御との同時性を向上させることが可能となるため、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレをより抑制することが可能となる。
また、RGB駆動回路160の一部とIR駆動回路170の一部とが共通化されるため、個別のRGB駆動回路160及びIR駆動回路170を設ける場合よりも、画素駆動回路102の回路規模を縮小することが可能となる。それにより、回路チップ150における画素駆動回路102の占有面積を縮小することが可能となる。
1.11.6 第6例
第6例では、第5例と同様に、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第6例では、第5例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図23及び図24は、第6例に係るレイアウト例を示す平面図であり、図23は、画素チップ140の平面レイアウト例を示し、図24は、回路チップ150の平面レイアウト例を示している。
第6例では、第5例と同様に、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第6例では、第5例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図23及び図24は、第6例に係るレイアウト例を示す平面図であり、図23は、画素チップ140の平面レイアウト例を示し、図24は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図23に示すように、第6例に係る画素チップ140の平面レイアウトは、図21に例示した第5例に係る画素チップ140の平面レイアウト例と同様であってよい。ただし、図23では、画素チップ140に設けられた各種素子を回路チップ150側の素子に電気的に接続するための接続部141が示されている。また、図23では、図面中、RGB駆動線LD1が左側の接続部141に接続され、IR駆動線LD2及び共通駆動線LD3が右端側の接続部141に接続され、垂直信号線VSL1が下側の接続部141に接続され、垂直信号線VSL2が上側の接続部141に接続されている。
図23に示すように、第6例に係る画素チップ140の平面レイアウトは、図21に例示した第5例に係る画素チップ140の平面レイアウト例と同様であってよい。ただし、図23では、画素チップ140に設けられた各種素子を回路チップ150側の素子に電気的に接続するための接続部141が示されている。また、図23では、図面中、RGB駆動線LD1が左側の接続部141に接続され、IR駆動線LD2及び共通駆動線LD3が右端側の接続部141に接続され、垂直信号線VSL1が下側の接続部141に接続され、垂直信号線VSL2が上側の接続部141に接続されている。
(回路チップ150)
図24に示すように、第6例では、第5例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170と共通駆動回路200とから構成され、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
図24に示すように、第6例では、第5例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170と共通駆動回路200とから構成され、信号処理回路103が、RGB信号処理回路181とIR信号処理回路191とから構成され、データ処理部108が、RGBデータ処理部182とIRデータ処理部192とから構成されている。
第6例において、RGB駆動回路160は、例えば、回路チップ150の左側に寄せて配置され、回路チップ150の左端の接続部151に接続される。一方、IR駆動回路170及び共通駆動回路200は、例えば、回路チップ150の右側に寄せて配置され、回路チップ150の右端の接続部151に接続される。IR駆動回路170と共通駆動回路200とは、それぞれの接続部151が対向するように配置されている。なお、RGB駆動回路160、IR駆動回路170及び共通駆動回路200は、位置が入れ替わってもよい。
このように、第6例では、RGB駆動回路160とIR駆動回路170と共通駆動回路200とが回路チップ150の左右に分かれて配置されている。このような構成によれば、画素チップ140側のRGB画素10への接続構成とIR画素20への接続構成とを左右に分散することが可能となるため、上述した第2例と同様に、配線や接続端子の密集を緩和することが可能となる。それにより、配線間等のカップリングによる特性劣化を抑制することが可能となる。
また、RGB駆動回路160の接続部151とIR駆動回路170の接続部151と共通駆動回路200の接続部151とが回路チップ150の左右端に配置されているため、RGB駆動回路160及び共通駆動回路200からRGB画素10までの平均的な配線長と、IR駆動回路170及び共通駆動回路200からIR画素20までの平均的な配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。
さらに、第6例によれば、第5例と同様に、RGB駆動回路160及びIR駆動回路170のうちの一部が共通化されるため、RGB画素10に対する駆動制御とIR画素に対する駆動制御との同時性を向上させることが可能となり、それにより、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレをより抑制することが可能となる。
さらにまた、RGB駆動回路160の一部とIR駆動回路170の一部とが共通化されるため、回路チップ150における画素駆動回路102の占有面積を縮小することが可能となる。
1.11.7 第7例
第7例では、第5例及び第6例と同様に、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第7例では、第6例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図25及び図26は、第7例に係るレイアウト例を示す平面図であり、図25は、画素チップ140の平面レイアウト例を示し、図26は、回路チップ150の平面レイアウト例を示している。
第7例では、第5例及び第6例と同様に、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第7例では、第6例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図25及び図26は、第7例に係るレイアウト例を示す平面図であり、図25は、画素チップ140の平面レイアウト例を示し、図26は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図25に示すように、第7例では、各単位画素110のRGB画素10が、紙面中下端側に配置された接続部141に接続する垂直信号線VSL1と、紙面中上端側に配置された接続部141に接続する垂直信号線VSL3とのいずれかに接続される。垂直信号線VSL1は、例えば、列方向に延在し、画素チップ140の下端に配置された接続部141を介して回路チップ150側に電気的に引き回される。一方、垂直信号線VSL3は、例えば、列方向に延在し、画素チップ140の上端に配置された接続部141を介して回路チップ150側に電気的に引き回される。
図25に示すように、第7例では、各単位画素110のRGB画素10が、紙面中下端側に配置された接続部141に接続する垂直信号線VSL1と、紙面中上端側に配置された接続部141に接続する垂直信号線VSL3とのいずれかに接続される。垂直信号線VSL1は、例えば、列方向に延在し、画素チップ140の下端に配置された接続部141を介して回路チップ150側に電気的に引き回される。一方、垂直信号線VSL3は、例えば、列方向に延在し、画素チップ140の上端に配置された接続部141を介して回路チップ150側に電気的に引き回される。
RGB画素10が垂直信号線VSL1と垂直信号線VSL3とのいずれに接続されるかは、例えば、各RGB画素10が検出対象とする波長成分(すなわち、各RGB画素10に割り当てられたカラーフィルタ31の種類)に基づいて決定されてもよい。例えば、カラーフィルタ31のアレイをベイヤー配列で構成した場合、赤色(R)の波長成分を検出するRGB画素10及び青色(B)の波長成分を検出するRGB画素10を垂直信号線VSL1に接続し、緑色(G)の波長成分を検出するRGB画素10を垂直信号線VSL3に接続するように構成されてもよい。ただし、このような接続関係に限定されず、例えば、奇数列又は奇数行のRGB画素10を垂直信号線VSL1に接続し、偶数列又は偶数行のRGB画素10を垂直信号線VSL3に接続したり、画素アレイ部101における下半分のRGB画素10を垂直信号線VSL1に接続し、上半分のRGB画素10を垂直信号線VSL3に接続したりなど、種々変形することが可能である。
(回路チップ150)
図26に示すように、第7例では、第6例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170と共通駆動回路200とから構成される。一方、信号処理回路103は、RGB信号処理回路181と共通信号処理回路210とから構成される。データ処理部108は、RGBデータ処理部182とIRデータ処理部192とから構成される。共通信号処理回路210は、例えば、特許請求の範囲における第2読出し部の他の一例に相当し得る。
図26に示すように、第7例では、第6例と同様に、画素駆動回路102が、RGB駆動回路160とIR駆動回路170と共通駆動回路200とから構成される。一方、信号処理回路103は、RGB信号処理回路181と共通信号処理回路210とから構成される。データ処理部108は、RGBデータ処理部182とIRデータ処理部192とから構成される。共通信号処理回路210は、例えば、特許請求の範囲における第2読出し部の他の一例に相当し得る。
共通信号処理回路210には、一部のRGB画素10からの画素信号が垂直信号線VSL3を介して入力される。また、共通信号処理回路210には、IR画素20からの画素信号も入力される。共通信号処理回路210は、垂直信号線VSL3から入力されたアナログの画素信号からデジタルのカラー画像信号を生成してRGBデータ処理部182に入力し、垂直信号線VSL2から入力されたアナログの画素信号からでデジタルのモノクロ画像信号を生成してIRデータ処理部192に入力する。
このように、第7例では、RGB画素10からの読出しがRGB信号処理回路181と共通信号処理回路210とに分散される。それにより、複数のRGB画素10に対する読出し動作を並列に実行することが可能となるため、カラー画像の読出し速度を向上することが可能となる。
なお、第7例では、RGB画素10からの読出しを並列化した場合を例示したが、これに限定されず、IR画素20からの読出しを並列化するように構成することも可能である。
1.11.8 第8例
第8例では、RGB画素10に対する読出し系の一部とIR画素20に対する読出し系の一部とが共通化され、且つ、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第8例では、読出し系の共通化については第4例をベースとし、駆動系の共通化については第6例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図27及び図28は、第7例に係るレイアウト例を示す平面図であり、図27は、画素チップ140の平面レイアウト例を示し、図28は、回路チップ150の平面レイアウト例を示している。
第8例では、RGB画素10に対する読出し系の一部とIR画素20に対する読出し系の一部とが共通化され、且つ、RGB画素10に対する駆動系の一部とIR画素20に対する駆動系の一部とが共通化された場合について説明する。なお、第8例では、読出し系の共通化については第4例をベースとし、駆動系の共通化については第6例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図27及び図28は、第7例に係るレイアウト例を示す平面図であり、図27は、画素チップ140の平面レイアウト例を示し、図28は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図27に示すように、第7例に係る画素チップ140の平面レイアウトでは、図23を用いて説明した第6例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1が画素チップ140の左端に配置された接続部141から引き出され、IR駆動線LD2が上端に配置された接続部141から引き出され、共通駆動線LD3が右端に配置された接続部141から引き出されている。なお、第7例では、第4例におけるスイッチ回路131が省略されているが、図19を用いて説明したように、垂直信号線VSL1及びVSL2に対してスイッチ回路131が設けられてもよい。
図27に示すように、第7例に係る画素チップ140の平面レイアウトでは、図23を用いて説明した第6例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1が画素チップ140の左端に配置された接続部141から引き出され、IR駆動線LD2が上端に配置された接続部141から引き出され、共通駆動線LD3が右端に配置された接続部141から引き出されている。なお、第7例では、第4例におけるスイッチ回路131が省略されているが、図19を用いて説明したように、垂直信号線VSL1及びVSL2に対してスイッチ回路131が設けられてもよい。
(回路チップ150)
図28に示すように、第4例では、RGB駆動回路160が回路チップ150における左側に配置され、IR駆動回路170が中央上側に配置され、共通駆動回路200が右側に配置され、共通信号処理回路210とRGBデータ処理部182とIRデータ処理部192とが中央下側に配置されている。
図28に示すように、第4例では、RGB駆動回路160が回路チップ150における左側に配置され、IR駆動回路170が中央上側に配置され、共通駆動回路200が右側に配置され、共通信号処理回路210とRGBデータ処理部182とIRデータ処理部192とが中央下側に配置されている。
このように、RGB画素10及びIR画素20に対する読出し系の一部を共通化した構成において、RGB画素10及びIR画素20に対する駆動系の一部をさらに共通化した場合には、RGB駆動回路160に接続される接続部151と、IR駆動回路170に接続される接続部151と、共通駆動回路200に接続される接続部151と、共通信号処理回路210に接続される接続部151とを、回路チップ150の4辺に分散することが可能となる。それにより、配線や接続端子の密集を緩和することが可能となるため、配線間等のカップリングによる特性劣化を抑制することが可能となる。
また、第7例では、第4例と同様に、RGB画素10とIR画素20とで共通信号処理回路210を共用することで、回路チップ150における信号処理回路103の占有面積を縮小することが可能となる。さらに、第7例では、第6例と同様に、RGB駆動回路160及びIR駆動回路170のうちの一部が共通化されるため、RGB画素10に対する駆動制御とIR画素に対する駆動制御との同時性を向上させることが可能となり、それにより、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレをより抑制することが可能となる。
さらにまた、駆動系の一部と読出し系の一部とが共通化されるため、回路チップ150における画素駆動回路102及び信号処理回路103の占有面積を縮小することが可能となる。
1.11.9 第9例
第9例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とが共通化された場合について説明する。なお、第9例では、RGB画素10に対する読出し系とIR画素20に対する読出し系とは、別々に設けられてよい。また、第9例では、第1例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図29及び図30は、第9例に係るレイアウト例を示す平面図であり、図29は、画素チップ140の平面レイアウト例を示し、図30は、回路チップ150の平面レイアウト例を示している。
第9例では、RGB画素10に対する駆動系とIR画素20に対する駆動系とが共通化された場合について説明する。なお、第9例では、RGB画素10に対する読出し系とIR画素20に対する読出し系とは、別々に設けられてよい。また、第9例では、第1例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図29及び図30は、第9例に係るレイアウト例を示す平面図であり、図29は、画素チップ140の平面レイアウト例を示し、図30は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図29に示すように、第9例に係る画素チップ140の平面レイアウトでは、図13を用いて説明した第1例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、RGB画素10及びIR画素20で共用される共通駆動線LD3に置き換えられている。
図29に示すように、第9例に係る画素チップ140の平面レイアウトでは、図13を用いて説明した第1例に係る平面レイアウトと同様のレイアウトにおいて、RGB駆動線LD1及びIR駆動線LD2が、RGB画素10及びIR画素20で共用される共通駆動線LD3に置き換えられている。
(回路チップ150)
図30に示すように、第9例では、画素駆動回路102が、RGB画素10及びIR画素20で共用される共通駆動回路200から構成されている。本例において、共通駆動回路200は、RGB画素10の転送ゲート11とIR画素20の転送トランジスタ21とに転送制御信号を供給するTG駆動部201と、RGB画素10のリセットトランジスタ12とIR画素20のリセットトランジスタ22とにリセット制御信号を供給するRST駆動部202と、RGB画素10の選択トランジスタ14とIR画素20の選択トランジスタ24とに選択制御信号を供給するSEL駆動部204と、IR画素20の排出トランジスタ25とに排出制御信号を供給するOFG駆動部205とを備える。
図30に示すように、第9例では、画素駆動回路102が、RGB画素10及びIR画素20で共用される共通駆動回路200から構成されている。本例において、共通駆動回路200は、RGB画素10の転送ゲート11とIR画素20の転送トランジスタ21とに転送制御信号を供給するTG駆動部201と、RGB画素10のリセットトランジスタ12とIR画素20のリセットトランジスタ22とにリセット制御信号を供給するRST駆動部202と、RGB画素10の選択トランジスタ14とIR画素20の選択トランジスタ24とに選択制御信号を供給するSEL駆動部204と、IR画素20の排出トランジスタ25とに排出制御信号を供給するOFG駆動部205とを備える。
このように、第9例では、RGB駆動回路160及びIR駆動回路170が共通化される。それにより、RGB画素10に対する駆動制御とIR画素に対する駆動制御との同時性をより向上させることが可能となるため、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレをより抑制することが可能となる。
また、RGB駆動回路160とIR駆動回路170とが共通化されるため、個別のRGB駆動回路160及びIR駆動回路170を設ける場合よりも、画素駆動回路102の回路規模を大幅に縮小することが可能となる。それにより、回路チップ150における画素駆動回路102の占有面積をより縮小することが可能となる。
1.11.10 第10例
第10例では、第9例で例示した平面レイアウトにおいて、画素チップ140及び回路チップ150に接続部141及び151を配置した平面レイアウトを例示する。図31及び図32は、第10例に係るレイアウト例を示す平面図であり、図31は、画素チップ140の平面レイアウト例を示し、図32は、回路チップ150の平面レイアウト例を示している。
第10例では、第9例で例示した平面レイアウトにおいて、画素チップ140及び回路チップ150に接続部141及び151を配置した平面レイアウトを例示する。図31及び図32は、第10例に係るレイアウト例を示す平面図であり、図31は、画素チップ140の平面レイアウト例を示し、図32は、回路チップ150の平面レイアウト例を示している。
(画素チップ140)
図31に示すように、第10例において、例えば、共通駆動線LD3は画素チップ140の左端に配置された接続部141に接続されてよく、垂直信号線VSL1は画素チップ140の下端に配置された接続部141に接続されてよく、垂直信号線VSL2は画素チップ140の上端に配置された接続部に接続されてよい。ただし、これに限定されず、垂直信号線VSL1及びVSL2並びに共通駆動線LD3は、それぞれ列方向に延在していてもよいし、行方向に延在していてもよい。また、垂直信号線VSL1及びVSL2並びに共通駆動線LD3は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。
図31に示すように、第10例において、例えば、共通駆動線LD3は画素チップ140の左端に配置された接続部141に接続されてよく、垂直信号線VSL1は画素チップ140の下端に配置された接続部141に接続されてよく、垂直信号線VSL2は画素チップ140の上端に配置された接続部に接続されてよい。ただし、これに限定されず、垂直信号線VSL1及びVSL2並びに共通駆動線LD3は、それぞれ列方向に延在していてもよいし、行方向に延在していてもよい。また、垂直信号線VSL1及びVSL2並びに共通駆動線LD3は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。
(回路チップ150)
図30に示すように、回路チップ150における接続部151は、画素チップ140における接続部141の配置と対応するように配置されてよい。このような対応関係は、他の例についても同様であってよい。
図30に示すように、回路チップ150における接続部151は、画素チップ140における接続部141の配置と対応するように配置されてよい。このような対応関係は、他の例についても同様であってよい。
1.11.11 第11例
上述した第1例~第10例では、イメージセンサ100が画素チップ140と回路チップ150とを貼り合わせることで構成された2層の積層チップである場合を例示したが、イメージセンサ100の積層構造は2層に限定されず、1層又は3層以上であってもよい。そこで、第11例では、イメージセンサ100を3層の積層チップとした場合について説明する。なお、第11例では、第10例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図33~図35は、第11例に係るレイアウト例を示す平面図であり、図33は、上層画素チップ140Aの平面レイアウト例を示し、図34は、下層画素チップ140Bの平面レイアウト例を示し、図35は、回路チップ150の平面レイアウト例を示している。
上述した第1例~第10例では、イメージセンサ100が画素チップ140と回路チップ150とを貼り合わせることで構成された2層の積層チップである場合を例示したが、イメージセンサ100の積層構造は2層に限定されず、1層又は3層以上であってもよい。そこで、第11例では、イメージセンサ100を3層の積層チップとした場合について説明する。なお、第11例では、第10例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図33~図35は、第11例に係るレイアウト例を示す平面図であり、図33は、上層画素チップ140Aの平面レイアウト例を示し、図34は、下層画素チップ140Bの平面レイアウト例を示し、図35は、回路チップ150の平面レイアウト例を示している。
(画素チップ)
図33及び図34に例示するように、第11例では、画素チップ140が、光の入射面側に配置される上層画素チップ140Aと、回路チップ150側に配置される下層画素チップ140Bとを貼り合わせた2層構造を有する。
図33及び図34に例示するように、第11例では、画素チップ140が、光の入射面側に配置される上層画素チップ140Aと、回路チップ150側に配置される下層画素チップ140Bとを貼り合わせた2層構造を有する。
・上層画素チップ140A
上層画素チップ140Aには、例えば、各単位画素110における受光部110Aが配置される。受光部110Aの配列は、画素アレイ部101における単位画素110の配列と同様に、2次元格子状であってよい。
上層画素チップ140Aには、例えば、各単位画素110における受光部110Aが配置される。受光部110Aの配列は、画素アレイ部101における単位画素110の配列と同様に、2次元格子状であってよい。
受光部110Aには、例えば、図4に例示した単位画素110の構成における、RGB画素10の光電変換部PD1及び転送ゲート11と、IR画素20の光電変換部PD2及び転送トランジスタ21とが含まれ得る。すなわち、図33におけるRGB画素10Aには、光電変換部PD1及び転送ゲート11が含まれ得、IR画素20Aには、光電変換部PD2、転送トランジスタ21及び排出トランジスタ25が含まれ得る。
RGB画素10Aの転送ゲート11とIR画素20Aの転送トランジスタ21及び排出トランジスタ25とには、上層画素チップ140Aの左端に配置された接続部141Aを介して、共通駆動線LD3における駆動線LD3aが接続される。
・下層画素チップ140B
下層画素チップ140Bには、例えば、各単位画素110における画素回路110Bが配置される。画素回路110Bの配列は、画素アレイ部101における単位画素110の配列と同様に、2次元格子状であってよい。
下層画素チップ140Bには、例えば、各単位画素110における画素回路110Bが配置される。画素回路110Bの配列は、画素アレイ部101における単位画素110の配列と同様に、2次元格子状であってよい。
画素回路110Bには、例えば、図4に例示した単位画素110の構成における、RGB画素10のリセットトランジスタ12、浮遊拡散領域FD1、増幅トランジスタ13及び選択トランジスタ14と、IR画素20のリセットトランジスタ22、浮遊拡散領域FD2、増幅トランジスタ23及び選択トランジスタ24とが含まれ得る。すなわち、図34におけるRGB画素10Bには、リセットトランジスタ12、浮遊拡散領域FD1、増幅トランジスタ13及び選択トランジスタ14が含まれ得、IR画素20Bには、リセットトランジスタ22、浮遊拡散領域FD2、増幅トランジスタ23及び選択トランジスタ24が含まれ得る。
RGB画素10Bのリセットトランジスタ12とIR画素20Bのリセットトランジスタ22とには、下層画素チップ140Bの左端に配置された接続部141Bを介して、共通駆動線LD3における駆動線LD3bが接続される。同様に、RGB画素10Bの選択トランジスタ14とIR画素20Bの選択トランジスタ24とには、接続部141Bを介して駆動線LD3bが接続される。
また、RGB画素10及びIR画素20からそれぞれ画素信号を読み出すための垂直信号線VSL1及びVSL2は、下層画素チップ140Bに設けられてよい。例えば、RGB画素10から画素信号を読み出すための垂直信号線VSL1は下層画素チップ140Bの下端に配置された接続部141Bに接続され、IR画素20から画素信号を読み出すための垂直信号線VSL2は下層画素チップ140Bの上端に配置された接続部141Bに接続されてよい。
(回路チップ150)
第11例に係る回路チップ150の平面レイアウトは、例えば、第10例で例示した回路チップ150の平面レイアウトと同様であってよい。なお、共通駆動回路200から延在する共通駆動線LD3には、駆動線LD3a及びLD3bが含まれている。
第11例に係る回路チップ150の平面レイアウトは、例えば、第10例で例示した回路チップ150の平面レイアウトと同様であってよい。なお、共通駆動回路200から延在する共通駆動線LD3には、駆動線LD3a及びLD3bが含まれている。
このように、第11例では、RGB画素10における光電変換部PD1及び転送ゲート11と、リセットトランジスタ12、浮遊拡散領域FD1、増幅トランジスタ13及び選択トランジスタ14とが、上層画素チップ140Aと下層画素チップ140Bに分かれて配置される。それにより、上層画素チップ140Aにおける光電変換部PD1の受光面を拡大することが可能となるため、入射光に対する有効受光面積を拡大して光電変換効率(量子効率)を向上させることや、RGB画素10の高解像度化などが可能となる。同様に、IR画素20における光電変換部PD2、転送トランジスタ21及び排出トランジスタ25と、リセットトランジスタ22、浮遊拡散領域FD2、増幅トランジスタ23及び選択トランジスタ24とが、上層画素チップ140Aと下層画素チップ140Bに分かれて配置されることにより、光電変換効率の向上や高解像度化が可能となる。
また、本例では、画素アレイ部101における全てのRGB画素10とIR画素20との両方を全画素同時駆動方式(いわゆる、グローバルシャッタ方式)の構成とした場合、RGB画素10とIR画素20とで画素回路110Bを構成するトランジスタの種類をそろえることが可能となるため、共通駆動線LD3の配線レイアウトを簡易化することも可能である。
(変形例)
なお、第11例では、画素チップ140を2層構造にして全体で3層構造とした場合を例示したが、これに限定されない。例えば、画素チップ140と回路チップ150の他に、図36に例示するようなフレームメモリ252が配置された回路チップ250を追加した3層構造とすることも可能である。このような構成では、例えば、RGBデータ処理部182で処理されたカラー画像データが信号線SL1を介してフレームメモリ252内に格納され得、IRデータ処理部192で処理されたモノクロ画像データが信号線SL2を介してフレームメモリ252内に格納され得る。
なお、第11例では、画素チップ140を2層構造にして全体で3層構造とした場合を例示したが、これに限定されない。例えば、画素チップ140と回路チップ150の他に、図36に例示するようなフレームメモリ252が配置された回路チップ250を追加した3層構造とすることも可能である。このような構成では、例えば、RGBデータ処理部182で処理されたカラー画像データが信号線SL1を介してフレームメモリ252内に格納され得、IRデータ処理部192で処理されたモノクロ画像データが信号線SL2を介してフレームメモリ252内に格納され得る。
このように、イメージセンサ100内にフレームメモリ252を組み込むことで、高速読出しが可能な高性能イメージセンサを実現することが可能である。その場合、回路チップ250は、画素チップ140と回路チップ150との間に配置されてもよいし、回路チップ150を挟んで画素チップ140とは反対側に配置されてもよい。また、イメージセンサ100を4層以上の積層構造とした場合には、回路チップ150及び250は、2層目以降のどの層に配置されてもよい。
1.12 作用・効果
以上のように、第1の実施形態によれば、光の入射方向にRGB画素10の光電変換部PD1とIR画素20の光電変換部PD2とが配置される。それにより、RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
以上のように、第1の実施形態によれば、光の入射方向にRGB画素10の光電変換部PD1とIR画素20の光電変換部PD2とが配置される。それにより、RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
また、一部の例では、同じ単位画素110におけるRGB画素10及びIR画素20から同時又は略同時に画素信号を読み出すことが可能であるため、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することも可能となる。
2.第2の実施形態
次に、第2の実施形態について図面を参照して詳細に説明する。なお、以下の説明では、上述した実施形態と同様の構成については、それらを引用することで、重複する説明を省略する。
次に、第2の実施形態について図面を参照して詳細に説明する。なお、以下の説明では、上述した実施形態と同様の構成については、それらを引用することで、重複する説明を省略する。
上述した第1の実施形態では、1つのRGB画素10に対して1つのIR画素20が対応付けられている場合を例に挙げた。これに対し、第2の実施形態では、1つのIR画素20に対して複数のRGB画素10が対応付けられている場合を例に挙げる。
2.1 画素アレイ部の構成例
まず、本実施形態に係る画素アレイ部101の構成例について説明する。なお、ここでは、第1の実施形態と同様に、単位画素310が、RGB三原色のカラー画像を取得するためのRGB画素と、赤外(IR)光のモノクロ画像を取得するためのIR画素とを含む場合を例示に挙げる。また、RGB画素10は、例えば、ベイヤー配列に従って配列しているものとする。
まず、本実施形態に係る画素アレイ部101の構成例について説明する。なお、ここでは、第1の実施形態と同様に、単位画素310が、RGB三原色のカラー画像を取得するためのRGB画素と、赤外(IR)光のモノクロ画像を取得するためのIR画素とを含む場合を例示に挙げる。また、RGB画素10は、例えば、ベイヤー配列に従って配列しているものとする。
図37は、本実施形態に係る画素アレイ部の概略構成例を示す模式図である。図37に示すように、画素アレイ部101は、2行2列に配列した4つのRGB画素10に対して1つのIR画素20が光の入射方向に配置された構造を備える単位画素310が2次元格子状に配列した構成を備える。すなわち、本実施形態では、4つのRGB画素10に対して1つのIR画素20が、単位画素310の配列方向(平面方向)に対して垂直方向に位置されており、入射光の光路における上流側に位置する4つのRGB画素10を透過した光が、これら4つのRGB画素10の下流側に位置する1つのIR画素20に入射するように構成されている。したがって、本実施形態では、4つのRGB画素10で構成されたベイヤー配列の単位配列とIR画素20との入射光の光軸が一致又は略一致している。
2.2 単位画素の回路構成例
図38は、本実施形態に係る単位画素の概略構成例を示す回路図である。なお、図38では、第1の実施形態において図6を用いて説明した第2の変形例に係る単位画素110-2をベースとしているが、これに限定されず、単位画素110~110-3のいずれをベースとすることも可能である。
図38は、本実施形態に係る単位画素の概略構成例を示す回路図である。なお、図38では、第1の実施形態において図6を用いて説明した第2の変形例に係る単位画素110-2をベースとしているが、これに限定されず、単位画素110~110-3のいずれをベースとすることも可能である。
図38に示すように、単位画素310は、複数のRGB画素10-1~10-N(図37では、Nは4)と、1つのIR画素20とを備える。このように、1つの単位画素310が複数のRGB画素10を備える場合、第1の実施形態において図7を用いて説明した第3の変形例のように、複数のRGB画素10で1つの画素回路(リセットトランジスタ12、浮遊拡散領域FD1、増幅トランジスタ13及び選択トランジスタ14)を共有することが可能である(画素共有)。そこで、本実施形態では、複数のRGB画素10-1~10-Nが、リセットトランジスタ12、浮遊拡散領域FD1、増幅トランジスタ13及び選択トランジスタ14よりなる画素回路を共有する。すなわち、本実施形態では、共通の浮遊拡散領域FD1に複数の光電変換部PD1及び転送ゲート11が接続されている。
2.3 単位画素の断面構造例
図39は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、本説明では、図37と同様に、各単位画素310が2行2列に配列した4つのRGB画素10と、1つのIR画素20とから構成されている場合を例に挙げる。また、以下の説明では、図8と同様に、単位画素310における光電変換部PD1及びPD2が形成された半導体チップに着目してその断面構造例を説明する。さらに、以下の説明において、第1の実施形態において図8を用いて説明したイメージセンサ100の断面構造と同様の構造については、それらを引用することで、重複する説明を省略する。
図39は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、本説明では、図37と同様に、各単位画素310が2行2列に配列した4つのRGB画素10と、1つのIR画素20とから構成されている場合を例に挙げる。また、以下の説明では、図8と同様に、単位画素310における光電変換部PD1及びPD2が形成された半導体チップに着目してその断面構造例を説明する。さらに、以下の説明において、第1の実施形態において図8を用いて説明したイメージセンサ100の断面構造と同様の構造については、それらを引用することで、重複する説明を省略する。
図39に示すように、本実施形態では、図8に例示した断面構造と同様の断面構造において、オンチップレンズ51と、カラーフィルタ31と、蓄積電極37とが、2行2列の4つ(ただし、図39では4つのうちの2つが示されている)に分割され、それにより、4つのRGB画素10が構成されている。なお、各単位画素310における4つのRGB画素10は、ベイヤー配列の基本配列を構成していてよい。
2.4 平面構造例
図40は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。なお、図40において、(A)~(D)は、半導体基板50の素子形成面と平行な面の平面レイアウト例を示している。
図40は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。なお、図40において、(A)~(D)は、半導体基板50の素子形成面と平行な面の平面レイアウト例を示している。
図40の(A)~(D)に示すように、本実施形態では、1つの単位画素310に対して、4つのオンチップレンズ51と、4つのカラーフィルタ31と、4つの蓄積電極37と、1つの光電変換部PD2とが設けられている。なお、本説明において、1つの蓄積電極37は1つのRGB画素10に相当し、1つの光電変換部PD2は1つのIR画素20に相当する。
このように、1つの単位画素110において、4つのRGB画素10よりなるベイヤー配列の基本配列と1つのIR画素20とを入射光の進行方向に沿って配列させることで、各RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
2.5 オンチップレンズの変形例
上述した第2の実施形態では、1つのRGB画素10に対して1つのオンチップレンズ51を設けた場合を例示したが、これに限定されず、複数のRGB画素10に対して1つのオンチップレンズを設けることも可能である。図41は、第2の実施形態のオンチップレンズの変形例に係る画素アレイ部の各層の平面レイアウト例を示す図であり、図40と同様に、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。
上述した第2の実施形態では、1つのRGB画素10に対して1つのオンチップレンズ51を設けた場合を例示したが、これに限定されず、複数のRGB画素10に対して1つのオンチップレンズを設けることも可能である。図41は、第2の実施形態のオンチップレンズの変形例に係る画素アレイ部の各層の平面レイアウト例を示す図であり、図40と同様に、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。
図41に示すオンチップレンズの変形例では、(A)に示すように、複数の単位画素310のうちの一部の単位画素310において行方向に配列する2つのオンチップレンズ51が、2つのRGB画素10に跨る2×1画素の1つのオンチップレンズ351に置き換えられている。また、図41の(B)に示すように、オンチップレンズ351を共有する2つのRGB画素10には、同じ波長成分を選択的に透過させるカラーフィルタ31が設けられる。図41の(B)に示す例では、左上の単位画素310において、本来ベイヤー配列における青色(B)の波長成分を選択的に透過させるカラーフィルタ31bが緑色(G)の波長成分を選択的に透過させるカラーフィルタ31gに置き換えられ、これにより、オンチップレンズ351を共有する2つのRGB画素10のカラーフィルタ31がカラーフィルタ31gに統一されている。
なお、このようにカラーフィルタ31が置き換えられたRGB画素10については、ベイヤー配列に従って本来検出すべき波長成分の画素値が、例えば、周囲の画素の画素値から補間されてよい。この画素補間には、線形補間など、種々の手法が用いられてよい。
また、オンチップレンズの変形例では、行方向に並ぶ2つのオンチップレンズ51が共通化された場合を例示するが、これに限定されず、列方向に並ぶ2つのオンチップレンズ51が共通化された構成や、1つの単位画素310に含まれる4つのオンチップレンズ51の全てが1つのオンチップレンズに置き換えられた構成など、種々変形することも可能である。その場合、オンチップレンズを共有するRGB画素10のカラーフィルタ31には、同じ波長成分を選択的に透過させるカラーフィルタ31が用いられてよい。
さらに、隣接するRGB画素10間でのオンチップレンズ51の共有化は、第2の実施形態に限られず、第1の実施形態に対しても適用することが可能である。
2.6 カラーフィルタ配列の変形例
また、上述した実施形態及びその変形例では、カラーフィルタ31のフィルタ配列として、ベイヤー配列を例示したが、これに限定されない。例えば、X-Trans(登録商標)CMOSセンサで採用されている3×3画素のカラーフィルタ配列や、4×4画素のクアッドベイヤー配列(クワドラ配列ともいう)や、ベイヤー配列にホワイトRGBカラーフィルタを組み合わせた4×4画素のカラーフィルタ配列(ホワイトRGB配列ともいう)など、種々のフィルタ配列が用いられてよい。
また、上述した実施形態及びその変形例では、カラーフィルタ31のフィルタ配列として、ベイヤー配列を例示したが、これに限定されない。例えば、X-Trans(登録商標)CMOSセンサで採用されている3×3画素のカラーフィルタ配列や、4×4画素のクアッドベイヤー配列(クワドラ配列ともいう)や、ベイヤー配列にホワイトRGBカラーフィルタを組み合わせた4×4画素のカラーフィルタ配列(ホワイトRGB配列ともいう)など、種々のフィルタ配列が用いられてよい。
図42は、第2の実施形態のカラーフィルタ配列の変形例に係る画素アレイ部の各層の平面レイアウト例を示す図であり、図40及び図41と同様に、(A)はオンチップレンズ51の平面レイアウト例を示し、(B)はカラーフィルタ31の平面レイアウト例を示し、(C)は蓄積電極37の平面レイアウト例を示し、(D)は光電変換部PD2の平面レイアウト例を示している。
図42に示すカラーフィルタ配列の変形例では、(B)に示すように、カラーフィルタ配列として、2×2画素のベイヤー配列における個々のカラーフィルタ31が2×2画素に分割された、全体で4×4画素のクワドラ配列が例示されている。このようなクワドラ配列では、図42の(A)に示すように、隣接する2つのRGB画素10でオンチップレンズ51を共通化した場合でも、(B)に示すように、これらのRGB画素10におけるカラーフィルタ31が元々揃っているため、カラーフィルタ31の配列に変更を加える必要がなく、そのため、画素補間を行う必要も存在しない。
2.7 作用・効果
以上のように、第2の実施形態によれば、光の入射方向に4つのRGB画素10の4つの光電変換部PD1と1つのIR画素20の1つの光電変換部PD2とが配置される。そのような構成の場合でも、第1の実施形態と同様に、各RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
以上のように、第2の実施形態によれば、光の入射方向に4つのRGB画素10の4つの光電変換部PD1と1つのIR画素20の1つの光電変換部PD2とが配置される。そのような構成の場合でも、第1の実施形態と同様に、各RGB画素10とIR画素20との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
また、第1の実施形態と同様に、同じ単位画素110におけるRGB画素10及びIR画素20から同時又は略同時に画素信号を読み出すことも可能であるため、RGB画素10から得られるカラー画像とIR画素20から得られるモノクロ画像(IR画像)との時間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報(カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することも可能となる。
その他の構成、動作及び効果は、上述した第1の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
3.移動体への応用例
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図43は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図43に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(Interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図43の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図44は、撮像部12031の設置位置の例を示す図である。
図44では、撮像部12031として、撮像部12101、12102、12103、12104、12105を有する。
撮像部12101、12102、12103、12104、12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102、12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図44には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。具体的には、図44に例示する撮像部12101、12102、12103、12104、12105等として、車両12100に搭載されてよい。撮像部12101、12102、12103、12104、12105等に本開示に係る技術を適用することにより、異なるセンサにより取得された情報(例えば、カラー画像及びモノクロ画像)を統合的に処理することで得られた結果の精度を向上することが可能となる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
第1波長帯の光を検出する第1センサと、
前記第1波長帯とは異なる第2波長帯の光を検出する第2センサと、
を備え、
前記第1センサは、入射光における前記第1波長帯の光を検出する第1画素を備え、
前記第2センサは、前記入射光のうちの前記第1画素を透過した前記第2波長帯の光を検出する第2画素を備える
固体撮像装置。
(2)
前記第1画素は、前記第1波長帯の光を光電変換する第1光電変換部を備え、
前記第2画素は、前記第2波長帯の光を光電変換する第2光電変換部を備え、
前記第2光電変換部は、前記第1光電変換部における前記第1波長帯の光の入射面と反対側の面側に配置されている
前記(1)に記載の固体撮像装置。
(3)
前記第1画素及び前記第2画素を備える第1チップと、
前記第1画素及び前記第2画素を駆動する駆動部と、前記第1画素及び前記第2画素から画素信号を読み出す読出し部とを備える第2チップと、
を備え、
前記第1チップと前記第2チップとは、互いに接合されることで構成された積層チップである
前記(2)に記載の固体撮像装置。
(4)
前記第1チップは、前記第1光電変換部及び前記第2光電変換部を備える第3チップと、前記第1光電変換部に接続された第1画素回路及び前記第2光電変換部に接続された第2画素回路を備える第4チップとを接合することで構成された積層チップである
前記(3)に記載の固体撮像装置。
(5)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(6)
前記第1駆動部と前記第2駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
前記(5)に記載の固体撮像装置。
(7)
前記第1読出し部及び前記第2読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
前記(5)に記載の固体撮像装置。
(8)
前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部をさらに備える
前記(5)に記載の固体撮像装置。
(9)
前記第1駆動部と前記第2駆動部と前記第3駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
前記(8)に記載の固体撮像装置。
(10)
前記第1駆動部から前記第3駆動部のうちの2つは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域であって前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と隣接する前記領域に配置され、
前記第1駆動部から前記第3駆動部のうちの残りの1つは、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された領域を挟んで前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と反対側の領域に配置される
前記(8)に記載の固体撮像装置。
(11)
前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給し、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(12)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
前記(3)又は(4)に記載の固体撮像装置。
(13)
前記読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
前記(12)に記載の固体撮像装置。
(14)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、
複数の前記第1画素の一部が生成した第1画素信号を読み出す第1読出し部と、
前記複数の第1画素の残りが生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(15)
前記複数の第1画素のうちの前記一部は、前記第1チップにおいて第3方向に延在する第1信号線を介して前記第1読出し部に接続され、前記残りは、前記第3方向とは反対方向の第4方向に延在する第2信号線を介して前記第2読出し部に接続される
前記(14)に記載の固体撮像装置。
(16)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
前記(3)又は(4)に記載の固体撮像装置。
(17)
前記駆動部から出力された制御信号を前記第1画素に供給する第1駆動線は、前記第1チップにおいて第1方向に延在し、
前記駆動部から出力された制御信号を前記第2画素に供給する第2駆動線は、前記第1チップにおいて前記第1方向と直行する第2方向に延在する
前記(3)~(16)の何れか1つに記載の固体撮像装置。
(18)
前記第1センサは、前記第2センサにおける1つの前記第2画素に対して複数の前記第1画素を備える
前記(1)~(17)の何れか1つに記載の固体撮像装置。
(19)
前記読出し部から出力されたデータを保持するフレームメモリを備える第5チップをさらに備え、
前記第5チップは、前記第1チップと前記第2チップとの間、又は、前記第2チップを挟んで前記第1チップと反対側に接合されている
前記(3)又は(4)に記載の固体撮像装置。
(20)
前記(1)~(19)の何れか1つに記載の固体撮像装置と、
前記第1センサによって取得されて前記固体撮像装置から出力された第1画像データと、前記第2センサによって取得されて前記固体撮像装置から出力された第2画像データとを処理するプロセッサと、
を備える電子機器。
(1)
第1波長帯の光を検出する第1センサと、
前記第1波長帯とは異なる第2波長帯の光を検出する第2センサと、
を備え、
前記第1センサは、入射光における前記第1波長帯の光を検出する第1画素を備え、
前記第2センサは、前記入射光のうちの前記第1画素を透過した前記第2波長帯の光を検出する第2画素を備える
固体撮像装置。
(2)
前記第1画素は、前記第1波長帯の光を光電変換する第1光電変換部を備え、
前記第2画素は、前記第2波長帯の光を光電変換する第2光電変換部を備え、
前記第2光電変換部は、前記第1光電変換部における前記第1波長帯の光の入射面と反対側の面側に配置されている
前記(1)に記載の固体撮像装置。
(3)
前記第1画素及び前記第2画素を備える第1チップと、
前記第1画素及び前記第2画素を駆動する駆動部と、前記第1画素及び前記第2画素から画素信号を読み出す読出し部とを備える第2チップと、
を備え、
前記第1チップと前記第2チップとは、互いに接合されることで構成された積層チップである
前記(2)に記載の固体撮像装置。
(4)
前記第1チップは、前記第1光電変換部及び前記第2光電変換部を備える第3チップと、前記第1光電変換部に接続された第1画素回路及び前記第2光電変換部に接続された第2画素回路を備える第4チップとを接合することで構成された積層チップである
前記(3)に記載の固体撮像装置。
(5)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(6)
前記第1駆動部と前記第2駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
前記(5)に記載の固体撮像装置。
(7)
前記第1読出し部及び前記第2読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
前記(5)に記載の固体撮像装置。
(8)
前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部をさらに備える
前記(5)に記載の固体撮像装置。
(9)
前記第1駆動部と前記第2駆動部と前記第3駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
前記(8)に記載の固体撮像装置。
(10)
前記第1駆動部から前記第3駆動部のうちの2つは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域であって前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と隣接する前記領域に配置され、
前記第1駆動部から前記第3駆動部のうちの残りの1つは、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された領域を挟んで前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と反対側の領域に配置される
前記(8)に記載の固体撮像装置。
(11)
前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給し、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(12)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
前記(3)又は(4)に記載の固体撮像装置。
(13)
前記読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
前記(12)に記載の固体撮像装置。
(14)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、
複数の前記第1画素の一部が生成した第1画素信号を読み出す第1読出し部と、
前記複数の第1画素の残りが生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
前記(3)又は(4)に記載の固体撮像装置。
(15)
前記複数の第1画素のうちの前記一部は、前記第1チップにおいて第3方向に延在する第1信号線を介して前記第1読出し部に接続され、前記残りは、前記第3方向とは反対方向の第4方向に延在する第2信号線を介して前記第2読出し部に接続される
前記(14)に記載の固体撮像装置。
(16)
前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
前記(3)又は(4)に記載の固体撮像装置。
(17)
前記駆動部から出力された制御信号を前記第1画素に供給する第1駆動線は、前記第1チップにおいて第1方向に延在し、
前記駆動部から出力された制御信号を前記第2画素に供給する第2駆動線は、前記第1チップにおいて前記第1方向と直行する第2方向に延在する
前記(3)~(16)の何れか1つに記載の固体撮像装置。
(18)
前記第1センサは、前記第2センサにおける1つの前記第2画素に対して複数の前記第1画素を備える
前記(1)~(17)の何れか1つに記載の固体撮像装置。
(19)
前記読出し部から出力されたデータを保持するフレームメモリを備える第5チップをさらに備え、
前記第5チップは、前記第1チップと前記第2チップとの間、又は、前記第2チップを挟んで前記第1チップと反対側に接合されている
前記(3)又は(4)に記載の固体撮像装置。
(20)
前記(1)~(19)の何れか1つに記載の固体撮像装置と、
前記第1センサによって取得されて前記固体撮像装置から出力された第1画像データと、前記第2センサによって取得されて前記固体撮像装置から出力された第2画像データとを処理するプロセッサと、
を備える電子機器。
1 電子機器
2 撮像レンズ
3 記憶部
4 プロセッサ
10、10-1~10-N、10A、10B RGB画素
11 転送ゲート
12、22 リセットトランジスタ
13、23 増幅トランジスタ
14、24 選択トランジスタ
20、20-1~20-N、20A、20B IR画素
25 排出トランジスタ
31、31r、31g、31b カラーフィルタ
32 封止膜
33 透明電極
34 光電変換膜
35 半導体層
36 読出し電極
37 蓄積電極
41 IRフィルタ
42 pウェル領域
43 p型半導体領域
44 n型半導体領域
45 縦型トランジスタ
50 半導体基板
51、351 オンチップレンズ
52 平坦化膜
53 絶縁層
54 画素分離部
55 固定電荷膜
56 層間絶縁膜
61~68 配線
100 固体撮像装置(イメージセンサ)
101 画素アレイ部
102 画素駆動回路
103 信号処理回路
103A AD変換回路
104 カラム駆動回路
105 システム制御部
108 データ処理部
109 データ格納部
110、110-1~110-3、310 単位画素
110A 受光部
110B 画素回路
131、132、133 スイッチ回路
140 画素チップ
141、141A、141B、151、251 接続部
150、250 回路チップ
160 RGB駆動回路
161、171、201 TG駆動部
162、172、202 RST駆動部
164、174、204 SEL駆動部
170 IR駆動回路
175、205 OFG駆動部
181 RGB信号処理回路
182 RGBデータ処理部
191 IR信号処理回路
192 IRデータ処理部
200 共通駆動回路
252 フレームメモリ
210 共通信号処理回路
FD1、FD2 浮遊拡散領域
LD 画素駆動線
LD1 RGB駆動線
LD2 IR駆動線
LD3 共通駆動線
LD3a、LD3b 駆動線
PD1、PD2 光電変換部
SL1、SL2 信号線
VSL、VSL1、VSL2、VSL3 垂直信号線
2 撮像レンズ
3 記憶部
4 プロセッサ
10、10-1~10-N、10A、10B RGB画素
11 転送ゲート
12、22 リセットトランジスタ
13、23 増幅トランジスタ
14、24 選択トランジスタ
20、20-1~20-N、20A、20B IR画素
25 排出トランジスタ
31、31r、31g、31b カラーフィルタ
32 封止膜
33 透明電極
34 光電変換膜
35 半導体層
36 読出し電極
37 蓄積電極
41 IRフィルタ
42 pウェル領域
43 p型半導体領域
44 n型半導体領域
45 縦型トランジスタ
50 半導体基板
51、351 オンチップレンズ
52 平坦化膜
53 絶縁層
54 画素分離部
55 固定電荷膜
56 層間絶縁膜
61~68 配線
100 固体撮像装置(イメージセンサ)
101 画素アレイ部
102 画素駆動回路
103 信号処理回路
103A AD変換回路
104 カラム駆動回路
105 システム制御部
108 データ処理部
109 データ格納部
110、110-1~110-3、310 単位画素
110A 受光部
110B 画素回路
131、132、133 スイッチ回路
140 画素チップ
141、141A、141B、151、251 接続部
150、250 回路チップ
160 RGB駆動回路
161、171、201 TG駆動部
162、172、202 RST駆動部
164、174、204 SEL駆動部
170 IR駆動回路
175、205 OFG駆動部
181 RGB信号処理回路
182 RGBデータ処理部
191 IR信号処理回路
192 IRデータ処理部
200 共通駆動回路
252 フレームメモリ
210 共通信号処理回路
FD1、FD2 浮遊拡散領域
LD 画素駆動線
LD1 RGB駆動線
LD2 IR駆動線
LD3 共通駆動線
LD3a、LD3b 駆動線
PD1、PD2 光電変換部
SL1、SL2 信号線
VSL、VSL1、VSL2、VSL3 垂直信号線
Claims (20)
- 第1波長帯の光を検出する第1センサと、
前記第1波長帯とは異なる第2波長帯の光を検出する第2センサと、
を備え、
前記第1センサは、入射光における前記第1波長帯の光を検出する第1画素を備え、
前記第2センサは、前記入射光のうちの前記第1画素を透過した前記第2波長帯の光を検出する第2画素を備える
固体撮像装置。 - 前記第1画素は、前記第1波長帯の光を光電変換する第1光電変換部を備え、
前記第2画素は、前記第2波長帯の光を光電変換する第2光電変換部を備え、
前記第2光電変換部は、前記第1光電変換部における前記第1波長帯の光の入射面と反対側の面側に配置されている
請求項1に記載の固体撮像装置。 - 前記第1画素及び前記第2画素を備える第1チップと、
前記第1画素及び前記第2画素を駆動する駆動部と、前記第1画素及び前記第2画素から画素信号を読み出す読出し部とを備える第2チップと、
を備え、
前記第1チップと前記第2チップとは、互いに接合されることで構成された積層チップである
請求項2に記載の固体撮像装置。 - 前記第1チップは、前記第1光電変換部及び前記第2光電変換部を備える第3チップと、前記第1光電変換部に接続された第1画素回路及び前記第2光電変換部に接続された第2画素回路を備える第4チップとを接合することで構成された積層チップである
請求項3に記載の固体撮像装置。 - 前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
請求項3に記載の固体撮像装置。 - 前記第1駆動部と前記第2駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
請求項5に記載の固体撮像装置。 - 前記第1読出し部及び前記第2読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
請求項5に記載の固体撮像装置。 - 前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部をさらに備える
請求項5に記載の固体撮像装置。 - 前記第1駆動部と前記第2駆動部と前記第3駆動部とは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域に配置される
請求項8に記載の固体撮像装置。 - 前記第1駆動部から前記第3駆動部のうちの2つは、前記第2チップにおける隣接する領域に配置され、
前記第1読出し部と前記第2読出し部とは、前記第2チップにおける隣接する領域であって前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と隣接する前記領域に配置され、
前記第1駆動部から前記第3駆動部のうちの残りの1つは、前記第2チップにおける前記第1読出し部及び前記第2読出し部が配置された領域を挟んで前記第1駆動部から前記第3駆動部のうちの前記2つが配置された前記領域と反対側の領域に配置される
請求項8に記載の固体撮像装置。 - 前記駆動部は、前記第1画素及び前記第2画素に共通の制御信号を供給し、
前記読出し部は、
前記第1画素が生成した第1画素信号を読み出す第1読出し部と、
前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
請求項3に記載の固体撮像装置。 - 前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
請求項3に記載の固体撮像装置。 - 前記読出し部は、前記第2チップにおける中央寄りの隣接する領域に配置され、
前記第1駆動部及び前記第2駆動部は、前記第2チップにおける前記読出し部が配置された前記領域を挟む2つの領域に分かれて配置される
請求項12に記載の固体撮像装置。 - 前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、
複数の前記第1画素の一部が生成した第1画素信号を読み出す第1読出し部と、
前記複数の第1画素の残りが生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す第2読出し部と、
を含む
請求項3に記載の固体撮像装置。 - 前記複数の第1画素のうちの前記一部は、前記第1チップにおいて第3方向に延在する第1信号線を介して前記第1読出し部に接続され、前記残りは、前記第3方向とは反対方向の第4方向に延在する第2信号線を介して前記第2読出し部に接続される
請求項14に記載の固体撮像装置。 - 前記駆動部は、
前記第1画素に制御信号を供給する第1駆動部と、
前記第2画素に制御信号を供給する第2駆動部と、
前記第1画素及び前記第2画素に共通の制御信号を供給する第3駆動部と、
を含み、
前記読出し部は、前記第1画素が生成した第1画素信号及び前記第2画素が生成した第2画素信号を読み出す
請求項3に記載の固体撮像装置。 - 前記駆動部から出力された制御信号を前記第1画素に供給する第1駆動線は、前記第1チップにおいて第1方向に延在し、
前記駆動部から出力された制御信号を前記第2画素に供給する第2駆動線は、前記第1チップにおいて前記第1方向と直行する第2方向に延在する
請求項3に記載の固体撮像装置。 - 前記第1センサは、前記第2センサにおける1つの前記第2画素に対して複数の前記第1画素を備える
請求項1に記載の固体撮像装置。 - 前記読出し部から出力されたデータを保持するフレームメモリを備える第5チップをさらに備え、
前記第5チップは、前記第1チップと前記第2チップとの間、又は、前記第2チップを挟んで前記第1チップと反対側に接合されている
請求項3に記載の固体撮像装置。 - 請求項1に記載の固体撮像装置と、
前記第1センサによって取得されて前記固体撮像装置から出力された第1画像データと、前記第2センサによって取得されて前記固体撮像装置から出力された第2画像データとを処理するプロセッサと、
を備える電子機器。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020155715A JP2022049487A (ja) | 2020-09-16 | 2020-09-16 | 固体撮像装置及び電子機器 |
CN202180051009.3A CN115943639A (zh) | 2020-09-16 | 2021-09-02 | 固态成像装置和电子设备 |
KR1020237006234A KR20230069909A (ko) | 2020-09-16 | 2021-09-02 | 고체 촬상 장치 및 전자 기기 |
DE112021004903.8T DE112021004903T5 (de) | 2020-09-16 | 2021-09-02 | Solid-state-bildgebungsvorrichtung und elektronische einrichtung |
US18/017,526 US12035063B2 (en) | 2020-09-16 | 2021-09-02 | Solid-state imaging device and electronic apparatus |
EP21869186.3A EP4216279A4 (en) | 2020-09-16 | 2021-09-02 | SOLID STATE IMAGING DEVICE AND ELECTRONIC DEVICE |
PCT/JP2021/032248 WO2022059499A1 (ja) | 2020-09-16 | 2021-09-02 | 固体撮像装置及び電子機器 |
TW110133541A TW202215839A (zh) | 2020-09-16 | 2021-09-09 | 固態攝像裝置及電子機器 |
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