JP2022049487A - 固体撮像装置及び電子機器 - Google Patents

Abstract

【課題】異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上する。【解決手段】実施形態に係る固体撮像装置は、第１波長帯の光を検出する第１センサと、前記第１波長帯とは異なる第２波長帯の光を検出する第２センサとを備え、前記第１センサは、入射光における前記第１波長帯の光を検出する第１画素を備え、前記第２センサは、前記入射光のうちの前記第１画素を透過した前記第２波長帯の光を検出する第２画素を備える。【選択図】図３

Description

本開示は、固体撮像装置及び電子機器に関する。

近年、自動車やロボットなど移動体の自律化やＩｏＴ（Internet of Things）等の普及に伴い、複数種類のセンサで取得された情報を統合的に処理するセンサフュージョン技術の発展が強く求められている。例えば、特許文献１及び２には、可視光を検出するイメージセンサと赤外光を検出するイメージセンサとを用いて、可視光のカラー画像と赤外光のモノクロ画像とを取得する技術が開示されている。

特開２０２０－２１８５５号公報 特開２０１８－１２５８４８号公報

しかしながら、従来では、異なるセンサにより取得された情報の間で同時性や同軸性が確保されていないため、これらの情報を統合的に処理することで得られた結果の精度が低下してしまう可能性があった。例えば、カラー画像を取得するイメージセンサと、モノクロ画像を取得するイメージセンサとに別々のセンサチップが用いられる場合、カラー画像とモノクロ画像との間に空間的なズレが発生し、それにより、処理結果の精度が低下してしまう場合が存在した。また、例えば、カラー画像を取得するイメージセンサと、モノクロ画像を取得するイメージセンサとが異なるタイミングで駆動される場合、カラー画像とモノクロ画像との間に時間的なズレが発生し、それにより、処理結果の精度が低下してしまう場合が存在した。

そこで本開示は、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能な固体撮像装置及び電子機器を提案する。

上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第１波長帯の光を検出する第１センサと、前記第１波長帯とは異なる第２波長帯の光を検出する第２センサとを備え、前記第１センサは、入射光における前記第１波長帯の光を検出する第１画素を備え、前記第２センサは、前記入射光のうちの前記第１画素を透過した前記第２波長帯の光を検出する第２画素を備える。

第１の実施形態に係るイメージセンサを搭載した電子機器の概略構成例を示すブロック図である。 第１の実施形態に係るＣＭＯＳ型のイメージセンサの概略構成例を示すブロック図である。 第１の実施形態に係る単位画素の概略構成例を示す模式図である。 第１の実施形態に係る単位画素の概略構成例を示す回路図である。 第１の実施形態の第１の変形例に係る単位画素の概略構成例を示す回路図である。 第１の実施形態の第２の変形例に係る単位画素の概略構成例を示す回路図である。 第１の実施形態の第３の変形例に係る単位画素の概略構成例を示す回路図である。 第１の実施形態に係るイメージセンサの断面構造例を示す断面図である。 第１の実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図である。 第１の実施形態に係るＲＧＢ画素に対する画素駆動線の配線例を示す平面図である。 第１の実施形態に係るＩＲ画素に対する画素駆動線の配線例を示す平面図である。 第１の実施形態に係るイメージセンサの積層構造例を示す図である。 第１の実施形態の第１例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第１例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第２例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第２例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第３例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第３例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第４例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第４例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第５例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第５例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第６例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第６例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第７例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第７例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第８例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第８例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第９例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第９例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第１０例に係る画素チップの平面レイアウト例を示す図である。 第１の実施形態の第１０例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第１１例に係る上層画素チップの平面レイアウト例を示す図である。 第１の実施形態の第１１例に係る下層画素チップの平面レイアウト例を示す図である。 第１の実施形態の第１１例に係る回路チップの平面レイアウト例を示す図である。 第１の実施形態の第１１例の変形例に係る回路チップの平面レイアウト例を示す図である。 第２の実施形態に係る単位画素の概略構成例を示す模式図である。 第２の実施形態に係る単位画素の概略構成例を示す回路図である。 第２の実施形態に係るイメージセンサの断面構造例を示す断面図である。 第２の実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図である。 第２の実施形態のオンチップレンズの変形例に係る画素アレイ部の各層の平面レイアウト例を示す図である。 第２の実施形態のカラーフィルタ配列の変形例に係る画素アレイ部の各層の平面レイアウト例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

また、以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１．１ 電子機器の構成例
１．２ イメージセンサの構成例
１．３ 画素アレイ部の構成例
１．４ 単位画素の回路構成例
１．５ 回路構成の変形例
１．５．１ 第１の変形例
１．５．２ 第２の変形例
１．５．３ 第３の変形例
１．６ 単位画素の断面構造例
１．７ 有機材料
１．８ 平面構造例
１．９ 画素駆動線の配線例
１．１０ イメージセンサの積層構造例
１．１１ 画素駆動及び読出し方式
１．１１．１ 第１例
１．１１．２ 第２例
１．１１．３ 第３例
１．１１．４ 第４例
１．１１．５ 第５例
１．１１．６ 第６例
１．１１．７ 第７例
１．１１．８ 第８例
１．１１．９ 第９例
１．１１．１０ 第１０例
１．１１．１１ 第１１例
１．１２ 作用・効果
２．第２の実施形態
２．１ 画素アレイ部の構成例
２．２ 単位画素の回路構成例
２．３ 単位画素の断面構造例
２．４ 平面構造例
２．５ オンチップレンズの変形例
２．６ カラーフィルタ配列の変形例
２．７ 作用・効果
３．移動体への応用例

１．第１の実施形態
まず、第１の実施形態に係る固体撮像装置（以下、イメージセンサという）及び電子機器について、図面を参照して詳細に説明する。なお、本実施形態では、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型のイメージセンサに本実施形態に係る技術を適用した場合を例示するが、これに限定されず、例えば、ＣＣＤ（Charge-Coupled Device）型のイメージセンサやＴｏＦ（Time-of-Flight）センサやＥＶＳ（Event Vision Sensor）など、光電変換素子を備える種々のセンサに本実施形態に係る技術を適用することが可能である。

１．１ 電子機器の構成例
図１は、第１の実施形態に係るイメージセンサを搭載した電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１は、例えば、撮像レンズ２と、イメージセンサ１００と、記憶部３と、プロセッサ４とを備える。

撮像レンズ２は、入射光を集光してその像をイメージセンサ１００の受光面に結像する光学系の一例である。受光面とは、イメージセンサ１００における光電変換素子が配列する面であってよい。イメージセンサ１００は、入射光を光電変換して画像データを生成する。また、イメージセンサ１００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。

記憶部３は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、イメージセンサ１００から入力された画像データ等を記録する。

プロセッサ４は、例えば、ＣＰＵ（Central Processing Unit）等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、ＧＰＵ（Graphics Processing Unit）やベースバンドプロセッサなどが含まれ得る。プロセッサ４は、イメージセンサ１００から入力された画像データや記憶部３から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。

また、プロセッサ４は、後述するＲＧＢ画素１０から読み出されたカラー画像と、ＩＲ画素２０から読み出されたモノクロ画像（ＩＲ画像）とを統合的に処理することで、測距処理や認識処理などの種々の処理を実行し得る。

１．２ イメージセンサの構成例
図２は、第１の実施形態に係るＣＭＯＳ型のイメージセンサの概略構成例を示すブロック図である。

本実施形態に係るイメージセンサ１００は、例えば、画素アレイ部１０１が形成された半導体チップと、周辺回路が形成された半導体チップとが積層されたスタック構造を有する。周辺回路には、例えば、画素駆動回路１０２、信号処理回路１０３、カラム駆動回路１０４及びシステム制御部１０５が含まれ得る。

イメージセンサ１００は更に、データ処理部１０８及びデータ格納部１０９を備えている。データ処理部１０８及びデータ格納部１０９は、周辺回路と同じ半導体チップに設けられてもよいし、別の半導体チップに設けられてもよい。

画素アレイ部１０１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）１１０が行方向及び列方向に、すなわち、行列状に２次元格子状に配置された構成を有する。ここで、行方向とは画素行の画素の配列方向（図面中、横方向）をいい、列方向とは画素列の画素の配列方向（図面中、縦方向）をいう。単位画素の具体的な回路構成や画素構造の詳細については後述する。

画素アレイ部１０１では、行列状の画素配列に対し、画素行ごとに画素駆動線ＬＤが行方向に沿って配線され、画素列ごとに垂直信号線ＶＳＬが列方向に沿って配線されている。画素駆動線ＬＤは、画素から信号を読み出す際の駆動を行うための制御信号を伝送する。図２では、画素駆動線ＬＤが１本ずつの配線として示されているが、１本ずつに限られるものではない。画素駆動線ＬＤの一端は、画素駆動回路１０２の各行に対応した出力端に接続されている。

画素駆動回路１０２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１０１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、画素駆動回路１０２は、当該画素駆動回路１０２を制御するシステム制御部１０５と共に、画素アレイ部１０１の各画素の動作を制御する駆動部を構成している。この画素駆動回路１０２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系との２つの走査系を備えている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１０１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系で不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応している。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の蓄積期間（露光期間ともいう）となる。

画素駆動回路１０２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線ＶＳＬの各々を通して信号処理回路１０３に入力される。信号処理回路１０３は、画素アレイ部１０１の画素列ごとに、選択行の各画素から垂直信号線ＶＳＬを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、信号処理回路１０３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。信号処理回路１０３は、その他にも、例えば、ＡＤ（アナログ－デジタル）変換機能を備え、光電変換素子から読み出され得たアナログの画素信号をデジタル信号に変換して出力する。

カラム駆動回路１０４は、シフトレジスタやアドレスデコーダなどによって構成され、信号処理回路１０３の画素列に対応する読出し回路（以下、画素回路という）を順番に選択する。このカラム駆動回路１０４による選択走査により、信号処理回路１０３において画素回路ごとに信号処理された画素信号が順番に出力される。

システム制御部１０５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、画素駆動回路１０２、信号処理回路１０３、及び、カラム駆動回路１０４などの駆動制御を行う。

データ処理部１０８は、少なくとも演算処理機能を有し、信号処理回路１０３から出力される画像信号に対して演算処理等の種々の信号処理を行う。データ格納部１０９は、データ処理部１０８での信号処理にあたって、その処理に必要なデータを一時的に格納する。

なお、データ処理部１０８から出力された画像データは、例えば、イメージセンサ１００を搭載する電子機器１におけるプロセッサ４等において所定の処理が実行されたり、所定のネットワークを介して外部へ送信されたりしてもよい。

１．３ 画素アレイ部の構成例
次に、画素アレイ部１０１の構成例について説明する。なお、ここでは、単位画素１１０が、ＲＧＢ三原色のカラー画像を取得するためのＲＧＢ画素と、赤外（ＩＲ）光のモノクロ画像を取得するためのＩＲ画素とを含む場合を例示に挙げる。例えば、ＲＧＢ画素は、特許請求の範囲における第１画素の一例に相当し得、ＩＲ画素は、特許請求の範囲における第２画素の一例に相当し得、ＲＧＢ画素を含むセンサは、特許請求の範囲における第１センサの一例に相当し得、ＩＲ画素を含むセンサは、特許請求の範囲における第２センサの一例に相当し得る。また、ＲＧＢ三原色を含む可視光は、例えば、特許請求の範囲における第１波長帯の光の一例に相当し得、ＩＲ光は、例えば、特許請求の範囲における第２波長帯の光の一例に相当し得る。

また、図３及び以下では、ＲＧＢ三原色を構成する各色成分の光を透過させるカラーフィルタ３１ｒ、３１ｇ又は３１ｂを区別しない場合、その符号が３１とされている。

図３は、本実施形態に係る画素アレイ部の概略構成例を示す模式図である。図３に示すように、画素アレイ部１０１は、ＲＧＢ画素１０とＩＲ画素２０とからなる単位画素１１０が光の入射方向に沿って配列した構造を備える単位画素１１０が２次元格子状に配列した構成を備える。すなわち、本実施形態では、ＲＧＢ画素１０とＩＲ画素２０とが単位画素１１０の配列方向（平面方向）に対して垂直方向に位置されており、入射光の光路における上流側に位置するＲＧＢ画素１０を透過した光が、このＲＧＢ画素１０の下流側に位置するＩＲ画素２０に入射するように構成されている。このような構成によれば、ＲＧＢ画素１０の光電変換部ＰＤ１における入射光の入射面と反対側の面側にＩＲ画素２０の光電変換部ＰＤ２が配置される。それにより、本実施形態では、光の入射方向に沿って配列するＲＧＢ画素１０とＩＲ画素２０との入射光の光軸が一致又は略一致している。

なお、本実施形態では、ＲＧＢ画素１０を構成する光電変換部ＰＤ１を有機材料で構成し、ＩＲ画素２０を構成する光電変換部ＰＤ２をシリコンなどの半導体材料で構成する場合を例示するが、これに限定されるものではない。例えば、光電変換部ＰＤ１と光電変換部ＰＤ２との両方が半導体材料で構成されてもよいし、光電変換部ＰＤ１と光電変換部ＰＤ２との両方が有機材料で構成されてもよいし、光電変換部ＰＤ１が半導体材料で構成され、光電変換部ＰＤ２が有機材料で構成されてもよい。若しくは、光電変換部ＰＤ１と光電変換部ＰＤ２との少なくとも一方が有機材料及び半導体材料とは異なる光電変換材料で構成されてもよい。

１．４ 単位画素の回路構成例
次に、単位画素１１０の回路構成例について説明する。図４は、本実施形態に係る単位画素の概略構成例を示す回路図である。図４に示すように、単位画素１１０は、ＲＧＢ画素１０と、ＩＲ画素２０とを１つずつ備える。

（ＲＧＢ画素１０）
ＲＧＢ画素１０は、例えば、光電変換部ＰＤ１と、転送ゲート１１と、浮遊拡散領域ＦＤ１と、リセットトランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４とを備える。

選択トランジスタ１４のゲートには、画素駆動線ＬＤに含まれる選択制御線が接続され、リセットトランジスタ１２のゲートには、画素駆動線ＬＤに含まれるリセット制御線が接続され、転送ゲート１１の後述する蓄積電極（図８の蓄積電極３７参照）には、画素駆動線ＬＤに含まれる転送制御線が接続される。また、増幅トランジスタ１３のドレインには、信号処理回路１０３に一端が接続される垂直信号線ＶＳＬ１が選択トランジスタ１４を介して接続される。

以下の説明において、リセットトランジスタ１２、増幅トランジスタ１３及び選択トランジスタ１４は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域ＦＤ１及び／又は転送ゲート１１が含まれてもよい。

光電変換部ＰＤ１は、例えば有機材料で構成され、入射した光を光電変換する。転送ゲート１１は、光電変換部ＰＤ１に発生した電荷を転送する。浮遊拡散領域ＦＤ１は、転送ゲート１１が転送した電荷を蓄積する。増幅トランジスタ１３は、浮遊拡散領域ＦＤ１に蓄積された電荷に応じた電圧値の画素信号を垂直信号線ＶＳＬ１に出現させる。リセットトランジスタ１２は、浮遊拡散領域ＦＤ１に蓄積された電荷を放出する。選択トランジスタ１４は、読出し対象のＲＧＢ画素１０を選択する。

光電変換部ＰＤ１のアノードは、接地されており、カソ－ドは、転送ゲート１１に接続される。転送ゲート１１は、その詳細については後述において図８を用いて説明するが、例えば、蓄積電極３７と読出し電極３６とを備える。露光時には、光電変換部ＰＤ１に発生した電荷を蓄積電極３７の近傍の半導体層３５に集めるための電圧が、転送制御線を介して蓄積電極３７に印加される。読出し時には、蓄積電極３７の近傍の半導体層３５に集められた電荷を読出し電極３６を介して流出させるための電圧が、転送制御線を介して蓄積電極３７に印加される。

読出し電極３６を介して流出した電荷は、読出し電極３６と、リセットトランジスタ１２のソースと、増幅トランジスタ１３のゲートとを接続する配線構造によって構成される浮遊拡散領域ＦＤ１に蓄積される。なお、リセットトランジスタ１２のドレインは、例えば、電源電圧ＶＤＤや電源電圧ＶＤＤよりも低いリセット電圧が供給される電源線に接続されてもよい。

増幅トランジスタ１３のソースは、例えば、不図示の定電流回路等を介して電源線に接続されてよい。増幅トランジスタ１３のドレインは、選択トランジスタ１４のソースに接続され、選択トランジスタ１４のドレインは、垂直信号線ＶＳＬ１に接続される。

浮遊拡散領域ＦＤ１は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域ＦＤ１は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域ＦＤ１は、転送ゲート１１のドレインとリセットトランジスタ１２のソースと増幅トランジスタ１３のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。

垂直信号線ＶＳＬ１は、信号処理回路１０３においてカラム毎（すなわち、垂直信号線ＶＳＬ１毎）に設けられたＡＤ（Analog-to-Digital）変換回路１０３Ａに接続される。ＡＤ変換回路１０３Ａは、例えば、比較器とカウンタとを備え、外部の基準電圧生成回路（ＤＡＣ（Digital-to-Analog Converter））から入力されたシングルスロープやランプ形状等の基準電圧と、垂直信号線ＶＳＬ１に出現した画素信号とを比較することで、アナログの画素信号をデジタルの画素信号に変換する。なお、ＡＤ変換回路１０３Ａは、例えば、ＣＤＳ（Correlated Double Sampling）回路などを備え、ｋＴＣノイズ等を低減可能に構成されていてもよい。

（ＩＲ画素２０）
ＩＲ画素２０は、例えば、光電変換部ＰＤ２と、転送トランジスタ２１と、浮遊拡散領域ＦＤ２と、リセットトランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、排出トランジスタ２５とを備える。すなわち、ＩＲ画素２０では、ＲＧＢ画素１０における転送ゲート１１が転送トランジスタ２１に置き換えられるとともに、排出トランジスタ２５が追加されている。

転送トランジスタ２１に対する浮遊拡散領域ＦＤ２、リセットトランジスタ２２及び増幅トランジスタ２３の接続関係は、ＲＧＢ画素１０における転送ゲート１１に対する浮遊拡散領域ＦＤ１、リセットトランジスタ１２及び増幅トランジスタ１３の接続関係と同様であってよい。また、増幅トランジスタ２３と選択トランジスタ２４と垂直信号線ＶＳＬ２との接続関係も、ＲＧＢ画素１０における増幅トランジスタ１３と選択トランジスタ１４と垂直信号線ＶＳＬ１との接続関係と同様であってよい。

転送トランジスタ２１のソースは、例えば、光電変換部ＰＤ２のカソードに接続され、ドレインは浮遊拡散領域ＦＤ２に接続される。また、転送トランジスタ２１のゲートには、画素駆動線ＬＤに含まれる転送制御線が接続される。

排出トランジスタ２５のソースは、例えば、光電変換部ＰＤ２のカソードに接続され、ドレインは、電源電圧ＶＤＤや電源電圧ＶＤＤよりも低いリセット電圧が供給される電源線に接続されてよい。また、排出トランジスタ２５のゲートには、画素駆動線ＬＤに含まれる排出制御線が接続される。

以下の説明において、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域ＦＤ２、転送トランジスタ２１及び排出トランジスタ２５のうちの１つ以上が含まれてもよい。

光電変換部ＰＤ２は、例えば半導体材料で構成され、入射した光を光電変換する。転送トランジスタ２１は、光電変換部ＰＤ２に発生した電荷を転送する。浮遊拡散領域ＦＤ２は、転送トランジスタ２１が転送した電荷を蓄積する。増幅トランジスタ２３は、浮遊拡散領域ＦＤ２に蓄積された電荷に応じた電圧値の画素信号を垂直信号線ＶＳＬ２に出現させる。リセットトランジスタ２２は、浮遊拡散領域ＦＤ２に蓄積された電荷を放出する。選択トランジスタ２４は、読出し対象のＩＲ画素２０を選択する。

光電変換部ＰＤ２のアノードは、接地されており、カソ－ドは、転送トランジスタ２１に接続される。転送トランジスタ２１のドレインは、リセットトランジスタ２２のソースおよび増幅トランジスタ２３のゲートに接続されており、これらを接続する配線構造が、浮遊拡散層ＦＤ２を構成する。光電変換部ＰＤ２から転送トランジスタ２１を介して流出した電荷は、浮遊拡散領域ＦＤ２に蓄積される。

浮遊拡散領域ＦＤ２は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域ＦＤ２は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域ＦＤ２は、転送トランジスタ２１のドレインとリセットトランジスタ２２のソースと増幅トランジスタ２３のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。

排出トランジスタ２５は、光電変換部ＰＤ２に蓄積された電荷を排出して、光電変換部ＰＤ２をリセットする際にオン状態とされる。それにより、光電変換部ＰＤ２に蓄積された電荷が排出トランジスタ２５を介して電源線へ流出し、光電変換部ＰＤ２が露光されていない状態にリセットされる。

垂直信号線ＶＳＬ２は、垂直信号線ＶＳＬ１と同様、信号処理回路１０３においてカラム毎（すなわち、垂直信号線ＶＳＬ２毎）に設けられたＡＤ変換回路１０３Ｂに接続される。ＡＤ変換回路１０３Ｂは、ＡＤ変換回路１０３Ａと同様の構成であってよい。

１．５ 回路構成の変形例
続いて、図４に示す単位画素１１０の回路構成の変形例について、いくつか例を挙げて説明する。

１．５．１ 第１の変形例
図５は、本実施形態の第１の変形例に係る単位画素の概略構成例を示す回路図である。図５に示すように、単位画素１１０－１は、図４に示す単位画素１１０と同様の構成において、垂直信号線ＶＳＬ１及びＶＳＬ２が共通のＡＤ変換回路１０３Ａに接続されるように構成されている。そこで、第１の変形例では、ＡＤ変換回路１０３Ａに接続される垂直信号線を、垂直信号線ＶＳＬ１及びＶＳＬ２のいずれかに切り替えるスイッチ回路１３１が設けられる。スイッチ回路１３１は、例えば、ＲＧＢ画素１０及び／又はＩＲ画素２０の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路１０３が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路１３１を制御する制御信号は、画素駆動回路１０２から供給されてもよいし、カラム駆動回路１０４から供給されてもよいし、他の構成（例えば図１におけるプロセッサ４等）から供給されてもよい。

このような構成によれば、信号処理回路１０３の回路規模を縮小することが可能となるため、面積効率の向上によるイメージセンサ１００の小型化や高解像度化等が可能となる。

１．５．２ 第２の変形例
図６は、本実施形態の第２の変形例に係る単位画素の概略構成例を示す回路図である。図６に示すように、単位画素１１０－２は、図４に示す単位画素１１０と同様の構成において、垂直信号線ＶＳＬ１及びＶＳＬ２それぞれを２つのＡＤ変換回路１０３Ａ及び１０３Ｂのうちのいずれかに接続できるように構成されている。そこで、第２の変形例では、ＡＤ変換回路１０３Ａに接続される垂直信号線を垂直信号線ＶＳＬ１及びＶＳＬ２のいずれかに切り替えるスイッチ回路１３２と、ＡＤ変換回路１０３Ｂに接続される垂直信号線を垂直信号線ＶＳＬ１及びＶＳＬ２のいずれかに切り替えるスイッチ回路１３３とが設けられる。スイッチ回路１３２及び１３３は、例えば、ＲＧＢ画素１０及び／又はＩＲ画素２０の画素回路と同じ半導体基板に設けられてもよいし、信号処理回路１０３が配置された半導体基板に設けられてもよいし、これらとは異なる半導体基板に設けられてもよい。また、スイッチ回路１３２及び１３３を制御する制御信号は、画素駆動回路１０２から供給されてもよいし、カラム駆動回路１０４から供給されてもよいし、他の構成（例えば図１におけるプロセッサ４等）から供給されてもよい。

このような構成によれば、カラム毎に使用するＡＤ変換回路１０３Ａ及び１０３Ｂを選択することが可能となるため、例えばストリーキングなどのノイズ発生による画質低下を抑制することが可能となる。

１．５．３ 第３の変形例
図７は、本実施形態の第３の変形例に係る単位画素の概略構成例を示す回路図である。図７に示すように、単位画素１１０－３は、ＲＧＢ画素１０に関し、図６に示す単位画素１１０－２と同様の構成において、複数のＲＧＢ画素１０－１～１０－Ｎ（Ｎは２以上の整数）で、浮遊拡散領域ＦＤ１、リセットトランジスタ１２、増幅トランジスタ１３及び選択トランジスタ１４を共有する、いわゆる画素共有の回路構造を備える。また、単位画素１１０－３は、ＩＲ画素２０に関しても同様に、図６に示す単位画素１１０－２と同様の構成において、複数のＩＲ画素２０－１～２０－Ｎで、浮遊拡散領域ＦＤ２、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４を共有する、いわゆる画素共有の回路構造を備える。なお、ＲＧＢ画素１０－１～１０－Ｎの数と、ＩＲ画素２０－１～２０－Ｎの数とは、必ずしも一致していなくてもよい。

このような構成とすることで、ＨＤＲ（High Dynamic Range）での読出しとＬＤＲ（Low Dynamic Range）での読出しとを状況に応じて切り替えることが可能となるため、低照度時や高照度時における画質の劣化を抑制することが可能となる。なお、本説明では、図６を用いて説明した第２の変形例をベースとした場合を例示したが、これに限定されず、図４や図５に示された単位画素１１０及び単位画素１１０－１をベースとすることも可能である。

１．６ 単位画素の断面構造例
次に、図８を参照して、第１の実施形態に係るイメージセンサ１００の断面構造例を説明する。図８は、第１の実施形態に係るイメージセンサの断面構造例を示す断面図である。ここでは、単位画素１１０における光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。

また、以下の説明では、光の入射面が半導体基板５０の裏面側（素子形成面と反対側）である、いわゆる裏面照射型の断面構造を例示するが、これに限定されず、光の入射面が半導体基板５０の表面側（素子形成面側）である、いわゆる表面照射型の断面構造であってもよい。さらに、本説明では、ＲＧＢ画素１０の光電変換部ＰＤ１に有機材料が用いられた場合を例示するが、上述したように、光電変換部ＰＤ１及びＰＤ２それぞれの光電変換材料には、有機材料及び半導体材料（無機材料ともいう）のうちの一方若しくは両方が用いられてよい。

なお、光電変換部ＰＤ１の光電変換材料及び光電変換部ＰＤ２の光電変換材料の両方に半導体材料を用いる場合、イメージセンサ１００は、光電変換部ＰＤ１と光電変換部ＰＤ２とが同一の半導体基板５０に作り込まれた断面構造を有してもよいし、光電変換部ＰＤ１が作り込まれた半導体基板と光電変換部ＰＤ２が作り込まれた半導体基板とが貼り合わされた断面構造を有してもよいし、光電変換部ＰＤ１及びＰＤ２のうちの一方が半導体基板５０に作り込まれ、他方が半導体基板５０の裏面又は表面上に形成された半導体層に作り込まれた断面構造を有してもよい。

図８に示すように、本実施形態では、半導体基板５０にＩＲ画素２０の光電変換部ＰＤ２が形成され、半導体基板５０の裏面側（素子形成面と反対側）の面上に、ＲＧＢ画素の光電変換部ＰＤ１が設けられた構造を備える。なお、図８では、説明の都合上、半導体基板５０の裏面が紙面中上側に位置し、表面が下側に位置している。

半導体基板５０には、例えば、シリコン（Ｓｉ）などの半導体材料が用いられてよい。ただし、これに限定されず、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等の化合物半導体を含む種々の半導体材料が用いられてよい。

（ＲＧＢ画素１０）
ＲＧＢ画素１０の光電変換部ＰＤ１は、絶縁層５３を挟んで、半導体基板５０の裏面側に設けられている。光電変換部ＰＤ１は、例えば、有機材料により構成された光電変換膜３４と、光電変換膜３４を挟むように配置された透明電極３３及び半導体層３５とを備える。光電変換膜３４に対して紙面中上側（以降、紙面中上側を上面側とし、下側を下面側とする）に設けられた透明電極３３は、例えば、光電変換部ＰＤ１のアノードとして機能し、下面側に設けられた半導体層３５は、光電変換部ＰＤ１のカソードとして機能する。

カソードとして機能する半導体層３５は、絶縁層５３中に形成された読出し電極３６に電気的に接続される。読出し電極３６は、絶縁層５３及び半導体基板５０を貫通する配線６１、６２、６３及び６４に接続することで、半導体基板５０の表面（下面）側にまで電気的に引き出されている。なお、図８には示されていないが、配線６４は、図４に示す浮遊拡散領域ＦＤ１に電気的に接続されている。

カソードとして機能する半導体層３５の下面側には、絶縁層５３を挟んで蓄積電極３７が併設される。図８には示されていないが、蓄積電極３７は、画素駆動線ＬＤにおける転送制御線に接続されており、上述したように、露光時には、光電変換部ＰＤ１に発生した電荷を蓄積電極３７の近傍の半導体層３５に集めるための電圧が印加され、読出し時には、蓄積電極３７の近傍の半導体層３５に集められた電荷を読出し電極３６を介して流出させるための電圧が印加される。

読出し電極３６及び蓄積電極３７は、透明電極３３と同様に、透明な導電膜であってよい。透明電極３３並びに読出し電極３６及び蓄積電極３７には、例えば、酸化インジウムスズ（ＩＴＯ）や酸化亜鉛（ＩＺＯ）などの透明導電膜が用いられてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る導電膜であれば、種々の導電膜が使用されてよい。

また、半導体層３５には、例えば、ＩＧＺＯなどの透明な半導体層が用いられてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る半導体層であれば、種々の半導体層が使用されてよい。

さらに、絶縁層５３は、例えば、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）などの絶縁膜が使用されてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る絶縁膜であれば、種々の絶縁膜が使用されてよい。

アノードとして機能する透明電極３３の上面側には、封止膜３２を挟んでカラーフィルタ３１が設けられる。封止膜３２は、例えば、窒化シリコン（ＳｉＮ）などの絶縁材料で構成され、透明電極３３からアルミニウム（Ａｌ）やチタニウム（Ｔｉ）などの原子が拡散することを防止するために、これらの原子を含み得る。

カラーフィルタ３１の配列については後述において説明するが、例えば、１つのＲＧＢ画素１０に対しては、特定の波長成分の光を選択的に透過させるカラーフィルタ３１が設けられる。ただし、色情報を取得するＲＧＢ画素１０の代わりに輝度情報を取得するモノクロ画素を設ける場合には、カラーフィルタ３１が省略されてもよい。

（ＩＲ画素２０）
ＩＲ画素２０の光電変換部ＰＤ２は、例えば、半導体基板５０におけるｐウェル領域４２に形成されたｐ型半導体領域４３と、ｐ型半導体領域４３の中央付近に形成されたｎ型半導体領域４４とを備える。ｎ型半導体領域４４は、例えば、光電変換により発生した電荷（電子）を蓄積する電荷蓄積領域として機能し、ｐ型半導体領域４３は、光電変換により発生した電荷をｎ型半導体領域４４内に集めるための電位勾配を形成する領域として機能する。

光電変換部ＰＤ２の光入射面側には、例えば、ＩＲ光を選択的に透過させるＩＲフィルタ４１が配置される。ＩＲフィルタ４１は、例えば、半導体基板５０の裏面側に設けられた絶縁層５３内に配置されてよい。ＩＲフィルタ４１を光電変換部ＰＤ２の光入射面に配置することで、光電変換部ＰＤ２への可視光の入射を抑制することが可能となるため、可視光に対するＩＲ光のＳ／Ｎ比を改善することができる。それにより、ＩＲ光のより正確な検出結果を得ることが可能となる。

半導体基板５０の光入射面には、入射光（本例ではＩＲ光）の反射を抑制するために、例えば、微細な凹凸構造が設けられている。この凹凸構造は、いわゆるモスアイ構造と称される構造であってもよいし、モスアイ構造とはサイズやピッチが異なる凹凸構造であってもよい。

半導体基板５０の表面（紙面中下面）側、すなわち、素子形成面側には、転送トランジスタ２１として機能する縦型トランジスタ４５と、電荷蓄積部として機能する浮遊拡散領域ＦＤ２とが設けられる。縦型トランジスタ４５のゲート電極は、半導体基板５０の表面からｎ型半導体領域４４にまで達しており、層間絶縁膜５６に形成された配線６５及び６６（画素駆動線ＬＤの転送制御線の一部）を介して画素駆動回路１０２に接続されている。

縦型トランジスタ４５を介して流出した電荷は、浮遊拡散領域ＦＤ２に蓄積される。浮遊拡散領域ＦＤ２は、層間絶縁膜５６に形成された配線６７及び６８を介して、リセットトランジスタ２２のソース及び増幅トランジスタ２３のゲートに接続される。なお、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４は、半導体基板５０の素子形成面に設けられてもよいし、半導体基板５０とは異なる半導体基板に設けられてもよい。

なお、図８には、１つの光電変換部ＰＤ２に対して２つの縦型トランジスタ４５（転送トランジスタ２１）が設けられた場合が例示されているが、これに限定されず、１つの縦型トランジスタ４５が設けられてもよいし、３以上の縦型トランジスタ４５が設けられてもよい。同様に、１つの光電変換部ＰＤ２に対して２つの浮遊拡散領域ＦＤ２が設けられた場合が例示されているが、これに限定されず、１つの浮遊拡散領域ＦＤ２が設けられてもよいし、３以上の浮遊拡散領域ＦＤ２が設けられてもよい。

（画素分離構造）
半導体基板５０には、複数の単位画素１１０の間を電気的に分離する画素分離部５４が設けられており、この画素分離部５４で区画された各領域内に、光電変換部ＰＤ２が設けられる。例えば、半導体基板５０の裏面（図中上面）側からイメージセンサ１００を見た場合、画素分離部５４は、例えば、複数の単位画素１１０の間に介在する格子形状を有しており、各光電変換部ＰＤ２は、この画素分離部５４で区画された各領域内に形成されている。

画素分離部５４には、例えば、タングステン（Ｗ）やアルミニウム（Ａｌ）などの光を反射する反射膜が用いられてもよい。それにより、光電変換部ＰＤ２内に進入した入射光を画素分離部５４で反射させることが可能となるため、光電変換部ＰＤ２内での入射光の光路長を長くすることが可能となる。加えて、画素分離部５４を光反射構造とすることで、隣接画素への光の漏れ込みを低減することが可能となるため、画質や測距精度等をより向上させることも可能となる。なお、画素分離部５４を光反射構造とする構成は、反射膜を用いる構成に限定されず、例えば、画素分離部５４に半導体基板５０とは異なる屈折率の材料を用いることでも実現することができる。

半導体基板５０と画素分離部５４との間には、例えば、固定電荷膜５５が設けられる。固定電荷膜５５は、例えば、半導体基板５０との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜５５が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板１３８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。

固定電荷膜５５は、例えば、ハフニウム酸化膜（ＨｆＯ_２膜）で形成することができる。また、固定電荷膜５５は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。

なお、図８には、画素分離部５４が半導体基板５０の表面から裏面にまで達する、いわゆるＦＴＩ（Full Trench Isolation）構造を有する場合が例示されているが、これに限定されず、例えば、画素分離部５４が半導体基板５０の裏面又は表面から半導体基板５０の中腹付近まで形成された、いわゆるＤＴＩ（Deep Trench Isolation）構造など、種々の素子分離構造を採用することが可能である。

（瞳補正）
カラーフィルタ３１の上面上には、シリコン酸化膜やシリコン窒化膜などによる平坦化膜５２が設けられる。平坦化膜５２の上面上は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化され、この平坦化された上面上には、単位画素１１０ごとのオンチップレンズ５１が設けられる。各単位画素１１０のオンチップレンズ５１は、入射光を光電変換部ＰＤ１及びＰＤ２に集めるような曲率を備えている。なお、各単位画素１１０におけるオンチップレンズ５１、カラーフィルタ３１、ＩＲフィルタ４１、光電変換部ＰＤ２の位置関係は、例えば、画素アレイ部１０１の中心からの距離（像高）に応じて調節されていてもよい（瞳補正）。

また、図８に示す構造において、斜めに入射した光が隣接画素へ漏れ込むことを防止するための遮光膜が設けられてもよい。遮光膜は、半導体基板５０の内部に設けられた画素分離部５４の上方（入射光の光路における上流側）に位置し得る。ただし、瞳補正をする場合、遮光膜の位置は、例えば、画素アレイ部１０１の中心からの距離（像高）に応じて調節されていてもよい。このような遮光膜は、例えば、封止膜３２内や平坦化膜５２内に設けられてよい。また、遮光膜の材料には、例えば、アルミニウム（Ａｌ）やタングステン（Ｗ）などの遮光材料が用いられてよい。

１．７ 有機材料
第１の実施形態において、光電変換膜３４の材料に有機系半導体を用いる場合、光電変換膜３４の層構造は、以下のような構造とすることが可能である。ただし、積層構造の場合、その積層順は適宜入れ替えることが可能である。
（１）ｐ型有機半導体の単層構造
（２）ｎ型有機半導体の単層構造
（３－１）ｐ型有機半導体層／ｎ型有機半導体層の積層構造
（３－２）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）／ｎ型有機半導体層の積層構造
（３－３）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（３－４）ｎ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（４）ｐ型有機半導体とｐ型有機半導体との混合層（バルクヘテロ構造）

ここで、ｐ型有機半導体としては、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、ピレン誘導体、ペリレン誘導体、テトラセン誘導体、ペンタセン誘導体、キナクリドン誘導体、チオフェン誘導体、チエノチオフェン誘導体、ベンゾチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体、トリアリルアミン誘導体、カルバゾール誘導体、ペリレン誘導体、ピセン誘導体、クリセン誘導体、フルオランテン誘導体、フタロシアニン誘導体、サブフタロシアニン誘導体、サブポルフィラジン誘導体、複素環化合物を配位子とする金属錯体、ポリチオフェン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を挙げることができる。

ｎ型有機半導体としては、フラーレン及びフラーレン誘導体〈例えば、Ｃ６０や、Ｃ７０，Ｃ７４等のフラーレン（高次フラーレン、内包フラーレン等）又はフラーレン誘導体（例えば、フラーレンフッ化物やＰＣＢＭフラーレン化合物、フラーレン多量体等）〉、ｐ型有機半導体よりもＨＯＭＯ及びＬＵＭＯが大きい（深い）有機半導体、透明な無機金属酸化物を挙げることができる。

ｎ型有機半導体として、具体的には、窒素原子、酸素原子、硫黄原子を含有する複素環化合物、例えば、ピリジン誘導体、ピラジン誘導体、ピリミジン誘導体、トリアジン誘導体、キノリン誘導体、キノキサリン誘導体、イソキノリン誘導体、アクリジン誘導体、フェナジン誘導体、フェナントロリン誘導体、テトラゾール誘導体、ピラゾール誘導体、イミダゾール誘導体、チアゾール誘導体、オキサゾール誘導体、イミダゾール誘導体、ベンズイミダゾール誘導体、ベンゾトリアゾール誘導体、ベンズオキサゾール誘導体、ベンズオキサゾール誘導体、カルバゾール誘導体、ベンゾフラン誘導体、ジベンゾフラン誘導体、サブポルフィラジン誘導体、ポリフェニレンビニレン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を分子骨格の一部に有する有機分子、有機金属錯体やサブフタロシアニン誘導体を挙げることができる。

フラーレン誘導体に含まれる基等として、ハロゲン原子；直鎖、分岐若しくは環状のアルキル基若しくはフェニル基；直鎖若しくは縮環した芳香族化合物を有する基；ハロゲン化物を有する基；パーシャルフルオロアルキル基；パーフルオロアルキル基；シリルアルキル基；シリルアルコキシ基；アリールシリル基；アリールスルファニル基；アルキルスルファニル基；アリールスルホニル基；アルキルスルホニル基；アリールスルフィド基；アルキルスルフィド基；アミノ基；アルキルアミノ基；アリールアミノ基；ヒドロキシ基；アルコキシ基；アシルアミノ基；アシルオキシ基；カルボニル基；カルボキシ基；カルボキソアミド基；カルボアルコキシ基；アシル基；スルホニル基；シアノ基；ニトロ基；カルコゲン化物を有する基；ホスフィン基；ホスホン基；これらの誘導体を挙げることができる。

以上のような有機系材料から構成された光電変換膜３４の膜厚としては、次の値に限定されるものではないが、例えば、１×１０^－８ｍ（メートル）乃至５×１０^－７ｍ、好ましくは、２．５×１０^－８ｍ乃至３×１０^－７ｍ、より好ましくは、２．５×１０^－８ｍ乃至２×１０^－７ｍ、一層好ましくは、１×１０^－７ｍ乃至１．８×１０^－７ｍを例示することができる。尚、有機半導体は、ｐ型、ｎ型と分類されることが多いが、ｐ型とは正孔を輸送し易いという意味であり、ｎ型とは電子を輸送し易いという意味であり、無機半導体のように熱励起の多数キャリアとして正孔又は電子を有しているという解釈に限定されるものではない。

緑色の波長の光を光電変換する光電変換膜３４を構成する材料としては、例えば、ローダミン系色素、メラシアニン系色素、キナクリドン誘導体、サブフタロシアニン系色素（サブフタロシアニン誘導体）等を挙げることができる。

また、青色の光を光電変換する光電変換膜３４を構成する材料としては、例えば、クマリン酸色素、トリス－８－ヒドリキシキノリアルミニウム（Ａｌｑ３）、メラシアニン系色素等を挙げることができる。

さらに、赤色の光を光電変換する光電変換膜３４を構成する材料としては、例えば、フタロシアニン系色素、サブフタロシアニン系色素（サブフタロシアニン誘導体）を挙げることができる。

さらにまた、光電変換膜３４としては、紫外域から赤色域にかけて略全ての可視光に対して感光するパンクロマチックな感光性有機光電変換膜を用いることも可能である。

１．８ 平面構造例
次に、本実施形態に係る画素アレイ部の平面構造例について説明する。図９は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、（Ａ）はオンチップレンズ５１の平面レイアウト例を示し、（Ｂ）はカラーフィルタ３１の平面レイアウト例を示し、（Ｃ）は蓄積電極３７の平面レイアウト例を示し、（Ｄ）は光電変換部ＰＤ２の平面レイアウト例を示している。なお、図９において、（Ａ）～（Ｄ）は、半導体基板５０の素子形成面と平行な面の平面レイアウト例を示している。また、本説明では、赤色（Ｒ）の波長成分を選択的に検出する画素（以下、Ｒ画素１０ｒという）と、緑色（Ｇ）の波長成分を選択的に検出する画素（以下、Ｇ画素１０ｇという）と、青色（Ｂ）の波長成分の光を選択的に検出する画素（以下、Ｂ画素１０ｂという）とより構成された２×２画素のベイヤー配列を単位配列とする場合を例示する。

図９の（Ａ）～（Ｄ）に示すように、本実施形態では、１つの単位画素１１０に対して、オンチップレンズ５１と、カラーフィルタ３１と、蓄積電極３７と、光電変換部ＰＤ２とが１つずつ設けられている。なお、本説明において、１つの蓄積電極３７は１つのＲＧＢ画素１０に相当し、１つの光電変換部ＰＤ２は１つのＩＲ画素２０に相当する。

このように、１つの単位画素１１０において、１つのＲＧＢ画素１０と１つのＩＲ画素２０とを入射光の進行方向に沿って配列させることで、ＲＧＢ画素１０とＩＲ画素２０との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

１．９ 画素駆動線の配線例
次に、単位画素１１０と画素駆動回路１０２とを接続する画素駆動線ＬＤの配線例について説明する。図１０は、本実施形態に係るＲＧＢ画素に対する画素駆動線の配線例を示す平面図であり、図１１は、本実施形態に係るＩＲ画素に対する画素駆動線の配線例を示す平面図である。

図１０及び図１１に示すように、本実施形態に係る画素駆動回路１０２は、ＲＧＢ画素１０を駆動するＲＧＢ駆動回路１６０と、ＩＲ画素２０を駆動するＩＲ駆動回路１７０とを備える。ＲＧＢ駆動回路１６０とＲＧＢ画素１０の転送ゲート１１、リセットトランジスタ１２及び選択トランジスタ１４とを接続するＲＧＢ駆動線ＬＤ１と、ＩＲ駆動回路１７０とＩＲ画素２０の転送トランジスタ２１、リセットトランジスタ２２、選択トランジスタ２４及び排出トランジスタ２５とを接続するＩＲ駆動線ＬＤ２とは、例えば、直行するように配線されてもよい。ただし、これに限定されず、ＲＧＢ駆動線ＬＤ１とＩＲ駆動線ＬＤ２とは、平行に配線されてもよい。その場合、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とは、各種制御信号を、画素アレイ部１０１に対して同一の側から供給してもよいし、異なる側から供給してもよい。

１．１０ イメージセンサの積層構造例
図１２は、本実施形態に係るイメージセンサの積層構造例を示す図である。図１２に示すように、イメージセンサ１００は、画素チップ１４０と回路チップ１５０とが上下に積層された構造を備える。画素チップ１４０は、例えば、ＲＧＢ画素１０及びＩＲ画素２０を含む単位画素１１０が配列する画素アレイ部１０１を備える半導体チップであり、回路チップ１５０は、例えば、図３に示す画素回路が配列する半導体チップである。例えば、画素チップ１４０は、特許請求の範囲における第１チップの一例に相当し得、回路チップは、特許請求の範囲における第２チップの一例に相当し得る。

画素チップ１４０と回路チップ１５０との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。

また、画素チップ１４０と回路チップ１５０とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、画素チップ１４０に設けられたＴＳＶと画素チップ１４０から回路チップ１５０にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、画素チップ１４０から回路チップ１５０まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。

ただし、画素チップ１４０と回路チップ１５０との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続されてもよい。

１．１１ 画素駆動及び読出し方式
次に、ＲＧＢ画素１０及びＩＲ画素の駆動方式及び読出し方式について、イメージセンサ１００を構成する各半導体チップ（画素チップ１４０及び回路チップ１５０）のレイアウト例とともに、いくつか例を挙げて説明する。なお、以下では、説明の簡略化のため、図２に示す構成におけるカラム駆動回路１０４、システム制御部１０５及びデータ格納部１０９等を省略する。省略された各構成は、画素チップ１４０に設けられてもよいし、回路チップ１５０に設けられてもよいし、これらとは異なる半導体チップに設けられてもよい。また、以下の説明で使用する図面において、＃ｎ（ｎは１以上の整数）は、画素駆動線ＬＤ及び垂直信号線ＶＳＬの図面を跨いだ接続関係を示している。さらに、以下の説明において、特に説明されていない構成、動作及び効果は、他の例と同様であってよい。

また、以下の説明において、例えば、ＲＧＢ画素１０に対する駆動系は、特許請求の範囲における第１駆動系の一例に相当し得、ＩＲ画素２０に対する駆動系は、特許請求の範囲における第２駆動系の一例に相当し得、ＲＧＢ画素１０に対する読出し系は、特許請求の範囲における第１読出し部の一例に相当し得、ＩＲ画素２０に対する読出し系は、特許請求の範囲における第２読出し部の一例に相当し得る。

１．１１．１ 第１例
第１例では、ＲＧＢ画素１０に対する駆動系とＩＲ画素２０に対する駆動系とが別々に設けられ、且つ、ＲＧＢ画素１０に対する読出し系とＩＲ画素２０に対する読出し系とが別々に設けられた場合について説明する。図１３及び図１４は、第１例に係るレイアウト例を示す平面図であり、図１３は、画素チップ１４０の平面レイアウト例を示し、図１４は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図１３に示すように、第１例では、画素チップ１４０は、画素アレイ部１０１の各単位画素１１０に対し、ＲＧＢ画素１０用のＲＧＢ駆動線ＬＤ１と、ＩＲ画素２０用のＩＲ駆動線ＬＤ２とが別々に配線されたレイアウトを有する。ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２は、図１３のように行方向に延在していてもよいし、列方向に延在していてもよい。また、ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。例えば、ＲＧＢ駆動線ＬＤ１が紙面中右側から横方向（行方向）に延在し、ＩＲ駆動線ＬＤ２が紙面中上側から縦方向（列方向）に延在していてもよい。

また、各単位画素１１０において、ＲＧＢ画素１０は、垂直信号線ＶＳＬ１に接続され、ＩＲ画素２０は、垂直信号線ＶＳＬ１とは異なる垂直信号線ＶＳＬ２に接続される。垂直信号線ＶＳＬ１及びＶＳＬ２は、図１３のように列方向に延在していてもよいし、行方向に延在していてもよい。また、垂直信号線ＶＳＬ１及びＶＳＬ２は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。

（回路チップ１５０）
図１４に示すように、第１例では、図１に示す画素駆動回路１０２が、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とから構成されている。また、信号処理回路１０３が、ＲＧＢ信号処理回路１８１とＩＲ信号処理回路１９１とから構成され、データ処理部１０８が、ＲＧＢデータ処理部１８２とＩＲデータ処理部１９２とから構成されている。

ＲＧＢ駆動回路１６０は、ＲＧＢ駆動線ＬＤ１を介して画素チップ１４０における各単位画素１１０のＲＧＢ画素１０に接続される。ＩＲ駆動回路１７０は、ＩＲ駆動線ＬＤ２を介して画素チップ１４０における各単位画素１１０のＩＲ画素２０に接続される。

ＲＧＢ駆動回路１６０は、転送ゲート１１に転送制御信号を供給するＴＧ駆動部１６１と、リセットトランジスタ１２にリセット制御信号を供給するＲＳＴ駆動部１６２と、選択トランジスタ１４に選択制御信号を供給するＳＥＬ駆動部１６４とを含み、ＲＧＢ駆動線ＬＤ１を介してＲＧＢ画素１０に上記制御信号を供給することで、ＲＧＢ画素１０を駆動する。これにより、ＲＧＢ画素１０に接続された垂直信号線ＶＳＬ１に画素信号が出現する。

ＩＲ駆動回路１７０は、転送トランジスタ２１に転送制御信号を供給するＴＧ駆動部１７１と、リセットトランジスタ２２にリセット制御信号を供給するＲＳＴ駆動部１７２と、選択トランジスタ２４に選択制御信号を供給するＳＥＬ駆動部１７４と、排出トランジスタ２５に排出制御信号を供給するＯＦＧ駆動部１７５とを含み、ＩＲ駆動線ＬＤ２を介してＩＲ画素２０に上記制御信号を供給することで、ＩＲ画素２０を駆動する。これにより、ＩＲ画素２０に接続された垂直信号線ＶＳＬ２に画素信号が出現する。

ＲＧＢ信号処理回路１８１は、垂直信号線ＶＳＬ１に接続される。ＲＧＢ信号処理回路１８１は、垂直信号線ＶＳＬ１に出現した画素信号をデジタルの画素信号に変換することで、デジタルのカラー画像信号を生成する。

ＲＧＢデータ処理部１８２は、ＲＧＢ信号処理回路１８１から出力されたデジタルのカラー画像信号に対して、上述においてデータ処理部１０８の処理として説明した各種演算処理を実行し、その結果を例えばプロセッサ４へ出力する。

ＩＲ信号処理回路１９１は、垂直信号線ＶＳＬ２に接続される。ＩＲ信号処理回路１９１は、垂直信号線ＶＳＬ１に出現した画素信号をデジタルの画素信号に変換することで、デジタルのモノクロ画像信号を生成する。

ＩＲデータ処理部１９２は、ＩＲ信号処理回路１９１から出力されたデジタルのモノクロ画像信号に対して、上述においてデータ処理部１０８の処理として説明した各種演算処理を実行し、その結果を例えばプロセッサ４へ出力する。

このように、第１例では、ＲＧＢ画素１０を駆動するためのＲＧＢ駆動回路１６０と、ＩＲ画素２０を駆動するためのＩＲ駆動回路１７０とが、互いに独立した異なる駆動系を構成するとともに、ＲＧＢ画素１０から画素信号を読み出して各種処理を実行するＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２と、ＩＲ画素２０から画素信号を読み出して各種処理を実行するＩＲ信号処理回路１９１及びＩＲデータ処理部１９２とが、互いに独立した異なる読出し系を構成する。このような構成によれば、同じ単位画素１１０におけるＲＧＢ画素１０及びＩＲ画素２０から同時又は略同時に画素信号を読み出すことが可能となるため、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレを抑制することが可能となる。その結果、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

また、第１例では、駆動系を構成するＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０が、回路チップ１５０における片側（図１４では、中央から左よりの領域）に配置され、読出し系を構成するＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２と、ＩＲ信号処理回路１９１及びＩＲデータ処理部１９２とが、回路チップ１５０における他方の片側（図１４では、中央より右側の領域）に配置されている。このように、駆動系と読出し系とを別々にまとめるようなレイアウトとすることで、既存の回路チップのレイアウトをベースとすることが可能となるため、回路チップ１５０のレイアウト設計効率を向上することが可能となる。

１．１１．２ 第２例
第２例では、第１例と同様に、ＲＧＢ画素１０に対する駆動系とＩＲ画素２０に対する駆動系とが別々に設けられ、且つ、ＲＧＢ画素１０に対する読出し系とＩＲ画素２０に対する読出し系とが別々に設けられた場合について説明する。図１５及び図１６は、第２例に係るレイアウト例を示す平面図であり、図１５は、画素チップ１４０の平面レイアウト例を示し、図１６は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図１５に示すように、第２例に係る画素チップ１４０の平面レイアウトは、図１３に例示した第１例に係る画素チップ１４０の平面レイアウト例と同様であってよい。ただし、図１５では、画素チップ１４０に設けられた各種素子を回路チップ１５０側の素子に電気的に接続するための接続部１４１が示されている。また、図１５では、図面中、ＲＧＢ駆動線ＬＤ１が左端側の接続部１４１に接続され、ＩＲ駆動線ＬＤ２が右端側の接続部１４１に接続され、垂直信号線ＶＳＬ１が下側の接続部１４１に接続され、垂直信号線ＶＳＬ２が上側の接続部１４１に接続されている。

（回路チップ１５０）
図１６に示すように、第２例では、第１例と同様に、画素駆動回路１０２が、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とから構成され、信号処理回路１０３が、ＲＧＢ信号処理回路１８１とＩＲ信号処理回路１９１とから構成され、データ処理部１０８が、ＲＧＢデータ処理部１８２とＩＲデータ処理部１９２とから構成されている。

第２例において、ＲＧＢ駆動回路１６０は、例えば、回路チップ１５０の左側に寄せて配置され、回路チップ１５０の左端の接続部１５１に接続される。一方、ＩＲ駆動回路１７０は、例えば、回路チップ１５０の右側に寄せて配置され、回路チップ１５０の右端の接続部１５１に接続される。ＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２とＩＲ信号処理回路１９１及びＩＲデータ処理部１９２との読出し系は、回路チップ１５０の中央に配置され、回路チップ１５０の上／下端の接続部１５１に接続される。なお、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とは、位置が入れ替わってもよい。同様に、ＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２と、ＩＲ信号処理回路１９１及びＩＲデータ処理部１９２とは、位置が入れ替わってもよい。

（チップ間接続構成）
画素チップ１４０の接続部１４１と回路チップ１５０の接続部１５１とは、上述したように、例えば、半導体基板を貫通するＴＳＶやＣｕ－Ｃｕ接合やバンプ接合などにより電気的に接続される。これは、他の例についても同様であってよい。なお、図１６には、ＲＧＢ信号処理回路１８１が回路チップ１５０の下端の接続部１５１に接続され、ＩＲ信号処理回路１９１が回路チップ１５０の上端の接続部１５１に接続された場合が例示されているが、これに限定されず、ＲＧＢ信号処理回路１８１及びＩＲ信号処理回路１９１の両方が回路チップ１５０の上端又は下端に配置された接続部１５１に接続されてもよい。その場合、接続されない接続部１５１は省略することができる。

このように、第２例では、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とが回路チップ１５０の左右に分かれて配置されている。このような構成によれば、画素チップ１４０側のＲＧＢ画素１０への接続構成とＩＲ画素２０への接続構成とを左右に分散することが可能となるため、配線や接続端子の密集を緩和することが可能となる。それにより、配線間等のカップリングによる特性劣化を抑制することが可能となる。

また、ＲＧＢ駆動回路１６０の接続部１５１とＩＲ駆動回路１７０の接続部１５１とが回路チップ１５０の左右端に配置されているため、ＲＧＢ駆動回路１６０からＲＧＢ画素１０までの平均的な配線長と、ＩＲ駆動回路１７０からＩＲ画素２０までの平均的な配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。

さらに、第２例によれば、第１例と同様に、ＲＧＢ画素１０に対する駆動系及び読出し系と、ＩＲ画素２０に対する駆動系及び読出し系とが互いに独立した異なる構成であるため、同じ単位画素１１０におけるＲＧＢ画素１０及びＩＲ画素２０から同時又は略同時に画素信号を読み出すことが可能となる。それにより、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレを抑制することが可能となるため、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能となる。

１．１１．３ 第３例
第３例では、第１例及び第２例と同様に、ＲＧＢ画素１０に対する駆動系とＩＲ画素２０に対する駆動系とが別々に設けられ、且つ、ＲＧＢ画素１０に対する読出し系とＩＲ画素２０に対する読出し系とが別々に設けられた場合について説明する。図１７及び図１８は、第３例に係るレイアウト例を示す平面図であり、図１７は、画素チップ１４０の平面レイアウト例を示し、図１８は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図１７に示すように、第３例に係る画素チップ１４０の平面レイアウトは、図１５を用いて説明した第２例に係る平面レイアウトと同様のレイアウトにおいて、ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２が、画素チップ１４０における同一の端側（本例では、右端側）に配置された接続部１４１に接続されている。

（回路チップ１５０）
図１８に示すように、第３例に係る回路チップ１５０の平面レイアウトは、図１６を用いて説明した第２例に係る平面レイアウトと同様のレイアウトにおいて、ＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２とＩＲ信号処理回路１９１及びＩＲデータ処理部１９２とからなる読出し系が、回路チップ１５０の一方の端側（本例では左端側）に寄せて配置され、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とからなる駆動系が、回路チップの他の端側（本例では右端側）に寄せて配置されている。ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とは、それぞれの接続部１５１が対向するように配置されている。なお、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とは、位置が入れ替わってもよい。同様に、ＲＧＢ信号処理回路１８１及びＲＧＢデータ処理部１８２と、ＩＲ信号処理回路１９１及びＩＲデータ処理部１９２とは、位置が入れ替わってもよい。

このように、第３例では、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とが対向して配置され、それにより、それぞれの接続部１５１が近接して配置される。このような構成によれば、ＲＧＢ駆動回路１６０からＲＧＢ画素１０までの配線長と、ＩＲ駆動回路１７０からＩＲ画素２０までの配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。

また、第３例によれば、第１例及び第２例と同様に、ＲＧＢ画素１０に対する駆動系及び読出し系と、ＩＲ画素２０に対する駆動系及び読出し系とが互いに独立した異なる構成であるため、同じ単位画素１１０におけるＲＧＢ画素１０及びＩＲ画素２０から同時又は略同時に画素信号を読み出すことが可能となる。それにより、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレを抑制することが可能となるため、異なるセンサにより取得された情報を統合的に処理することで得られた結果の精度を向上することが可能となる。

１．１１．４ 第４例
第４例では、ＲＧＢ画素１０に対する読出し系の一部とＩＲ画素２０に対する読出し系の一部とが共通化された場合について説明する。なお、第４例では、ＲＧＢ画素１０に対する駆動系とＩＲ画素２０に対する駆動系とは、第１例～第３例と同様に、別々に設けられてよい。また、第４例では、第２例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図１９及び図２０は、第４例に係るレイアウト例を示す平面図であり、図１９は、画素チップ１４０の平面レイアウト例を示し、図２０は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図１９に示すように、第４例に係る画素チップ１４０の平面レイアウトは、図１５を用いて説明した第２例に係る平面レイアウトと同様のレイアウトにおいて、ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２が、画素チップ１４０における同一の端（本例では、下端）に向けて引き出されている。引き出されたＲＧＢ駆動線ＬＤ１とＩＲ駆動線ＬＤ２とは、画素アレイ部１０１外に設けられたスイッチ回路１３１を介して、共通の垂直信号線ＶＳＬに接続される。この垂直信号線ＶＳＬは、画素チップ１４０の下端側に配置された接続部１４１に接続されている。

（回路チップ１５０）
図２０に示すように、第４例に係る回路チップ１５０では、信号処理回路１０３として、ＲＧＢ画素１０及びＩＲ画素２０とで共有される共通信号処理回路２１０が設けられる。共通信号処理回路２１０は、回路チップ１５０の下端側に配置された接続部１５１に接続されており、ＲＧＢ画素１０から読み出された画素信号からデジタルのカラー画像信号を生成してＲＧＢデータ処理部１８２に入力し、ＩＲ画素２０から読み出された画素信号からでデジタルのモノクロ画像信号を生成してＩＲデータ処理部１９２に入力する。

このように、第４例では、ＲＧＢ画素１０とＩＲ画素２０とが共通信号処理回路２１０を共用する。それにより、個別の信号処理回路１８１及び１９１を設ける場合よりも、信号処理回路１０３の回路規模を縮小することが可能となるため、回路チップ１５０における信号処理回路１０３の占有面積を縮小することが可能となる。

また、共通信号処理回路２１０に接続される垂直信号線を垂直信号線ＶＳＬ１及び垂直信号線ＶＳＬ２のいずれかに切り替えるためのスイッチ回路１３１を画素チップ１４０に設けることで、画素チップ１４０の垂直信号線を回路チップ１５０まで電気的に引き回すための接続部１４１及び１５１を半分に削減することが可能となるため、画素チップ１４０における接続部１４１の占有面積及び回路チップ１５０における接続部１５１の占有面積を縮小することが可能となる。

なお、ＲＧＢ画素１０とＩＲ画素２０とで共通信号処理回路２１０を共用する場合、ＲＧＢ画素１０に対する読出しとＩＲ画素２０に対する読出しとは、例えば、時分割で実行されてよい。

また、第４例では、共通信号処理回路２１０に接続される垂直信号線をスイッチ回路１３１を用いて垂直信号線ＶＳＬ１及び垂直信号線ＶＳＬ２のいずれかに切り替える場合を例示したが、これに限定されず、垂直信号線ＶＳＬ１及び垂直信号線ＶＳＬ２の両方が、接続部１５１を介して回路チップ１５０側の共通信号処理回路２１０に接続されてもよい。

１．１１．５ 第５例
第５例では、ＲＧＢ画素１０に対する駆動系の一部とＩＲ画素２０に対する駆動系の一部とが共通化された場合について説明する。なお、第５例では、ＲＧＢ画素１０に対する読出し系とＩＲ画素２０に対する読出し系とは、第１例～第３例と同様に、別々に設けられてよい。また、第５例では、第１例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図２１及び図２２は、第５例に係るレイアウト例を示す平面図であり、図２１は、画素チップ１４０の平面レイアウト例を示し、図２２は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図２１に示すように、第５例では、第１例に係る平面レイアウトと同様のレイアウトにおいて、各単位画素１１０のＲＧＢ画素１０にＲＧＢ駆動線ＬＤ１と共通駆動線ＬＤ３とが接続され、ＩＲ画素２０にＩＲ駆動線ＬＤ２と共通駆動線ＬＤ３とが接続される。すなわち、第５例では、共通駆動線ＬＤ３がＲＧＢ画素１０とＩＲ画素２０とで共用される。共通駆動線ＬＤ３は、ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２と同様に、行方向に延在していてもよいし、列方向に延在していてもよい。また、ＲＧＢ駆動線ＬＤ１、ＩＲ駆動線ＬＤ２及び共通駆動線ＬＤ３は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。

（回路チップ１５０）
図２２に示すように、第５例では、画素駆動回路１０２が、ＲＧＢ駆動回路１６０と、ＩＲ駆動回路１７０と、共通駆動回路２００とから構成される。共通駆動回路２００は、ＲＧＢ駆動回路１６０におけるＲＳＴ駆動部１６２とＩＲ駆動回路１７０におけるＲＳＴ駆動部１７２とを共通化したＲＳＴ駆動部２０２と、ＲＧＢ駆動回路１６０におけるＳＥＬ駆動部１６４とＩＲ駆動回路１７０におけるＳＥＬ駆動部１７４とを共通化したＳＥＬ駆動部２０４とを備える。したがって、ＲＧＢ駆動回路１６０からは、ＲＳＴ駆動部１６２及びＳＥＬ駆動部１６４が省略され、ＩＲ駆動回路１７０からは、ＲＳＴ駆動部１７２及びＳＥＬ駆動部１７４が省略される。この共通駆動回路２００は、例えば、特許請求の範囲における第３駆動部の一例に相当し得る。

共通駆動回路２００のＲＳＴ駆動部２０２は、共通駆動線ＬＤ３を介して、ＲＧＢ画素１０のリセットトランジスタ１２及びＩＲ画素２０のリセットトランジスタ２２の両方にリセット制御信号を供給する。また、ＳＥＬ駆動部２０４は、共通駆動線ＬＤ３を介して、ＲＧＢ画素１０の選択トランジスタ１４及びＩＲ画素２０の選択トランジスタ２４の両方に選択制御信号を供給する。

このように、第５例では、ＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０のうちの一部が共通化される。それにより、ＲＧＢ画素１０に対する駆動制御とＩＲ画素に対する駆動制御との同時性を向上させることが可能となるため、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレをより抑制することが可能となる。

また、ＲＧＢ駆動回路１６０の一部とＩＲ駆動回路１７０の一部とが共通化されるため、個別のＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０を設ける場合よりも、画素駆動回路１０２の回路規模を縮小することが可能となる。それにより、回路チップ１５０における画素駆動回路１０２の占有面積を縮小することが可能となる。

１．１１．６ 第６例
第６例では、第５例と同様に、ＲＧＢ画素１０に対する駆動系の一部とＩＲ画素２０に対する駆動系の一部とが共通化された場合について説明する。なお、第６例では、第５例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図２３及び図２４は、第６例に係るレイアウト例を示す平面図であり、図２３は、画素チップ１４０の平面レイアウト例を示し、図２４は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図２３に示すように、第６例に係る画素チップ１４０の平面レイアウトは、図２１に例示した第５例に係る画素チップ１４０の平面レイアウト例と同様であってよい。ただし、図２３では、画素チップ１４０に設けられた各種素子を回路チップ１５０側の素子に電気的に接続するための接続部１４１が示されている。また、図２３では、図面中、ＲＧＢ駆動線ＬＤ１が左側の接続部１４１に接続され、ＩＲ駆動線ＬＤ２及び共通駆動線ＬＤ３が右端側の接続部１４１に接続され、垂直信号線ＶＳＬ１が下側の接続部１４１に接続され、垂直信号線ＶＳＬ２が上側の接続部１４１に接続されている。

（回路チップ１５０）
図２４に示すように、第６例では、第５例と同様に、画素駆動回路１０２が、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０と共通駆動回路２００とから構成され、信号処理回路１０３が、ＲＧＢ信号処理回路１８１とＩＲ信号処理回路１９１とから構成され、データ処理部１０８が、ＲＧＢデータ処理部１８２とＩＲデータ処理部１９２とから構成されている。

第６例において、ＲＧＢ駆動回路１６０は、例えば、回路チップ１５０の左側に寄せて配置され、回路チップ１５０の左端の接続部１５１に接続される。一方、ＩＲ駆動回路１７０及び共通駆動回路２００は、例えば、回路チップ１５０の右側に寄せて配置され、回路チップ１５０の右端の接続部１５１に接続される。ＩＲ駆動回路１７０と共通駆動回路２００とは、それぞれの接続部１５１が対向するように配置されている。なお、ＲＧＢ駆動回路１６０、ＩＲ駆動回路１７０及び共通駆動回路２００は、位置が入れ替わってもよい。

このように、第６例では、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０と共通駆動回路２００とが回路チップ１５０の左右に分かれて配置されている。このような構成によれば、画素チップ１４０側のＲＧＢ画素１０への接続構成とＩＲ画素２０への接続構成とを左右に分散することが可能となるため、上述した第２例と同様に、配線や接続端子の密集を緩和することが可能となる。それにより、配線間等のカップリングによる特性劣化を抑制することが可能となる。

また、ＲＧＢ駆動回路１６０の接続部１５１とＩＲ駆動回路１７０の接続部１５１と共通駆動回路２００の接続部１５１とが回路チップ１５０の左右端に配置されているため、ＲＧＢ駆動回路１６０及び共通駆動回路２００からＲＧＢ画素１０までの平均的な配線長と、ＩＲ駆動回路１７０及び共通駆動回路２００からＩＲ画素２０までの平均的な配線長とを略一致させることが可能となるため、より高精度の制御が可能となる。

さらに、第６例によれば、第５例と同様に、ＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０のうちの一部が共通化されるため、ＲＧＢ画素１０に対する駆動制御とＩＲ画素に対する駆動制御との同時性を向上させることが可能となり、それにより、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレをより抑制することが可能となる。

さらにまた、ＲＧＢ駆動回路１６０の一部とＩＲ駆動回路１７０の一部とが共通化されるため、回路チップ１５０における画素駆動回路１０２の占有面積を縮小することが可能となる。

１．１１．７ 第７例
第７例では、第５例及び第６例と同様に、ＲＧＢ画素１０に対する駆動系の一部とＩＲ画素２０に対する駆動系の一部とが共通化された場合について説明する。なお、第７例では、第６例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図２５及び図２６は、第７例に係るレイアウト例を示す平面図であり、図２５は、画素チップ１４０の平面レイアウト例を示し、図２６は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図２５に示すように、第７例では、各単位画素１１０のＲＧＢ画素１０が、紙面中下端側に配置された接続部１４１に接続する垂直信号線ＶＳＬ１と、紙面中上端側に配置された接続部１４１に接続する垂直信号線ＶＳＬ３とのいずれかに接続される。垂直信号線ＶＳＬ１は、例えば、列方向に延在し、画素チップ１４０の下端に配置された接続部１４１を介して回路チップ１５０側に電気的に引き回される。一方、垂直信号線ＶＳＬ３は、例えば、列方向に延在し、画素チップ１４０の上端に配置された接続部１４１を介して回路チップ１５０側に電気的に引き回される。

ＲＧＢ画素１０が垂直信号線ＶＳＬ１と垂直信号線ＶＳＬ３とのいずれに接続されるかは、例えば、各ＲＧＢ画素１０が検出対象とする波長成分（すなわち、各ＲＧＢ画素１０に割り当てられたカラーフィルタ３１の種類）に基づいて決定されてもよい。例えば、カラーフィルタ３１のアレイをベイヤー配列で構成した場合、赤色（Ｒ）の波長成分を検出するＲＧＢ画素１０及び青色（Ｂ）の波長成分を検出するＲＧＢ画素１０を垂直信号線ＶＳＬ１に接続し、緑色（Ｇ）の波長成分を検出するＲＧＢ画素１０を垂直信号線ＶＳＬ３に接続するように構成されてもよい。ただし、このような接続関係に限定されず、例えば、奇数列又は奇数行のＲＧＢ画素１０を垂直信号線ＶＳＬ１に接続し、偶数列又は偶数行のＲＧＢ画素１０を垂直信号線ＶＳＬ３に接続したり、画素アレイ部１０１における下半分のＲＧＢ画素１０を垂直信号線ＶＳＬ１に接続し、上半分のＲＧＢ画素１０を垂直信号線ＶＳＬ３に接続したりなど、種々変形することが可能である。

（回路チップ１５０）
図２６に示すように、第７例では、第６例と同様に、画素駆動回路１０２が、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０と共通駆動回路２００とから構成される。一方、信号処理回路１０３は、ＲＧＢ信号処理回路１８１と共通信号処理回路２１０とから構成される。データ処理部１０８は、ＲＧＢデータ処理部１８２とＩＲデータ処理部１９２とから構成される。共通信号処理回路２１０は、例えば、特許請求の範囲における第２読出し部の他の一例に相当し得る。

共通信号処理回路２１０には、一部のＲＧＢ画素１０からの画素信号が垂直信号線ＶＳＬ３を介して入力される。また、共通信号処理回路２１０には、ＩＲ画素２０からの画素信号も入力される。共通信号処理回路２１０は、垂直信号線ＶＳＬ３から入力されたアナログの画素信号からデジタルのカラー画像信号を生成してＲＧＢデータ処理部１８２に入力し、垂直信号線ＶＳＬ２から入力されたアナログの画素信号からでデジタルのモノクロ画像信号を生成してＩＲデータ処理部１９２に入力する。

このように、第７例では、ＲＧＢ画素１０からの読出しがＲＧＢ信号処理回路１８１と共通信号処理回路２１０とに分散される。それにより、複数のＲＧＢ画素１０に対する読出し動作を並列に実行することが可能となるため、カラー画像の読出し速度を向上することが可能となる。

なお、第７例では、ＲＧＢ画素１０からの読出しを並列化した場合を例示したが、これに限定されず、ＩＲ画素２０からの読出しを並列化するように構成することも可能である。

１．１１．８ 第８例
第８例では、ＲＧＢ画素１０に対する読出し系の一部とＩＲ画素２０に対する読出し系の一部とが共通化され、且つ、ＲＧＢ画素１０に対する駆動系の一部とＩＲ画素２０に対する駆動系の一部とが共通化された場合について説明する。なお、第８例では、読出し系の共通化については第４例をベースとし、駆動系の共通化については第６例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図２７及び図２８は、第７例に係るレイアウト例を示す平面図であり、図２７は、画素チップ１４０の平面レイアウト例を示し、図２８は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図２７に示すように、第７例に係る画素チップ１４０の平面レイアウトでは、図２３を用いて説明した第６例に係る平面レイアウトと同様のレイアウトにおいて、ＲＧＢ駆動線ＬＤ１が画素チップ１４０の左端に配置された接続部１４１から引き出され、ＩＲ駆動線ＬＤ２が上端に配置された接続部１４１から引き出され、共通駆動線ＬＤ３が右端に配置された接続部１４１から引き出されている。なお、第７例では、第４例におけるスイッチ回路１３１が省略されているが、図１９を用いて説明したように、垂直信号線ＶＳＬ１及びＶＳＬ２に対してスイッチ回路１３１が設けられてもよい。

（回路チップ１５０）
図２８に示すように、第４例では、ＲＧＢ駆動回路１６０が回路チップ１５０における左側に配置され、ＩＲ駆動回路１７０が中央上側に配置され、共通駆動回路２００が右側に配置され、共通信号処理回路２１０とＲＧＢデータ処理部１８２とＩＲデータ処理部１９２とが中央下側に配置されている。

このように、ＲＧＢ画素１０及びＩＲ画素２０に対する読出し系の一部を共通化した構成において、ＲＧＢ画素１０及びＩＲ画素２０に対する駆動系の一部をさらに共通化した場合には、ＲＧＢ駆動回路１６０に接続される接続部１５１と、ＩＲ駆動回路１７０に接続される接続部１５１と、共通駆動回路２００に接続される接続部１５１と、共通信号処理回路２１０に接続される接続部１５１とを、回路チップ１５０の４辺に分散することが可能となる。それにより、配線や接続端子の密集を緩和することが可能となるため、配線間等のカップリングによる特性劣化を抑制することが可能となる。

また、第７例では、第４例と同様に、ＲＧＢ画素１０とＩＲ画素２０とで共通信号処理回路２１０を共用することで、回路チップ１５０における信号処理回路１０３の占有面積を縮小することが可能となる。さらに、第７例では、第６例と同様に、ＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０のうちの一部が共通化されるため、ＲＧＢ画素１０に対する駆動制御とＩＲ画素に対する駆動制御との同時性を向上させることが可能となり、それにより、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレをより抑制することが可能となる。

さらにまた、駆動系の一部と読出し系の一部とが共通化されるため、回路チップ１５０における画素駆動回路１０２及び信号処理回路１０３の占有面積を縮小することが可能となる。

１．１１．９ 第９例
第９例では、ＲＧＢ画素１０に対する駆動系とＩＲ画素２０に対する駆動系とが共通化された場合について説明する。なお、第９例では、ＲＧＢ画素１０に対する読出し系とＩＲ画素２０に対する読出し系とは、別々に設けられてよい。また、第９例では、第１例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図２９及び図３０は、第９例に係るレイアウト例を示す平面図であり、図２９は、画素チップ１４０の平面レイアウト例を示し、図３０は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図２９に示すように、第９例に係る画素チップ１４０の平面レイアウトでは、図１３を用いて説明した第１例に係る平面レイアウトと同様のレイアウトにおいて、ＲＧＢ駆動線ＬＤ１及びＩＲ駆動線ＬＤ２が、ＲＧＢ画素１０及びＩＲ画素２０で共用される共通駆動線ＬＤ３に置き換えられている。

（回路チップ１５０）
図３０に示すように、第９例では、画素駆動回路１０２が、ＲＧＢ画素１０及びＩＲ画素２０で共用される共通駆動回路２００から構成されている。本例において、共通駆動回路２００は、ＲＧＢ画素１０の転送ゲート１１とＩＲ画素２０の転送トランジスタ２１とに転送制御信号を供給するＴＧ駆動部２０１と、ＲＧＢ画素１０のリセットトランジスタ１２とＩＲ画素２０のリセットトランジスタ２２とにリセット制御信号を供給するＲＳＴ駆動部２０２と、ＲＧＢ画素１０の選択トランジスタ１４とＩＲ画素２０の選択トランジスタ２４とに選択制御信号を供給するＳＥＬ駆動部２０４と、ＩＲ画素２０の排出トランジスタ２５とに排出制御信号を供給するＯＦＧ駆動部２０５とを備える。

このように、第９例では、ＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０が共通化される。それにより、ＲＧＢ画素１０に対する駆動制御とＩＲ画素に対する駆動制御との同時性をより向上させることが可能となるため、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレをより抑制することが可能となる。

また、ＲＧＢ駆動回路１６０とＩＲ駆動回路１７０とが共通化されるため、個別のＲＧＢ駆動回路１６０及びＩＲ駆動回路１７０を設ける場合よりも、画素駆動回路１０２の回路規模を大幅に縮小することが可能となる。それにより、回路チップ１５０における画素駆動回路１０２の占有面積をより縮小することが可能となる。

１．１１．１０ 第１０例
第１０例では、第９例で例示した平面レイアウトにおいて、画素チップ１４０及び回路チップ１５０に接続部１４１及び１５１を配置した平面レイアウトを例示する。図３１及び図３２は、第１０例に係るレイアウト例を示す平面図であり、図３１は、画素チップ１４０の平面レイアウト例を示し、図３２は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ１４０）
図３１に示すように、第１０例において、例えば、共通駆動線ＬＤ３は画素チップ１４０の左端に配置された接続部１４１に接続されてよく、垂直信号線ＶＳＬ１は画素チップ１４０の下端に配置された接続部１４１に接続されてよく、垂直信号線ＶＳＬ２は画素チップ１４０の上端に配置された接続部に接続されてよい。ただし、これに限定されず、垂直信号線ＶＳＬ１及びＶＳＬ２並びに共通駆動線ＬＤ３は、それぞれ列方向に延在していてもよいし、行方向に延在していてもよい。また、垂直信号線ＶＳＬ１及びＶＳＬ２並びに共通駆動線ＬＤ３は、同一方向から延在していてもよいし、異なる方向から延在していてもよい。

（回路チップ１５０）
図３０に示すように、回路チップ１５０における接続部１５１は、画素チップ１４０における接続部１４１の配置と対応するように配置されてよい。このような対応関係は、他の例についても同様であってよい。

１．１１．１１ 第１１例
上述した第１例～第１０例では、イメージセンサ１００が画素チップ１４０と回路チップ１５０とを貼り合わせることで構成された２層の積層チップである場合を例示したが、イメージセンサ１００の積層構造は２層に限定されず、１層又は３層以上であってもよい。そこで、第１１例では、イメージセンサ１００を３層の積層チップとした場合について説明する。なお、第１１例では、第１０例をベースとした場合を例示するが、これに限定されず、他の例をベースとすることも可能である。図３３～図３５は、第１１例に係るレイアウト例を示す平面図であり、図３３は、上層画素チップ１４０Ａの平面レイアウト例を示し、図３４は、下層画素チップ１４０Ｂの平面レイアウト例を示し、図３５は、回路チップ１５０の平面レイアウト例を示している。

（画素チップ）
図３３及び図３４に例示するように、第１１例では、画素チップ１４０が、光の入射面側に配置される上層画素チップ１４０Ａと、回路チップ１５０側に配置される下層画素チップ１４０Ｂとを貼り合わせた２層構造を有する。

・上層画素チップ１４０Ａ
上層画素チップ１４０Ａには、例えば、各単位画素１１０における受光部１１０Ａが配置される。受光部１１０Ａの配列は、画素アレイ部１０１における単位画素１１０の配列と同様に、２次元格子状であってよい。

受光部１１０Ａには、例えば、図４に例示した単位画素１１０の構成における、ＲＧＢ画素１０の光電変換部ＰＤ１及び転送ゲート１１と、ＩＲ画素２０の光電変換部ＰＤ２及び転送トランジスタ２１とが含まれ得る。すなわち、図３３におけるＲＧＢ画素１０Ａには、光電変換部ＰＤ１及び転送ゲート１１が含まれ得、ＩＲ画素２０Ａには、光電変換部ＰＤ２、転送トランジスタ２１及び排出トランジスタ２５が含まれ得る。

ＲＧＢ画素１０Ａの転送ゲート１１とＩＲ画素２０Ａの転送トランジスタ２１及び排出トランジスタ２５とには、上層画素チップ１４０Ａの左端に配置された接続部１４１Ａを介して、共通駆動線ＬＤ３における駆動線ＬＤ３ａが接続される。

・下層画素チップ１４０Ｂ
下層画素チップ１４０Ｂには、例えば、各単位画素１１０における画素回路１１０Ｂが配置される。画素回路１１０Ｂの配列は、画素アレイ部１０１における単位画素１１０の配列と同様に、２次元格子状であってよい。

画素回路１１０Ｂには、例えば、図４に例示した単位画素１１０の構成における、ＲＧＢ画素１０のリセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４と、ＩＲ画素２０のリセットトランジスタ２２、浮遊拡散領域ＦＤ２、増幅トランジスタ２３及び選択トランジスタ２４とが含まれ得る。すなわち、図３４におけるＲＧＢ画素１０Ｂには、リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４が含まれ得、ＩＲ画素２０Ｂには、リセットトランジスタ２２、浮遊拡散領域ＦＤ２、増幅トランジスタ２３及び選択トランジスタ２４が含まれ得る。

ＲＧＢ画素１０Ｂのリセットトランジスタ１２とＩＲ画素２０Ｂのリセットトランジスタ２２とには、下層画素チップ１４０Ｂの左端に配置された接続部１４１Ｂを介して、共通駆動線ＬＤ３における駆動線ＬＤ３ｂが接続される。同様に、ＲＧＢ画素１０Ｂの選択トランジスタ１４とＩＲ画素２０Ｂの選択トランジスタ２４とには、接続部１４１Ｂを介して駆動線ＬＤ３ｂが接続される。

また、ＲＧＢ画素１０及びＩＲ画素２０からそれぞれ画素信号を読み出すための垂直信号線ＶＳＬ１及びＶＳＬ２は、下層画素チップ１４０Ｂに設けられてよい。例えば、ＲＧＢ画素１０から画素信号を読み出すための垂直信号線ＶＳＬ１は下層画素チップ１４０Ｂの下端に配置された接続部１４１Ｂに接続され、ＩＲ画素２０から画素信号を読み出すための垂直信号線ＶＳＬ２は下層画素チップ１４０Ｂの上端に配置された接続部１４１Ｂに接続されてよい。

（回路チップ１５０）
第１１例に係る回路チップ１５０の平面レイアウトは、例えば、第１０例で例示した回路チップ１５０の平面レイアウトと同様であってよい。なお、共通駆動回路２００から延在する共通駆動線ＬＤ３には、駆動線ＬＤ３ａ及びＬＤ３ｂが含まれている。

このように、第１１例では、ＲＧＢ画素１０における光電変換部ＰＤ１及び転送ゲート１１と、リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４とが、上層画素チップ１４０Ａと下層画素チップ１４０Ｂに分かれて配置される。それにより、上層画素チップ１４０Ａにおける光電変換部ＰＤ１の受光面を拡大することが可能となるため、入射光に対する有効受光面積を拡大して光電変換効率（量子効率）を向上させることや、ＲＧＢ画素１０の高解像度化などが可能となる。同様に、ＩＲ画素２０における光電変換部ＰＤ２、転送トランジスタ２１及び排出トランジスタ２５と、リセットトランジスタ２２、浮遊拡散領域ＦＤ２、増幅トランジスタ２３及び選択トランジスタ２４とが、上層画素チップ１４０Ａと下層画素チップ１４０Ｂに分かれて配置されることにより、光電変換効率の向上や高解像度化が可能となる。

また、本例では、画素アレイ部１０１における全てのＲＧＢ画素１０とＩＲ画素２０との両方を全画素同時駆動方式（いわゆる、グローバルシャッタ方式）の構成とした場合、ＲＧＢ画素１０とＩＲ画素２０とで画素回路１１０Ｂを構成するトランジスタの種類をそろえることが可能となるため、共通駆動線ＬＤ３の配線レイアウトを簡易化することも可能である。

（変形例）
なお、第１１例では、画素チップ１４０を２層構造にして全体で３層構造とした場合を例示したが、これに限定されない。例えば、画素チップ１４０と回路チップ１５０の他に、図３６に例示するようなフレームメモリ２５２が配置された回路チップ２５０を追加した３層構造とすることも可能である。このような構成では、例えば、ＲＧＢデータ処理部１８２で処理されたカラー画像データが信号線ＳＬ１を介してフレームメモリ２５２内に格納され得、ＩＲデータ処理部１９２で処理されたモノクロ画像データが信号線ＳＬ２を介してフレームメモリ２５２内に格納され得る。

このように、イメージセンサ１００内にフレームメモリ２５２を組み込むことで、高速読出しが可能な高性能イメージセンサを実現することが可能である。その場合、回路チップ２５０は、画素チップ１４０と回路チップ１５０との間に配置されてもよいし、回路チップ１５０を挟んで画素チップ１４０とは反対側に配置されてもよい。また、イメージセンサ１００を４層以上の積層構造とした場合には、回路チップ１５０及び２５０は、２層目以降のどの層に配置されてもよい。

１．１２ 作用・効果
以上のように、第１の実施形態によれば、光の入射方向にＲＧＢ画素１０の光電変換部ＰＤ１とＩＲ画素２０の光電変換部ＰＤ２とが配置される。それにより、ＲＧＢ画素１０とＩＲ画素２０との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

また、一部の例では、同じ単位画素１１０におけるＲＧＢ画素１０及びＩＲ画素２０から同時又は略同時に画素信号を読み出すことが可能であるため、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することも可能となる。

２．第２の実施形態
次に、第２の実施形態について図面を参照して詳細に説明する。なお、以下の説明では、上述した実施形態と同様の構成については、それらを引用することで、重複する説明を省略する。

上述した第１の実施形態では、１つのＲＧＢ画素１０に対して１つのＩＲ画素２０が対応付けられている場合を例に挙げた。これに対し、第２の実施形態では、１つのＩＲ画素２０に対して複数のＲＧＢ画素１０が対応付けられている場合を例に挙げる。

２．１ 画素アレイ部の構成例
まず、本実施形態に係る画素アレイ部１０１の構成例について説明する。なお、ここでは、第１の実施形態と同様に、単位画素３１０が、ＲＧＢ三原色のカラー画像を取得するためのＲＧＢ画素と、赤外（ＩＲ）光のモノクロ画像を取得するためのＩＲ画素とを含む場合を例示に挙げる。また、ＲＧＢ画素１０は、例えば、ベイヤー配列に従って配列しているものとする。

図３７は、本実施形態に係る画素アレイ部の概略構成例を示す模式図である。図３７に示すように、画素アレイ部１０１は、２行２列に配列した４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が光の入射方向に配置された構造を備える単位画素３１０が２次元格子状に配列した構成を備える。すなわち、本実施形態では、４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が、単位画素３１０の配列方向（平面方向）に対して垂直方向に位置されており、入射光の光路における上流側に位置する４つのＲＧＢ画素１０を透過した光が、これら４つのＲＧＢ画素１０の下流側に位置する１つのＩＲ画素２０に入射するように構成されている。したがって、本実施形態では、４つのＲＧＢ画素１０で構成されたベイヤー配列の単位配列とＩＲ画素２０との入射光の光軸が一致又は略一致している。

２．２ 単位画素の回路構成例
図３８は、本実施形態に係る単位画素の概略構成例を示す回路図である。なお、図３８では、第１の実施形態において図６を用いて説明した第２の変形例に係る単位画素１１０－２をベースとしているが、これに限定されず、単位画素１１０～１１０－３のいずれをベースとすることも可能である。

図３８に示すように、単位画素３１０は、複数のＲＧＢ画素１０－１～１０－Ｎ（図３７では、Ｎは４）と、１つのＩＲ画素２０とを備える。このように、１つの単位画素３１０が複数のＲＧＢ画素１０を備える場合、第１の実施形態において図７を用いて説明した第３の変形例のように、複数のＲＧＢ画素１０で１つの画素回路（リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４）を共有することが可能である（画素共有）。そこで、本実施形態では、複数のＲＧＢ画素１０－１～１０－Ｎが、リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４よりなる画素回路を共有する。すなわち、本実施形態では、共通の浮遊拡散領域ＦＤ１に複数の光電変換部ＰＤ１及び転送ゲート１１が接続されている。

２．３ 単位画素の断面構造例
図３９は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、本説明では、図３７と同様に、各単位画素３１０が２行２列に配列した４つのＲＧＢ画素１０と、１つのＩＲ画素２０とから構成されている場合を例に挙げる。また、以下の説明では、図８と同様に、単位画素３１０における光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。さらに、以下の説明において、第１の実施形態において図８を用いて説明したイメージセンサ１００の断面構造と同様の構造については、それらを引用することで、重複する説明を省略する。

図３９に示すように、本実施形態では、図８に例示した断面構造と同様の断面構造において、オンチップレンズ５１と、カラーフィルタ３１と、蓄積電極３７とが、２行２列の４つ（ただし、図３９では４つのうちの２つが示されている）に分割され、それにより、４つのＲＧＢ画素１０が構成されている。なお、各単位画素３１０における４つのＲＧＢ画素１０は、ベイヤー配列の基本配列を構成していてよい。

２．４ 平面構造例
図４０は、本実施形態に係る画素アレイ部の各層の平面レイアウト例を示す図であり、（Ａ）はオンチップレンズ５１の平面レイアウト例を示し、（Ｂ）はカラーフィルタ３１の平面レイアウト例を示し、（Ｃ）は蓄積電極３７の平面レイアウト例を示し、（Ｄ）は光電変換部ＰＤ２の平面レイアウト例を示している。なお、図４０において、（Ａ）～（Ｄ）は、半導体基板５０の素子形成面と平行な面の平面レイアウト例を示している。

図４０の（Ａ）～（Ｄ）に示すように、本実施形態では、１つの単位画素３１０に対して、４つのオンチップレンズ５１と、４つのカラーフィルタ３１と、４つの蓄積電極３７と、１つの光電変換部ＰＤ２とが設けられている。なお、本説明において、１つの蓄積電極３７は１つのＲＧＢ画素１０に相当し、１つの光電変換部ＰＤ２は１つのＩＲ画素２０に相当する。

このように、１つの単位画素１１０において、４つのＲＧＢ画素１０よりなるベイヤー配列の基本配列と１つのＩＲ画素２０とを入射光の進行方向に沿って配列させることで、各ＲＧＢ画素１０とＩＲ画素２０との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

２．５ オンチップレンズの変形例
上述した第２の実施形態では、１つのＲＧＢ画素１０に対して１つのオンチップレンズ５１を設けた場合を例示したが、これに限定されず、複数のＲＧＢ画素１０に対して１つのオンチップレンズを設けることも可能である。図４１は、第２の実施形態のオンチップレンズの変形例に係る画素アレイ部の各層の平面レイアウト例を示す図であり、図４０と同様に、（Ａ）はオンチップレンズ５１の平面レイアウト例を示し、（Ｂ）はカラーフィルタ３１の平面レイアウト例を示し、（Ｃ）は蓄積電極３７の平面レイアウト例を示し、（Ｄ）は光電変換部ＰＤ２の平面レイアウト例を示している。

図４１に示すオンチップレンズの変形例では、（Ａ）に示すように、複数の単位画素３１０のうちの一部の単位画素３１０において行方向に配列する２つのオンチップレンズ５１が、２つのＲＧＢ画素１０に跨る２×１画素の１つのオンチップレンズ３５１に置き換えられている。また、図４１の（Ｂ）に示すように、オンチップレンズ３５１を共有する２つのＲＧＢ画素１０には、同じ波長成分を選択的に透過させるカラーフィルタ３１が設けられる。図４１の（Ｂ）に示す例では、左上の単位画素３１０において、本来ベイヤー配列における青色（Ｂ）の波長成分を選択的に透過させるカラーフィルタ３１ｂが緑色（Ｇ）の波長成分を選択的に透過させるカラーフィルタ３１ｇに置き換えられ、これにより、オンチップレンズ３５１を共有する２つのＲＧＢ画素１０のカラーフィルタ３１がカラーフィルタ３１ｇに統一されている。

なお、このようにカラーフィルタ３１が置き換えられたＲＧＢ画素１０については、ベイヤー配列に従って本来検出すべき波長成分の画素値が、例えば、周囲の画素の画素値から補間されてよい。この画素補間には、線形補間など、種々の手法が用いられてよい。

また、オンチップレンズの変形例では、行方向に並ぶ２つのオンチップレンズ５１が共通化された場合を例示するが、これに限定されず、列方向に並ぶ２つのオンチップレンズ５１が共通化された構成や、１つの単位画素３１０に含まれる４つのオンチップレンズ５１の全てが１つのオンチップレンズに置き換えられた構成など、種々変形することも可能である。その場合、オンチップレンズを共有するＲＧＢ画素１０のカラーフィルタ３１には、同じ波長成分を選択的に透過させるカラーフィルタ３１が用いられてよい。

さらに、隣接するＲＧＢ画素１０間でのオンチップレンズ５１の共有化は、第２の実施形態に限られず、第１の実施形態に対しても適用することが可能である。

２．６ カラーフィルタ配列の変形例
また、上述した実施形態及びその変形例では、カラーフィルタ３１のフィルタ配列として、ベイヤー配列を例示したが、これに限定されない。例えば、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサで採用されている３×３画素のカラーフィルタ配列や、４×４画素のクアッドベイヤー配列（クワドラ配列ともいう）や、ベイヤー配列にホワイトＲＧＢカラーフィルタを組み合わせた４×４画素のカラーフィルタ配列（ホワイトＲＧＢ配列ともいう）など、種々のフィルタ配列が用いられてよい。

図４２は、第２の実施形態のカラーフィルタ配列の変形例に係る画素アレイ部の各層の平面レイアウト例を示す図であり、図４０及び図４１と同様に、（Ａ）はオンチップレンズ５１の平面レイアウト例を示し、（Ｂ）はカラーフィルタ３１の平面レイアウト例を示し、（Ｃ）は蓄積電極３７の平面レイアウト例を示し、（Ｄ）は光電変換部ＰＤ２の平面レイアウト例を示している。

図４２に示すカラーフィルタ配列の変形例では、（Ｂ）に示すように、カラーフィルタ配列として、２×２画素のベイヤー配列における個々のカラーフィルタ３１が２×２画素に分割された、全体で４×４画素のクワドラ配列が例示されている。このようなクワドラ配列では、図４２の（Ａ）に示すように、隣接する２つのＲＧＢ画素１０でオンチップレンズ５１を共通化した場合でも、（Ｂ）に示すように、これらのＲＧＢ画素１０におけるカラーフィルタ３１が元々揃っているため、カラーフィルタ３１の配列に変更を加える必要がなく、そのため、画素補間を行う必要も存在しない。

２．７ 作用・効果
以上のように、第２の実施形態によれば、光の入射方向に４つのＲＧＢ画素１０の４つの光電変換部ＰＤ１と１つのＩＲ画素２０の１つの光電変換部ＰＤ２とが配置される。そのような構成の場合でも、第１の実施形態と同様に、各ＲＧＢ画素１０とＩＲ画素２０との入射光に対する同軸性を向上することが可能となるため、カラー画像とモノクロ画像との間に発生する空間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

また、第１の実施形態と同様に、同じ単位画素１１０におけるＲＧＢ画素１０及びＩＲ画素２０から同時又は略同時に画素信号を読み出すことも可能であるため、ＲＧＢ画素１０から得られるカラー画像とＩＲ画素２０から得られるモノクロ画像（ＩＲ画像）との時間的なズレを抑制することが可能となる。それにより、異なるセンサにより取得された情報（カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することも可能となる。

その他の構成、動作及び効果は、上述した第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。

３．移動体への応用例
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図４３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図４４は、撮像部１２０３１の設置位置の例を示す図である。

図４４では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図４４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図４４に例示する撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５等として、車両１２１００に搭載されてよい。撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５等に本開示に係る技術を適用することにより、異なるセンサにより取得された情報（例えば、カラー画像及びモノクロ画像）を統合的に処理することで得られた結果の精度を向上することが可能となる。

以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。

また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
第１波長帯の光を検出する第１センサと、
前記第１波長帯とは異なる第２波長帯の光を検出する第２センサと、
を備え、
前記第１センサは、入射光における前記第１波長帯の光を検出する第１画素を備え、
前記第２センサは、前記入射光のうちの前記第１画素を透過した前記第２波長帯の光を検出する第２画素を備える
固体撮像装置。
（２）
前記第１画素は、前記第１波長帯の光を光電変換する第１光電変換部を備え、
前記第２画素は、前記第２波長帯の光を光電変換する第２光電変換部を備え、
前記第２光電変換部は、前記第１光電変換部における前記第１波長帯の光の入射面と反対側の面側に配置されている
前記（１）に記載の固体撮像装置。
（３）
前記第１画素及び前記第２画素を備える第１チップと、
前記第１画素及び前記第２画素を駆動する駆動部と、前記第１画素及び前記第２画素から画素信号を読み出す読出し部とを備える第２チップと、
を備え、
前記第１チップと前記第２チップとは、互いに接合されることで構成された積層チップである
前記（２）に記載の固体撮像装置。
（４）
前記第１チップは、前記第１光電変換部及び前記第２光電変換部を備える第３チップと、前記第１光電変換部に接続された第１画素回路及び前記第２光電変換部に接続された第２画素回路を備える第４チップとを接合することで構成された積層チップである
前記（３）に記載の固体撮像装置。
（５）
前記駆動部は、
前記第１画素に制御信号を供給する第１駆動部と、
前記第２画素に制御信号を供給する第２駆動部と、
を含み、
前記読出し部は、
前記第１画素が生成した第１画素信号を読み出す第１読出し部と、
前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
を含む
前記（３）又は（４）に記載の固体撮像装置。
（６）
前記第１駆動部と前記第２駆動部とは、前記第２チップにおける隣接する領域に配置され、
前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域に配置される
前記（５）に記載の固体撮像装置。
（７）
前記第１読出し部及び前記第２読出し部は、前記第２チップにおける中央寄りの隣接する領域に配置され、
前記第１駆動部及び前記第２駆動部は、前記第２チップにおける前記第１読出し部及び前記第２読出し部が配置された前記領域を挟む２つの領域に分かれて配置される
前記（５）に記載の固体撮像装置。
（８）
前記駆動部は、前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部をさらに備える
前記（５）に記載の固体撮像装置。
（９）
前記第１駆動部と前記第２駆動部と前記第３駆動部とは、前記第２チップにおける隣接する領域に配置され、
前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域に配置される
前記（８）に記載の固体撮像装置。
（１０）
前記第１駆動部から前記第３駆動部のうちの２つは、前記第２チップにおける隣接する領域に配置され、
前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域であって前記第１駆動部から前記第３駆動部のうちの前記２つが配置された前記領域と隣接する前記領域に配置され、
前記第１駆動部から前記第３駆動部のうちの残りの１つは、前記第２チップにおける前記第１読出し部及び前記第２読出し部が配置された領域を挟んで前記第１駆動部から前記第３駆動部のうちの前記２つが配置された前記領域と反対側の領域に配置される
前記（８）に記載の固体撮像装置。
（１１）
前記駆動部は、前記第１画素及び前記第２画素に共通の制御信号を供給し、
前記読出し部は、
前記第１画素が生成した第１画素信号を読み出す第１読出し部と、
前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
を含む
前記（３）又は（４）に記載の固体撮像装置。
（１２）
前記駆動部は、
前記第１画素に制御信号を供給する第１駆動部と、
前記第２画素に制御信号を供給する第２駆動部と、
を含み、
前記読出し部は、前記第１画素が生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す
前記（３）又は（４）に記載の固体撮像装置。
（１３）
前記読出し部は、前記第２チップにおける中央寄りの隣接する領域に配置され、
前記第１駆動部及び前記第２駆動部は、前記第２チップにおける前記読出し部が配置された前記領域を挟む２つの領域に分かれて配置される
前記（１２）に記載の固体撮像装置。
（１４）
前記駆動部は、
前記第１画素に制御信号を供給する第１駆動部と、
前記第２画素に制御信号を供給する第２駆動部と、
前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部と、
を含み、
前記読出し部は、
複数の前記第１画素の一部が生成した第１画素信号を読み出す第１読出し部と、
前記複数の第１画素の残りが生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
を含む
前記（３）又は（４）に記載の固体撮像装置。
（１５）
前記複数の第１画素のうちの前記一部は、前記第１チップにおいて第３方向に延在する第１信号線を介して前記第１読出し部に接続され、前記残りは、前記第３方向とは反対方向の第４方向に延在する第２信号線を介して前記第２読出し部に接続される
前記（１４）に記載の固体撮像装置。
（１６）
前記駆動部は、
前記第１画素に制御信号を供給する第１駆動部と、
前記第２画素に制御信号を供給する第２駆動部と、
前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部と、
を含み、
前記読出し部は、前記第１画素が生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す
前記（３）又は（４）に記載の固体撮像装置。
（１７）
前記駆動部から出力された制御信号を前記第１画素に供給する第１駆動線は、前記第１チップにおいて第１方向に延在し、
前記駆動部から出力された制御信号を前記第２画素に供給する第２駆動線は、前記第１チップにおいて前記第１方向と直行する第２方向に延在する
前記（３）～（１６）の何れか１つに記載の固体撮像装置。
（１８）
前記第１センサは、前記第２センサにおける１つの前記第２画素に対して複数の前記第１画素を備える
前記（１）～（１７）の何れか１つに記載の固体撮像装置。
（１９）
前記読出し部から出力されたデータを保持するフレームメモリを備える第５チップをさらに備え、
前記第５チップは、前記第１チップと前記第２チップとの間、又は、前記第２チップを挟んで前記第１チップと反対側に接合されている
前記（３）又は（４）に記載の固体撮像装置。
（２０）
前記（１）～（１９）の何れか１つに記載の固体撮像装置と、
前記第１センサによって取得されて前記固体撮像装置から出力された第１画像データと、前記第２センサによって取得されて前記固体撮像装置から出力された第２画像データとを処理するプロセッサと、
を備える電子機器。

１ 電子機器
２ 撮像レンズ
３ 記憶部
４ プロセッサ
１０、１０－１～１０－Ｎ、１０Ａ、１０Ｂ ＲＧＢ画素
１１ 転送ゲート
１２、２２ リセットトランジスタ
１３、２３ 増幅トランジスタ
１４、２４ 選択トランジスタ
２０、２０－１～２０－Ｎ、２０Ａ、２０Ｂ ＩＲ画素
２５ 排出トランジスタ
３１、３１ｒ、３１ｇ、３１ｂ カラーフィルタ
３２ 封止膜
３３ 透明電極
３４ 光電変換膜
３５ 半導体層
３６ 読出し電極
３７ 蓄積電極
４１ ＩＲフィルタ
４２ ｐウェル領域
４３ ｐ型半導体領域
４４ ｎ型半導体領域
４５ 縦型トランジスタ
５０ 半導体基板
５１、３５１ オンチップレンズ
５２ 平坦化膜
５３ 絶縁層
５４ 画素分離部
５５ 固定電荷膜
５６ 層間絶縁膜
６１～６８ 配線
１００ 固体撮像装置（イメージセンサ）
１０１ 画素アレイ部
１０２ 画素駆動回路
１０３ 信号処理回路
１０３Ａ ＡＤ変換回路
１０４ カラム駆動回路
１０５ システム制御部
１０８ データ処理部
１０９ データ格納部
１１０、１１０－１～１１０－３、３１０ 単位画素
１１０Ａ 受光部
１１０Ｂ 画素回路
１３１、１３２、１３３ スイッチ回路
１４０ 画素チップ
１４１、１４１Ａ、１４１Ｂ、１５１、２５１ 接続部
１５０、２５０ 回路チップ
１６０ ＲＧＢ駆動回路
１６１、１７１、２０１ ＴＧ駆動部
１６２、１７２、２０２ ＲＳＴ駆動部
１６４、１７４、２０４ ＳＥＬ駆動部
１７０ ＩＲ駆動回路
１７５、２０５ ＯＦＧ駆動部
１８１ ＲＧＢ信号処理回路
１８２ ＲＧＢデータ処理部
１９１ ＩＲ信号処理回路
１９２ ＩＲデータ処理部
２００ 共通駆動回路
２５２ フレームメモリ
２１０ 共通信号処理回路
ＦＤ１、ＦＤ２ 浮遊拡散領域
ＬＤ 画素駆動線
ＬＤ１ ＲＧＢ駆動線
ＬＤ２ ＩＲ駆動線
ＬＤ３ 共通駆動線
ＬＤ３ａ、ＬＤ３ｂ 駆動線
ＰＤ１、ＰＤ２ 光電変換部
ＳＬ１、ＳＬ２ 信号線
ＶＳＬ、ＶＳＬ１、ＶＳＬ２、ＶＳＬ３ 垂直信号線

Claims (20)

1. 第１波長帯の光を検出する第１センサと、
   前記第１波長帯とは異なる第２波長帯の光を検出する第２センサと、
   を備え、
   前記第１センサは、入射光における前記第１波長帯の光を検出する第１画素を備え、
   前記第２センサは、前記入射光のうちの前記第１画素を透過した前記第２波長帯の光を検出する第２画素を備える
   固体撮像装置。
2. 前記第１画素は、前記第１波長帯の光を光電変換する第１光電変換部を備え、
   前記第２画素は、前記第２波長帯の光を光電変換する第２光電変換部を備え、
   前記第２光電変換部は、前記第１光電変換部における前記第１波長帯の光の入射面と反対側の面側に配置されている
   請求項１に記載の固体撮像装置。
3. 前記第１画素及び前記第２画素を備える第１チップと、
   前記第１画素及び前記第２画素を駆動する駆動部と、前記第１画素及び前記第２画素から画素信号を読み出す読出し部とを備える第２チップと、
   を備え、
   前記第１チップと前記第２チップとは、互いに接合されることで構成された積層チップである
   請求項２に記載の固体撮像装置。
4. 前記第１チップは、前記第１光電変換部及び前記第２光電変換部を備える第３チップと、前記第１光電変換部に接続された第１画素回路及び前記第２光電変換部に接続された第２画素回路を備える第４チップとを接合することで構成された積層チップである
   請求項３に記載の固体撮像装置。
5. 前記駆動部は、
   前記第１画素に制御信号を供給する第１駆動部と、
   前記第２画素に制御信号を供給する第２駆動部と、
   を含み、
   前記読出し部は、
   前記第１画素が生成した第１画素信号を読み出す第１読出し部と、
   前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
   を含む
   請求項３に記載の固体撮像装置。
6. 前記第１駆動部と前記第２駆動部とは、前記第２チップにおける隣接する領域に配置され、
   前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域に配置される
   請求項５に記載の固体撮像装置。
7. 前記第１読出し部及び前記第２読出し部は、前記第２チップにおける中央寄りの隣接する領域に配置され、
   前記第１駆動部及び前記第２駆動部は、前記第２チップにおける前記第１読出し部及び前記第２読出し部が配置された前記領域を挟む２つの領域に分かれて配置される
   請求項５に記載の固体撮像装置。
8. 前記駆動部は、前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部をさらに備える
   請求項５に記載の固体撮像装置。
9. 前記第１駆動部と前記第２駆動部と前記第３駆動部とは、前記第２チップにおける隣接する領域に配置され、
   前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域に配置される
   請求項８に記載の固体撮像装置。
10. 前記第１駆動部から前記第３駆動部のうちの２つは、前記第２チップにおける隣接する領域に配置され、
    前記第１読出し部と前記第２読出し部とは、前記第２チップにおける隣接する領域であって前記第１駆動部から前記第３駆動部のうちの前記２つが配置された前記領域と隣接する前記領域に配置され、
    前記第１駆動部から前記第３駆動部のうちの残りの１つは、前記第２チップにおける前記第１読出し部及び前記第２読出し部が配置された領域を挟んで前記第１駆動部から前記第３駆動部のうちの前記２つが配置された前記領域と反対側の領域に配置される
    請求項８に記載の固体撮像装置。
11. 前記駆動部は、前記第１画素及び前記第２画素に共通の制御信号を供給し、
    前記読出し部は、
    前記第１画素が生成した第１画素信号を読み出す第１読出し部と、
    前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
    を含む
    請求項３に記載の固体撮像装置。
12. 前記駆動部は、
    前記第１画素に制御信号を供給する第１駆動部と、
    前記第２画素に制御信号を供給する第２駆動部と、
    を含み、
    前記読出し部は、前記第１画素が生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す
    請求項３に記載の固体撮像装置。
13. 前記読出し部は、前記第２チップにおける中央寄りの隣接する領域に配置され、
    前記第１駆動部及び前記第２駆動部は、前記第２チップにおける前記読出し部が配置された前記領域を挟む２つの領域に分かれて配置される
    請求項１２に記載の固体撮像装置。
14. 前記駆動部は、
    前記第１画素に制御信号を供給する第１駆動部と、
    前記第２画素に制御信号を供給する第２駆動部と、
    前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部と、
    を含み、
    前記読出し部は、
    複数の前記第１画素の一部が生成した第１画素信号を読み出す第１読出し部と、
    前記複数の第１画素の残りが生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す第２読出し部と、
    を含む
    請求項３に記載の固体撮像装置。
15. 前記複数の第１画素のうちの前記一部は、前記第１チップにおいて第３方向に延在する第１信号線を介して前記第１読出し部に接続され、前記残りは、前記第３方向とは反対方向の第４方向に延在する第２信号線を介して前記第２読出し部に接続される
    請求項１４に記載の固体撮像装置。
16. 前記駆動部は、
    前記第１画素に制御信号を供給する第１駆動部と、
    前記第２画素に制御信号を供給する第２駆動部と、
    前記第１画素及び前記第２画素に共通の制御信号を供給する第３駆動部と、
    を含み、
    前記読出し部は、前記第１画素が生成した第１画素信号及び前記第２画素が生成した第２画素信号を読み出す
    請求項３に記載の固体撮像装置。
17. 前記駆動部から出力された制御信号を前記第１画素に供給する第１駆動線は、前記第１チップにおいて第１方向に延在し、
    前記駆動部から出力された制御信号を前記第２画素に供給する第２駆動線は、前記第１チップにおいて前記第１方向と直行する第２方向に延在する
    請求項３に記載の固体撮像装置。
18. 前記第１センサは、前記第２センサにおける１つの前記第２画素に対して複数の前記第１画素を備える
    請求項１に記載の固体撮像装置。
19. 前記読出し部から出力されたデータを保持するフレームメモリを備える第５チップをさらに備え、
    前記第５チップは、前記第１チップと前記第２チップとの間、又は、前記第２チップを挟んで前記第１チップと反対側に接合されている
    請求項３に記載の固体撮像装置。
20. 請求項１に記載の固体撮像装置と、
    前記第１センサによって取得されて前記固体撮像装置から出力された第１画像データと、前記第２センサによって取得されて前記固体撮像装置から出力された第２画像データとを処理するプロセッサと、
    を備える電子機器。

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