JP2021180258A - 光電変換装置、撮像システム、移動体 - Google Patents

光電変換装置、撮像システム、移動体 Download PDF

Info

Publication number
JP2021180258A
JP2021180258A JP2020084828A JP2020084828A JP2021180258A JP 2021180258 A JP2021180258 A JP 2021180258A JP 2020084828 A JP2020084828 A JP 2020084828A JP 2020084828 A JP2020084828 A JP 2020084828A JP 2021180258 A JP2021180258 A JP 2021180258A
Authority
JP
Japan
Prior art keywords
photoelectric conversion
conversion device
pad
diode
protection circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020084828A
Other languages
English (en)
Other versions
JP2021180258A5 (ja
Inventor
彬 大瀬戸
Akira Oseto
伸明 柿沼
Nobuaki Kakinuma
達典 加藤
Tatsunori Kato
龍之介 石井
Ryunosuke Ishii
紘司 原
Koji Hara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2020084828A priority Critical patent/JP2021180258A/ja
Priority to US17/317,605 priority patent/US20210358904A1/en
Priority to CN202110521172.3A priority patent/CN113675186A/zh
Publication of JP2021180258A publication Critical patent/JP2021180258A/ja
Publication of JP2021180258A5 publication Critical patent/JP2021180258A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】光電変換装置が生成する信号に静電ノイズが混入したり、内部回路がダメージを受けて光電変換装置の動作の信頼性が低下したりする場合がある。【解決手段】複数の光電変換部を備える第１半導体基板と、信号電荷に基づく信号を処理する信号処理回路を有する第２半導体基板とが積層された光電変換装置であって、光電変換装置の外部に接続されるパッドと、第１半導体基板に設けられた第１保護回路と、第２半導体基板に設けられた第２保護回路とを有し、第１保護回路と前記第２保護回路の少なくとも一方が、平面視において、前記パッドが設けられた領域の外部に設けられている光電変換装置である。【選択図】図４

Description

本発明は、光電変換装置、撮像システム、移動体に関する。
光電変換装置の分野では、微細化が進展している。この微細化の進展に伴って、例えばＭＯＳトランジスタでは、ゲート酸化膜の薄膜化が進んでいる。これにより、ＭＯＳトランジスタの絶縁破壊が生じる電圧の低電圧化が生じている。このＭＯＳトランジスタの絶縁破壊を低減するために保護回路を設ける形態が知られている。
保護回路の面積を大きくするほど、静電気放電による光電変換装置への負荷を低減することができる。しかし、保護回路の占有面積を増やすと、他の回路（光電変換装置に設けられた内部回路）の面積が圧迫される。あるいは、内部回路の面積を確保しようとすると、チップの面積が増大する。特許文献１に記載の技術によれば、外部から電圧が供給されるパッドと平面視で重なる領域に保護回路を配置する。これにより、チップ面積の増加を抑制しつつ保護回路の面積を増加させることができるとされる。
特開２０１２−０３３８７８号公報
パッドに対して平面視で重なる領域に保護回路を設けると、パッドに対してワイヤボンディングを行う時に、保護回路が圧力を受ける可能性がある。これにより、保護回路の特性（静電気耐性を含む）が変化する。この結果、光電変換装置が生成する信号に静電ノイズが混入したり、内部回路がダメージを受けて光電変換装置の動作の信頼性が低下したりする場合がある。
本発明は上記の課題を鑑みて為されたものであり、一の態様は、入射光を受けて信号電荷を各々が生成する、複数の光電変換部を備える第１半導体基板と、前記信号電荷に基づく信号が入力され、前記信号を処理する信号処理回路を有する第２半導体基板とが積層された光電変換装置であって、前記第１半導体基板に設けられた第１保護回路と、前記第２半導体基板に設けられた第２保護回路とを有することを特徴とする光電変換装置である。
本発明により、ワイヤボンディングを行うことによる保護回路の特性の変化を低減することができる。よって、光電変換装置の信号の精度の低下、動作の信頼性の低下を抑制することができる。
第１実施形態に係る等価回路図 第１実施形態に係る平面レイアウト図 第１実施形態に係る平面レイアウト図 第１実施形態に係る断面模式図 第１実施形態に係る断面模式図 第２実施形態に係る平面レイアウト図 第２実施形態に係る平面レイアウト図 第２実施形態に係る断面模式図 第２実施形態に係る断面模式図 第３実施形態に係る平面レイアウト図 第３実施形態に係る断面模式図 第４実施形態に係る平面レイアウト図 第４実施形態に係る断面模式図 第５実施形態に係る等価回路図 第５実施形態に係る平面レイアウト図 第５実施形態に係る断面模式図 第５実施形態に係る断面模式図 第６実施形態に係る等価回路図 第６実施形態に係る平面レイアウト図 第６実施形態に係る断面模式図 第７実施形態に係る等価回路図 第７実施形態に係る平面レイアウト図 第７実施形態に係る平面レイアウト図 第７実施形態に係る断面模式図 第８実施形態に係る概要図 第８実施形態に係る平面レイアウト図 第８実施形態に係る平面レイアウト図 第８実施形態に係る断面模式図 光電変換システムの構成を示す図 移動体の構成、動作を示す図
以下、図面を参照しながら各実施例を説明する。
以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。
また、以下に述べる実施形態中に記載される半導体領域、ウエルの導電型や注入されるドーパントは一例であって、実施形態中に記載された導電型、ドーパントのみに限定されるものでは無い。実施形態中に記載された導電型、ドーパントに対して適宜変更できるし、この変更に伴って、半導体領域、ウエルの電位は適宜変更される。
なお、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。
例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施例中の説明に対し逆転させるようにすればよい。また、以下に述べる実施例中に記載される半導体領域の導電型についても一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。
（第１実施形態）
以下、図面を参照しながら本実施形態に係る光電変換装置の構造を説明する。
図１は本実施形態に係る静電気保護回路の等価回路図である。内部回路１０３に対し、ダイオード１０１、ダイオード１０２が接続されている。ダイオード１０１、１０２は、パッド１００に接続されている。
ダイオード１０１のカソードは電源電圧ノードＶＤＤに接続されている。また、ダイオード１０１のアノードとダイオード１０２のカソードが、パッド１００、内部回路１０３に接続されている。ダイオード１０２のアノードは、電源電圧ノードＧＮＤに接続されている。電源電圧ノードＧＮＤの電位は典型的には接地電位である。また、電源電圧ノードＶＤＤの電位は典型的には正の電位である。
内部回路１０３は、例えば、外部から入力される信号を増幅するためのドライバー回路を備える。この際、内部回路１０３は、ドライバー回路以外の回路を備えていてもよい。また、図１に示した回路素子以外にも、例えば、抵抗素子や容量素子等の回路素子を備えてもよい。
図１に示した形態では、パッド１００に電源電圧ＶＤＤが印加された場合、ダイオード１０１およびダイオード１０２には電流は流れない。一方で、静電気放電により、パッド１００に電源電圧ノードＶＤＤの電位よりも大きい正電圧が印加された場合、ダイオード１０１を経由して電源電圧ノードＶＤＤに電流が流れる。また、パッド１００に負電圧が印加された場合、ダイオード１０２を経由して電源電圧ノードＧＮＤに電流が流れる。この動作により、パッド１００に静電気放電が印加されたとしても、内部回路１０３の破壊を抑制することができる。
図２および図３は本実施形態に係る静電気保護回路の平面レイアウト図である。図２、図３では、図１で示した部材と同じ機能を有する部材については同一の符号を付している。本実施形態の光電変換装置では、図２（ａ）に示した第１部材２０２と図２（ｂ）で示した第２部材２０３とが貼り合わされている。第１部材２０２、第２部材２０３のそれぞれは、典型的には半導体基板と、少なくとも１層の配線層とを備えるチップである。なお、図２では、図１に示した回路素子の一部は、第１部材２０２と第２部材２０３に分散されて配置される。例えば、図２に示したダイオード１０１Ａとダイオード１０１Ｂとが組み合わされることによって、図１に示したダイオード１０１が形成される。同様に、図２に示したダイオード１０２Ａとダイオード１０２Ｂとが組み合わされることによって、図１に示したダイオード１０２が形成される。パッド１００については、部材２０２、２０３の一方は図２に示した１００が開口であってよく、他方の部材にパッド１００が設けられているようにすればよい。あるいは、第１部材２０２、第２部材２０３の両方にパッド１００を設けるようにしてもよい。この場合、第１部材２０２、第２部材２０３の一方の部材のパッド１００が外部に接続される。そして、他方の部材のパッド１００は、貼り合わされる相手の部材のパッド１００に、ビアプラグを介して接続するようにすればよい。
第１部材２０２と第２部材２０３の貼り合わせは、第１部材２０２と第２部材２０３のそれぞれのパッド１００が平面的に重なるように行われる。なお、パッド１００は光電変換装置に複数配置されており、内部回路１０３で生成された信号を出力するパッド（出力パッド）や、内部回路を駆動するための電圧などが入力されるパッド（入力パッド）も含まれる。
図２に示したレイアウトでは、内部回路１０３Ａの一部領域と、ダイオード１０１Ａ、ダイオード１０２Ａ、パッド１００が直線状に並ぶように配されている。別の見方では、ダイオード１０１Ａと内部回路１０３Ａとを結ぶ方向に対して交差する方向に沿って、ダイオード１０１Ａ、ダイオード１０２Ａ、パッド１００が配されていると言える。内部回路１０３Ｂの一部領域と、ダイオード１０１Ｂ、ダイオード１０２Ｂ、パッド１００が直線状に並ぶように配されている。別の見方では、ダイオード１０１Ｂと内部回路１０３Ｂとを結ぶ方向に対して交差する方向に沿って、ダイオード１０１Ｂ、ダイオード１０２Ｂ、パッド１００が配されていると言える。
図３に示したレイアウトでは、ダイオード１０１Ａと内部回路１０３Ａとを結ぶ方向に対して交差する方向に沿って、ダイオード１０１Ａ、ダイオード１０２Ａ、パッド１００が配されている。
図２、図３のいずれのレイアウトにおいても、第１部材２０２にパッド１００、ダイオード１０１Ａ、１０２Ａ、内部回路１０３Ａ、ＶＤＤ電源配線１０４、ＧＮＤ配線１０５が形成される。また部材２０３に、パッド１００、ダイオード１０１Ｂ、１０２Ｂ、内部回路１０３Ｂが形成される。また、本実施形態において、ＶＤＤ電源配線１０４とＧＮＤ配線１０５は部材２０２に配置されている。他の例として、ＶＤＤ電源配線１０４とＧＮＤ配線１０５は第２部材２０３に配されていてもよい。また、第１部材２０２、第２部材２０３の各々に、ＶＤＤ電源配線１０４とＧＮＤ配線１０５の両方が配置されてもよい。
なお、図２に示したレイアウトにおいてダイオード１０１Ａは、ダイオード１０２Ａよりもパッド１００に近い位置に配されている。また、ダイオード１０１Ｂは、ダイオード１０２Ｂよりもパッド１００に近い位置に配されている。この順に限定されるものではなく、ダイオード１０２Ａがダイオード１０１Ａよりもパッド１００に近い位置に配されていても良い。また、ダイオード１０２Ａがダイオード１０１Ａよりもパッド１００に近い位置に配されていても良い。
また、図３に示したレイアウトでは、ダイオード１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂは複数のパッド１００同士の間に配置されている。ダイオード１０１Ａ、１０１Ｂの配置順序、およびダイオード１０２Ａ、１０２Ｂの配置順序は、図３に示した形態の逆であってもよい。
図４は、図２および図３に示した破線Ａ−Ａ´における光電変換装置の断面図である。
図４では、図１〜図３で示した部材と同一の機能を備える部材には同一の符号を付している。第１部材２０２は、第１基板２００と配線層を有する。第２部材２０３は、第２基板２０１と配線層を有する。第１基板２００と第２基板２０１は例えばシリコン半導体基板である。この第１基板２００、第２基板２０１のいずれも、内部回路１０３を構成するＭＯＳトランジスタ、抵抗素子、容量素子、フォトダイオードなどの回路要素が形成される。第１部材２０２と第２部材２０３は接合部２０４にて電気的接続が行われている。また第１部材２０２は、配線層２０５、２０６と、複数のコンタクトあるいはビアを含むコンタクト層２０８、２０９、２１０、２１３、２１４を有する。同様に第２部材２０３は、配線層２０７と、複数のコンタクトあるいはビアを含むコンタクト層２１１、２１２、２１４、２１５を有する。
接合部２０４、配線層２０５〜２０７、コンタクト層２０８〜２１５は例えば銅、アルミニウム、タングステン、チタンなどの金属材料で形成される。配線層間には層間絶縁膜が形成されており、例えばシリコン酸化膜、シリコン窒化膜、シリコン炭化膜のいずれか、あるいは複数種類の膜を組み合せた膜で形成される。ここで第１部材２０２、および第２部材２０３に含まれる配線層数は任意に設定可能である。本実施形態では、第１部材２０２の配線層数は２、第２部材２０３の配線層数は１である。
また、本実施形態において、第１基板２００にダイオード１０１Ａ、ダイオード１０２Ａが形成され、第２基板２０１にダイオード１０１Ｂ、ダイオード１０２Ｂが形成される。ダイオード１０１Ａはダイオード１０１の一部を構成する要素であり、図４においてアノード領域が図示されている。ダイオード１０２Ａはダイオード１０２の一部を構成する要素であり、図４においてアノード領域が図示されている。また、ダイオード１０１Ｂはダイオード１０１の一部を構成する要素であり、図４においてカソード領域が図示されている。ダイオード１０２Ｂはダイオード１０２の一部を構成する要素であり、図４においてカソード領域が図示されている。
ダイオード１０１Ａのアノード領域は第１基板２００上に形成されたｎ型半導体領域２１７上にｐ型半導体領域２１８を設けることで形成される。また、ダイオード１０１Ｂのアノード領域は第２基板２０１上に形成されたｎ型半導体領域２２２上にｐ型半導体領域２２３を設けることで形成される。またダイオード１０２Ａは第１基板２００上に形成されたｐ型半導体領域２１９上にｎ型半導体領域２２０を設けることで形成される。ダイオード１０２Ｂは第２基板２０１に形成されたｐ型半導体領域２２４上にｎ型半導体領域２２５を設けることで形成される。ダイオード１０１Ａと、ダイオード１０２Ａの間には素子分離領域２１６が形成される。また、ダイオード１０１Ｂとダイオード１０２Ｂの間には素子分離領域２２１が形成される。
ダイオード１０１Ａは配線層２０５、２０６、コンタクト層２０９、２１２を介してパッド１００に接続される。ダイオード１０２Ａは配線層２０５、２０６、コンタクト層２０８、２１２を介してパッド１００に接続される。ダイオード１０１Ｂは配線層２０６、２０７、接合部２０４、コンタクト層２１１、２１３、２１４を介してパッド１００に接続される。ダイオード１０２Ｂは配線層２０６、２０７、接合部２０４、コンタクト層２１０、２１３、２１４を介してパッド１００に接続される。また内部回路１０３Ａは配線層２０５、２０７、コンタクト層２１０、２１３を介してパッド１００に接続される。本実施形態ではコンタクト層２１０にＭＯＳトランジスタのゲート２２６が接続されている。他の例として、コンタクト層２１０は、ＭＯＳトランジスタのソース・ドレイン領域、またＭＯＳトランジスタ以外の回路要素に接続されてもよい。また、コンタクト層２１０は、内部回路１０３Ｂに接続されてもよい。
図５は、図２および図３に示した破線Ｂ−Ｂ‘における光電変換装置の断面模式図である。図４で示したようにダイオード１０１Ａのアノード領域２１８は配線層２０５、２０７、コンタクト層２０９、２１２を介してパッド１００に接続される。ダイオード１０１Ａのカソード領域はｎ型半導体領域２１７上にｎ型半導体領域３０８を設けることで形成される。ダイオード１０１Ａのカソード領域は、コンタクト層３０３を介してＶＤＤ電源配線１０４に接続される。また、ダイオード１０１Ｂのアノード領域２２３は配線層２０６、２０７、接合部２０４、コンタクト層２１０、２１３、２１４を介してパッド１００に接続される。
ダイオード１０１Ｂのカソード領域２２３では、ｎ型半導体領域２２２上にｎ型半導体領域３１１を形成されている。カソード領域２２３は、配線層３０１、３０２、コンタクト層３０３〜３０７、接合部３０を介してＶＤＤ電源配線１０４に接続される。本実施形態においてダイオード１０１Ａ、ダイオード１０１Ｂのカソード領域にｎ型半導体領域３０９、３１１を形成している。他の例として、ｐ型半導体領域２１８、２２３ではなく、ｎ型半導体領域２１７、２２２にコンタクト層を接続するようにしてもよい。また、本実施形態では素子分離領域３１０、３１２を形成してｎ型半導体領域とｐ型半導体領域を分離している。この例に限定されるものではなく、素子分離領域３１０、３１２を形成せず、ｎ型半導体領域とｐ型半導体領域を接合させた、ＰＮ接合による分離領域としてもよい。また図示はしていないが、第１基板２００、第２基板２０１上にシリサイド構造などの構造を備えていてもよい。
本実施形態に係る光電変換装置は、積層された２つの半導体基板の両方に静電気保護回路を配置する。これにより、片側の基板にのみに配置する場合と比較して、本実施形態の光電変換装置は、チップ面積の増加を抑制しつつ静電気保護回路の面積を増加させることができるという、有利な効果を備える。また本実施形態において、パッド１００と平面的に重ならない領域に静電気保護回路を配置している。これにより、パッド１００にワイヤを接続する際に生じる圧力を静電気保護回路が受けにくくすることができ、静電気保護回路の故障を生じにくくすることができる。
また、本実施形態では、２つの半導体基板の積層構造を説明したが、さらに多くの半導体基板を積層させるようにしても良い。
（第２実施形態）
以下、図６〜図９を用いて本実施形態の光電変換装置について説明する。なお、以下の説明では、第１実施形態と異なる点を中心に説明することとし、第１実施形態と重複する部分については説明を省略することがある。
本実施形態の光電変換装置の等価回路は、第１実施形態で説明した図１と同じとすることができる。図６および図７は本実施形態の静電気保護回路の平面レイアウト図である。図６、図７では、図１〜図５を参照しながら説明した部材と同じ機能を有する部材については、図１〜図５で付した符号と同じ符号を付している。
本実施形態において、光電変換装置は図６（ａ）に示した部材４０２と、図６（ｂ）に示した部材４０３とが貼り合わされることによって形成される。第１実施形態と同様に、図６（Ａ）の部材４０２と図６（Ｂ）の部材４０３は、パッド１００が平面視で重なるように貼り合わされる。
図６、図７のいずれにおいても、部材４０２にパッド１００、ダイオード１０１、内部回路１０３Ａ、ＶＤＤ電源配線１０４、ＧＮＤ配線１０５が形成される。また部材４０３にパッド１００、ダイオード１０２、内部回路１０３Ｂが形成される。また本実施形態において、ＶＤＤ電源配線１０４とＧＮＤ配線１０５は部材４０２に配置されているが、部材４０３に配置されても良い。また、第１部材４０２、第２部材４０３の各々に、ＶＤＤ電源配線１０４とＧＮＤ配線１０５の両方が配置されてもよい。
図６に示した平面レイアウト図においてダイオード１０１、１０２はパッド１００と内部回路１０３Ａまたは内部回路１０３Ｂの間に配置されている。また図７に示した平面レイアウト図においてダイオード１０１、１０２はパッド１００同士の間に配置されている。
図８は、図６および図７に示した破線Ｃ−Ｃ´における光電変換装置の断面模式図である。図８では図１〜図７を参照しながら説明した部材と同じ機能を有する部材については、図１〜図７で付した符号と同じ符号を付している。本実施形態の光電変換装置は第１基板４００を有する第１部材４０２と、第２基板４０１を有する第２部材４０３が貼り合わされている。第１部材４０２と第２部材４０３は接合部４０４にて電気的接続が行われている。また第１部材４０２は、配線層４０５、４０６と、コンタクト層４０８、４０９、４１１、４１２を有する。第２部材４０３は、配線層４０７と、コンタクト層４１０、４１３を有する。
また本実施形態において、第１基板４００にダイオード１０１が形成され、第２基板４０１にダイオード１０２が形成されているが、配置位置を逆にしても良い。図８では、ダイオード１０１のアノード領域と、ダイオード１０２のカソード領域が示されている。ダイオード１０１のアノード領域では、第１基板４００に形成されたｎ型半導体領域４１４の上部にｐ型半導体領域４１５が形成されている。また、ダイオード１０２のカソード領域では、第２基板４０１に形成されたｐ型半導体領域４１６の上部にｎ型半導体領域４１７が形成されている。
ダイオード１０１は配線層４０５、４０６、コンタクト層４０８、４１１を介してパッド１００に接続される。ダイオード１０２は配線層４０７、４０６、接合部４０４、コンタクト層４１０、４１２、４１３を介してパッド１００に接続される。また、内部回路１０３Ａは配線層４０５、４０６、コンタクト層４０９、４１１を介してパッド１００に接続される。
図９は、図６および図７に示した破線Ｄ−Ｄ‘における光電変換装置の断面模式図である。ダイオード１０１のカソード領域はｎ型半導体領域４１４上にｎ型半導体領域５０６を設けることによって形成される。このカソード領域は、コンタクト層５０２を介してＶＤＤ電源配線１０４に接続される。また、ダイオード１０２のアノード領域は、ｐ型半導体領域４１６上にｐ型半導体領域５０８を設けることによって形成される。また、このアノード領域は、配線層５０１、コンタクト層５０３〜５０５、接合部５００を介してＧＮＤ配線１０５に接続される。
本実施形態の光電変換装置は、積層された各基板にダイオード１０１とダイオード１０２の一方のダイオードを配置する。これにより、例えば図４に示した素子分離領域２１６、２２１を本実施形態では省略することができる。これにより、第１実施形態では素子分離領域２１６、２２１に割り当てていた回路面積を、静電気保護回路に割り当てることができる。これにより、本実施形態の光電変換装置は、静電気保護回路の回路面積をより大きくすることができる効果を有する。
（第３実施形態）
以下、図１０〜図１１を用いて本第３実施形態に係る光電変換装置の構造を説明する。本第３実施形態に係る光電変換装置の等価回路図は、図１と同様である。
図１０は、本第３実施形態に係る静電気保護回路の平面レイアウト図である。図１〜図９と同一の構成には同一の符号を付し、説明を省略する。図１０において、パッド１００、ダイオード１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂ、内部回路１０３Ａ、１０３Ｂ、ＶＤＤ電源配線１０４、ＧＮＤ配線１０５の配置は図２と同様である。他の例として、図３と同様の配置としてもよい。また、図６、図７のようにダイオード１０１、１０２を第１部材６０２、第２部材６０３に分けて配置しても良い。ダイオード１０１Ｃ、１０２Ｃのそれぞれは、ダイオード１０１、１０２の一部である。本実施形態において、ダイオード１０１Ｃ、１０２Ｃは第１部材６０２に配置され、パッド１００と平面的に重なる領域に形成される。また、ダイオード１０１Ｃ、１０２Ｃは図１０ではパッド１００に対して平面視で重なる位置に配しているが、この配置例には限定されない。例えば、ダイオード１０１Ｃ、１０２Ｃの一部ずつがパッド１００に対して平面視で重なり、ダイオード１０１Ｃ、１０２Ｃの他の一部ずつはパッド１００に対して重ならない位置に設けられていても良い。
図１１は図１０に示した破線Ｅ―Ｅ‘における光電変換装置の断面模式図である。図１１では図１〜図１０と同一の構成には同一の符号を付し、説明を省略する。
本第３実施形態の光電変換装置は、第１基板６００を有する第１部材６０２と、第２基板６０１を有する第２部材６０３が貼り合わされている。第１部材６０２と第２部材６０３は接合部６０４にて電気的接続が行われている。また第１部材６０２は、配線層６０５、６０６と、コンタクト層６０７〜６０９を有する。また第１基板６００にダイオード１０１Ａ、１０２Ａ、１０１Ｃ、１０２Ｃが形成され、第２基板６０１にはダイオード１０１Ｂ、１０２Ｂが形成されている。ここでダイオード１０１Ａ、１０２Ａ、１０１Ｂ、１０２Ｂの構造、接続関係は図４で説明したものと同様である。ダイオード１０１Ｃのアノード領域では、第１基板６００に形成されたｎ型半導体領域６１０の上部にｐ型半導体領域６１１が形成されている。また、ダイオード１０２Ｃのカソード領域では、第１基板６００に形成されたｐ型半導体領域６１２の上部にｎ型半導体領域６１３が形成されている。ダイオード１０１Ｃは配線層６０５、６０６、コンタクト層６０７、６０９を介してパッド１００に接続される。ダイオード１０２Ｃは配線層６０５、６０６、コンタクト層６０８、６０９を介してパッド１００に接続される。ここでダイオード１０１Ｃ、１０２Ｃはパッド１００と平面的に重なる領域を持つ。また、図示はしないが、ダイオード１０１ＣのカソードはＶＤＤ電源配線に接続され、ダイオード１０２ＣのアノードはＧＮＤ配線に接続される。
本実施形態の構造では、第１第１実施形態の構造に加えてパッド１００と重なる領域にダイオード１０１Ｃ、１０２Ｃを配置した。これにより静電気保護回路のさらなる面積増加が実現できる。またダイオード１０１Ｃ、１０２Ｃはパッド１００に対するワイヤボンディングの形成時の圧力を受けて特性や、静電気耐性が変化する場合がある。しかし、本実施形態では、パッド１００に対して平面視で重ならない位置に設けられたダイオード１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂが、ワイヤボンディングの形成による影響を受けにくい。このダイオード１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂが静電気保護回路として安定的に動作することができる。これにより、本実施形態の光電変換装置では、静電気保護回路全体として安定に動作することが出来る。
（第４実施形態）
以下、図１２〜図１３を用いて本第４実施形態に係る光電変換装置の構造を説明する。
第４第４実施形態に係る光電変換装置の等価回路図は、図１と同様である。
図１２は本第４実施形態に係る静電気保護回路の平面レイアウト図である。図１〜図１１と同一の構成には同一の符号を付し、説明を省略する。本実施形態において、パッド１００は第２部材７０３に形成される。第１部材７０２には、パッド部１００のための開口は形成されない。
また、ダイオード１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂ、内部回路１０３Ａ、１０３Ｂ、ＶＤＤ電源配線１０４、ＧＮＤ配線１０５の配置は図２と同様であるが、図３と同様にしてもよい。また図６、図７、図１０のようにダイオード１０１、１０２を第１部材７０２、第２部材７０３に分けて配置しても良いものとする。
図１３は図１２に示した破線Ｆ−Ｆ‘における光電変換装置の断面模式図である。
図１３では図１〜図１２と同一の構成には同一の符号を付し、説明を省略する。第４第４実施形態の光電変換装置は、第１基板７００を有する第１部材７０２と、第２基板７０１を有する第２部材７０３が貼り合わされている。第１部材７０２と第２部材７０３は接合部７０４、７０５にて電気的接続が行われている。第１部材７０２は、配線層７０６、７０７とコンタクト層７０９〜７１２を有し、第２部材７０３は配線層７０８とコンタクト層７１３〜７１５を有する。ダイオード１０１Ａ、１０２Ａ、１０１Ｂ、１０２Ｂの構造は、図４で示したものと同様である。
ダイオード１０１Ａは配線層７０６〜７０８、接合部７０４、コンタクト層７１０〜７１３を介してパッド１００に接続される。ダイオード１０２Ａは配線層７０６〜７０８、接合部７０４、コンタクト層７０９、７１１〜７１３を介してパッド１００に接続される。ダイオード１０１Ｂは配線層７０８、コンタクト層７１５を介してパッド１００に接続される。ダイオード１０２Ｂは配線層７０８、コンタクト層７１４を介してパッド１００に接続される。また、ダイオード１０１Ａ、１０２Ａは図５と同様にして、ＶＤＤ電源配線に接続される。同様にダイオード１０２Ａ、１０２ＢはＧＮＤ配線に接続される。
本実施形態の構造では、パッド１００が第２部材７０３に形成されている。そして、パッド１００と平面的に重なる領域に接合部７０５を配置することができる。この構造により、第１部材７０２と第２部材７０３の貼り合わせ強度を向上させることができる。
（第５実施形態）
以下、図１４〜図１７を用いて本第５実施形態に係る光電変換装置の構造を説明する。
図１４は第５第５実施形態に係る光電変換装置の等価回路図である。本実施形態の光電変換装置は、パッド８００、８０１、ダイオード８０２〜８０５、内部回路８０６、８０７を有する。パッド８００、ダイオード８０２、８０３、内部回路８０６を備える第１の静電気保護回路と、パッド８０１、ダイオード８０４、８０５、内部回路８０７を備える第２の静電気保護回路のそれぞれは、図１で示した回路と同じ構成である。
図１５は本第５実施形態に係る静電気保護回路の平面レイアウト図である。図１〜１４と同一の構成には同一の符号を付し、説明を省略する。本実施形態において、光電変換装置は図１５（ａ）、（ｂ）のそれぞれで示した２つの部材（チップ）が貼り合わせされる。第１部材９０２にはパッド８００、ダイオード８０２、８０３、内部回路８０６、ＶＤＤ電源配線８０８、ＧＮＤ配線８０９が形成される。また、第２部材９０３にはパッド８０１、ダイオード８０４、８０５、内部回路８０７、ＶＤＤ電源配線８１０、ＧＮＤ配線８１１が形成される。
図１６は図１５に示した破線Ｇ−Ｇ´における光電変換装置の断面模式図である。
図１６では図１〜図１５と同一の構成には同一の符号を付し、説明を省略する。第５第５実施形態の光電変換装置は第１基板９００を有する第１部材９０２と、第２基板９０１を有する第２部材９０３が貼り合わされている。第１部材９０２と第２部材９０３は接合部９０４にて貼り合わせされている。第１部材９０２は、配線層９０５、９０６と、コンタクト層９０８〜９１０を有する。また第２部材９０３は配線層９０７と、コンタクト層９１１〜９１２を有する。また第１基板９００にダイオード８０２、８０３が形成され、第２基板９０１にはダイオード８０４、８０５が形成される。ここでダイオード８０２、８０３の構造は図４に示したダイオード１０１Ａ、１０２Ａと同様である。またダイオード８０４、８０５の構造は図４に示したダイオード１０１Ｂ、１０２Ｂと同様である。ここでダイオード８０２は配線層９０５、９０６、コンタクト層９０９、９１０を介してパッド８００に接続される。ダイオード８０３は配線層９０５、９０６、コンタクト層９０８、９１０を介してパッド８００に接続される。また、ダイオード８０４は配線層９０７、コンタクト層９１２を介してパッド８０１に接続される。ダイオード８０５は配線層９０７、コンタクト層９１１を介してパッド８０１に接続される。
図１７は図１５に示した破線Ｈ−Ｈ´における光電変換装置の断面模式図である。図１〜図１６と同一の構成には同一の符号を付し、説明を省略する。ダイオード８０２の構造は図４のダイオード１０１と同様であり、コンタクト層１００１を介してＶＤＤ電源配線８０８に接続される。ダイオード８０４の構造は図４のダイオード１０２Ａと同様あり、コンタクト層１００２を介してＶＤＤ電源配線８１０に接続される。
本実施形態の構造では内部回路８０６に対して、第１部材側に形成されたパッド８００、ダイオード８０２、８０３が接続されている。また第２部材に形成された内部回路８０７に対して、第２部材側に形成されたパッド８０１、ダイオード８０４、８０５が接続されている。またダイオード８０２、８０３とダイオード８０４、８０５は平面的に重なる領域を持つ。この構成により、第１部材、第２部材のそれぞれがパッド８００、８０１を備える場合においても、平面視における静電気保護回路の面積の増加を抑えることができる。また、内部回路とパッド間の配線の長さを低減できることから、内部回路・パッド間の寄生抵抗を低減することができる。これにより、パッド８００、８０１を介して入出力される電気信号を高速に内部回路に伝達することが可能である。
（第６実施形態）
以下、図１８〜図２０を用いて本第５実施形態に係る光電変換装置の構造を説明する。
図１８は第６第６実施形態に係る光電変換装置の等価回路図である。本実施形態の光電変換装置は、パッド１１００、ダイオード１１０１、ＮＭＯＳ型のＧＧＭＯＳ１１０２（ＧＧＭＯＳはＧａｔｅ Ｇｒｏｕｎｄｅｄ ＭＯＳを指す）、内部回路１１０３を有する。ダイオード１１０１のカソードはＶＤＤ電源配線に接続され、アノードはパッド１１００、ＧＧＭＯＳ１１０２のドレイン、内部回路１１０３に接続される。ＧＧＭＯＳ１１０２は、通常のＭＯＳトランジスタと同じ構造に対して、ゲートとソースを短絡してＧＮＤ電位が供給されるノードに接続する構造である。またドレインはパッド１１００、ダイオード１１０１のアノード、内部回路１１０３に接続される。ＧＧＭＯＳ１１０１のドレインに電圧が印加された場合、特定の電圧までは動作抑制状態にあり（ソース・ドレイン間の電流が無視できる程度に小さい）、特定の電圧を超えると、ソース・ドレイン間に電流が流れる（スナップバック動作と呼ばれる）。
図１の等価回路において、光電変換装置の通常動作時にパッド１００に負電圧を印加する場合、ダイオード１０２を介してＧＮＤに電流が流れ、消費電流の増加や、動作不良の原因となる可能性がある。本実施形態の保護回路では、パッド１１００に負電圧を印加した場合でもＧＧＭＯＳ１１０２は動作抑制状態にあり、光電変換装置の通常動作への影響を最小限に抑えることが出来る。なお、ダイオード１１０１をダイオードの代わりにＧＧＭＯＳに変更してもよい。また、図１８に示した回路要素以外にも、例えば、抵抗や容量等の回路要素を備えてもよい。
図１９は本第５実施形態に係る静電気保護回路の平面レイアウト図である。図１〜図１８と同一の構成には同一の符号を付し、説明を省略する。ここで第１部材１２０２、第２部材１２０３が備えるダイオード１１０１Ａ、１１０１Ｂはそれぞれ、ダイオード１１０１の一部である。また、第１部材１２０２、第２部材１２０３が備えるＧＧＭＯＳ１１０２Ａ、１１０２ＢのそれぞれはＧＧＭＯＳ１１０２の一部である。また、本実施形態の光電変換装置は、内部回路１１０３Ａ、１１０３Ｂ、ＶＤＤ電源配線１１０４、ＧＮＤ配線１１０５を有する。
図１９の平面レイアウト図は、図２に示した平面レイアウト図のダイオード１０２ＡをＧＧＭＯＳ１１０２Ａに、ダイオード１０２ＢをＧＧＭＯＳ１１０２Ｂに置き換えた構成である。ただし、この構成に限らず図３、７、１０、１２、１５におけるダイオード１０２ＡをＧＧＭＯＳ１１０２Ａに、ダイオード１０２ＢをＧＧＭＯＳ１１０２Ｂ置き換えた構成としてもよい。
図２０は、図１９に示した破線Ｉ−Ｉ´における光電変換装置の断面模式図である。
図２０では図１〜図１９と同一の構成には同一の符号を付し、説明を省略する。本第６実施形態の光電変換装置は第１基板１２００を有する第１部材１２０２と、第２基板１２０１を有する第２部材１２０３が貼り合わされている。第１部材１２０２と第２部材１２０３は接合部１２０４、１２０５によって電気的接続が行われている。第１部材１２０２は、配線層１２０６〜１２０８と、コンタクト層１２１１〜１２１８を有する。また第２部材１２０３は配線層１２０９、１２１０と、コンタクト層１２１９〜１２２４を有する。また第１基板１２００にダイオード１１０１Ａ、ＧＧＭＯＳ１１０２Ａ形成され、第２基板１２０１にはダイオード１１０１Ｂ、ＧＧＭＯＳ１１０２Ｂが形成される。ここでダイオード１１０１Ａ、１１０１Ｂの構造および接続関係は図４に示したダイオード１０１Ａ、１０１Ｂと同様である。ＧＧＭＯＳ１１０２Ａはｐ型半導体領域１２２５の上部に設けられたゲート電極１２３１、ドレイン領域１２２６、ソース領域１２２７を備える。ここでドレイン領域１２２６は配線層１２０７、１２０８、コンタクト層１２１３、１２１７を介してパッド１１００に接続される。ゲート電極１２３１およびソース領域１２２７は、コンタクト層１２１１、１２１２介してＧＮＤ配線１１０５に接続される。ＧＧＭＯＳ１１０２Ｂはｎ型半導体領域１２２８の上部に形成されたゲート電極１２３２、ドレイン領域１２２９、ソース領域１２３０を備える。ここでドレイン領域１２２９は配線層１２０８、１２０９、接合部１２０４、コンタクト層１２１８、１２１９、１２２２を介してパッド１１００に接続される。ゲート電極１２３２およびソース領域１２３０は、配線層１２１０、接合部１２０５、コンタクト層１２１５、１２１６、１２２０、１２２３、１２２４を介してＧＮＤ配線１１０５に接続される。
本実施形態では静電気保護回路がＧＧＭＯＳを備えることによって、パッド１１００に負電圧が印加された場合でも通常動作に影響せず、静電気保護を可能にしている。また、上記第１〜第５第１実施形態と同様に、貼り合わされた２つの基板の両方にＧＧＭＯＳを備える静電気保護回路を配置することができる。本実施形態の光電変換装置は、パッド１１００と平面視で重ならない位置に静電気保護回路を設けているため、パッド１１００へのワイヤボンディングの形成による影響を受けにくい効果を備える。また、第１実施形態と同様に、静電気保護回路の面積を増加させることが出来る効果も有する。
（第７実施形態）
以下、図２１〜図２４を用いて本第５実施形態に係る光電変換装置の構造を説明する。
図２１は第７第７実施形態に係る光電変換装置の等価回路図である。本実施形態の光電変換装置は、パワークランプＭＯＳトランジスタ１３００を有する。このパワークランプＭＯＳトランジスタはＲＣトリガー型のパワークランプＭＯＳトランジスタである。パワークランプＭＯＳトランジスタ１３００はＶＤＤ電源配線とＧＮＤ配線間に設けられた抵抗素子１３０１及び容量素子１３０２の直列回路（以下、ＲＣ直列回路）と、入力端が抵抗素子と容量素子の接続点に接続されたＣＭＯＳインバータ１３０３とを備える。また、ＣＭＯＳインバータ１３０３の出力端はＭＯＳトランジスタ１３０４のゲート電極に接続される。本実施形態において、ＣＭＯＳインバータ１３０３は１段で記載しているが、複数段を接続するようにしてもよい。また、ＭＯＳトランジスタ１３０４はＮ型のＭＯＳトランジスタを記載したが、Ｐ型のＭＯＳトランジスタとしてもよい。
以下、パワークランプＭＯＳトランジスタ１３００の動作について説明する。静電気放電によりＶＤＤ電源配線に過大な正電圧が印加された場合、ＣＭＯＳインバータ１３０３の入力端の電位はＲＣ直列回路の時定数Ｒ×Ｃの時間内においてＶＤＤ配線の電位より低くなる。この結果、ＣＭＯＳインバータ１３０３の出力端の電位はＨｉｇｈレベルとなり、ＭＯＳトランジスタ１３０４が導通状態（オン状態）となる。一方、通常動作時、ＣＭＯＳインバータ１３０３の入力端はＨｉｇｈレベル、出力端はＬｏｗレベルになる。これにより、ＭＯＳトランジスタ１３０４は非導通状態（オフ状態）になる。このように、パワークランプＭＯＳトランジスタ１３００は通常動作に影響を与えにくい。そして、静電気放電時にはＭＯＳトランジスタ１３０４が導通して、静電気による電荷を適切に排出することができる。
図２２、２３は本実施形態に係る静電気保護回路の平面レイアウト図である。図１〜図２１と同一の構成には同一の符号を付し、説明を省略する。本実施形態において、光電変換装置は図２２、図２３のそれぞれの図の（ａ）と（ｂ）で示した２つの部材（チップ）が貼り合わせされる。１３００Ａ、１３００ＢはパワークランプＭＯＳトランジスタ、１３０５はＶＤＤ電源配線、１３０６はＧＮＤ配線である。ここで第１部材１４０２には、パワークランプＭＯＳトランジスタ１３００Ａ、ＶＤＤ電源配線１３０５、ＧＮＤ配線１３０６が形成される。そして、第２部材１４０３はパワークランプＭＯＳトランジスタ１３００Ｂが形成される。
図２２の平面レイアウト図において、パワークランプＭＯＳトランジスタ１３００Ａ、１３００ＢはＶＤＤ電源配線１３０５、ＧＮＤ配線１３０６の少なくとも一方と平面的に重なる領域に配置される。図２３の平面レイアウト図においては、パワークランプＭＯＳトランジスタ１３００Ａ、１３００ＢはＶＤＤ電源配線１３０５、ＧＮＤ配線１３０６と平面的に重ならないよう配置される。
図２４は図２２、２３に示した破線Ｊ−Ｊ´における光電変換装置の断面模式図である。
図２４では図１〜図２３と同一の構成には同一の符号を付し、説明を省略する。本第６実施形態の光電変換装置は第１基板１４００を有する第１部材１４０２と、第２基板１４０１を有する第２部材１４０３が貼り合わされている。第１部材１４０２と第２部材１４０３は接合部１４０４、１４０５によって電気的接続が行われている。第１部材１４０２は、配線層１４０６〜１４０７と、コンタクト層１４１０〜１４１５を有する。また、第２部材１４０３は配線層１４０８、１４０９と、コンタクト層１４１６〜１４１９を有する。また第１基板１４００にパワークランプＭＯＳトランジスタ１３００Ａが形成され、第２基板１４０１にはパワークランプＭＯＳトランジスタ１３００Ｂが形成される。図２４では簡略化のため、ＭＯＳトランジスタ１３０４Ａ、１３０４Ｂを中心に図示している。ＭＯＳトランジスタ１３０４Ａはｐ型半導体領域１４２０の上部に設けられたゲート電極１４２６、ドレイン領域１４２１、ソース領域１４２２を備える。ここでドレイン領域１４２１はコンタクト層１４１１を介してＶＤＤ電源配線１３０５に接続される。ソース領域１４２２はコンタクト層１４１０を介してＧＮＤ配線１３０６に接続される。
ＭＯＳトランジスタ１３０４Ｂはｐ型半導体領域１４２３の上部に設けられたゲート電極１４２７、ドレイン領域１４２４、ソース領域１４２５を備える。ここでドレイン領域１４２４は配線層１４０９、１４０７、接合部１４０４、コンタクト層１４１３、１４１５、１４１７、１４１９を介してＶＤＤ電源配線１３０５に接続される。ソース領域１４２５は配線層１４０６、１４０８、接合部１４０５、コンタクト層１４１２、１４１４、１４１６、１４１８を介してＧＮＤ配線１３０６に接続される。
本実施形態において、貼り合わされた２つの部材の両方にパワークランプＭＯＳトランジスタを配置することで、パワークランプ素子の回路面積を増加させることができる。これにより、静電気保護回路による保護能力を向上させることができる。
（第８実施形態）
以下にて、本実施形態に係る静電気保護回路として、積層構造を備える固体撮像装置に搭載される静電気保護回路について説明する。なお、本実施形態の固体撮像装置としてイメージセンサ（ＣＭＯＳイメージセンサ）について説明するが、本実施形態において説明するイメージセンサの構成はあくまで例示であって限定されるものではない。例えば、対象物への距離を測定する測距装置、被写体からの光の強度を測定する測光装置、複写機の原稿読み取り部に用いられるラインセンサ等にも適用が可能である。
なお、本実施形態は、２つの部材（チップ）の積層構造に限定されるものではない。別のバリエーションとして３つ以上の部材（チップ）の積層構造を備えても良い。本実施形態では、積層された２つ以上の部材（チップ）に静電気保護回路を配置する構成であればよい。また、積層構造を構成するための部材（チップ）の数と、静電気保護回路が形成される半導体基板の数は必ずしも一致させる必要はない。
まず、図２５を用いて本実施形態のイメージセンサの構成を説明する。図２５は、本実施形態のイメージセンサの概念を示したブロック図であって、実際の配置レイアウトとは異なる。本実施形態のイメージセンサは後述するように積層構造を備えるイメージセンサであって、その各回路の配置については、図２６を用いて後述する。ここではまず図２５を参照しながら、イメージセンサが備える各回路の機能を説明する。
イメージセンサ１５００は、各々が入射光を信号電荷に変換する光電変換素子（光電変換部）を含み、アナログ電気信号として出力するセンサ１５０１が複数行および複数列に渡って配置されたセンサアレイ１５０２を備える。また、イメージセンサ１５００は、センサ全体の制御を行う制御部１５０３、アナログ電気信号を出力させるセンサ行をセンサアレイ１５０２の中から選択する垂直走査部１５０４、アナログ電気信号をアナログ−デジタル変換するＡＤ部１５０５を有する。また、イメージセンサ１５００は、ＡＤ部１５０５のうち、デジタル信号を出力する列を選択する水平走査部１５０６、出力されたデジタル信号を処理する信号処理部１５０７を有する。周辺回路部１５０８は、制御部１５０３、垂直走査部１５０４、ＡＤ部１５０５、水平走査部１５０６、信号処理部１５０７を有する。また、イメージセンサ１５００は、入出力端子から侵入する静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）をＶＤＤ電源配線やＧＮＤ配線へ逃がす機能を持つ静電気保護部１５０９を備える。イメージセンサ１５００はさらに、金属配線の一部を開口して外部との電気的接続部となるパッド（ＰＡＤ）を有する入出端子部を含むＩ／Ｏ部１５１０を備える。
センサアレイ１５０２が備える各センサ１５０１は、フォトダイオード（ＰＤ）１５１１、転送トランジスタ（ＴＸ Ｔｒ）１５１２、リセットトランジスタ（ＲＳＴ Ｔｒ）１５１３、増幅トランジスタ１５１４を備える。また、各センサ１５０１は、行選択トランジスタ（ＳＥＬ Ｔｒ）１５１５を備える。垂直走査部１５０４により選択されたセンサ行のセンサ１５０１で取得された画素信号は、垂直出力線１５１６を介して周辺回路の一部であるＡＤ部１５０５へ伝達される。なお、垂直出力線１５１６とＡＤ部１５０５がセンサアレイ１５０２の１列毎に配置される構成には限定されない。センサ１５０１の１つのＡＤ部１５０５が、複数行および複数列のセンサ部１５０２を単位とするブロック毎に設けられていても良い。また、１つのＡＤ部１５０５が１つのセンサアレイ１５０２に対応して設けられていても良い。
センサアレイ１５０１から出力されたアナログ電気信号は、ＡＤ部１５０５にてＡＤ変換され、一時的に列メモリに保持される。なお、列メモリはＡＤ部１５０５の一部に含まれるとし、図中では省略する。ＡＤ変換されたデジタル信号は、水平走査部１５０６の駆動に合わせてパラレル‐シリアル変換された後、水平出力線１５１６を介して信号処理部１５０７にて順次信号処理される。信号処理部１５０７で施される信号処理には、具体的にはＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）によるノイズ除去処理や信号補正処理等がある。信号処理を施された信号はＩ／Ｏ部１５１０を介してセンサ外部に出力される。
図２６は、本実施形態の積層構造を備えるイメージセンサにおける、各半導体基板の構成の一例を表す図である。イメージセンサ１５００は、第１部材１７０２と第２部材１７０３との積層構造を有する。この積層構造において、第１部材１７０２は、図２５に示したセンサ１５０１が配置されたセンサアレイ１５０２と、ＰＡＤ部１６００Ａを有する。さらに第１部材７０２は、半導体基板（ａ）と半導体基板（ｂ）を電気的に接続する基板間接続部１６０１Ａ、静電気保護部１５０９Ａを含むＩ／Ｏ部１５１０を有する。半導体基板（ａ）と半導体基板（ｂ）は、例えば、特許文献１に記載される周知の方法により張り合わせることができる。また、積層構造において接続部となる基板間接続部１６０１Ａは、例えば、いわゆるＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式でも良い。あるいはＣＣＢ（Ｃｕ−Ｃｕ−Ｂｏｎｄｉｎｇ；複数チップのそれぞれの絶縁層中に表面を露出させた銅電極を用意し、銅電極同士が接合するように複数チップを貼り合わせる。ハイブリッドボンディングとも呼ばれることもある）方式でも良い。あるいはマイクロバンプ方式でも良い。
なお、本実施形態において、半導体基板（ａ）及び半導体基板（ｂ）の主面は基板の表面とし、各基板において前記主面の反対側の面を裏面としている。そして、イメージセンサ１５００としては、半導体基板（ａ）の主面と半導体基板（ｂ）の主面を張り合わせる構成としている。他の例として、各々の基板の主面と裏面、裏面と裏面を張り合わせる構成でも良い。前記積層接続において、制御信号用、電力供給用、センサ信号用等、各々の目的に適した配置で基板間接続部１６０１を配置して良く、必ずしも基板上の左右に配置する必要はない。また、電気的接続以外に、基板間の張り合わせにおいて、張り合わせの信頼性を向上させるために、ダミーの基板間接続部を配置しても良いが、図中は省略する。半導体基板（ｂ）は、制御部、ＡＤ部、信号処理部、垂直走査部、水平走査部を含む周辺回路部１５０８を有する。また、半導体基板（ｂ）は、ＰＡＤ部１６００Ｂ、半導体基板（ａ）と半導体基板（ｂ）を電気的に接続する基板間接続部１６０１Ｂ、静電気保護部１５０９Ｂを含むＩ／Ｏ部１５１０を有する。
Ｉ／Ｏ部はイメージセンサ１５００に複数されており、センサで光電変換された信号に基づく画素信号を出力するパッドや、外部から供給される周辺回路を駆動するための電圧等が入力されるパッドが含まれる。半導体基板（ａ）と半導体基板（ｂ）の積層後、ＰＡＤ部１６００Ａ（開口）を介しＰＡＤ部１６００Ｂに対して、外部端子が接続される。外部端子の一例として、ワイヤボンディング法によりＰＡＤ部１６００Ｂに接続されるボンディングワイヤが挙げられる。なお、必ずしも半導体基板（ａ）に開口であるＰＡＤ部１６００Ａ、半導体基板（ｂ）にＰＡＤ部１６００Ｂを配置する必要はない。例えば、半導体基板（ａ）に開口であるＰＡＤ部１６００Ｂ、半導体基板（ｂ）にＰＡＤ部１６００Ａを配置する構成でも良い。また、図２６において、周辺回路１５０８は半導体基板（ｂ）に配置されている。なお、周辺回路に含まれる制御部、ＡＤ部、信号処理部、垂直走査部、水平走査部においては、各々の回路全体あるいは回路の一部が、半導体基板（ａ）に配置される構成とすることもできる。
図２７は本第８実施形態に係る、Ｉ／Ｏ部１５１０周辺の平面レイアウト図である。図２７では図１〜図２６と同一の構成には同一の符号を付し、説明を省略する。ここで、静電気保護回路の構成は図２に示した構成と同様のものを使用したが、図３、図６、図７、図１０、図１２，図１５、図１９と同様のもの、またはこれらの組み合わせでもよいものとする。
図２８は図２７に示した破線ＫＫ‘における光電変換装置の断面模式図である。図２８では図１〜図２７と同一の構成には同一の符号を付し、説明を省略する。本第８実施形態の光電変換装置は第１基板１７００を有する第１部材１７０２と、第２基板１７０１を有する第２部材１７０３が貼り合わされている。図２８におけるイメージセンサにおいて静電気保護回路部１５０９は図４に示した、保護回路の構成、接続関係と同様である。また本実施形態では図４における内部回路１０３Ａの代わりに、周辺回路部１５０８が形成され、内部回路１０３Ｂの代わりに、センサアレイ１５０２が形成されている。
センサアレイ１５０２において、光電変換素子を構成するｎ型半導体領域と転送トランジスタのドレインであるｎ型半導体領域１７０５と、素子分離構造１７０６とが配置されている。転送トランジスタ１５１２はｎ型半導体領域１７０５とｎ型半導体領域１７０７とゲート電極１７０８を有する。このとき、ｎ型半導体領域１７０５で蓄積された信号電荷は、ゲート電極１７０８によってｎ型半導体領域１７０７に転送される。センサアレイ１５０２の裏面側には、複数のカラーフィルタを含むカラーフィルタ層１７０９、平坦化層１７１０、複数のマイクロレンズを含むマイクロレンズ層１７１１が配置される。図２８において、複数のカラーフィルタ及びマイクロレンズがそれぞれ１つの光電変換素子に対応して、すなわち画素毎に配置されているが、複数の画素毎に対して１つずつ配置されても良い。図２８では、前記マイクロレンズ１７１１側から光が入射し光電変換素子のＮ型半導体領域１７０５が受光する、いわゆる、裏面照射型のイメージセンサについて説明しているが、本実施形態において説明するイメージセンサの構成はあくまで例示であって限定されるものではない。周辺回路部１５０８において、制御部１５０３、ＡＤ部１５０５、垂直走査部１５０４、水平走査部１５０６などの周辺回路部の、少なくとも一部が配置されている。図２８では、周辺回路に含まれる任意の回路におけるｎ型トランジスタとｐ型トランジスタを示している。
本実施形態では、複数の半導体基板が積層されたイメージセンサにおいて、積層された２つの半導体基板に静電気保護回路を配置する。これにより、ワイヤボンディングの形成時の圧力を受けることなく、静電気保護回路の占有面積を増加させることが可能となる。これによれば、ワイヤボンディングによる影響を低減し動作の安定性を確保しながら、静電気保護回路の特性を向上することができる。あるいは、静電気保護回路の占有面積増加の代わりに、イメージセンサの専有面積を増加させることにより、多画素化や高感度化を実現することができる。あるいは、静電気保護回路の占有面積増加の代わりに、イメージセンサにおける、画素信号の読み出し回路や、読み出した画素信号を処理する信号処理回路などの、周辺回路の占有面積を増加させることにより、高速化や高機能化を実現することができる。
（第９実施形態）
本実施形態による光電変換システムについて、図２９を用いて説明する。図２９は、本実施形態による光電変換システムの概略構成を示すブロック図である。
上記第１〜第８実施形態で述べた撮像装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図２９には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
図２９に例示した光電変換システムは、撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置（撮像装置）であって、レンズ１００２により結像された光学像を電気信号に変換する。
光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。
更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。
撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。
このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。
（第１０実施形態）
本実施形態の光電変換システム及び移動体について、図３０を用いて説明する。図３０は、本実施形態の光電変換システム及び移動体の構成を示す図である。
図３０（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図３０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。
また、上記第９実施形態、第１０実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図２９及び図３０に示した構成に限定されるものではない。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１００ パッド
１０１Ａ、１０１Ｂ、１０２Ａ、１０２Ｂ ダイオード
１０３Ａ、１０３Ｂ 内部回路

Claims (8)

  1. 入射光を受けて信号電荷を各々が生成する、複数の光電変換部を備える第１半導体基板と、
    前記信号電荷に基づく信号が入力され、前記信号を処理する信号処理回路を有する第２半導体基板とが積層された光電変換装置であって、
    前記光電変換装置の外部に接続されるパッドと、
    前記第１半導体基板に設けられた第１保護回路と、
    前記第２半導体基板に設けられた第２保護回路とを有し、
    前記第１保護回路と前記第２保護回路の少なくとも一方が、平面視において、前記パッドが設けられた領域の外部に設けられていることを特徴とする光電変換装置。
  2. 前記第１保護回路と前記第２保護回路は、平面視において重なる位置に設けられていることを特徴とする請求項１に記載の光電変換装置。
  3. 前記光電変換装置は、外部から電源電圧が入力されるパッドを有し、
    前記第２保護回路は、前記パッドに対し、平面視において重なる位置に設けられていることを特徴とする請求項１に記載の光電変換装置。
  4. 前記光電変換装置は、外部から電源電圧が入力されるパッドを有し、
    前記パッドに、前記第１保護回路と、前記第２保護回路の少なくとも一方が接続されることを特徴とする請求項１に記載の光電変換装置。
  5. 前記パッドに、前記第１保護回路と、前記第２保護回路の両方が接続されることを特徴とする請求項１に記載の光電変換装置。
  6. 前記信号処理回路に電源電圧を供給する電源配線を有し、前記第２保護回路は、前記電源配線に接続されていることを特徴とする請求項１に記載の光電変換装置。
  7. 請求項１〜６のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を用いて画像を生成する信号処理部とを有することを特徴とする光電変換システム。
  8. 請求項１〜６のいずれか１項に記載の光電変換装置を備える移動体であって、
    前記光電変換装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
JP2020084828A 2020-05-14 2020-05-14 光電変換装置、撮像システム、移動体 Pending JP2021180258A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020084828A JP2021180258A (ja) 2020-05-14 2020-05-14 光電変換装置、撮像システム、移動体
US17/317,605 US20210358904A1 (en) 2020-05-14 2021-05-11 Photoelectric conversion apparatus, photoelectric conversion system, and movable body
CN202110521172.3A CN113675186A (zh) 2020-05-14 2021-05-13 光电转换装置、光电转换***和可移动体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020084828A JP2021180258A (ja) 2020-05-14 2020-05-14 光電変換装置、撮像システム、移動体

Publications (2)

Publication Number Publication Date
JP2021180258A true JP2021180258A (ja) 2021-11-18
JP2021180258A5 JP2021180258A5 (ja) 2023-05-18

Family

ID=78510396

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020084828A Pending JP2021180258A (ja) 2020-05-14 2020-05-14 光電変換装置、撮像システム、移動体

Country Status (3)

Country Link
US (1) US20210358904A1 (ja)
JP (1) JP2021180258A (ja)
CN (1) CN113675186A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023120317A1 (ja) * 2021-12-22 2023-06-29 キヤノン株式会社 半導体デバイス、光電変換システム、移動体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033894A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP5693060B2 (ja) * 2010-06-30 2015-04-01 キヤノン株式会社 固体撮像装置、及び撮像システム
WO2016174758A1 (ja) * 2015-04-30 2016-11-03 オリンパス株式会社 固体撮像装置および撮像システム
US11373990B2 (en) * 2016-02-29 2022-06-28 Semtech Corporation Semiconductor device and method of stacking semiconductor die for system-level ESD protection
JP6755679B2 (ja) * 2016-03-04 2020-09-16 キヤノン株式会社 撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023120317A1 (ja) * 2021-12-22 2023-06-29 キヤノン株式会社 半導体デバイス、光電変換システム、移動体

Also Published As

Publication number Publication date
CN113675186A (zh) 2021-11-19
US20210358904A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
JP6543419B2 (ja) 撮像装置および撮像方法、カメラモジュール、並びに電子機器
TWI692859B (zh) 固體攝像裝置及其製造方法、以及電子機器
JP5843475B2 (ja) 固体撮像装置および固体撮像装置の製造方法
TWI782208B (zh) 成像設備、成像系統、移動體以及用於層壓的半導體基板
JP2024056859A (ja) 光電変換装置、光電変換システム
US11798970B2 (en) Semiconductor apparatus and equipment
US20200135786A1 (en) Photoelectric conversion apparatus having metal portion, imaging system, movable body, and semiconductor chip for stacking
JP2019012905A (ja) 撮像装置、撮像システム、および、移動体
CN112970116A (zh) 固态成像器件和成像装置
CN113473050A (zh) 光电转换装置、光电转换***和移动物体
JP2021180258A (ja) 光電変換装置、撮像システム、移動体
JP7471812B2 (ja) 半導体装置および機器
JP2023158108A (ja) 光電変換装置、光電変換システム、および移動体
JP6598825B2 (ja) 固体撮像装置および固体撮像装置の製造方法
JP2020088293A (ja) 光電変換装置、光電変換システム、移動体
US20210399031A1 (en) Photoelectric conversion apparatus, photoelectric conversion system, and movable body
JP2021125491A (ja) 半導体装置、半導体システム、移動体
US20210280627A1 (en) Semiconductor device and equipment
WO2023132001A1 (ja) 光電変換装置、光電変換システム、および移動体
JP7427646B2 (ja) 光電変換装置、光電変換システム、移動体
JP2020088291A (ja) 光電変換装置、光電変換システム、移動体
WO2022059499A1 (ja) 固体撮像装置及び電子機器
WO2023058720A1 (ja) 撮像装置
JP2022087547A (ja) 光電変換装置、光電変換システム、および移動体
JP2024019960A (ja) 光電変換装置および機器

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20200616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230508

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230508

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20231213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240409