JP2022021293A - Light emitting element and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 221
- 239000000203 mixture Substances 0.000 claims abstract description 62
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 13
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 23
- 230000031700 light absorption Effects 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 19
- 238000000605 extraction Methods 0.000 description 18
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 10
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000007788 roughening Methods 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Abstract
Description
本発明は、発光素子及び発光素子の製造方法に関する。 The present invention relates to a light emitting element and a method for manufacturing the light emitting element.
特許文献1には、発光素子の半導体積層体において、活性層上における光取り出し面側に設けられた半導体層の厚さを部分的に薄くして、光抽出効率を改善することが開示されている。
本発明の一実施形態は、光取り出し効率の向上が可能な発光素子及び発光素子の製造方法を提供することを目的とする。 It is an object of the present invention to provide a light emitting element and a method for manufacturing a light emitting element capable of improving the light extraction efficiency.
本発明の一態様によれば、発光素子は、第1導電型半導体層と、第2導電型半導体層と、前記第1導電型半導体層と前記第2導電型半導体層との間に設けられた活性層とを有する半導体積層体と、前記第1導電型半導体層と電気的に接続された第1導電部材と、前記第2導電型半導体層と電気的に接続された第2導電部材と、を備える。第1導電型半導体層は、AlとGaを含む窒化物半導体層であり、第1層と第2層とを有し、前記第1層のAl組成比は前記第2層のAl組成比よりも低い。前記第1導電型半導体層は、前記第2導電型半導体層および前記活性層が積層された第1領域と、前記第2導電型半導体層および前記活性層から露出し、前記第1導電部材と接続される第2領域とを有する。前記第1領域に設けられた前記第1層の厚さは、前記第2領域に設けられた前記第1層の厚さよりも薄い、または、前記第1領域には前記第1層が設けられていない。 According to one aspect of the present invention, the light emitting element is provided between the first conductive semiconductor layer, the second conductive semiconductor layer, the first conductive semiconductor layer, and the second conductive semiconductor layer. A semiconductor laminate having an active layer, a first conductive member electrically connected to the first conductive semiconductor layer, and a second conductive member electrically connected to the second conductive semiconductor layer. , Equipped with. The first conductive semiconductor layer is a nitride semiconductor layer containing Al and Ga, has a first layer and a second layer, and the Al composition ratio of the first layer is higher than the Al composition ratio of the second layer. Is also low. The first conductive semiconductor layer is exposed from the first region in which the second conductive semiconductor layer and the active layer are laminated, the second conductive semiconductor layer and the active layer, and the first conductive member. It has a second area to be connected. The thickness of the first layer provided in the first region is thinner than the thickness of the first layer provided in the second region, or the first layer is provided in the first region. Not.
本発明の一態様によれば、発光素子の製造方法は、基板上に、第1導電型半導体層と、前記第1導電型半導体層上に設けられた活性層と、前記活性層上に設けられた第2導電型半導体層とを含む半導体積層体を形成する工程であって、前記第1導電型半導体層は、AlとGaを含む窒化物半導体層であり、前記基板上に設けられた第1層と、前記第1層上に設けられた第2層とを有し、前記第1層のAl組成比は前記第2層のAl組成比よりも低い、前記半導体積層体を形成する工程と、前記第2導電型半導体層の一部および前記活性層の一部を除去し、前記第2導電型半導体層および前記活性層から前記第1導電型半導体層の一部を露出させ、前記第1導電型半導体層に、前記第2導電型半導体層および前記活性層が除去されずに残っている第1領域と、前記第2導電型半導体層および前記活性層から露出された前記第1導電型半導体層の前記一部を含む第2領域とを形成する工程と、前記第1領域と前記第2領域を形成した後、前記基板を除去し、前記第1導電型半導体層の前記第1層の表面を露出させる工程と、前記第1層の表面を露出させた後、前記第1領域に設けられた前記第1層の少なくとも一部を除去し、前記第2領域に、前記第1領域に設けられた第1層よりも厚い第1層を残す、または、前記第1領域に設けられた第2層を前記第1層から露出させる工程と、を備える。 According to one aspect of the present invention, the method for manufacturing a light emitting element is provided on a substrate, a first conductive semiconductor layer, an active layer provided on the first conductive semiconductor layer, and an active layer. In the step of forming a semiconductor laminate including the second conductive semiconductor layer, the first conductive semiconductor layer is a nitride semiconductor layer containing Al and Ga, and is provided on the substrate. The semiconductor laminate is formed by having a first layer and a second layer provided on the first layer, and the Al composition ratio of the first layer is lower than the Al composition ratio of the second layer. In the step, a part of the second conductive semiconductor layer and a part of the active layer are removed, and a part of the first conductive semiconductor layer is exposed from the second conductive semiconductor layer and the active layer. The first region in which the second conductive semiconductor layer and the active layer remain without being removed from the first conductive semiconductor layer, and the second region exposed from the second conductive semiconductor layer and the active layer. After forming the first region and the second region in the step of forming the second region including the part of the first conductive semiconductor layer, the substrate is removed and the first conductive semiconductor layer is described. After exposing the surface of the first layer and the surface of the first layer, at least a part of the first layer provided in the first region is removed, and the second region is covered with the above. It comprises a step of leaving a first layer thicker than the first layer provided in the first region, or exposing a second layer provided in the first region from the first layer.
本発明の一実施形態によれば、光取り出し効率の向上が可能な発光素子及び発光素子の製造方法を提供することができる。 According to one embodiment of the present invention, it is possible to provide a light emitting element and a method for manufacturing the light emitting element, which can improve the light extraction efficiency.
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。 Hereinafter, embodiments will be described with reference to the drawings. In each drawing, the same components are designated by the same reference numerals.
[第1実施形態]
図1は、本発明の第1実施形態の発光素子1における構成の一部を示す模式平面図である。図2は、図1のII-II線における端面のみを示す模式断面図である。
[First Embodiment]
FIG. 1 is a schematic plan view showing a part of the configuration of the
発光素子1は、支持基板100と、支持基板100上に設けられた半導体積層体20とを有する。
The
図3は、半導体積層体20の一部を拡大した模式断面図である。
FIG. 3 is an enlarged schematic cross-sectional view of a part of the
半導体積層体20は、第1導電型半導体層10と、第2導電型半導体層15と、活性層14とを有する。活性層14は、第1導電型半導体層10と第2導電型半導体層15との間に設けられ、光を発する発光層である。例えば、活性層14からの光のピーク波長は400nm以下であり、具体的には210nm以上400nm以下であり、より具体的には300nm以上400nm以下である。例えば、活性層14は紫外光を発する。なお、活性層14の厚さは、第1導電型半導体層10及び第2導電型半導体層15の厚さに比べて薄いため、図2において線で示している。また、図4から図13、及び図15~図19においても同様に、活性層14は線で示している。
The
第1導電型半導体層10、第2導電型半導体層15、および活性層14は、窒化物半導体層からなる。窒化物半導体は、InxAlyGa1-x-yN(0≦x≦1、0≦y≦1、x+y≦1)なる化学式において組成比x及びyをそれぞれの範囲内で変化させた全ての組成の半導体を含む。第1導電型半導体層10は、AlとGaを含む窒化物半導体層であり、例えばAlGaN層である。第1導電型半導体層10は、例えばn型半導体層である。第1導電型半導体層10は、n型不純物として、例えばSiを含む。第2導電型半導体層15は、例えばp型半導体層である。第2導電型半導体層15は、p型不純物として、例えばMgを含む。
The first
第1導電型半導体層10は、第1層11と第2層12とを有する。第1層11および第2層12は、例えばAlGaN層である。第1層11のAl組成比は、第2層12のAl組成比よりも低い。例えば、第1層11のAl組成比は1%以上3%以下である。第2層12のAl組成比は3%以上5%以下である。第1層11のAl組成比と第2層12のAl組成比の差は、1%以上4%以下であることが好ましい。例えば、第1層11のAl組成比は3%であり、第2層12のAl組成比は5%である。
The first
第1導電型半導体層10は、第1領域a1と第2領域a2とを有する。第1領域a1および第2領域a2は、それぞれ第2層12を有する。第1領域a1の第2層12には、活性層14および第2導電型半導体層15が積層されている。第1領域a1の第2層12における支持基板100側の面に、活性層14と第2導電型半導体層15が順に積層されている。
The first
第1領域a1には第1層11が設けられていない。第1領域a1の第2層12における支持基板100とは反対側の第1面12aには第1層11が設けられず、第1面12aは第1層11から露出している。第1面12aは、光の主な取り出し面として機能する。上面視において、第1領域a1は、第1面12aが設けられた領域である。断面視において、第1領域a1は、第1導電型半導体層10のうち、第1面12aの直下に設けられた領域である。
The
第2領域a2の第2層12には第1層11が積層され、活性層14および第2導電型半導体層15は積層されていない。第2領域a2の第2層12における支持基板100側の面(第2面)12bは、第2導電型半導体層15および活性層14から露出している。第2面12bは、後述する第1導電部材40とのコンタクト面として機能する。上面視において、第2領域a2は、第2面12bが設けられた領域である。断面視において、第2領域a2は、第1導電型半導体層10のうち、第2面12bの直上に設けられた領域である。
The
図1に示すように、平面視において、複数の第2領域a2が島状に配置され、それぞれの第2領域a2の周囲は第1領域a1に囲まれている。平面視において、第1領域a1の面積は、複数の第2領域a2の合計面積よりも大きい。 As shown in FIG. 1, in a plan view, a plurality of second regions a2 are arranged in an island shape, and the periphery of each of the second regions a2 is surrounded by the first region a1. In a plan view, the area of the first region a1 is larger than the total area of the plurality of second regions a2.
図3に示す例では、第1領域a1と第2領域a2との間に、第1層11、第2層12、活性層14、および第2導電型半導体層15が積層された第3領域a3が存在する。第3領域a3は、第1領域a1と第2領域a2の間に位置し、少なくとも第1層11及び第2層12を含む。第3領域a3における活性層14および第2導電型半導体層15が除去され、第1領域a1と第2領域a2とが連続していてもよい。
In the example shown in FIG. 3, the third region in which the
第2領域a2には、第1層11と第2層12が積層されている。第1領域a1には、第1層11は設けられず、第2層12が設けられている。図2に示す例においては、第1領域a1における第1導電型半導体層10の厚さは、第2領域a2における第1導電型半導体層10の厚さよりも薄い。第1領域a1又は第2領域a2における第1導電型半導体層10の厚さとは、第1領域a1又は第2領域a2における第1導電型半導体層10の最大厚さを意味する。
The
第2領域a2に設けられた第2層12の厚さは、第2領域a2に設けられた第1層11の厚さよりも薄いことが好ましい。例えば、第2領域a2に設けられた第2層12の厚さは、第2領域a2に設けられた第1層11の厚さの80%以下であることが好ましく、70%以下であることがさらに好ましい。第2領域a2に設けられた第1層11の厚さは、例えば、0.3μm以上3μm以下であることが好ましく、1μm以上2.5μm以下であることがさらに好ましい。例えば、第2領域a2に設けられた第2層12の厚さは、例えば、0.3μm以上1.5μm以下であることが好ましく、0.5μm以上1.2μm以下であることがさらに好ましい。なお、図15に示すように、第1層11の厚さは、第2層12の厚さと同じとしてもよい。ここで、第2領域a2に設けられた第1層11の厚さとは、第2領域a2に設けられた第1層11の最大厚さを意味する。また、第2領域a2に設けられた第2層12の厚さとは、第2領域a2に設けられた第2層12の最大厚さを意味する。
The thickness of the
第2領域a2の第1層11は、第2層12が積層された面の反対側に第3面11aを有する。第1領域a1の第2層12の第1面12aと、第2領域a2の第1層11の第3面11aとの間には段差が形成されている。図1に示すように、上面視において、第3面11aの外縁は、第1導電部材40のn側導通部40aと反射電極30の外縁との間に位置している。
The
第1領域a1の第2層12の第1面12aは粗面化され、第1面12aに凹凸が形成されている。第2領域a2の第1層11の第3面11aも粗面化され、第3面11aに凹凸が形成されている。第1面12aの凹凸の大きさ、および第3面11aの凹凸の大きさは、第1面12aと第3面11aとの間の段差の大きさよりも小さい。
The
第1面12aの凹凸は複数の第1凸部10aを含む。第3面11aの凹凸は複数の第2凸部10bを含む。第1凸部10aの算術平均高さは、第2凸部10bの算術平均高さよりも高い。第1凸部10aおよび第2凸部10bは、例えば錐体形状に形成されている。第1凸部10aおよび第2凸部10bは図3の断面視において三角形で表され、第1凸部10aの高さおよび第2凸部10bの高さは、その三角形の高さで表している。
The unevenness of the
図2に示すように、第1導電型半導体層10の外周部には、第1層11および第2層12が積層されている。その外周部の第2層12には、活性層14および第2導電型半導体層15が積層されず、活性層14および第2導電型半導体層15から露出した第4面12cが形成されている。第4面12cは、図1に示す平面視において、第1領域a1および第2領域a2が形成された領域を囲んでいる。第1導電型半導体層10の外周部における第1層11の表面である第5面11bも粗面化され、第5面11bに複数の第2凸部10bが形成されている。第1領域a1に形成された第1凸部10aの算術平均高さは、第1導電型半導体層10の外周部の第5面11bに形成された第2凸部10bの算術平均高さよりも高い。
As shown in FIG. 2, the
発光素子1は、さらに、第1導電部材40と、第2導電部材50と、第3導電部材60と、反射電極30と、第1パッド電極71と、第2パッド電極72と、第1絶縁膜81~第4絶縁膜84とを有する。
The
第2導電型半導体層15の表面(活性層14が積層された面の反対側の面)に、反射電極30が設けられている。反射電極30は、第2導電型半導体層15の表面に接し、第2導電型半導体層15と電気的に接続されている。反射電極30は、活性層14が発する光に対して高い反射性を有することが好ましい。反射電極30は、例えばAgを含む金属層である。ここで、反射電極30が、活性層14が発する光に対して高い反射率を有するとは、反射電極30が活性層14からの光の波長に対して、70%以上の反射率、好ましくは80%以上の反射率を有していることを意味する。
A
第2導電型半導体層15の表面は、反射電極30が設けられていない領域も有する。その領域は第1絶縁膜81で覆われている。また、第1絶縁膜81は、反射電極30の一部も覆っている。第1絶縁膜81は、例えば、シリコン窒化膜またはシリコン酸化膜である。
The surface of the second
第1絶縁膜81を第2絶縁膜82が覆っている。第2絶縁膜82は、第1導電型半導体層10の第4面12c、活性層14の側面、および第2導電型半導体層15の側面も覆っている。第2絶縁膜82は、例えば、シリコン酸化膜である。
The first insulating
第2絶縁膜82の表面に、第2導電部材50が設けられている。第2導電部材50は、例えば、AlおよびCuの少なくともいずれかを含む金属層である。第2導電部材50は、p側導通部50aを有する。
A second
反射電極30は第1絶縁膜81および第2絶縁膜82から露出された表面を有し、その表面に第2導電部材50のp側導通部50aが接している。第2導電部材50は、p側導通部50aおよび反射電極30を介して、第1領域a1に積層された第2導電型半導体層15と電気的に接続されている。
The
第2導電部材50を第3絶縁膜83が覆っている。第3絶縁膜83は、例えば、シリコン酸化膜である。
The second
第3絶縁膜83の表面に、第1導電部材40が設けられている。第1導電部材40は、例えば、AlおよびCuの少なくともいずれかを含む金属層である。第1導電部材40は、n側導通部40aを有する。
The first
第2領域a2の第2層12の第2面12bの一部は、第2絶縁膜82に覆われている。第2面12bは平面視において例えば円形に形成され、その外周側に第1絶縁膜81が配置されている。第2面12bの中心を含む部分は、第1絶縁膜81から露出され、第1導電部材40のn側導通部40aが接している。第1導電部材40は、n側導通部40aを介して、第1導電型半導体層10と電気的に接続されている。
A part of the
第1導電部材40と第2導電部材50との間には第3絶縁膜83が設けられ、第1導電部材40と第2導電部材50とは第3絶縁膜83によって絶縁分離されている。
A third insulating
図1に示すように、支持基板100は平面視において四角形状に形成されている。その支持基板100の対角位置に第1パッド電極71と第2パッド電極72が配置されている。半導体積層体20は、平面視において、第1パッド電極71および第2パッド電極72が配置された対角の角部を欠いた略四角形状に形成されている。
As shown in FIG. 1, the
図2に示すように、第1導電部材40は、第1パッド電極71の下方に位置するパッド接続部40bを有する。パッド接続部40b上に第3導電部材60が設けられている。第3導電部材60は、例えば、第2導電部材50と同じ材料且つ同じ工程で形成することができる。第3導電部材60は、第2導電部材50から分離した島状に形成されている。第3導電部材60上に、第1パッド電極71が設けられている。第1パッド電極71は、第3導電部材60を介して第1導電部材40と電気的に接続されている。
As shown in FIG. 2, the first
第2導電部材50は、第2パッド電極72の下方に位置するパッド接続部50bを有する。パッド接続部50b上に第2パッド電極72が設けられ、第2パッド電極72は第2導電部材50と電気的に接続されている。
The second
第1パッド電極71および第2パッド電極72は、例えば、Ti、Pt、およびAuからなる群から選択される少なくとも1つの金属材料を含む。
The
第1導電部材40は、接合層101を介して、支持基板100に接合されている。接合層101は、例えばSn等のはんだ材料を含む金属層である。支持基板100は、例えばシリコン基板である。
The first
半導体積層体20の上面および側面は、第4絶縁膜84に覆われている。半導体積層体20の上面は、第1領域a1の第2層12の第1面12a、第2領域a2の第1層11の第3面11a、および外周部の第1層11の第5面11bを含む。第4絶縁膜84は、例えばシリコン酸化膜である。
The upper surface and the side surface of the
第1領域a1の第1面12aに形成された複数の第1凸部10aを含む凹凸を覆う第4絶縁膜84の表面にも凹凸が形成される。第2領域a2の第3面11aに形成された複数の第2凸部10bを含む凹凸を覆う第4絶縁膜84の表面にも凹凸が形成される。第1導電型半導体層10の外周部の第1層11の第5面11bに形成された複数の第2凸部10bを含む凹凸を覆う第4絶縁膜84の表面にも凹凸が形成される。
The unevenness is also formed on the surface of the fourth insulating
第1領域a1の第4絶縁膜84の表面に形成された複数の凸部の算術平均高さは、第2領域a2の第4絶縁膜84の表面に形成された複数の凸部の算術平均高さよりも高い。また、第1領域a1の第4絶縁膜84の表面に形成された複数の凸部の算術平均高さは、第1導電型半導体層10の外周部の第4絶縁膜84の表面に形成された複数の凸部の算術平均高さよりも高い。活性層14が積層され、光の取り出し効率に大きく寄与する第1領域a1の第4絶縁膜84の表面に算術平均高さがより高い凸部を形成することで、光取り出し効率を向上できる。
The arithmetic mean height of the plurality of protrusions formed on the surface of the fourth insulating
活性層14が発する光は、第1導電型半導体層10中を伝播して、半導体積層体20の外部に取り出される。第1導電型半導体層10において、第2層12のAl組成比は第1層11のAl組成比よりも高いため、第2層12における光吸収率は第1層11における光吸収率よりも低い。特に活性層14からピーク波長が400nm以下の比較的波長の短い光が出射される場合、第1導電型半導体層10にAl組成比の高いAlGaNを用いることで、第1導電型半導体層10にGaNを用いるよりも第1導電型半導体層10による光吸収を抑制することができる。活性層14が積層された第1領域a1における光吸収は、活性層14が積層されていない第2領域a2における光吸収よりも、半導体積層体20からの光取り出し効率に大きく影響する。そのため、第1領域a1に、第2層12よりも光吸収率が高い第1層11を設けないことで、第1領域a1に第1層11を設けた場合よりも光の取り出し効率を向上させることができる。
The light emitted by the
また、第1領域a1に第1層11を設けないため、第1領域a1の第1導電型半導体層10の厚さは、第2領域a2の第1導電型半導体層10の厚さよりも薄い。光取り出し効率に大きく影響する第1領域a1の第1導電型半導体層10の薄膜化により、第1領域a1における光吸収を抑制し、光取り出し効率を向上させることができる。
Further, since the
第2領域a2においては、第1導電部材40が第1導電型半導体層10に接続し、第1導電型半導体層10に対する電流の導通部が配置されている。この第2領域a2においては、第2層12だけでなく、第2層12よりもAl組成比が低い第1層11も設けることで、第2領域a2に第1層11を設けない場合に比べて、順方向電圧(駆動電圧)Vfを低減することができ、また、第2領域a2における電流集中を抑制できる。さらに、第2領域a2の第1導電型半導体層10の厚さを、第1領域a1の第1導電型半導体層10の厚さより厚くすることで、第2領域a2の抵抗を低減し、Vfを低減できる。
In the second region a2, the first
AlとGaを含む窒化物半導体層におけるAl組成比が高くなるにつれて、その窒化物半導体層におけるクラック発生率が上昇しやすい。また、AlとGaを含む窒化物半導体層の厚さを厚くするにつれて、その窒化物半導体層におけるクラック発生率が上昇しやすい。本実施形態によれば、第1層11よりもAl組成比が高い第2層12の厚さを、第1層11の厚さよりも薄く形成することで、第1導電型半導体層10におけるクラックの発生を抑制できる。
As the Al composition ratio in the nitride semiconductor layer containing Al and Ga increases, the crack generation rate in the nitride semiconductor layer tends to increase. Further, as the thickness of the nitride semiconductor layer containing Al and Ga is increased, the crack generation rate in the nitride semiconductor layer tends to increase. According to the present embodiment, the thickness of the
第1領域a1における光吸収の抑制、第2領域a2におけるVfの低減、および第1導電型半導体層10におけるクラックの発生の抑制のため、第1導電型半導体層10のAl組成比は1%以上5%以下が好ましい。また第2領域a2に設けられた第2層12の厚さは第2領域a2に設けられた第1層11の厚さよりも薄いことが好ましい。例えば、第2領域a2に設けられた第2層12の厚さは、第2領域a2に設けられた第1層11の厚さの80%以下が好ましい。第2領域a2に設けられた第2層12の厚さを第2領域a2に設けられた第1層11の厚さよりも薄くすることで、第1導電型半導体層10におけるクラックの発生を抑制しつつ、第2領域a2におけるVfを低減させることができる。
The Al composition ratio of the first
第1領域a1から取り出される光の一部は、第2領域a2に設けられた第1層11により吸収される場合があるため、第1領域a1と第2領域a2との間の距離を離して光吸収を抑制することが好ましい。一方で、第1領域a1と第2領域a2との間の距離を離しすぎると第2領域a2の平面視における面積が小さくなり、第2領域a2に電流が集中するおそれがある。本実施形態によれば、上面視において、第3面11aの外縁を、第1導電部材40のn側導通部40aの外縁と反射電極30外縁との間に位置させている。これにより、第2領域a2に設けられた第1層11による光吸収を抑制しつつ、第2領域a2における電流集中を抑制できる。
Since a part of the light extracted from the first region a1 may be absorbed by the
第1導電部材40は、第1導電型半導体層10の外周部における第2層12の第4面12cに電気的に接続してもよい。この場合、第1導電型半導体層10の外周部において、第2層12だけでなく、第2層12よりもAl組成比が低い第1層11も設けることで、外周部に第1層11を設けない場合に比べてVfを低減することができる。また、外周部におけるクラックの発生を抑制することができる。
The first
次に、図4~図11を参照して、本発明の第1実施形態の発光素子1の製造方法について説明する。
Next, a method for manufacturing the
図4に示すように、基板200上に、例えばアンドープのGaN層を含む下地層201を成長させる。下地層201の厚さは、例えば、6μm以上8μm以下である。そして下地層201を介して、半導体積層体20が形成される。基板200は、窒化物半導体層を成長させるための基板であり、例えば、サファイア基板である。基板200上に下地層201を成長させる前に、例えばAlGaNやAlNからなるバッファ層を形成してもよい。
As shown in FIG. 4, a
半導体積層体20は、第1導電型半導体層10と、活性層14と、第2導電型半導体層15とを含む。第1導電型半導体層10は、第1層11と第2層12を含む。下地層201上に、第1層11、第2層12、活性層14、および第2導電型半導体層15が順にエピタキシャル成長される。半導体積層体20に含まれる半導体層の形成には、例えば、MOCVD(metal organic chemical vapor deposition)法等を用いることができる。
The
前述したように、第1導電型半導体層10は、AlとGaを含む窒化物半導体層であり、第1層11のAl組成比は第2層12のAl組成比よりも低い。例えば、第1層11のAl組成比は3%であり、第2層12のAl組成比は5%である。
As described above, the first
半導体積層体20を形成する工程において、第1層11の厚さを、例えば、0.3μm以上3μm以下で形成することが好ましく、1μm以上2.5μm以下で形成することがさらに好ましい。例えば、第2層12の厚さを、例えば、0.3μm以上1.5μm以下で形成することが好ましく、0.5μm以上1.2μm以下で形成することがさらに好ましい。例えば、第1層11の厚さを2μmとし、第2層12の厚さを1μmとする。第1層11よりもAl組成比が高い第2層12の厚さを、第1層11の厚さよりも薄く形成することで、第1導電型半導体層10を成長させる際に生じるクラックの発生を抑制できる。
In the step of forming the
半導体積層体20を形成した後、図5に示すように、第2導電型半導体層15の一部および活性層14の一部を除去する。例えば、RIE(Reactive Ion Etching)法により、第2導電型半導体層15の一部および活性層14の一部を除去する。第2導電型半導体層15の一部および活性層14の一部が除去されることで、第2導電型半導体層15および活性層14から第1導電型半導体層10の第2層12の一部が露出される。
After forming the
第1領域a1は、第2導電型半導体層15および活性層14が除去されずに残っている部分に位置する。第2領域a2は、第2導電型半導体層15および活性層14から露出された第2層12の一部(第1導電型半導体層10に対する導通部となる第2面12b)に位置する。
The first region a1 is located in a portion where the second
この後、半導体積層体20が基板200上に形成された状態において、図2を参照して前述した反射電極30、第1絶縁膜81、第2絶縁膜82、第2導電部材50、第3導電部材60、第3絶縁膜83、および第1導電部材40が形成される。反射電極30、第1絶縁膜81、第2絶縁膜82、第2導電部材50、第3導電部材60、第3絶縁膜83、および第1導電部材40は、例えば、スパッタリング法、蒸着法等を用いて形成することができる。なお、第2導電部材50と第3導電部材60は同じ工程で形成することができる。第2導電部材50のp側導通部50aは反射電極30に接し、第1導電部材40のn側導通部40aは第1導電型半導体層10の第2面12bに接する。
After that, in a state where the
この後、図6に示すように、第1導電部材40を接合層101を介して支持基板100に接合する。なお、図6は、上下関係が図5と反対になっている。基板200に支持された状態で、半導体積層体20は支持基板100に接合される。
After that, as shown in FIG. 6, the first
半導体積層体20と支持基板100とを接合した後、基板200を除去し、さらに下地層201も除去する。これにより、図7に示すように、第1導電型半導体層10の第1層11の表面が露出する。
After joining the
図8に示すように、露出した第1層11の表面上にマスク91を形成し、例えばRIE法で第1導電型半導体層10を選択的に除去する。第1導電型半導体層10において活性層14および第2導電型半導体層15が積層された第1領域a1の第1層11上にはマスク91は形成されない。その第1領域a1に設けられた第1層11は除去され、第1領域a1に設けられた第2層12が第1層11から露出する。この例では、第1領域a1に設けられた第1層11のすべてを除去する。
As shown in FIG. 8, a
第1導電部材40のn側導通部40aが接続する第2面12bを含む第2領域a2の第1層11はマスク91で覆われ除去されず、第2領域a2には第2層12と、第2層12よりも厚く、且つ第2層12よりもAl組成比が低い第1層11とが残される。
The
マスク91は、第1導電型半導体層10において第1領域a1よりも外側の領域にも設けられ、第1領域a1よりも外側の領域の第1層11も除去されずに、残される。
The
第1層11を選択的に除去した後、マスク91は除去される。マスク91を除去した後、図9に示すように、第1領域a1よりも外側の領域の第1層11および第2層12を除去する。第1領域a1よりも外側の領域の一部には、第1層11と第2層12との積層部が第1導電型半導体層10の外周部として残される。この外周部よりも外側の領域においては、第2絶縁膜82が第1層11および第2層12から露出する。
After selectively removing the
これまでの工程により、図9に示すように、第1領域a1においては第2層12の表面が第1面12aとして露出し、第2領域a2においては第1層11の表面が第3面11aとして露出し、外周部においては第1層11の表面が第5面11bとして露出する。この後、それら表面は粗面化される。例えば、TMAH(水酸化テトラメチルアンモニウム)を使って、それら表面を粗面化する。粗面化工程後における第1層11の厚さは、例えば、0.3μm以上3μm以下とすることが好ましく、1μm以上2.5μm以下とすることがさらに好ましい。また、粗面化工程後における第2層12の厚さは、例えば、0.3μm以上1.5μm以下とすることが好ましく、0.5μm以上1.2μm以下とすることがさらに好ましい。
By the steps so far, as shown in FIG. 9, the surface of the
図10に示すように、第1領域a1の第2層12の第1面12aに複数の第1凸部10aが形成され、第2領域a2の第1層11の第3面11a、および外周部の第1層11の第5面11bに複数の第2凸部10bが形成される。
As shown in FIG. 10, a plurality of first
AlとGaを含む窒化物半導体層に対するTMAHを使ったウェットエッチングにおいて、Al組成比が高いほどエッチングレートが高くなり、表面粗さが大きくなる傾向がある。第2層12のAl組成比は第1層11のAl組成比よりも高いため、第2層12の第1面12aに形成される第1凸部10aの算術平均高さは、第1層11の第3面11aおよび第5面11bに形成される第2凸部10bの算術平均高さよりも高くなる。活性層14が積層され、光の取り出し効率に大きく寄与する第1領域a1の第1面12aの第1凸部10aを高くすることで、光取り出し効率を向上できる。
In wet etching using TMAH on a nitride semiconductor layer containing Al and Ga, the higher the Al composition ratio, the higher the etching rate and the larger the surface roughness tends to be. Since the Al composition ratio of the
一方で、第1層11のAl組成比は第2層12のAl組成比よりも低いため、ウェットエッチングにおける第1層11のエッチングレートは、第2層12よりも小さい傾向にある。第2領域a2の第3面11aのエッチング量を抑えることで、第2領域a2の第1層11の膜厚の低減を抑えることができる。第1層11は第2層12よりもAl組成比が低いため、第1導電部材40のn側導通部40aが接続する第2領域a2の第1層11の膜厚の低減を抑えることにより、前述したように、順方向電圧(駆動電圧)Vfを低減することができる。
On the other hand, since the Al composition ratio of the
第1導電型半導体層10の表面を粗面化した後、第1導電型半導体層10及び第2絶縁膜82を覆う第4絶縁膜84を形成する。その後、第1導電型半導体層10より外側の領域に位置する第2絶縁膜82の一部及び第4絶縁膜84の一部を除去する。これにより、図2に示すように、第2絶縁膜82から第2導電部材50の一部がパッド接続部50bとして露出され、パッド接続部50b上に第2パッド電極72が形成される。また、第2絶縁膜82から第3導電部材60の一部が露出され、第3導電部材60に第1パッド電極71が形成される。
After roughening the surface of the first
前述した図8に示す工程において、マスク91を使って第1領域a1の第1層11を除去して、第1領域a1の第2層12の第1面12aを第1層11から露出させた後、そのままマスク91を用いて第2領域a2の第1層11の第3面11aを覆った状態で、第1領域a1の第2層12の第1面12aを例えばTMAHでエッチングすることで粗面化してもよい。
In the step shown in FIG. 8 described above, the
図11に示すように、マスク91で第2領域a2の第1層11の第3面11aを覆った状態で粗面化することで、第1領域a1の第2層12の第1面12aに複数の第1凸部10aが形成され、マスク91で覆われている第2領域a2の第1層11の第3面11aには凹凸が形成されない。第1領域a1の第1層11の除去工程で使用するマスク91を、第1領域a1の第2層12の第1面12aの粗面化にも利用でき、工程を簡略化できる。また、このような工程により粗面化することで、図12に示すように、第2領域a2の第1層11の第3面11aがエッチングされず平坦面として残る。これにより、第2領域a2の第1層11をより厚膜にでき、Vfを低減することができる。
As shown in FIG. 11, by roughening the surface with the
[第2実施形態]
図13は、本発明の第2実施形態の発光素子の模式断面図である。第2実施形態の発光素子は、以下に説明する事項以外は図2に示す第1実施形態と同じ構造を備える。以下の説明においては、原則として第1実施形態との相違点のみを説明する。
[Second Embodiment]
FIG. 13 is a schematic cross-sectional view of the light emitting device according to the second embodiment of the present invention. The light emitting device of the second embodiment has the same structure as that of the first embodiment shown in FIG. 2 except for the matters described below. In the following description, in principle, only the differences from the first embodiment will be described.
本実施形態では、第1導電型半導体層10は、第1層11と第2層12に加えて、さらに第3層13を有する。第3層13も、AlとGaを含む窒化物半導体層であり、例えばAlGaN層である。第2層12のAl組成比は第1層11のAl組成比よりも高く、第3層13のAl組成比は第2層12のAl組成比よりも高い。第1層11のAl組成比と第2層12のAl組成比の差は1%以上4%以下であることが好ましい。第2層12のAl組成比と第3層13のAl組成比の差は0%より大きく4%以下であることが好ましい。例えば、第1層11のAl組成比は3%であり、第2層12のAl組成比は4%であり、第3層13のAl組成比は5%である。第1導電型半導体層10による光吸収を抑制する観点から、第1層11のAl組成比と第2層12のAl組成比の差は2%以上であることが好ましい。例えば、第1層11のAl組成比は3%とし、第2層12のAl組成比は5%とし、第3層13のAl組成比は6%とする。
In the present embodiment, the first
本実施形態では、基板200上に、例えば下地層201を介して、第1層11、第2層12、および第3層13が順に形成される。第3層13上に活性層14が形成され、活性層14上に第2導電型半導体層15が形成される。
In the present embodiment, the
第1領域a1には、第1層11が設けられず、第1層11よりもAl組成比が高い第2層12と、第2層12よりもAl組成比が高い第3層13が設けられている。第1領域a1に、第2層12および第3層13よりもAl組成比が低く光吸収率が高い第1層11を設けないことで、第1領域a1に第1層11を設けた場合よりも光の取り出し効率を向上させることができる。さらに、第2層12よりも活性層14に近い層に、第2層12よりもAl組成比が高く光吸収率が低い第3層13を設けることで、第1領域a1における光の吸収をより抑制することができる。
In the first region a1, the
また、第1領域a1に第1層11を設けないため、第1領域a1の第1導電型半導体層10の厚さは、第2領域a2の第1導電型半導体層10の厚さよりも薄い。光取り出し効率に大きく影響する第1領域a1の第1導電型半導体層10の薄膜化により、第1領域a1における光吸収を抑制し、光取り出し効率を向上させることができる。
Further, since the
第2領域a2には、第1層11、第2層12、および第3層13が積層されている。第2領域a2には活性層14および第2導電型半導体層15が積層されていない。第2領域a2の第3層13における支持基板100側の面(第6面)13aは、第2導電型半導体層15および活性層14から露出している。第6面13aに、第1導電部材40のn側導通部40aが接している。
The
第2領域a2においては、第2層12および第3層13よりもAl組成比が低い第1層11も設けることで、第2領域a2に第1層11を設けない場合に比べて、順方向電圧(駆動電圧)Vfを低減することができ、また、第2領域a2における電流集中を抑制できる。さらに、第2領域a2の第1導電型半導体層10の厚さを、第1領域a1の第1導電型半導体層10の厚さより厚くすることで、第2領域a2の抵抗を低減し、Vfを低減できる。
In the second region a2, the
[第3実施形態]
図14は、本発明の第3実施形態の発光素子の模式断面図である。図14は、上述した図3と同様に、半導体積層体20の一部を拡大した模式断面図である。
[Third Embodiment]
FIG. 14 is a schematic cross-sectional view of the light emitting device according to the third embodiment of the present invention. FIG. 14 is an enlarged schematic cross-sectional view of a part of the
第3実施形態によれば、第1領域a1に第1層11の一部11cを設けている。第1領域a1に設けられた第1層11の一部11cの厚さは、第1領域a1に設けられた第2層12の厚さよりも薄く、第2領域a2に設けられた第1層11の厚さよりも薄い。第1領域a1に設けられた第1層11の一部11cの厚さとは、第1領域a1に設けられた第1層11の一部11cの最大厚さを意味する。
According to the third embodiment, a
第3実施形態では、前述した図7に示す工程において、第1層11の表面を露出させた後、第1領域a1に設けられた第1層11のすべてを除去するのではなく、第1領域a1に設けられた第1層11の一部を除去する。そして、第2領域a2には第1領域a1に設けられた第1層11よりも厚い第1層11を残すようにする。第1層11の一部を除去する工程において、第1領域a1に設けられた第1層11をすべて除去せず、第1領域a1に第2領域a2よりも薄い第1層11と第2層12を残す。その後、第1領域a1及び第2領域a2を例えばTMAHでエッチングすることで粗面化する。
In the third embodiment, in the step shown in FIG. 7 described above, after the surface of the
図14に示す例では、第1領域a1の第2層12の表面に設けられた錐体形状の第1凸部10aの頂部に第1層11の一部11cが設けられている。第1層11の一部11cの厚さは、第2層12の第1凸部10aの高さよりも小さい。第3実施形態において、第1凸部10aは図14の断面視において台形で表され、第1凸部10aの高さは、その台形の高さを表す。第1層11の一部11cは図14の断面視において三角形で表され、第1層11の一部11cの厚さは、その三角形の高さを表す。
In the example shown in FIG. 14, a
第1層11は第2層12よりもAl組成比が低く光吸収率が高いが、第1領域a1に設ける第1層11を、第2層12よりも薄く、且つ第2領域a2の第1層11よりも薄い一部11cに制限することで、第1領域a1の第1層11による光吸収が光取り出し効率にほとんど影響しないようにできる。
The
次に、図16~図18を参照して、第1実施形態の他の変形例の発光素子の製造方法について説明する。なお、この変形例は、第2実施形態及び第3実施形態にも適用することができる。 Next, with reference to FIGS. 16 to 18, a method for manufacturing a light emitting element according to another modification of the first embodiment will be described. It should be noted that this modification can also be applied to the second embodiment and the third embodiment.
図4を参照して前述したように基板200上に半導体積層20を形成した後、図16に示すように、第2導電型半導体層15の表面の一部を改質させる工程を行ってもよい。図16及び以降の図において、第2導電型半導体層15のドットハッチングで表される領域の表面を改質させる。例えば、第2導電型半導体層15の表面のうち、前述した第1導電型半導体層10の第1領域a1上に位置することになる第2導電型半導体層15の表面の一部にマスク500を形成する。そして、例えば、酸素を含む雰囲気において、マスク500から露出する第2導電型半導体層15の表面をプラズマ処理する。
After forming the
第2導電型半導体層15の表面のうち改質された第2導電型半導体層15の表面は、改質されていない第2導電型半導体層15の表面よりも抵抗が高くなる。すなわち、第2導電型半導体層15の表面に、低抵抗部(非改質部)15aと、低抵抗部15aよりも抵抗率が高い高抵抗部(改質部)15bとが形成される。
Of the surfaces of the second
その後、図17に示すように、低抵抗部15aと高抵抗部15bに跨がるように、第2導電型半導体層15の表面上に反射電極30を形成する。反射電極30は、低抵抗部15aの全面に接する。反射電極30は、高抵抗部15bの一部に接する。反射電極30が低抵抗部15aに接する面積は、反射電極30が高抵抗部15bに接する面積よりも大きい。反射電極30を形成した後、反射電極30及び第2導電型半導体層15の表面を覆うように、第1絶縁膜81を形成する。
After that, as shown in FIG. 17, the
その後、図18に示すように、第1絶縁膜81の一部、第2導電型半導体層15の一部、及び活性層14の一部を除去する。これにより、第2導電型半導体層15及び活性層14から、第1導電型半導体層10の第2層12の一部が露出される。除去されずに残った第2導電型半導体層15の表面は、低抵抗部15aと高抵抗部15bとを含む。
After that, as shown in FIG. 18, a part of the first insulating
その後、前述した図6以降の工程が続けられ、図19に示す発光素子が得られる。第1導電型半導体層10の第1領域a1に積層された第2導電型半導体層15の表面は、低抵抗部15aと高抵抗部15bとを含む。高抵抗部15bは、低抵抗部15aよりも第2領域a2の近くに位置する高抵抗部15bcを含む。また、高抵抗部15bは、低抵抗部15aよりも、第1導電型半導体層10の外周部の近くに位置する高抵抗部15baを含む。高抵抗部15bの電流密度は低抵抗部15aの電流密度よりも低くなり、高抵抗部15bが設けられた領域の活性層14よりも低抵抗部15aが設けられた領域の活性層14が強く発光しやすくなる。
After that, the steps after FIG. 6 described above are continued, and the light emitting element shown in FIG. 19 is obtained. The surface of the second
第1導電型半導体層10において第2層12よりも光吸収率が高い第1層11が設けられた第2領域11a及び外周部に近い位置に高抵抗部15bを位置させることで、第1層11に近い領域の発光を少なくして、第1層11による光吸収を抑制することができる。反射電極30は高抵抗部15bにも接しているため、反射電極30の面積を維持しつつ、第1層11による光吸収を抑制し、光取り出し効率を向上させることができる。
By locating the
図19の断面において、反射電極30が高抵抗部15bに接する幅は、例えば、3μm以上25μm以下であることが好ましく、5μm以上20μm以下であることがより好ましい。
In the cross section of FIG. 19, the width of the
図19の断面において、高抵抗部15bのうち、第1導電型半導体層10の外周部に近い側に位置する高抵抗部15baの幅は、第2領域a2に近い側に位置する高抵抗部15bcの幅より大きいことが好ましい。第2領域a2よりも第1層11が広範囲に配置されている外周部側の高抵抗部baの幅を高抵抗部15bcよりも大きくすることで、第1層11による光吸収の抑制効果を高くできる。
In the cross section of FIG. 19, the width of the high resistance portion 15ba located on the side close to the outer peripheral portion of the first
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。本発明の上述した実施形態を基にして、当業者が適宜設計変更して実施し得る全ての形態も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものである。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. All embodiments that can be implemented by those skilled in the art with appropriate design changes based on the above-described embodiments of the present invention also belong to the scope of the present invention as long as the gist of the present invention is included. In addition, in the scope of the idea of the present invention, those skilled in the art can come up with various modified examples and modified examples, and these modified examples and modified examples also belong to the scope of the present invention.
1…発光素子、10…第1導電型半導体層、10a…第1凸部、10b…第2凸部、11…第1層、11a…第3面、11b…第5面、12…第2層、12a…第1面、12b…第2面、12c…第4面、13…第3層、13a…第6面、14…活性層、15…第2導電型半導体層、20…半導体積層体、30…反射電極、40…第1導電部材、50…第2導電部材、60…第3導電部材、71…第1パッド電極、72…第2パッド電極、81…第1絶縁膜、82…第2絶縁膜、83…第3絶縁膜、84…第4絶縁膜、100…支持基板、101…接合層、200…基板、a1…第1領域、a2…第2領域 1 ... light emitting element, 10 ... first conductive semiconductor layer, 10a ... first convex portion, 10b ... second convex portion, 11 ... first layer, 11a ... third surface, 11b ... fifth surface, 12 ... second surface. Layers, 12a ... 1st surface, 12b ... 2nd surface, 12c ... 4th surface, 13 ... 3rd layer, 13a ... 6th surface, 14 ... active layer, 15 ... 2nd conductive semiconductor layer, 20 ... semiconductor lamination Body, 30 ... Reflective electrode, 40 ... First conductive member, 50 ... Second conductive member, 60 ... Third conductive member, 71 ... First pad electrode, 72 ... Second pad electrode, 81 ... First insulating film, 82 ... 2nd insulating film, 83 ... 3rd insulating film, 84 ... 4th insulating film, 100 ... Support substrate, 101 ... Bonding layer, 200 ... Substrate, a1 ... 1st region, a2 ... 2nd region
Claims (14)
前記第1導電型半導体層と電気的に接続された第1導電部材と、
前記第2導電型半導体層と電気的に接続された第2導電部材と、
を備え、
第1導電型半導体層は、AlとGaを含む窒化物半導体層であり、第1層と第2層とを有し、前記第1層のAl組成比は前記第2層のAl組成比よりも低く、
前記第1導電型半導体層は、前記第2導電型半導体層および前記活性層が積層された第1領域と、前記第2導電型半導体層および前記活性層から露出し、前記第1導電部材と接続される第2領域とを有し、
前記第1領域に設けられた前記第1層の厚さは、前記第2領域に設けられた前記第1層の厚さよりも薄い、または、前記第1領域には前記第1層が設けられていない発光素子。 A semiconductor laminate having a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer provided between the first conductive semiconductor layer and the second conductive semiconductor layer.
A first conductive member electrically connected to the first conductive semiconductor layer,
A second conductive member electrically connected to the second conductive semiconductor layer,
Equipped with
The first conductive semiconductor layer is a nitride semiconductor layer containing Al and Ga, has a first layer and a second layer, and the Al composition ratio of the first layer is higher than the Al composition ratio of the second layer. Also low,
The first conductive semiconductor layer is exposed from the first region in which the second conductive semiconductor layer and the active layer are laminated, the second conductive semiconductor layer and the active layer, and the first conductive member. Has a second area to be connected
The thickness of the first layer provided in the first region is thinner than the thickness of the first layer provided in the second region, or the first layer is provided in the first region. Light emitting element that is not.
前記第1凸部の算術平均高さは、前記第2凸部の算術平均高さよりも高い請求項1~3のいずれか1つに記載の発光素子。 A plurality of first convex portions are formed on the surface of the second layer of the first region, and a plurality of second convex portions are formed on the surface of the first layer of the second region.
The light emitting element according to any one of claims 1 to 3, wherein the arithmetic average height of the first convex portion is higher than the arithmetic average height of the second convex portion.
前記第2導電型半導体層の一部および前記活性層の一部を除去し、前記第2導電型半導体層および前記活性層から前記第1導電型半導体層の一部を露出させ、前記第1導電型半導体層に、前記第2導電型半導体層および前記活性層が除去されずに残っている第1領域と、前記第2導電型半導体層および前記活性層から露出された前記第1導電型半導体層の前記一部を含む第2領域とを形成する工程と、
前記第1領域と前記第2領域を形成した後、前記基板を除去し、前記第1導電型半導体層の前記第1層の表面を露出させる工程と、
前記第1層の表面を露出させた後、前記第1領域に設けられた前記第1層の少なくとも一部を除去し、前記第2領域に、前記第1領域に設けられた第1層よりも厚い第1層を残す、または、前記第1領域に設けられた第2層を前記第1層から露出させる工程と、
を備える発光素子の製造方法。 A semiconductor laminate including a first conductive semiconductor layer, an active layer provided on the first conductive semiconductor layer, and a second conductive semiconductor layer provided on the active layer is formed on a substrate. The first conductive semiconductor layer is a nitride semiconductor layer containing Al and Ga, and is a first layer provided on the substrate and a second layer provided on the first layer. A step of forming the semiconductor laminate, which has a layer and the Al composition ratio of the first layer is lower than the Al composition ratio of the second layer.
A part of the second conductive semiconductor layer and a part of the active layer are removed, and a part of the first conductive semiconductor layer is exposed from the second conductive semiconductor layer and the active layer to expose the first conductive semiconductor layer. The first region in which the second conductive semiconductor layer and the active layer remain without being removed from the conductive semiconductor layer, and the first conductive type exposed from the second conductive semiconductor layer and the active layer. The step of forming the second region including the part of the semiconductor layer, and
After forming the first region and the second region, the substrate is removed to expose the surface of the first layer of the first conductive semiconductor layer.
After exposing the surface of the first layer, at least a part of the first layer provided in the first region is removed, and the second region is formed from the first layer provided in the first region. A step of leaving a thick first layer or exposing a second layer provided in the first region from the first layer.
A method for manufacturing a light emitting device.
前記第1凸部の算術平均高さは、前記第2凸部の算術平均高さよりも高い請求項7記載の発光素子の製造方法。 After removing at least a part of the first layer provided in the first region, a plurality of first convex portions are formed on the surface of the second layer of the first region, and the first convex portion of the second region is formed. Further provided with a step of forming a plurality of second convex portions on the surface of one layer,
The method for manufacturing a light emitting element according to claim 7, wherein the arithmetic average height of the first convex portion is higher than the arithmetic average height of the second convex portion.
前記第1領域に設けられた前記第1層の少なくとも一部を除去する工程において、前記第2領域の前記第1層の表面をマスクで覆った状態で、前記第1領域の前記第1層の少なくとも一部を除去し、
前記マスクを用いて、前記第1領域をエッチングして、複数の前記第1凸部を形成する請求項7記載の発光素子の製造方法。 A step of forming a plurality of first convex portions on the surface of the second layer of the first region after removing at least a part of the first layer provided in the first region is further provided.
In the step of removing at least a part of the first layer provided in the first region, the first layer of the first region is covered with a mask while the surface of the first layer of the second region is covered with a mask. Remove at least part of
The method for manufacturing a light emitting element according to claim 7, wherein the first region is etched by using the mask to form a plurality of the first convex portions.
前記低抵抗部に接する面積が前記高抵抗部に接する面積よりも大きくなるように、前記第2導電型半導体層の前記表面上に電極を形成する工程と、
を備える請求項7~12のいずれか1つに記載の発光素子の製造方法。 On the surface of the second conductive semiconductor layer on the first region of the first conductive semiconductor layer, a low resistance portion, a resistivity higher than the low resistance portion, and the second region higher than the low resistance portion. The process of forming a high resistance part located near the
A step of forming an electrode on the surface of the second conductive semiconductor layer so that the area in contact with the low resistance portion is larger than the area in contact with the high resistance portion.
The method for manufacturing a light emitting element according to any one of claims 7 to 12.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP21183868.5A EP3944344B1 (en) | 2020-07-21 | 2021-07-06 | Light emitting element and method of manufacturing light emitting element |
KR1020210091054A KR20220011579A (en) | 2020-07-21 | 2021-07-12 | Light-emitting element and method of manufacturing light-emitting element |
CN202110817607.9A CN113964245A (en) | 2020-07-21 | 2021-07-20 | Light-emitting element and method for manufacturing light-emitting element |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020124209 | 2020-07-21 | ||
JP2020124209 | 2020-07-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022021293A true JP2022021293A (en) | 2022-02-02 |
JP7312953B2 JP7312953B2 (en) | 2023-07-24 |
Family
ID=80220247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021021054A Active JP7312953B2 (en) | 2020-07-21 | 2021-02-12 | Light-emitting element and method for manufacturing light-emitting element |
Country Status (1)
Country | Link |
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JP (1) | JP7312953B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012195321A (en) * | 2011-03-14 | 2012-10-11 | Toshiba Corp | Semiconductor light-emitting element |
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2021
- 2021-02-12 JP JP2021021054A patent/JP7312953B2/en active Active
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