JP2021534438A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents
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Abstract
Description
本出願は、2018年8月23日に中国特許庁に提出された中国特許出願201810966800.7の優先権を主張し、その全ての内容が援用により本出願に取り込まれる。
Claims (29)
- シフトレジスタユニットであって、
第1サブユニットと、第2サブユニットとを含み、
前記1サブユニットは、第1ノードを介して第1出力回路に連結される第1入力回路を含み、前記第1入力回路は、第1入力信号に応答して前記第1ノードの電圧レベルを制御するように構成され、前記第1出力回路は、前記第1ノードの電圧レベルに応答してシフトレジスタ信号及び第1出力信号を出力するように構成され、
前記第2サブユニットは、第2ノードを介して第2出力回路に連結される第2入力回路を含み、前記第2入力回路は、前記第1入力信号に応答して前記第2ノードの電圧レベルを制御するように構成され、前記第2出力回路は、前記第2ノードの電圧レベルに応答して第2出力信号を出力するように構成される、シフトレジスタユニット。 - 前記第1ノード及び前記第2ノードに連結され、且つ選択制御信号を受信して前記第1ノード及び前記第2ノードのそれぞれの電圧レベルを制御するように構成されるブランク入力サブユニットを更に含む、請求項1に記載のシフトレジスタユニット。
- 前記ブランク入力サブユニットは、共通入力回路と、第1伝送回路と、第2伝送回路とを含み、
前記共通入力回路は、前記選択制御信号に応答して第3ノードの電圧レベルを制御し、且つ第4ノードの電圧レベルを制御するように構成され、
前記第1伝送回路は、前記第1ノード及び前記第4ノードに連結され、且つ前記第4ノードの電圧レベル又は第1伝送信号に応答して前記第1ノードの電圧レベルを制御するように構成され、
前記第2伝送回路は、前記第2ノード及び前記第4ノードに連結され、且つ前記第4ノードの電圧レベル及び第2伝送信号に応答して前記第2ノードの電圧レベルを制御するように構成される、請求項2に記載のシフトレジスタユニット。 - 前記共通入力回路は、選択制御回路と、第3入力回路とを更に含み、
前記選択制御回路は、前記選択制御信号に応答して第2入力信号を利用して前記第3ノードの電圧レベルを制御し、前記第3ノードの電圧レベルを維持するように構成され、
前記第3入力回路は、前記第3ノードの電圧レベルに応答して前記第4ノードの電圧レベルを制御するように構成される、請求項3に記載のシフトレジスタユニット。 - 前記選択制御回路は、第1トランジスタと、第1キャパシタとを含み、前記第1トランジスタは、前記選択制御信号を受信するように構成されるゲート端子と、前記第2入力信号を受信するように構成される第1端子と、前記第3ノードに連結される第2端子とを有し、前記第1キャパシタは、前記第3ノードに連結される第1端子を有する、請求項4に記載のシフトレジスタユニット。
- 前記第3入力回路は、
前記第3ノードに連結されるゲートと、第1クロック信号を受信するように構成される第1端子と、前記第4ノードに連結される第2端子とを有する第2トランジスタを含む、請求項4に記載のシフトレジスタユニット。 - 前記第1伝送回路は、第3トランジスタを含み、前記第2伝送回路は、第4トランジスタを含み、
前記第3トランジスタは、前記第4ノードに連結されるゲート端子と、第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有し、
前記第4トランジスタは、前記第4ノードに連結されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第2ノードに連結される第2端子とを有する、請求項3から6のいずれか一項に記載のシフトレジスタユニット。 - 前記第1入力回路は、第5トランジスタを含み、前記第1出力回路は、第6トランジスタと、第7トランジスタと、第2キャパシタとを含み、
前記第5トランジスタは、前記第1入力信号を受信するように構成されるゲート端子と、第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有し、
前記第6トランジスタは、前記第1ノードに連結されるゲート端子と、第2クロック信号をシフトレジスタ信号として受信するように構成される第1端子と、前記シフトレジスタ信号を出力するように構成される第2端子とを有し、
前記第7トランジスタは、前記第1ノードに連結されるゲート端子と、第3クロック信号を前記第1出力信号として受信するように構成される第1端子と、前記第1出力信号を出力するように構成される第2端子とを有し、
前記第2キャパシタは、前記第1ノードに連結される第1端子と、前記第7トランジスタの第2端子に連結される第2端子とを有する、請求項1から6のいずれか一項に記載のシフトレジスタユニット。 - 前記第2入力回路は、第8トランジスタを含み、前記第2出力回路は、第9トランジスタと、第3キャパシタとを含み、
前記第8トランジスタは、前記第1入力信号を受信するように構成されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第2ノードに連結される第2端子とを有し、
前記第9トランジスタは、前記第2ノードに連結されるゲート端子と、第4クロック信号を前記第2出力信号として受信するように構成される第1端子と、前記第2出力信号を出力するように構成される第2端子とを有し、
前記第3キャパシタは、前記第2ノードに連結される第1端子と、前記第9トランジスタの第2端子に連結される第2端子とを有する、請求項1から6のいずれか一項に記載のシフトレジスタユニット。 - 前記第1サブユニットは、第1制御回路と、第1リセット回路と、第2リセット回路と、シフトレジスタ出力端子と、第1出力端子とを更に含み、
前記第1制御回路は、前記第1ノードでの電圧レベル及び第2電圧に応答して第5ノードの電圧レベルを制御するように構成され、
前記第1リセット回路は、前記第5ノードでの電圧レベルに応答して前記第1ノード、前記シフトレジスタ出力端子及び前記第1出力端子での電圧レベルをリセットするように構成され、
前記第2リセット回路は、第6ノードでの電圧レベルに応答して前記第1ノード、前記シフトレジスタ出力端子及び前記第1出力端子での電圧レベルをリセットするように構成される、請求項6に記載のシフトレジスタユニット。 - 前記第2サブユニットは、第2制御回路と、第3リセット回路と、第4リセット回路と、第2出力端子とを更に含み、
前記第2出力端子は、前記第2出力信号を出力するように構成され、
前記第2制御回路は、前記第2ノードでの電圧レベル及び第3電圧に応答して前記第6ノードの電圧レベルを制御するように構成され、
前記第3リセット回路は、前記第6ノードの電圧レベルに応答して前記第2ノード及び前記第2出力端子での電圧レベルをリセットするように構成され、
前記第4リセット回路は、前記第5ノードの電圧レベルに応答して前記第2ノード及び前記第2出力端子での電圧レベルをリセットするように構成される、請求項10に記載のシフトレジスタユニット。 - 前記ブランク入力サブユニットは、
前記第4ノード、前記第5ノード及び前記第6ノードに連結され、且つ前記第5ノード又は前記第6ノードでの電圧レベルに応答して前記第4ノードの電圧レベルをリセットするように構成される共通リセット回路を更に含む、請求項11に記載のシフトレジスタユニット。 - 前記共通リセット回路は、第10トランジスタと、第11トランジスタとを含み、
前記第10トランジスタは、前記第5ノードに連結されるゲート端子と、前記第4ノードに連結される第1端子と、第4電圧を受信するように構成される第2端子とを有し、
前記第11トランジスタは、前記第6ノードに連結されるゲート端子と、前記第4ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する、請求項12に記載のシフトレジスタユニット。 - 前記第1制御回路は、第12トランジスタと、第13トランジスタとを含み、
前記第1リセット回路は、第14トランジスタと、第15トランジスタと、第16トランジスタとを含み、
前記第2リセット回路は、第17トランジスタと、第18トランジスタと、第19トランジスタとを含み、
前記第12トランジスタは、共に、前記第2電圧を受信するように構成されるゲート端子及び第1端子と、前記第5ノードに連結される第2端子とを有し、
前記第13トランジスタは、前記第1ノードに連結されるゲート端子と、前記第5ノードに連結される第1端子と、第4電圧を受信するように構成される第2端子とを有し、
前記第14トランジスタは、前記第5ノードに連結されるゲート端子と、前記第1ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第15トランジスタは、前記第5ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第16トランジスタは、前記第5ノードに連結されるゲート端子と、前記第1出力端子に連結される第1端子と、第5電圧を受信するように構成される第2端子とを有し、
前記第17トランジスタは、前記第6ノードに連結されるゲート端子と、前記第1ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第18トランジスタは、前記第6ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第19トランジスタは、前記第6ノードに連結されるゲート端子と、前記第1出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する、請求項10に記載のシフトレジスタユニット。 - 前記第2制御回路は、第20トランジスタと、第21トランジスタとを含み、
前記第3リセット回路は、第22トランジスタと、第23トランジスタとを含み、
前記第4リセット回路は、第24トランジスタと、第25トランジスタとを含み、
前記第20トランジスタは、共に、前記第3電圧を受信するように構成されるゲート端子及び第1端子と、前記第6ノードに連結される第2端子とを有し、
前記第21トランジスタは、前記第2ノードに連結されるゲート端子と、前記第6ノードに連結される第1端子と、第4電圧を受信するように構成される第2端子とを有し、
前記第22トランジスタは、前記第6ノードに連結されるゲート端子と、前記第2ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第23トランジスタは、前記第6ノードに連結されるゲート端子と、前記第2出力端子に連結される第1端子と、第5電圧を受信するように構成される第2端子とを有し、
前記第24トランジスタは、前記第5ノードに連結されるゲート端子と、前記第2ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有し、
前記第25トランジスタは、前記第5ノードに連結されるゲート端子と、前記第2出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する、請求項11に記載のシフトレジスタユニット。 - 前記第1サブユニットは、第3出力信号を出力するように構成される第3出力端子を更に含み、前記第2サブユニットは、第4出力信号を出力するように構成される第4出力端子を更に含み、
前記第1リセット回路及び前記第2リセット回路は、前記第3出力端子での電圧レベルをリセットするように構成され、前記第3リセット回路及び前記第4リセット回路は、前記第4出力端子での電圧レベルをリセットするように構成される、請求項11に記載のシフトレジスタユニット。 - 前記第1サブユニットは、第3制御回路と、第4制御回路とを更に含み、
前記第3制御回路は、前記第1クロック信号に応答して前記第5ノードの電圧レベルを制御するように構成され、前記第4制御回路は、前記第1入力信号に応答して前記第5ノードの電圧レベルを制御するように構成され、
前記第2サブユニットは、第5制御回路と、第6制御回路とを更に含み、
前記第5制御回路は、前記第1クロック信号に応答して前記第6ノードの電圧レベルを制御するように構成され、前記第6制御回路は、前記第1入力信号に応答して前記第6ノードの電圧レベルを制御するように構成される、請求項11に記載のシフトレジスタユニット。 - 前記第1サブユニットは、第5リセット回路と、第6リセット回路とを更に含み、
前記第5リセット回路は、表示リセット信号に応答して前記第1ノードでの電圧レベルをリセットするように構成され、前記第6リセット回路は、フルスケールリセット信号に応答して前記第1ノードでの電圧レベルをリセットするように構成され、
前記第2サブユニットは、第7リセット回路と、第8リセット回路とを更に含み、
前記第7リセット回路は、前記表示リセット信号に応答して前記第2ノードでの電圧レベルをリセットするように構成され、前記第8リセット回路は、前記フルスケールリセット信号に応答して前記第2ノードでの電圧レベルをリセットするように構成される、請求項17に記載のシフトレジスタユニット。 - 共通漏れ防止回路と、第1漏れ防止回路と、第2漏れ防止回路とを更に含み、
前記共通漏れ防止回路は、前記第1ノード及び第7ノードに接続され、且つ前記第1ノードでの電圧レベルに応答して前記第7ノードでの電圧レベルを制御するように構成され、
前記第1漏れ防止回路は、前記第7ノード、前記第1リセット回路、前記第2リセット回路、前記第5リセット回路及び前記第6リセット回路に接続され、且つ第7ノードの電圧レベルに応答して前記第1ノードに漏れが発生するのを防止するように構成され、
前記第2漏れ防止回路は、前記第7ノード、前記第3リセット回路、前記第4リセット回路、前記第7リセット回路及び前記第8リセット回路に接続され、且つ前記第7ノードでの電圧レベルに応答して前記第2ノードに漏れが発生するのを防止するように構成される、請求項18に記載のシフトレジスタユニット。 - 前記第1サブユニットは、前記第1ノードに接続される第1入力回路と、前記第1ノード及び第5ノードに接続される第1制御回路と、前記第3ノード及び前記第5ノードに接続される第3制御回路と、前記第5ノードに接続される第4制御回路と、前記第1ノードの電圧レベルにより制御される前記第1出力回路と、前記第1ノード、前記第5ノード及び第7ノードに接続される第1リセット回路と、前記第1ノード、第6ノード及び前記第7ノードに接続される第2リセット回路と、前記第1ノード及び前記第7ノードに接続される第5リセット回路と、前記第1ノード及び前記第7ノードに接続される第6リセット回路とを含み、
前記第1入力回路は、前記第1入力信号を受信するように構成されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有する第5トランジスタを含み、
前記第1制御回路は、
共に、第2電圧を受信するように構成されるゲート端子及び第1端子と、前記第5ノードに連結される第2端子とを有する第12トランジスタと、
前記第1ノードに連結されるゲート端子と、前記第5ノードに連結される第1端子と、第4電圧を受信するように構成される第2端子とを有する第13トランジスタとを含み、
前記第3制御回路は、
第1クロック信号を受信するように構成されるゲート端子と、前記第5ノードに接続される第1端子と、第2端子とを有する第32トランジスタと、
前記第3ノードに連結されるゲート端子と、前記第32トランジスタの第2端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第33トランジスタとを含み、
前記第4制御回路は、前記第1入力信号を受信するように構成されるゲート端子と、前記第5ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第34トランジスタを含み、
前記第1出力回路は、
前記第1ノードに連結されるゲート端子と、第2クロック信号を受信するように構成される第1端子と、シフトレジスタ出力端子に連結されて、前記第1ノードの電圧レベルに応答して前記第2クロック信号を前記シフトレジスタ信号として出力するための第2端子とを有する第6トランジスタと、
前記第1ノードに連結されるゲート端子と、第3クロック信号を受信するように構成される第1端子と、第1出力端子に連結されて、前記第1ノードの電圧レベルに応答して前記第3クロック信号を前記第1出力信号として出力するための第2端子とを有する第7トランジスタと、
前記第1ノードに連結される第1端子と、前記第1出力端子に連結される第2端子とを有する第2キャパシタと、
前記第1ノードに連結されるゲート端子と、第5クロック信号を受信するように構成される第1端子と、第3出力端子に連結されて、前記第1ノードの電圧レベルに応答して前記第5クロック信号を出力するための第2端子とを有する第26トランジスタと、
前記第1ノードに連結される第1端子と、前記第3出力端子に連結される第2端子とを有する第4キャパシタとを含み、
前記第1リセット回路は、
前記第5ノードに連結されるゲート端子と、前記第1ノードに連結される第1端子と、前記第7ノードに連結される第2端子とを有する第14漏れ防止トランジスタと、
前記第5ノードに連結されるゲート端子と、前記第7ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第14トランジスタと、
前記第5ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第15トランジスと、
前記第5ノードに連結されるゲート端子と、前記第1出力端子に連結される第1端子と、第5電圧を受信するように構成される第2端子とを有する第16トランジスタと、
前記第5ノードに連結されるゲート端子と、前記第3出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する第27トランジスタとを含み、
前記第2リセット回路は、
前記第6ノードに連結されるゲート端子と、前記第1ノードに連結される第1端子と、第2端子とを有する第17漏れ防止トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第17漏れ防止トランジスタの第2端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第17トランジスタと、
前記第6ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第18トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第1出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する第19トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第3出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する第28トランジスタとを含み、
前記第5リセット回路は、
表示リセット信号を受信するように構成されるゲート端子と、前記第1ノードに連結される第1端子と、前記第7ノードに連結される第2端子とを有する第38漏れ防止トランジスタと、
前記表示リセット信号を受信するように構成されるゲート端子と、前記第7ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第38トランジスタとを含み、
前記第6リセット回路は、
フルスケールリセット信号を受信するように構成されるゲート端子と、前記第1ノードに連結される第1端子と、前記第7ノードに連結される第2端子とを有する第40漏れ防止トランジスタと、
前記フルスケールリセット信号を受信するように構成されるゲート端子と、前記第7ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第40トランジスタとを含み、
前記ブランク入力サブユニットは、前記第3ノード及び前記第4ノードに接続される選択制御回路と、前記第1ノード及び前記第4ノードに接続される第3入力回路と、前記第1ノード及び前記第4ノードに接続される第1伝送回路と、前記第5ノード、前記第6ノード及び前記第4ノードに接続される共通リセット回路とを含み、
前記選択制御回路は、
前記選択制御信号を受信するように構成されるゲート端子と、第2入力信号を受信するように構成される第1端子と、第2端子とを有する第1トランジスタと、
前記選択制御信号を受信するように構成されるゲート端子と、前記第1トランジスタの第2端子に連結される第1端子と、前記第3ノードに連結される第2端子とを有する第1漏れ防止トランジスタと、
前記第3ノードに連結される第1端子と、前記第4ノードに連結される第2端子とを有する第1キャパシタと、
前記第3ノードに連結されるゲート端子と、第6電圧を受信するように構成される第1端子と、前記第1トランジスタの第2端子に連結される第2端子とを有する第43トランジスタとを含み、
前記第3入力回路は、前記第4ノードに連結されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有する第3トランジスタを含み、
前記第1伝送回路は、前記第4ノードに連結されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有する第4トランジスタを含み、
前記共通リセット回路は、
前記第5ノードに連結されるゲート端子と、前記第4ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第10トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第4ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第11トランジスタとを含み、
前記第1電圧、前記第2電圧及び前記第6電圧は高レベル電圧が供給され、前記第4電圧及び前記第5電圧は低レベル電圧が供給される、請求項3に記載のシフトレジスタユニット。 - 前記第1ノード及び前記第7ノードに接続される共通漏れ防止回路を更に含み、
前記共通漏れ防止回路は、前記第1ノードに連結されるゲート端子と、前記第6電圧を受信するように構成される第1端子と、前記第7ノードに連結される第2端子とを有する第44トランジスタを含み、
前記第7ノードは、前記第14漏れ防止トランジスタと、前記第17漏れ防止トランジスタと、前記第38漏れ防止トランジスタと、前記第44漏れ防止トランジスタとを含む第1漏れ防止回路と共有される、請求項20に記載のシフトレジスタユニット。 - 前記第2サブユニットは、
前記第2ノードに接続される前記第2入力回路と、前記第2ノード及び第6ノードに接続される第2制御回路と、前記第6ノード及び前記第3ノードに接続される第5制御回路と、前記第6ノードに接続される第6制御回路と、前記第2ノードの電圧レベルにより制御される前記第2出力回路と、前記第2ノード、前記第6ノード及び第8ノードに接続される第3リセット回路と、前記第2ノード、前記第8ノード及び第5ノードに接続される第4リセット回路と、前記第2ノード及び前記第8ノードに接続される第7リセット回路と、前記第2ノード及び前記第8ノードに接続される第8リセット回路とを含み、
前記第2入力回路は、
前記第1入力信号を受信するように構成されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第1ノードに連結される第2端子とを有する第8トランジスタを含み、
前記第2制御回路は、
共に、第3電圧を受信するように構成されるゲート端子及び第1端子と、前記第6ノードに連結される第2端子とを有する第20トランジスタと、
前記第2ノードに連結されるゲート端子と、前記第6ノードに連結される第1端子と、第4電圧を受信するように構成される第2端子とを有する第21トランジスタとを含み、
前記第5制御回路は、
第1クロック信号を受信するように構成されるゲート端子と、前記第6ノードに連結される第1端子と、第2端子とを有する第35トランジスタと、
前記第3ノードに連結されるゲート端子と、前記第35トランジスタの第2端子に連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第36トランジスタとを含み、
前記第6制御回路は、前記第1入力信号を受信するように構成されるゲート端子と、前記第6ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第37トランジスタを含み、
前記第2出力回路は、
前記第2ノードに連結されるゲート端子と、第4クロック信号を受信するように構成される第1端子と、第2出力端子に連結されて、前記第2ノードの電圧レベルに応答して前記第4クロック信号を前記第2出力信号として出力するための第2端子とを有する第9トランジスタと、
前記第2ノードに連結される第1端子と、前記第2出力端子に連結される第2端子とを有する第3キャパシタと、
前記第2ノードに連結されるゲート端子と、第6クロック信号を受信するように構成される第1端子と、第4出力端子に連結されて、前記第2ノードの電圧レベルに応答して前記第6クロック信号を第4出力信号として出力するための第2端子とを有する第29トランジスタと、
前記第2ノードに連結される第1端子と、前記第4出力端子に連結される第2端子とを有する第5キャパシタとを含み、
前記第3リセット回路は、
前記第6ノードに連結されるゲート端子と、前記第2ノードに連結される第1端子と、前記第8ノードに連結される第2端子とを有する第22漏れ防止トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第8ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第22トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第2出力端子に連結される第1端子と、第5電圧を受信するように構成される第2端子とを有する第23トランジスタと、
前記第6ノードに連結されるゲート端子と、前記第4出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する第30トランジスタとを含み、
前記第4リセット回路は、
前記第5ノードに連結されるゲート端子と、前記第2ノードに連結される第1端子と、前記第8ノードに連結される第2端子とを有する第24漏れ防止トランジスと、
前記第5ノードに連結されるゲート端子と、前記第8ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第24トランジスタと、
前記第5ノードに連結されるゲート端子と、第2出力端子に連結される第1端子と、第5電圧を受信するように構成される第2端子とを有する第25トランジスタと、
前記第5ノードに連結されるゲート端子と、前記第4出力端子に連結される第1端子と、前記第5電圧を受信するように構成される第2端子とを有する第31トランジスタとを含み、
前記第7リセット回路は、
表示リセット信号を受信するように構成されるゲート端子と、前記第2ノードに連結される第1端子と、前記第8ノードに連結される第2端子とを有する第39漏れ防止トランジスタと、
前記表示リセット信号を受信するように構成されるゲート端子と、前記第8ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第39トランジスタとを含み、
前記第8リセット回路は、
フルスケールリセット信号を受信するように構成されるゲート端子と、前記第2ノードに連結される第1端子と、前記第8ノードに連結される第2端子とを有する第41漏れ防止トランジスタと、
前記フルスケールリセット信号を受信するように構成されるゲート端子と、前記第8ノードに連結される第1端子と、前記第4電圧を受信するように構成される第2端子とを有する第41トランジスタとを含み、
前記ブランク入力サブユニットは、前記第2ノード及び前記第4ノードに接続される第2伝送回路を更に含み、
前記第2伝送回路は、
前記第4ノードに連結されるゲート端子と、前記第1電圧を受信するように構成される第1端子と、前記第2ノードに連結される第2端子とを有する第4トランジスタを含み、
前記第1電圧、前記第3電圧及び前記第6電圧は高電圧レベル電圧が供給され、前記第4電圧及び前記第5電圧は低電圧レベル電圧が供給される、請求項3に記載のシフトレジスタユニット。 - 前記第8ノードは、前記第7ノードに接続され、
前記シフトレジスタユニットは、前記第1ノード及び前記第7ノードに接続される共通漏れ防止回路を更に含み、
前記共通漏れ防止回路は、前記第1ノードに連結されるゲート端子と、前記第6電圧を受信するように構成される第1端子と、前記第7ノードに連結される第2端子とを有する第44トランジスタを含み、
前記第7ノードは、前記第22漏れ防止トランジスタと、前記第24漏れ防止トランジスタと、前記第39漏れ防止トランジスタと、前記第41漏れ防止トランジスタとを含む第2漏れ防止回路と共有される、請求項22に記載のシフトレジスタユニット。 - 前記第2ノード及び前記第8ノードに接続される別個の漏れ防止回路を更に含み、
前記別個の漏れ防止回路は、前記第2ノードに連結されるゲート端子と、前記第6電圧を受信するように構成される第1端子と、前記第8ノードに連結される第2端子とを有する第45トランジスタを含み、
前記第8ノードは、前記第22漏れ防止トランジスタと、前記第24漏れ防止トランジスタと、前記第39漏れ防止トランジスタと、前記第41漏れ防止トランジスタとを含む第2漏れ防止回路と共有される、請求項22に記載のシフトレジスタユニット。 - 直列にカスケード接続された複数のシフトレジスタユニットを含むゲート駆動回路であって、
前記複数のシフトレジスタユニットは、各々が請求項1から24のいずれか一項に記載のシフトレジスタユニットであり、第1ノード及び第2ノードの電圧レベルによりそれぞれ制御される奇数段における第1サブユニットと、次の偶数段における第2サブユニットとの対を含み、
前記第1ノード及び前記第2ノードの電圧レベルは、それぞれ、共に共通入力回路から連結される第1伝送回路及び第2伝送回路により制御され、
各シフトレジスタユニットの第1サブユニットは、シフトレジスタ信号を第1入力信号として出力し、次のシフトレジスタユニットにおける第1サブユニット及び第2サブユニットの両方を駆動するか、或いは、表示リセット信号として出力し、1つ前のシフトレジスタユニットにおける第1サブユニット及び第2サブユニットの両方を駆動する、ゲート駆動回路。 - 請求項25に記載のゲート駆動回路と、アレイ状に配置された複数のサブピクセルユニットとを含む表示装置であって、
前記ゲート駆動回路におけるそれぞれ1つのシフトレジスタユニットの第1出力回路及び第2出力回路からそれぞれ出力される第1出力信号及び第2出力信号は、それぞれ前記アレイの異なる行におけるサブピクセルユニットに提供される、表示装置。 - 請求項1から24のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
前記シフトレジスタユニットの第1サブユニットの第1入力回路及び同じシフトレジスタユニットの第2サブユニットの第2入力回路に、第1入力信号を入力することと、
前記第1サブユニットを駆動することで、前記第1入力信号に基づいて前記第1サブユニットの第1ノードの電圧レベルを制御することと、
第1出力回路を前記第1ノードに連結することと、
前記第1サブユニットを駆動することで、前記第1ノードの電圧レベルに応答してシフトレジスタ信号及び第1出力信号を出力するよう前記第1出力回路を制御することと、
前記第2サブユニットを駆動するすることで、前記第1入力信号に基づいて前記第2サブユニットの第2ノードの電圧レベルを制御することと、
第2出力回路を前記第2ノードに連結することと、
前記第2サブユニットを駆動することで、前記第2ノードの電圧レベルに応答して第2出力信号を出力するよう前記第2出力回路を制御することとを含む、方法。 - 前記第1サブユニットを駆動することで前記第1ノードの電圧レベルを制御することは、
共通入力回路を有するブランク入力回路を使用して、第2入力信号及び第1クロック信号を受信して第3ノード及び第4ノードの電圧レベルを確定し、第1伝送回路を使用して、前記第4ノードの電圧レベルに応答して前記第1ノードの電圧レベルを制御することを含み、
前記第2サブユニットを駆動することで前記第2ノードの電圧レベルを制御することは、
第2伝送回路を更に有する前記ブランク入力回路を使用して、前記第4ノードの電圧レベルに応答して前記第2ノードの電圧レベルを制御することを含む、請求項27に記載の方法。 - 前記第1サブユニットを駆動することで前記第1出力回路を制御することは、少なくとも第1リセット回路及び第2リセット回路を用いてシフトレジスタ出力端子及び第1出力端子での電圧レベルをリセットし、前記第1ノードの電圧に応答してシフトレジスタ信号として出力される第2クロック信号及び前記第1出力信号として出力される第3クロック信号を制御することを含み、
前記第2サブユニットを駆動することで前記第2出力回路を制御することは、
少なくとも第3リセット回路を用いて第2出力端子での電圧レベルをリセットし、前記第2ノードの電圧レベルに応答して前記第2出力信号として出力される第4クロック信号を制御することを含む、請求項27に記載の方法。
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