JP2021524158A - 三次元メモリ素子 - Google Patents

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Abstract

三次元（３Ｄ）メモリ素子の実施形態が開示される。一例においては、３Ｄメモリ素子は、基板と、基板に接して配設される周辺素子と、周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、複数のメモリストリングとを含む。メモリストリングはそれぞれ、メモリスタックの中を垂直に延び、ドレイン選択ゲート、およびドレイン選択ゲートの上にソース選択ゲートを含む。基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部は、メモリストリングに向かって横方向にずらして配列される。

Description

本開示の実施形態は、三次元（３Ｄ）メモリ素子およびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくと、平面プロセスおよび製造技法は、困難になり、費用がかかるようになる。結果として、平面メモリセルのメモリ密度は、上限に近づく。
３Ｄメモリアーキテクチャでは、平面メモリセルにおける密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイ、およびメモリアレイとの間の信号を制御するための周辺素子を含む。
３Ｄメモリ素子の実施形態が、本明細書において開示される。
１つの例においては、３Ｄメモリ素子が、基板と、基板に接して配設される周辺素子と、周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、複数のメモリストリングとを含む。メモリストリングはそれぞれ、メモリスタックの中を垂直に延び、ドレイン選択ゲート、およびドレイン選択ゲートの上にソース選択ゲートを含む。基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部は、メモリストリングに向かって横方向にずらして配列される。
別の実施形態においては、３Ｄメモリ素子が、基板と、基板に接して配設される周辺素子と、周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、複数のメモリストリングであって、各メモリストリングが、メモリスタックの中を垂直に延びる、複数のメモリストリングと、メモリストリングの上に配設される第１の相互接続層と、メモリストリングの下に配設される第２の相互接続層と、複数の第１のビアコンタクトと、複数の第２のビアコンタクトとを含む。第１のビアコンタクトはそれぞれ、導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および第１の相互接続層と接触している上側端部を含む。第２のビアコンタクトはそれぞれ、第２の相互接続層と接触している下側端部、およびメモリストリングのうちの１つと接触している上側端部を含む。
さらなる別の例においては、３Ｄメモリ素子が、第１の半導体構造、第２の半導体構造、および第１の半導体構造と第２の半導体構造との間のボンディング界面を含む。第１の半導体構造は、複数のメモリストリングであって、各メモリストリングが、垂直に延び、メモリストリングの上側端部に半導体プラグを含む、複数のメモリストリングと、メモリストリングの上に配設される第１の相互接続層と、メモリストリングの下に配設される第２の相互接続層と、複数の第１のビアコンタクトとを含む。第１のビアコンタクトはそれぞれ、半導体プラグのうちの１つと接触している下側端部、および第１の相互接続層と接触している上側端部を含む。第２の半導体構造は、基板、基板に接して配設される周辺素子、および周辺素子の上に配設される第３の相互接続層を含む。第２の相互接続層は、ボンディング界面において第３の相互接続層と接触する。
本明細書に組み込まれており、本明細書の一部を成す添付の図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成し使用することができるようにさらに役立つ。
いくつかの実施形態による例示的な３Ｄメモリ素子の断面図である。 いくつかの実施形態による例示的な周辺素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的な周辺素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示す図である。 いくつかの実施形態による例示的な周辺素子チップを形成するための方法の流れ図である。 いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための方法の流れ図である。 いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための方法の流れ図である。
本開示の実施形態について、添付の図面を参照して説明する。
特定の構成および配置について論じるが、このことは、例示目的としてのみ行われているにすぎないことを理解すべきである。他の構成および配置が本開示の趣旨および範囲から逸脱することなく使用され得ることを当業者は認識するであろう。本開示が様々な他の適用例にも採用され得ることは、当業者には明らかであろう。
本明細書において「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例示的実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などと言うときは、記載の実施形態が特定のフィーチャ、構造、または特性を含んでいてもよいが、あらゆる実施形態が特定のフィーチャ、構造、または特性を必ずしも含んでいなくてもよいことを示していることに留意されたい。その上、そのような語句が、必ずしも同じ実施形態を示しているとは限らない。さらには、特定のフィーチャ、構造、または特性が一実施形態に関連して記載される場合、明示的に記載されているか否かにかかわらず、当業者の知識の範囲内で、他の実施形態に関連してそのようなフィーチャ、構造、または特性をもたらすことになる。
概して、術語は、文脈の中での用法から少なくとも一部理解され得る。たとえば、本明細書に使用される「１つまたは複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語は、文脈に少なくとも一部応じて、単数形の意味で任意のフィーチャ、構造、もしくは特性を説明するのに使用され得、または複数形の意味でフィーチャ、構造、もしくは特性の組合せを説明するのに使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、やはり文脈に少なくとも一部応じて、単数形の用法を伝えるように、または複数形の用法を伝えるように理解され得る。加えて、「〜に基づく（ｂａｓｅｄ ｏｎ）」という用語は、要因の排他的な組を伝えることを必ずしも意図しているとは限らないと理解され得、代わりに、やはり文脈に少なくとも一部応じて、必ずしも明示的に記載されているとは限らない追加の要因の存在を可能にし得る。
本開示における「接して（ｏｎ）」、「上に（ａｂｏｖｅ）」、および「覆って（ｏｖｅｒ）」という意味は、「接して」が何かに「直接、接して」いることを意味するだけでなく、中間のフィーチャまたは層を間に備えた何かに「接して」いるという意味も含み、また「上に」または「覆って」が、何かの「上に」ある、または何かを「覆って」いるという意味を意味するだけでなく、中間のフィーチャまたは層を間に備えていない何かの「上に」ある、または何かを「覆って」いる（すなわち、何かに直接、接している）ことの意味も含み得るように、最も広義の形で解釈すべきであることは容易に理解すべきである。
さらに、「真下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「下側の（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、および「上側の（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図に示されている１つの要素またはフィーチャの、別の要素またはフィーチャとの関係を説明するために、説明を容易にするように本明細書においては使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用または動作の際に素子の種々の向きを包含することを意図している。装置は、別の形に向けられ（９０度または他の向きに回転され）てもよく、本明細書において使用される空間的に相対的な記述子は、同様に、それに従って解釈され得る。
本明細書において使用されるとき、「基板（ｓｕｂｓｔｒａｔｅ）」という用語は、後続の材料層が追加される材料を指す。基板自体が、パターニングされてもよい。基板の上部に接して追加される材料は、パターニングされても、またはパターニングされないままであってもよい。さらには、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの半導体材料の幅広いアレイを含むことができる。代替として、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
本明細書において使用されるとき、「層（ｌａｙｅｒ）」という用語は、厚さのある領域を含む材料部分を指す。層は、下にある、もしくは上にある構造全体にわたって延在することができ、または下にある、もしくは上にある構造の範囲よりも小さい範囲を有することができる。さらには、層は、均一または不均一な連続構造の、この連続構造の厚さよりも薄い厚さを有する領域とすることができる。たとえば、層は、連続構造の上部表面と下部表面との間の、または上部表面および下部表面における任意のペアの水平平面間に位置することができる。層は、水平に、垂直に、および／またはテーパ付けされた表面に沿って延在することができる。基板は、層であってもよく、１つまたは複数の層をその中に含んでいてもよく、ならびに／あるいは基板に接して、基板の上、および／または基板の下に１つまたは複数の層を有してもよい。層は、多層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体層およびコンタクト層（この中に相互接続線および／またはビアコンタクトが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書において使用されるとき、「公称の／公称上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素もしくはプロセス動作の特性またはパラメータの所望のあるいは目標の値を、所望の値の上および／または下の値の範囲とともに指す。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書において使用されるとき、「約（ａｂｏｕｔ）」という用語は、主題の半導体素子に関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば値の１０〜３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことができる。
本明細書において使用されるとき、「３Ｄメモリ素子（３Ｄ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）」という用語は、メモリセルトランジスタのストリング（本明細書においては、ＮＡＮＤメモリストリングなど、「メモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ）」と呼ぶ）を横方向に向けられた基板に対して垂直に向け、それにより、メモリストリングが基板に対して垂直方向に延びるようにした半導体素子を指す。本明細書において使用されるとき、「垂直／垂直方向に」という用語は、基板の横方向表面に対して、公称上、垂直であることを意味する。
本開示による様々な実施形態は、他の３Ｄメモリ素子と比較して、より小さいダイサイズ、より高いセル密度、および改良された性能を伴う３Ｄメモリ素子を提供する。メモリアレイ素子チップを周辺素子チップの上に垂直に積層することによって、結果として生じる３Ｄメモリ素子のセル密度は増大し得る。その上、周辺素子処理とメモリアレイ素子処理とを切り離すことによって、メモリアレイ素子の処理に関連するサーマルバジェットは、周辺素子の性能要件によって制限されない。同様に、周辺素子性能は、メモリアレイ素子処理によって影響を受けない。たとえば、周辺素子およびメモリアレイ素子は、メモリアレイ素子を製造するためのいくつかの高温プロセスが周辺素子の製造に悪影響を及ぼすことのないように（たとえば、ドーパントの過度な拡散を回避する、ドーピング濃度および／またはイオン注入の厚さを制御する、など）、異なる基板において別個に製造され得る。
図１は、本開示のいくつかの実施形態による例示的３Ｄメモリ素子１００の断面図を示している。３Ｄメモリ素子１００は、非モノリシック３Ｄメモリ素子の一例を表している。「非モノリシック」という用語は、３Ｄメモリ素子１００の構成要素（たとえば、周辺素子およびメモリアレイ素子）が、異なる基板において別個に形成され、次いで、接合されて、３Ｄメモリ素子を形成し得ることを意味する。３Ｄメモリ素子１００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または他の任意の適切な材料を含むことができる基板１０２を含むことができる。
３Ｄメモリ素子１００は、基板１０２に接して周辺素子を含むことができる。周辺素子は、基板１０２に「接して」形成され得、この場合、周辺素子の全体または一部が、基板１０２内に（たとえば、基板１０２の上部表面の下に）、および／または基板１０２に直接、接して形成される。周辺素子は、基板１０２に接して形成される複数のトランジスタ１０４を含むことができる。分離領域（たとえば、シャロートレンチ分離部（（ＳＴＩ： ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、図示せず）、ならびにドープされた領域（たとえばトランジスタ１０４のソース領域およびドレイン領域、図示せず）も同様に、基板１０２内に形成され得る。
いくつかの実施形態においては、周辺素子は、３Ｄメモリ素子１００の動作を容易にするのに使用される、任意の適切なデジタル信号、アナログ信号、および／または混合信号の周辺回路を含むことができる。たとえば、周辺素子は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、あるいは回路の任意の能動的または受動的な構成要素（たとえば、トランジスタ、ダイオード、抵抗器、もしくはコンデンサ）のうちの１つまたは複数を含むことができる。いくつかの実施形態においては、周辺素子は、相補型金属酸化膜半導体（ＣＭＯＳ： ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いて、基板１０２に接して形成される（「ＣＭＯＳチップ」としても知られている）。
３Ｄメモリ素子１００は、トランジスタ１０４の上に相互接続層１０６（本明細書においては、「周辺相互接続層」と呼ぶ）を含んで、トランジスタ１０４との間の電気信号を伝達することができる。周辺相互接続層１０６は、横方向相互接続線１０８と垂直方向相互接続アクセス（ビア）コンタクト１１０とを含む複数の相互接続部（本明細書においては、「コンタクト」とも呼ぶ）を含むことができる。本明細書において使用されるとき、「相互接続部（ｉｎｔｅｒｃｏｎｎｅｃｔ）」という用語は、ミドルエンドオブライン（ＭＥＯＬ： ｍｉｄｄｌｅ−ｅｎｄ−ｏｆ−ｌｉｎｅ）相互接続部、およびバックエンドオブライン（（ＢＥＯＬ： ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）相互接続部など、任意の適切なタイプの相互接続部を広義に含むことができる。周辺相互接続層１０６は、相互接続線１０８およびビアコンタクト１１０が形成可能な１つまたは複数の層間誘電体（ＩＬＤ： ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層（「金属間誘電体（ＩＭＤ： ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層」としても知られている）をさらに含むことができる。つまり、周辺相互接続層１０６は、多ＩＬＤ層内に相互接続線１０８およびビアコンタクト１１０を含むことができる。周辺相互接続層１０６内の相互接続線１０８およびビアコンタクト１１０は、限定するものではないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。周辺相互接続層１０６内のＩＬＤ層は、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率（低ｋ）誘電体、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態においては、周辺相互接続層１０６は、周辺相互接続層１０６の上部表面に複数のボンディングコンタクト１１２をさらに含む。ボンディングコンタクト１１２は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。周辺相互接続層１０６の上部表面における残りのエリアは、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ｋ誘電体、またはそれらの任意の組合せを含む誘電体材料とともに形成され得る。周辺相互接続層１０６の上部表面における（ボンディングコンタクト１１２の）導電性材料、および誘電体材料は、詳細に後述するようにハイブリッドボンディングに使用され得る。
３Ｄメモリ素子１００は、周辺素子の上にメモリアレイ素子を含むことができる。ｘ軸とｙ軸は、３Ｄメモリ素子１００内の構成要素の空間的関係をさらに示すために図１に含まれていることに留意されたい。基板１０２は、ｘ方向（すなわち、横のまたは幅の方向）で横方向に延びる２つの横方向表面（たとえば、上部表面および下部表面）を含む。本明細書において使用されるとき、１つの構成要素（たとえば、層または素子）が、半導体素子（たとえば、３Ｄメモリ素子１００）の別の構成要素（たとえば、層または素子）に「接して」いる、その「上に」ある、またはその「下に」あるかどうかは、基板がｙ方向に半導体素子の最も下の平面内に位置決めされるとき、ｙ方向に（すなわち、垂直のまたは厚さの方向）で半導体素子の基板（たとえば、基板１０２）に対して決定される。空間的関係を説明するための同じ概念が、本開示全体を通して適用される。
いくつかの実施形態においては、３Ｄメモリ素子１００は、ＮＡＮＤフラッシュメモリ素子であり、ここでは、メモリセルが、周辺素子（たとえば、トランジスタ１０４）および基板１０２の上に垂直にそれぞれ延びているＮＡＮＤメモリストリング１１４のアレイの形態で設けられている。メモリアレイ素子は、導体層１１６および誘電体層１１８をそれぞれが含む複数のペア（本明細書においては、「導体／誘電体層ペア」と呼ぶ）の中を垂直に延びるＮＡＮＤメモリストリング１１４を含むことができる。積層された導体／誘電体層ペアはまた、本明細書においては「メモリスタック」１２０とも呼ぶ。メモリスタック１２０内の導体層１１６および誘電体層１１８は、垂直方向に交互に続く。言い換えれば、メモリスタック１２０の上部または下部におけるものを除いて、各導体層１１６は、両側に２つの誘電体層１１８によって隣接され得、各誘電体層１１８は、両側に２つの導体層１１６によって隣接され得る。導体層１１６はそれぞれ、同じ厚さであっても、または異なる厚さであってもよい。同様に、誘電体層１１８はそれぞれ、同じ厚さであっても、または異なる厚さであってもよい。導体層１１６は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、またはそれらの任意の組合せを含む導体材料を含むことができる。誘電体層１１８は、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
メモリスタック１２０は、内側領域（「コアアレイ領域」としても知られている）、および外側領域（「階段領域」としても知られている）を含むことができる。いくつかの実施形態においては、内側領域は、ＮＡＮＤメモリストリング１１４のアレイが形成されるメモリスタック１２０の中心領域であり、外側領域は、内側領域を取り囲むメモリスタック１２０の残りの領域（側面および縁部を含む）である。図１に示されているように、少なくとも一方の横方向側面に、メモリスタック１２０の外側領域は、階段構造１２２を含むことができる。基板１０２から離れる垂直方向（正のｙ方向）に沿うメモリスタック１２０の階段構造１２２における導体／誘電体層ペアの縁部は、ＮＡＮＤメモリストリング１１４のアレイに向かって横方向にずらして配列される。言い換えれば、階段構造１２２におけるメモリスタック１２０の縁部は、基板１０２から離れて（下部から上部に）移動するにつれて、内側領域に向かって傾斜し得る。階段構造１２２の勾配は、基板１０２から離れた方に向くことができる。いくつかの実施形態においては、メモリスタック１２０の各導体／誘電体層ペアの長さは、上部から下部へと増加する。
いくつかの実施形態においては、階段構造１２２における各２つの隣接する導体／誘電体層ペアは、公称上、垂直方向に同じ距離によって、および公称上、横方向に同じ距離によってオフセットされる。したがって、各オフセットは、垂直方向にワード線ファンアウト（ｆａｎ−ｏｕｔ）の「ランディングエリア（ｌａｎｄｉｎｇ ａｒｅａ）」を形成することができる。導体／誘電体層ペアにおける導体層１１６のうちのいくつかは、３Ｄメモリ素子１００のワード線として機能し、階段構造１２２内に横方向に延びて、相互接続することができる。図１に示されているように、階段構造１２２における各隣接導体／誘電体層ペアの縁部のオフセットは、いくつかの実施形態により、公称上、同じである。
図１に示されているように、各ＮＡＮＤメモリストリング１１４は、メモリスタック１２０の内側領域の中を垂直に延び、半導体チャネル１２４および誘電体層（「メモリ薄膜（ｍｅｍｏｒｙ ｆｉｌｍ）」としても知られている）を含むことができる。いくつかの実施形態においては、半導体チャネル１２４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態においては、メモリ薄膜は、トンネリング層１２６、貯蔵層１２８（「電荷トラップ／貯蔵層（ｃｈａｒｇｅ ｔｒａｐ／ｓｔｏｒａｇｅ ｌａｙｅｒ）」としても知られている）、および遮断層（図示せず）を含む複合層である。各ＮＡＮＤメモリストリング１１４は、円筒形状（たとえば、柱形状）とすることができる。半導体チャネル１２４、トンネリング層１２６、貯蔵層１２８、および遮断層は、いくつかの実施形態により、この順序で中心から柱の外側表面に向かって半径方向に配置されている。トンネリング層１２６は、シリコン酸化物、シリコン酸窒化物、またはそれらの任意の組合せを含むことができる。貯蔵層１２８は、シリコン窒化物、シリコン酸窒化物、シリコン、またはそれらの任意の組合せを含むことができる。遮断層は、シリコン酸化物、シリコン酸窒化物、高誘電率（高ｋ）誘電体、またはそれらの任意の組合せを含むことができる。
いくつかの実施形態においては、ＮＡＮＤメモリストリング１１４は、複数の制御ゲートをさらに含む（各制御ゲートは、ワード線の一部である）。メモリスタック１２０における各導体層１１６は、ＮＡＮＤメモリストリング１１４の各メモリセルについての制御ゲートとして働くことができる。各ＮＡＮＤメモリストリング１１４は、その上側端部にソース選択ゲートを、およびその下側端部にドレイン選択ゲートを含むことができる。本明細書において使用されるとき、構成要素（たとえば、ＮＡＮＤメモリストリング１１４）の「上側端部（ｕｐｐｅｒ ｅｎｄ）」は、ｙ方向に基板１０２からさらに離れる端部であり、構成要素（たとえば、ＮＡＮＤメモリストリング１１４）の「下側端部（ｌｏｗｅｒ ｅｎｄ）」は、ｙ方向に基板１０２により近づく端部である。ＮＡＮＤメモリストリング１１４ごとに、ドレイン選択ゲートは、３Ｄメモリ素子１００内のソース選択ゲートの下に配設され得る。
いくつかの実施形態においては、３Ｄメモリ素子１００は、ＮＡＮＤメモリストリング１１４の上に、ＮＡＮＤメモリストリング１１４と接触して、たとえば、各ＮＡＮＤメモリストリング１１４の上側端部に接して配設される半導体層１３０をさらに含む。メモリスタック１２０は、半導体層１３０の下に配設され得る。半導体層１３０は、薄化された基板とすることができ、それに接してメモリスタック１２０が形成される。いくつかの実施形態においては、半導体層１３０は、分離領域（たとえば、ＳＴＩ）によって電気的に分離されている複数の半導体プラグ１３２を含む。いくつかの実施形態においては、各半導体プラグ１３２は、対応するＮＡＮＤメモリストリング１１４の上側端部に配設され、対応するＮＡＮＤメモリストリング１１４のソースとして機能し、したがって、対応するＮＡＮＤメモリストリング１１４の一部として見なすことができる。半導体プラグ１３２は、単結晶シリコンを含むことができる。半導体プラグ１３２は、ドープされていなくても、部分的にドープされていても（厚さ方向および／もしくは幅方向に）、またはｐタイプドーパントもしくはｎタイプドーパントによって完全にドープされていてもよい。いくつかの実施形態においては、半導体プラグ１３２は、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または他の任意の適切な材料を含むことができる。いくつかの実施形態においては、半導体層１３０（およびその中の半導体プラグ１３２）の厚さは、０．１μｍから５０μｍの間など、約０．１μｍから約５０μｍの間である。いくつかの実施形態においては、半導体層１３０（およびその中の半導体プラグ１３２）の厚さは、０．２μｍから５μｍの間（たとえば、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍ、０．７μｍ、０．８μｍ、０．９μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、これらの値のうちのいずれかと下端によって境される任意の範囲、またはこれらの値のうちのいずれか２つによって規定される任意の範囲内）など、約０．２μｍから約５μｍの間である。
いくつかの実施形態においては、３Ｄメモリ素子１００は、メモリスタック１２０の中を垂直に延びるゲート線スリット（「ＧＬＳ： ｇａｔｅ ｌｉｎｅ ｓｌｉｔ」）１３４をさらに含む。ＧＬＳ１３４は、ゲート置換プロセス（ｇａｔｅ ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）によって、メモリスタック１２０内の導体／誘電体層ペアを形成するのに使用され得る。いくつかの実施形態においては、まず、ＧＬＳ１３４に、誘電体材料、たとえば、シリコン酸化物、シリコン窒化物、またはそれらの任意の組合せを充填して、ＮＡＮＤメモリストリングアレイを異なる領域（たとえば、メモリフィンガおよび／またはメモリブロック）に分離する。次いで、ＧＬＳ１３４に、いくつかの実施形態により、導電性および／または半導体材料、たとえば、Ｗ、Ｃｏ、ポリシリコン、またはそれらの任意の組合せを充填して、アレイコモンソース（ＡＣＳ： ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）を電気的に制御する。
いくつかの実施形態においては、３Ｄメモリ素子１００は、１つまたは複数のＩＬＤ層内に、ワード線（たとえば、導体層１１６）やＮＡＮＤメモリストリング１１４など、メモリスタック１２０内の構成要素と接触して形成される局所相互接続部を含む。相互接続部は、本明細書においては、メモリスタック１２０内の構成要素と接触して、直接、ファンアウトするとき、「局所相互接続部（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）」と呼ぶ。本明細書において使用されるとき、「相互接続部」という用語は、垂直相互接続アクセス（たとえば、ビア）コンタクトおよび横方向相互接続線を含む、任意の適切なタイプの相互接続部を広義に含むことができる。局所相互接続部は、ワード線ビアコンタクト１３６、ビット線ビアコンタクト１３８、およびソース線ビアコンタクト１４０を含むことができる。各局所相互接続部は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せを含む導電性材料が充填されている開口部（たとえば、ビアホール、またはトレンチ）を含むことができる。
ワード線ビアコンタクト１３６は、１つまたは複数のＩＬＤ層の中を垂直に延びることができる。各ワード線ビアコンタクト１３６は、その下側端部が、メモリスタック１２０の階段構造１２２内の（たとえば、ランディングエリアにおける）対応する導体層１１６と接触して、３Ｄメモリ素子１００の対応するワード線に個々にアドレスすることができる。いくつかの実施形態においては、各ワード線ビアコンタクト１３６は、対応する導体層１１６の上に配設される。各ビット線ビアコンタクト１３８は、メモリスタック１２０の下に配設され、その上側端部が、対応するＮＡＮＤメモリストリング１１４の下側端部（ドレイン端部）と接触して、対応するＮＡＮＤメモリストリング１１４に個々にアドレスすることができる。多ビット線ビアコンタクト１３８は、いくつかの実施形態により、それぞれ、多ＮＡＮＤメモリストリング１１４の下に、これらの多ＮＡＮＤメモリストリング１１４と接触して配設される。図１に示されているように、ワード線ビアコンタクト１３６およびビット線ビアコンタクト１３８は、両方の垂直方向（正のｙ方向および負のｙ方向）に向かって、対応するメモリスタック構成要素をファンアウトする。ソース線ビアコンタクト１４０は、１つまたは複数のＩＬＤ層の中を垂直に延びることができる。各ソース線ビアコンタクト１４０は、その下側端部が、ＮＡＮＤメモリストリング１１４の対応する半導体プラグ１３２（たとえば、ソース）と接触していてよい。いくつかの実施形態においては、各ソース線ビアコンタクト１４０は、対応するＮＡＮＤメモリストリング１１４の上に配設される。
周辺素子と同様に、３Ｄメモリ素子１００のメモリアレイ素子はまた、相互接続層を含んで、ＮＡＮＤメモリストリング１１４との間の電気信号を伝達することができる。図１に示されているように、３Ｄメモリ素子１００は、ＮＡＮＤメモリストリング１１４の下に相互接続層１４２（本明細書においては、「アレイ相互接続層」と呼ぶ）を含むことができる。アレイ相互接続層１４２は、１つまたは複数のＩＬＤ層内に相互接続線１４４およびビアコンタクト１４６を含む複数の相互接続部を含むことができる。いくつかの実施形態においては、アレイ相互接続層１４２は、その下部表面に複数のボンディングコンタクト１４８を含む。相互接続線１４４、ビアコンタクト１４６、およびボンディングコンタクト１４８は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。アレイ相互接続層１４２の下部表面における残りのエリアは、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ｋ誘電体、またはそれらの任意の組合せを含む誘電体材料とともに形成され得る。アレイ相互接続層１４２の下部表面における（ボンディングコンタクト１４８の）導電性材料、および誘電体材料は、詳細に後述するハイブリッドボンディングに使用され得る。
図１に示されているように、別の相互接続層１５０（本明細書においては、「ＢＥＯＬ相互接続層」と呼ぶ）が、ＮＡＮＤメモリストリング１１４および半導体層１３０の上に配設され得、１つまた複数のＩＬＤ層内に相互接続線１５２およびビアコンタクト１５４などの相互接続部を含むことができる。ＢＥＯＬ相互接続層１５０は、コンタクトパッド１５６および再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）（図示せず）を３Ｄメモリ素子１００の上部表面にさらに含んで、インターポーザとワイヤボンディングおよび／またはボンディングすることができる。ＢＥＯＬ相互接続層１５０およびアレイ相互接続層１４２は、ＮＡＮＤメモリストリング１１４の両側に形成され得る。いくつかの実施形態においては、ＢＥＯＬ相互接続層１５０内の相互接続線１５２、ビアコンタクト１５４、およびコンタクトパッド１５６は、３Ｄメモリ素子１００と外部回路との間の電気信号を伝達することができる。ＢＥＯＬ相互接続層１５０は、局所相互接続部によってメモリスタック構成要素に電気的に接続され得る。図１に示されているように、各ワード線ビアコンタクト１３６は、その上側端部が、ＢＥＯＬ相互接続層１５０と接触していてもよい。同様に、各ソース線ビアコンタクト１４０は、その上側端部が、ＢＥＯＬ相互接続層１５０と接触していてもよい。階段構造１２２および半導体層１３０の配置ならびに構成により、ワード線（たとえば、導体層１１６）、およびＮＡＮＤメモリストリング１１４のソースが、アレイ相互接続層１４２の中を迂回することなく、局所相互接続部（たとえば、ワード線ビアコンタクト１３６およびソース線ビアコンタクト１４０）ならびにＢＥＯＬ相互接続層１５０を通して、直接、ファンアウトすることが可能になる。
いくつかの実施形態においては、３Ｄメモリ素子１００は、メモリスタック１２０の中を垂直に延びる１つまたは複数のスルーアレイコンタクト（ＴＡＣ： ｔｈｒｏｕｇｈ ａｒｒａｙ ｃｏｎｔａｃｔ、図示せず）をさらに含む。各ＴＡＣは、メモリスタック１２０全体（たとえば、その中の導体／誘電体層ペアすべて）の中を延び、その上側端部が、ＢＥＯＬ相互接続層１５０と接触し、その下側端部が、アレイ相互接続層１４２と接触していてもよい。したがって、ＴＡＣは、周辺相互接続層１０６とＢＥＯＬ相互接続層１５０との間の電気接続を行い、周辺素子から３Ｄメモリ素子１００のＢＥＯＬ相互接続部に電気信号を伝送することができる。
ボンディング界面１５８が、周辺相互接続層１０６とアレイ相互接続層１４２との間に形成され得る。ボンディングコンタクト１１２が、ボンディング界面１５８においてボンディングコンタクト１４８とボンディングされ得る。図１に示されているように、周辺素子（たとえば、トランジスタ１０４）は、ボンディング後、３Ｄメモリ素子１００内のメモリアレイ素子（たとえば、ＮＡＮＤメモリストリング１１４）の下に配設され得る。３Ｄメモリ素子１００においては、ボンディング界面１５８は、いくつかの実施形態により、メモリアレイ素子（たとえば、メモリストリング１１４）と周辺素子（たとえば、トランジスタ１０４）との間に配設される。周辺相互接続層１０６は、ボンディング界面１５８と周辺素子（たとえば、トランジスタ１０４）との間にあってもよく、アレイ相互接続層１４２は、ボンディング界面１５８とメモリアレイ素子（たとえば、メモリストリング１１４）との間にあってもよい。
いくつかの実施形態においては、ＮＡＮＤメモリストリング１１４、半導体層１３０（たとえば、薄化された基板）、アレイ相互接続層１４２、ＢＥＯＬ相互接続層１５０、およびワード線ビアコンタクト１３６を含む、第１の半導体構造（たとえば、メモリアレイ素子チップ１６０）が、基板１０２、周辺素子（たとえば、トランジスタ１０４）、および周辺相互接続層１０６を含む第２の半導体構造（たとえば、周辺素子チップ１６２）に、ボンディング界面１５８において対面の形でボンディングされる。アレイ相互接続層１４２は、ボンディング界面１５８において周辺相互接続層１０６と接触することができる。周辺素子チップ１６２およびメモリアレイ素子チップ１６０は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られている）を使用してボンディングされ得、このハイブリッドボンディングは、直接ボンディング技術（たとえば、はんだまたは接着剤など、中間層を使用することなく表面間のボンディングを形成すること）であり、金属／金属ボンディングおよび誘電体／誘電体ボンディングを同時に得ることができる。金属／金属ボンディングは、ボンディングコンタクト１４８とボンディングコンタクト１１２との間に形成されてもよく、誘電体／誘電体ボンディングは、ボンディング界面１５８における残りのエリアの誘電体材料間に形成されてもよい。
図２Ａ〜図２Ｂは、いくつかの実施形態による例示的な周辺素子チップを形成するための製造プロセスを示している。図３Ａ〜図３Ｄは、いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための製造プロセスを示している。図４Ａ〜図４Ｆは、いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための製造プロセスを示している。図５は、いくつかの実施形態による例示的な周辺素子チップを形成するための方法５００の流れ図である。図６は、いくつかの実施形態による例示的なメモリアレイ素子チップを形成するための方法６００の流れ図である。図７は、いくつかの実施形態によるメモリアレイ素子チップを周辺素子チップにボンディングした例示的な３Ｄメモリ素子を形成するための方法７００の流れ図である。図２〜図７に示されている３Ｄメモリ素子の諸例は、図１に示されている３Ｄメモリ素子１００を含む。図２〜図７については、一緒に説明する。方法５００、６００、および７００に示されている動作が包括的ではなく、他の動作が、例示された動作の前、後、またはそれらの動作のうちのいずれかの間にも行うことができることを理解されたい。さらには、動作のうちの一部は、同時に行っても、または図５〜図７に示されているのとは異なる順序で行ってもよい。
図５を参照すると、方法５００は動作５０２から開始し、ここで、周辺素子が、第１の基板に接して形成される。基板は、シリコン基板とすることができる。図２Ａに示されているように、周辺素子は、シリコン基板２０２に接して形成される。周辺素子は、シリコン基板２０２に接して形成される複数のトランジスタ２０４を含むことができる。トランジスタ２０４は、限定するものではないが、フォトリソグラフィ、ドライ／ウェットエッチ、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および他の任意の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態においては、ドープされた領域（図示せず）が、イオン注入および／または熱拡散によってシリコン基板２０２内に形成され、たとえば、トランジスタ２０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態においては、分離領域（たとえば、ＳＴＩ、図示せず）もまた、ウェット／ドライエッチおよび薄膜堆積によってシリコン基板２０２内に形成される。
方法５００は、図５に示されているように、動作５０４に進み、ここで、第１の相互接続層（たとえば、周辺相互接続層）が、周辺素子の上に形成される。周辺相互接続層は、１つまたは複数のＩＬＤ層内に第１の複数の相互接続部を含むことができる。方法５００は、図５に示されているように、動作５０６に進み、ここで、第１の複数のボンディングコンタクトが、周辺相互接続層の上部表面に形成される。
図２Ｂに示されているように、周辺相互接続層２０６が、トランジスタ２０４の上に形成され得る。周辺相互接続層２０６は、複数のＩＬＤ層内に周辺素子チップのＭＥＯＬならびに／またはＢＥＯＬの相互接続線２０８およびビアコンタクト２１０を含む相互接続部を含んで、周辺素子（たとえば、トランジスタ２０４）と電気接続を行うことができる。ボンディングコンタクト２１２が、周辺相互接続層２０６の上部表面に形成されて、ハイブリッドボンディングすることができる。いくつかの実施形態においては、周辺相互接続層２０６は、多ＩＬＤ層、および多プロセスによってその中に形成される相互接続部を含む。たとえば、相互接続線２０８、ビアコンタクト２１０、およびボンディングコンタクト２１２は、限定するものではないが、化学的気相堆積（ＣＶＤ： ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理的気相堆積（ＰＶＤ： ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ： ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、電解めっき、無電解めっき、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続線２０８、ビアコンタクト２１０、およびボンディングコンタクト２１２を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチ、または他の任意の適切なプロセスを含んでもよい。ＩＬＤ層は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図２Ｂに示されているＩＬＤ層および相互接続部は、「相互接続層」（たとえば、周辺相互接続層２０６）とまとめて呼ぶことができる。
図６を参照すると、方法６００は動作６０２を含み、ここで、誘電体スタックが第２の基板に接して形成される。基板は、シリコン基板とすることができる。誘電体スタックは、複数の誘電体／犠牲層ペアを含むことができる。図３Ａに示されているように、分離領域３０４（たとえば、ＳＴＩ）が、ウェット／ドライエッチおよび薄膜堆積によってシリコン基板３０２内に形成されて、シリコンプラグ３０６（たとえば、単結晶シリコンプラグ）を電気的に分離する。シリコンプラグ３０６は、パターニングされ、イオン注入プロセスおよび／または熱拡散プロセスを用いて、ｎ型またはｐ型のドーパントによりドープされ得る。いくつかの実施形態においては、分離領域３０４およびシリコンプラグ３０６の厚さは、０．１μｍから５０μｍの間など、約０．１μｍから約５０μｍの間である。いくつかの実施形態においては、分離領域３０４およびシリコンプラグ３０６の厚さは、０．２μｍから５μｍの間（たとえば、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍ、０．７μｍ、０．８μｍ、０．９μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、これらの値のうちのいずれかと下端によって境される任意の範囲、またはこれらの値のうちのいずれか２つによって規定される任意の範囲内）など、約０．２μｍから約５μｍの間である。
図３Ｂに示されているように、第１の誘電体層３１０と第２の誘電体層（「犠牲層」として知られている）３１２とのペア（本明細書においては、一緒に「誘電体層ペア」と呼ぶ）が、シリコン基板３０２に接して形成される。積層された誘電体層ペアは、誘電体スタック３０８を形成することができる。誘電体スタック３０８は、犠牲層３１２と、犠牲層３１２とは異なる誘電体層３１０の交互のスタックを含むことができる。いくつかの実施形態においては、各誘電体層ペアは、シリコン窒化物の層およびシリコン酸化物の層を含む。いくつかの実施形態においては、犠牲層３１２はそれぞれ、厚さが同じであっても、または厚さが異なっていてもよい。同様に、誘電体層３１０はそれぞれ、厚さが同じであっても、または厚さが異なっていてもよい。誘電体スタック３０８は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。
方法６００は、図６に示されているように、動作６０４に進み、ここで、誘電体スタックの中をそれぞれ垂直に延びる複数のメモリストリングが形成される。図３Ｃに示されているように、ＮＡＮＤメモリストリング３１４が、シリコン基板３０２に接して形成され、ＮＡＮＤメモリストリング３１４はそれぞれ、誘電体スタック３０８の中を垂直に延びている。いくつかの実施形態においては、各ＮＡＮＤメモリストリング３１４は、対応するシリコンプラグ３０６と位置合わせすることができる。シリコンプラグ３０６は、ＮＡＮＤメモリストリング３１４の一部とすることができる。いくつかの実施形態においては、ＮＡＮＤメモリストリング３１４を形成するための製造プロセスは、誘電体スタック３０８の中を垂直に延びる半導体チャネル３１６を形成することを含む。いくつかの実施形態においては、ＮＡＮＤメモリストリング３１４を形成するための製造プロセスはまた、半導体チャネル３１６と誘電体スタック３０８内の複数の誘電体／犠牲層ペアとの間の複合誘電体層（メモリ薄膜）を形成することを含む。メモリ薄膜は、限定するものではないが、トンネリング層３１８、貯蔵層３２０、および遮断層を含む多誘電体層の組合せとすることができる。
トンネリング層３１８は、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。貯蔵層３２０は、メモリ動作の電荷を貯蔵するための材料を含むことができる。貯蔵層材料は、限定するものではないが、シリコン窒化物、シリコン酸窒化物、シリコン酸化物とシリコン窒化物との組合せ、またはそれらの任意の組合せを含むことができる。遮断層は、限定するものではないが、シリコン酸化物、またはシリコン酸化物／シリコン酸窒化物／シリコン酸化物の組合せ（ＯＮＯ）を含む誘電体材料を含むことができる。遮断層は、アルミニウム酸化層など、高ｋ誘電体層をさらに含むことができる。半導体チャネル３１６およびメモリ薄膜（トンネリング層３１８および貯蔵層３２０を含む）は、ＡＬＤ、ＣＶＤ、ＰＶＤなどのプロセス、他の任意の適切なプロセス、またはそれらの任意の組合せによって形成され得る。
方法６００は、図６に示されているように、動作６０６に進み、ここで、第２の相互接続層（たとえば、アレイ相互接続層）が、メモリストリングンの上に形成される。アレイ相互接続層は、１つまたは複数のＩＬＤ層内に第２の複数の相互接続部を含むことができる。方法６００は、図６に示されているように、動作６０８に進み、ここで、第２の複数のボンディングコンタクトが、アレイ相互接続層の上部表面に形成される。図３Ｄに示されているように、アレイ相互接続層３２２が、誘電体スタック３０８およびＮＡＮＤメモリストリング３１４の上に形成され得る。アレイ相互接続層３２２は、１つまたは複数のＩＬＤ層内に相互接続線３２４およびビアコンタクト３２６を含む相互接続部を含んで、ＮＡＮＤメモリストリング３１４との間の電気信号を伝達することができる。いくつかの実施形態においては、ビット線ビアコンタクト３２１は、アレイ相互接続層３２２を形成する前に誘電体スタック３０８の上に形成されるＩＬＤ層内に形成され得、それにより、各ビット線ビアコンタクト３２１は、対応するＮＡＮＤメモリストリング３１４の上にあり、このＮＡＮＤメモリストリング３１４と接触することが可能になる。ボンディングコンタクト３２８が、アレイ相互接続層３２２の上部表面に形成されて、ハイブリッドボンディングすることができる。
いくつかの実施形態においては、アレイ相互接続層３２２は、多ＩＬＤ層、および多プロセスによってその中に形成される相互接続部を含む。たとえば、相互接続線３２４、ビアコンタクト３２６、およびボンディングコンタクト３２８は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続線３２４、ビアコンタクト３２６、およびボンディングコンタクト３２８を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチ、または他の任意の適切なプロセスを含んでもよい。ＩＬＤ層は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図３Ｄに示されているＩＬＤ層および相互接続部は、「相互接続層」（たとえば、アレイ相互接続層３２２）とまとめて呼ぶことができる。
図７を参照すると、方法７００は動作７０２を含み、ここで、メモリストリングが接するように形成される第２の基板が上下逆さまに反転される。結果として、第２の基板は、メモリストリングの上にある。方法７００は、図７に示されているように、動作７０４に進み、ここで、第２の基板と、周辺素子が接するように形成される第１の基板とが、対面の形でボンディングされ、それにより、周辺相互接続層がアレイ相互接続層の下にあり、このアレイ相互接続層と接触することになる。ボンディングは、ハイブリッドボンディングとすることができる。
図４Ａに示されているように、シリコン基板３０２、およびそれに接して形成される構成要素（たとえば、ＮＡＮＤメモリストリング３１４）が、上下逆さまに反転される。下向きのアレイ相互接続層３２２が、上向きの周辺相互接続層２０６と対面の形でボンディングされることになり、それにより、結果として生じる３Ｄメモリ素子において、アレイ相互接続層３２２が、周辺相互接続層２０６の上にあり、この周辺相互接続層２０６と接触することが可能になる。いくつかの実施形態においては、アレイ相互接続層３２２のボンディングコンタクト３２８は、ボンディングの前に、周辺相互接続層２０６のボンディングコンタクト２１４と位置合わせされる。結果として、ボンディングコンタクト３２８は、シリコン基板３０２がシリコン基板２０２と接合される場合、ボンディングコンタクト２１４と接触していることができる。いくつかの実施形態においては、処理プロセス、たとえば、プラズマ処理、ウェット処理、および／または熱処理が、ボンディングの前にボンディング表面に施される。ボンディング、たとえば、ハイブリッドボンディングの結果として、ボンディングコンタクト３２８が、ボンディングコンタクト２１４と混ざってもよく、それによって、図４Ｂに示されているように、アレイ相互接続層３２２と周辺相互接続層２０６との間のボンディング界面４０２が形成される。
方法７００は、図７に示されているように、動作７０６に進み、ここで、第２の基板が薄化される。図４Ｂに示されているように、シリコン基板３０２が、薄化後、単結晶シリコン層４０４（シリコンプラグ３０６および周囲の分離領域を含む）になる。いくつかの実施形態においては、薄化プロセス後、単結晶シリコン層４０４（およびその中のシリコンプラグ３０６）は厚さが、０．１μｍから５０μｍの間など、約０．１μｍから約５０μｍの間である。いくつかの実施形態においては、単結晶シリコン層４０４（およびその中のシリコンプラグ３０６）の厚さは、０．２μｍから５μｍの間（たとえば、０．２μｍ、０．３μｍ、０．４μｍ、０．５μｍ、０．６μｍ、０．７μｍ、０．８μｍ、０．９μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、これらの値のうちのいずれかと下端によって境される任意の範囲、またはこれらの値のうちのいずれか２つによって規定される任意の範囲内）など、約０．２μｍから約５μｍの間である。シリコン基板３０２は、限定するものではないが、ウェハ研磨、ドライエッチ、ウェットエッチ、ＣＭＰ、他の任意の適切なプロセス、またはそれらの任意の組合せを含むプロセスによって薄化され得る。
方法７００は、図７に示されているように、動作７０８に進み、ここで、階段構造が誘電体スタックの縁部に形成される。階段構造は、第１の基板に向かって誘電体／犠牲層ペアについて複数のトリムエッチサイクルを行うことによって形成され得る。図４Ｃに示されているように、階段構造４０６が、誘電体スタック３０８の縁部に形成される。シリコン基板２０２から離れる垂直方向（正のｙ方向）に沿う誘電体スタック３０８の階段構造４０６における誘電体／犠牲層ペアの縁部が、ＮＡＮＤメモリストリング３１４に向かって横方向にずらして配列される。階段構造４０６を形成するために、フォトレジスト層が誘電体／犠牲層ペアのうちの上部ペアの一部分を露出させるようにパターンニングされ得る。パターニングされたフォトレジスト層は、ウェットエッチおよび／またはドライエッチによって誘電体／犠牲層ペアのうちの上部ペアの露出した部分をエッチングするためのエッチマスクとして使用され得る。（たとえば、ウェットエッチおよび／またはドライエッチの）任意の適切なエッチャントが、（その中の犠牲層３１２および誘電体層３１０を含む）露出した部分における誘電体／犠牲層ペアのうちの上部ペアの厚さ全体を除去するのに使用され得る。エッチングされた厚さは、誘電体／犠牲層ペアにおいて使用される異なる材料（たとえば、シリコン窒化物およびシリコン酸化物）におけるエッチ停止によって制御され得る。誘電体／犠牲層ペアのうちの上部ペアの露出した部分をエッチングすると、結果として、誘電体／犠牲層ペアのうちの上部ペアの真下のペアの部分を露出させることになり得る。
次いで、パターンニングされたフォトレジスト層は、トリムされて（たとえば、徐々に、内向きに、しばしば全方向からエッチングされて）、誘電体／犠牲層ペアのうちの上部ペアの別の部分を露出させることができる。トリムされたフォトレジスト層の量は、トリム速度および／またはトリム時間によって制御され得、結果として生じるステップ構造の寸法に直接、関係（たとえば、決定）し得る。フォトレジスト層のトリムは、任意の適切なエッチプロセス、たとえば、等方性ドライエッチまたはウェットエッチを用いて行うことができる。誘電体／犠牲層ペアのうちの上部ペアの拡大した露出部分と、誘電体／犠牲層ペアのうちの上部ペアの真下のペアの露出した部分との両方が、トリムされたフォトレジスト層をエッチマスクとして使用してエッチングされて、階段構造４０６の１つのステップ構造を形成する。（たとえば、ウェットエッチおよび／またはドライエッチの）任意の適切なエッチャントを使用して、シリコン基板２０２に向かって露出部分（その中の犠牲層３１２および誘電体層３１０を含む）内の誘電体／犠牲層ペアの厚さ全体を除去することができる。誘電体／犠牲層ペアのエッチプロセスが後に続くフォトレジスト層のトリムプロセスは、本明細書においては誘電体／犠牲層ペアのトリムエッチサイクルと呼ぶ。
誘電体／犠牲層ペアのトリムエッチサイクルは、誘電体／犠牲層ペアのうちの下部ペアのエッチングを完了するまで、シリコン基板２０２に向かって（負のｙ方向）繰り返すことができる。結果的に、誘電体スタック３０８の縁部に複数のステップ構造を有する階段構造４０６が形成され得る。誘電体／犠牲層ペアのトリムエッチサイクルを繰り返すことに起因して、誘電体スタック３０８は、図４Ｃに示されているように、傾斜した側縁部、および下部誘電体／犠牲層ペアよりも短い上部ペアを有することができる。
方法７００は、図７に示されているように、動作７１０に進み、ここで、メモリスタックが、誘電体／犠牲層ペアにおける犠牲層を複数の導体層に置き換えることによって、薄化された第２の基板の下に形成される。したがって、メモリスタックは、複数の導体／誘電体層ペアを含む。いくつかの実施形態においては、メモリスタックを形成することは、薄化された第２の基板および誘電体／犠牲層ペアを通して開口部をエッチングすることと、開口部を通して誘電体／犠牲層ペアにおける犠牲層をエッチングすることと、開口部を通して導体／誘電体層ペアに導体層を堆積することとを含む。結果として、階段構造が、メモリスタックの縁部に形成され得る。第１の基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部は、メモリストリングに向かって横方向にずらして配列され得る。
図４Ｄに示されているように、ＧＬＳ４０８が、単結晶シリコン層４０４、および誘電体スタック３０８の誘電体／犠牲層ペアを通して形成される。ＧＬＳ４０８は、ウェットエッチおよび／またはドライエッチによってパターニングされエッチングされ得る。次いで、誘電体スタック３０８の各犠牲層３１２（図４Ｃに示されている）が、ＧＬＳ４０８を通してエッチングされ得、導体層４１０が、ＧＬＳ４０８を通して堆積され得る。つまり、誘電体スタック３０８の各犠牲層３１２が、導体層４１０によって置き換えられ、それによって、メモリスタック４１２内に複数の導体／誘電体層ペアが形成され得る。犠牲層３１２の導体層４１０との置換えは、誘電体層３１０に対して選択的な犠牲層３１２のウェット／ドライエッチによって、および構造を導体層４１０で充填することによって行うことができる。導体層４１０は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ポリシリコン、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。導体層４１０は、ＣＶＤ、ＡＬＤ、他の任意の適切なプロセス、またはそれらの任意の組合せなど、薄膜堆積プロセスによって充填され得る。
結果として、ＮＡＮＤメモリストリング３１４はそれぞれ、メモリスタック４１２の中を垂直に延びることができる。いくつかの実施形態においては、メモリスタック４１２内の導体層４１０は、ＮＡＮＤメモリストリング３１４の選択ゲートおよびワード線を形成するのに使用される。メモリスタック４１２内の導体層４１０のうちの少なくともいくつか（たとえば、上部および下部の導体層４１０を除いて）はそれぞれ、ＮＡＮＤメモリストリング３１４のワード線として使用され得る。ゲート置換えの結果として、階段構造４１４が、メモリスタック４１２の縁部に形成され得る。シリコン基板２０２から離れる垂直方向（正のｙ方向）に沿うメモリスタック４１２の階段構造４１４における導体／誘電体層ペアの縁部は、ＮＡＮＤメモリストリング３１４に向かって横方向にずらして配列され得る。
方法７００は、図７に示されているように、動作７１２に進み、ここで、メモリスタックとメモリストリングとの局所相互接続部が形成される。局所相互接続部は、メモリスタックの階段構造の上に形成されるワード線ビアコンタクトを含み、またメモリストリングの上に形成されるソース線ビアコンタクトを含むことができる。図４Ｅに示されているように、ＩＬＤ層４１６が、誘電体材料の、ＣＶＤ、ＡＬＤ、他の任意の適切なプロセス、またはそれらの任意の組合せなどの薄膜堆積プロセスによって、単結晶シリコン層４０４に接して形成され得る。ソース線ビアコンタクト４１８が、それぞれ、ＩＬＤ層４１６を通して、メモリストリング３１４のシリコンプラグ３０６と接触して形成され得る。各ソース線ビアコンタクト４１８は、その下側端部が、対応するＮＡＮＤメモリストリング３１４の上側端部と接触していてもよい。ワード線ビアコンタクト４２０が、いくつかの実施形態により、１つまたは複数のＩＬＤ層（ＩＬＤ層４１６を含む）を通して、メモリスタック４１２の階段構造４１４の上に形成される。ワード線ビアコンタクト４２０の下側端部は、メモリスタック４１２の階段構造４１４内のＮＡＮＤメモリストリング３１４（たとえば、導体層４１０）のワード線に接してランディングすることができ、それにより、各ワード線ビアコンタクト４２０が、対応する導体層４１０の上にあり、この対応する導体層４１０と接触することになる。
いくつかの実施形態においては、ソース線ビアコンタクト４１８およびワード線ビアコンタクト４２０を形成するための製造プロセスは、ドライ／ウェットエッチプロセスを用いて垂直な開口部を形成することを含み、その後に、開口部を導体充填、接着、および／または他の目的で導電性材料ならびに他の材料（たとえば、障壁層、接着層、および／またはシード層）で充填することが続く。ソース線ビアコンタクト４１８およびワード線ビアコンタクト４２０は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。ソース線ビアコンタクト４１８およびワード線ビアコンタクト４２０の開口部には、ＡＬＤ、ＣＶＤ、ＰＶＤ、電解めっき、他の任意の適切なプロセス、またはそれらの任意の組合せによって、導電性材料および他の材料が充填され得る。いくつかの実施形態においては、ＧＬＳ４０８には、ＣＶＤ、ＰＶＤ、ＡＬＤ、他の任意の適切なプロセス、またはそれらの任意の組合せによって、限定するものではないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料が充填され得る。
方法７００は、図７に示されているように、動作７１４に進み、ここで、第３の相互接続層（たとえば、ＢＥＯＬ相互接続層）が、薄化された第２の基板の上に形成される。ＢＥＯＬ相互接続層は、１つまたは複数のＩＬＤ層内に第３の複数の相互接続部を含むことができる。図４Ｆに示されているように、ＢＥＯＬ相互接続層４２２が、単結晶シリコン層４０４およびＮＡＮＤメモリストリング３１４の上に形成され得る。ＢＥＯＬ相互接続層４２２は、１つまたは複数のＩＬＤ層内に相互接続線４２４およびビアコンタクト４２６を含む相互接続部を含んで、３Ｄメモリ素子との間の電気信号を伝達することができる。いくつかの実施形態においては、コンタクトパッド４２８および再配線層（図示せず）が、ＢＥＯＬ相互接続層４２２の上部表面に形成されて、インターポーザとワイヤボンディングおよび／またはボンディングすることができる。
いくつかの実施形態においては、ＢＥＯＬ相互接続層４２２は、多ＩＬＤ層、および多プロセスでその中に形成される相互接続部を含む。たとえば、相互接続線４２４、ビアコンタクト４２６、およびコンタクトパッド４２８は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積される導電性材料を含むことができる。相互接続線４２４、ビアコンタクト４２６、およびコンタクトパッド４２８を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチ、または他の任意の適切なプロセスを含むことができる。ＩＬＤ層は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積される誘電体材料を含むことができる。図４Ｆに示されているＩＬＤ層および相互接続部は、「相互接続層」（たとえば、ＢＥＯＬ相互接続層４２２）とまとめて呼ぶことができる。
図示はしていないが、いくつかの実施形態においては、ボンディングの前に、ＴＡＣが、誘電体スタック３０８の中を垂直に延び、アレイ相互接続層３２２内の相互接続部と接触して形成される。ボンディング後、ビアコンタクトが、１つまたは複数のＩＬＤ層の中を垂直に延び、ＴＡＣと接触して形成され得、それにより、ＢＥＯＬ相互接続層４２２が、周辺相互接続層２０６に電気的に接続可能になる。
本開示の１つの態様によれば、３Ｄメモリ素子が、基板と、基板に接して配設される周辺素子と、周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、複数のメモリストリングとを含む。メモリストリングはそれぞれ、メモリスタックの中を垂直に延び、ドレイン選択ゲート、およびドレイン選択ゲートの上にソース選択ゲートを含む。基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部が、メモリストリングに向かって横方向にずらして配列される。
いくつかの実施形態においては、３Ｄメモリ素子は、メモリストリングの上に配設される第１の相互接続層をさらに含む。３Ｄメモリ素子は、複数の第１のビアコンタクトをさらに含み、この第１のビアコンタクトはそれぞれ、いくつかの実施形態により、導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および第１の相互接続層と接触している上側端部を含む。
いくつかの実施形態においては、３Ｄメモリ素子は、メモリストリングと周辺素子との間にボンディング界面をさらに含む。３Ｄメモリ素子は、いくつかの実施形態により、ボンディング界面と周辺素子との間に第２の相互接続層、およびボンディング界面とメモリストリングとの間に第３の相互接続層をさらに含む。
いくつかの実施形態においては、３Ｄメモリ素子は、それぞれ、複数のメモリストリングの下に、この複数のメモリストリングと接触している複数の第２のビアコンタクトをさらに含む。
いくつかの実施形態においては、メモリストリングはそれぞれ、メモリストリングの上側端部に半導体プラグを含む。半導体プラグは、いくつかの実施形態により、単結晶シリコンを含む。いくつかの実施形態においては、３Ｄメモリ素子は、複数の第３のビアコンタクトをさらに含み、この第３のビアコンタクトはそれぞれ、半導体プラグのうちの１つと接触している下側端部、および第１の相互接続層と接触している上側端部を含む。
いくつかの実施形態においては、メモリストリングはそれぞれ、導体／誘電体層ペアの中を垂直に延びる半導体チャネル、導体／誘電体層ペアと半導体チャネルとの間のトンネリング層、およびトンネリング層と導体／誘電体層ペアとの間の貯蔵層を含む。
本開示の別の態様によれば、３Ｄメモリ素子が、基板と、基板に接して配設される周辺素子と、周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、複数のメモリストリングであって、各メモリストリングが、メモリスタックの中を垂直に延びている、複数のメモリストリングと、メモリストリングの上に配設される第１の相互接続層と、メモリストリングの下に配設される第２の相互接続層と、複数の第１のビアコンタクトと、複数の第２のビアコンタクトとを含む。第１のビアコンタクトはそれぞれ、導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および第１の相互接続層と接触している上側端部を含む。第２のビアコンタクトはそれぞれ、第２の相互接続層と接触している下側端部、およびメモリストリングのうちの１つと接触している上側端部を含む。
いくつかの実施形態においては、基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部は、メモリストリングに向かって横方向にずらして配列される。
いくつかの実施形態においては、メモリストリングはそれぞれ、ドレイン選択ゲート、およびドレイン選択ゲートの上にソース選択ゲートを含む。
いくつかの実施形態においては、３Ｄメモリ素子は、第２の相互接続層と周辺素子との間にボンディング界面をさらに含む。
いくつかの実施形態においては、メモリストリングはそれぞれ、メモリストリングの上側端部に半導体プラグを含む。半導体プラグは、いくつかの実施形態により、単結晶シリコンを含む。いくつかの実施形態においては、３Ｄメモリ素子は、複数の第３のビアコンタクトをさらに含み、この第３のビアコンタクトはそれぞれ、半導体プラグのうちの１つと接触している下側端部、および第１の相互接続層と接触している上側端部を含む。
いくつかの実施形態においては、メモリストリングはそれぞれ、導体／誘電体層ペアの中を垂直に延びる半導体チャネル、導体／誘電体層ペアと半導体チャネルとの間のトンネリング層、およびトンネリング層と導体／誘電体層ペアとの間の貯蔵層を含む。
本開示のさらなる別の態様によれば、３Ｄメモリ素子が、第１の半導体構造、第２の半導体構造、および第１の半導体構造と第２の半導体構造との間のボンディング界面を含む。第１の半導体構造は、複数のメモリストリングであって、各メモリストリングが、垂直に延び、メモリストリングの上側端部に半導体プラグを含む、複数のメモリストリングと、メモリストリングの上に配設される第１の相互接続層と、メモリストリングの下に配設される第２の相互接続層と、複数の第１のビアコンタクトとを含む。第１のビアコンタクトはそれぞれ、半導体プラグのうちの１つと接触している下側端部、および第１の相互接続層と接触している上側端部を含む。第２の半導体構造は、基板、基板に接して配設される周辺素子、および周辺素子の上に配設される第３の相互接続層を含む。第２の相互接続層は、ボンディング界面において第３の相互接続層に接触する。
いくつかの実施形態においては、半導体プラグは、単結晶シリコンを含む。
いくつかの実施形態においては、メモリストリングはそれぞれ、ドレイン選択ゲート、およびドレイン選択ゲートの上にソース選択ゲートをさらに含む。
いくつかの実施形態においては、３Ｄメモリ素子は、メモリストリングが内部を垂直に延びるメモリスタックと、複数の導体／誘電体層ペアとをさらに含む。基板から離れる垂直方向に沿うメモリスタックの階段構造における導体／誘電体層ペアの縁部が、メモリストリングに向かって横方向にずらして配列される。
いくつかの実施形態においては、メモリストリングはそれぞれ、導体／誘電体層ペアの中を垂直に延びる半導体チャネル、導体／誘電体層ペアと半導体チャネルとの間のトンネリング層、およびトンネリング層と導体／誘電体層ペアとの間の貯蔵層を含む。
いくつかの実施形態においては、３Ｄメモリ素子は、複数の第２のビアコンタクトをさらに含み、この第２のビアコンタクトはそれぞれ、導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および第１の相互接続層と接触している上側端部を含む。いくつかの実施形態においては、３Ｄメモリ素子は、複数の第３のビアコンタクトをさらに含み、この第３のビアコンタクトはそれぞれ、第２の相互接続層と接触している下側端部、およびメモリストリングのうちの１つと接触している上側端部を含む。
したがって、特定の実施形態の前述の説明により、本開示の概括的な性質が明らかになり、それにより、当業者は、当技術分野の技能の範囲内の知識を用いることによって、本開示の概括的な概念から逸脱することなく、過度な実験なしに、そのような特定の実施形態を様々な適用例に向けて容易に変更および／または適合させることが可能になる。そのため、そのような適合形態および変更形態は、本明細書において提示される教示および案内に基づいて、開示された実施形態の均等形態の意味および範囲内にあることを意図している。本明細書における表現および術語が、説明するためのものであり、限定するためのものではなく、それにより、本明細書の術語または表現が、教示および案内に照らして当業者によって解釈されるべきであることを理解すべきである。
本開示の実施形態については、指定された機能およびその関係の実装形態を示す機能的構成ブロックの助けを得て上述してきた。これらの機能的構成ブロックの境界は、説明の便宜上、本明細書において任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替の境界が定義されてもよい。
「発明の概要」および「要約」の項目では、本発明者によって企図される本開示の１つまたは複数の、ただしすべてとは限らない例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲をいかなる形でも限定するように意図されていない。
本開示の幅および範囲は、上述の例示的な実施形態のうちのいずれによっても限定すべきではなく、添付の特許請求の範囲およびその均等物によってのみ定義すべきである。
１００ ３Ｄメモリ素子
１０２ 基板
１０４ トランジスタ
１０６ 周辺相互接続層
１０８ 横方向相互接続線
１１０ 垂直方向相互接続アクセス（ビア）コンタクト
１１２ ボンディングコンタクト
１１４ ＮＡＮＤメモリストリング
１１６ 導体層
１１８ 誘電体層
１２０ メモリスタック
１２２ 階段構造
１２４ 半導体チャネル
１２６ トンネリング層
１２８ 貯蔵層
１３０ 半導体層
１３２ 半導体プラグ
１３４ ゲート線スリット（ＧＬＳ）
１３６ ワード線ビアコンタクト
１３８ ビット線ビアコンタクト
１４０ ソース線ビアコンタクト
１４２ アレイ相互接続層
１４４ 相互接続線
１４６ ビアコンタクト
１４８ ボンディングコンタクト
１５０ ＢＥＯＬ相互接続層
１５２ 相互接続線
１５４ ビアコンタクト
１５６ コンタクトパッド
１５８ ボンディング界面
１６０ メモリアレイ素子チップ
１６２ 周辺素子チップ
２０２ シリコン基板
２０４ トランジスタ
２０６ 周辺相互接続層
２０８ 相互接続線
２１０ ビアコンタクト
２１２ ボンディングコンタクト
２１４ ボンディングコンタクト
３０２ シリコン基板
３０４ 分離領域
３０６ シリコンプラグ
３０８ 誘電体スタック
３１０ 第１の誘電体層
３１２ 第２の誘電体層、犠牲層
３１４ ＮＡＮＤメモリストリング
３１６ 半導体チャネル
３１８ トンネリング層
３２０ 貯蔵層
３２１ ビット線ビアコンタクト
３２２ アレイ相互接続層
３２４ 相互接続線
３２６ ビアコンタクト
３２８ ボンディングコンタクト
４０２ ボンディング界面
４０４ 単結晶シリコン層
４０６ 階段構造
４０８ ＧＬＳ
４１０ 導体層
４１２ メモリスタック
４１４ 階段構造
４１６ ＩＬＤ層
４１８ ソース線ビアコンタクト
４２０ ワード線ビアコンタクト
４２２ ＢＥＯＬ相互接続層
４２４ 相互接続線
４２６ ビアコンタクト
４２８ コンタクトパッド
５００、６００、７００ 方法

Claims (25)

  1. 基板と、
    前記基板に接して配設される周辺素子と、
    前記周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、
    複数のメモリストリングであって、前記メモリストリングがそれぞれ、前記メモリスタックの中を垂直に延び、ドレイン選択ゲート、および前記ドレイン選択ゲートの上にソース選択ゲートを含む、複数のメモリストリングと
    を備え、
    前記基板から離れる垂直方向に沿う前記メモリスタックの階段構造における前記導体／誘電体層ペアの縁部が、前記メモリストリングに向かって横方向にずらして配列される、
    三次元（３Ｄ）メモリ素子。
  2. 前記メモリストリングの上に配設される第１の相互接続層をさらに備える、請求項１に記載の３Ｄメモリ素子。
  3. 前記メモリストリングと前記周辺素子との間にボンディング界面をさらに備える、請求項１または２に記載の３Ｄメモリ素子。
  4. 前記ボンディング界面と前記周辺素子との間に第２の相互接続層、および前記ボンディング界面と前記メモリストリングとの間に第３の相互接続層をさらに備える、請求項３に記載の３Ｄメモリ素子。
  5. 複数の第１のビアコンタクトをさらに備え、前記第１のビアコンタクトがそれぞれ、前記導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、請求項２に記載の３Ｄメモリ素子。
  6. それぞれ、前記複数のメモリストリングの下に、前記複数のメモリストリングと接触している複数の第２のビアコンタクトをさらに備える、請求項１から５のいずれか一項に記載の３Ｄメモリ素子。
  7. 前記メモリストリングがそれぞれ、前記メモリストリングの上側端部に半導体プラグを備える、請求項１から６のいずれか一項に記載の３Ｄメモリ素子。
  8. 前記半導体プラグが、単結晶シリコンを含む、請求項７に記載の３Ｄメモリ素子。
  9. 複数の第３のビアコンタクトをさらに備え、前記第３のビアコンタクトがそれぞれ、前記半導体プラグのうちの１つと接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、請求項７または８に記載の３Ｄメモリ素子。
  10. 前記メモリストリングがそれぞれ、
    前記導体／誘電体層ペアの中を垂直に延びる半導体チャネル、
    前記導体／誘電体層ペアと前記半導体チャネルとの間のトンネリング層、および
    前記トンネリング層と前記導体／誘電体層ペアとの間の貯蔵層
    を備える、請求項１から９のいずれか一項に記載の３Ｄメモリ素子。
  11. 基板と、
    前記基板に接して配設される周辺素子と、
    前記周辺素子の上に配設され、複数の導体／誘電体層ペアを含むメモリスタックと、
    複数のメモリストリングであって、前記メモリストリングがそれぞれ、前記メモリスタックの中を垂直に延びている、複数のメモリストリングと、
    前記メモリストリングの上に配設される第１の相互接続層、および前記メモリストリングの下に配設される第２の相互接続層と、
    複数の第１のビアコンタクトであって、前記第１のビアコンタクトがそれぞれ、前記導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、複数の第１のビアコンタクトと、
    複数の第２のビアコンタクトであって、前記第２のビアコンタクトがそれぞれ、前記第２の相互接続層と接触している下側端部、および前記メモリストリングのうちの１つと接触している上側端部を含む、複数の第２のビアコンタクトと
    を備える、三次元（３Ｄ）メモリ素子。
  12. 前記基板から離れる垂直方向に沿う前記メモリスタックの階段構造における前記導体／誘電体層ペアの縁部が、前記メモリストリングに向かって横方向にずらして配列される、請求項１１に記載の３Ｄメモリ素子。
  13. 前記メモリストリングがそれぞれ、ドレイン選択ゲート、および前記ドレイン選択ゲートの上にソース選択ゲートを備える、請求項１１または１２に記載の３Ｄメモリ素子。
  14. 前記第２の相互接続層と前記周辺素子との間にボンディング界面をさらに備える、請求項１１から１３のいずれか一項に記載の３Ｄメモリ素子。
  15. 前記メモリストリングがそれぞれ、前記メモリストリングの上側端部に半導体プラグを備える、請求項１１から１４のいずれか一項に記載の３Ｄメモリ素子。
  16. 前記半導体プラグが、単結晶シリコンを含む、請求項１５に記載の３Ｄメモリ素子。
  17. 複数の第３のビアコンタクトをさらに備え、前記第３のビアコンタクトがそれぞれ、前記半導体プラグのうちの１つと接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、請求項１５または１６に記載の３Ｄメモリ素子。
  18. 前記メモリストリングがそれぞれ、
    前記導体／誘電体層ペアの中を垂直に延びる半導体チャネル、
    前記導体／誘電体層ペアと前記半導体チャネルとの間のトンネリング層、および
    前記トンネリング層と前記導体／誘電体層ペアとの間の貯蔵層
    を備える、請求項１１から１７のいずれか一項に記載の３Ｄメモリ素子。
  19. 第１の半導体構造であって、
    複数のメモリストリングであって、前記メモリストリングがそれぞれ、垂直に延び、前記メモリストリングの上側端部に半導体プラグを含む、複数のメモリストリング、
    前記メモリストリングの上に配設される第１の相互接続層、および前記メモリストリングの下に配設される第２の相互接続層、ならびに
    複数の第１のビアコンタクトであって、前記第１のビアコンタクトがそれぞれ、前記半導体プラグのうちの１つと接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、複数の第１のビアコンタクト
    を含む、第１の半導体構造と、
    第２の半導体構造であって、
    基板、
    前記基板に接して配設される周辺素子、および
    前記周辺素子の上に配設される第３の相互接続層
    を含む、第２の半導体構造と、
    前記第１の半導体構造と前記第２の半導体構造との間のボンディング界面であって、前記第２の相互接続層が、前記ボンディング界面において前記第３の相互接続層に接触する、ボンディング界面と
    を備える、三次元（３Ｄ）メモリ素子。
  20. 前記半導体プラグが、単結晶シリコンを含む、請求項１９に記載の３Ｄメモリ素子。
  21. 前記メモリストリングがそれぞれ、ドレイン選択ゲート、および前記ドレイン選択ゲートの上にソース選択ゲートをさらに備える、請求項１９または２０に記載の３Ｄメモリ素子。
  22. 前記メモリストリングが内部を垂直に延びるメモリスタックと、複数の導体／誘電体層ペアとをさらに備え、前記基板から離れる垂直方向に沿う前記メモリスタックの階段構造における前記導体／誘電体層ペアの縁部が、前記メモリストリングに向かって横方向にずらして配列される、請求項１９から２１のいずれか一項に記載の３Ｄメモリ素子。
  23. 前記メモリストリングがそれぞれ、
    前記導体／誘電体層ペアの中を垂直に延びる半導体チャネル、
    前記導体／誘電体層ペアと前記半導体チャネルとの間のトンネリング層、および
    前記トンネリング層と前記導体／誘電体層ペアとの間の貯蔵層
    を備える、請求項２２に記載の３Ｄメモリ素子。
  24. 複数の第２のビアコンタクトをさらに備え、前記第２のビアコンタクトがそれぞれ、前記導体／誘電体層ペアのうちの１つの中の導体層と接触している下側端部、および前記第１の相互接続層と接触している上側端部を含む、請求項２２また２３に記載の３Ｄメモリ素子。
  25. 複数の第３のビアコンタクトをさらに備え、前記第３のビアコンタクトがそれぞれ、前記第２の相互接続層と接触している下側端部、および前記メモリストリングのうちの１つと接触している上側端部を含む、請求項１９から２４のいずれか一項に記載の３Ｄメモリ素子。
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