JP2021509965A - 画素回路及びその駆動方法、表示パネル - Google Patents

画素回路及びその駆動方法、表示パネル Download PDF

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Abstract

画素回路及びその駆動方法、表示パネルを提供する。該画素回路（１０）は、駆動回路（１００）、データ書き込み回路（２００）、補償回路（３００）、リセット回路（４００）及び第１発光制御回路（５００）を備える。駆動回路（１００）は、制御端（１３０）、第１端（１１０）及び第２端（１２０）を備え、かつ、発光素子（６００）による発光を駆動する駆動電流を制御するように配置される。データ書き込み回路（２００）は、走査信号に応答してデータ信号を駆動回路（１００）の第１端（１１０）に書き込むように配置される。補償回路（３００）は、走査信号及び書き込まれたデータ信号に応答して駆動回路（１００）を補償するように配置される。リセット回路（４００）は、リセット信号に応答してリセット電圧を駆動回路（１００）の制御端（１３０）及び発光素子（６００）の第１端（６１０）に印加するように配置される。第１発光制御回路（５００）は、第１発光制御信号に応答して第１電圧端の第１電圧を駆動回路（１００）の第１端（１１０）に印加するように配置される。該画素回路は、短期残像問題を改善し、駆動回路の閾値電圧を補償することができる。

Description

関連出願への相互参照
本出願は、２０１８年１月１０日に提出した中国特許出願Ｎｏ．２０１８１００２３２９３．３号の優先権を主張し、上記中国特許出願の内容は援用により全てここに含めておく。
本開示実施例は、画素回路及びその駆動方法、表示パネルに関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示装置は、視野角が広い、コントラスト比が高い、応答速度が速い、かつ無機発光ディスプレイデバイスよりも輝度が高くて駆動電圧が低いなどの長所を有するため、広く注目されつつある。上記の特性により、有機発光ダイオード（ＯＬＥＤ）は、携帯電話、ディスプレイ、ノートパソコン、デジタル・カメラ、機器などの表示機能を有する装置に適用することができる。
ＯＬＥＤ表示装置における画素回路は、通常、マトリックス駆動方式を採用し、各々の画素ユニットにおいてスイッチング素子が導入されているか否かによってアクティブ・マトリックス（Ａｃｔｉｖｅ Ｍａｔｒｉｘ、ＡＭ）駆動とパッシブ・マトリックス（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ、ＰＭ）駆動とに分けられる。ＰＭＯＬＥＤはプロセスが簡単で、コストが低いが、クロス・トーク、高消費電力、低寿命などの欠点があるため、高解像度で大型サイズ表示のニーズを満たすことができない。これに対し、ＡＭＯＬＥＤは、各画素の画素回路に一組の薄膜トランジスタと蓄積容量を集積化し、薄膜トランジスタと蓄積容量の駆動を制御して、ＯＬＥＤに流れる電流の制御を実現することにより、ＯＬＥＤを必要に応じて点灯させる。ＡＭＯＬＥＤは、ＰＭＯＬＥＤに比べると、必要とされる駆動電流が小さくて、消費電力が低く、寿命がより長く、高解像度でマルチ・グレー・スケールの大型サイズ表示のニーズを満たすことができる。同時に、ＡＭＯＬＥＤは、視野角、色の再現、消費電力および応答時間の点において、明らかな利点を持ち、情報量が多く、解像度が高いディスプレイ装置に適している。
本開示の少なくとも１つの実施例は、画素回路を提供する。該画素回路は、駆動回路、データ書き込み回路、補償回路、リセット回路、及び第１発光制御回路を備える。前記駆動回路は、制御端、第１端及び第２端を備え、かつ、発光素子による発光を駆動する駆動電流を制御するように配置される。前記データ書き込み回路は、前記駆動回路の第１端に接続され、かつ、走査信号に応答してデータ信号を前記駆動回路の第１端に書き込むように配置される。前記補償回路は、前記駆動回路の制御端及び第２端に接続され、かつ、第１電圧端に接続され、前記走査信号及び書き込まれた前記データ信号に応答して前記駆動回路を補償するように配置される。前記リセット回路は、前記駆動回路の制御端及び第２端に接続され、かつ、前記発光素子に接続され、かつ、リセット信号に応答してリセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加するように配置される。前記第１発光制御回路は、前記駆動回路の第１端に接続され、前記第１発光制御回路は、第１発光制御信号に応答して前記第１電圧端の第１電圧を前記駆動回路の第１端に印加するように配置される。
例えば、本開示の一実施例によって提供される画素回路は、さらに、第２発光制御回路を備える。前記第２発光制御回路の第１端及び第２端は、それぞれ前記発光素子の第１端及び前記駆動回路の第２端に接続され、かつ、第２発光制御信号に応答して前記駆動電流を前記発光素子に印加できるように配置される。
例えば、本開示の一実施例によって提供される画素回路は、さらに、発光制御信号切替回路を備える。前記発光制御信号切替回路は、前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に電気的に接続され、かつ、発光制御切替信号に応答して前記第１発光制御信号及び前記第２発光制御信号を交互に前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に印加するように配置される。
例えば、本開示の一実施例によって提供される画素回路において、前記駆動回路は、第１トランジスタを備える。前記第１トランジスタのゲートは、前記駆動回路の制御端とし、前記第１トランジスタの第１極は前記駆動回路の第１端とし、前記第１トランジスタの第２極は前記駆動回路の第２端とする。
例えば、本開示の一実施例によって提供される画素回路において、前記データ書き込み回路は、第２トランジスタを備える。前記第２トランジスタのゲートは、前記データ書き込み回路の制御端とし、走査線に接続されて前記走査信号を受信するように配置される。前記第２トランジスタの第１極は、前記データ書き込み回路の第１端とし、データ線に接続されて前記データ信号を受信するように配置される。前記第２トランジスタの第２極は、前記データ書き込み回路の第２端とし、前記駆動回路の第１端に接続される。
例えば、本開示の一実施例によって提供される画素回路において、前記補償回路は、第３トランジスタとキャパシタを備える。前記第３トランジスタのゲートは、走査線に接続されて前記走査信号を受信する。前記第３トランジスタの第１極は、前記駆動回路の制御端に接続され、前記第３トランジスタの第２極は、前記駆動回路の第２端に接続される。前記キャパシタの第１極は、前記駆動回路の制御端に接続され、前記キャパシタの第２極は、前記第１電圧端に接続されて前記第１電圧を受信する。
例えば、本開示の一実施例によって提供される画素回路において、前記リセット回路は、第４トランジスタと第５トランジスタを備える。前記第４トランジスタのゲートは、リセット制御線に接続されて前記リセット信号を受信する。前記第４トランジスタの第１極は、前記駆動回路の制御端に接続され、前記第４トランジスタの第２極は、リセット電圧端に接続されて前記リセット電圧を受信する。前記第５トランジスタのゲートは、前記リセット制御線に接続されて前記リセット信号を受信する。前記第５トランジスタの第１極は、前記発光素子の第１端に接続され、前記第５トランジスタの第２極は、前記リセット電圧端に接続されて前記リセット電圧を受信するように配置される。
例えば、本開示の一実施例によって提供される画素回路において、前記第１発光制御回路は、第６トランジスタを備える。前記第６トランジスタのゲートは、前記第１発光制御回路の制御端とし、第１発光制御線に接続されて前記第１発光制御信号を受信するように配置される。前記第６トランジスタの第１極は、前記第１発光制御回路の第１端とし、前記第１電圧端に接続されて前記第１電圧を受信するように配置される。前記第６トランジスタの第２極は、前記第１発光制御回路の第２端とし、前記駆動回路の第１端に接続される。
例えば、本開示の一実施例によって提供される画素回路において、前記第２発光制御回路は、第７トランジスタを備える。前記第７トランジスタのゲートは、前記第２発光制御回路の制御端とし、第２発光制御線に接続されて前記第２発光制御信号を受信する。前記第７トランジスタの第１極は、前記第２発光制御回路の第２端とし、前記駆動回路の第２端に接続される。前記第７トランジスタの第２極は、前記第２発光制御回路の第１端とし、前記発光素子の第１端に接続される。
例えば、本開示の一実施例によって提供される画素回路において、前記第１発光制御信号と前記第２発光制御信号とは、少なくとも一部の期間内において同時にオン信号である。
例えば、本開示の一実施例によって提供される画素回路において、前記発光制御信号切替回路は、第８トランジスタ、第９トランジスタ、第１０トランジスタ及び第１１トランジスタを備える。前記第８トランジスタのゲートは、前記発光制御切替信号を受信するように配置される。前記第８トランジスタの第１極は、第１発光制御線に接続されて前記第１発光制御信号を受信する。前記第８トランジスタの第２極は、前記第１発光制御回路の制御端に接続される。前記第９トランジスタのゲートは、前記発光制御切替信号を受信するように配置される。前記第９トランジスタの第１極は、第２発光制御線に接続されて前記第２発光制御信号を受信する。前記第９トランジスタの第２極は、前記第２発光制御回路の制御端に接続される。前記第１０トランジスタのゲートは、前記発光制御切替信号を受信するように配置される。前記第１０トランジスタの第１極は、前記第２発光制御線に接続される。前記第１０トランジスタの第２極は、前記第１発光制御回路の制御端に接続される。前記第１１トランジスタのゲートは、前記発光制御切替信号を受信するように配置される。前記第１１トランジスタの第１極は、前記第１発光制御線に接続される。前記第１１トランジスタの第２極は、前記第２発光制御回路の制御端に接続される。
本開示の少なくとも一実施例は、さらに、表示パネルを提供する。該表示パネルは、アレイ状に配置される複数の画素ユニットを備える。前記複数の画素ユニットのそれぞれは、本開示の実施例によって提供される画素回路及び発光素子を備える。
例えば、本開示の一実施例によって提供される表示パネルにおいて、前記画素回路は、さらに、発光制御信号切替回路、前記第１発光制御回路及び第２発光制御回路を備える。前記発光制御信号切替回路は、第１発光制御線、第２発光制御線、前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に電気的に接続され、発光制御切替信号に応答して前記第１発光制御線によって提供される前記第１発光制御信号と、前記第２発光制御線によって提供される第２発光制御信号とを交互に前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に印加するように配置される。前記表示パネルは、さらに、複数の発光制御切替信号線を備える。前記複数の画素ユニットは、複数の行に配列され、ｍ（ｍは１以上の整数である）行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、同一の発光制御切替信号線に接続され、あるいは、前記ｍ行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、二つの発光制御切替信号線に接続され、ここで、前記二つの発光制御切替信号線のうち、一方の発光制御切替信号線によって提供される発光制御切替信号の立ち上がりエッジは、他方の発光制御切替信号線によって提供される発光制御切替信号の立ち下がりエッジである。
例えば、本開示の一実施例によって提供される表示パネルにおいて、前記発光素子の第１端は、前記駆動回路の第２端から前記駆動電流を受信するように配置され、前記発光素子の第２端は、第２電圧端に接続されるように配置される。
本開示の少なくとも一実施例は、さらに、画素回路の駆動方法を提供する。該駆動方法は、初期化段階、データ書き込み・補償段階及び発光段階を含む。前記初期化段階では、前記リセット信号を入力して前記リセット回路をターンオンし、前記リセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加する。前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償する。前記発光段階では、前記第１発光制御信号を入力して前記第１発光制御回路及び前記駆動回路をターンオンし、前記第１発光制御回路が前記駆動電流を前記発光素子に印加してそれを発光させる。
本開示の少なくとも一実施例は、さらに、画素回路の駆動方法を提供する。該駆動方法は、初期化段階、データ書き込み・補償段階、プリ発光段階及び発光段階を含む。前記初期化段階では、前記リセット信号及び前記第２発光制御信号を入力して前記リセット回路及び第２発光制御回路をターンオンし、前記リセット電圧を前記駆動回路の制御端及び第２端並びに前記発光素子の第１端に印加する。前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償する。前記プリ発光段階では、前記第１発光制御信号を入力して前記第１発光制御回路及び前記駆動回路をターンオンし、前記第１発光制御回路は、前記第１電圧を前記駆動回路の第１端に印加する。前記発光段階では、前記第１発光制御信号及び前記第２発光制御信号を入力して前記第１発光制御回路、前記第２発光制御回路及び前記駆動回路をターンオンし、前記第２発光制御回路は、前記駆動電流を前記発光素子に印加してそれを発光させる。
本開示の少なくとも一実施例は、さらに、画素回路の駆動方法を提供する。該駆動方法は、初期化段階、データ書き込み・補償段階、プリ発光段階及び発光段階を含む。前記初期化段階では、前記リセット信号、前記第２発光制御信号及び前記発光制御切替信号を入力して前記リセット回路及び前記発光制御信号切替回路をターンオンし、前記第２発光制御信号を前記第１発光制御回路の制御端又は前記第２発光制御回路の制御端に印加し、かつ、前記リセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加する。前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償する。前記プリ発光段階では、前記発光制御切替信号及び前記第１発光制御信号を入力して、前記第１発光制御信号を前記第１発光制御回路の制御端又は前記第２発光制御回路の制御端に印加し、前記第１発光制御信号が前記第１発光制御回路の制御端に印加されるとき、前記第１発光制御回路が前記第１電圧を前記駆動回路の第１端に印加する。前記発光段階では、前記発光制御切替信号、前記第１発光制御信号及び前記第２発光制御信号を入力して前記第１発光制御回路、前記第２発光制御回路及び前記駆動回路をターンオンし、前記第２発光制御回路が前記駆動電流を前記発光素子に印加してそれを発光させる。
本開示実施例の技術案をより明らかに説明するために、以下、実施例の図面を簡単に説明する。以下の説明における図面は、本開示のいくつかの実施例のみに係るものであり、本開示を限定するものではないことは明らかである。
図１Ａは、表示装置によって表示される画像一の模式図である。 図１Ｂは、上記表示装置によって表示されようとする画像二の図である。 図１Ｃは、上記表示装置によって実際に表示される画像二の模式図である。 図２は、本開示一実施例によって提供される画素回路の模式的なブロック図である。 図３は、本開示一実施例によって提供される他の画素回路の模式的なブロック図である。 図４は、図２に示す画素回路の具体的な実装例の回路図である。 図５は、図３に示す画素回路の具体的な実装例の回路図である。 図６は、本開示一実施例によって提供される駆動方法のシーケンス図である。 図７Ａは、図６におけるＮフレーム目画像の表示過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図７Ｂは、図６におけるＮフレーム目画像の表示過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図７Ｃは、図６におけるＮフレーム目画像の表示過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図７Ｄは、図６におけるＮフレーム目画像の表示過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図８Ａは、図６におけるＮ＋１フレーム目画像の過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図８Ｂは、図６におけるＮ＋１フレーム目画像の過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図８Ｃは、図６におけるＮ＋１フレーム目画像の過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図８Ｄは、図６におけるＮ＋１フレーム目画像の過程における四つの段階に対応する図５に示す画素回路の回路模式図である。 図９は、本開示一実施例によって提供される画素回路の回路図である。 図１０は、本開示一実施例によって提供される他の画素回路の回路図である。 図１１は、本開示一実施例によって提供される表示装置の模式図である。
本開示実施例の目的、技術案と長所をより明らかにするために、以下、本開示実施例の図面を参照しながら、本開示実施例の技術案を明らかに、かつ完全に説明する。以下説明する実施例は本開示の一部の実施例に過ぎず、全ての実施例ではない。説明した本開示の実施例に基づいて、当業者は創造的な労働をせずに得られる全てのその他実施例は、全て本開示の保護範囲に属する。
別途定義しない限り、ここで使用される技術用語または科学用語は、本発明が属する分野の当業者が理解する通常の意味と解釈されるべきである。本開示で使用される「第１」、「第２」、および類似する用語は、いかなる順序、数、または重要性を意味するのではなく、異なる構成要素を区別するだけのために使用される。同様に、「備える」または「含む」などの類似する文言は、該文言の前の素子又は部品が該文言の後ろの素子又は部品及びその同等物を含むことを意味するが、その他の素子又は部品を含むことを除外しない。「接続され」または「繋がれ」などの類似する用語は、物理的または機械的な接続に限定されず、直接的または間接的にかかわらず電気的な接続を含み得る。「上」、「下」、「左」、「右」などは相対的な位置関係を示すだけのために用いられ、説明の対象の絶対位置が変わると、それに応じて相対位置関係も変わる可能性がある。
以下、本発明の実施例について詳細に説明し、前記実施例の例示を図面に示すが、同一または類似する符号は、常に、同一または類似する要素、又は同一または類似する機能を有する要素を表す。図面を参照して以下に記載される実施例は、例示的なものであり、本開示を解釈することを目的としており、本開示の実施例を限定するものとして理解してはいけない。
ＡＭＯＬＥＤ表示装置に使用される基本画素回路は、通常、２Ｔ１Ｃ画素回路、すなわち、２つのＴＦＴ（Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）および１つの蓄積容量Ｃｓを利用して、ＯＬＥＤを駆動して発光させる基本機能を実現する。
ＯＬＥＤ表示装置は、通常、アレイ状に配置された複数の画素ユニットを備える。各画素ユニットは、例えば、上記画素回路を備える。ＯＬＥＤ表示装置において、各画素回路における駆動トランジスタの閾値電圧は、製造プロセスによって異なる場合があり、それに、例えば温度変化の影響で、駆動トランジスタの閾値電圧がドリフトすることがある。そのため、各駆動トランジスタの閾値電圧のばらつきは、表示不良（例えば表示ムラ）の原因となる可能性があるため、閾値電圧を補償する必要がある。また、オフ状態にあるとき、漏れ電流があるため、表示不良を引き起こし得る。そのため、業界では、上記２Ｔ１Ｃの基本画素回路の元で、その他の補償機能を有する画素回路を提供し、補償機能は、電圧補償、電流補償又はハイブリッド補償によって実現されることができる。補償機能を有する画素回路は、例えば４Ｔ１Ｃ又は４Ｔ２Ｃなどであり、ここでは詳細な説明を省略する。
表示装置の画素回路における駆動トランジスタのヒステリシス効果により、表示装置がしばらく同じ画像を表示する後、前の表示画像が次の画像に切り替えられるとき、元の前の表示画像が一部残って次の画像に現れ、しばらくすると残像が消え、この現象は短期残像と呼ばれる。ヒステリシス効果は主に、駆動トランジスタ内の残りの可動キャリアに起因する閾値電圧（Ｖｔｈ）のシフトによって引き起こされる。異なる画面が切り替えられるとき、初期化段階のＶＧＳ（駆動トランジスタのゲートとソースとの間の電圧）は異なる可能性があり、よって駆動トランジスタごとに異なる程度の閾値電圧ドリフトを引き起こす可能性があり、その結果、短期残像が生じる。
例えば、図１Ａは、表示装置によって表示される画像一の模式図であり、図１Ｂは、該表示装置によって表示されようとする画像二の模式図であり、図１Ｃは、該表示装置によって実際に表示される画像二の模式図である。該表示装置によって画像一、例えば図１Ａに示す白黒チェス盤画像をしばらく表示した後、表示装置によって表示される画像が新しい画像二（例えば図１Ｂに示すグレースケールが４８の画像）に切り替えられるとき、図１Ｃに示すように、図１Ａに示す画像一のチェス盤画像の一部はそのまま残してしまう。
本開示の少なくとも一実施例は、画素回路を提供する。該画素回路は、駆動回路、データ書き込み回路、補償回路、リセット回路及び第１発光制御回路を備える。駆動回路は、制御端、第１端及び第２端を備え、かつ、発光素子による発光を駆動する駆動電流を制御するように配置される。データ書き込み回路は、駆動回路の第１端に接続され、かつ、走査信号に応答してデータ信号を駆動回路の第１端に書き込むように配置される。補償回路は、駆動回路の制御端及び第２端に接続され、かつ、第１電圧端に接続され、走査信号及び書き込まれたデータ信号に応答して駆動回路を補償するように配置される。リセット回路は、駆動回路の制御端及び発光素子に接続され、かつ、リセット信号に応答してリセット電圧を駆動回路の制御端及び発光素子の第１端に印加するように配置される。第１発光制御回路は、駆動回路の第１端に接続され、第１発光制御回路は、第１発光制御信号に応答して第１電圧端の第１電圧を駆動回路の第１端に印加するように配置される。
本開示の少なくとも一実施例は、さらに、上記画素回路に対応する駆動方法及び表示パネルを提供する。
本開示上記実施例によって提供される画素回路及びその駆動方法、表示パネルは、一方、その中の駆動トランジスタを、初期化段階においてＶＧＳが固定バイアスであるオフ状態（ｏｆｆ−ｂｉａｓ）又はオン状態（ｏｎ−ｂｉａｓ）にすることができ、したがって、ヒステリシス効果による短期残像の問題を改善することができる。他方、さらに、画素回路の駆動回路の閾値電圧を補償することができ、表示装置による表示ムラを防ぐ、よって該画素回路を採用する表示装置の表示効果を改善することができる。
以下、図面を参照しながら、本開示の実施例及びその例示について詳細に説明する。
本開示実施例の一例示は、画素回路１０を提供する。該画素回路１０は、例えば表示装置のサブ画素における発光素子６００による発光を駆動するために用いられる。本開示の少なくとも一実施例において、表示装置の表示パネルは、例えばガラス基板によって作製され、具体的な構成および作製プロセスは、当技術分野における従来の方法を使用することができ、ここで詳細な説明を省略する。また、本開示の実施例はこれを制限しない。
図２に示すように、該画素回路１０は、駆動回路１００、データ書き込み回路２００、補償回路３００、リセット回路４００及び第１発光制御回路５００を備える。
例えば、駆動回路１００は、第１端１１０、第２端１２０及び制御端１３０を備え、発光素子６００による発光を駆動する駆動電流を制御するように配置され、かつ、駆動回路１００の制御端１３０は第１ノードＮ１に接続され、駆動回路１００の第１端１１０は第２ノードＮ２に接続され、駆動回路１００の第２端１２０は第３ノードＮ３に接続される。例えば、発光段階では、駆動回路１００が、発光素子６００へ駆動電流を提供して発光素子６００による発光を駆動することができ、かつ、必要とされる「グレー・スケール」に応じて発光させることができる。例えば、発光素子６００は、ＯＬＥＤ又はＱＬＥＤ（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、量子ドット発光ダイオード）などを利用することができ、かつ、第３ノードＮ３及び第２電圧端ＶＳＳ（例えば、低電圧端）に接続されるように配置されるが、本開示の実施例はこの状況を含むがこれに限定されない。これに応じて、表示パネルは、ＯＬＥＤ表示パネル又はＱＬＥＤ表示パネルである。以下、発光素子はＯＬＥＤであることを例として説明し、対応する説明はＱＬＥＤにも適用される。
例えば、データ書き込み回路２００は、駆動回路１００の第１端１１０（第２ノードＮ２）に接続され、走査信号に応答してデータ信号を駆動回路１００の第１端１１０に書き込むように配置される。例えば、データ書き込み回路２００は、第１端２１０、第２端２２０及び制御端２３０を備え、それぞれデータ線（データ信号端Ｖｄａｔａ）、第２ノードＮ２及び走査線（走査信号端Ｇａｔｅ）に接続される。例えば、走査信号端Ｇａｔｅからの走査信号は、データ書き込み回路２００の制御端２３０に印加されて、データ書き込み回路２００をターンオンするか否かを制御する。
例えば、データ書き込み段階では、データ書き込み回路２００は、走査信号に応答してターンオンされることができ、よってデータ信号を駆動回路１００の第１端１１０（第２ノードＮ２）に書き込み、データ信号を補償回路３００に記憶して、例えば発光段階のときに該データ信号に応じて発光素子６００による発光を駆動する駆動電流を生成できるようにすることができる。例えば、該データ電圧Ｖｄａｔａの大きさは、該画素ユニットの発光輝度（即ち、表示に用いるグレー・スケール）を決定する。
例えば、補償回路３００は、駆動回路の制御端１３０（第１ノードＮ１）及び第２端１２０（第３ノードＮ３）に接続され、かつ、第１電圧端ＶＤＤ（例えば、高電圧端）に接続され、走査信号及び書き込まれたデータ信号に応答して駆動回路１００を補償するように配置される。例えば、補償回路３００は、走査信号端Ｇａｔｅ、第１電圧端ＶＤＤ、第１ノードＮ１及び第３ノードＮ３に接続される。例えば、走査信号端Ｇａｔｅからの走査信号は、補償回路３００に印加されて、それをターンオンするか否かを制御する。例えば、補償回路３００がキャパシタを備える場合、例えばデータ書き込み・補償段階では、補償回路３００が走査信号に応じてターンオンされることができ、よってデータ書き込み回路２００に書き込まれたデータ信号を該キャパシタに記憶することができる。例えば、同時に、データ書き込み・補償段階では、補償回路３００が駆動回路１００の制御端１３０と第２端１２０とを電気的に接続することができ、よって駆動回路１００の閾値電圧に関する情報も対応して該キャパシタに記憶されることができ、よって、例えば発光段階では、駆動回路１００の出力を補償するように、記憶されたデータ信号及び閾値電圧を含む信号を利用して駆動回路１００を制御することができる。
例えば、発光素子６００は、第１端６１０及び第２端６２０を備え、発光素子６００の第１端６１０は、駆動回路１００の第２端１２０から駆動電流を受信するように配置され、発光素子６００の第２端６２０は、第２電圧端ＶＳＳに接続されるように配置される。例えば、図２に示すように、該画素回路１０が第２発光制御回路を備える場合、発光素子６００の第１端６１０は第４ノードＮ４に接続される。
例えば、リセット回路４００は、駆動回路１００の制御端１３０（第１ノードＮ１）及び発光素子６００の第１端６１０に接続され、かつ、リセット信号に応答してリセット電圧Ｖｉｎｔを駆動回路の制御端１３０及び発光素子６００の第１端６１０に印加するように配置される。例えば、図２に示すように、該リセット回路４００は、それぞれ第１ノードＮ１、リセット電圧端Ｖｉｎｔ、発光素子６００の第１端６１０及びリセット制御端Ｒｓｔ（リセット制御線）に接続される。例えば、初期化段階では、リセット回路４００は、リセット信号に応答してターンオンされることができ、よってリセット電圧を第１ノードＮ１及び発光素子６００の第１端６１０に印加することができ、よって駆動回路１００、補償回路３００及び発光素子６００に対してリセット操作を行い、前の発光段階の影響をクリアすることができる。
例えば、リセット電圧Ｖｉｎｔはリセット回路４００によってトランジスタのゲートに印加され、同時にトランジスタのソースを駆動する電位はＶｉｎｔ−Ｖｔｈまで放電され、よってこの段階では、駆動トランジスタのゲートとソースとの電圧ＶＧＳが、｜ＶＧＳ｜＜｜Ｖｔｈ｜（Ｖｔｈは駆動トランジスタの閾値電圧であり、例えば、駆動トランジスタはＰ型トランジスタである場合、Ｖｔｈは通常負の値であり、例えば、駆動トランジスタはＮ型トランジスタである場合、Ｖｔｈは通常正の値である）を満たすようにすることができ、よって、駆動トランジスタを、ＶＧＳが固定バイアスであるオフ状態（ｏｆｆ−ｂｉａｓ）にすることができる。この配置方式を採用すると、前のフレームのデータ信号が黒状態信号であるか白状態信号であるかにもかかわらず、駆動トランジスタは、固定バイアスのオフ状態から例えばデータ書き込み・補償段階に入ることを実現でき、よって既存の画素回路を採用する表示装置のヒステリシス効果による短期残像問題を改善できる。
例えば、第１発光制御回路５００は、駆動回路１００の第１端１１０（第２ノードＮ２）に接続され、かつ、第１発光制御信号に応答して第１電圧端ＶＤＤの第１電圧を駆動回路１００の第１端１１０に印加するように配置される。例えば、図２に示すように、第１発光制御回路５００は、制御端５３０、第１端５１０及び第２端５２０を備え、それぞれ第１発光制御端Ｅｍ１、第１電圧端ＶＤＤ及び第２ノードＮ２に接続される。例えば、第１発光制御端Ｅｍ１は、第１発光制御信号を提供する第１発光制御線に接続され、あるいは、第１発光制御信号を提供する制御回路に接続されることができる。例えば、発光段階では、第１発光制御回路５００は、第１発光制御信号に応答してターンオンされることができ、よって第１電圧ＶＤＤを駆動回路１００の第１端１１０に印加することができる。駆動回路１００がオンにされるとき、駆動回路１００は、この第１電圧ＶＤＤを発光素子６００に印加して駆動電圧を提供し、よって発光素子による発光を駆動する。例えば、第１電圧ＶＤＤは、駆動電圧であってもよく、例えば高電圧である。
例えば、図２に示すように、本実施例の他の一例示において、画素回路１０は、さらに、第２発光制御回路７００を備えてもよい。第２発光制御回路７００は、制御端７３０、第１端７１０及び第２端７２０を備え、それらのそれぞれが第２発光制御端Ｅｍ２、発光素子６００の第１端６１０及び駆動回路１００の第２端１２０に接続され、かつ、第２発光制御信号に応答して駆動電流が発光素子６００に印加されるように配置される。
例えば、発光段階では、第２発光制御回路７００は、第２発光制御端Ｅｍ２によって提供される第２発光制御信号に応答してターンオンされ、よって、駆動回路１００は、第２発光制御回路７００によって駆動電流を発光素子６００に印加しそれを発光させることができる。また、非発光段階では、第２発光制御回路７００は、第２発光制御信号に応答してオフにされ、電流が発光素子６００に流れてそれを発光させることを防ぐ、対応する表示装置のコントラストを向上させることができる。
また、例えば、初期化段階では、第２発光制御回路７００は、第２発光制御信号に応答してターンオンされ、よってリセット回路とともに、駆動回路１００及び発光素子６００に対してリセット操作を行ってもよい。
例えば、第２発光制御信号は、第１発光制御信号と異なり、例えば両者は異なる信号出力端に接続されることができる。前記のように、例えば、初期化段階では、単独に、第２発光制御信号をオン信号にすることができる。例えば、第１発光制御信号と第２発光制御信号とは、少なくとも一部の時間帯において同時にオン信号である。例えば、発光段階では、発光素子６００を発光させるように、第１発光制御信号と第２発光制御信号とを同時にオン信号にすることができる。例えば、第２発光制御信号の立ち下がりエッジは、第１発光制御信号の立ち下がりエッジと同時であってもよく、よってデータ書き込み・補償段階から直接的に発光段階に入る。
なお、本開示の実施例で説明した第１発光制御信号と第２発光制御信号とは、シーケンスの異なる２つの発光制御信号である。例えば、表示装置において、画素回路１０がアレイ状に配置されている場合、一行の画素ユニットについて、第１発光制御信号は、この行の画素ユニットの画素回路１０における第１発光制御回路５００を制御する制御信号であり、同時に、該第１発光制御信号は、さらに、上の一行の画素回路１０における第２発光制御回路７００を制御する。同様に、第２発光制御信号は、この行の画素回路１０における第２発光制御回路７００を制御する制御信号であり、同時に、該第２発光制御信号は、さらに、下の一行の画素回路１０における第１発光制御回路５００を制御する。
例えば、駆動回路１００が駆動トランジスタとして実装される場合、例えば駆動トランジスタのゲートは、駆動回路１００の制御端１３０とする（第１ノードＮ１に接続される）ことができ、第１極（例えばソース）は駆動回路１００の第１端１１０とする（第２ノードＮ２に接続される）ことができ、第２極（例えばドレイン）は駆動回路１００の第２端１２０とする（第３ノードＮ３に接続される）ことができる。
なお、本開示の実施例に係る第１電圧端ＶＤＤは、例えばＤＣ高レベル信号の入力を維持し、該ＤＣ高レベルは第１電圧と称する。第２電圧端ＶＳＳは、例えばＤＣ低レベル信号の入力を維持し、該ＤＣ低レベルは第２電圧と称する。例えば、該第２電圧は第１電圧よりも小さい。以下、各実施例は上記と同じであるため、その説明を省略する。
なお、本開示の実施例の説明において、符号Ｖｄａｔａは、データ信号端を表すこともできるし、データ信号のレベルを表すこともできる。同様に、符号Ｖｉｎｔは、リセット電圧端を表すこともできるし、リセット電圧を表すこともできる。符号ＶＤＤは、第１電圧端を表すこともできるし、第１電圧を表すこともできる。符号ＶＳＳは、第２電圧端を表すこともできるし、第２電圧を表すこともできる。以下、各実施例は上記と同じであるため、その説明を省略する。
本開示上記実施例によって提供される画素回路１０は、上記画素回路を採用する表示装置のヒステリシス効果による短期残像問題を改善できるだけではなく、発光素子６００を駆動する駆動電流が閾値電圧の影響を受けないように、駆動回路１００内部の該閾値電圧を補償でき、よって該画素回路を使用する表示装置の表示効果を改善し発光素子６００の使用寿命を延長することができる。
例えば、図３に示すように、本実施例の他の例示では、画素回路１０は、さらに、発光制御信号切替回路８００を備えてもよい。
例えば、発光制御信号切替回路８００は、第１発光制御端Ｅｍ１、第２発光制御端Ｅｍ２、第１発光制御回路５００の制御端５３０及び第２発光制御回路７００の制御端７３０に電気的に接続され、発光制御切替信号に応答して第１発光制御信号及び第２発光制御信号を交互に第１発光制御回路５００の制御端５３０及び第２発光制御回路７００の制御端７３０に印加するように配置される。例えば、異なる例示では、発光制御切替信号は一つ備えられてもよいし、複数備えられてもよい。
例えば、発光制御信号切替回路８００は、発光制御切替信号に応答して第１発光制御信号を第１発光制御回路５００の制御端５３０に印加し、第２発光制御信号を第２発光制御回路７００の制御端７３０に印加し、よってリセット電圧Ｖｉｎｔはリセット回路４００によって駆動トランジスタのゲートに印加され、同時に駆動トランジスタのソースの電位がＶｉｎｔ−Ｖｔｈまで放電されてオフにされ、よってこの段階では、駆動トランジスタのゲートとソースの電圧ＶＧＳが｜ＶＧＳ｜＜｜Ｖｔｈ｜を満たすようにすることができ、よって駆動トランジスタを、ＶＧＳが固定バイアスであるオフ状態にすることができる。この配置方式を採用すると、前の一フレームのデータ信号は黒状態信号であるか白状態信号であるかにもかかわらず、駆動トランジスタは、固定バイアスであるオフ状態（ｏｆｆ−ｂｉａｓ）から例えばデータ書き込み・補償段階に入ることを実現でき、よって上記画素回路を採用する表示装置のヒステリシス効果による短期残像問題を改善することができる。
例えば、発光制御信号切替回路８００は、発光制御切替信号に応答して第２発光制御信号を第１発光制御回路５００の制御端５３０に印加し、第１発光制御信号を第２発光制御回路７００の制御端７３０に印加し、よってリセット電圧Ｖｉｎｔはリセット回路４００によって駆動トランジスタのゲートに印加され、同時に第１電圧ＶＤＤは駆動トランジスタのソースに印加され、よって、駆動トランジスタのゲートとソースとの電圧ＶＧＳが｜ＶＧＳ｜＞｜Ｖｔｈ｜を満たすようにすることができ、よって駆動トランジスタを、ＶＧＳが固定バイアスであるオン状態（ｏｎ−ｂｉａｓ）にすることができる。この配置方式を採用すると、前の一フレームのデータ信号ＤＡＴＡは黒状態信号であるか白状態信号であるかにもかかわらず、駆動トランジスタは、固定バイアスであるオン状態から例えばデータ書き込み・補償段階に入ることを実現でき、よって既存画素回路を採用する表示装置のヒステリシス効果による短期残像問題を改善することができる。
表示パネルでは、本開示実施例によって提供される画素回路１０は、固定バイアスであるオフ状態によって短期残像問題を解決することができるだけではなく、固定バイアスであるオン状態によって短期残像問題を解決することもできる。
例えば、図２に示す画素回路１０は、具体的には、図４に示す画素回路構成として実現されることができる。図４に示すように、該画素回路１０は、第１〜第７トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、キャパシタＣ１及び発光素子Ｌ１を備える。例えば、第１トランジスタＴ１は駆動トランジスタとして用いられ、その他の第２〜第７トランジスタはスイッチング・トランジスタとして用いられる。例えば、発光素子Ｌ１は、例えばトップ・エミッション、ボトム・エミッション、両面発光などのような多様な形態のＯＬＥＤであってもよく、赤色光、緑色光、青色光、白色光などを発光することができ、本開示の実施例はこれを制限しない。
例えば、図４に示すように、より具体的には、駆動回路１００は、第１トランジスタＴ１として実現されることができる。第１トランジスタＴ１のゲートは駆動回路１００の制御端１３０とし、第１ノードＮ１に接続され、第１トランジスタＴ１の第１極は駆動回路１００の第１端１１０とし、第２ノードＮ２に接続され、第１トランジスタＴ１の第２極は駆動回路１００の第２端１２０とし、第３ノードＮ３に接続される。なお、これに限らず、駆動回路１００は、その他の部品からなる回路であってもよい。例えば、駆動回路１００は、二つの組の駆動トランジスタを備え、例えば、該二つの組の駆動トランジスタは、具体的な状況に応じて切り替えられてもよい。
データ書き込み回路２００は、第２トランジスタＴ２として実現されることができる。第２トランジスタＴ２のゲートは、データ書き込み回路２００の制御端２３０とし、走査線（走査信号端Ｇａｔｅ）に接続されて走査信号を受信するように配置される。第２トランジスタＴ２の第１極は、データ書き込み回路２００の第１端２１０とし、データ線（データ信号端Ｖｄａｔａ）に接続されてデータ信号を受信するように配置される。第２トランジスタＴ２の第２極は、データ書き込み回路２００の第２端２２０とし、第２ノードＮ２に接続される。なお、これに限らず、データ書き込み回路２００は、その他の部品からなる回路であってもよい。例えば、データ書き込み回路２００は、二つの組のデータ書き込み回路を備え、例えば、該二つの組のデータ書き込み回路は、具体的な状況に応じて切り替えられてもよい。
補償回路３００は、第３トランジスタＴ３とキャパシタＣ１として実現されることができる。第３トランジスタＴ３のゲートは、走査線（走査信号端Ｇａｔｅ）に接続されて走査信号を受信するように配置される。第３トランジスタＴ３の第１極は、駆動回路１００の制御端１３０（第１ノードＮ１）に接続され、第３トランジスタの第２極は、駆動回路１００の第２端１２０（第３ノードＮ３）に接続される。キャパシタＣ１の第１極は、駆動回路１００の制御端１３０に接続され、キャパシタＣ１の第２極は、第１電圧端ＶＤＤに接続されるように配置される。なお、これに限らず、補償回路３００は、その他の部品からなる回路であってもよい。例えば、補償回路３００は、二つの組の補償回路を備え、例えば、該二つの組の補償回路は、具体的な状況に応じて切り替えられてもよい。
発光素子Ｌ１の第１端６１０（ここでは陽極）は、第４ノードＮ４に接続され、駆動回路１００の第２端１２０から駆動電流を受信するように配置される。発光素子Ｌ１の第２端６２０（ここでは陰極）は、第２電圧端ＶＳＳに接続されて第２電圧を受信するように配置される。例えば第２電圧端は接地されてもよい。すなわち、ＶＳＳを０Ｖにしてもよい。
リセット回路４００は、第４トランジスタＴ４及び第５トランジスタＴ５として実現されることができる。第４トランジスタＴ４のゲートは、リセット制御線（リセット制御端Ｒｓｔ）に接続されてリセット信号を受信するように配置される。第４トランジスタＴ４の第１極は、駆動回路１００の制御端１３０（第１ノードＮ１）に接続され、第４トランジスタＴ４の第２極は、リセット電圧端Ｖｉｎｔに接続されてリセット電圧を受信するように配置される。第５トランジスタＴ５のゲートは、リセット制御線に接続されてリセット信号を受信するように配置される。第５トランジスタＴ５の第１極は、発光素子Ｌ１の第１端６１０に接続され、第５トランジスタＴ５の第２極は、リセット電圧端Ｖｉｎｔに接続されてリセット電圧を受信するように配置される。なお、これに限らず、リセット回路４００は、その他の部品からなる回路であってもよい。例えば、リセット回路４００は、二つの組のリセット回路を備え、例えば、該二つの組のリセット回路は、具体的な状況に応じて切り替えられてもよい。
第１発光制御回路５００は、第６トランジスタＴ６として実現されることができる。第６トランジスタＴ６のゲートは、第１発光制御回路５００の制御端５３０とし、第１発光制御端Ｅｍ１に接続されて第１発光制御信号を受信するように配置される。第６トランジスタＴ６の第１極は、第１発光制御回路５００の第１端とし、第１電圧端ＶＤＤに接続されて第１電圧を受信するように配置される。第６トランジスタＴ６の第２極は、第１発光制御回路５００の第２端とし、駆動回路の第１端１１０（第２ノードＮ２）に接続される。なお、これに限らず、第１発光制御回路５００は、その他の部品からなる回路であってもよい。例えば、第１発光制御回路５００は、二つの組の第１発光制御回路を備え、例えば、該二つの組の第１発光制御回路は、具体的な状況に応じて切り替えられてもよい。
第２発光制御回路７００は、第７トランジスタＴ７として実現されることができる。第７トランジスタＴ７のゲートは、第２発光制御回路７００の制御端７３０とし、第２発光制御端Ｅｍ２に接続されて第２発光制御信号を受信する。第７トランジスタＴ７の第１極は、第２発光制御回路７００の第２端７２０とし、発光素子Ｌ１の第１端６１０（第４ノードＮ４）に接続される。第７トランジスタＴ７の第２極は、第２発光制御回路７００の第１端７１０とし、駆動回路１００の第２端１２０（第３ノードＮ３）に接続される。なお、これに限らず、第２発光制御回路７００は、その他の部品からなる回路であってもよい。例えば、第２発光制御回路７００は、二つの組の第２発光制御回路を備え、例えば、該二つの組の第２発光制御回路は、具体的な状況に応じて切り替えられてもよい。
本開示の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４は、実際に存在する部品を表すのではなく、回路図における関連する電気的接続の合流点を表すのである。
図５は、本開示一実施例によって提供される他の画素回路の模式図を示す。図３に示す画素回路は、具体的には、図５に示す画素回路構成として実現されることができる。図５に示す画素回路は、図４に示す画素回路と基本的に同じであり、相違点としては、図５に示す画素回路１０は、さらに、発光制御信号切替回路８００を備えることであり、該発光制御信号切替回路８００は、第８〜第１１トランジスタＴ８、Ｔ９、Ｔ１０、Ｔ１１として実現される。
例えば、図５に示すように、もっと詳しくすると、発光制御信号切替回路８００は、第８〜第１１トランジスタＴ８、Ｔ９、Ｔ１０、Ｔ１１として実現されることができる。第８トランジスタＴ８のゲートは、第１発光制御切替信号ＣＫ１を受信する。第８トランジスタＴ８の第１極は、第１発光制御信号端Ｅｍ１に接続され、第８トランジスタＴ８の第２極は、第１発光制御回路５００の制御端５３０に接続される。第９トランジスタＴ９のゲートは、第１発光制御切替信号ＣＫ１を受信する。第９トランジスタＴ９の第１極は、第２発光制御信号端Ｅｍ２に接続され、第９トランジスタＴ９の第２極は、第２発光制御回路７００の制御端７３０に接続される。第１０トランジスタＴ１０のゲートは、第２発光制御切替信号ＣＫ２を受信する。第１０トランジスタＴ１０の第１極は、第２発光制御信号端Ｅｍ２に接続され、第１０トランジスタＴ１０の第２極は、第１発光制御回路５００の制御端５３０に接続される。第１１トランジスタＴ１１のゲートは、第２発光制御切替信号ＣＫ２を受信する。第１１トランジスタＴ１１の第１極は、第１発光制御信号端Ｅｍ１に接続され、第１１トランジスタＴ１１の第２極は、第２発光制御回路７００の制御端７３０に接続される。なお、これに限らず、発光制御信号切替回路８００は、その他の部品からなる回路であってもよい。例えば、発光制御信号切替回路８００は、二つの組の発光制御信号切替回路を備え、例えば、該二つの組の発光制御信号切替回路は、具体的な状況に応じて切り替えられてもよい。
なお、本開示の実施例の説明において、符号ＣＫ１は、第１発光制御切替信号端を表すこともできるし、第１発光制御切替信号のレベルを表すこともできる。同様に、符号ＣＫ２は、第２発光制御切替信号端を表すこともできるし、第２発光制御切替信号のレベルを表すこともできる。
以下、図６に示す信号シーケンス図を参照しながら、図５に示す画素回路１０の稼動原理を説明する。ここで、各トランジスタがＰ型トランジスタであることを例として説明するが、本開示の実施例はこれに限らない。例えば、Ｐ型トランジスタは、低レベル信号に応答してオンにされ、高レベル信号に応答してオフにされ、以下実施例はこれと同じであり、その説明を省略する。
図６は、Ｎ（Ｎは１以上の整数である）フレーム目画像の表示過程及びＮ＋１フレーム目画像の表示過程を含む。図６に示すように、各フレームの画像の表示過程は、四つの段階を含み、この四つの段階は、それぞれ初期化段階１、データ書き込み・補償段階２、プリ発光段階３及び発光段階４であり、図の中で各段階での各信号のシーケンス波形を示す。
なお、図７Ａ〜図７Ｄは、それぞれ図５に示す画素回路がＮフレーム目画像の表示過程にある模式図であり、図８Ａ〜図８Ｄは、それぞれ図５に示す画素回路がＮ＋１フレーム目画像の表示過程にある模式図である。
図７Ａは、図５に示す画素回路がＮフレーム目画像の表示過程における初期化段階１にある模式図であり、図７Ｂは、図５に示す画素回路がＮフレーム目画像の表示過程におけるデータ書き込み・補償段階２にある模式図であり、図７Ｃは、図５に示す画素回路がＮフレーム目画像の表示過程におけるプリ発光段階３にある模式図であり、図７Ｄは、図５に示す画素回路がＮフレーム目画像の表示過程における発光段階４にある模式図である。例えば、第２発光制御信号の立ち下がりエッジは、第１発光制御信号の立ち下がりエッジと同時であってもよく、よってデータ書き込み・補償段階２から直接的に発光段階４に入る。
図８Ａは、図５に示す画素回路がＮ＋１フレーム目画像の表示過程における初期化段階１にある模式図であり、図８Ｂは、図５に示す画素回路がＮ＋１フレーム目画像の表示過程におけるデータ書き込み・補償段階２にある模式図であり、図８Ｃは、図５に示す画素回路がＮ＋１フレーム目画像の表示過程におけるプリ発光段階３にある模式図であり、図８Ｄは、図５に示す画素回路がＮ＋１フレーム目画像の表示過程における発光段階４にある模式図である。
また、図７Ａ〜図８Ｄにおいて破線で示されるトランジスタは、いずれも対応する段階内でオフ状態にあることを表し、図７Ａ〜図８Ｄにおいて矢印付きの破線は、画素回路の対応する段階内の電流方向を表す。図７Ａ〜図８Ｂに示すトランジスタは、いずれもＰ型トランジスタを例として説明する。すなわち、各トランジスタのゲートは、低レベルが投入されるとオンにされ、高レベルが投入されるとオフにされる。
Ｎフレーム目画像の表示過程において、第１発光制御切替信号（第１発光制御切替信号端ＣＫ１によって提供される）を入力して発光制御信号切替回路をターンオンし、第１発光制御信号を第１発光制御回路５００の制御端５３０に印加し、第２発光制御信号を第２発光制御回路７００の制御端７３０に印加する。
図６、図７Ａ〜図７Ｄに示すように、Ｎフレーム目画像の表示過程において、第８トランジスタＴ８及び第９トランジスタＴ９は、第１発光制御切替信号ＣＫ１の低レベルによってオンにされ、同時に、第１０トランジスタＴ１０及び第１１トランジスタＴ１１は、第２発光制御切替信号ＣＫ２の高レベルによってオフにされる。図７Ａ〜図７Ｄに示すように、１つの発光制御信号切替経路（図７Ａ〜図７Ｄにおいて発光制御信号切替回路の部分の矢印付きの破線で示される）が形成される。第８トランジスタＴ８がオンにされるため、第１発光制御信号を第６トランジスタＴ６のゲートに印加することができる。第９トランジスタＴ９がオンにされるため、第２発光制御信号を第７トランジスタＴ７のゲートに印加することができる。
初期化段階１では、リセット信号及び第２発光制御信号を入力してリセット回路４００及び第２発光制御回路７００をターンオンし、リセット電圧を駆動回路１００の制御端１３０及び第２端１２０並びに発光素子６００の第１端６１０に印加する。
図６及び図７Ａに示すように、初期化段階１では、第４トランジスタＴ４及び第５トランジスタＴ５は、リセット信号の低レベルによってオンにされ、第７トランジスタＴ７は、第２発光制御信号の低レベルによってオンにされ、同時に、第２トランジスタＴ２及び第３トランジスタＴ３は、走査信号の高レベルによってオフにされ、第６トランジスタＴ６は、第１発光制御信号の高レベルによってオフにされる。
図７Ａに示すように、初期化段階１では、１つのリセット経路（図７Ａにおいて矢印付きの破線で示される）が形成される。第４トランジスタＴ４がオンにされるため、リセット電圧Ｖｉｎｔを第１トランジスタＴ１のゲートに印加することができる。第５トランジスタＴ５及び第７トランジスタＴ７がオンにされるため、リセット電圧Ｖｉｎｔを第１トランジスタＴ１の第２極及び発光素子Ｌ１に印加することができ、よって第１ノードＮ１及び発光素子Ｌ１をリセットする。従って、初期化段階１が経過した後、第１ノードＮ１の電位はリセット電圧Ｖｉｎｔ（低レベル信号、例えば、接地又はその他低レベル信号でもよい）になる。この段階では、第１トランジスタＴ１及び第７トランジスタＴ７がオンにされ、第６トランジスタＴ６がオフにされるため、第１トランジスタＴ１自体の特性により、第１トランジスタＴ１のソースの電位は、Ｖｉｎｔ−Ｖｔｈまで放電されてオフにされる。従って、この段階では、第１トランジスタＴ１のゲート（すなわち、第１ノードＮ１）とソース（すなわち、第２ノードＮ２）との電圧ＶＧＳが｜ＶＧＳ｜＜｜Ｖｔｈ｜を満たすようにすることができ、よって、第１トランジスタＴ１を、ＶＧＳが固定バイアスであるオフ状態（ｏｆｆ−ｂｉａｓ）にすることができる。この配置方式を採用すると、前の一フレームのデータ信号が黒状態信号であるか白状態信号であるかにもかかわらず、第１トランジスタＴ１は、固定バイアスであるオフ状態からデータ書き込み・補償段階２に入ることを実現でき、よって、画素回路１０を採用する表示装置のヒステリシス効果による短期残像問題を改善することができる。
初期化段階１を経過した後、第１ノードＮ１の電位はリセット電圧Ｖｉｎｔになり、第２ノードＮ２の電位はＶｉｎｔ−Ｖｔｈになる。初期化段階１では、キャパシタＣ１がリセットされ、キャパシタＣ１に記憶されている電圧を放電させ、よってその後の段階でのデータ信号をより迅速的に、より確実的にキャパシタＣ１に記憶できるようにする。同時に、第３ノードＮ３及び発光素子Ｌ１もリセットされ、よって、発光素子Ｌ１を、発光段階４の前に黒状態と表示されて発光させないようにして、上記画素回路を採用する表示装置のコントラストなどの表示効果を改善することができる。
データ書き込み・補償段階２では、走査信号及びデータ信号を入力してデータ書き込み回路２００、駆動回路１００及び補償回路３００をターンオンし、データ書き込み回路２００がデータ信号を駆動回路１００に書き込み、補償回路３００が駆動回路１００を補償する。
図６及び図７Ｂに示すように、データ書き込み・補償段階２では、第２トランジスタＴ２及び第３トランジスタＴ３は、走査信号の低レベルによってオンにされ、同時に、第４トランジスタＴ４及び第５トランジスタＴ５は、リセット信号の高レベルによってオフにされ、第６トランジスタＴ６は、第１発光制御信号の高レベルによってオフにされ、第７トランジスタＴ７は、第２発光制御信号の高レベルによってオフにされる。
図７Ｂに示すように、データ書き込み・補償段階２では、１つのデータ書き込み・補償経路（図７Ｂにおいて矢印付きの破線で示される）が形成され、データ信号は、第２トランジスタＴ２、第１トランジスタＴ１及び第３トランジスタＴ３を介して第１ノードＮ１に対して充電する（すなわち、キャパシタＣ１に対して充電を行う）。言い換えると、第１ノードＮ１の電位は大きくなる。理解されるのは、第２ノードＮ２の電位は、Ｖｄａｔａに維持され、同時に、第１トランジスタＴ１自体の特性により、第１ノードＮ１の電位がＶｄａｔａ＋Ｖｔｈまで増加されるとき、第１トランジスタＴ１がオフにされ、充電過程は終了する。なお、Ｖｄａｔａは、データ信号の電圧値を表し、Ｖｔｈは、第１トランジスタの閾値電圧を表す。本実施例では、第１トランジスタＴ１はＰ型トランジスタを例として説明するため、ここで、閾値電圧Ｖｔｈは負の値であり得る。
データ書き込み段階２を経過した後、第１ノードＮ１及び第３ノードＮ３の電位はいずれもＶｄａｔａ＋Ｖｔｈである。すなわち、データ信号及び閾値電圧Ｖｔｈを含む電圧情報をキャパシタＣ１に記憶して、その後の発光段階で、グレースケール表示データを提供するとともに、第１トランジスタＴ１自身の閾値電圧を補償する。
プリ発光段階３では、第１発光制御信号を入力して第１発光制御回路５００及び駆動回路１００をターンオンし、第１発光制御回路５００が第１電圧を駆動回路１００の第１端１１０に印加する。
図６及び図７Ｃに示すように、プリ発光段階３では、第６トランジスタＴ６は、第１発光制御信号の低レベルによってオンにされ、同時に、第２トランジスタＴ２及び第３トランジスタＴ３は、走査信号の高レベルによってオフにされ、第４トランジスタＴ４及び第５トランジスタＴ５は、リセット信号の高レベルによってオフにされ、第７トランジスタＴ７は、第２発光制御信号の高レベルによってオフにされる。
図７Ｃに示すように、プリ発光段階３では、１つのプリ発光経路（図７Ｃにおいて矢印付きの破線で示される）が形成される。第１電圧は、第６トランジスタＴ６を介して第２ノードＮ２に対して充電し、第２ノードＮ２の電位は、Ｖｄａｔａから第１電圧ＶＤＤに変わる。この段階では第７トランジスタＴ７がオフであるため、次の段階での発光素子Ｌ１による発光に備える。
発光段階４では、第１発光制御信号及び第２発光制御信号を入力して第１発光制御回路５００、第２発光制御回路７００及び駆動回路１００をターンオンし、第２発光制御回路７００は、駆動電流を発光素子Ｌ１に印加してそれを発光させる。
図６及び図７Ｄに示すように、発光段階４では、第６トランジスタＴ６は、第１発光制御信号の低レベルによってオンにされ、第７トランジスタＴ７は、第２発光制御信号の低レベルによってオンにされ、同時に、第２トランジスタＴ２及び第３トランジスタＴ３は、走査信号の高レベルによってオフにされ、第４トランジスタＴ４及び第５トランジスタＴ５は、リセット信号の高レベルによってオフにされる。同時に、第１ノードＮ１の電位はＶｄａｔａ＋Ｖｔｈであり、第２ノードＮ２の電位はＶＤＤであるため、この段階では第１トランジスタＴ１もオンを維持する。
図７Ｄに示すように、発光段階４では、１つの駆動発光経路（図７Ｄにおいて矢印付きの破線で示される）が形成される。発光素子Ｌ１は、第１トランジスタＴ１に流れる駆動電流の作用により発光することができる。
具体的には、発光素子Ｌ１に流れる駆動電流ＩＬ１の値は、下記式により得られる。
ＩＬ１ ＝ Ｋ （ ＶＧＳ − Ｖｔｈ ）２
＝ Ｋ ［ （ Ｖｄａｔａ ＋ Ｖｔｈ − ＶＤＤ ） − Ｖｔｈ ］２
＝ Ｋ （ Ｖｄａｔａ − ＶＤＤ ）２
ここで、Ｋ＝Ｗ＊ＣＯＸ＊Ｕ／Ｌ。
上記式において、Ｖｔｈは第１トランジスタＴ１の閾値電圧を表し、ＶＧＳは第１トランジスタＴ１のゲートとソース（ここでは第１極）との間の電圧を表し、Ｋは駆動トランジスタ自身に関連する定数値である。上記ＩＬ１の計算式から分かるように、発光素子Ｌ１に流れる駆動電流ＩＬ１は、第１トランジスタＴ１の閾値電圧Ｖｔｈとは無関係になる。これにより、該画素回路に対する補償が実現され、駆動トランジスタ（本開示の実施例において、第１トランジスタＴ１）のプロセス工程及び長時間の操作による閾値電圧ドリフトの問題が解決され、駆動トランジスタの駆動電流ＩＬ１に対する影響が解消され、よって、駆動トランジスタを採用する表示装置の表示効果を改善することができる。
図８Ａ〜図８Ｄに示すように、Ｎ＋１フレーム目画像の表示過程において、第２発光制御切替信号（第２発光制御切替信号端ＣＫ２）を入力して発光制御信号切替回路をターンオンし、第２発光制御信号を第１発光制御回路５００の制御端５３０に印加し、第１発光制御信号を第２発光制御回路７００の制御端７３０に印加する。
図６、図８Ａ〜図８Ｄに示すように、Ｎ＋１フレーム目画像の表示過程において、第１０トランジスタＴ１０及び第１１トランジスタＴ１１は、第２発光制御切替信号ＣＫ２の低レベルによってオンにされ、同時に、第８トランジスタＴ８及び第９トランジスタＴ９は、第１発光制御切替信号ＣＫ１の高レベルによってオフにされる。図８Ａ〜図８Ｄに示すように、１つの発光制御信号切替経路（図８Ａ〜図８Ｄにおいて発光制御信号切替回路の部分の矢印付きの破線で示される）が形成される。第１０トランジスタＴ１０がオンにされるため、第２発光制御信号を第６トランジスタＴ６のゲートに印加することができる。第１１トランジスタＴ１１がオンにされるため、第１発光制御信号を第７トランジスタＴ７のゲートに印加することができる。
Ｎ＋１フレーム目画像の表示の稼動原理は、Ｎフレーム目画像の表示の稼動原理と基本的には同じであり、その相違点は、Ｎ＋１フレーム目画像の表示過程における初期化段階１では、第６トランジスタＴ６が第２発光制御信号の低レベルによってオンにされ、第７トランジスタＴ７が第１発光制御信号の高レベルによってオフにされ、よって、この段階では、第６トランジスタＴ６がオンにされるため、第１トランジスタＴ１のソースの電位は、第１電圧ＶＤＤまで充電され、よって第１トランジスタＴ１のゲート（すなわち、第１ノードＮ１）とソース（すなわち、第２ノードＮ２）との電圧ＶＧＳは、｜ＶＧＳ｜＞｜Ｖｔｈ｜を満たし、よって第１トランジスタＴ１を、ＶＧＳが固定バイアスであるオン状態（ｏｎ−ｂｉａｓ）にすることができる。この配置方式を採用すると、前の一フレームのデータ信号が黒状態信号であるか白状態信号であるかにもかかわらず、第１トランジスタＴ１は、固定バイアスであるオン状態からデータ書き込み・補償段階２に入ることを実現でき、よって、採用画素回路１０を採用する表示装置のヒステリシス効果による短期残像問題を改善することができる。
また、図８Ｃに示すように、Ｎ＋１フレーム目画像の表示過程におけるプリ発光段階３では、第６トランジスタＴ６が第２発光制御信号の高レベルによってオフにされ、第７トランジスタＴ７が第１発光制御信号の低レベルによってオンにされ、よって次の段階での発光素子Ｌ１による発光に備える。
図４に示す画素回路１０の稼動原理は、図７Ａ〜図７Ｄに示される図５に示す画素回路の稼動原理と基本的には同じであり、その相違点は、図４に示す画素回路１０は、発光制御信号切替回路８００を備えないことである。従って、第１発光制御回路５００の制御端５３０は、直接第１発光制御信号端Ｅｍ１に接続され、第２発光制御回路７００の制御端７３０は、直接第２発光制御信号端Ｅｍ２に接続され、Ｎフレーム目とＮ＋１フレーム目が切り替えられることがない。
なお、本開示の実施例に採用されるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ、または他の同じ特性のスイッチング素子であってもよく、本発明の実施形態では、薄膜トランジスタを例として挙げて説明する。ここで採用されるトランジスタのソース、ドレインは、構成上対称的であり得るため、そのソース、ドレインは、構成上同じであってもよい。本開示の実施例において、トランジスタのゲート以外の二つの極を区別するために、直接、一方の極を第１極とし、他方の極を第２極として説明した。
また、なお、図５に示す画素回路１０におけるトランジスタは、いずれもＰ型トランジスタを例として説明する。この場合、第１極はドレインであり、第２極はソースであってもよい。図５に示すように、該画素回路１０における発光素子Ｌ１の陰極は、第２電圧端ＶＳＳに接続されて第２電圧を受信する。例えば、表示パネルにおいて、図５に示す画素回路１０がアレイ状に配置される場合、発光素子Ｌ１の陰極は、同一の電圧端に電気的に接続されることができ、すなわち、共通陰極接続方式を採用することができる。
本開示の実施例は、図５における配置方式を含むがそれに限らない。本開示の他の実施例において、発光制御信号切替回路では、一つのみの発光制御切替信号線を備えてもよい。
例えば、ある例示において、図９に示すように、画素回路１０におけるトランジスタは、Ｐ型トランジスタ及びＮ型トランジスタを混合して採用することができ、選択された種類のトランジスタのポート極性を、本開示の実施例における対応するトランジスタのポート極性に従って接続すればよい。例えば、図９に示すように、第１〜第９トランジスタＴ１−Ｔ９は、Ｐ型トランジスタを採用し、第１０トランジスタＴ１０及び第１１トランジスタＴ１１は、Ｎ型トランジスタを採用する。例えば、第８トランジスタ〜第１１トランジスタＴ８−Ｔ１１は、同時に第１発光制御切替信号端ＣＫ１に接続される。
なお、本開示の実施例では、第１０トランジスタＴ１０及び第１１トランジスタＴ１１はＮ型トランジスタを採用する場合、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、酸化インジウムガリウム亜鉛）を薄膜トランジスタの活性層（ａｃｔｉｖｅ ｌａｙｅｒ）として採用することができる。ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、低温ポリシリコン）又はアモルファス・シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ、例えば水素化アモルファス・シリコン）を薄膜トランジスタの活性層として採用する場合と比べると、駆動トランジスタのサイズを小さくするとともに漏れ電流を効果的に防止することができる。
例えば、他の例示では、図１０に示すように、画素回路１０は、第１０トランジスタＴ１０及び第１１トランジスタＴ１１のゲートと第１発光制御切替信号端ＣＫ１との間に、インバータ９００を接続することによって実現することができる。例えば、該インバータは、オペアンプＡ、第１抵抗Ｒ１及び第２抵抗Ｒ２として実現されてもよい。なお、インバータ９００は上記構成に限らず、本開示の実施例はこれを制限しない。例えば、該インバータ９００は、ＴＴＬインバータであってもよいし、ＣＭＯＳインバータであってもよい。
本開示一実施例は、さらに、表示パネル１１を提供する。図１１に示すように、表示パネル１１は表示装置１に位置され、該表示装置１は、ゲート・ドライバ１２、データ・ドライバ１４及びタイミング・コントローラ１３を備える。該表示パネル１１は、複数の走査線ＧＬおよび複数のデータ線ＤＬに応じて交差状に画定される画素ユニットＰと、複数の走査線ＧＬを駆動するためのゲートドライバ１２と、複数のデータ線ＤＬを駆動するためのデータドライバ１４と、表示装置１の外部から入力される画像データＲＧＢを処理し、処理した画像データＲＧＢをデータドライバ１４に供給し、走査制御信号ＧＣＳおよびデータ制御信号ＤＣＳをゲートドライバ１２およびデータドライバ１４に出力することにより、制御ゲートドライバ１２およびデータドライバ１４を制御するタイミングコントローラ１３と、を備える。
例えば、該表示パネル１１は、アレイ状に配置される複数の画素ユニットＰを備える。該複数の画素ユニットＰは、それぞれ上記実施例によって提供されるいずれかの画素回路１０及び発光素子（図示しない）を備える。例えば、図５に示す画素回路１０を備える。例えば、図４に示す画素回路を備えてもよい。例えば、発光素子の第１端は、画素回路１０における駆動回路１００の第２端１２０から駆動電流を受信するように配置され、発光素子の第２端は、第２電圧端ＶＳＳに接続されるように配置される。
図１１に示すように、表示パネル１１は、さらに複数の走査線ＧＬ及び複数のデータ線ＤＬを備える。例えば、画素ユニットＰは、走査線ＧＬとデータ線ＤＬとの交差領域に設置されている。例えば、図１１に示すように、各画素ユニットＰは、六つの走査線ＧＬ（それぞれ走査信号、リセット制御信号、第１発光制御信号、第２発光制御信号、第１発光制御切替信号及び第２発光制御切替信号を提供する）、１つのデータ線ＤＬ、第１電圧を提供するための第１電圧線、第２電圧を提供するための第２電圧線、及びリセット電圧提供するためのリセット電圧線に接続される。例えば、第１電圧線又は第２電圧線は、対応する板状の共通電極（例えば共通陽極又は共通陰極）に置き換えられてもよい。なお、図１１には、画素ユニットＰ、走査線ＧＬ、データ線ＤＬの一部のみを示す。
例えば、該複数の画素ユニットＰは複数行に配列され、ｎ（ｎは２以上の整数である）行目の画素ユニットＰの画素回路のデータ書き込み回路２００の制御端２３０と補償回路３００の制御端とは、同一の走査線ＧＬに接続され、かつ、ｎ行目の画素ユニットＰの画素回路のリセット回路４００の制御端は、他の走査線ＧＬに接続される。例えば、該他の走査線ＧＬは、さらに、ｎ−１行目の画素ユニットＰの画素回路のデータ書き込み回路２００の制御端２３０及び補償回路３００の制御端に接続される。例えば、各列のデータ線ＤＬは、この列の画素回路１０におけるデータ書き込み回路２００の第１端２１０に接続されてデータ信号を提供する。
また、例えば、表示パネル１１は、複数のリセット制御線を備えてもよい。例えば、複数の画素ユニットＰは複数行に配列され、一行の画素ユニットＰの画素回路１０のデータ書き込み回路２００の制御端と補償回路３００の制御端とは、同一の走査線に接続され、かつ、一行の画素ユニットＰの画素回路１０のリセット回路４００の制御端は、同一のリセット制御線（リセット制御端Ｒｓｔ）に接続される。
例えば、画素回路１０が第２発光制御回路７００を備える場合、表示パネル１１は、複数の発光制御線を備えてもよい。
例えば、複数の画素ユニットは複数行に配列され、ｍ（ｍは１以上の整数である）行目の画素ユニットＰの画素回路の第１発光制御回路５００の制御端５３０は、同一の発光制御線に接続され、かつ、ｍ行目の画素ユニットＰの画素回路の第２発光制御回路７００の制御端７３０は、他の発光制御線に接続される。例えば、他の発光制御線は、さらに、ｍ＋１行目の画素ユニットＰの画素回路の第１発光制御回路５００の制御端に接続される。
例えば、画素回路１０が発光制御信号切替回路８００を備える場合、表示パネル１１は、複数の発光制御切替信号線を備えてもよい。
例えば、ある例示において、複数の画素ユニットは複数行に配列され、ｍ行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、同一の発光制御切替信号線に接続される。例えば、他の例示において、ｍ行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、二つの発光制御切替信号線に接続される。例えば、二つの発光制御切替信号線のうち、一方の発光制御切替信号線によって提供される発光制御切替信号の立ち上がりエッジは、他方の発光制御切替信号線によって提供される発光制御切替信号の立ち下がりエッジである。
例えば、ゲート・ドライバ１２は、タイミングコントローラ１３からの複数の走査制御信号ＧＣＳに従って、複数の走査線ＧＬへ複数のストローブ信号を提供する。複数のストローブ信号は、走査信号、第１発光制御信号、第２発光制御信号及びリセット信号を含む。これらの信号は、複数の走査線ＧＬによって各画素ユニットＰに提供される。
例えば、データ・ドライバ１４は、基準ガンマ電圧を使用して、タイミング・コントローラ１３からの複数データ制御信号ＤＣＳに従って、タイミング・コントローラ１３から入力されたデジタル画像データＲＧＢをデータ信号に変換する。データ・ドライバ１４は、複数のデータ線ＤＬへ、変換されたデータ信号を提供する。
例えば、タイミング・コントローラ１３は、外部から入力された画像データＲＧＢを、表示パネル１１のサイズ及び解像度に合わせるように処理した後、データ・ドライバ１４へ、処理された画像データを提供する。タイミング・コントローラ１３は、表示装置の外部から入力された同期信号（例えばドット・クロックＤＣＬＫ、データ・イネーブル信号ＤＥ、水平同期信号Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙｎｃ）を使用して複数の走査制御信号ＧＣＳ及び複数のデータ制御信号ＤＣＳを生成する。タイミング・コントローラ１３は、ゲート・ドライバ１２及びデータ・ドライバ１４の制御に用いられるように、それぞれゲート・ドライバ１２及びデータ・ドライバ１４へ、生成された走査制御信号ＧＣＳ及びデータ制御信号ＤＣＳを提供する。
例えば、データ・ドライバ１４は、複数のデータ線ＤＬに接続されてデータ信号Ｖｄａｔａを提供することができ、同時に、複数の第１電圧線、複数の第２電圧線及び複数のリセット電圧線に接続されてそれぞれ第１電圧、第２電圧及びリセット電圧を提供することもできる。
例えば、ゲート・ドライバ１２及びデータ・ドライバ１４は、半導体チップとして実現されることができる。該表示装置１は、さらに、その他の部品、例えば信号復号化回路、電圧変換回路など、を備えてもよい。これらの部品は、例えば既存の構成要素を採用することができ、ここではその詳細な説明を省略する。
表示装置１の技術効果については、本開示の実施例によって提供される画素回路１０の技術効果を参照すればよく、ここではその説明を省略する。
例えば、本実施例によって提供される表示装置１は、電子ペーパー、携帯電話、タブレット型コンピュータ、テレビ、ディスプレイ、ノート型コンピュータ、デジタル・フォトフレーム、ナビゲータなど、表示機能を有する任意の製品または部品であり得る。
本開示の実施例は、さらに、駆動方法を提供する。該駆動方法は、本開示の実施例によって提供される画素回路１０を駆動するために用いられる。例えば、ある例示において、該駆動方法は、初期化段階、データ書き込み・補償段階及び発光段階を含む。
初期化段階では、リセット信号を入力してリセット回路４００をターンオンし、リセット電圧を駆動回路１００の制御端１３０及び発光素子６００の第１端６１０に印加する。
データ書き込み・補償段階では、走査信号及びデータ信号を入力してデータ書き込み回路２００、駆動回路１００及び補償回路３００をターンオンし、データ書き込み回路２００がデータ信号を駆動回路１００に書き込み、補償回路３００が駆動回路１００を補償する。
発光段階では、第１発光制御信号を入力して第１発光制御回路５００及び駆動回路１００をターンオンし、第１発光制御回路５００は、駆動電流を発光素子６００に印加してそれを発光させる。
例えば、他の例示において、上記例示を元で、画素回路１０は、さらに、第２発光制御回路７００を備え、該駆動方法は、さらに、プリ発光段階を含む。
初期化段階では、リセット信号及び第２発光制御信号を入力してリセット回路４００及び第２発光制御回路７００をターンオンし、リセット電圧を駆動回路１００の制御端１３０及び第２端１２０並びに発光素子６００の第１端６１０に印加する。
データ書き込み・補償段階では、走査信号及びデータ信号を入力してデータ書き込み回路２００、駆動回路１００及び補償回路３００をターンオンし、データ書き込み回路２００がデータ信号を駆動回路１００に書き込み、補償回路３００が駆動回路１００を補償する。
プリ発光段階では、第１発光制御信号を入力して第１発光制御回路５００及び駆動回路１００をターンオンし、第１発光制御回路５００が第１電圧を駆動回路１００の第１端１１０に印加する。
発光段階では、第１発光制御信号及び第２発光制御信号を入力して第１発光制御回路５００、第２発光制御回路７００及び駆動回路１００をターンオンし、第２発光制御回路７００は、駆動電流を発光素子６００に印加してそれを発光させる。
他の例示において、上記例示を元で、画素回路１０は、さらに、発光制御信号切替回路８００を備え、該駆動方法は、さらに、以下のステップを含む。
初期化段階では、リセット信号、第２発光制御信号及び発光制御切替信号を入力してリセット回路４００及び発光制御信号切替回路８００をターンオンし、第２発光制御信号を第１発光制御回路５００の制御端５３０又は第２発光制御回路７００の制御端７３０に印加するとともに、リセット電圧を駆動回路１００の制御端１３０及び発光素子６００の第１端６１０に印加する。
データ書き込み・補償段階では、走査信号及びデータ信号を入力してデータ書き込み回路２００、駆動回路１００及び補償回路３００をターンオンし、データ書き込み回路２００がデータ信号を駆動回路１００に書き込み、補償回路３００が駆動回路１００を補償する。
プリ発光段階では、発光制御切替信号及び第１発光制御信号を入力して第１発光制御信号を第１発光制御回路５００の制御端５３０又は第２発光制御回路７００の制御端７３０に印加する。第１発光制御信号が第１発光制御回路５００の制御端５３０に印加されるとき、第１発光制御回路５００が第１電圧ＶＤＤを駆動回路１００の第１端５１０に印加する。
発光段階では、発光制御切替信号、第１発光制御信号及び第２発光制御信号を入力して第１発光制御回路５００、第２発光制御回路７００及び駆動回路１００をターンオンし、第２発光制御回路７００が駆動電流を発光素子６００に印加してそれを発光させる。
なお、該駆動方法の詳細な説明については、本開示の実施例における画素回路１０の稼動原理に対する説明を参照することができ、ここではその説明を省略する。
本実施例によって提供される駆動方法は、ヒステリシス効果による短期残像問題を改善し、それに、駆動回路の閾値電圧を補償し、例えば表示ムラを防ぐ、よって該画素回路を採用する表示装置の表示効果を改善することができる。
上記は本開示の特定の実施形態にすぎないが、本開示の保護範囲はこれに限定されず、本開示の保護範囲は特許請求の範囲に従うものとする。
12 ゲート・ドライバ
13 タイミングコントローラ
14 データ・ドライバ
100 駆動回路
200 データ書き込み回路
300 補償回路
400 リセット回路
500 第１発光制御回路
600 発光素子
700 第２発光制御回路
800 発光制御信号切替回路
900 インバータ

Claims (17)

  1. 駆動回路、データ書き込み回路、補償回路、リセット回路及び第１発光制御回路を備える画素回路であって、
    前記駆動回路は、制御端、第１端及び第２端を備え、かつ、発光素子による発光を駆動する駆動電流を制御するように配置され、
    前記データ書き込み回路は、前記駆動回路の第１端に接続され、かつ、走査信号に応答してデータ信号を前記駆動回路の第１端に書き込むように配置され、
    前記補償回路は、前記駆動回路の制御端及び第２端に接続され、かつ、第１電圧端に接続され、かつ、前記走査信号及び書き込まれた前記データ信号に応答して前記駆動回路を補償するように配置され、
    前記リセット回路は、前記駆動回路の制御端及び第２端に接続され、かつ、前記発光素子に接続され、かつ、リセット信号に応答してリセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加するように配置され、
    前記第１発光制御回路は、前記駆動回路の第１端に接続され、かつ、第１発光制御信号に応答して前記第１電圧端の第１電圧を前記駆動回路の第１端に印加するように配置される、
    画素回路。
  2. 第２発光制御回路をさらに備え、
    前記第２発光制御回路の第１端及び第２端は、それぞれ前記発光素子の第１端及び前記駆動回路の第２端に接続され、かつ、第２発光制御信号に応答して前記駆動電流を前記発光素子に印加できるように配置される、
    請求項１に記載の画素回路。
  3. 発光制御信号切替回路をさらに備え、
    前記発光制御信号切替回路は、前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に電気的に接続され、かつ、発光制御切替信号に応答して前記第１発光制御信号及び前記第２発光制御信号を交互に前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に印加するように配置される、
    請求項２に記載の画素回路。
  4. 前記駆動回路は第１トランジスタを備え、
    前記第１トランジスタのゲートは、前記駆動回路の制御端とし、前記第１トランジスタの第１極は、前記駆動回路の第１端とし、前記第１トランジスタの第２極は、前記駆動回路の第２端とする、
    請求項１ないし３のいずれか一項に記載の画素回路。
  5. 前記データ書き込み回路は、第２トランジスタを備え、
    前記第２トランジスタのゲートは、前記データ書き込み回路の制御端とし、走査線に接続されて前記走査信号を受信するように配置され、前記第２トランジスタの第１極は、前記データ書き込み回路の第１端とし、データ線に接続されて前記データ信号を受信するように配置され、前記第２トランジスタの第２極は、前記データ書き込み回路の第２端とし、前記駆動回路の第１端に接続される、
    請求項１ないし３のいずれか一項に記載の画素回路。
  6. 前記補償回路は、第３トランジスタ及びキャパシタを備え、
    前記第３トランジスタのゲートは、走査線に接続されて前記走査信号を受信し、前記第３トランジスタの第１極は、前記駆動回路の制御端に接続され、前記第３トランジスタの第２極は、前記駆動回路の第２端に接続され、
    前記キャパシタの第１極は、前記駆動回路の制御端に接続され、前記キャパシタの第２極は、前記第１電圧端に接続されて前記第１電圧を受信する、
    請求項１ないし３のいずれか一項に記載の画素回路。
  7. 前記リセット回路は、第４トランジスタ及び第５トランジスタを備え、
    前記第４トランジスタのゲートは、リセット制御線に接続されて前記リセット信号を受信し、前記第４トランジスタの第１極は、前記駆動回路の制御端に接続され、前記第４トランジスタの第２極は、リセット電圧端に接続されて前記リセット電圧を受信し、
    前記第５トランジスタのゲートは、前記リセット制御線に接続されて前記リセット信号を受信し、前記第５トランジスタの第１極は、前記発光素子の第１端に接続され、前記第５トランジスタの第２極は、前記リセット電圧端に接続されて前記リセット電圧を受信する、
    請求項１ないし３のいずれか一項に記載の画素回路。
  8. 前記第１発光制御回路は、第６トランジスタを備え、
    前記第６トランジスタのゲートは、前記第１発光制御回路の制御端とし、第１発光制御線に接続されて前記第１発光制御信号を受信するように配置され、前記第６トランジスタの第１極は、前記第１発光制御回路の第１端とし、前記第１電圧端に接続されて前記第１電圧を受信するように配置され、前記第６トランジスタの第２極は、前記第１発光制御回路の第２端とし、前記駆動回路の第１端に接続される、
    請求項１ないし３のいずれか一項に記載の画素回路。
  9. 前記第２発光制御回路は、第７トランジスタを備え、
    前記第７トランジスタのゲートは、前記第２発光制御回路の制御端とし、第２発光制御線に接続されて前記第２発光制御信号を受信し、前記第７トランジスタの第１極は、前記第２発光制御回路の第２端とし、前記駆動回路の第２端に接続され、前記第７トランジスタの第２極は、前記第２発光制御回路の第１端とし、前記発光素子の第１端に接続される、
    請求項２又は３に記載の画素回路。
  10. 前記第１発光制御信号と前記第２発光制御信号とは、少なくとも一部の時間帯内において、同時にオン信号である、
    請求項２、３、９のいずれか一項に記載の画素回路。
  11. 前記発光制御信号切替回路は、第８トランジスタ、第９トランジスタ、第１０トランジスタ及び第１１トランジスタを備え、
    前記第８トランジスタのゲートは、前記発光制御切替信号を受信するように配置され、前記第８トランジスタの第１極は、第１発光制御線に接続されて前記第１発光制御信号を受信し、前記第８トランジスタの第２極は、前記第１発光制御回路の制御端に接続され、
    前記第９トランジスタのゲートは、前記発光制御切替信号を受信するように配置され、前記第９トランジスタの第１極は、第２発光制御線に接続されて前記第２発光制御信号を受信し、前記第９トランジスタの第２極は、前記第２発光制御回路の制御端に接続され、
    前記第１０トランジスタのゲートは、前記発光制御切替信号を受信するように配置され、前記第１０トランジスタの第１極は、前記第２発光制御線に接続され、前記第１０トランジスタの第２極は、前記第１発光制御回路の制御端に接続され、
    前記第１１トランジスタのゲートは、前記発光制御切替信号を受信するように配置され、前記第１１トランジスタの第１極は、前記第１発光制御線に接続され、前記第１１トランジスタの第２極は、前記第２発光制御回路の制御端に接続される、
    請求項３に記載の画素回路。
  12. アレイ状に配置される複数の画素ユニットを備え、前記複数の画素ユニットのそれぞれは、請求項１に記載の画素回路及び発光素子を備える、
    表示パネル。
  13. 前記画素回路は、発光制御信号切替回路、第１発光制御回路及び第２発光制御回路をさらに備え、前記発光制御信号切替回路は、第１発光制御線、第２発光制御線、前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に電気的に接続され、発光制御切替信号に応答して前記第１発光制御線によって提供される前記第１発光制御信号と、前記第２発光制御線によって提供される第２発光制御信号とを交互に前記第１発光制御回路の制御端及び前記第２発光制御回路の制御端に印加するように配置され、
    前記表示パネルは、複数の発光制御切替信号線をさらに備え、前記複数の画素ユニットは、複数行に配列され、ｍ（ｍは１以上の整数である）行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、同一の発光制御切替信号線に接続され、あるいは、前記ｍ行目の画素ユニットの画素回路の発光制御信号切替回路の制御端は、二つの発光制御切替信号線に接続され、前記二つの発光制御切替信号線のうち、一方の発光制御切替信号線によって提供される発光制御切替信号の立ち上がりエッジは、他方の発光制御切替信号線によって提供される発光制御切替信号の立ち下がりエッジである、
    請求項１２に記載の表示パネル。
  14. 前記発光素子の第１端は、前記駆動回路の第２端から前記駆動電流を受信するように配置され、前記発光素子の第２端は、第２電圧端に接続されるように配置される、
    請求項１２に記載の表示パネル。
  15. 初期化段階、データ書き込み・補償段階及び発光段階を含む請求項１に記載の画素回路の駆動方法であって、
    前記初期化段階では、前記リセット信号を入力して前記リセット回路をターンオンし、前記リセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加し、
    前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償し、
    前記発光段階では、前記第１発光制御信号を入力して前記第１発光制御回路及び前記駆動回路をターンオンし、前記第１発光制御回路が前記駆動電流を前記発光素子に印加してそれを発光させる、
    駆動方法。
  16. 初期化段階、データ書き込み・補償段階、プリ発光段階及び発光段階を含む請求項２に記載の画素回路の駆動方法であって、
    前記初期化段階では、前記リセット信号及び前記第２発光制御信号を入力して前記リセット回路及び前記第２発光制御回路をターンオンし、前記リセット電圧を前記駆動回路の制御端及び第２端並びに前記発光素子の第１端に印加し、
    前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償し、
    前記プリ発光段階では、前記第１発光制御信号を入力して前記第１発光制御回路及び前記駆動回路をターンオンし、前記第１発光制御回路が前記第１電圧を前記駆動回路の第１端に印加し、
    前記発光段階では、前記第１発光制御信号及び前記第２発光制御信号を入力して前記第１発光制御回路、前記第２発光制御回路及び前記駆動回路をターンオンし、前記第２発光制御回路は、前記駆動電流を前記発光素子に印加してそれを発光させる、
    駆動方法。
  17. 初期化段階、データ書き込み・補償段階、プリ発光段階及び発光段階を含む請求項３に記載の画素回路の駆動方法であって、
    前記初期化段階では、前記リセット信号、前記第２発光制御信号及び前記発光制御切替信号を入力して前記リセット回路及び前記発光制御信号切替回路をターンオンして、前記第２発光制御信号を前記第１発光制御回路の制御端又は前記第２発光制御回路の制御端に印加するとともに、前記リセット電圧を前記駆動回路の制御端及び前記発光素子の第１端に印加し、
    前記データ書き込み・補償段階では、前記走査信号及び前記データ信号を入力して前記データ書き込み回路、前記駆動回路及び前記補償回路をターンオンして、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路を補償し、
    前記プリ発光段階では、前記発光制御切替信号及び前記第１発光制御信号を入力して前記第１発光制御信号を前記第１発光制御回路の制御端又は前記第２発光制御回路の制御端に印加し、ここで、前記第１発光制御信号が前記第１発光制御回路の制御端に印加されるとき、前記第１発光制御回路が前記第１電圧を前記駆動回路の第１端に印加し、
    前記発光段階では、前記発光制御切替信号、前記第１発光制御信号及び前記第２発光制御信号を入力して前記第１発光制御回路、前記第２発光制御回路及び前記駆動回路をターンオンし、前記第２発光制御回路が前記駆動電流を前記発光素子に印加してそれを発光させる、
    駆動方法。
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