JP2021174832A - Semiconductor device, electronic equipment, and method for manufacturing semiconductor device - Google Patents

Semiconductor device, electronic equipment, and method for manufacturing semiconductor device Download PDF

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JP2021174832A JP2020076263A JP2020076263A JP2021174832A JP 2021174832 A JP2021174832 A JP 2021174832A JP 2020076263 A JP2020076263 A JP 2020076263A JP 2020076263 A JP2020076263 A JP 2020076263A JP 2021174832 A JP2021174832 A JP 2021174832A
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剛 高橋
Takeshi Takahashi
研一 河口
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Abstract

To provide a semiconductor device, an electronic equipment, and a method for manufacturing a semiconductor device capable of increasing pressure resistance.SOLUTION: A semiconductor device 30 comprises a substrate 10, a columnar semiconductor portion 16 formed above the substrate 10, a carrier supply layer 18 of impurity-doped semiconductor formed in contact with a side surface 16s of the semiconductor portion 16, a first electrode 24 that is ohmic connected to an upper end 16y of the semiconductor portion 16 and covers the carrier supply layer 18 around the upper end 16y, and a second electrode 21 electrically connected to the lower end of the semiconductor section.SELECTED DRAWING: Figure 10

Description

本発明は、半導体装置、電子装置、及び半導体装置の製造方法に関する。 The present invention relates to semiconductor devices, electronic devices, and methods for manufacturing semiconductor devices.

交流電流を整流するダイオードとしてショットキーダイオードやバックワードダイオードがある。このうち、ショットキーダイオードは、半導体と金属との界面のショットキー接合を利用して整流を行う素子である。そのショットキーダイオードは構造が簡単なため広く普及しているが、順方向の電圧を印加したときに電流が流れ始めるオン電圧が高く、微弱な電流を整流するのが難しい。 Schottky diodes and backward diodes are examples of diodes that rectify alternating current. Of these, the Schottky diode is an element that performs rectification by utilizing the Schottky junction at the interface between the semiconductor and the metal. The Schottky diode is widely used because of its simple structure, but it is difficult to rectify a weak current because the on-voltage at which a current starts to flow when a forward voltage is applied is high.

一方、バックワードダイオードは、p型半導体とn型半導体との間をトンネル現象で流れるキャリアを利用したダイオードである。この原理によれば、オン電圧を僅かに印加しただけでもトンネル電流が流れるため、微弱な電流を整流することが可能となる。但し、バックワードダイオードは、ブレークダウン電圧が小さく耐圧が低いという欠点を有する。 On the other hand, a backward diode is a diode that utilizes a carrier that flows between a p-type semiconductor and an n-type semiconductor by a tunnel phenomenon. According to this principle, since the tunnel current flows even if a small amount of on-voltage is applied, it is possible to rectify a weak current. However, the backward diode has a drawback that the breakdown voltage is small and the withstand voltage is low.

特開２０１０−２５１６８９号公報JP-A-2010-251689 特開２０１４−９０１５９号公報Japanese Unexamined Patent Publication No. 2014-090159 特開２００８−１６６６４０号公報Japanese Unexamined Patent Publication No. 2008-166640

開示の技術は、上記に鑑みてなされたものであって、耐圧を高めることが可能な半導体装置、電子装置、及び半導体装置の製造方法を提供することを目的とする。 The disclosed technique has been made in view of the above, and an object of the present invention is to provide a semiconductor device, an electronic device, and a method for manufacturing the semiconductor device capable of increasing the withstand voltage.

以下の開示の一観点によれば、基板と、前記基板の上方に形成された柱状の半導体部と、前記半導体部の側面に接して形成され、不純物がドープされた半導体のキャリア供給層と、前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極と、前記半導体部の下端と電気的に接続された第２の電極とを有する半導体装置が提供される。 According to one aspect of the following disclosure, the substrate, the columnar semiconductor portion formed above the substrate, the carrier supply layer of the semiconductor formed in contact with the side surface of the semiconductor portion and doped with impurities, and the carrier supply layer of the semiconductor. Provided is a semiconductor device having a first electrode that is ohmically connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end, and a second electrode that is electrically connected to the lower end of the semiconductor portion. Will be done.

本発明によれば、耐圧を高めることが可能となる。 According to the present invention, the withstand voltage can be increased.

図１は、ショットキーダイオードの電流電圧特性を示す図である。FIG. 1 is a diagram showing a current-voltage characteristic of a Schottky diode. 図２（ａ）〜（ｄ）は、バックワードダイオードのエネルギバンド図である。2 (a) to 2 (d) are energy band diagrams of the backward diode. 図３は、バックワードダイオードの電流電圧特性を示す図である。FIG. 3 is a diagram showing the current-voltage characteristics of the backward diode. 図４（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。4 (a) to 4 (c) are cross-sectional views (No. 1) of the semiconductor device according to the first embodiment during manufacturing. 図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。5 (a) and 5 (b) are cross-sectional views (No. 2) of the semiconductor device according to the first embodiment during manufacturing. 図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。6 (a) and 6 (b) are cross-sectional views (No. 3) of the semiconductor device according to the first embodiment during manufacturing. 図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。7 (a) and 7 (b) are cross-sectional views (No. 4) of the semiconductor device according to the first embodiment during manufacturing. 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。8 (a) and 8 (b) are cross-sectional views (No. 5) of the semiconductor device according to the first embodiment during manufacturing. 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。9 (a) and 9 (b) are cross-sectional views (No. 6) of the semiconductor device according to the first embodiment during manufacturing. 図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。FIG. 10 is a cross-sectional view (No. 7) of the semiconductor device according to the first embodiment during manufacturing. 図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。11 (a) and 11 (b) are plan views (No. 1) of the semiconductor device according to the first embodiment during manufacturing. 図１２は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。FIG. 12 is a plan view (No. 2) of the semiconductor device according to the first embodiment during manufacturing. 図１３（ａ）は、第１の電極と第２の電極との間に電位差がないときの第１実施形態に係る半導体装置の拡大断面図であり、図１３（ｂ）は、図１３（ａ）のI-I線に沿ったエネルギバンド図である。13 (a) is an enlarged cross-sectional view of the semiconductor device according to the first embodiment when there is no potential difference between the first electrode and the second electrode, and FIG. 13 (b) is FIG. 13 (b). It is an energy band diagram along line II of a). 図１４（ａ）は、順方向の電圧を印加したときの第１実施形態に係る半導体装置の拡大断面図であり、図１４（ｂ）は、逆方向の電圧を印加したときの第１実施形態に係る半導体装置の拡大断面図である。FIG. 14A is an enlarged cross-sectional view of the semiconductor device according to the first embodiment when a voltage in the forward direction is applied, and FIG. 14B is a first embodiment when a voltage in the reverse direction is applied. It is an enlarged sectional view of the semiconductor device which concerns on a form. 図１５は、図１４（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の第１実施形態に係る半導体装置の拡大断面図である。FIG. 15 is an enlarged cross-sectional view of the semiconductor device according to the first embodiment when the voltage in the opposite direction is further increased as compared with the case of FIG. 14B. 図１６は、第１実施形態に係る半導体装置の電流電圧特性を示す図である。FIG. 16 is a diagram showing current-voltage characteristics of the semiconductor device according to the first embodiment. 図１７は、シミュレーションに使用した計算モデルの模式図である。FIG. 17 is a schematic diagram of the calculation model used in the simulation. 図１８（ａ）、（ｂ）は、計算モデルの電流電圧特性の調査結果を示す図（その１）である。18 (a) and 18 (b) are diagrams (No. 1) showing the results of investigation of the current-voltage characteristics of the calculation model. 図１９（ａ）、（ｂ）は、計算モデルの電流電圧特性の調査結果を示す図（その２）である。19 (a) and 19 (b) are diagrams (No. 2) showing the results of investigation of the current-voltage characteristics of the calculation model. 図２０（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。20 (a) and 20 (b) are cross-sectional views (No. 1) of the semiconductor device according to the second embodiment during manufacturing. 図２１（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。21 (a) and 21 (b) are cross-sectional views (No. 2) of the semiconductor device according to the second embodiment during manufacturing. 図２２（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。22 (a) and 22 (b) are cross-sectional views (No. 3) of the semiconductor device according to the second embodiment during manufacturing. 図２３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。23 (a) and 23 (b) are cross-sectional views (No. 4) of the semiconductor device according to the second embodiment during manufacturing. 図２４（ａ）は、第１の電極と第２の電極との間に電位差がないときの第２実施形態に係る半導体装置の拡大断面図であり、図２４（ｂ）は、図２４（ａ）のII-II線に沿ったエネルギバンド図である。FIG. 24A is an enlarged cross-sectional view of the semiconductor device according to the second embodiment when there is no potential difference between the first electrode and the second electrode, and FIG. 24B is FIG. 24 (b). It is an energy band diagram along the line II-II of a). 図２５（ａ）は、順方向の電圧を印加したときの第２実施形態に係る半導体装置の拡大断面図であり、図２５（ｂ）は、逆方向の電圧を印加したときの第２実施形態に係る半導体装置の拡大断面図である。FIG. 25 (a) is an enlarged cross-sectional view of the semiconductor device according to the second embodiment when a voltage in the forward direction is applied, and FIG. 25 (b) is a second embodiment when a voltage in the reverse direction is applied. It is an enlarged sectional view of the semiconductor device which concerns on a form. 図２６は、図２５（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の第２実施形態に係る半導体装置の拡大断面図である。FIG. 26 is an enlarged cross-sectional view of the semiconductor device according to the second embodiment when the voltage in the opposite direction is further increased as compared with the case of FIG. 25 (b). 図２７は、第２実施形態に係る半導体装置の電流電圧特性を示す図である。FIG. 27 is a diagram showing the current-voltage characteristics of the semiconductor device according to the second embodiment. 図２８（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。28 (a) and 28 (b) are cross-sectional views (No. 1) of the semiconductor device according to the third embodiment during manufacturing. 図２９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。29 (a) and 29 (b) are cross-sectional views (No. 2) of the semiconductor device according to the third embodiment during manufacturing. 図３０（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。30 (a) and 30 (b) are cross-sectional views (No. 3) of the semiconductor device according to the third embodiment during manufacturing. 図３１（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。31 (a) and 31 (b) are cross-sectional views (No. 4) of the semiconductor device according to the third embodiment during manufacturing. 図３２は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。FIG. 32 is a cross-sectional view (No. 5) of the semiconductor device according to the third embodiment during manufacturing. 図３３（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の平面図である。33 (a) and 33 (b) are plan views in the middle of manufacturing the semiconductor device according to the third embodiment. 図３４（ａ）は、第１の電極と第２の電極との間に電位差がないときの第３実施形態に係る半導体装置の拡大断面図であり、図３４（ｂ）は、図３４（ａ）のIII-III線に沿ったエネルギバンド図である。FIG. 34 (a) is an enlarged cross-sectional view of the semiconductor device according to the third embodiment when there is no potential difference between the first electrode and the second electrode, and FIG. 34 (b) is FIG. 34 (b). It is an energy band diagram along the line III-III of a). 図３５（ａ）は、順方向の電圧を印加したときの第３実施形態に係る半導体装置の拡大断面図であり、図３５（ｂ）は、逆方向の電圧を印加したときの第３実施形態に係る半導体装置の拡大断面図である。FIG. 35 (a) is an enlarged cross-sectional view of the semiconductor device according to the third embodiment when a voltage in the forward direction is applied, and FIG. 35 (b) is a third embodiment when a voltage in the reverse direction is applied. It is an enlarged sectional view of the semiconductor device which concerns on a form. 図３６は、図３５（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の第３実施形態に係る半導体装置の拡大断面図である。FIG. 36 is an enlarged cross-sectional view of the semiconductor device according to the third embodiment when the voltage in the opposite direction is further increased as compared with the case of FIG. 35 (b). 図３７は、第３実施形態に係る半導体装置の電流電圧特性を示す図である。FIG. 37 is a diagram showing the current-voltage characteristics of the semiconductor device according to the third embodiment. 図３８（ａ）、（ｂ）は、第４実施形態に係る半導体装置の製造途中の断面図（その１）である。38 (a) and 38 (b) are cross-sectional views (No. 1) of the semiconductor device according to the fourth embodiment during manufacturing. 図３９（ａ）、（ｂ）は、第４実施形態に係る半導体装置の製造途中の断面図（その２）である。39 (a) and 39 (b) are cross-sectional views (No. 2) of the semiconductor device according to the fourth embodiment during manufacturing. 図４０（ａ）は、第１の電極と第２の電極との間に電位差がないときの第４実施形態に係る半導体装置の拡大断面図であり、図４０（ｂ）は、図４０（ａ）のIV-IV線に沿ったエネルギバンド図である。FIG. 40A is an enlarged cross-sectional view of the semiconductor device according to the fourth embodiment when there is no potential difference between the first electrode and the second electrode, and FIG. 40B is FIG. 40 (b). It is an energy band diagram along the IV-IV line of a). 図４１（ａ）は、順方向の電圧を印加したときの第４実施形態に係る半導体装置の拡大断面図であり、図４１（ｂ）は、逆方向の電圧を印加したときの第４実施形態に係る半導体装置の拡大断面図である。FIG. 41 (a) is an enlarged cross-sectional view of the semiconductor device according to the fourth embodiment when a voltage in the forward direction is applied, and FIG. 41 (b) is a fourth embodiment when a voltage in the reverse direction is applied. It is an enlarged sectional view of the semiconductor device which concerns on a form. 図４２は、図４１（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の第４実施形態に係る半導体装置の拡大断面図である。FIG. 42 is an enlarged cross-sectional view of the semiconductor device according to the fourth embodiment when the voltage in the opposite direction is further increased as compared with the case of FIG. 41 (b). 図４３は、第４実施形態に係る半導体装置の電流電圧特性を示す図である。FIG. 43 is a diagram showing the current-voltage characteristics of the semiconductor device according to the fourth embodiment. 図４４（ａ）、（ｂ）は、第５実施形態に係るフィン状の半導体部の製造途中の断面図である。44 (a) and 44 (b) are cross-sectional views of the fin-shaped semiconductor portion according to the fifth embodiment during manufacturing. 図４５（ａ）、（ｂ）は、第５実施形態に係るフィン状の半導体部の製造途中の平面図である。45 (a) and 45 (b) are plan views during manufacturing of the fin-shaped semiconductor portion according to the fifth embodiment. 図４６は、第５実施形態に係るフィン状の半導体部の斜視図である。FIG. 46 is a perspective view of the fin-shaped semiconductor portion according to the fifth embodiment. 図４７は、第５実施形態に係る半導体部を形成した後に、第１実施形態の図６（ｂ）〜図１０の工程を行うことにより製造した半導体装置の断面図である。FIG. 47 is a cross-sectional view of a semiconductor device manufactured by performing the steps of FIGS. 6 (b) to 10 of the first embodiment after forming the semiconductor portion according to the fifth embodiment. 図４８は、第５実施形態に係る半導体部を形成した後に、第３実施形態の図２８（ａ）〜図３２の工程を行うことにより製造した半導体装置の断面図である。FIG. 48 is a cross-sectional view of a semiconductor device manufactured by performing the steps of FIGS. 28 (a) to 32 of the third embodiment after forming the semiconductor portion according to the fifth embodiment. 図４９は、第６実施形態に係る電子装置の構成図である。FIG. 49 is a configuration diagram of an electronic device according to a sixth embodiment. 図５０は、第６実施形態の別の例に係る電子装置の構成図である。FIG. 50 is a configuration diagram of an electronic device according to another example of the sixth embodiment.

本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。 Prior to the description of the present embodiment, the matters examined by the inventor of the present application will be described.

前述のように、交流電流を整流するダイオードとしては、ショットキーダイオードとバックワードダイオードがある。これらのダイオードについて以下に説明する。
図１は、ショットキーダイオードの電流電圧特性を示す図である。 As described above, Schottky diodes and backward diodes are examples of diodes that rectify alternating current. These diodes will be described below.
FIG. 1 is a diagram showing a current-voltage characteristic of a Schottky diode.

図１に示すように、ショットキーダイオードにおいては、順方向に電圧を僅かに印加しただけでは電流は流れず、オン電圧Von以上の電圧を印加しないと電流は流れない。そのため、ショットキーダイオードを用いて微弱な電波を検波するのは難しい。 As shown in FIG. 1, in a Schottky diode, a current does not flow even if a slight voltage is applied in the forward direction, and a current does not flow unless a voltage equal to or higher than the on voltage V on is applied. Therefore, it is difficult to detect weak radio waves using a Schottky diode.

一方、バックワードダイオードは、以下のようにショットキーダイオードと比較してオン電圧Vonを小さくすることができる。 On the other hand, the backward diode can reduce the on-voltage V on as compared with the Schottky diode as follows.

図２（ａ）〜（ｄ）は、バックワードダイオード１のエネルギバンド図である。この例では、p型半導体層２としてGaAsSb層を形成し、そのp型半導体層２に接するn型半導体層３としてInGaAs層を形成した場合を想定する。 2 (a) to 2 (d) are energy band diagrams of the backward diode 1. In this example, it is assumed that the GaAsSb layer is formed as the p-type semiconductor layer 2 and the InGaAs layer is formed as the n-type semiconductor layer 3 in contact with the p-type semiconductor layer 2.

図２（ａ）は、電圧を印加していない状態でのバンド構造を示す図である。この状態では、p型半導体層２とn型半導体層３の各々のフェルミ準位Efがほぼ一致している。また、p型半導体層２の価電子帯の上端Evとn型半導体層３の伝導帯の下端Ecとのエネルギ差は僅かであるため、p型半導体層２の価電子帯からn型半導体層３の伝導帯に遷移する電子は殆どなく、この状態では電流は殆ど流れない。 FIG. 2A is a diagram showing a band structure in a state where no voltage is applied. In this state, the Fermi levels Ef of the p-type semiconductor layer 2 and the n-type semiconductor layer 3 are substantially the same. Further, since the energy difference between the upper end Ev of the valence band of the p-type semiconductor layer 2 and the lower end Ec of the conduction band of the n-type semiconductor layer 3 is small, the valence band of the p-type semiconductor layer 2 to the n-type semiconductor layer There are almost no electrons transitioning to the conduction band of 3, and in this state almost no current flows.

一方、図２（ｂ）は、逆方向の電圧を印加したときのバンド構造を示す図である。なお、バックワードダイオードにおいては、n型半導体層３の電位がp型半導体層２の電位よりも高くなる電圧を順方向の電圧と呼び、n型半導体層３とp型半導体層２の各々の電位差がこれとは逆になる電圧を逆方向の電圧と呼ぶ。 On the other hand, FIG. 2B is a diagram showing a band structure when a voltage in the opposite direction is applied. In the backward diode, a voltage at which the potential of the n-type semiconductor layer 3 is higher than the potential of the p-type semiconductor layer 2 is called a forward voltage, and each of the n-type semiconductor layer 3 and the p-type semiconductor layer 2 is called a forward voltage. The voltage at which the potential difference is opposite to this is called the voltage in the opposite direction.

このように逆方向の電圧を印加した状態では、図２（ａ）の場合と比較して、p型半導体層２の価電子帯の上端Evとn型半導体層３の伝導帯の下端Ecとのエネルギ差が大きくなる。よって、p型半導体層２の価電子帯の上端Evからn型半導体層３の伝導帯の下端Ecに流れるトンネル電流が多くなり、バックワードダイオード１がオン状態となる。 In the state where the voltage in the opposite direction is applied in this way, the upper end Ev of the valence band of the p-type semiconductor layer 2 and the lower end Ec of the conduction band of the n-type semiconductor layer 3 are compared with the case of FIG. Energy difference becomes large. Therefore, the tunnel current flowing from the upper end Ev of the valence band of the p-type semiconductor layer 2 to the lower end Ec of the conduction band of the n-type semiconductor layer 3 increases, and the backward diode 1 is turned on.

また、図２（ｃ）は、順方向の電圧を印加したときのバンド構造を示す図である。この状態では、n型半導体層３の伝導帯の下端Ecが、p型半導体層２の禁制帯に位置する。そのため、n型半導体層３からp型半導体層２に向かって電子が流れることができず、バックワードダイオード１がオフ状態となる。 Further, FIG. 2C is a diagram showing a band structure when a voltage in the forward direction is applied. In this state, the lower end Ec of the conduction band of the n-type semiconductor layer 3 is located in the forbidden band of the p-type semiconductor layer 2. Therefore, electrons cannot flow from the n-type semiconductor layer 3 to the p-type semiconductor layer 2, and the backward diode 1 is turned off.

図２（ｄ）は、図２（ｃ）の場合よりも順方向の電圧を高めた場合のバンド構造を示す図である。このように電圧を高めると、n型半導体層３の伝導帯にある電子が、p型半導体層２とn型半導体層３の各々の伝導帯の下端Ecのエネルギ差を乗り越えてしまう。そのため、ブレークダウンによってバックワードダイオード１に急激に電流が流れるようになる。 FIG. 2D is a diagram showing a band structure when the voltage in the forward direction is increased as compared with the case of FIG. 2C. When the voltage is increased in this way, the electrons in the conduction band of the n-type semiconductor layer 3 overcome the energy difference at the lower end Ec of each conduction band of the p-type semiconductor layer 2 and the n-type semiconductor layer 3. Therefore, the breakdown causes a sudden current to flow in the backward diode 1.

図３は、このバックワードダイオード１の電流電圧特性を示す図である。
なお、図３の電圧は、n型半導体層３の電位がp型半導体層２の電位よりも低い場合を正とし、n型半導体層３の電位がp型半導体層２の電位よりも高い場合を負としている。 FIG. 3 is a diagram showing the current-voltage characteristics of the backward diode 1.
The voltage in FIG. 3 is positive when the potential of the n-type semiconductor layer 3 is lower than the potential of the p-type semiconductor layer 2, and when the potential of the n-type semiconductor layer 3 is higher than the potential of the p-type semiconductor layer 2. Is negative.

また、図２の区間Ａ〜Ｄは、図２（ａ）〜（ｄ）のそれぞれの状態に対応した領域である。区間Ａに示すように、バックワードダイオード１は、逆方向の電圧を印加するとすぐさま電流が流れるため、オン電圧が略ゼロに等しいという利点を有する。 Further, the sections A to D in FIG. 2 are regions corresponding to the respective states of FIGS. 2A to 2D. As shown in section A, the backward diode 1 has an advantage that the on-voltage is substantially equal to zero because a current flows immediately when a voltage in the opposite direction is applied.

しかし、区間Ｄに示すように、バックワードダイオード１は、ショットキーダイオードと比較して小さな電圧でもブレークダウンを起こしてしまい、耐圧が低いという問題がある。
以下に、耐圧を高めることが可能な各実施形態について説明する。 However, as shown in the section D, the backward diode 1 has a problem that the withstand voltage is low because the backward diode 1 causes breakdown even at a small voltage as compared with the Schottky diode.
Hereinafter, each embodiment capable of increasing the withstand voltage will be described.

（第１実施形態）
本実施形態に係る半導体装置についてその製造工程を追いながら説明する。
図４〜図１０は、本実施形態に係る半導体装置の製造途中の断面図であり、図１１〜図１２はその平面図である。この半導体装置はダイオードであって、以下のように製造される。 (First Embodiment)
The semiconductor device according to this embodiment will be described while following the manufacturing process.
4 to 10 are cross-sectional views during manufacturing of the semiconductor device according to the present embodiment, and FIGS. 11 to 12 are plan views thereof. This semiconductor device is a diode and is manufactured as follows.

まず、図４（ａ）に示すように、基板１０として半絶縁性のGaAs基板を用意し、その基板１０の(111)B面の上にMOVPE(Metal Organic Vapor Phase Epitaxy)法により下地半導体層１１としてn型のGaAs層を２００nm程度の厚さに形成する。下地半導体層１１を形成する成長ガスは特に限定されないが、例えばトリエチルガリウム（(C2H5)3Ga）とアルシン（AsH3）との混合ガスを成長ガスとして使用し得る。そして、その成長ガスにシラン（SiH4）を添加することにより、n型不純物であるシリコンが５×１０１８cm-3〜１×１０１９cm-3程度の濃度でドープされたn型の下地半導体層１１を形成し得る。 First, as shown in FIG. 4A, a semi-insulating GaAs substrate is prepared as the substrate 10, and a base semiconductor layer is placed on the (111) B surface of the substrate 10 by the MOVPE (Metal Organic Vapor Phase Epitaxy) method. As No. 11, an n-type GaAs layer is formed to a thickness of about 200 nm. The growth gas forming the underlying semiconductor layer 11 is not particularly limited, and for example , a mixed gas of triethyl gallium ((C 2 H 5 ) 3 Ga) and arsine (As H 3 ) can be used as the growth gas. Then, by adding silane (SiH 4 ) to the growth gas, an n-type substrate in which silicon, which is an n-type impurity, is doped at a concentration of about 5 × 10 18 cm -3 to 1 × 10 19 cm -3. The semiconductor layer 11 can be formed.

次いで、図４（ｂ）に示すように、下地半導体層１１の上に窒化シリコン層を５０nm程度の厚さに形成し、その窒化シリコン層を下地絶縁層１２とする。なお、窒化シリコン層に代えて酸化シリコン層を下地絶縁層１２として形成してもよい。 Next, as shown in FIG. 4B, a silicon nitride layer is formed on the underlying semiconductor layer 11 to a thickness of about 50 nm, and the silicon nitride layer is used as the underlying insulating layer 12. The silicon oxide layer may be formed as the base insulating layer 12 instead of the silicon nitride layer.

次に、図４（ｃ）に示すように、下地絶縁層１２の全面にフォトレジストを塗布し、それを電子ビーム露光装置で露光した後に現像することにより、孔１３ａを備えた第１のレジスト層１３を形成する。そして、孔１３ａを通じて下地絶縁層１２をドライエッチングし、直径が４０nm〜１００nm程度の第１の開口１２ａを形成する。そのドライエッチングで使用するガスとしては、例えばCF4ガス等のフッ素系のガスがある。 Next, as shown in FIG. 4C, a photoresist is applied to the entire surface of the base insulating layer 12, exposed to an electron beam exposure apparatus, and then developed to develop a first resist having holes 13a. The layer 13 is formed. Then, the base insulating layer 12 is dry-etched through the holes 13a to form a first opening 12a having a diameter of about 40 nm to 100 nm. As the gas used in the dry etching, there is a fluorine-based gas such as CF 4 gas.

続いて、図５（ａ）に示すように、第１の開口１２ａ内に露出する下地半導体層１１の上に蒸着法で第１の金属層１５として金層を３０nm程度の厚さに形成する。なお、その第１の金属層１５は第１のレジスト層１３の上面にも形成される。 Subsequently, as shown in FIG. 5A, a gold layer is formed as a first metal layer 15 on the underlying semiconductor layer 11 exposed in the first opening 12a by a vapor deposition method to a thickness of about 30 nm. .. The first metal layer 15 is also formed on the upper surface of the first resist layer 13.

そして、図５（ｂ）に示すように、有機溶剤で第１のレジスト層１３を除去することにより、第１の開口１２ａのみに第１の金属層１５を残す。このように第１のレジスト層１３を除去することにより第１の金属層１５をパターニングする方法はリフトオフ法とも呼ばれる。 Then, as shown in FIG. 5B, the first metal layer 15 is left only in the first opening 12a by removing the first resist layer 13 with an organic solvent. The method of patterning the first metal layer 15 by removing the first resist layer 13 in this way is also called a lift-off method.

図１１（ａ）は、本工程を終了後の平面図である。
図１１（ａ）に示すように、第１の開口１２ａは平面視で円形であり、その内部に第１の金属層１５が平面視で円形の島状に残存する。
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。 FIG. 11A is a plan view after the main step is completed.
As shown in FIG. 11A, the first opening 12a is circular in a plan view, and the first metal layer 15 remains in a circular island shape in a plan view.
Next, the process of obtaining the cross-sectional structure shown in FIG. 6A will be described.

まず、不図示のMOCVD(Metal Organic Chemical Vapor Deposition)用のチャンバ内に基板１０を入れて、そのチャンバ内で基板１０を４００℃〜５００℃程度の温度に加熱する。これにより、第１の金属層１５の金と下地半導体層１１のガリウムとの共晶反応によって金の融点が低下し、第１の金属層１５が溶融した状態となる。そして、この状態でチャンバ内にトリメチルインジウム(TMIn)とアルシンとを混合してなる成長ガスを供給し、チャンバ内の圧力を０．１kPa〜１０kPa程度に維持する。 First, the substrate 10 is placed in a chamber for MOCVD (Metal Organic Chemical Vapor Deposition) (not shown), and the substrate 10 is heated to a temperature of about 400 ° C. to 500 ° C. in the chamber. As a result, the melting point of gold is lowered by the eutectic reaction between the gold of the first metal layer 15 and the gallium of the underlying semiconductor layer 11, and the first metal layer 15 is in a molten state. Then, in this state, a growth gas obtained by mixing trimethylindium (TMIn) and arsine is supplied into the chamber, and the pressure in the chamber is maintained at about 0.1 kPa to 10 kPa.

これにより、溶融した第１の金属層１５を介して下地半導体層１１が成長ガスに曝されるようになり、下地半導体層１１の上に不純物を含まないi型のInAsの柱状の半導体部１６が基板１０の上方に向かって成長する。このとき、溶融した第１の金属層１５は、半導体部１６が成長するのを助長する触媒として機能し、半導体部１６が成長した後も当該半導体部１６の上面１６ａに残存する。 As a result, the underlying semiconductor layer 11 is exposed to the growth gas via the molten first metal layer 15, and the i-type InAs columnar semiconductor portion 16 containing no impurities on the underlying semiconductor layer 11 Grow upward on the substrate 10. At this time, the melted first metal layer 15 functions as a catalyst for promoting the growth of the semiconductor portion 16, and remains on the upper surface 16a of the semiconductor portion 16 even after the semiconductor portion 16 has grown.

半導体部１６の長さは特に限定されないが、本実施形態では１μm〜２μm程度の長さに半導体部１６を形成する。また、半導体部１６の直径は第１の開口１２ａの直径と同程度であり、例えば４０nm〜１００nm程度である。このように直径がナノオーダの柱状の半導体部１６はナノワイヤとも呼ばれる。 The length of the semiconductor portion 16 is not particularly limited, but in the present embodiment, the semiconductor portion 16 is formed to a length of about 1 μm to 2 μm. The diameter of the semiconductor portion 16 is about the same as the diameter of the first opening 12a, for example, about 40 nm to 100 nm. The columnar semiconductor portion 16 having a diameter of nanoorders is also called a nanowire.

また、この例ではInAsの半導体部１６を形成したが、上記の成長ガスにトリエチルガリウム(TEGa)を添加することによりInGaAsの半導体部１６を形成してもよい。 Further, although the semiconductor portion 16 of InAs was formed in this example, the semiconductor portion 16 of InGaAs may be formed by adding triethyl gallium (TEGa) to the above-mentioned growth gas.

更に、InAsのナノワイヤに代えて、InGaNやInN又はシリコンのナノワイヤを半導体部１６として形成してもよい。InGaNのナノワイヤは、トリメチルインジウム、トリメチルガリウム、及びアンモニア(NH3)の混合ガスを成長ガスとして使用し、基板温度を７００℃〜９００℃、チャンバ内の圧力を０．１kPa〜１０kPaとする条件でMOCVD法で形成できる。また、シリコンのナノワイヤは、シランを成長ガスとするCVD法において、基板温度を３００℃〜４５０℃、チャンバ内の圧力を０．１kPa〜１０kPaとする条件で形成できる。 Further, instead of the InAs nanowires, InGaN, InN or silicon nanowires may be formed as the semiconductor portion 16. InGaN nanowires use a mixed gas of trimethylindium, trimethylgallium, and ammonia (NH 3 ) as a growth gas, with a substrate temperature of 700 ° C to 900 ° C and a chamber pressure of 0.1 kPa to 10 kPa. It can be formed by the MOCVD method. Further, silicon nanowires can be formed under the conditions that the substrate temperature is 300 ° C. to 450 ° C. and the pressure in the chamber is 0.1 kPa to 10 kPa in the CVD method using silane as a growth gas.

次に、図６（ｂ）に示すように、上記のチャンバを引き続き用いながら、柱状の半導体部１６の側面１６ｓにMOCVD法でn型のInAlAs層を４０nm〜１００nm程度の厚さに形成し、そのInAlAs層をキャリア供給層１８とする。キャリア供給層１８の成長条件は特に限定されない。ここでは、基板温度を４００℃〜５００℃とし、かつチャンバ内の圧力を０．１kPa〜１０kPa程度とする成長条件を採用する。また、キャリア供給層１８の成長ガスとしては、トリメチルインジウム、トリエチルアルミニウム(TEAl)、及びアルシンの混合ガスがある。更に、その混合ガスにシランを添加することにより、下地半導体層１１と同じ導電型の不純物であるn型不純物としてシリコンを５×１０１８cm-3〜１×１０１９cm-3程度の濃度にキャリア供給層１８にドープする。 Next, as shown in FIG. 6B, while continuing to use the above chamber, an n-type InAlAs layer was formed on the side surface 16s of the columnar semiconductor portion 16 by the MOCVD method to a thickness of about 40 nm to 100 nm. The InAlAs layer is designated as a carrier supply layer 18. The growth conditions of the carrier supply layer 18 are not particularly limited. Here, growth conditions are adopted in which the substrate temperature is 400 ° C. to 500 ° C. and the pressure in the chamber is about 0.1 kPa to 10 kPa. The growth gas of the carrier supply layer 18 includes a mixed gas of trimethylindium, triethylaluminum (TEAl), and arsine. Further, by adding silane to the mixed gas, silicon is added to the concentration of 5 × 10 18 cm -3 to 1 × 10 19 cm -3 as an n-type impurity which is the same conductive type impurity as the underlying semiconductor layer 11. Dope the carrier supply layer 18.

なお、半導体部１６としてInGaNのナノワイヤを形成した場合は、キャリア供給層１８としてn型のGaN層を形成してもよい。そのGaN層は、トリメチルガリウムとアンモニアとを混合した成長ガスに、n型の不純物であるシリコンの原料ガスとしてシランを添加したガスを使用してMOCVD法で形成できる。また、GaN層の成長条件も特に限定されず、例えば基板温度を７００℃〜９００℃、チャンバ内の圧力を０．１kPa〜１０kPaとする条件でGaN層を形成し得る。 When InGaN nanowires are formed as the semiconductor portion 16, an n-type GaN layer may be formed as the carrier supply layer 18. The GaN layer can be formed by the MOCVD method using a growth gas obtained by mixing trimethylgallium and ammonia with silane added as a raw material gas for silicon, which is an n-type impurity. Further, the growth conditions of the GaN layer are not particularly limited, and for example, the GaN layer can be formed under the conditions that the substrate temperature is 700 ° C. to 900 ° C. and the pressure in the chamber is 0.1 kPa to 10 kPa.

更に、半導体部１６としてシリコンのナノワイヤを形成した場合には、キャリア供給層１８としてSiGe層を形成してもよい。そのSiGe層は、ゲルマン（GeH4）とシランとの混合ガスを使用するCVD法において、基板温度を７００℃〜９００℃、チャンバ内の圧力を０．１kPa〜１０kPaとする条件で形成し得る。 Further, when silicon nanowires are formed as the semiconductor portion 16, a SiGe layer may be formed as the carrier supply layer 18. The SiGe layer can be formed under the conditions that the substrate temperature is 700 ° C. to 900 ° C. and the pressure in the chamber is 0.1 kPa to 10 kPa in the CVD method using a mixed gas of Germanium (GeH 4) and silane.

図１１（ｂ）は、本工程を終了後の平面図である。
なお、図１１（ｂ）では第１の金属層１５を省略してある。図１１（ｂ）に示すように、キャリア供給層１８は、平面視で半導体部１６の側面１６ｓの全てを覆うように形成されており、その外形は半導体部１６と同心をなす円形又は多角形状である。 FIG. 11B is a plan view after the completion of this step.
In FIG. 11B, the first metal layer 15 is omitted. As shown in FIG. 11B, the carrier supply layer 18 is formed so as to cover all the side surfaces 16s of the semiconductor portion 16 in a plan view, and its outer shape is a circular or polygonal shape concentric with the semiconductor portion 16. Is.

続いて、図７（ａ）に示すように、下地絶縁層１２と半導体部１６とを覆うようにフォトレジストを塗布し、それをフォトリソグラフィで露光した後に現像することにより、孔２０ａを備えた第２のレジスト層２０を形成する。 Subsequently, as shown in FIG. 7A, a photoresist is applied so as to cover the base insulating layer 12 and the semiconductor portion 16, and the photoresist is exposed by photolithography and then developed to provide holes 20a. The second resist layer 20 is formed.

そして、CF4ガス等のフッ素系のガスをエッチングガスとして使用しながら、孔２０ａを通じて下地絶縁層１２をドライエッチングすることにより、半導体部１６から間隔をおいた部分の下地絶縁層１２に第２の開口１２ｂを形成する。 Then, while using a fluorine-based gas such as CF 4 gas as the etching gas, the base insulating layer 12 is dry-etched through the holes 20a to form a second base insulating layer 12 at a portion spaced from the semiconductor portion 16. The opening 12b of is formed.

次に、図７（ｂ）に示すように、第２の開口１２ｂ内に露出する下地半導体層１１の上に蒸着法でAuGe層を１００nm〜３００nm程度の厚さに形成し、そのAuGe層を第１の電極２１とする。 Next, as shown in FIG. 7B, an AuGe layer is formed on the underlying semiconductor layer 11 exposed in the second opening 12b by a thin-film deposition method to a thickness of about 100 nm to 300 nm, and the AuGe layer is formed. The first electrode 21 is used.

次いで、図８（ａ）に示すように、有機溶剤で第２のレジスト層２０を除去することにより、第２の開口１２ｂのみに第１の電極２１を残す。 Then, as shown in FIG. 8A, the second resist layer 20 is removed with an organic solvent to leave the first electrode 21 only in the second opening 12b.

更に、第１の電極２１に対して熱処理を行うことにより、第１の電極２１のAuGeと下地半導体層１１とのアロイを形成し、第１の電極２１と下地半導体層１１との間にオーミック接合を形成する。第１の電極２１は、下地半導体層１１を介して半導体部１６の下端１６ｘと電気的に接続される。 Further, by heat-treating the first electrode 21, an alloy is formed between AuGe of the first electrode 21 and the underlying semiconductor layer 11, and ohmic between the first electrode 21 and the underlying semiconductor layer 11. Form a joint. The first electrode 21 is electrically connected to the lower end 16x of the semiconductor portion 16 via the underlying semiconductor layer 11.

次に、図８（ｂ）に示すように、半導体部１６と第１の金属層１５が埋まる厚さに下地絶縁層１２の上に熱硬化性樹脂を塗布し、更にそれを熱硬化することにより層間絶縁層２２を形成する。その熱硬化性樹脂としては例えばBCB(Benzocyclobutene)樹脂がある。また、BCB樹脂を使用するときの熱硬化温度は例えば２５０℃程度である。なお、層間絶縁層２２は第２の絶縁層の一例である。 Next, as shown in FIG. 8 (b), a thermosetting resin is applied on the base insulating layer 12 to a thickness at which the semiconductor portion 16 and the first metal layer 15 are buried, and the thermosetting resin is further heat-cured. The interlayer insulating layer 22 is formed by the above method. Examples of the thermosetting resin include BCB (Benzocyclobutene) resin. The thermosetting temperature when BCB resin is used is, for example, about 250 ° C. The interlayer insulating layer 22 is an example of the second insulating layer.

このように塗布法で層間絶縁層２２を形成することにより、熱硬化前のBCB樹脂が下地絶縁層１２の上を流動する。これにより、層間絶縁層２２の上面が自然に平坦化するようになるため、CMP(Chemical Mechanical Polishing)法等のように層間絶縁層２２を平坦化のための工程を不要とすることができる。なお、平坦化のための工程を追加することが問題にならない場合には、CVD(Chemical Vapor Deposition)法等により酸化シリコン層を層間絶縁層２２として形成してもよい。 By forming the interlayer insulating layer 22 by the coating method in this way, the BCB resin before thermosetting flows on the underlying insulating layer 12. As a result, the upper surface of the interlayer insulating layer 22 is naturally flattened, so that a step for flattening the interlayer insulating layer 22 such as a CMP (Chemical Mechanical Polishing) method can be eliminated. If it is not a problem to add a step for flattening, the silicon oxide layer may be formed as the interlayer insulating layer 22 by a CVD (Chemical Vapor Deposition) method or the like.

しかも、BCB樹脂は、酸化シリコン層や窒化シリコン層等の無機絶縁層と比較して誘電率が低いため寄生容量を低減することもできる。 Moreover, since the BCB resin has a lower dielectric constant than the inorganic insulating layer such as the silicon oxide layer and the silicon nitride layer, the parasitic capacitance can be reduced.

続いて、図９（ａ）に示すように、層間絶縁層２２をエッチバックしてその上面２２ａから半導体部１６の上端１６ｙを突出させる。そのエッチバックは、例えばCF4やSF6等のフッ素系のガスをエッチングガスとして使用するドライエッチングにより行い得る。 Subsequently, as shown in FIG. 9A, the interlayer insulating layer 22 is etched back so that the upper end 16y of the semiconductor portion 16 protrudes from the upper surface 22a thereof. The etching back can be performed by dry etching using a fluorine-based gas such as CF 4 or SF 6 as the etching gas.

また、このようにエッチバックすることにより、第１の金属層１５と、半導体部１６の上端１６ｙの周囲のキャリア供給層１８とが層間絶縁層２２から露出するようになる。 Further, by etching back in this way, the first metal layer 15 and the carrier supply layer 18 around the upper end 16y of the semiconductor portion 16 are exposed from the interlayer insulating layer 22.

次いで、図９（ｂ）に示すように、上端１６ｙの周囲の層間絶縁層２２の上面２２ａに第２の金属層２３としてチタン層をスパッタ法で１０nm〜１００nm程度の厚さに形成し、第１の金属層１５と第２の金属層２３とを第２の電極２４とする。その第２の電極２４は、半導体部１６の上端１６ｙとその周囲のキャリア供給層１８を覆うと共に、第１の金属層１５を介して半導体部１６と電気的に接続される。また、第２の電極２４の低抵抗化を図るために、チタン層と金層とこの順に積層し、これらの積層膜を第２の電極２４としてもよい。この場合、チタン層の厚さは例えば１００nm程度であり、金層の厚さは例えば３００nm程度である。 Next, as shown in FIG. 9B, a titanium layer was formed as a second metal layer 23 on the upper surface 22a of the interlayer insulating layer 22 around the upper end 16y by a sputtering method to a thickness of about 10 nm to 100 nm. The metal layer 15 of 1 and the second metal layer 23 are used as the second electrode 24. The second electrode 24 covers the upper end 16y of the semiconductor portion 16 and the carrier supply layer 18 around the upper end 16y, and is electrically connected to the semiconductor portion 16 via the first metal layer 15. Further, in order to reduce the resistance of the second electrode 24, the titanium layer and the gold layer may be laminated in this order, and these laminated films may be used as the second electrode 24. In this case, the thickness of the titanium layer is, for example, about 100 nm, and the thickness of the gold layer is, for example, about 300 nm.

なお、上面２２ａにおいて半導体部１６から離れた部位に形成された余分な第２の金属層２３はミリング法により除去される。 The excess second metal layer 23 formed on the upper surface 22a at a portion away from the semiconductor portion 16 is removed by the milling method.

また、第２の金属層２３は、半導体部１６の上端１６ｙの周囲のキャリア供給層１８と接するように形成される。そのキャリア供給層１８の材料であるn型のInAlAsの電子親和力は、第２の金属層２３の材料であるチタンの仕事関数よりも小さい。そのため、キャリア供給層１８と第２の金属層２３との界面にはショットキー接合が形成されることになる。 Further, the second metal layer 23 is formed so as to be in contact with the carrier supply layer 18 around the upper end 16y of the semiconductor portion 16. The electron affinity of n-type InAlAs, which is the material of the carrier supply layer 18, is smaller than the work function of titanium, which is the material of the second metal layer 23. Therefore, a Schottky junction is formed at the interface between the carrier supply layer 18 and the second metal layer 23.

一方、第１の金属層１５の材料である金の仕事関数は、半導体部１６の材料であるInAsの電子親和力よりも小さい。そのため、第１の金属層１５と半導体部１６との界面にはショットキー接合は形成されず、第１の金属層１５が半導体部１６とオーミック接続される。 On the other hand, the work function of gold, which is the material of the first metal layer 15, is smaller than the electron affinity of InAs, which is the material of the semiconductor portion 16. Therefore, a Schottky junction is not formed at the interface between the first metal layer 15 and the semiconductor portion 16, and the first metal layer 15 is ohmic-connected to the semiconductor portion 16.

図１２は、本工程を終了後の半導体部１６とその周囲の平面図である。
図１２に示すように、第２の電極２４は、平面視で半導体部１６とキャリア供給層１８とを覆う大きさに形成される。 FIG. 12 is a plan view of the semiconductor portion 16 and its surroundings after the completion of this step.
As shown in FIG. 12, the second electrode 24 is formed in a size that covers the semiconductor portion 16 and the carrier supply layer 18 in a plan view.

次に、図１０に示すように、フォトリソグラフィとドライエッチングにより層間絶縁層２２をパターニングすることにより、第１の電極２１の上の層間絶縁層２２にホール２２ｂを形成する。そして、ホール２２ｂ内と層間絶縁層２２の上面２２ａにめっき法で引き出し電極２５として金層を形成する。 Next, as shown in FIG. 10, the interlayer insulating layer 22 is patterned by photolithography and dry etching to form holes 22b in the interlayer insulating layer 22 on the first electrode 21. Then, a gold layer is formed as a lead-out electrode 25 in the hole 22b and on the upper surface 22a of the interlayer insulating layer 22 by a plating method.

以上により、本実施形態に係る半導体装置３０の基本構造が完成する。その半導体装置３０においては、第１の電極２１がカソードとして機能し、かつ第２の電極２４がアノードとして機能する。そして、電子eは、第１の電極２１から第２の電極２４に向かう方向に沿って流れることになる。 As described above, the basic structure of the semiconductor device 30 according to the present embodiment is completed. In the semiconductor device 30, the first electrode 21 functions as a cathode and the second electrode 24 functions as an anode. Then, the electron e flows along the direction from the first electrode 21 to the second electrode 24.

次に、この半導体装置３０の動作原理について説明する。
図１３（ａ）は、第１の電極２１と第２の電極２４との間に電位差がないときの半導体装置３０の拡大断面図である。 Next, the operating principle of the semiconductor device 30 will be described.
FIG. 13A is an enlarged cross-sectional view of the semiconductor device 30 when there is no potential difference between the first electrode 21 and the second electrode 24.

前述のように、第１の金属層１５と半導体部１６とにはオーミック接合JOが形成され、第２の金属層２３とキャリア供給層１８との間にはショットキー接合JSが形成される。また、このように各電極２１、２４間の電位差がないときには、半導体部１６の全長にわたって電子eが誘起される。 As described above, an ohmic contact J O is formed between the first metal layer 15 and the semiconductor portion 16, and a Schottky bond J S is formed between the second metal layer 23 and the carrier supply layer 18. NS. Further, when there is no potential difference between the electrodes 21 and 24 as described above, the electron e is induced over the entire length of the semiconductor portion 16.

図１３（ｂ）は、図１３（ａ）のI-I線に沿ったエネルギバンド図である。 FIG. 13 (b) is an energy band diagram along the line I-I of FIG. 13 (a).

図１３（ｂ）においては、伝導帯の下端Ec、価電子帯の上端Ev、及びフェルミ準位Efを併記してある。また、この例では、前述のように半導体部１６の材料としてi型のInAsを使用し、キャリア供給層１８の材料としてn型のInAlAsを使用する。このような材料の組み合わせを採用すると、n型のキャリア供給層１８においてキャリアとして電子が生成され、その電子が半導体部１６に供給される。 In FIG. 13B, the lower end Ec of the conduction band, the upper end Ev of the valence band, and the Fermi level Ef are shown together. Further, in this example, as described above, i-type InAs is used as the material of the semiconductor portion 16, and n-type InAlAs is used as the material of the carrier supply layer 18. When such a combination of materials is adopted, electrons are generated as carriers in the n-type carrier supply layer 18, and the electrons are supplied to the semiconductor section 16.

更に、半導体部１６のバンドギャップがキャリア供給層１８のそれよりも小さくなるため、半導体部１６の伝導帯の下端Ecがキャリア供給層１８の伝導帯の下端Ecよりも低くなる。その結果、上記のようにしてn型のキャリア供給層１８で生成された電子が半導体部１６の表層１６ｔに放出され、当該表層１６ｔを電子が走行するようになる。 Further, since the band gap of the semiconductor portion 16 is smaller than that of the carrier supply layer 18, the lower end Ec of the conduction band of the semiconductor portion 16 is lower than the lower end Ec of the conduction band of the carrier supply layer 18. As a result, the electrons generated in the n-type carrier supply layer 18 as described above are emitted to the surface layer 16t of the semiconductor unit 16, and the electrons travel on the surface layer 16t.

図１４（ａ）は、第２の電極２４の電位を第１の電極２１の電位よりも高めることにより、各電極２１、２４間に順方向の電圧を印加したときの半導体装置３０の拡大断面図である。 FIG. 14A shows an enlarged cross section of the semiconductor device 30 when a forward voltage is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 higher than the potential of the first electrode 21. It is a figure.

この場合には、順方向の電圧で生じた電界に沿って半導体部１６の表層を電子eが流れる。また、半導体部１６と第１の金属層１５との間の接合はオーミック接合JOであってショットキー接合ではない。同様に、第１の電極２１（図１０参照）と下地半導体層１１との間の接合もオーミック接合である。よって、電子eがショットキー接合を乗り越える必要がないため、順方向の電圧を印加すると半導体部１６から第１の金属層１５にすぐさま電子eが流れるようになり、半導体部１６を電子eが流れ始めるオン電圧が極めて小さくなる。 In this case, the electrons e flow on the surface layer of the semiconductor portion 16 along the electric field generated by the forward voltage. The bonding between the semiconductor part 16 and the first metal layer 15 is not a Schottky junction with an ohmic junction J O. Similarly, the junction between the first electrode 21 (see FIG. 10) and the underlying semiconductor layer 11 is also an ohmic junction. Therefore, since it is not necessary for the electron e to overcome the Schottky junction, when a forward voltage is applied, the electron e immediately flows from the semiconductor portion 16 to the first metal layer 15, and the electron e flows through the semiconductor portion 16. The on-voltage to start becomes extremely small.

しかも、半導体部１６は不純物を含まないi型であるため、半導体部１６の表層を走行する電子eが不純物で散乱されることもない。その結果、各電極２１、２４の電位差が高速に変化してもそれに対して電子eの流れが追従することができ、半導体装置３０の高周波特性を良好にすることが可能となる。 Moreover, since the semiconductor portion 16 is an i-type containing no impurities, the electrons e traveling on the surface layer of the semiconductor portion 16 are not scattered by the impurities. As a result, even if the potential difference between the electrodes 21 and 24 changes at high speed, the flow of electrons e can follow it, and the high frequency characteristics of the semiconductor device 30 can be improved.

なお、不純物による電子eの散乱が問題にならない場合には、キャリア供給層１８と同じ導電型のn型不純物を半導体部１６にドープしてもよい。これにより、そのn型不純物から半導体部１６に電子eが供給されるようになるため、半導体部１６のキャリア濃度を高めることができる。 If the scattering of electrons e by impurities does not cause a problem, the semiconductor portion 16 may be doped with the same conductive n-type impurities as the carrier supply layer 18. As a result, electrons e are supplied to the semiconductor unit 16 from the n-type impurities, so that the carrier concentration of the semiconductor unit 16 can be increased.

一方、図１４（ｂ）は、第２の電極２４の電位を第１の電極２１の電位よりも低くすることにより、各電極２１、２４間に逆方向の電圧を印加したときの半導体装置３０の拡大断面図である。 On the other hand, FIG. 14B shows the semiconductor device 30 when a voltage in the opposite direction is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 lower than the potential of the first electrode 21. It is an enlarged sectional view of.

本実施形態では、半導体部１６の上端１６ｙとその周囲のキャリア供給層１８とを覆うように第２の電極２４を形成したため、逆方向の電圧によって上端１６ｙに空乏層DLが広がる。空乏層DLは第２の金属層２３とキャリア供給層１８との界面から広がり始め、半導体部１６の表層から内部に向かって広がる。これにより、第２の電極２４から半導体部１６に流れ込もうとする電子eの流れを空乏層DLで遮断でき、ダイオードの整流作用を実現することができる。 In the present embodiment, since the second electrode 24 is formed so as to cover the upper end 16y of the semiconductor portion 16 and the carrier supply layer 18 around the semiconductor portion 16, the depletion layer DL spreads to the upper end 16y due to the voltage in the opposite direction. The depletion layer DL begins to spread from the interface between the second metal layer 23 and the carrier supply layer 18, and spreads inward from the surface layer of the semiconductor portion 16. As a result, the flow of electrons e that are about to flow from the second electrode 24 into the semiconductor portion 16 can be blocked by the depletion layer DL, and the rectifying action of the diode can be realized.

しかも、キャリア供給層１８と第２の金属層２３との界面にはショットキー接合JSが形成されているため、第２の金属層２３からキャリア供給層１８に流れ込もうとする電子eの流れをショットキー接合JSで遮断することもできる。 Moreover, since the Schottky junction J S is formed at the interface between the carrier supply layer 18 and the second metal layer 23, the electrons e that are about to flow from the second metal layer 23 into the carrier supply layer 18 The flow can also be blocked by the Schottky junction J S.

図１５は、図１４（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の半導体装置３０の拡大断面図である。 FIG. 15 is an enlarged cross-sectional view of the semiconductor device 30 when the voltage in the opposite direction is further increased as compared with the case of FIG. 14B.

この場合には、半導体部１６の表層から広がった空乏層DLが半導体部１６の上端１６ｙにおいて一体となる。これにより、上端１６ｙにおける電子密度が著しく低下し、電子eの流れを略完全に遮断できるようになる。 In this case, the depletion layer DL extending from the surface layer of the semiconductor portion 16 is integrated at the upper end 16y of the semiconductor portion 16. As a result, the electron density at the upper end 16y is significantly reduced, and the flow of electrons e can be blocked almost completely.

特に、この例では半導体部１６が断面視で相対する二つの側面１６ｓを備えており、その側面１６ｓの各々にキャリア供給層１８が形成される。そのため、二つの側面１６ｓの各々から半導体部１６の空乏化が進行し、上端１６ｙにおいて空乏層DLが一体化するのに要する逆方向の電圧を小さくできる。これについては後述の各実施形態でも同様である。 In particular, in this example, the semiconductor portion 16 has two side surfaces 16s facing each other in a cross-sectional view, and a carrier supply layer 18 is formed on each of the side surfaces 16s. Therefore, the depletion of the semiconductor portion 16 progresses from each of the two side surfaces 16s, and the voltage in the reverse direction required for the depletion layer DL to be integrated at the upper end 16y can be reduced. This also applies to each embodiment described later.

図１６は、本実施形態に係る半導体装置３０の電流電圧特性を示す図である。 FIG. 16 is a diagram showing the current-voltage characteristics of the semiconductor device 30 according to the present embodiment.

なお、図１６における電圧は、第２の電極２４の電位が第１の電極２１の電位よりも高い場合を正とし、第２の電極２４の電位が第１の電極２１の電位よりも低い場合を負としている。 The voltage in FIG. 16 is positive when the potential of the second electrode 24 is higher than the potential of the first electrode 21, and when the potential of the second electrode 24 is lower than the potential of the first electrode 21. Is negative.

また、図１６の区間Aは図１３（ａ）の状態に対応し、区間Bは図１４（ａ）の状態に対応する。そして、区間Cは図１４（ｂ）と図１５の状態に対応する。 Further, the section A of FIG. 16 corresponds to the state of FIG. 13 (a), and the section B corresponds to the state of FIG. 14 (a). Then, the section C corresponds to the states of FIGS. 14 (b) and 15.

区間A、Bに示すように、本実施形態に係る半導体装置３０においては、順方向の電圧を印加するとすぐさま電流が流れ、オン電圧を略ゼロにすることができる。 As shown in sections A and B, in the semiconductor device 30 according to the present embodiment, a current flows immediately when a voltage in the forward direction is applied, and the on-voltage can be made substantially zero.

また、区間Cに示すように、逆電圧の電圧を印加した場合には半導体装置３０を流れる電流をゼロにすることができる。特に、図１５に示したように、逆方向の電圧の大きさを高めると空乏層DLが半導体部１６の中央付近で一体となって電子eが流れる経路を効率的に遮断できる。これにより、区間Cにおいてブレークダウンが発生し難くなり、半導体装置３０の耐圧を高めることが可能となる。 Further, as shown in section C, when a reverse voltage is applied, the current flowing through the semiconductor device 30 can be reduced to zero. In particular, as shown in FIG. 15, when the magnitude of the voltage in the reverse direction is increased, the depletion layer DL can be integrated near the center of the semiconductor portion 16 to efficiently block the path through which the electron e flows. As a result, breakdown is less likely to occur in the section C, and the withstand voltage of the semiconductor device 30 can be increased.

更に、第２の金属層２３からキャリア供給層１８に流れる電子eをショットキー接合JSが遮断するため、区間Cにおける耐圧を一層高めることもできる。 Further, since the Schottky junction J S blocks the electrons e flowing from the second metal layer 23 to the carrier supply layer 18, the withstand voltage in the section C can be further increased.

ところで、図１５に示したように、半導体部１６と第２の金属層２３との間隔はキャリア供給層１８の厚さtによって規定される。その厚さtが大きくなると、半導体部１６と第２の金属層２３との間隔が広がって空乏層DLが形成され難くなり、電子eの流れを空乏層DLで遮断するのが難しくなると考えられる。 By the way, as shown in FIG. 15, the distance between the semiconductor portion 16 and the second metal layer 23 is defined by the thickness t of the carrier supply layer 18. As the thickness t increases, the distance between the semiconductor portion 16 and the second metal layer 23 increases, making it difficult to form the depletion layer DL, and it is considered difficult to block the flow of electrons e with the depletion layer DL. ..

そこで、本願発明者は、半導体装置３０の電流電圧特性がキャリア供給層１８の厚さによってどのように変わるのかをシミュレーションにより調査した。 Therefore, the inventor of the present application investigated how the current-voltage characteristics of the semiconductor device 30 change depending on the thickness of the carrier supply layer 18 by simulation.

図１７は、そのシミュレーションに使用した計算モデルの模式図である。なお、図１７において、図４〜図１５で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。 FIG. 17 is a schematic diagram of the calculation model used in the simulation. In FIG. 17, the same elements as described in FIGS. 4 to 15 are designated by the same reference numerals as those in these figures, and the description thereof will be omitted below.

図１７に示すように、この計算モデル３５においては、キャリア供給層１８と第２の金属層２３との間にショットキー接合JSが形成されていると仮定した。また、第１の金属層１５と半導体部１６との間にはオーミック接合JOが形成されていると仮定した。同様に、第１の電極２１と半導体部１６との間にもオーミック接合JOが形成されていると仮定した。 As shown in FIG. 17, in this calculation model 35, it is assumed that a Schottky junction J S is formed between the carrier supply layer 18 and the second metal layer 23. Between the first metal layer 15 and the semiconductor portion 16 it was assumed ohmic junction J O is formed. Similarly, it was assumed that ohmic junction J O also between the first electrode 21 and the semiconductor portion 16 is formed.

更に、第２の金属層２３で覆われた部分の半導体部１６の長さL1は０．５μmであるとし、第２の金属層２３で覆われていない部分の半導体部１６の長さL2は０．５μmであるとした。そして、半導体部１６の直径dは１００nmであるとした。 Further, it is assumed that the length L 1 of the semiconductor portion 16 of the portion covered with the second metal layer 23 is 0.5 μm, and the length L of the semiconductor portion 16 of the portion not covered with the second metal layer 23 is assumed. 2 was assumed to be 0.5 μm. The diameter d of the semiconductor portion 16 is 100 nm.

このような仮定の下で、キャリア供給層１８の厚さtを２５nm〜１５０nmの範囲で変化させ、各々の厚さtごとに計算モデル３５の電流電圧特性を調査した。その調査結果を図１８〜図１９に示す。 Under such an assumption, the thickness t of the carrier supply layer 18 was changed in the range of 25 nm to 150 nm, and the current-voltage characteristics of the calculation model 35 were investigated for each thickness t. The survey results are shown in FIGS. 18 to 19.

図１８〜図１９は、計算モデル３５の電流電圧特性の調査結果を示す図である。 18 to 19 are diagrams showing the results of investigation of the current-voltage characteristics of the calculation model 35.

このうち、図１８（ａ）は、キャリア供給層１８の厚さtを２５nmとした場合の電流電圧特性である。 Of these, FIG. 18A shows the current-voltage characteristics when the thickness t of the carrier supply layer 18 is 25 nm.

図１８（ａ）の横軸の電圧は、第２の電極２４の電位が第１の電極２１の電位よりも高い場合を正とし、第２の電極２４の電位が第１の電極２１の電位よりも低い場合を負としている。また、横軸は、第２の電極２４から第１の電極２１に向かって流れる電流の対数スケールを示す。これらについては後述の図１８（ｂ）、図１９（ａ）、及び図１９（ｂ）でも同様である。 The voltage on the horizontal axis of FIG. 18A is positive when the potential of the second electrode 24 is higher than the potential of the first electrode 21, and the potential of the second electrode 24 is the potential of the first electrode 21. If it is lower than, it is negative. The horizontal axis represents the logarithmic scale of the current flowing from the second electrode 24 toward the first electrode 21. The same applies to FIGS. 18 (b), 19 (a), and 19 (b) described later.

図１８（ａ）に示すように、厚さtを２５nmとした場合では、−０．４Vよりも低い電圧において電流値が略一定に抑えられており、逆方向の電圧を印加したときにブレークダウンが起きないことが確かめられた。一方、電圧が正の領域では電圧の増加と共に電流が増加することが確認された。これにより、逆方向の電圧で電流を遮断し、正方向の電圧で電流を流すというダイオードの整流特性が計算モデル３５に現れることが確かめられた。 As shown in FIG. 18A, when the thickness t is 25 nm, the current value is suppressed to be substantially constant at a voltage lower than −0.4 V, and a break occurs when a voltage in the opposite direction is applied. It was confirmed that the down did not occur. On the other hand, it was confirmed that the current increases as the voltage increases in the positive voltage region. As a result, it was confirmed that the rectification characteristic of the diode, in which the current is cut off by the voltage in the reverse direction and the current is passed by the voltage in the forward direction, appears in the calculation model 35.

図１８（ｂ）は、キャリア供給層１８の厚さtを５０nmとした場合の電流電圧特性である。この場合も、−０．３Vよりも低い電圧において電流値が略一定に抑えられており、ブレークダウンが起きていない。また、図１８（ａ）の場合と同様に、ダイオードの整流特性も確認できた。 FIG. 18B shows the current-voltage characteristics when the thickness t of the carrier supply layer 18 is 50 nm. In this case as well, the current value is suppressed to be substantially constant at a voltage lower than −0.3 V, and no breakdown occurs. Further, as in the case of FIG. 18A, the rectifying characteristics of the diode could be confirmed.

図１９（ａ）は、キャリア供給層１８の厚さtを１００nmとした場合の電流電圧特性である。この場合は、−０．８Vよりも低い電圧において電流値が略一定に抑えられており、ブレークダウンが起きていない。また、図１８（ａ）と図１８（ｂ）の場合と同様に、ダイオードの整流特性も確認できた。 FIG. 19A shows the current-voltage characteristics when the thickness t of the carrier supply layer 18 is 100 nm. In this case, the current value is suppressed to be substantially constant at a voltage lower than −0.8 V, and no breakdown occurs. Further, the rectifying characteristics of the diode could be confirmed as in the cases of FIGS. 18 (a) and 18 (b).

一方、図１９（ｂ）は、キャリア供給層１８の厚さtを１５０nmとした場合の電流電圧特性である。この場合は、電圧を負の方向に低くしていくと電流が増加してしまい、ブレークダウンが発生してしまっている。しかも、電圧が正の領域と負の領域とでグラフが略対称となっており、ダイオードの整流特性が失われてしまっている。 On the other hand, FIG. 19B shows the current-voltage characteristics when the thickness t of the carrier supply layer 18 is 150 nm. In this case, as the voltage is lowered in the negative direction, the current increases and breakdown occurs. Moreover, the graph is substantially symmetrical between the positive voltage region and the negative voltage region, and the rectifying characteristics of the diode are lost.

以上の結果より、逆方向の電圧を印加したときにブレークダウンにより耐圧が低下するのを防止し、かつダイオードの整流特性を維持するには、キャリア供給層１８の厚さtを１００nm以下とすればよいことが明らかとなった。 From the above results, in order to prevent the withstand voltage from decreasing due to breakdown when a voltage in the opposite direction is applied and to maintain the rectifying characteristics of the diode, the thickness t of the carrier supply layer 18 should be 100 nm or less. It became clear that it should be done.

（第２実施形態）
第１実施形態では、下地半導体層１１とキャリア供給層１８のそれぞれの導電型をn型にすることにより、半導体部１６に流れるキャリアを電子とした。これに対し、本実施形態では、以下のようにしてキャリアをホールにする。 (Second Embodiment)
In the first embodiment, the conductive types of the underlying semiconductor layer 11 and the carrier supply layer 18 are each n-type, so that the carriers flowing through the semiconductor portion 16 are electrons. On the other hand, in the present embodiment, the carrier is made into a hole as follows.

図２０〜図２３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２０〜図２３において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 20 to 23 are cross-sectional views of the semiconductor device according to the present embodiment during manufacturing. In FIGS. 20 to 23, the same elements as described in the first embodiment are designated by the same reference numerals as those in the first embodiment, and the description thereof will be omitted below.

まず、図２０（ａ）に示すように、半絶縁性のGaAs基板である基板１０の(111)B面の上にMOVPE法により下地半導体層１１としてp型のGaAs層を２００nm程度の厚さに形成する。下地半導体層１１を形成する成長ガスとしては、例えばトリエチルガリウムとアルシンとの混合ガスがある。そして、その成長ガスにジエチル亜鉛(DEZn)を添加することにより、p型不純物である亜鉛が５×１０１８cm-3〜５×１０１９cm-3程度の濃度でドープされたp型の下地半導体層１１を形成し得る。 First, as shown in FIG. 20A, a p-type GaAs layer having a thickness of about 200 nm is formed as a base semiconductor layer 11 on the (111) B surface of the substrate 10 which is a semi-insulating GaAs substrate by the MOVPE method. To form. Examples of the growth gas forming the underlying semiconductor layer 11 include a mixed gas of triethyl gallium and arsine. Then, by adding diethylzinc (DEZn) to the growth gas, zinc, which is a p-type impurity, is doped at a concentration of about 5 × 10 18 cm -3 to 5 × 10 19 cm -3. The semiconductor layer 11 can be formed.

次に、図２０（ｂ）に示すように、第１実施形態の図４（ｂ）〜図６（ａ）の工程を行うことにより、下地半導体層１１の上に半導体部１６としてi型のInAsのナノワイヤが成長した構造を得る。なお、その半導体部１６は下地絶縁層１２の第１の開口１２ａ内に成長し、成長時に触媒として機能した第１の金属層１５が半導体部１６の上面１６ａに残存する。 Next, as shown in FIG. 20 (b), by performing the steps of FIGS. 4 (b) to 6 (a) of the first embodiment, the i-type semiconductor portion 16 is formed on the underlying semiconductor layer 11 as the semiconductor portion 16. Obtain a structure in which InAs nanowires are grown. The semiconductor portion 16 grows in the first opening 12a of the underlying insulating layer 12, and the first metal layer 15 that functions as a catalyst during growth remains on the upper surface 16a of the semiconductor portion 16.

続いて、図２１（ａ）に示すように、半導体部１６の成長に使用したMOCVDチャンバを引き続き用いて、半導体部１６の側面１６ｓにp型のInAlAs層を形成し、そのInAlAs層をキャリア供給層１８とする。キャリア供給層１８の成長条件は特に限定されない。ここでは、基板温度を４００℃〜５００℃とし、かつチャンバ内の圧力を０．１kPa〜１０kPa程度とする成長条件を採用することによりキャリア供給層１８を４０nm〜１００nm程度の厚さに形成する。 Subsequently, as shown in FIG. 21A, the MOCVD chamber used for the growth of the semiconductor portion 16 is continuously used to form a p-type InAlAs layer on the side surface 16s of the semiconductor portion 16, and the InAlAs layer is supplied as a carrier. Layer 18 is used. The growth conditions of the carrier supply layer 18 are not particularly limited. Here, the carrier supply layer 18 is formed to have a thickness of about 40 nm to 100 nm by adopting growth conditions in which the substrate temperature is 400 ° C. to 500 ° C. and the pressure in the chamber is about 0.1 kPa to 10 kPa.

また、キャリア供給層１８の成長ガスとしては、トリメチルインジウム、トリエチルアルミニウム、及びアルシンの混合ガスがある。更に、その混合ガスにジエチル亜鉛を添加することにより、下地半導体層１１と同じ導電型の不純物であるp型不純物として亜鉛を５×１０１８cm-3〜５×１０１９cm-3程度の濃度にキャリア供給層１８にドープする。 The growth gas of the carrier supply layer 18 includes a mixed gas of trimethylindium, triethylaluminum, and arsine. Further, by adding diethylzinc to the mixed gas, zinc is added as a p-type impurity which is the same conductive type impurity as the underlying semiconductor layer 11 and has a concentration of about 5 × 10 18 cm -3 to 5 × 10 19 cm -3. Is doped into the carrier supply layer 18.

次に、図２１（ｂ）に示すように、第１実施形態の図７（ａ）の工程を行うことにより、第２のレジスト層２０の孔２０ａの下の下地絶縁層１２に第２の開口１２ｂが形成された構造を得る。 Next, as shown in FIG. 21 (b), by performing the step of FIG. 7 (a) of the first embodiment, the second resist layer 20 is placed in the base insulating layer 12 under the holes 20 a of the second resist layer 20. Obtain a structure in which the opening 12b is formed.

更に、第２の開口１２ｂ内に露出する下地半導体層１１の上に蒸着法でAuZn層を１００nm〜３００nm程度の厚さに形成し、そのAuZn層を第１の電極２１とする。 Further, an AuZn layer is formed on the underlying semiconductor layer 11 exposed in the second opening 12b by a vapor deposition method to a thickness of about 100 nm to 300 nm, and the AuZn layer is used as the first electrode 21.

次に、図２２（ａ）に示すように、有機溶剤で第２のレジスト層２０を除去することにより、第２の開口１２ｂの内部のみに第１の電極２１を残す。 Next, as shown in FIG. 22A, the second resist layer 20 is removed with an organic solvent to leave the first electrode 21 only inside the second opening 12b.

更に、第１の電極２１に対して熱処理をすることにより、第１の電極２１のAuZnと下地半導体層１１とのアロイを形成し、第１の電極２１と下地半導体層１１との間にオーミック接続を形成する。その第１の電極２１は、下地半導体層１１を介して半導体部１６の下端１６ｘと電気的に接続される。 Further, by heat-treating the first electrode 21, an alloy is formed between AuZn of the first electrode 21 and the underlying semiconductor layer 11, and ohmic between the first electrode 21 and the underlying semiconductor layer 11. Form a connection. The first electrode 21 is electrically connected to the lower end 16x of the semiconductor portion 16 via the underlying semiconductor layer 11.

続いて、図２２（ｂ）に示すように、第１実施形態の図８（ｂ）〜図９（ａ）の工程を行うことにより、半導体部１６の上端１６ｙの周囲のキャリア供給層１８が層間絶縁層２２の上面２２ａから露出した構造を得る。 Subsequently, as shown in FIG. 22 (b), by performing the steps of FIGS. 8 (b) to 9 (a) of the first embodiment, the carrier supply layer 18 around the upper end 16y of the semiconductor portion 16 is formed. A structure exposed from the upper surface 22a of the interlayer insulating layer 22 is obtained.

次いで、図２３（ａ）に示すように、上端１６ｙの周囲の層間絶縁層２２の上面２２ａに第２の金属層２３としてプラチナ層をスパッタ法で１０nm〜１００nm程度の厚さに形成する。更に、上面２２ａにおいて半導体部１６から離れた部位に形成された余分な第２の金属層２３をミリング法で除去し、除去されずに残存した第２の金属層２３と第１の金属層１５とを第２の電極２４とする。なお、第２の電極２４の低抵抗化を図るために、プラチナ層と金層とをこの順に積層した積層膜を第２の電極２４として形成してもよい。そのプラチナ層の厚さは１００nm程度であり、金層の厚さは３００nm程度である。 Next, as shown in FIG. 23A, a platinum layer is formed as a second metal layer 23 on the upper surface 22a of the interlayer insulating layer 22 around the upper end 16y by a sputtering method to a thickness of about 10 nm to 100 nm. Further, the excess second metal layer 23 formed on the upper surface 22a at a portion away from the semiconductor portion 16 is removed by a milling method, and the second metal layer 23 and the first metal layer 15 that remain without being removed are removed. Is the second electrode 24. In addition, in order to reduce the resistance of the second electrode 24, a laminated film in which a platinum layer and a gold layer are laminated in this order may be formed as the second electrode 24. The thickness of the platinum layer is about 100 nm, and the thickness of the gold layer is about 300 nm.

また、第２の金属層２３は、半導体部１６の上端１６ｙの周囲のキャリア供給層１８と接するように形成される。また、半導体部１６の上端１６ｙの周囲のキャリア供給層１８と第２の金属層２３との間にはショットキー接合が形成される。 Further, the second metal layer 23 is formed so as to be in contact with the carrier supply layer 18 around the upper end 16y of the semiconductor portion 16. Further, a Schottky junction is formed between the carrier supply layer 18 around the upper end 16y of the semiconductor portion 16 and the second metal layer 23.

一方、第１実施形態で説明したように、第１の金属層１５と半導体部１６との界面にはショットキー接合は形成されず、第１の金属層１５が半導体部１６とオーミック接続される。 On the other hand, as described in the first embodiment, the Schottky junction is not formed at the interface between the first metal layer 15 and the semiconductor portion 16, and the first metal layer 15 is ohmicly connected to the semiconductor portion 16. ..

この後は、第１実施形態で説明した図１０の工程を行うことにより、図２３（ｂ）に示す本実施形態に係る半導体装置５０の基本構造を得る。 After that, by performing the step of FIG. 10 described in the first embodiment, the basic structure of the semiconductor device 50 according to the present embodiment shown in FIG. 23 (b) is obtained.

その半導体装置５０においては、アノードである第２の電極２４からカソードである第１の電極２１に向かう方向に沿ってホールhが流れる。 In the semiconductor device 50, the hole h flows in the direction from the second electrode 24, which is the anode, to the first electrode 21, which is the cathode.

以上説明した本実施形態によれば、下地半導体層１１とキャリア供給層１８の各々の導電型をp型にするため、半導体部１６を流れるキャリアをホールhにすることができる。 According to the present embodiment described above, since the conductive type of each of the underlying semiconductor layer 11 and the carrier supply layer 18 is made p-shaped, the carriers flowing through the semiconductor portion 16 can be made into holes h.

次に、本実施形態に係る半導体装置５０の動作原理について説明する。
図２４（ａ）は、第１の電極２１と第２の電極２４との間に電位差がないときの半導体装置５０の拡大断面図である。 Next, the operating principle of the semiconductor device 50 according to the present embodiment will be described.
FIG. 24A is an enlarged cross-sectional view of the semiconductor device 50 when there is no potential difference between the first electrode 21 and the second electrode 24.

第１実施形態と同様に、本実施形態においても第１の金属層１５と半導体部１６とにはオーミック接合JOが形成され、第２の金属層２３とキャリア供給層１８との間にはショットキー接合JSが形成される。また、各電極２１、２４間の電位差がないときには、半導体部１６の全長にわたってホールhが誘起される。 Like the first embodiment, the first metal layer 15 and the semiconductor unit 16 in the present embodiment is ohmic junction J O is formed, between the second metal layer 23 and the carrier supply layer 18 A Schottky junction J S is formed. Further, when there is no potential difference between the electrodes 21 and 24, the hole h is induced over the entire length of the semiconductor portion 16.

図２４（ｂ）は、図２４（ａ）のII-II線に沿ったエネルギバンド図である。 FIG. 24 (b) is an energy band diagram along line II-II of FIG. 24 (a).

図２４（ｂ）においては、伝導帯の下端Ec、価電子帯の上端Ev、及びフェルミ準位Efを併記してある。本実施形態では前述のように半導体部１６の材料としてi型のInAsを使用し、キャリア供給層１８の材料としてp型のInAlAsを使用する。このような材料の組み合わせを採用すると、p型のキャリア供給層１８においてキャリアとしてホールhが生成され、そのホールhが半導体部１６に供給される。 In FIG. 24B, the lower end Ec of the conduction band, the upper end Ev of the valence band, and the Fermi level Ef are also shown. In the present embodiment, as described above, i-type InAs is used as the material of the semiconductor portion 16, and p-type InAlAs is used as the material of the carrier supply layer 18. When such a combination of materials is adopted, holes h are generated as carriers in the p-type carrier supply layer 18, and the holes h are supplied to the semiconductor section 16.

そして、半導体部１６のバンドギャップがキャリア供給層１８のそれよりも小さくなるため、半導体部１６の価電子帯の上端Evがキャリア供給層１８の価電子帯の上端Evよりも高くなる。これにより、p型のキャリア供給層１８で生成されたホールhが半導体部１６の表層１６ｔに放出され、当該表層１６ｔをホールhが走行するようになる。 Since the band gap of the semiconductor unit 16 is smaller than that of the carrier supply layer 18, the upper end Ev of the valence band of the semiconductor unit 16 is higher than the upper end Ev of the valence band of the carrier supply layer 18. As a result, the hole h generated in the p-type carrier supply layer 18 is discharged to the surface layer 16t of the semiconductor portion 16, and the hole h runs on the surface layer 16t.

図２５（ａ）は、第２の電極２４の電位を第１の電極２１の電位よりも高めることにより、各電極２１、２４間に順方向の電圧を印加したときの半導体装置３０の拡大断面図である。 FIG. 25A shows an enlarged cross section of the semiconductor device 30 when a forward voltage is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 higher than the potential of the first electrode 21. It is a figure.

この場合には、順方向の電圧で生じた電界に沿って半導体部１６の表層をホールhが流れる。また、半導体部１６と第１の金属層１５との界面の接合はショットキー接合ではなくオーミック接合Joである。同様に、第１の電極２１（図２３（ｂ）参照）と下地半導体層１１との間の接合もオーミック接合JOであるため、第２の電極２４から第１の電極２１に向かって流れるホールhがショットキー接合を乗り越える必要がない。その結果、順方向の電圧を印加すると半導体部１６においてホールhがすぐさま流れるようになり、ホールhが流れ始めるオン電圧が極めて小さくなる。 In this case, the hole h flows through the surface layer of the semiconductor portion 16 along the electric field generated by the voltage in the forward direction. The bonding of the interface between the semiconductor section 16 and the first metal layer 15 is ohmic junction J o rather than Schottky junction. Similarly, since the first electrode 21 junction between (FIG. 23 (b) refer) and the underlying semiconductor layer 11 is also an ohmic junction J O, flowing from the second electrode 24 toward the first electrode 21 Hall h does not have to overcome the Schottky junction. As a result, when a voltage in the forward direction is applied, the hole h immediately flows in the semiconductor portion 16, and the on-voltage at which the hole h starts to flow becomes extremely small.

更に、半導体部１６は不純物を含まないi型であるため、半導体部１６の表層を走行するホールhが不純物で散乱されることがなく、半導体装置５０の高周波特性を良好にすることが可能となる。 Further, since the semiconductor portion 16 is an i-type containing no impurities, the holes h traveling on the surface layer of the semiconductor portion 16 are not scattered by impurities, and the high frequency characteristics of the semiconductor device 50 can be improved. Become.

但し、不純物によるホールhの散乱が問題にならない場合には、キャリア供給層１８と同じ導電型のp型不純物を半導体部１６にドープしてもよい。これにより、そのp型不純物から半導体部１６にホールhが供給されるようになるため、半導体部１６のキャリア濃度を高めることができる。 However, if the scattering of holes h due to impurities is not a problem, the semiconductor portion 16 may be doped with the same conductive p-type impurities as the carrier supply layer 18. As a result, the hole h is supplied to the semiconductor portion 16 from the p-type impurity, so that the carrier concentration of the semiconductor portion 16 can be increased.

一方、図２５（ｂ）は、第２の電極２４の電位を第１の電極２１の電位よりも低くすることにより、各電極２１、２４間に逆方向の電圧を印加したときの半導体装置５０の拡大断面図である。 On the other hand, FIG. 25B shows the semiconductor device 50 when a voltage in the opposite direction is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 lower than the potential of the first electrode 21. It is an enlarged sectional view of.

このように逆方向の電圧を印加すると、半導体部１６の上端１６ｙに空乏層DLが広がるため、その空乏層DLによってホールhの流れを遮断することができ、ダイオードの整流作用を実現することができる。 When a voltage in the opposite direction is applied in this way, the depletion layer DL spreads to the upper end 16y of the semiconductor portion 16, so that the flow of the hole h can be blocked by the depletion layer DL, and the rectifying action of the diode can be realized. can.

しかも、キャリア供給層１８から第２の金属層２３にホールhが流れるのをショットキー接合JSが阻止するため、キャリア供給層１８からホールhが漏れ出すのを抑えることもできる。 Moreover, since the Schottky junction J S prevents the holes h from flowing from the carrier supply layer 18 to the second metal layer 23, it is possible to prevent the holes h from leaking from the carrier supply layer 18.

図２６は、図２５（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の拡大断面図である。 FIG. 26 is an enlarged cross-sectional view when the voltage in the opposite direction is further increased as compared with the case of FIG. 25 (b).

この場合には、空乏層DLが半導体部１６の中央付近で一体となり、上端１６ｙにおけるホール密度が著しく低下する。これにより、ホールhの流れを略完全に遮断できるようになり、逆方向の電圧を印加したときの半導体装置５０の耐圧を高めることが可能となる。 In this case, the depletion layer DL is integrated near the center of the semiconductor portion 16, and the hole density at the upper end 16y is significantly reduced. As a result, the flow of the hole h can be cut off almost completely, and the withstand voltage of the semiconductor device 50 when a voltage in the opposite direction is applied can be increased.

図２７は、本実施形態に係る半導体装置５０の電流電圧特性を示す図である。 FIG. 27 is a diagram showing the current-voltage characteristics of the semiconductor device 50 according to the present embodiment.

なお、図２７における電圧は、第２の電極２４の電位が第１の電極２１の電位よりも高い場合を負とし、第２の電極２４の電位が第１の電極２１の電位よりも低い場合を正としている。 The voltage in FIG. 27 is negative when the potential of the second electrode 24 is higher than the potential of the first electrode 21, and when the potential of the second electrode 24 is lower than the potential of the first electrode 21. Is positive.

また、図２７の区間Aは図２４（ａ）の状態に対応し、区間Bは図２５（ａ）の状態に対応する。そして、区間Cは図２５（ｂ）と図２６の状態に対応する。 Further, the section A of FIG. 27 corresponds to the state of FIG. 24 (a), and the section B corresponds to the state of FIG. 25 (a). Then, the section C corresponds to the states of FIGS. 25 (b) and 26.

第１実施形態と同様に、本実施形態においても区間A、Bで順方向の電圧を印加するとすぐさま電流が流れ、オン電圧を略ゼロにすることができる。 Similar to the first embodiment, in this embodiment as well, when a forward voltage is applied in the sections A and B, a current flows immediately, and the on-voltage can be made substantially zero.

また、区間Cに示すように、逆電圧の電圧を印加した場合には半導体装置５０を流れる電流をゼロにすることができる。しかも、図２６に示したように、逆方向の電圧の大きさを高めることにより空乏層DLが半導体部１６の中央付近で一体となるため、区間Cにおいてブレークダウンが発生し難くなり、半導体装置５０の耐圧を高めることが可能となる。 Further, as shown in section C, when a reverse voltage is applied, the current flowing through the semiconductor device 50 can be reduced to zero. Moreover, as shown in FIG. 26, since the depletion layer DL is integrated near the center of the semiconductor portion 16 by increasing the magnitude of the voltage in the reverse direction, breakdown is less likely to occur in the section C, and the semiconductor device It is possible to increase the withstand voltage of 50.

更に、キャリア供給層１８から第２の金属層２３に流れようとするホールhをショットキー接合JSが遮断するため、区間Cにおける耐圧を一層高めることもできる。 Further, since the Schottky junction J S blocks the hole h that is about to flow from the carrier supply layer 18 to the second metal layer 23, the withstand voltage in the section C can be further increased.

（第３実施形態）
本実施形態では、第１実施形態や第２実施形態よりも更に耐圧を高めることが可能な半導体装置について説明する。 (Third Embodiment)
In this embodiment, a semiconductor device capable of further increasing the withstand voltage as compared with the first embodiment and the second embodiment will be described.

図２８〜図３２は、本実施形態に係る半導体装置の製造途中の断面図であり、図３３（ａ）、（ｂ）はその平面図である。 28 to 32 are cross-sectional views of the semiconductor device according to the present embodiment during manufacturing, and FIGS. 33 (a) and 33 (b) are plan views thereof.

まず、図２８（ａ）に示すように、第１実施形態の図４（ａ）〜図６（ｂ）の工程を行うことにより、下地半導体層１１の上に柱状の半導体部１６が成長した構造を得る。第１実施形態と同様に、半導体部１６はi型のInAsから形成されており、その側面１６ｓにはキャリア供給層１８としてn型のInAlAs層が形成される。更に、半導体部１６の上面１６ａには、半導体部１６の成長時に触媒として機能した金の第１の金属層１５が残留する。 First, as shown in FIG. 28 (a), the columnar semiconductor portion 16 grew on the underlying semiconductor layer 11 by performing the steps of FIGS. 4 (a) to 6 (b) of the first embodiment. Get the structure. Similar to the first embodiment, the semiconductor portion 16 is formed of i-type InAs, and an n-type InAlAs layer is formed as a carrier supply layer 18 on the side surface 16s thereof. Further, a first metal layer 15 of gold that functions as a catalyst during the growth of the semiconductor portion 16 remains on the upper surface 16a of the semiconductor portion 16.

次に、図２８（ｂ）に示すように、下地絶縁層１２、キャリア供給層１８、及び第１の金属層１５の各々の表面にALD(Atomic Layer Deposition)法によりアルミナ層を５nm〜１５nmの厚さに形成し、そのアルミナ(Al2O3)層を絶縁層４０とする。 Next, as shown in FIG. 28 (b), an alumina layer of 5 nm to 15 nm is formed on the surfaces of the base insulating layer 12, the carrier supply layer 18, and the first metal layer 15 by the ALD (Atomic Layer Deposition) method. It is formed to a thickness, and the alumina (Al 2 O 3 ) layer is used as the insulating layer 40.

絶縁層４０の成膜条件は特に限定されない。この例では、基板温度を１００℃〜２００℃とする条件を採用し、かつトリメチルアルミニウム(TMA)と水との混合ガスを成長ガスとして使用することにより絶縁層４０を形成する。ALD法では、熱CVD法やプラズマCVD法と比べて低い温度で絶縁層４０を形成できるため、絶縁層４０の形成時の熱で半導体部１６がダメージを受けてその結晶性が劣化するのを抑制できる。 The film forming conditions of the insulating layer 40 are not particularly limited. In this example, the insulating layer 40 is formed by adopting the condition that the substrate temperature is 100 ° C. to 200 ° C. and using a mixed gas of trimethylaluminum (TMA) and water as a growth gas. In the ALD method, the insulating layer 40 can be formed at a lower temperature than in the thermal CVD method and the plasma CVD method, so that the heat generated when the insulating layer 40 is formed damages the semiconductor portion 16 and deteriorates its crystallinity. Can be suppressed.

なお、絶縁層４０はアルミナ層に限定されず、酸化シリコン層や窒化シリコン層を絶縁層４０として形成してもよい。また、絶縁層４０は、第１の絶縁層の一例である。 The insulating layer 40 is not limited to the alumina layer, and a silicon oxide layer or a silicon nitride layer may be formed as the insulating layer 40. The insulating layer 40 is an example of the first insulating layer.

図３３（ａ）は、本工程を終了した時点での半導体部１６の周囲の平面図である。 FIG. 33 (a) is a plan view of the periphery of the semiconductor unit 16 at the time when this step is completed.

図３３（ａ）に示すように、絶縁層４０は、平面視で円形のキャリア供給層１８の側面の全てを覆うように形成される。 As shown in FIG. 33 (a), the insulating layer 40 is formed so as to cover all the side surfaces of the circular carrier supply layer 18 in a plan view.

次に、図２９（ａ）に示すように、絶縁層４０の上にフォトレジストを塗布し、それをフォトリソグラフィで露光した後に現像することにより、孔２０ａを備えた第２のレジスト層２０を形成する。 Next, as shown in FIG. 29 (a), a photoresist is applied on the insulating layer 40, exposed to photolithography, and then developed to obtain a second resist layer 20 having holes 20a. Form.

そして、孔２０ａを通じて下地絶縁層１２と絶縁層４０とをドライエッチングすることにより、下地絶縁層１２に第２の開口１２ｂを形成すると共に、絶縁層４０に第３の開口４０ａを形成する。なお、このドライエッチングで使用するエッチングガスとしては、例えばCF4ガス等のフッ素系のガスがある。 Then, by dry etching the base insulating layer 12 and the insulating layer 40 through the holes 20a, a second opening 12b is formed in the base insulating layer 12 and a third opening 40a is formed in the insulating layer 40. The etching gas used in this dry etching includes a fluorine-based gas such as CF 4 gas.

続いて、図２９（ｂ）に示すように、第２の開口１２ｂと第３の開口４０ａの各々に露出する下地半導体層１１の上に蒸着法でAuGe層を１００nm〜３００nm程度の厚さに形成し、そのAuGe層を第１の電極２１とする。第１実施形態で説明したように、AuGeを材料とする第１の電極２１は、n型のGaAsを材料とする下地半導体層１１とオーミック接続される。 Subsequently, as shown in FIG. 29 (b), the AuGe layer is thickened to about 100 nm to 300 nm by a vapor deposition method on the underlying semiconductor layer 11 exposed to each of the second opening 12b and the third opening 40a. The AuGe layer is formed and used as the first electrode 21. As described in the first embodiment, the first electrode 21 made of AuGe is ohmic-connected to the underlying semiconductor layer 11 made of n-type GaAs.

次に、図３０（ａ）に示すように、有機溶剤で第２のレジスト層２０を除去することにより、第２の開口１２ｂと第３の開口４０ａの各々の内部のみに第１の電極２１を残す。更に、第１の電極２１に対して熱処理を行うことにより、第１の電極２１のAuGeと下地半導体層１１とのアロイを形成し、第１の電極２１と下地半導体層１１との間にオーミック接合を形成する。その第１の電極２１は、下地半導体層１１を介して半導体部１６の下端１６ｘと電気的に接続される。 Next, as shown in FIG. 30A, by removing the second resist layer 20 with an organic solvent, the first electrode 21 is formed only inside each of the second opening 12b and the third opening 40a. Leave. Further, by heat-treating the first electrode 21, an alloy is formed between AuGe of the first electrode 21 and the underlying semiconductor layer 11, and ohmic between the first electrode 21 and the underlying semiconductor layer 11. Form a joint. The first electrode 21 is electrically connected to the lower end 16x of the semiconductor portion 16 via the underlying semiconductor layer 11.

次いで、図３０（ｂ）に示すように、半導体部１６と第１の金属層１５が埋まる厚さに下地絶縁層１２の上に熱硬化性樹脂としてBCB樹脂を塗布し、更にそれを２５０℃程度で熱硬化することにより層間絶縁層２２を形成する。 Next, as shown in FIG. 30 (b), a BCB resin as a thermosetting resin is applied on the base insulating layer 12 to a thickness at which the semiconductor portion 16 and the first metal layer 15 are embedded, and the temperature is further increased to 250 ° C. The interlayer insulating layer 22 is formed by thermosetting to a degree.

続いて、図３１（ａ）に示すように、CF4やSF6等のフッ素系のエッチングガスを使用しながら、ドライエッチングにより層間絶縁層２２の上面２２ａをエッチバックし、上面２２ａを半導体部１６の上面１６ａよりも低くする。これにより、半導体部１６の上端１６ｙが上面２２ａから突出し、上端１６ｙの周囲の絶縁層４０が表出するようになる。 Subsequently, as shown in FIG. 31A, the upper surface 22a of the interlayer insulating layer 22 is etched back by dry etching while using a fluorine-based etching gas such as CF 4 or SF 6, and the upper surface 22a is the semiconductor portion. It is lower than the upper surface 16a of 16. As a result, the upper end 16y of the semiconductor portion 16 protrudes from the upper surface 22a, and the insulating layer 40 around the upper end 16y is exposed.

なお、このドライエッチングは、基板１０に垂直な方向nに絶縁層４０がエッチングされる速度が基板１０の面内方向mに絶縁層４０がエッチングされる速度よりも速い異方性のエッチングである。よって、上端１６ｙの横の絶縁層４０はエッチングされずに残存するのに対し、第１の金属層１５の上の絶縁層４０は除去される。 In this dry etching, the rate at which the insulating layer 40 is etched in the direction n perpendicular to the substrate 10 is faster than the rate at which the insulating layer 40 is etched in the in-plane direction m of the substrate 10. .. Therefore, the insulating layer 40 beside the upper end 16y remains without being etched, while the insulating layer 40 above the first metal layer 15 is removed.

次に、図３１（ｂ）に示すように、半導体部１６の周囲の層間絶縁層２２の上面２２ａに第２の金属層２３としてチタン層をスパッタ法で１０nm〜１００nm程度の厚さに形成する。更に、上面２２ａにおいて半導体部１６から離れた部位に形成された余分な第２の金属層２３をミリング法で除去し、除去されずに残存した第２の金属層２３と第１の金属層１５とを第２の電極２４とする。なお、第２の電極２４を低抵抗化するために、チタン層と金層とをこの順に積層した積層膜を第２の電極２４として形成してもよい。そのチタン層の厚さは１００nm程度であり、金層の厚さは３００nm程度である。 Next, as shown in FIG. 31B, a titanium layer is formed as a second metal layer 23 on the upper surface 22a of the interlayer insulating layer 22 around the semiconductor portion 16 by a sputtering method to a thickness of about 10 nm to 100 nm. .. Further, the excess second metal layer 23 formed on the upper surface 22a at a portion away from the semiconductor portion 16 is removed by a milling method, and the second metal layer 23 and the first metal layer 15 that remain without being removed are removed. Is the second electrode 24. In addition, in order to reduce the resistance of the second electrode 24, a laminated film in which a titanium layer and a gold layer are laminated in this order may be formed as the second electrode 24. The thickness of the titanium layer is about 100 nm, and the thickness of the gold layer is about 300 nm.

このとき、本実施形態では半導体部１６の上端１６ｙの周囲に絶縁層４０が残存しており、その絶縁層４０の表面に第２の金属層２３が形成されるようになる。 At this time, in the present embodiment, the insulating layer 40 remains around the upper end 16y of the semiconductor portion 16, and the second metal layer 23 is formed on the surface of the insulating layer 40.

図３３（ｂ）は、本工程を終了した時点での半導体部１６の周囲の平面図である。 FIG. 33 (b) is a plan view of the periphery of the semiconductor unit 16 at the time when this step is completed.

図３３（ｂ）に示すように、絶縁層４０は平面視でキャリア供給層１８の全周に残存する。そして、第２の電極２４は、平面視で半導体部１６、キャリア供給層１８、及び絶縁層４０の各々を覆う大きさに形成される。 As shown in FIG. 33 (b), the insulating layer 40 remains on the entire circumference of the carrier supply layer 18 in a plan view. The second electrode 24 is formed in a size that covers each of the semiconductor portion 16, the carrier supply layer 18, and the insulating layer 40 in a plan view.

この後は、図３２に示すように、第１実施形態で説明した図１０の工程を行うことにより、層間絶縁層２２のホール２２ｂに引き出し電極２５としてめっき法で金層を形成する。 After that, as shown in FIG. 32, by performing the step of FIG. 10 described in the first embodiment, a gold layer is formed as a lead-out electrode 25 in the hole 22b of the interlayer insulating layer 22 by a plating method.

以上により、本実施形態に係る半導体装置６０の基本構造が完成する。その半導体装置６０においては、カソードである第１の電極２１からアノードである第２の電極２４に向かう方向に沿って電子eが流れる。 As described above, the basic structure of the semiconductor device 60 according to the present embodiment is completed. In the semiconductor device 60, electrons e flow in the direction from the first electrode 21 which is the cathode to the second electrode 24 which is the anode.

次に、この半導体装置６０の動作原理について説明する。
図３４（ａ）は、第１の電極２１と第２の電極２４との間に電位差がないときの半導体装置６０の拡大断面図である。 Next, the operating principle of the semiconductor device 60 will be described.
FIG. 34A is an enlarged cross-sectional view of the semiconductor device 60 when there is no potential difference between the first electrode 21 and the second electrode 24.

第１実施形態や第２実施形態とは異なり、本実施形態では半導体部１６の上端１６ｙの側方の領域Rに絶縁層４０が存在する。そのため、領域Rにおける第２の金属層２３とキャリア供給層１８との間にショットキー接続は形成されない。 Unlike the first embodiment and the second embodiment, in the present embodiment, the insulating layer 40 is present in the region R on the side of the upper end 16y of the semiconductor portion 16. Therefore, no Schottky connection is formed between the second metal layer 23 and the carrier supply layer 18 in the region R.

また、このように各電極２１、２４間の電位差がないときには、半導体部１６の全長にわたって電子eが誘起される。 Further, when there is no potential difference between the electrodes 21 and 24 as described above, the electron e is induced over the entire length of the semiconductor portion 16.

図３４（ｂ）は、図３４（ａ）のIII-III線に沿ったエネルギバンド図である。 FIG. 34 (b) is an energy band diagram along line III-III of FIG. 34 (a).

図２４（ｂ）においては、伝導帯の下端Ec、価電子帯の上端Ev、及びフェルミ準位Efを併記してある。 In FIG. 24B, the lower end Ec of the conduction band, the upper end Ev of the valence band, and the Fermi level Ef are also shown.

第１実施形態と同様に、本実施形態でも半導体部１６のバンドギャップがキャリア供給層１８のそれよりも小さくなり、半導体部１６の伝導帯の下端Ecがキャリア供給層１８の伝導帯の下端Ecよりも低くなる。そのため、n型のキャリア供給層１８で生成された電子eが半導体部１６の表層１６ｔに放出され、当該表層１６ｔを電子eが走行するようになる。 Similar to the first embodiment, in this embodiment as well, the band gap of the semiconductor portion 16 is smaller than that of the carrier supply layer 18, and the lower end Ec of the conduction band of the semiconductor portion 16 is the lower end Ec of the conduction band of the carrier supply layer 18. Will be lower than. Therefore, the electrons e generated in the n-type carrier supply layer 18 are emitted to the surface layer 16t of the semiconductor unit 16, and the electrons e travel on the surface layer 16t.

更に、本実施形態では、第２の金属層２３、絶縁層４０、及びキャリア供給層１８によってMIS(Metal Insulator Semiconductor)構造が得られる。そのMIS構造における絶縁層４０は電子eに対してバリアとして機能するため、電子eが第２の金属層２３にリークするのを絶縁層４０で抑制することができる。 Further, in the present embodiment, a MIS (Metal Insulator Semiconductor) structure is obtained by the second metal layer 23, the insulating layer 40, and the carrier supply layer 18. Since the insulating layer 40 in the MIS structure functions as a barrier to the electrons e, the insulating layer 40 can suppress the leakage of the electrons e to the second metal layer 23.

図３５（ａ）は、第２の電極２４の電位を第１の電極２１の電位よりも高めることにより、各電極２１、２４間に順方向の電圧を印加したときの半導体装置６０の拡大断面図である。 FIG. 35A shows an enlarged cross section of the semiconductor device 60 when a forward voltage is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 higher than the potential of the first electrode 21. It is a figure.

この場合は、半導体部１６と第１の金属層１５との界面の接合がショットキー接合ではなくオーミック接合JOであり、かつ第１の電極２１（図３２参照）と下地半導体層１１との界面の接合もオーミック接合である。よって、順方向の電圧の印可によって電子eが半導体部１６をすぐさま流れるようになり、オン電圧を小さくできる。 In this case, the bonding of the interface between the semiconductor section 16 and the first metal layer 15 is ohmic junction J O rather than the Schottky junction, and the first electrode 21 (see FIG. 32) and the underlying semiconductor layer 11 The interface junction is also an ohmic junction. Therefore, by applying the voltage in the forward direction, the electron e can immediately flow through the semiconductor portion 16, and the on-voltage can be reduced.

しかも、半導体部１６は不純物を含まないi型であるため、半導体部１６の表層を走行する電子eが不純物で散乱されることがなく、半導体装置６０の高周波特性を良好にすることができる。 Moreover, since the semiconductor portion 16 is an i-type containing no impurities, the electrons e traveling on the surface layer of the semiconductor portion 16 are not scattered by the impurities, and the high frequency characteristics of the semiconductor device 60 can be improved.

なお、不純物による電子eの散乱が問題にならない場合には、キャリア供給層１８と同じ導電型のn型不純物を半導体部１６にドープし、半導体部１６のキャリア濃度を高めてもよい。 If the scattering of electrons e by impurities does not cause a problem, the semiconductor portion 16 may be doped with the same conductive n-type impurities as the carrier supply layer 18, and the carrier concentration of the semiconductor portion 16 may be increased.

一方、図３５（ｂ）は、第２の電極２４の電位を第１の電極２１の電位よりも低くすることにより、各電極２１、２４間に逆方向の電圧を印加したときの半導体装置６０の拡大断面図である。 On the other hand, FIG. 35B shows the semiconductor device 60 when a voltage in the opposite direction is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 lower than the potential of the first electrode 21. It is an enlarged sectional view of.

このように逆方向の電圧を印加すると、半導体部１６の上端１６ｙに広がった空乏層DLで電子eの流れを遮断でき、ダイオードの整流作用を実現することができる。 When a voltage in the opposite direction is applied in this way, the flow of electrons e can be blocked by the depletion layer DL extending to the upper end 16y of the semiconductor portion 16, and the rectifying action of the diode can be realized.

図３６は、図３５（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の拡大断面図である。 FIG. 36 is an enlarged cross-sectional view when the voltage in the opposite direction is further increased as compared with the case of FIG. 35 (b).

この場合には、第１実施形態と同様に、半導体部１６の上端１６ｙにおいて空乏層DLが一体となることで電子eの流れを略完全に遮断できる。しかも、本実施形態では、領域Rにおいて電子eが第２の金属層２３から半導体部１６に流れ込もうとするのを絶縁層４０で阻止できる。その結果、絶縁層４０がない場合と比較して、逆方向の電圧を印加したときの半導体装置６０の耐圧を一層高めることが可能となる。 In this case, as in the first embodiment, the flow of electrons e can be substantially completely blocked by integrating the depletion layer DL at the upper end 16y of the semiconductor portion 16. Moreover, in the present embodiment, the insulating layer 40 can prevent the electrons e from flowing from the second metal layer 23 into the semiconductor portion 16 in the region R. As a result, the withstand voltage of the semiconductor device 60 when a voltage in the opposite direction is applied can be further increased as compared with the case where the insulating layer 40 is not provided.

図３７は、本実施形態に係る半導体装置６０の電流電圧特性を示す図である。 FIG. 37 is a diagram showing the current-voltage characteristics of the semiconductor device 60 according to the present embodiment.

なお、図３７における電圧は、第２の電極２４の電位が第１の電極２１の電位よりも高い場合を正とし、第２の電極２４の電位が第１の電極２１の電位よりも低い場合を負としている。 The voltage in FIG. 37 is positive when the potential of the second electrode 24 is higher than the potential of the first electrode 21, and when the potential of the second electrode 24 is lower than the potential of the first electrode 21. Is negative.

また、図３７の区間Aは図３４（ａ）の状態に対応し、区間Bは図３５（ａ）の状態に対応する。そして、区間Cは図３５（ｂ）と図３６の状態に対応する。 Further, the section A of FIG. 37 corresponds to the state of FIG. 34 (a), and the section B corresponds to the state of FIG. 35 (a). Then, the section C corresponds to the states of FIGS. 35 (b) and 36.

第１実施形態や第２実施形態と同様に、本実施形態においても区間A、Bで順方向の電圧を印加するとすぐさま電流が流れ、オン電圧を略ゼロにすることができる。 Similar to the first embodiment and the second embodiment, in this embodiment as well, when a forward voltage is applied in the sections A and B, a current flows immediately, and the on-voltage can be made substantially zero.

そして、区間Cに示すように、逆電圧の電圧を印加した場合には半導体装置６０を流れる電流をゼロにすることができる。特に、本実施形態では、図３６に示したように、キャリア供給層１８と第２の金属層２３との間に介在する絶縁層４０によって半導体装置６０の耐圧を高めるのが容易となる。 Then, as shown in section C, when a reverse voltage is applied, the current flowing through the semiconductor device 60 can be reduced to zero. In particular, in the present embodiment, as shown in FIG. 36, the withstand voltage of the semiconductor device 60 can be easily increased by the insulating layer 40 interposed between the carrier supply layer 18 and the second metal layer 23.

（第４実施形態）
第３実施形態では、下地半導体層１１とキャリア供給層１８のそれぞれの導電型をn型にすることにより、半導体部１６に流れるキャリアを電子とした。これに対し、本実施形態では、以下のようにキャリアをホールとする。 (Fourth Embodiment)
In the third embodiment, the conductive types of the underlying semiconductor layer 11 and the carrier supply layer 18 are each n-type, so that the carriers flowing through the semiconductor portion 16 are electrons. On the other hand, in the present embodiment, the carrier is a hole as follows.

図３８〜図３９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３８〜図３９において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 38 to 39 are cross-sectional views of the semiconductor device according to the present embodiment during manufacturing. In FIGS. 38 to 39, the same elements as described in the first to third embodiments are designated by the same reference numerals as those in these embodiments, and the description thereof will be omitted below.

まず、図３８（ａ）に示すように、第２実施形態の図２０（ａ）〜図２１（ａ）の工程を行うことにより、下地半導体層１１の上に柱状に成長した半導体部１６の側面１６ｓにキャリア供給層１８が形成された構造を得る。第３実施形態で説明したように、下地半導体層１１はp型のGaAs層であり、キャリア供給層１８はp型のInAlAs層である。 First, as shown in FIG. 38 (a), the semiconductor portion 16 grown in a columnar shape on the underlying semiconductor layer 11 by performing the steps of FIGS. 20 (a) to 21 (a) of the second embodiment. A structure is obtained in which the carrier supply layer 18 is formed on the side surface 16s. As described in the third embodiment, the base semiconductor layer 11 is a p-type GaAs layer, and the carrier supply layer 18 is a p-type InAlAs layer.

次に、図３８（ｂ）に示すように、第３実施形態の図２８（ｂ）の工程を行うことにより、下地絶縁層１２、キャリア供給層１８、及び第１の金属層１５の各々の上にALD法で絶縁層４０としてアルミナ層を５nm〜１５nmの厚さに形成する。なお、アルミナ層に代えて酸化シリコン層や窒化シリコン層を絶縁層４０として形成してもよい。 Next, as shown in FIG. 38 (b), by performing the step of FIG. 28 (b) of the third embodiment, each of the base insulating layer 12, the carrier supply layer 18, and the first metal layer 15 is performed. An alumina layer having a thickness of 5 nm to 15 nm is formed on the surface as an insulating layer 40 by the ALD method. Instead of the alumina layer, a silicon oxide layer or a silicon nitride layer may be formed as the insulating layer 40.

続いて、図３９（ａ）に示すように、第３実施形態の図２９（ａ）の工程に従って絶縁層４０の上に第２のレジスト層２０を形成する。そして、第２のレジスト層２０の孔２０ａ内に露出する下地半導体層１１の上に蒸着法でAuZn層を１００nm〜３００nm程度の厚さに形成し、そのAuZn層を第１の電極２１とする。 Subsequently, as shown in FIG. 39 (a), the second resist layer 20 is formed on the insulating layer 40 according to the step of FIG. 29 (a) of the third embodiment. Then, an AuZn layer is formed on the underlying semiconductor layer 11 exposed in the holes 20a of the second resist layer 20 by a thin-film deposition method to a thickness of about 100 nm to 300 nm, and the AuZn layer is used as the first electrode 21. ..

第２実施形態と同様に、下地半導体層１１として形成したp型のGaAs層とAuZn層との界面にはショットキー接合は形成されず、第１の電極２１は下地半導体層１１とオーミック接続される。また、第１の電極２１は、下地半導体層１１を介して半導体部１６の下端１６ｘと電気的に接続される。 Similar to the second embodiment, no Schottky junction is formed at the interface between the p-type GaAs layer formed as the base semiconductor layer 11 and the AuZn layer, and the first electrode 21 is ohmic-connected to the base semiconductor layer 11. NS. Further, the first electrode 21 is electrically connected to the lower end 16x of the semiconductor portion 16 via the underlying semiconductor layer 11.

この後は、図３９（ｂ）に示すように、第３実施形態の図３０（ａ）〜図３２の工程を行うことにより、半導体部１６の上端１６ｙの周囲に第２の電極２４を形成する。更に、基板１０の上側全面に層間絶縁層２２を形成し、その層間絶縁層２２のホール２２ｂに引き出し電極２５を形成する。 After that, as shown in FIG. 39 (b), the second electrode 24 is formed around the upper end 16y of the semiconductor portion 16 by performing the steps of FIGS. 30 (a) to 32 of the third embodiment. do. Further, the interlayer insulating layer 22 is formed on the entire upper surface of the substrate 10, and the lead-out electrode 25 is formed in the hole 22b of the interlayer insulating layer 22.

以上により、本実施形態に係る半導体装置７０の基本構造が完成する。その半導体装置７０においては、アノードである第２の電極２４からカソードである第１の電極２１に向かう方向に沿ってホールhが流れる。 As described above, the basic structure of the semiconductor device 70 according to the present embodiment is completed. In the semiconductor device 70, the hole h flows in the direction from the second electrode 24, which is the anode, to the first electrode 21, which is the cathode.

次に、この半導体装置７０の動作原理について説明する。
図４０（ａ）は、第１の電極２１と第２の電極２４との間に電位差がないときの半導体装置７０の拡大断面図である。 Next, the operating principle of the semiconductor device 70 will be described.
FIG. 40A is an enlarged cross-sectional view of the semiconductor device 70 when there is no potential difference between the first electrode 21 and the second electrode 24.

第３実施形態と同様に、本実施形態でも半導体部１６の上端１６ｙの周囲の領域Rに絶縁層４０が存在するため、領域Rにおける第２の金属層２３とキャリア供給層１８との間にショットキー接続は形成されない。また、各電極２１、２４間の電位差がないときには、半導体部１６の全長にわたってホールhが誘起される。 Similar to the third embodiment, since the insulating layer 40 exists in the region R around the upper end 16y of the semiconductor portion 16 in the present embodiment, the insulating layer 40 exists between the second metal layer 23 and the carrier supply layer 18 in the region R. No shot key connection is formed. Further, when there is no potential difference between the electrodes 21 and 24, the hole h is induced over the entire length of the semiconductor portion 16.

図４０（ｂ）は、図４０（ａ）のIV-IV線に沿ったエネルギバンド図である。 FIG. 40 (b) is an energy band diagram along the IV-IV line of FIG. 40 (a).

なお、図４０（ｂ）においては、伝導帯の下端Ec、価電子帯の上端Ev、及びフェルミ準位Efを併記してある。 In FIG. 40 (b), the lower end Ec of the conduction band, the upper end Ev of the valence band, and the Fermi level Ef are also shown.

第２実施形態と同様に、本実施形態においてもp型のキャリア供給層１８で生成されたホールhが半導体部１６の表層１６ｔを走行する。更に、絶縁層４０がホールhに対するバリアとなるため、ホールhが第２の金属層２３にリークするのを抑制することができる。 Similar to the second embodiment, in the present embodiment as well, the hole h generated by the p-type carrier supply layer 18 runs on the surface layer 16t of the semiconductor portion 16. Further, since the insulating layer 40 serves as a barrier to the hole h, it is possible to prevent the hole h from leaking to the second metal layer 23.

図４１（ａ）は、第２の電極２４の電位を第１の電極２１の電位よりも高めることにより、各電極２１、２４間に順方向の電圧を印加したときの半導体装置７０の拡大断面図である。 FIG. 41A shows an enlarged cross section of the semiconductor device 70 when a forward voltage is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 higher than the potential of the first electrode 21. It is a figure.

半導体部１６と第１の金属層１５との界面の接合は、ショットキー接合ではなくオーミック接合Joである。同様に、第１の電極２１（図３９（ｂ）参照）と下地半導体層１１との界面の接合もオーミック接合である。そのため、順方向の電圧を印加すると、ホールhはショットキー接合を乗り越えることなしにすぐさま半導体部１６を走行するようになり、半導体部１６をホールhが流れ始めるオン電圧が極めて小さくなる。 Junction interface between the semiconductor part 16 and the first metal layer 15 is ohmic junction J o rather than Schottky junction. Similarly, the interface between the first electrode 21 (see FIG. 39B) and the underlying semiconductor layer 11 is also an ohmic contact. Therefore, when a voltage in the forward direction is applied, the hole h immediately runs on the semiconductor portion 16 without overcoming the Schottky junction, and the on-voltage at which the hole h starts to flow through the semiconductor portion 16 becomes extremely small.

しかも、半導体部１６は不純物を含まないi型であるため、半導体部１６の表層を走行するホールhが不純物で散乱されず、半導体装置７０の高周波特性を良好にすることが可能となる。 Moreover, since the semiconductor portion 16 is an i-type containing no impurities, the holes h traveling on the surface layer of the semiconductor portion 16 are not scattered by impurities, and the high frequency characteristics of the semiconductor device 70 can be improved.

但し、不純物によるホールhの散乱が問題にならない場合には、キャリア供給層１８と同じ導電型のp型不純物を半導体部１６にドープし、半導体部１６のキャリア濃度を高めてもよい。 However, if the scattering of holes h due to impurities is not a problem, the semiconductor portion 16 may be doped with the same conductive p-type impurities as the carrier supply layer 18, and the carrier concentration of the semiconductor portion 16 may be increased.

一方、図４１（ｂ）は、第２の電極２４の電位を第１の電極２１の電位よりも低くすることにより、各電極２１、２４間に逆方向の電圧を印加したときの半導体装置７０の拡大断面図である。 On the other hand, FIG. 41 (b) shows the semiconductor device 70 when a voltage in the opposite direction is applied between the electrodes 21 and 24 by making the potential of the second electrode 24 lower than the potential of the first electrode 21. It is an enlarged sectional view of.

このように逆方向の電圧を印加すると、半導体部１６の上端１６ｙに広がった空乏層DLでホールhの流れを遮断でき、ダイオードの整流作用を実現することができる。 When the voltage in the opposite direction is applied in this way, the flow of the hole h can be cut off by the depletion layer DL extending to the upper end 16y of the semiconductor portion 16, and the rectifying action of the diode can be realized.

図４２は、図４１（ｂ）の場合よりも更に逆方向の電圧を大きくした場合の拡大断面図である。 FIG. 42 is an enlarged cross-sectional view when the voltage in the opposite direction is further increased as compared with the case of FIG. 41 (b).

この場合には、半導体部１６の上端１６ｙにおいて一体となった空乏層DLによってホールhの流れを略完全に遮断でき、逆方向の電圧を印加したときの半導体装置７０の耐圧を高めることができる。 In this case, the flow of the hole h can be substantially completely blocked by the depletion layer DL integrated at the upper end 16y of the semiconductor portion 16, and the withstand voltage of the semiconductor device 70 when a voltage in the opposite direction is applied can be increased. ..

図４３は、本実施形態に係る半導体装置７０の電流電圧特性を示す図である。 FIG. 43 is a diagram showing the current-voltage characteristics of the semiconductor device 70 according to the present embodiment.

なお、図４３における電圧は、第２の電極２４の電位が第１の電極２１の電位よりも高い場合を負とし、第２の電極２４の電位が第１の電極２１の電位よりも低い場合を正としている。 The voltage in FIG. 43 is negative when the potential of the second electrode 24 is higher than the potential of the first electrode 21, and when the potential of the second electrode 24 is lower than the potential of the first electrode 21. Is positive.

また、図４３の区間Aは図４０（ａ）の状態に対応し、区間Bは図４１（ａ）の状態に対応する。そして、区間Cは図４１（ｂ）と図４２の状態に対応する。 Further, the section A of FIG. 43 corresponds to the state of FIG. 40 (a), and the section B corresponds to the state of FIG. 41 (a). Then, the section C corresponds to the states of FIGS. 41 (b) and 42.

第１〜第３実施形態と同様に、本実施形態においても区間A、Bで順方向の電圧を印加するとすぐさま電流が流れ、オン電圧を略ゼロにすることができる。 Similar to the first to third embodiments, in this embodiment as well, when a forward voltage is applied in the sections A and B, a current flows immediately, and the on-voltage can be made substantially zero.

更に、区間Cに示すように、逆電圧の電圧を印加した場合には半導体装置７０を流れる電流をゼロにし、半導体装置７０の耐圧を高めることができる。しかも、キャリア供給層１８と第２の金属層２３との間に絶縁層４０が介在するため、半導体装置７０の耐圧を一層高めることが可能となる。 Further, as shown in section C, when a reverse voltage is applied, the current flowing through the semiconductor device 70 can be reduced to zero, and the withstand voltage of the semiconductor device 70 can be increased. Moreover, since the insulating layer 40 is interposed between the carrier supply layer 18 and the second metal layer 23, the withstand voltage of the semiconductor device 70 can be further increased.

（第５実施形態）
第１〜第４実施形態では、キャリアが流れる柱状の半導体部１６として半導体のナノワイヤを形成した。これに対し、本実施形態では、柱状の半導体部１６としてフィン状の半導体を形成する。 (Fifth Embodiment)
In the first to fourth embodiments, semiconductor nanowires are formed as columnar semiconductor portions 16 through which carriers flow. On the other hand, in the present embodiment, a fin-shaped semiconductor is formed as the columnar semiconductor portion 16.

図４４（ａ）、（ｂ）は、本実施形態に係るフィン状の半導体部１６の製造途中の断面図であり、図４５（ａ）、（ｂ）はその平面図である。 44 (a) and 44 (b) are cross-sectional views of the fin-shaped semiconductor portion 16 according to the present embodiment during manufacturing, and FIGS. 45 (a) and 45 (b) are plan views thereof.

まず、図４４（ａ）に示すように、第１実施形態の図４（ａ）〜図５（ｂ）の工程を行うことにより、下地絶縁層１２の第１の開口１２ａ内に第１の金属層１５が形成された構造を得る。但し、本実施形態では、第１の開口１２ａを間隔をおいて複数形成する。 First, as shown in FIG. 44 (a), by performing the steps of FIGS. 4 (a) to 5 (b) of the first embodiment, the first opening 12a of the base insulating layer 12 is formed. A structure in which the metal layer 15 is formed is obtained. However, in the present embodiment, a plurality of first openings 12a are formed at intervals.

図４５（ａ）は、この工程を終了した時点での平面図である。
図４５（ａ）に示すように、各々の第１の開口１２ａは平面視で方向Xに並ぶように一列に形成される。 FIG. 45A is a plan view at the time when this step is completed.
As shown in FIG. 45 (a), each of the first openings 12a is formed in a row so as to be arranged in the direction X in a plan view.

次に、図４４（ｂ）に示すように、各々の第１の開口１２ａからi型のInAsのナノワイヤを成長させ、成長途中で隣接するナノワイヤ同士が一体化した半導体部１６を得る。なお、その半導体部１６の成長条件は第１実施形態の図６（ａ）における条件と同じであるため、その説明は省略する。 Next, as shown in FIG. 44 (b), i-type InAs nanowires are grown from each first opening 12a to obtain a semiconductor portion 16 in which adjacent nanowires are integrated during the growth. Since the growth conditions of the semiconductor portion 16 are the same as the conditions in FIG. 6A of the first embodiment, the description thereof will be omitted.

図４５（ｂ）は、この工程を終了した時点での平面図である。
図４５（ｂ）に示すように、半導体部１６は、複数の第１の開口１２ａが並ぶ方向Xに沿って延在する。 FIG. 45B is a plan view at the time when this step is completed.
As shown in FIG. 45B, the semiconductor portion 16 extends along the direction X in which the plurality of first openings 12a are lined up.

図４６は、この半導体部１６の斜視図である。
図４６に示すように、半導体部１６は、基板１０の上方に向かって延びるフィン状である。この半導体部１６に対して第１〜第４実施形態の製造工程を適用することにより半導体装置が得られる。 FIG. 46 is a perspective view of the semiconductor unit 16.
As shown in FIG. 46, the semiconductor portion 16 has a fin shape extending upward of the substrate 10. A semiconductor device can be obtained by applying the manufacturing processes of the first to fourth embodiments to the semiconductor unit 16.

図４７は、半導体部１６を形成した後に、第１実施形態の図６（ｂ）〜図１０の工程を行うことにより製造した半導体装置８０の断面図である。なお、図４７におけるV-V断面は図４６のV-V線に沿う断面図に相当し、VI-VI断面は図４６のVI-VI線に沿う断面図に相当する。また、図４７において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、その説明は省略する。 FIG. 47 is a cross-sectional view of a semiconductor device 80 manufactured by performing the steps of FIGS. 6 (b) to 10 of the first embodiment after forming the semiconductor portion 16. The V-V cross section in FIG. 47 corresponds to the cross-sectional view taken along the V-V line in FIG. 46, and the VI-VI cross section corresponds to the cross-sectional view taken along the VI-VI line in FIG. Further, in FIG. 47, the same elements as described in the first embodiment are designated by the same reference numerals as those in the first embodiment, and the description thereof will be omitted.

この半導体装置８０においても、第１実施形態と同様の理由により、オン電圧を小さくでき、かつ逆方向の電圧を印加したときの耐圧を高めることができる。 In the semiconductor device 80 as well, for the same reason as in the first embodiment, the on-voltage can be reduced and the withstand voltage when a voltage in the opposite direction is applied can be increased.

なお、半導体装置８０における下地半導体層１１とキャリア供給層１８の導電型はいずれもn型であるため、半導体部１６を流れるキャリアは電子となる。これとは逆に、第２実施形態のように下地半導体層１１とキャリア供給層１８の導電型をp型としてもよい。この場合は、半導体部１６を流れるキャリアはホールとなる。 Since the conductive type of the underlying semiconductor layer 11 and the carrier supply layer 18 in the semiconductor device 80 are both n-type, the carriers flowing through the semiconductor unit 16 are electrons. On the contrary, the conductive type of the underlying semiconductor layer 11 and the carrier supply layer 18 may be the p type as in the second embodiment. In this case, the carrier flowing through the semiconductor unit 16 becomes a hole.

図４８は、半導体部１６を形成した後に、第３実施形態の図２８（ａ）〜図３２の工程を行うことにより製造した半導体装置９０の断面図である。なお、図４８におけるV-V断面は図４６のV-V線に沿う断面図に相当し、VI-VI断面は図４６のVI-VI線に沿う断面図に相当する。また、図４８において第３実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、その説明は省略する。 FIG. 48 is a cross-sectional view of a semiconductor device 90 manufactured by performing the steps of FIGS. 28 (a) to 32 of the third embodiment after forming the semiconductor portion 16. The V-V cross section in FIG. 48 corresponds to the cross-sectional view taken along the V-V line in FIG. 46, and the VI-VI cross section corresponds to the cross-sectional view taken along the VI-VI line in FIG. Further, in FIG. 48, the same elements as described in the third embodiment are designated by the same reference numerals as those in the first embodiment, and the description thereof will be omitted.

第３実施形態と同様に、この半導体装置９０においては、層間絶縁層２２の上面２２ａから突出した部分の第２の金属層２３、絶縁層４０、及びキャリア供給層１８によってMIS構造が形成される。そして、そのMIS構造における絶縁層４０によって、逆方向の電圧を印加したときの半導体装置９０の耐圧が高められる。 Similar to the third embodiment, in the semiconductor device 90, the MIS structure is formed by the second metal layer 23, the insulating layer 40, and the carrier supply layer 18 of the portion protruding from the upper surface 22a of the interlayer insulating layer 22. .. The insulating layer 40 in the MIS structure increases the withstand voltage of the semiconductor device 90 when a voltage in the opposite direction is applied.

なお、下地半導体層１１とキャリア供給層１８の導電型はいずれもn型であるため半導体部１６を流れるキャリアは電子となるが、キャリアの導電型はこれに限定されない。例えば、第４実施形態のように下地半導体層１１とキャリア供給層１８の各々の導電型をp型にすることによりキャリアをホールにしてもよい。 Since the conductive type of the underlying semiconductor layer 11 and the carrier supply layer 18 are both n-type, the carriers flowing through the semiconductor portion 16 are electrons, but the conductive type of the carrier is not limited to this. For example, the carrier may be made into a hole by making each of the conductive type of the underlying semiconductor layer 11 and the carrier supply layer 18 p-type as in the fourth embodiment.

（第６実施形態）
本実施形態では、第１〜第５実施形態に係る半導体装置を利用した電子装置について説明する。 (Sixth Embodiment)
In this embodiment, an electronic device using the semiconductor device according to the first to fifth embodiments will be described.

図４９は、本実施形態に係る電子装置の構成図である。
この電子装置１００は、エネルギハーベスティング技術で電池を充電する充電装置であって、アンテナ１０１、電力変換回路１０２、昇圧回路１０３、及び二次電池１０４を有する。 FIG. 49 is a configuration diagram of an electronic device according to the present embodiment.
The electronic device 100 is a charging device that charges a battery by energy harvesting technology, and includes an antenna 101, a power conversion circuit 102, a booster circuit 103, and a secondary battery 104.

このうち、アンテナ１０１は、環境中に発電用の電波として放射されているUHF帯〜SHF帯の電波を受信し、その電波の周波数に応じた交流電流を電力変換回路１０２に出力する。なお、その電波はマイクロ波帯の電波でもよい。 Of these, the antenna 101 receives radio waves in the UHF band to SHF band radiated as radio waves for power generation in the environment, and outputs an alternating current corresponding to the frequency of the radio waves to the power conversion circuit 102. The radio wave may be a radio wave in the microwave band.

電力変換回路１０２は、その交流電流を直流電力に変換する回路である。この例では、電力変換回路１０２は、ダイオードD、コンデンサC、及びコイルLを有する。 The power conversion circuit 102 is a circuit that converts the alternating current into direct current power. In this example, the power conversion circuit 102 has a diode D, a capacitor C, and a coil L.

ダイオードDのカソードは接地されており、かつアノードはアンテナ１０１に電気的に接続される。そのダイオードDとして、本実施形態では第１〜第５実施形態で説明した半導体装置３０、５０、６０、７０、８０、９０のいずれかを使用する。 The cathode of the diode D is grounded and the anode is electrically connected to the antenna 101. As the diode D, any one of the semiconductor devices 30, 50, 60, 70, 80, and 90 described in the first to fifth embodiments is used in the present embodiment.

また、コンデンサCは、その一端が接地されており、かつ他端がダイオードDのアノードに電気的に接続される。そして、コイルLの一端がコンデンサCの他端に電気的に接続され、コイルLの他端が昇圧回路１０３に接続される。 Further, one end of the capacitor C is grounded, and the other end is electrically connected to the anode of the diode D. Then, one end of the coil L is electrically connected to the other end of the capacitor C, and the other end of the coil L is connected to the booster circuit 103.

この電力変換回路１０２によれば、アンテナ１０１から出力された交流電流がダイオードDで整流される。そして、整流後の電流がコンデンサCとコイルLにより平滑化されて直流電流となり、コイルLから直流電圧が出力される。 According to the power conversion circuit 102, the alternating current output from the antenna 101 is rectified by the diode D. Then, the rectified current is smoothed by the capacitor C and the coil L to become a direct current, and the direct current voltage is output from the coil L.

そして、昇圧回路１０３は、コイルLから出力された直流電圧を昇圧し、昇圧後の直流電圧を二次電池１０４に出力する。二次電池１０４は、例えばリチウムイオン電池であって、昇圧回路１０３から出力された電圧によって充電される。 Then, the booster circuit 103 boosts the DC voltage output from the coil L, and outputs the boosted DC voltage to the secondary battery 104. The secondary battery 104 is, for example, a lithium ion battery, and is charged by the voltage output from the booster circuit 103.

このような電子装置１００によれば、環境中に発電用の電波として放射されている電波を電力に変換し、その電力で二次電池１０４を充電できる。そして、二次電池１０４で湿度センサや温度センサを駆動することにより、この電子装置１００が設置された環境中の湿度や温度を測定できる。 According to such an electronic device 100, radio waves radiated as radio waves for power generation in the environment can be converted into electric power, and the secondary battery 104 can be charged with the electric power. Then, by driving the humidity sensor and the temperature sensor with the secondary battery 104, the humidity and temperature in the environment in which the electronic device 100 is installed can be measured.

しかも、ダイオードDとして使用する半導体装置３０、５０、６０、７０、８０、９０は前述のように耐圧が高い。よって、強度が０W付近の微弱な電波だけでなく、大きな強度の電波でも二次電池１０４を充電することができる。これにより、電力に変換可能な電波のダイナミックレンジを広くすることができ、強い強度の電波を受信した場合であっても電力への変換効率が低下するのを抑制できる。 Moreover, the semiconductor devices 30, 50, 60, 70, 80, 90 used as the diode D have high withstand voltage as described above. Therefore, the secondary battery 104 can be charged not only by a weak radio wave having an intensity of about 0 W but also by a radio wave having a large intensity. As a result, the dynamic range of the radio waves that can be converted into electric power can be widened, and it is possible to suppress a decrease in the conversion efficiency into electric power even when a strong radio wave is received.

なお、半導体装置３０、５０、６０、７０、８０、９０を使用する電子装置はこれに限定されない。 The electronic device using the semiconductor devices 30, 50, 60, 70, 80, 90 is not limited to this.

図５０は、本実施形態の別の例に係る電子装置の構成図である。
この電子装置１１０は、通信機器における電波の受信装置であって、アンテナ１１１と検波器１１２とを有する。 FIG. 50 is a configuration diagram of an electronic device according to another example of the present embodiment.
The electronic device 110 is a radio wave receiving device in a communication device, and has an antenna 111 and a detector 112.

アンテナ１１１は、通信用の電波を受信し、その電波の周波数に応じた交流電流を検波器１１２に出力する。その電波の波長は特に限定されないが、マイクロ波、ミリ波、及びテラヘルツ波等の電波を使用し得る。 The antenna 111 receives radio waves for communication and outputs an alternating current corresponding to the frequency of the radio waves to the detector 112. The wavelength of the radio wave is not particularly limited, but radio waves such as microwaves, millimeter waves, and terahertz waves can be used.

検波器１１２は、アンテナ１１１から出力された交流電流を直流に変換する回路であって、ダイオードDとコイルLとを有する。 The detector 112 is a circuit that converts an alternating current output from the antenna 111 into a direct current, and has a diode D and a coil L.

このうち、ダイオードDのカソードは接地されており、かつアノードはアンテナ１１１に電気的に接続される。そのダイオードDとして、第１〜第５実施形態で説明した半導体装置３０、５０、６０、７０、８０、９０のいずれかを使用し得る。そして、コイルLの一端はダイオードDのアノードに接続される。 Of these, the cathode of the diode D is grounded, and the anode is electrically connected to the antenna 111. As the diode D, any one of the semiconductor devices 30, 50, 60, 70, 80, 90 described in the first to fifth embodiments can be used. Then, one end of the coil L is connected to the anode of the diode D.

このような電子装置１１０によれば、アンテナ１１１から出力された交流電流がダイオードDで整流される。そして、整流後の電流がコイルLにより平滑化されて直流電流となり、コイルLから直流電圧が出力される。なお、この検波器１１２が検出する電波の周波数は、図４９の電子装置１００が対象とする電波の周波数よりも高い。そのため、平滑用のコンデンサCを検波器１１２に設けなくても、アンテナ１１１から出力された交流電流を検波器１１２の内部の寄生容量によって十分に平滑化できる。 According to such an electronic device 110, the alternating current output from the antenna 111 is rectified by the diode D. Then, the rectified current is smoothed by the coil L to become a direct current, and the direct current voltage is output from the coil L. The frequency of the radio wave detected by the detector 112 is higher than the frequency of the radio wave targeted by the electronic device 100 of FIG. 49. Therefore, even if the smoothing capacitor C is not provided in the detector 112, the alternating current output from the antenna 111 can be sufficiently smoothed by the parasitic capacitance inside the detector 112.

しかも、ダイオードDとして使用する半導体装置３０、５０、６０、７０、８０、９０は前述のように耐圧が高い。よって、強度が０W付近の微弱な電波だけでなく、大きな強度の電波でも二次電池１０４を充電することができる。これにより、電力に変換可能な電波のダイナミックレンジを広くすることができ、強い強度の電波を受信した場合であっても電力への変換効率が低下するのを抑制できる。 Moreover, the semiconductor devices 30, 50, 60, 70, 80, 90 used as the diode D have high withstand voltage as described above. Therefore, the secondary battery 104 can be charged not only by a weak radio wave having an intensity of about 0 W but also by a radio wave having a large intensity. As a result, the dynamic range of the radio waves that can be converted into electric power can be widened, and it is possible to suppress a decrease in the conversion efficiency into electric power even when a strong radio wave is received.

このような電子装置１１０によれば、耐圧が高い半導体装置３０、５０、６０、７０、８０、９０をダイオードDとして使用する。そのため、アンテナ１１１が受信した電波の強度が強い場合であってもダイオードDがブレークダウンを起こさず、電波を検波する精度が低下するのを抑制することができる。 According to such an electronic device 110, semiconductor devices 30, 50, 60, 70, 80, 90 having a high withstand voltage are used as the diode D. Therefore, even when the strength of the radio wave received by the antenna 111 is strong, the diode D does not break down, and it is possible to suppress a decrease in the accuracy of detecting the radio wave.

以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の上方に形成された柱状の半導体部と、
前記半導体部の側面に接して形成され、不純物がドープされた半導体のキャリア供給層と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極と、
前記半導体部の下端と電気的に接続された第２の電極と、
を有することを特徴とする半導体装置。
（付記２） 前記第１の電極と前記キャリア供給層との間にショットキー接合が形成されたことを特徴とする付記１に記載の半導体装置。
（付記３） 前記キャリア供給層の表面に形成された絶縁層を更に有し、
前記第１の電極が前記絶縁層の表面に形成されたことを特徴とする付記１に記載の半導体装置。
（付記４） 前記半導体部の導電型はi型であることを特徴とする付記１に記載の半導体装置。
（付記５） 前記半導体部に、前記キャリア供給層と同じ導電型の不純物がドープされたことを特徴とする付記１に記載の半導体装置。
（付記６） 前記半導体部のバンドギャップは、前記キャリア供給層のバンドギャップよりも小さいことを特徴とする付記１に記載の半導体装置。
（付記７） 前記キャリア供給層の厚さが１００nm以下であることを特徴とする付記１に記載の半導体装置。
（付記８） 前記半導体部は、断面視で相対する二つの前記側面を備え、
二つの前記側面の各々に前記キャリア供給層が形成されたことを特徴とする付記１に記載の半導体装置。
（付記９） 前記半導体部は、前記基板の上方に向かって延びる前記半導体のワイヤ又はフィンであることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０） 前記基板の上に形成された下地半導体層を更に有し、
前記第２の電極は、前記下地半導体層の上に形成され、該下地半導体層とオーミック接続され、
前記半導体部は、前記第２の電極から間隔をおいた部分の前記下地半導体層の上に形成されたことを特徴とする付記１に記載の半導体装置。
（付記１１） アンテナと、
前記アンテナに電気的に接続されたダイオードとを備え、
前記ダイオードは、
基板と、
前記基板の上方に形成された柱状の半導体部と、
前記半導体部の側面に接して形成され、不純物がドープされた半導体のキャリア供給層と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極と、
前記半導体部の下端と電気的に接続された第２の電極と
を有することを特徴とする電子装置。
（付記１２） 基板の上方に柱状の半導体部を形成する工程と、
前記半導体部の側面に、不純物がドープされた半導体のキャリア供給層を形成する工程と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極を形成する工程と、
前記半導体部の下端と電気的に接続された第２の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３） 前記半導体部を形成する工程は、
前記基板の上に下地半導体層を形成する工程と、
前記下地半導体層の上に、前記第１の電極の一部である第１の金属層を形成する工程と、
前記第１の金属層の下の前記下地半導体層から前記半導体を成長させつつ、前記第１の金属層を前記半導体部の上面に残す工程とを有し、
前記第１の電極を形成する工程は、
前記上端の周囲の前記キャリア供給層と前記第１の金属層とを覆う第２の金属層を形成し、前記第１の金属層と前記第２の金属層とを前記第１の電極にする工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記第２の金属層を形成する工程において、前記キャリア供給層の表面に前記第２の金属層を形成することにより、前記キャリア供給層と前記第２の金属層との間にショットキー接合を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記キャリア供給層の表面に第１の絶縁層を形成する工程を更に有し、
前記第２の金属層を形成する工程において、前記第１の絶縁層の表面に前記第２の金属層を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６） 前記第１の絶縁層を形成する工程において、ALD(Atomic Layer Deposition)法で前記第１の絶縁層を形成することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記第２の金属層を形成する工程の前に、
前記下地半導体層と前記キャリア供給層の各々の上に第２の絶縁層を形成することにより、前記第２の絶縁層で前記半導体部と前記第１の金属層とを埋める工程と、
前記第２の絶縁層を薄くすることにより、前記第２の絶縁層の上面から前記半導体部の前記上端を突出させる工程とを更に有し、
前記第２の金属層を形成する工程において、前記上端の周囲の前記第２の絶縁層の前記上面に前記第２の金属層を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１８） 前記第２の絶縁層を形成する工程において、該第２の絶縁層として塗布法で樹脂層を形成することを特徴とする付記１７に記載の半導体装置の製造方法。 The following additional notes will be further disclosed with respect to each of the above-described embodiments.
(Appendix 1) With the board
A columnar semiconductor portion formed above the substrate and
A carrier supply layer of a semiconductor formed in contact with the side surface of the semiconductor portion and doped with impurities,
A first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end,
A second electrode electrically connected to the lower end of the semiconductor portion,
A semiconductor device characterized by having.
(Appendix 2) The semiconductor device according to Appendix 1, wherein a Schottky junction is formed between the first electrode and the carrier supply layer.
(Appendix 3) Further having an insulating layer formed on the surface of the carrier supply layer,
The semiconductor device according to Appendix 1, wherein the first electrode is formed on the surface of the insulating layer.
(Appendix 4) The semiconductor device according to Appendix 1, wherein the conductive type of the semiconductor portion is an i type.
(Appendix 5) The semiconductor device according to Appendix 1, wherein the semiconductor portion is doped with the same conductive type impurities as the carrier supply layer.
(Supplementary note 6) The semiconductor device according to Supplementary note 1, wherein the bandgap of the semiconductor portion is smaller than the bandgap of the carrier supply layer.
(Appendix 7) The semiconductor device according to Appendix 1, wherein the thickness of the carrier supply layer is 100 nm or less.
(Appendix 8) The semiconductor portion includes two side surfaces facing each other in a cross-sectional view.
The semiconductor device according to Appendix 1, wherein the carrier supply layer is formed on each of the two side surfaces.
(Supplementary note 9) The semiconductor device according to any one of Supplementary note 1 to Supplementary note 8, wherein the semiconductor portion is a wire or fin of the semiconductor extending upward of the substrate.
(Appendix 10) Further having a base semiconductor layer formed on the substrate,
The second electrode is formed on the underlying semiconductor layer and is ohmic-connected to the underlying semiconductor layer.
The semiconductor device according to Appendix 1, wherein the semiconductor portion is formed on the underlying semiconductor layer at a portion spaced from the second electrode.
(Appendix 11) With the antenna
With a diode electrically connected to the antenna
The diode is
With the board
A columnar semiconductor portion formed above the substrate and
A carrier supply layer of a semiconductor formed in contact with the side surface of the semiconductor portion and doped with impurities,
A first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end,
An electronic device having a second electrode electrically connected to the lower end of the semiconductor portion.
(Appendix 12) A step of forming a columnar semiconductor portion above the substrate and
A step of forming a carrier supply layer of a semiconductor doped with impurities on the side surface of the semiconductor portion, and
A step of forming a first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end.
A step of forming a second electrode electrically connected to the lower end of the semiconductor portion, and
A method for manufacturing a semiconductor device.
(Appendix 13) The step of forming the semiconductor portion is
The process of forming the underlying semiconductor layer on the substrate and
A step of forming a first metal layer that is a part of the first electrode on the underlying semiconductor layer, and
The present invention includes a step of growing the semiconductor from the underlying semiconductor layer under the first metal layer and leaving the first metal layer on the upper surface of the semiconductor portion.
The step of forming the first electrode is
A second metal layer that covers the carrier supply layer and the first metal layer around the upper end is formed, and the first metal layer and the second metal layer are used as the first electrode. The method for manufacturing a semiconductor device according to Appendix 12, which comprises a step.
(Appendix 14) In the step of forming the second metal layer, by forming the second metal layer on the surface of the carrier supply layer, between the carrier supply layer and the second metal layer. The method for manufacturing a semiconductor device according to Appendix 13, wherein a Schottky junction is formed.
(Appendix 15) Further comprising a step of forming a first insulating layer on the surface of the carrier supply layer.
The method for manufacturing a semiconductor device according to Appendix 13, wherein in the step of forming the second metal layer, the second metal layer is formed on the surface of the first insulating layer.
(Appendix 16) The method for manufacturing a semiconductor device according to Appendix 15, wherein the first insulating layer is formed by an ALD (Atomic Layer Deposition) method in the step of forming the first insulating layer.
(Appendix 17) Before the step of forming the second metal layer,
A step of filling the semiconductor portion and the first metal layer with the second insulating layer by forming a second insulating layer on each of the underlying semiconductor layer and the carrier supply layer.
By thinning the second insulating layer, the step of projecting the upper end of the semiconductor portion from the upper surface of the second insulating layer is further provided.
The manufacture of the semiconductor device according to Appendix 13, wherein in the step of forming the second metal layer, the second metal layer is formed on the upper surface of the second insulating layer around the upper end. Method.
(Appendix 18) The method for manufacturing a semiconductor device according to Appendix 17, wherein a resin layer is formed as the second insulating layer by a coating method in the step of forming the second insulating layer.

１…バックワードダイオード、２…ｐ型半導体層、３…ｎ型半導体層、１０…基板、１１…下地半導体層、１２…下地絶縁層、１２ａ…第１の開口、１２ｂ…第２の開口、１３…第１のレジスト層、１３ａ…孔、１５…第１の金属層、１６…半導体部、１６ａ…上面、１６ｓ…側面、１６ｔ…表層、１６ｘ…下端、１６ｙ…上端、１８…キャリア供給層、２０…第２のレジスト層、２０ａ…孔、２１…第１の電極、２１ａ…第１の開口、２２…層間絶縁層、２２ａ…上面、２２ｂ…ホール、２３…第２の金属層、２４…第２の電極、２５…引き出し電極、３０、５０、６０、７０、８０、９０…半導体装置、３５…計算モデル、４０…絶縁層、４０ａ…第３の開口、１００、１１０…電子装置、１０１…アンテナ、１０２…電力変換回路、１０３…昇圧回路、１０４…二次電池、１１１…アンテナ、１１２…検波器。

1 ... Backward diode, 2 ... p-type semiconductor layer, 3 ... n-type semiconductor layer, 10 ... substrate, 11 ... base semiconductor layer, 12 ... base insulation layer, 12a ... first opening, 12b ... second opening, 13 ... 1st resist layer, 13a ... hole, 15 ... 1st metal layer, 16 ... semiconductor part, 16a ... upper surface, 16s ... side surface, 16t ... surface layer, 16x ... lower end, 16y ... upper end, 18 ... carrier supply layer , 20 ... second resist layer, 20a ... hole, 21 ... first electrode, 21a ... first opening, 22 ... interlayer insulating layer, 22a ... top surface, 22b ... hole, 23 ... second metal layer, 24. ... second electrode, 25 ... extraction electrode, 30, 50, 60, 70, 80, 90 ... semiconductor device, 35 ... calculation model, 40 ... insulating layer, 40a ... third opening, 100, 110 ... electronic device, 101 ... antenna, 102 ... power conversion circuit, 103 ... booster circuit, 104 ... secondary battery, 111 ... antenna, 112 ... detector.

Claims (7)

基板と、
前記基板の上方に形成された柱状の半導体部と、
前記半導体部の側面に接して形成され、不純物がドープされた半導体のキャリア供給層と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極と、
前記半導体部の下端と電気的に接続された第２の電極と、
を有することを特徴とする半導体装置。 With the board
A columnar semiconductor portion formed above the substrate and
A carrier supply layer of a semiconductor formed in contact with the side surface of the semiconductor portion and doped with impurities,
A first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end,
A second electrode electrically connected to the lower end of the semiconductor portion,
A semiconductor device characterized by having. 前記第１の電極と前記キャリア供給層との間にショットキー接合が形成されたことを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a Schottky junction is formed between the first electrode and the carrier supply layer. 前記キャリア供給層の表面に形成された絶縁層を更に有し、
前記第１の電極が前記絶縁層の表面に形成されたことを特徴とする請求項１に記載の半導体装置。 Further having an insulating layer formed on the surface of the carrier supply layer,
The semiconductor device according to claim 1, wherein the first electrode is formed on the surface of the insulating layer. 前記半導体部の導電型はi型であることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the conductive type of the semiconductor portion is an i type. 前記半導体部のバンドギャップは、前記キャリア供給層のバンドギャップよりも小さいことを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the band gap of the semiconductor portion is smaller than the band gap of the carrier supply layer. アンテナと、
前記アンテナに電気的に接続されたダイオードとを備え、
前記ダイオードは、
基板と、
前記基板の上方に形成された柱状の半導体部と、
前記半導体部の側面に接して形成され、不純物がドープされた半導体のキャリア供給層と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極と、
前記半導体部の下端と電気的に接続された第２の電極と
を有することを特徴とする電子装置。 With the antenna
With a diode electrically connected to the antenna
The diode is
With the board
A columnar semiconductor portion formed above the substrate and
A carrier supply layer of a semiconductor formed in contact with the side surface of the semiconductor portion and doped with impurities,
A first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end,
An electronic device having a second electrode electrically connected to the lower end of the semiconductor portion. 基板の上方に柱状の半導体部を形成する工程と、
前記半導体部の側面に、不純物がドープされた半導体のキャリア供給層を形成する工程と、
前記半導体部の上端とオーミック接続され、該上端の周囲の前記キャリア供給層を覆う第１の電極を形成する工程と、
前記半導体部の下端と電気的に接続された第２の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 The process of forming a columnar semiconductor part above the substrate,
A step of forming a carrier supply layer of a semiconductor doped with impurities on the side surface of the semiconductor portion, and
A step of forming a first electrode that is ohmic-connected to the upper end of the semiconductor portion and covers the carrier supply layer around the upper end.
A step of forming a second electrode electrically connected to the lower end of the semiconductor portion, and
A method for manufacturing a semiconductor device.
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