JP2018056381A

JP2018056381A - Semiconductor device and manufacturing method thereof

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Publication number: JP2018056381A
Application number: JP2016191855A
Authority: JP
Inventors: 岡本　直哉; Naoya Okamoto; 直哉岡本; 研一河口; Kenichi Kawaguchi; 高橋　剛; Takeshi Takahashi; 剛高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-09-29
Filing date: 2016-09-29
Publication date: 2018-04-05

Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device with a high P/V ratio same as hetero junction including nanowires free from mixing of materials on p-n junction interface.SOLUTION: The nanowire tunnel diode comprises: a substrate 1; and a nanowire 3 which is formed above the substrate 1 and includes an n-type compound semiconductor (for example, n-GaAs) 3a having a zinc blende structure (ZB) and a p-type compound semiconductor (for example, p-GaAs) 3b having a wurtzite structure (WZ), which is composed of the same atom as the n-type compound semiconductor 3a, which are joined to each other.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof.

エサキダイオード代表とするトンネルダイオードは、半導体のｐｎ接合を介したバンド間トンネル現象を利用し、負性微分抵抗特性という特異な電流-電圧特性を持つ。また、ヘテロ接合バンドエンジニアリングで順方向バイアス側のピーク電流を抑えることにより、バックワードダイオードとなる。これらのトンネルダイオードは、エネルギーハーベスティングやテラヘルツ検波等への応用が期待されている。トンネルダイオードの特性向上にはｐｎ接合界面での容量低減が不可欠である。そのため、接合領域の直径を１００ｎｍ程度とすることができるＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＧａＳｂ等の化合物半導体を用いてナノワイヤトンネルダイオードを構成することが有効である。 A tunnel diode typified by an Esaki diode utilizes a band-to-band tunneling phenomenon through a semiconductor pn junction and has a unique current-voltage characteristic called a negative differential resistance characteristic. Moreover, it becomes a backward diode by suppressing the forward bias side peak current by heterojunction band engineering. These tunnel diodes are expected to be applied to energy harvesting and terahertz detection. In order to improve the characteristics of the tunnel diode, it is essential to reduce the capacitance at the pn junction interface. Therefore, it is effective to form a nanowire tunnel diode using a compound semiconductor such as GaAs, InP, InAs, and GaSb whose junction region diameter can be about 100 nm.

特許文献１によれば、従来のナノワイヤトンネルダイオードとしては、同一材料によるｐｎ接合（ホモ接合）のものと、種材料によるｐｎ接合（ヘテロ接合）のものがある。ホモ接合によるナノワイヤトンネルダイオードは、例えばｎ−ＧａＡｓとｐ−ＧａＡｓとがｐｎ接合されている。ヘテロ接合によるナノワイヤトンネルダイオードは、例えばｎ−ＩｎＡｓとｐ−ＧａＳｂとがｐｎ接合されている。 According to Patent Document 1, conventional nanowire tunnel diodes include a pn junction (homojunction) made of the same material and a pn junction (heterojunction) made of a seed material. In the nanowire tunnel diode by homojunction, for example, n-GaAs and p-GaAs are pn-junctioned. In a nanowire tunnel diode using a heterojunction, for example, n-InAs and p-GaSb are pn-junctioned.

特表２０１３−５０８９６６号公報Special table 2013-508966 gazette 特開平６−９７４２５号公報JP-A-6-97425 国際公開第２０１４／０４５３３３号International Publication No. 2014/045333

M. Hjort et al., Nano Lett. Vol.13 (2013) 4492.M. Hjort et al., Nano Lett. Vol.13 (2013) 4492. K. Pemasiri et al., Nano Lett. Vol.9 (2009) 648.K. Pemasiri et al., Nano Lett. Vol.9 (2009) 648. S. Assali et al., Nano Lett. Vol.15 (2015) 8062.S. Assali et al., Nano Lett. Vol.15 (2015) 8062. G. Jacopin et al., J. Appl. Phys. Vol.110 (2011) 064313.G. Jacopin et al., J. Appl. Phys. Vol.110 (2011) 064313. H. Zheng et al., Nano Lett. Vol.13 (2013) 6023.H. Zheng et al., Nano Lett. Vol.13 (2013) 6023. D. Ren et al., Nano Lett. Vol.16 (2016) 1201.D. Ren et al., Nano Lett. Vol.16 (2016) 1201. S. Lehmann et al., Nano Lett. Vol.13 (2013) 4099.S. Lehmann et al., Nano Lett. Vol.13 (2013) 4099.

トンネルダイオードの特性指標であるピーク−バレー比（Ｐ／Ｖ比）は、ホモ接合の場合、ｐｎ接合のドーピング濃度制御だけで特性が決まる。そのため、これ以上の高性能化が望めないという問題がある。一方、ヘテロ接合の場合、バンドアライメントをタイプＩＩ構造にすると、ΔＥｃ（伝導帯不連続）によりホモ接合よりもＰ／Ｖ比を高めることが可能である。しかしながら、異種材料界面における材料のミキシングにより、ｐｎ接合界面が量子井戸や障壁層となり、特性が安定しないという問題がある。 In the case of a homojunction, the peak-valley ratio (P / V ratio), which is a characteristic index of a tunnel diode, is determined only by controlling the doping concentration of the pn junction. Therefore, there is a problem that higher performance cannot be expected. On the other hand, in the case of a heterojunction, when the band alignment is a type II structure, it is possible to increase the P / V ratio as compared with the homojunction due to ΔEc (conduction band discontinuity). However, there is a problem that the characteristics are not stable because the pn junction interface becomes a quantum well or a barrier layer due to mixing of materials at the interface between different materials.

本発明は、上記の課題に鑑みてなされたものであり、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤを備えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above-described problems. A highly reliable semiconductor device including nanowires having a P / V ratio as high as a heterojunction without causing material mixing at a pn junction interface, and It aims at providing the manufacturing method.

半導体装置の一態様は、基板と、前記基板の上方に設けられた、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤとを含む。 One aspect of a semiconductor device includes a substrate, an n-type compound semiconductor having a zinc blende structure provided above the substrate, and a p-type compound semiconductor having a wurtzite structure including the same element as the n-type compound semiconductor. And a nanowire formed by bonding.

半導体装置の製造方法の一態様は、基板の上方に、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤを形成する。 In one embodiment of a method for manufacturing a semiconductor device, an n-type compound semiconductor having a zinc blende structure and a p-type compound semiconductor having a wurtzite structure composed of the same elements as the n-type compound semiconductor are bonded above a substrate. To form a nanowire.

上記の諸態様によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤを備えた信頼性の高い半導体装置が実現する。 According to the above aspects, a highly reliable semiconductor device including a nanowire having a P / V ratio as high as a heterojunction is realized without causing material mixing at the pn junction interface.

第１の実施形態による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the multilayer nanowire tunnel diode by 1st Embodiment. 本実施形態のナノワイヤについて、比較例のナノワイヤとの比較に基づく特性を示す特性図である。It is a characteristic view which shows the characteristic based on the comparison with the nanowire of a comparative example about the nanowire of this embodiment. 第１の実施形態による積層型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図である。It is a schematic diagram which shows the manufacturing method of the multilayer nanowire tunnel diode by 1st Embodiment in order of a process. 図３に引き続き、第１の実施形態による積層型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図である。FIG. 4 is a schematic diagram illustrating the manufacturing method of the multilayer nanowire tunnel diode according to the first embodiment in the order of steps, following FIG. 3. 第１の実施形態の変形例１による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the multilayer nanowire tunnel diode by the modification 1 of 1st Embodiment. 第１の実施形態の変形例２による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the multilayer nanowire tunnel diode by the modification 2 of 1st Embodiment. 第２の実施形態によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the core-shell type nanowire tunnel diode by 2nd Embodiment. 第２の実施形態によるコアシェル型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図である。It is a schematic diagram which shows the manufacturing method of the core-shell type nanowire tunnel diode by 2nd Embodiment in process order. 図８に引き続き、第２の実施形態によるコアシェル型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図である。FIG. 9 is a schematic diagram illustrating the manufacturing method of the core-shell type nanowire tunnel diode according to the second embodiment in the order of steps, following FIG. 8. 第２の実施形態の変形例１によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the core-shell type nanowire tunnel diode by the modification 1 of 2nd Embodiment. 第２の実施形態の変形例２によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the core-shell type nanowire tunnel diode by the modification 2 of 2nd Embodiment. 第３の実施形態による電波受信機の概略構成を示す模式図である。It is a schematic diagram which shows schematic structure of the electromagnetic wave receiver by 3rd Embodiment. 第４の実施形態による発電機の概略構成を示す模式図である。It is a schematic diagram which shows schematic structure of the generator by 4th Embodiment.

（第１の実施形態）
以下、第１の実施形態について説明する。本実施形態では、半導体装置として積層型のナノワイヤトンネルダイオードを例示し、その構成及び製造方法について図面を参照しながら詳細に説明する。 (First embodiment)
The first embodiment will be described below. In this embodiment, a stacked nanowire tunnel diode is exemplified as a semiconductor device, and the configuration and manufacturing method thereof will be described in detail with reference to the drawings.

［ナノワイヤトンネルダイオードの構成］
図１は、第１の実施形態による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。
このナノワイヤトンネルダイオードは、導電性基板１上に絶縁膜２が形成され、絶縁膜２の各開口を埋め込むようにナノワイヤ３及びカソード電極４が設けられ、ナノワイヤ３上にアノード電極５が設けられて構成されている。 [Configuration of nanowire tunnel diode]
FIG. 1 is a schematic cross-sectional view showing the configuration of the multilayer nanowire tunnel diode according to the first embodiment.
In this nanowire tunnel diode, an insulating film 2 is formed on a conductive substrate 1, a nanowire 3 and a cathode electrode 4 are provided so as to embed each opening of the insulating film 2, and an anode electrode 5 is provided on the nanowire 3. It is configured.

ナノワイヤ３は、ｎ型化合物半導体ナノワイヤ３ａと、ｐ型化合物半導体ナノワイヤ３ｂとが積層され、ｐｎ接合が形成されて構成されている。ｎ型化合物半導体ナノワイヤ３ａは、閃亜鉛鉱（ZincBlende：ＺＢ）構造のｎ型化合物半導体、例えばＺＢ構造のｎ⁺ＧａＡｓで形成されている。ｐ型化合物半導体ナノワイヤ３ｂは、ｎ型化合物半導体ナノワイヤ３ａと同じ元素で形成されたウルツ鉱（Wurtzite,：ＷＺ）構造のｐ型化合物半導体、例えばＷＺ構造のｐ⁺ＧａＡｓで形成されている。ナノワイヤ３において、図１では、ｎ型化合物半導体ナノワイヤ３ａが基板１側に配置されている。ｎ型化合物半導体ナノワイヤ３ａ及びｐ型化合物半導体ナノワイヤ３ｂを構成する元素としては、ＧａＡｓ以外にも、タイプＩＩ構造を得ることができる半導体を用いることができる。 The nanowire 3 is configured by laminating an n-type compound semiconductor nanowire 3a and a p-type compound semiconductor nanowire 3b to form a pn junction. The n-type compound semiconductor nanowire 3a is made of an n-type compound semiconductor having a zinc blende (ZB) structure, for example, n ⁺ GaAs having a ZB structure. The p-type compound semiconductor nanowire 3b is formed of a p-type compound semiconductor having a wurtzite (WZ) structure formed of the same element as the n-type compound semiconductor nanowire 3a, for example, p ⁺ GaAs having a WZ structure. In the nanowire 3, in FIG. 1, the n-type compound semiconductor nanowire 3a is arrange | positioned at the board | substrate 1 side. As an element constituting the n-type compound semiconductor nanowire 3a and the p-type compound semiconductor nanowire 3b, in addition to GaAs, a semiconductor capable of obtaining a type II structure can be used.

以下、本実施形態によるナノワイヤトンネルダイオードの奏する作用効果について説明する。図２は、本実施形態のナノワイヤ（ＷＺ／ＺＢ型ＧａＡｓ：以下、ＷＺ／ＺＢ構造と言う。）について、比較例のナノワイヤ（ＺＢ／ＺＢ型ＧａＡｓ：以下、ＺＢ／ＺＢ構造と言う。）との比較に基づく特性を示す特性図である。（ａ）がｐｎ接合のバンドアライメントを、（ｂ）がＩ−Ｖ特性をそれぞれ示している。 Hereinafter, functions and effects of the nanowire tunnel diode according to the present embodiment will be described. FIG. 2 shows a nanowire of this embodiment (WZ / ZB type GaAs: hereinafter referred to as a WZ / ZB structure) and a comparative nanowire (ZB / ZB type GaAs: hereinafter referred to as a ZB / ZB structure). It is a characteristic view which shows the characteristic based on these comparisons. (A) shows the band alignment of the pn junction, and (b) shows the IV characteristics.

ＷＺ/ＺＢ型ＧａＡｓのナノワイヤのバンドアライメントは、タイプＩＩ構造となる。ＷＺ型ＧａＡｓのバンドギャップは１．５２ｅＶ、ＺＢ型ＧａＡｓのバンドギャップは１．４２ｅＶで、ΔＥｃ（ＷＺ−ＺＢ）は０．２３ｅＶである。ＷＺ／ＺＢ構造及びＺＢ／ＺＢ構造では共に、ｎ型化合物半導体のドーピング濃度が５×１０¹⁸ｃｍ^-3、ｐ型化合物半導体のドーピング濃度が４×１０¹⁹ｃｍ^-3である。 The band alignment of the WZ / ZB type GaAs nanowire has a type II structure. The band gap of WZ type GaAs is 1.52 eV, the band gap of ZB type GaAs is 1.42 eV, and ΔEc (WZ−ZB) is 0.23 eV. In both the WZ / ZB structure and the ZB / ZB structure, the doping concentration of the n-type compound semiconductor is 5 × 10 ¹⁸ cm ⁻³ and the doping concentration of the p-type compound semiconductor is 4 × 10 ¹⁹ cm ⁻³ .

図２（ａ）のように、ｎ型化合物半導体の電子がトンネル可能なバイアス条件では、空乏層領域のポテンシャル高さがＺＢ／ＺＢ構造よりもＷＺ／ＺＢ構造の方が小さくなり、電子はトンネルし易い。しかし、トンネル不可なバイアス条件ではΔＥｃ分だけバリアが高くなり、電子の乗り越えが困難になる。このため、図２（ｂ）のように、ＷＺ／ＺＢ構造では、ＺＢ／ＺＢ構造よりもＰ／Ｖ比が向上する。更に、ＷＺ／ＺＢ構造では、ｎ型化合物半導体及びｐ型化合物半導体が同じ元素で積層されるため、通常のヘテロ接合のような材料のミキシングの影響を受けず、安定な特性が得られる。 As shown in FIG. 2A, under a bias condition in which electrons of an n-type compound semiconductor can tunnel, the potential height of the depletion layer region is smaller in the WZ / ZB structure than in the ZB / ZB structure, and the electrons are tunneled. Easy to do. However, under a bias condition where tunneling is not possible, the barrier is increased by ΔEc, and it is difficult to get over electrons. For this reason, as shown in FIG. 2B, the P / V ratio is improved in the WZ / ZB structure as compared with the ZB / ZB structure. Further, in the WZ / ZB structure, since the n-type compound semiconductor and the p-type compound semiconductor are stacked with the same element, stable characteristics can be obtained without being affected by mixing of materials such as a normal heterojunction.

［半導体装置の製造方法］
図３〜図４は、第１の実施形態による積層型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図であり、図３及び図４（ａ）〜（ｃ）が断面図、図４（ｄ）が平面図である。 [Method for Manufacturing Semiconductor Device]
3 to 4 are schematic views showing the manufacturing method of the multilayer nanowire tunnel diode according to the first embodiment in the order of steps, in which FIGS. 3 and 4A to 4C are cross-sectional views, FIG. d) is a plan view.

先ず、図３（ａ）に示すように、導電性基板１上に絶縁膜２を形成する。
詳細には、導電性基板１として、例えばｎ型ＧａＡｓ(１１１)Ｂ基板を用意する。導電性基板１上の全面に、絶縁膜２として例えばシリコン酸化膜を５０ｎｍ程度の厚みに形成する。 First, as shown in FIG. 3A, an insulating film 2 is formed on a conductive substrate 1.
Specifically, for example, an n-type GaAs (111) B substrate is prepared as the conductive substrate 1. For example, a silicon oxide film having a thickness of about 50 nm is formed as an insulating film 2 on the entire surface of the conductive substrate 1.

続いて、図３（ｂ）に示すように、絶縁膜２に開口２ａを形成する。
詳細には、絶縁膜２上にレジスト１０を塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜２のナノワイヤ形成領域を露出させる開口１０ａを形成する。このレジスト１０をマスクとして用い、ドライエッチングにより、絶縁膜２のナノワイヤ形成領域に導電性基板１の表面の一部を露出させる開口２ａを形成する。開口２ａは、１００ｎｍ程度以下の所定のサイズに形成される。レジスト１０は、ウェット処理又はアッシング処理により除去される。ナノワイヤ成長のために、開口２ａ内に３０ｎｍ程度の厚みのＡｕ触媒を蒸着及びリフトオフにより形成しても良い。 Subsequently, an opening 2 a is formed in the insulating film 2 as shown in FIG.
Specifically, a resist 10 is applied on the insulating film 2, and an opening 10a that exposes a nanowire formation region of the insulating film 2 is formed by, for example, electron beam (EB) lithography. Using this resist 10 as a mask, an opening 2a for exposing a part of the surface of the conductive substrate 1 is formed in the nanowire formation region of the insulating film 2 by dry etching. The opening 2a is formed in a predetermined size of about 100 nm or less. The resist 10 is removed by wet processing or ashing processing. For nanowire growth, an Au catalyst having a thickness of about 30 nm may be formed in the opening 2a by vapor deposition and lift-off.

続いて、ナノワイヤ３を形成する。
ナノワイヤ３の形成には、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いる。 Subsequently, the nanowire 3 is formed.
For the formation of the nanowire 3, a metal organic chemical vapor deposition (MOCVD) method is used.

先ず、図３（ｃ）に示すように、ｎ型化合物半導体ナノワイヤ３ａを形成する。
詳細には、絶縁膜２の開口２ａ内に、１００ｎｍ以下の所定径のＺＢ構造のｎ⁺−ＧａＡｓナノワイヤを、０．５μｍ程度の長さに成長する。原料にはトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ₃）を用い、ドーピング原料にはジシラン（Ｓｉ₂Ｈ₆）を用いる。このとき、ＺＢ構造になる成長条件として、基板温度を５３０℃〜５８０℃程度、Ｖ／ＩＩＩ比を２０〜５０程度、圧力を１００ｍｂａｒ程度とする。以上により、ｎ型化合物半導体ナノワイヤ３ａが形成される。 First, as shown in FIG. 3C, an n-type compound semiconductor nanowire 3a is formed.
Specifically, an n ⁺ -GaAs nanowire having a ZB structure having a predetermined diameter of 100 nm or less is grown in the opening 2a of the insulating film 2 to a length of about 0.5 μm. Trimethylgallium (TMG) and arsine (AsH ₃ ) are used as raw materials, and disilane (Si ₂ H ₆ ) is used as a doping raw material. At this time, as growth conditions for forming the ZB structure, the substrate temperature is about 530 ° C. to 580 ° C., the V / III ratio is about 20 to 50, and the pressure is about 100 mbar. Thus, the n-type compound semiconductor nanowire 3a is formed.

引き続き、図３（ｄ）に示すように、ｐ型化合物半導体ナノワイヤ３ｂを形成する。
詳細には、１００ｎｍ以下の所定径のＷＺ構造のｐ⁺−ＧａＡｓナノワイヤを、０．５μｍ程度の長さに成長する。原料にはトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ₃）を用い、ドーピング原料にはジエチル亜鉛（ＤＥＺｎ）を用いる。このとき、ＷＺ構造になる成長条件として、基板温度を５３０℃〜５８０℃程度、Ｖ／ＩＩＩ比を２〜５程度、圧力を１００ｍｂａｒ程度とする。これにより、ｐ型化合物半導体ナノワイヤ３ｂが形成される。以上により、ＺＢ構造のｎ型化合物半導体ナノワイヤ３ａとＷＺ構造のｐ型化合物半導体ナノワイヤ３ｂとが積層されてなる、同一元素で構成されたタイプＩＩのナノワイヤ３が形成される。 Subsequently, as shown in FIG. 3D, a p-type compound semiconductor nanowire 3b is formed.
Specifically, p ⁺ -GaAs nanowires having a WZ structure with a predetermined diameter of 100 nm or less are grown to a length of about 0.5 μm. Trimethylgallium (TMG) and arsine (AsH ₃ ) are used as raw materials, and diethylzinc (DEZn) is used as a doping raw material. At this time, as growth conditions for forming the WZ structure, the substrate temperature is about 530 ° C. to 580 ° C., the V / III ratio is about 2 to 5, and the pressure is about 100 mbar. Thereby, the p-type compound semiconductor nanowire 3b is formed. As described above, the type II nanowire 3 composed of the same element is formed by laminating the n-type compound semiconductor nanowire 3a having the ZB structure and the p-type compound semiconductor nanowire 3b having the WZ structure.

続いて、図４（ａ）に示すように、カソード電極４を形成する。
詳細には、先ず、絶縁膜２上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、レジストに絶縁膜２のナノワイヤ形成領域を露出させる開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜２の電極形成領域に導電性基板１の表面の一部を露出させる開口２ｂを形成する。
次に、全面にレジストを塗布し、レジストに絶縁膜２の開口２ｂを露出する開口を形成する。このレジストをマスクとして用い、全面に電極金属、例えばＡｕＧｅ／Ａｕ（３０ｎｍ程度／３００ｎｍ程度）を蒸着法により堆積する。レジスト及びその上の電極金属を除去する。以上により、絶縁膜２の開口２ｂを埋め込むカソード電極４が形成される。 Subsequently, as shown in FIG. 4A, the cathode electrode 4 is formed.
Specifically, first, a resist is applied on the insulating film 2, and an opening that exposes the nanowire formation region of the insulating film 2 is formed in the resist by, for example, electron beam (EB) lithography. Using this resist as a mask, an opening 2b exposing a part of the surface of the conductive substrate 1 is formed in the electrode formation region of the insulating film 2 by dry etching.
Next, a resist is applied to the entire surface, and an opening exposing the opening 2b of the insulating film 2 is formed in the resist. Using this resist as a mask, an electrode metal such as AuGe / Au (about 30 nm / about 300 nm) is deposited on the entire surface by vapor deposition. The resist and the electrode metal thereon are removed. In this way, the cathode electrode 4 that fills the opening 2b of the insulating film 2 is formed.

続いて、図４（ｂ）に示すように、層間絶縁膜６を形成する。
詳細には、ナノワイヤ３を埋め込むように、全面に絶縁膜、例えばベンゾシクロブテン（ＢＣＢ）等を堆積し、ナノワイヤ３の全体をパッシベーションする。必要に応じて、絶縁膜の表面をエッチバックし、絶縁膜の表面からナノワイヤ３の先端を露出させる。以上により、層間絶縁膜６が形成される。 Subsequently, as shown in FIG. 4B, an interlayer insulating film 6 is formed.
Specifically, an insulating film such as benzocyclobutene (BCB) is deposited on the entire surface so as to embed the nanowire 3, and the entire nanowire 3 is passivated. If necessary, the surface of the insulating film is etched back to expose the tips of the nanowires 3 from the surface of the insulating film. Thus, the interlayer insulating film 6 is formed.

続いて、図４（ｃ），（ｄ）に示すように、アノード電極５を形成する。
詳細には、層間絶縁膜５上にレジストを塗布し、リソグラフィーにより、レジストに層間絶縁膜５の電極形成領域を露出させる開口を形成する。このレジストをマスクとして用い、全面に電極金属、例えばＰｔ／Ａｕ（１０ｎｍ程度／３００ｎｍ程度）蒸着法により堆積する。レジスト及びその上の電極金属を除去する。以上により、層間絶縁膜５から露出するナノワイヤ３の上面上に、アノード電極５が形成される。
以上により、本実施形態によるナノワイヤトンネルダイオードが形成される。 Subsequently, as shown in FIGS. 4C and 4D, the anode electrode 5 is formed.
Specifically, a resist is applied on the interlayer insulating film 5, and an opening for exposing an electrode formation region of the interlayer insulating film 5 is formed in the resist by lithography. Using this resist as a mask, an electrode metal such as Pt / Au (about 10 nm / about 300 nm) is deposited on the entire surface by vapor deposition. The resist and the electrode metal thereon are removed. Thus, the anode electrode 5 is formed on the upper surface of the nanowire 3 exposed from the interlayer insulating film 5.
As described above, the nanowire tunnel diode according to the present embodiment is formed.

以上説明したように、本実施形態によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ３を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。 As described above, according to the present embodiment, a highly reliable nanowire tunnel diode including the nanowire 3 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface. To do.

本実施形態では、基板１としてＧａＡｓ(１１１)Ｂ基板を例示したが、これに限定されるものではない。ナノワイヤの半導体は、Ｇａ，Ｉｎ，Ａｌのうちの少なくとも何れか１種と、Ｎ，Ｐ，Ａｓ，Ｓｂのうちのいずれか少なくとも何れか１種とを含む化合物半導体である。当該半導体は、格子不整合系基板上でも欠陥なく成膜可能であるため、ナノワイヤ３と格子定数の異なるＳｉ，Ｇｅ，ＧａＳｂ，ＧａＡｓ，ＧａＰ，ＩｎＳｂ，ＩｎＰ，ＩｎＡｓ,ＧａＮ等の基板を用いても良い。 In the present embodiment, a GaAs (111) B substrate is exemplified as the substrate 1, but the present invention is not limited to this. The nanowire semiconductor is a compound semiconductor including at least one of Ga, In, and Al and at least one of N, P, As, and Sb. Since the semiconductor can be formed on the lattice mismatched substrate without defects, a substrate such as Si, Ge, GaSb, GaAs, GaP, InSb, InP, InAs, or GaN having a lattice constant different from that of the nanowire 3 is used. Also good.

また、ナノワイヤ３をＳｉＮ，ＳｉＯ₂，Ａｌ₂Ｏ₃等の薄い絶縁膜で被覆するようにしても良い。
また、本実施形態では、ナノワイヤ３の半導体材料としてＧａＡｓを例示したが、これに限定されるものではない。ナノワイヤ３の半導体材料としては、ＧａＡｓ以外でも、ＩｎＰ，ＧａＮ，ＩｎＡｓ，ＧａＡｓＳｂ，ＧａＰ等の半導体材料を用いることができる。 Further, the nanowire 3 may be covered with a thin insulating film such as SiN, SiO ₂ , Al ₂ O ₃ or the like.
In the present embodiment, GaAs is exemplified as the semiconductor material of the nanowire 3, but the present invention is not limited to this. As the semiconductor material of the nanowire 3, other than GaAs, a semiconductor material such as InP, GaN, InAs, GaAsSb, or GaP can be used.

（変形例）
以下、第１の実施形態の諸変形例について説明する。以下の各図において、第１の実施形態と同様の構成部材については、同符号を付して詳しい説明を省略する。 (Modification)
Hereinafter, various modifications of the first embodiment will be described. In the following drawings, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

−変形例１−
図５は、第１の実施形態の変形例１による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。 -Modification 1-
FIG. 5 is a schematic cross-sectional view showing a configuration of a multilayer nanowire tunnel diode according to Modification 1 of the first embodiment.

このナノワイヤトンネルダイオードは、第１の実施形態と同様に、ＺＢ構造のｎ型化合物半導体ナノワイヤ３ａとこれと同一元素のＷＺ構造のｐ型化合物半導体ナノワイヤ３ｂとが積層されたナノワイヤ３、カソード電極４、及びアノード電極５が設けられてなる。
変形例１では、基板として半絶縁性基板１１、例えば半絶縁性ＧａＡｓ(１１１)Ｂ基板が用いられる。この半絶縁性基板１１上にｎ型導電性エピタキシャル結晶１２、例えばn型ＧａＡｓエピタキシャル層が形成される。ｎ型導電性エピタキシャル結晶１２上に絶縁膜２が形成され、ナノワイヤトンネルダイオードが形成される。 As in the first embodiment, the nanowire tunnel diode includes a nanowire 3 and a cathode electrode 4 in which an n-type compound semiconductor nanowire 3a having a ZB structure and a p-type compound semiconductor nanowire 3b having a WZ structure of the same element are stacked. , And an anode electrode 5 are provided.
In the first modification, a semi-insulating substrate 11, for example, a semi-insulating GaAs (111) B substrate is used as the substrate. An n-type conductive epitaxial crystal 12, for example, an n-type GaAs epitaxial layer is formed on the semi-insulating substrate 11. Insulating film 2 is formed on n-type conductive epitaxial crystal 12, and a nanowire tunnel diode is formed.

変形例１によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ３を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。 According to the first modification, a highly reliable nanowire tunnel diode including the nanowire 3 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface.

−変形例２−
図６は、第１の実施形態の変形例２による積層型のナノワイヤトンネルダイオードの構成を示す概略断面図である。 -Modification 2-
FIG. 6 is a schematic cross-sectional view showing a configuration of a multilayer nanowire tunnel diode according to Modification 2 of the first embodiment.

このナノワイヤトンネルダイオードは、ナノワイヤ１４及びアノード電極５が設けられ、ナノワイヤ３上にカソード電極４が設けられて構成されている。基板としては変形例１と同様に半絶縁性基板１１、例えば半絶縁性ＧａＡｓ(１１１)Ｂ基板が用いられる。この半絶縁性基板１１上にｐ型導電性エピタキシャル結晶１３、例えばｐ型ＧａＡｓエピタキシャル層が形成される。ｐ型導性エピタキシャル結晶１３上に絶縁膜２が形成される。 This nanowire tunnel diode includes a nanowire 14 and an anode electrode 5, and a cathode electrode 4 provided on the nanowire 3. As the substrate, a semi-insulating substrate 11, for example, a semi-insulating GaAs (111) B substrate is used as in the first modification. A p-type conductive epitaxial crystal 13 such as a p-type GaAs epitaxial layer is formed on the semi-insulating substrate 11. Insulating film 2 is formed on p-type conductive epitaxial crystal 13.

ナノワイヤ１４は、第１の実施形態と同様に、ＷＺ構造のｐ型化合物半導体ナノワイヤ１４ａと、これと同一元素のＺＢ構造のｎ型化合物半導体ナノワイヤ１４ｂとが積層されたものであるが、ｐ型化合物半導体ナノワイヤ１４ａが基板１側に配置されている。ｐ型化合物半導体ナノワイヤ１４ａの材料はＷＺ構造の例えばｐ⁺−ＧａＡｓ、ｎ型化合物半導体ナノワイヤ１４ｂの材料はＺＢ構造のｎ⁺−ＧａＡｓとされている。 As in the first embodiment, the nanowire 14 is formed by laminating a p-type compound semiconductor nanowire 14a having a WZ structure and an n-type compound semiconductor nanowire 14b having a ZB structure of the same element as the p-type compound semiconductor nanowire 14b. The compound semiconductor nanowire 14a is disposed on the substrate 1 side. The material of the p-type compound semiconductor nanowire 14a is, for example, p ⁺ -GaAs having a WZ structure, and the material of the n-type compound semiconductor nanowire 14b is n ⁺ -GaAs having a ZB structure.

変形例２によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ１４を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。 According to the second modification, a highly reliable nanowire tunnel diode including the nanowire 14 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface.

（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、コアシェル型のナノワイヤトンネルダイオードを例示する。この本実施形態は、ナノワイヤの構成が異なる点で第１の実施形態と相違する。以下の各図において、第１の実施形態及びその諸変形例と同様の構成部材については、同符号を付して詳しい説明を省略する。 (Second Embodiment)
Hereinafter, the second embodiment will be described. In this embodiment, a core-shell type nanowire tunnel diode is illustrated. This embodiment is different from the first embodiment in that the configuration of the nanowire is different. In the following drawings, the same components as those in the first embodiment and the modifications thereof are denoted by the same reference numerals and detailed description thereof is omitted.

［ナノワイヤトンネルダイオードの構成］
図７は、第２の実施形態によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。
このナノワイヤトンネルダイオードは、導電性基板２１上に絶縁膜２が形成され、絶縁膜２の各開口を埋め込むようにナノワイヤ２２及びアノード電極５が設けられ、ナノワイヤ２２上にカソード電極４が設けられて構成されている。 [Configuration of nanowire tunnel diode]
FIG. 7 is a schematic cross-sectional view showing the configuration of the core-shell nanowire tunnel diode according to the second embodiment.
In this nanowire tunnel diode, the insulating film 2 is formed on the conductive substrate 21, the nanowire 22 and the anode electrode 5 are provided so as to embed each opening of the insulating film 2, and the cathode electrode 4 is provided on the nanowire 22. It is configured.

ナノワイヤ２２は、ｐ型化合物半導体ナノワイヤ２２ａと、ｎ型化合物半導体膜２２ｂとが積層され、ｐｎ接合が形成されて構成されている。ｎ型化合物半導体膜２２ｂは、ｐ型化合物半導体ナノワイヤ２２ａの表面（上面及び側面）を覆うように形成されている。ｐ型化合物半導体ナノワイヤ２２ａは、ＷＺ構造のｐ型化合物半導体、例えばＷＺ構造のｐ⁺ＧａＡｓで形成されている。ｎ型化合物半導体膜２２ｂは、ｐ型化合物半導体ナノワイヤ２２ａと同じ元素で形成されたＺＢ構造のｎ型化合物半導体、例えばＺＢ構造のｎ⁺ＧａＡｓで形成されている。ｐ型化合物半導体ナノワイヤ２２ａ及びｎ型化合物半導体膜２２ｂを構成する元素としては、ＧａＡｓ以外にも、タイプＩＩ構造を得ることができる半導体を用いることができる。 The nanowire 22 is configured by stacking a p-type compound semiconductor nanowire 22a and an n-type compound semiconductor film 22b and forming a pn junction. The n-type compound semiconductor film 22b is formed so as to cover the surface (upper surface and side surface) of the p-type compound semiconductor nanowire 22a. The p-type compound semiconductor nanowire 22a is formed of a p-type compound semiconductor having a WZ structure, for example, p ⁺ GaAs having a WZ structure. The n-type compound semiconductor film 22b is formed of a ZB structure n-type compound semiconductor formed of the same element as the p-type compound semiconductor nanowire 22a, for example, a ZB structure n ⁺ GaAs. As an element constituting the p-type compound semiconductor nanowire 22a and the n-type compound semiconductor film 22b, in addition to GaAs, a semiconductor capable of obtaining a type II structure can be used.

［半導体装置の製造方法］
図８〜図９は、第２の実施形態によるコアシェル型のナノワイヤトンネルダイオードの製造方法を工程順に示す模式図であり、図８及び図９（ａ）〜（ｃ）が断面図、図９（ｄ）が平面図である。 [Method for Manufacturing Semiconductor Device]
FIGS. 8 to 9 are schematic views showing the manufacturing method of the core-shell type nanowire tunnel diode according to the second embodiment in the order of steps, and FIGS. 8 and 9A to 9C are cross-sectional views, FIG. d) is a plan view.

先ず、図８（ａ）に示すように、導電性基板２１上に絶縁膜２を形成する。
詳細には、導電性基板２１として、例えばｐ型ＧａＡｓ(１１１)Ｂ基板を用意する。導電性基板２１上の全面に、絶縁膜２として例えばシリコン酸化膜を５０ｎｍ程度の厚みに形成する。 First, as shown in FIG. 8A, the insulating film 2 is formed on the conductive substrate 21.
Specifically, for example, a p-type GaAs (111) B substrate is prepared as the conductive substrate 21. For example, a silicon oxide film having a thickness of about 50 nm is formed on the entire surface of the conductive substrate 21 as the insulating film 2.

続いて、図８（ｂ）に示すように、絶縁膜２に開口２ａを形成する。
詳細には、絶縁膜２上にレジスト１０を塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜２のナノワイヤ形成領域を露出させる開口１０ａを形成する。このレジスト１０をマスクとして用い、ドライエッチングにより、絶縁膜２のナノワイヤ形成領域に導電性基板１の表面の一部を露出させる開口２ａを形成する。開口２ａは、１００ｎｍ程度以下の所定のサイズに形成される。レジスト１０は、ウェット処理又はアッシング処理により除去される。ナノワイヤ成長のために、開口２ａ内に３０ｎｍ程度の厚みのＡｕ触媒を蒸着及びリフトオフにより形成しても良い。 Subsequently, as shown in FIG. 8B, an opening 2 a is formed in the insulating film 2.
Specifically, a resist 10 is applied on the insulating film 2, and an opening 10a that exposes a nanowire formation region of the insulating film 2 is formed by, for example, electron beam (EB) lithography. Using this resist 10 as a mask, an opening 2a for exposing a part of the surface of the conductive substrate 1 is formed in the nanowire formation region of the insulating film 2 by dry etching. The opening 2a is formed in a predetermined size of about 100 nm or less. The resist 10 is removed by wet processing or ashing processing. For nanowire growth, an Au catalyst having a thickness of about 30 nm may be formed in the opening 2a by vapor deposition and lift-off.

続いて、ナノワイヤ２２を形成する。
ナノワイヤ２２の形成には、ＭＯＣＶＤ法を用いる。 Subsequently, the nanowire 22 is formed.
For the formation of the nanowire 22, the MOCVD method is used.

先ず、図８（ｃ）に示すように、ｐ型化合物半導体ナノワイヤ２２ａを形成する。
詳細には、絶縁膜２の開口２ａ内に、１００ｎｍ以下の所定径のＷＺ構造のｐ⁺−ＧａＡｓナノワイヤを、０．５μｍ程度の長さに成長する。原料にはトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ₃）を用い、ドーピング原料にはジエチル亜鉛（ＤＥＺｎ）を用いる。このとき、ＷＺ構造になる成長条件として、基板温度を５３０℃〜５８０℃程度、Ｖ／ＩＩＩ比を２〜５程度、圧力を１００ｍｂａｒ程度とする。以上により、ｐ型化合物半導体ナノワイヤ２２ａが形成される。 First, as shown in FIG. 8C, a p-type compound semiconductor nanowire 22a is formed.
Specifically, a p ⁺ -GaAs nanowire having a WZ structure with a predetermined diameter of 100 nm or less is grown in the opening 2a of the insulating film 2 to a length of about 0.5 μm. Trimethylgallium (TMG) and arsine (AsH ₃ ) are used as raw materials, and diethylzinc (DEZn) is used as a doping raw material. At this time, as growth conditions for forming the WZ structure, the substrate temperature is about 530 ° C. to 580 ° C., the V / III ratio is about 2 to 5, and the pressure is about 100 mbar. Thus, the p-type compound semiconductor nanowire 22a is formed.

引き続き、図８（ｄ）に示すように、ｎ型化合物半導体膜２２ｂを形成する。
詳細には、ｐ型化合物半導体ナノワイヤ２２ａの表面（上面及び側面）を覆うように、ＺＢ構造のｎ⁺−ＧａＡｓ膜を形成する。原料にはトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ₃）を用い、ドーピング原料にはジシラン（Ｓｉ₂Ｈ₆）を用いる。このとき、ＺＢ構造になる成長条件として、基板温度を５３０℃〜５８０℃程度、Ｖ／ＩＩＩ比を２０〜５０程度、圧力を１００ｍｂａｒ程度とする。これにより、ｎ型化合物半導体膜２２ｂが形成される。以上により、ＷＺ構造のｐ型化合物半導体ナノワイヤ２２ａ及びその表面を覆うＺＢ構造のｎ型化合物半導体膜２２ｂからなる、同一元素で構成されたタイプＩＩのナノワイヤ２２が形成される。 Subsequently, as shown in FIG. 8D, an n-type compound semiconductor film 22b is formed.
Specifically, an n ⁺ -GaAs film having a ZB structure is formed so as to cover the surface (upper surface and side surface) of the p-type compound semiconductor nanowire 22a. Trimethylgallium (TMG) and arsine (AsH ₃ ) are used as raw materials, and disilane (Si ₂ H ₆ ) is used as a doping raw material. At this time, as growth conditions for forming the ZB structure, the substrate temperature is about 530 ° C. to 580 ° C., the V / III ratio is about 20 to 50, and the pressure is about 100 mbar. Thereby, the n-type compound semiconductor film 22b is formed. As described above, the type II nanowire 22 composed of the same element, which is composed of the p-type compound semiconductor nanowire 22a having the WZ structure and the n-type compound semiconductor film 22b having the ZB structure covering the surface thereof, is formed.

続いて、図９（ａ）に示すように、アノード電極５を形成する。
詳細には、先ず、絶縁膜２上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、レジストに絶縁膜２のナノワイヤ形成領域を露出させる開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜２の電極形成領域に導電性基板１の表面の一部を露出させる開口２ｂを形成する。
次に、全面にレジストを塗布し、レジストに絶縁膜２の開口２ｂを露出する開口を形成する。このレジストをマスクとして用い、全面に電極金属、例えばＰｔ／Ａｕ（１０ｎｍ程度／３００ｎｍ程度）を蒸着法により堆積する。レジスト及びその上の電極金属を除去する。以上により、絶縁膜２の開口２ｂを埋め込むアノード電極５が形成される。 Subsequently, as shown in FIG. 9A, the anode electrode 5 is formed.
Specifically, first, a resist is applied on the insulating film 2, and an opening that exposes the nanowire formation region of the insulating film 2 is formed in the resist by, for example, electron beam (EB) lithography. Using this resist as a mask, an opening 2b exposing a part of the surface of the conductive substrate 1 is formed in the electrode formation region of the insulating film 2 by dry etching.
Next, a resist is applied to the entire surface, and an opening exposing the opening 2b of the insulating film 2 is formed in the resist. Using this resist as a mask, an electrode metal, for example, Pt / Au (about 10 nm / about 300 nm) is deposited on the entire surface by vapor deposition. The resist and the electrode metal thereon are removed. Thus, the anode electrode 5 that fills the opening 2b of the insulating film 2 is formed.

続いて、図９（ｂ）に示すように、層間絶縁膜６を形成する。
詳細には、ナノワイヤ２２を埋め込むように、全面に絶縁膜、例えばベンゾシクロブテン（ＢＣＢ）等を堆積し、ナノワイヤ２２の全体をパッシベーションする。必要に応じて、絶縁膜の表面をエッチバックし、絶縁膜の表面からナノワイヤ２２の先端（ｎ型化合物半導体膜２２ｂの上面）を露出させる。以上により、層間絶縁膜６が形成される。 Subsequently, as shown in FIG. 9B, an interlayer insulating film 6 is formed.
Specifically, an insulating film such as benzocyclobutene (BCB) is deposited on the entire surface so as to embed the nanowire 22, and the entire nanowire 22 is passivated. If necessary, the surface of the insulating film is etched back to expose the tip of the nanowire 22 (the upper surface of the n-type compound semiconductor film 22b) from the surface of the insulating film. Thus, the interlayer insulating film 6 is formed.

続いて、図９（ｃ），（ｄ）に示すように、カソード電極５を形成する。
詳細には、層間絶縁膜５上にレジストを塗布し、リソグラフィーにより、レジストに層間絶縁膜５の電極形成領域を露出させる開口を形成する。このレジストをマスクとして用い、全面に電極金属、例えばＡｕＧｅ／Ａｕ（３０ｎｍ程度／３００ｎｍ程度）を蒸着法により堆積する。レジスト及びその上の電極金属を除去する。以上により、層間絶縁膜５から露出するナノワイヤ２２の上面上に、カソード電極５が形成される。
以上により、本実施形態によるナノワイヤトンネルダイオードが形成される。 Subsequently, as shown in FIGS. 9C and 9D, the cathode electrode 5 is formed.
Specifically, a resist is applied on the interlayer insulating film 5, and an opening for exposing an electrode formation region of the interlayer insulating film 5 is formed in the resist by lithography. Using this resist as a mask, an electrode metal such as AuGe / Au (about 30 nm / about 300 nm) is deposited on the entire surface by vapor deposition. The resist and the electrode metal thereon are removed. Thus, the cathode electrode 5 is formed on the upper surface of the nanowire 22 exposed from the interlayer insulating film 5.
As described above, the nanowire tunnel diode according to the present embodiment is formed.

以上説明したように、本実施形態によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ２２を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。
また、ナノワイヤ２２では、ｐ型化合物半導体ナノワイヤ２２ａの表面（上面及び側面）を覆うようにｎ型化合物半導体膜２２ｂが形成されているため、両者の接触面積が大きく、コンタクト抵抗が低減される。 As described above, according to the present embodiment, a highly reliable nanowire tunnel diode including the nanowire 22 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface. To do.
Further, in the nanowire 22, since the n-type compound semiconductor film 22b is formed so as to cover the surface (upper surface and side surface) of the p-type compound semiconductor nanowire 22a, the contact area between both is large, and the contact resistance is reduced.

本実施形態では、基板１としてＧａＡｓ(１１１)Ｂ基板を例示したが、これに限定されるものではない。ナノワイヤの半導体は格子不整合系基板上でも欠陥なく成膜可能であるため、ナノワイヤ２２と格子定数の異なるＳｉＣ，ＡｌＮ，ＺｎＯ，Ｇａ₂Ｏ₃，サファイア等の基板を用いても良い。 In the present embodiment, a GaAs (111) B substrate is exemplified as the substrate 1, but the present invention is not limited to this. Since a nanowire semiconductor can be formed without defects even on a lattice mismatched substrate, a substrate of SiC, AlN, ZnO, Ga ₂ O ₃ , sapphire or the like having a lattice constant different from that of the nanowire 22 may be used.

また、ナノワイヤ２２をＳｉＮ，ＳｉＯ₂，Ａｌ₂Ｏ₃等の薄い絶縁膜で被覆するようにしても良い。
また、本実施形態では、ナノワイヤ２２の半導体材料としてＧａＡｓを例示したが、これに限定されるものではない。ナノワイヤ２２の半導体材料としては、ＧａＡｓ以外でも、ＩｎＰ，ＧａＮ，ＩｎＡｓ，ＧａＡｓＳｂ，ＧａＰ等の半導体材料を用いることができる。 Further, the nanowire 22 may be covered with a thin insulating film such as SiN, SiO ₂ , Al ₂ O ₃ or the like.
In the present embodiment, GaAs is exemplified as the semiconductor material of the nanowire 22, but the present invention is not limited to this. As the semiconductor material of the nanowire 22, other than GaAs, a semiconductor material such as InP, GaN, InAs, GaAsSb, or GaP can be used.

（変形例）
以下、第２の実施形態の諸変形例について説明する。第１及び第２の実施形態並びに諸変形例と同様の構成部材については、同符号を付して詳しい説明を省略する。 (Modification)
Hereinafter, various modifications of the second embodiment will be described. Constituent members similar to those in the first and second embodiments and various modifications are given the same reference numerals, and detailed description thereof is omitted.

−変形例１−
図１０は、第２の実施形態の変形例１によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。 -Modification 1-
FIG. 10 is a schematic cross-sectional view showing a configuration of a core-shell type nanowire tunnel diode according to Modification 1 of the second embodiment.

このナノワイヤトンネルダイオードは、第２の実施形態と同様に、ナノワイヤ２２、カソード電極４、及びアノード電極５が設けられてなる。ナノワイヤ２２は、ＷＺ構造のｐ型化合物半導体ナノワイヤ２２ａと、その表面（上面及び側面）を覆うように形成された、これと同一元素のＺＢ構造のｎ型化合物半導体膜２２ｂとが接合されてなる。 As in the second embodiment, the nanowire tunnel diode includes a nanowire 22, a cathode electrode 4, and an anode electrode 5. The nanowire 22 is formed by joining a p-type compound semiconductor nanowire 22a having a WZ structure and an n-type compound semiconductor film 22b having a ZB structure of the same element formed so as to cover the surface (upper surface and side surface) thereof. .

変形例１では、基板として半絶縁性基板１１、例えば半絶縁性ＧａＡｓ(１１１)Ｂ基板が用いられる。この半絶縁性基板１１上にｐ型導電性エピタキシャル結晶１３、例えばｐ型ＧａＡｓエピタキシャル層が形成される。ｐ型導電性エピタキシャル結晶１３上に絶縁膜２が形成され、ナノワイヤトンネルダイオードが形成される。 In the first modification, a semi-insulating substrate 11, for example, a semi-insulating GaAs (111) B substrate is used as the substrate. A p-type conductive epitaxial crystal 13 such as a p-type GaAs epitaxial layer is formed on the semi-insulating substrate 11. Insulating film 2 is formed on p-type conductive epitaxial crystal 13 to form a nanowire tunnel diode.

変形例１によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ２２を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。
ナノワイヤ２２では、ｐ型化合物半導体ナノワイヤ２２ａの表面（上面及び側面）を覆うようにｎ型化合物半導体膜２２ｂが形成されているため、両者の接触面積が大きく、コンタクト抵抗が低減される。 According to the first modification, a highly reliable nanowire tunnel diode including the nanowire 22 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface.
In the nanowire 22, since the n-type compound semiconductor film 22b is formed so as to cover the surface (upper surface and side surface) of the p-type compound semiconductor nanowire 22a, the contact area between the two is large, and the contact resistance is reduced.

−変形例２−
図１１は、第２の実施形態の変形例２によるコアシェル型のナノワイヤトンネルダイオードの構成を示す概略断面図である。 -Modification 2-
FIG. 11 is a schematic cross-sectional view showing a configuration of a core-shell type nanowire tunnel diode according to Modification 2 of the second embodiment.

このナノワイヤトンネルダイオードは、ナノワイヤ２３、カソード電極４、及びアノード電極５が設けられてなる。基板としては変形例１と同様に半絶縁性基板１１、例えば半絶縁性ＧａＡｓ(１１１)Ｂ基板が用いられる。この半絶縁性基板１１上にｎ型導電性エピタキシャル結晶１２、例えばｎ型ＧａＡｓエピタキシャル層が形成される。ｎ型導性エピタキシャル結晶１２上に絶縁膜２が形成される。 This nanowire tunnel diode includes a nanowire 23, a cathode electrode 4, and an anode electrode 5. As the substrate, a semi-insulating substrate 11, for example, a semi-insulating GaAs (111) B substrate is used as in the first modification. An n-type conductive epitaxial crystal 12, for example, an n-type GaAs epitaxial layer is formed on the semi-insulating substrate 11. Insulating film 2 is formed on n-type conductive epitaxial crystal 12.

ナノワイヤ２３は、ＺＢ構造のｎ型化合物半導体ナノワイヤ２３ａと、その表面（上面及び側面）を覆うように形成された、これと同一元素のＷＺ構造のｐ型化合物半導体膜２３ｂとが接合してなる。ｎ型化合物半導体ナノワイヤ２３ａの材料はＺＢ構造の例えばｎ⁺−ＧａＡｓ、ｐ型化合物半導体膜２３ｂの材料はＷＺ構造の例えばｐ⁺−ＧａＡｓとされている。 The nanowire 23 is formed by joining an n-type compound semiconductor nanowire 23a having a ZB structure and a p-type compound semiconductor film 23b having a WZ structure of the same element formed so as to cover the surface (upper surface and side surface) thereof. . The material of the n-type compound semiconductor nanowire 23a is, for example, n ⁺ -GaAs having a ZB structure, and the material of the p-type compound semiconductor film 23b is, for example, p ⁺ -GaAs having a WZ structure.

変形例２によれば、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤ２３を備えた信頼性の高いナノワイヤトンネルダイオードが実現する。
また、ナノワイヤ２３では、ｎ型化合物半導体ナノワイヤ２３ａの表面（上面及び側面）を覆うようにｐ型化合物半導体膜２３ｂが形成されているため、両者の接触面積が大きく、コンタクト抵抗が低減される。 According to the second modification, a highly reliable nanowire tunnel diode including the nanowire 23 having a P / V ratio as high as that of the heterojunction is realized without causing material mixing at the pn junction interface.
In the nanowire 23, since the p-type compound semiconductor film 23b is formed so as to cover the surface (upper surface and side surface) of the n-type compound semiconductor nanowire 23a, the contact area between the two is large, and the contact resistance is reduced.

（第３の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例から選ばれた１種のナノワイヤトンネルダイオードを備えた、いわゆる超大容量無線通信システムの電波受信機を例示する。図１２は、本実施形態による電波受信機の概略構成を示す模式図である。 (Third embodiment)
In the present embodiment, a radio wave receiver of a so-called ultra-high-capacity wireless communication system provided with one type of nanowire tunnel diode selected from the first and second embodiments and various modifications thereof will be exemplified. FIG. 12 is a schematic diagram showing a schematic configuration of the radio wave receiver according to the present embodiment.

この電波受信機は、受信アンテナ３１、受信アンテナ３１に接続されたローノイズアンプ３２、ローノイズアンプ３２に接続されたダイオード３３、ローノイズアンプ３２に接続されたインダクタ３４、及び出力端子３５を備えて構成されている。ダイオード３３は、第１の実施形態又は諸変形例の１種によるダイオード構造である。 The radio wave receiver includes a receiving antenna 31, a low noise amplifier 32 connected to the receiving antenna 31, a diode 33 connected to the low noise amplifier 32, an inductor 34 connected to the low noise amplifier 32, and an output terminal 35. ing. The diode 33 has a diode structure according to the first embodiment or one of the modifications.

ナノワイヤダイオードは、従来のダイオードよりも接合容量が小さいため、テラヘルツ波帯領域までの電波を受信することができる。本実施形態では、ダイオード３３に、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤを備えた信頼性の高いナノワイヤトンネルダイオードを適用する。この構成により、信頼性の高い超大容量無線通信ネットワークシステムが実現する。 Since the nanowire diode has a smaller junction capacitance than a conventional diode, it can receive radio waves up to the terahertz wave band region. In the present embodiment, a highly reliable nanowire tunnel diode including a nanowire having a P / V ratio as high as that of a heterojunction without applying material mixing at the pn junction interface is applied to the diode 33. With this configuration, a highly reliable ultra-high capacity wireless communication network system is realized.

（第４の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例から選ばれた１種のナノワイヤトンネルダイオードを備えた、いわゆるＩｏＴ（Internet of Things）センサの発電機を例示する。図１３は、本実施形態による発電機の概略構成を示す模式図である。 (Fourth embodiment)
In this embodiment, a generator of a so-called IoT (Internet of Things) sensor provided with one kind of nanowire tunnel diode selected from the first and second embodiments and various modifications thereof is illustrated. FIG. 13 is a schematic diagram showing a schematic configuration of the generator according to the present embodiment.

この発電機は、受信アンテナ４１、受信アンテナ４１と接続されたダイオード４２、ダイオード４２と接続された平滑キャパシタ４３、ダイオード４２と接続された電圧一定化回路４４、及び出力端子４５を備えて構成されている。 The generator includes a receiving antenna 41, a diode 42 connected to the receiving antenna 41, a smoothing capacitor 43 connected to the diode 42, a voltage stabilizing circuit 44 connected to the diode 42, and an output terminal 45. ing.

受信アンテナ４１は、エネルギーとして例えばマイクロ波を受信するアンテナである。ダイオード４２は、第１及び第２の実施形態並びにこれらの諸変形例から選ばれた１種のナノワイヤトンネルダイオードであり、受信アンテナ４１から入射したマイクロ波を全波整流する。平滑キャパシタ４３により、安定したＤＣ（直流）出力が得られる。電圧一定化回路４４は、ＤＣ出力を一定値にする。出力端子４５は、ＩｏＴセンサの電源に接続されており、一定値とされたＤＣ出力が当該電源に供給される。 The receiving antenna 41 is an antenna that receives, for example, microwaves as energy. The diode 42 is one type of nanowire tunnel diode selected from the first and second embodiments and the various modifications thereof, and full-wave rectifies the microwave incident from the receiving antenna 41. The smoothing capacitor 43 provides a stable DC (direct current) output. The voltage stabilizing circuit 44 sets the DC output to a constant value. The output terminal 45 is connected to a power source of the IoT sensor, and a DC output having a constant value is supplied to the power source.

本実施形態による発電機では、ダイオード４２に、ｐｎ接合界面において材料のミキシングが生じることなく、ヘテロ接合と同等にＰ／Ｖ比の高いナノワイヤを備えた信頼性の高いナノワイヤトンネルダイオードが適用される。この構成により、エネルギー変換効率が向上し、マイクロ波等の微小電力の高効率なハーベスティングに寄与する。これにより、低電力で動作可能なＩｏＴセンサを、電池等を用いることなく高効率に駆動することができる。 In the generator according to the present embodiment, a highly reliable nanowire tunnel diode including a nanowire having a P / V ratio as high as that of the heterojunction is applied to the diode 42 without causing material mixing at the pn junction interface. . This configuration improves energy conversion efficiency and contributes to highly efficient harvesting of micro power such as microwaves. Thereby, the IoT sensor which can be operated with low power can be driven with high efficiency without using a battery or the like.

以下、半導体装置及びその製造方法、並びに電波受信機及び発電機の諸態様について、付記としてまとめて記載する。 Hereinafter, various aspects of the semiconductor device, the manufacturing method thereof, the radio wave receiver, and the generator will be collectively described as appendices.

（付記１）基板と、
前記基板の上方に設けられた、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤと
を含むことを特徴とする半導体装置。 (Appendix 1) a substrate;
An n-type compound semiconductor having a zinc blende structure provided above the substrate, and a nanowire formed by bonding a p-type compound semiconductor having a wurtzite structure composed of the same element as the n-type compound semiconductor. A semiconductor device.

（付記２）前記ナノワイヤは、前記ｎ型化合物半導体が前記基板側に配置されていることを特徴とする付記１に記載の半導体装置。 (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the nanowire includes the n-type compound semiconductor disposed on the substrate side.

（付記３）前記ナノワイヤは、前記ｐ型化合物半導体が前記基板側に配置されていることを特徴とする付記１に記載の半導体装置。 (Supplementary note 3) The semiconductor device according to supplementary note 1, wherein the nanowire has the p-type compound semiconductor disposed on the substrate side.

（付記４）前記ｐ型化合物半導体は、前記ｎ型化合物半導体の表面を被覆していることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。 (Supplementary note 4) The semiconductor device according to any one of supplementary notes 1 to 3, wherein the p-type compound semiconductor covers a surface of the n-type compound semiconductor.

（付記５）前記ｎ型化合物半導体は、前記ｐ型化合物半導体の表面を被覆していることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。 (Supplementary note 5) The semiconductor device according to any one of supplementary notes 1 to 3, wherein the n-type compound semiconductor covers a surface of the p-type compound semiconductor.

（付記６）前記基板は導電性基板であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。 (Appendix 6) The semiconductor device according to any one of appendices 1 to 5, wherein the substrate is a conductive substrate.

（付記７）前記基板は半絶縁性基板であり、
前記ナノワイヤは、前記基板上に形成された導電性エピタキシャル結晶を介して設けられていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。 (Appendix 7) The substrate is a semi-insulating substrate,
The semiconductor device according to any one of appendices 1 to 5, wherein the nanowire is provided via a conductive epitaxial crystal formed on the substrate.

（付記８）前記ナノワイヤは、絶縁膜で覆われていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。 (Supplementary note 8) The semiconductor device according to any one of supplementary notes 1 to 7, wherein the nanowire is covered with an insulating film.

（付記９）基板の上方に、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤを形成することを特徴とする半導体装置の製造方法。 (Appendix 9) A nanowire formed by bonding a zinc blende structure n-type compound semiconductor and a wurtzite structure p-type compound semiconductor composed of the same element as the n-type compound semiconductor is formed above the substrate. A method for manufacturing a semiconductor device.

（付記１０）前記ナノワイヤを、前記ｎ型化合物半導体が前記基板側に配置するように形成することを特徴とする付記９に記載の半導体装置の製造方法。 (Supplementary note 10) The method of manufacturing a semiconductor device according to supplementary note 9, wherein the nanowire is formed so that the n-type compound semiconductor is disposed on the substrate side.

（付記１１）前記ナノワイヤを、前記ｐ型化合物半導体が前記基板側に配置するように形成することを特徴とする付記９に記載の半導体装置の製造方法。 (Additional remark 11) The said nanowire is formed so that the said p-type compound semiconductor may arrange | position to the said substrate side, The manufacturing method of the semiconductor device of Additional remark 9 characterized by the above-mentioned.

（付記１２）前記ｐ型化合物半導体を、前記ｎ型化合物半導体の表面を被覆するように形成することを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。 (Additional remark 12) The said p-type compound semiconductor is formed so that the surface of the said n-type compound semiconductor may be coat | covered, The manufacturing method of the semiconductor device of any one of Additional remarks 9-11 characterized by the above-mentioned.

（付記１３）前記ｎ型化合物半導体を、前記ｐ型化合物半導体の表面を被覆するように形成することを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。 (Additional remark 13) The said n-type compound semiconductor is formed so that the surface of the said p-type compound semiconductor may be coat | covered, The manufacturing method of the semiconductor device of any one of Additional remarks 9-11 characterized by the above-mentioned.

（付記１４）受信アンテナと、
前記受信アンテナと接続された増幅器と、
前記増幅器と接続されたダイオードと、
前記増幅器と接続されたインダクタと
を含み、
前記ダイオードは、
基板と、
前記基板の上方に設けられた、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが積層されてなるナノワイヤと
を含むことを特徴とする電波受信装置。 (Supplementary note 14) a receiving antenna;
An amplifier connected to the receiving antenna;
A diode connected to the amplifier;
An inductor connected to the amplifier;
The diode is
A substrate,
An n-type compound semiconductor having a zinc blende structure provided above the substrate, and a nanowire formed by laminating a p-type compound semiconductor having a wurtzite structure composed of the same element as the n-type compound semiconductor. A radio wave receiver characterized by that.

（付記１５）受信アンテナと、
前記受信アンテナと接続されたダイオードと、
前記ダイオードと接続された平滑キャパシタと、
前記ダイオードと接続された電圧一定化回路と、
を含み、
前記ダイオードは、
基板と、
前記基板の上方に設けられた、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが積層されてなるナノワイヤと
を含むことを特徴とする発電装置。 (Supplementary note 15) a receiving antenna;
A diode connected to the receiving antenna;
A smoothing capacitor connected to the diode;
A voltage stabilizing circuit connected to the diode;
Including
The diode is
A substrate,
An n-type compound semiconductor having a zinc blende structure provided above the substrate, and a nanowire formed by laminating a p-type compound semiconductor having a wurtzite structure composed of the same element as the n-type compound semiconductor. A power generator characterized by that.

１，２１導電性基板
２絶縁膜
２ａ，２ｂ，１０ａ開口
３，１４，２２，２３ナノワイヤ
３ａ，１４ｂ，２３ａｎ型化合物半導体ナノワイヤ（ＺＢ）
３ｂ，１４ａ，２２ａｐ型化合物半導体ナノワイヤ（ＷＺ）
４カソード電極
５アノード電極
６層間絶縁膜
１０レジスト
１１半絶縁性基板
１２ｎ型導電性エピタキシャル結晶
１３ｐ型導電性エピタキシャル結晶
２２ｂｎ型化合物半導体膜（ＺＢ）
２３ｂｐ型化合物半導体膜（ＷＺ）
３１，４１受信アンテナ
３２ローノイズアンプ
３３，４２ダイオード
３４インダクタ
３５，４５出力端子
４３平滑キャパシタ
４４電圧一定化回路 1,21 Conductive substrate 2 Insulating films 2a, 2b, 10a Openings 3, 14, 22, 23 Nanowires 3a, 14b, 23a n-type compound semiconductor nanowires (ZB)
3b, 14a, 22a p-type compound semiconductor nanowire (WZ)
4 Cathode electrode 5 Anode electrode 6 Interlayer insulating film 10 Resist 11 Semi-insulating substrate 12 n-type conductive epitaxial crystal 13 p-type conductive epitaxial crystal 22b n-type compound semiconductor film (ZB)
23b p-type compound semiconductor film (WZ)
31, 41 Reception antenna 32 Low noise amplifier 33, 42 Diode 34 Inductor 35, 45 Output terminal 43 Smoothing capacitor 44 Voltage stabilization circuit

Claims

基板と、
前記基板の上方に設けられた、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤと
を含むことを特徴とする半導体装置。 A substrate,
An n-type compound semiconductor having a zinc blende structure provided above the substrate, and a nanowire formed by bonding a p-type compound semiconductor having a wurtzite structure composed of the same element as the n-type compound semiconductor. A semiconductor device.

前記ナノワイヤは、前記ｎ型化合物半導体が前記基板側に配置されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the nanowire includes the n-type compound semiconductor disposed on the substrate side.

前記ナノワイヤは、前記ｐ型化合物半導体が前記基板側に配置されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the nanowire has the p-type compound semiconductor disposed on the substrate side.

前記ｐ型化合物半導体は、前記ｎ型化合物半導体の表面を被覆していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the p-type compound semiconductor covers a surface of the n-type compound semiconductor.

前記ｎ型化合物半導体は、前記ｐ型化合物半導体の表面を被覆していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the n-type compound semiconductor covers a surface of the p-type compound semiconductor.

前記基板は導電性基板であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the substrate is a conductive substrate.

前記基板は半絶縁性基板であり、
前記ナノワイヤは、前記基板上に形成された導電性エピタキシャル結晶を介して設けられていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。 The substrate is a semi-insulating substrate;
The semiconductor device according to claim 1, wherein the nanowire is provided via a conductive epitaxial crystal formed on the substrate.

前記ナノワイヤは、絶縁膜で覆われていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the nanowire is covered with an insulating film.

基板の上方に、閃亜鉛鉱構造のｎ型化合物半導体と、前記ｎ型化合物半導体と同じ元素で構成されたウルツ鉱構造のｐ型化合物半導体とが接合されてなるナノワイヤを形成することを特徴とする半導体装置の製造方法。 A nanowire formed by bonding a zinc blende structure n-type compound semiconductor and a wurtzite structure p-type compound semiconductor composed of the same element as the n-type compound semiconductor is formed above the substrate. A method for manufacturing a semiconductor device.

前記ナノワイヤを、前記ｎ型化合物半導体が前記基板側に配置するように形成することを特徴とする請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein the nanowire is formed so that the n-type compound semiconductor is disposed on the substrate side.

前記ナノワイヤを、前記ｐ型化合物半導体が前記基板側に配置するように形成することを特徴とする請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein the nanowire is formed so that the p-type compound semiconductor is disposed on the substrate side.

前記ｐ型化合物半導体を、前記ｎ型化合物半導体の表面を被覆するように形成することを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 9, wherein the p-type compound semiconductor is formed so as to cover a surface of the n-type compound semiconductor.

前記ｎ型化合物半導体を、前記ｐ型化合物半導体の表面を被覆するように形成することを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 9, wherein the n-type compound semiconductor is formed so as to cover a surface of the p-type compound semiconductor.