JP2021101496A - 回路装置、無線送信機、発振器及び電子機器 - Google Patents

Abstract

【課題】基準クロック信号に同期した高い周波数精度の無線送信用のクロック信号を簡素な構成で生成できる回路装置、無線送信機、発振器及び電子機器を提供する。【解決手段】無線送信機において、回路装置１０は、処理回路２０と、同期回路５０を有する。処理回路２０は、周波数制御データＤＦＣを生成し、周波数制御データＤＦＣに対する変調処理を行う。同期回路５０は、デジタル制御発振回路８０を有する。デジタル制御発振回路８０は、周波数制御データＤＦＣに対応する発振周波数のクロック信号ＣＬＫを生成する。同期回路５０は、変調処理が行われた周波数制御データＤＦＣに基づきデジタル制御発振回路８０が生成したクロック信号ＣＬＫを、変調された無線送信用のクロック信号として出力する。【選択図】図２

Description

本発明は、回路装置、無線送信機、発振器及び電子機器等に関する。

機器間で無線通信を行う際には、送信側の機器と受信側の機器との間で周波数をある程度同期させておく必要がある。しかしながら、安価な発振器などの周波数出力装置は、発振の周波数に個体バラつきがあったり、発振の周波数の温度特性が異なることで、周波数同期をさせることは難しい。特許文献１には、このような周波数バラつきを補正するために、通信フォーマットとしてプリアンブルや同期コードを備え、無線の送信データとは別に周波数補正用のデータを送信し、受信側の機器で補正を行っている。

特開平０６−１２５３６７号公報

特許文献１のような構成では、受信側の機器にもデータ補正用のデジタル演算装置などが必要となり、複雑な構成となる。また、通信フォーマットにプリアンブル等があると、データレートが落ちてしまったり、消費電流も多くなってしまう。従って、プリアンブル等の通信フォーマットを用いなくても、簡素な構成で、周波数を同期させた機器間の無線通信を実現するような手法については提案されていなかった。

本開示の一態様は、周波数制御データを生成する処理回路と、前記周波数制御データに対応する発振周波数のクロック信号を生成するデジタル制御発振回路を有する同期回路と、を含み、同期モードにおいて、前記同期回路は、前記デジタル制御発振回路が生成する前記クロック信号を、外部から入力される基準クロック信号に同期させ、出力モードにおいて、前記処理回路は、前記周波数制御データに対する変調処理を行い、前記同期回路は、前記変調処理が行われた前記周波数制御データに基づき前記デジタル制御発振回路が生成した前記クロック信号を、変調された無線送信用の前記クロック信号として出力する回路装置に関係する。

本実施形態の回路装置、無線送信機の構成例。 本実施形態の回路装置の詳細な構成例。 本実施形態の回路装置の詳細な構成例。 時間デジタル変換回路を含む比較回路の構成例。 デジタル制御発振回路の構成例。 本実施形態の回路装置の動作を説明する信号波形図。 本実施形態の回路装置の詳細な他の構成例。 周波数カウンターと時間デジタル変換回路を含む比較回路の構成例。 周波数カウンターと時間デジタル変換回路を含む比較回路の動作を説明する信号波形図。 本実施形態の回路装置の詳細な他の構成例。 本実施形態の回路装置の動作を説明する信号波形図。 同期モードでのディスエーブル又は省電力の状態の設定の説明図。 出力モードでのディスエーブル又は省電力の状態の設定の説明図。 スリープモードでのディスエーブル又は省電力の状態の設定の説明図。 時間デジタル変換回路の第１構成例。 時間デジタル変換回路の第１構成例の動作を説明する信号波形図。 時間デジタル変換回路の第２構成例。 時間デジタル変換回路の第２構成例の動作を説明する信号波形図。 本実施形態の発振器の構成例。 本実施形態の電子機器の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置、無線送信機
図１に本実施形態の回路装置１０、無線送信機２００の構成例を示す。本実施形態の無線送信機２００は、本実施形態の回路装置１０と無線送信部１００を含む。無線送信機２００は、所定の周波数帯域の周波数での無線送信を行う機器であり、無線送信モジュールである。無線送信部１００は、少なくとも無線送信のためのアンテナや整合回路を含み、更に望ましくはパワーアンプなどの無線用の送信回路を含む。そして回路装置１０は、無線送信用のクロック信号ＣＬＫを無線送信部１００に出力する。無線送信部１００は、このクロック信号ＣＬＫを用いて、所定の周波数帯域の搬送波の周波数での無線の送信信号をアンテナに出力して、無線送信を行う。無線の周波数帯域としては、ＵＨＦ（Ultra High Frequency）、ＨＦ（High Frequency）、ＭＦ（Medium Frequency）、又はＬＦ（Low Frequency）などの種々の周波数帯域がある。

図１に示すように本実施形態の回路装置１０は、処理回路２０と同期回路５０を含む。処理回路２０は、種々の処理を行う回路であり、例えば周波数制御データＤＦＣを生成する処理を行う。周波数制御データＤＦＣは周波数制御ワードＦＣＷとも呼ばれる。また処理回路２０は、無線通信のための変調処理なども行う。また処理回路２０は、回路装置１０の外部デバイスとの間とのインターフェース処理などを行ってもよい。この処理回路２０は、例えばＡＳＩＣ（Application Specific Integrated Circuit）により実現したり、マイクロコンピューターなどのプロセッサーにより実現することができる。

同期回路５０は、無線通信のための同期処理などの処理を行う回路であり、デジタル制御発振回路８０を有する。デジタル制御発振回路８０は、処理回路２０からの周波数制御データＤＦＣに対応する発振周波数のクロック信号ＣＬＫを生成する。デジタル制御発振回路８０は、後述の図５に示すように、例えば周波数制御データＤＦＣに対応する発振周波数で振動子ＸＴＡＬを発振させることで、クロック信号ＣＬＫを生成する。なおデジタル制御発振回路８０として、ＬＣ発振回路やリング型発振回路などを用いてもよい。

そして本実施形態では回路装置１０が動作モードとして同期モードと出力モードを有する。動作モードの設定は例えば処理回路２０が行う。なお外部からもコマンド設定により動作モードが設定されるようにしてもよい。同期モードは、外部から入力される基準クロック信号ＲＣＬＫにクロック信号ＣＬＫを同期させるモードである。出力モードは、無線送信用のクロック信号ＣＬＫを出力するモードであり、特定周波数の出力モードである。例えば出力モードは、無線送信を行うモードであり、無線送信用の変調されたクロック信号ＣＬＫが出力される。

具体的には同期モードにおいて、同期回路５０は、デジタル制御発振回路８０が生成するクロック信号ＣＬＫを、外部から入力される基準クロック信号ＲＣＬＫに同期させる。例えば基準クロック信号ＲＣＬＫは、回路装置１０の外部入力端子である端子ＴＥを介して外部から入力される。同期モードでは、同期回路５０は、この外部入力信号である基準クロック信号ＲＣＬＫにクロック信号ＣＬＫを同期させる動作を行う。例えば同期回路５０として、後述するようなＰＬＬ（Phase Locked Loop）やＦＬＬ（Frequency Locked Loop）の回路を用いることで、基準クロック信号ＲＣＬＫにクロック信号ＣＬＫを同期させることができる。

一方、出力モードにおいて、処理回路２０は、周波数制御データＤＦＣに対する変調処理を行う。例えば周波数制御データＤＦＣに対して変調データを加算又は減算することなどにより周波数制御データＤＦＣに対する変調処理が実現される。そして同期回路５０は、変調処理が行われた周波数制御データＤＦＣに基づきデジタル制御発振回路８０が生成したクロック信号ＣＬＫを、変調された無線送信用のクロック信号ＣＬＫとして出力する。

例えば処理回路２０は、同期モードにおいて基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したときの周波数制御データＤＦＣを保持する。例えば処理回路２０は、同期モードから出力モードに切り替わる前の周波数制御データＤＦＣを保持する。そして処理回路２０は、出力モードにおいて、保持した周波数制御データＤＦＣに対する変調処理を行う。このようにすることで、基準クロック信号ＲＣＬＫに同期した際の周波数制御データＤＦＣであって、高い周波数精度を保証する周波数制御データＤＦＣに対して、変調処理を行えるようになる。そして本実施形態では、例えば回路装置１０のクロック出力端子である端子ＴＣＱを介して、変調された無線送信用のクロック信号ＣＬＫが無線送信部１００に出力される。出力モードでは、クロック信号ＣＬＫの周波数が例えばｆｓ１、ｆｓ２というように交互に変化する変調が行われる。これにより、例えばＦＳＫ（Frequency shift keying）などの変調方式での無線送信が可能になる。

ここで基準クロック信号ＲＣＬＫとしては、ＧＮＳＳ（Global Navigation Satellite System）又はネットワークの受信器から入力される時刻信号を想定できる。ＧＮＳＳがＧＰＳ（Global Positioning System）である場合、外部クロック信号である基準クロック信号ＲＣＬＫは１ｐｐｓ信号であり、例えば周波数が１Ｈｚの信号である。そして同期回路５０は、基準クロック信号ＲＣＬＫの周波数を逓倍した信号であって、基準クロック信号ＲＣＬＫに位相同期又は周波数同期したクロック信号ＣＬＫを生成する。

以上のように本実施形態では、同期モードにおいては、デジタル制御発振回路８０が生成するクロック信号ＣＬＫが、ＧＮＳＳやネットワークなどからの基準クロック信号ＲＣＬＫに同期するようになる。このように周波数精度が高い基準クロック信号ＲＣＬＫに同期することで、デジタル制御発振回路８０は、高い周波数精度のクロック信号ＣＬＫを生成できるようになる。即ち、単に振動子だけを用いてクロック信号ＣＬＫを生成すると、振動子の個体バラつきや温度特性やエージング特性などが原因で、クロック信号ＣＬＫの周波数精度が低下する。これに対して本実施形態では、周波数精度が高い基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期することで、クロック信号ＣＬＫの周波数精度を、基準クロック信号ＲＣＬＫの周波数精度と同等の精度にすることが可能になる。そして本実施形態では、出力モードになると、処理回路２０が、デジタル制御発振回路８０に出力する周波数制御データＤＦＣに対する変調処理を行う。このようにすれば、基準クロック信号ＲＣＬＫとの同期により高い周波数精度に保たれたクロック信号ＣＬＫが、周波数制御データＤＦＣの変調処理により変調されることで、無線送信用の変調されたクロック信号ＣＬＫを無線送信部１００に出力できるようになる。従って、無線送信における搬送波周波数を高精度化でき、無線送信機２００が高い周波数精度の搬送波周波数で無線送信を行えるようになる。このように本実施形態では、外部の基準クロック信号ＲＣＬＫへのクロック信号ＣＬＫの同期と、変調されたクロック信号ＣＬＫの出力とが時分割に行えるようになる。従って、基準クロック信号ＲＣＬＫに同期した高い周波数精度のクロック信号ＣＬＫを用いて、ＦＳＫなどの変調方式の無線送信を実現できるようになる。

例えば無線の搬送波の周波数精度が低いと、通信エラーが発生してしまい、通信品質が低下してしまう。この点、本実施形態の回路装置１０によれば、高い周波数精度のクロック信号ＣＬＫを用いて無線送信を行うことができるため、通信エラーの発生等を抑制でき、通信品質を向上できる。また例えば本実施形態の無線送信機２００が通信する無線受信機においても、例えばＧＮＳＳやネットワークなどからの基準クロック信号に基づいて、無線受信用のクロック信号を生成することができる。このようにすることで、プリアンブル等の通信フォーマットを用いなくても、無線の送信側の周波数と受信側の周波数を精度良く一致させることができ、通信エラーの発生等を効果的に抑制できる。また前述の特許文献１のようなデジタル演算装置などを設ける必要がなく、簡素な構成の回路装置１０で品質の高い無線通信を実現できるようになる。またＦＤＤ（Frequency Division Duplex）やＴＤＤ（Time Division Duplex）では、無線の送信側と受信側とで時刻同期を行う必要がある。この点、本実施形態では、無線送信機２００と無線受信機の両方において、ＧＮＳＳやネットワークなどからの基準クロック信号にクロック信号を同期させることで、ＦＤＤやＴＤＤにおける時刻同期なども、簡素な構成の回路装置１０により実現できるという利点がある。

図２に本実施形態の回路装置１０の詳細な構成例を示す。図２では、処理回路２０は、加算器３０と変調データ出力部３２とデジタルループフィルター４０を含む。加算器３０と変調データ出力部３２とにより変調器が構成される。デジタルループフィルター４０は、デジタルフィルター処理を行う回路であり、ＰＬＬ等におけるデジタルループフィルター処理を行う。デジタルループフィルター４０は例えば保持回路４２を有する。加算器３０は、デジタルループフィルター４０からの周波数制御データＤＦＣ１に対して、変調データ出力部３２からの変調データＤＭを加算する処理を行って、変調処理後の周波数制御データＤＦＣ２を出力する。この周波数制御データＤＦＣ２が図１の周波数制御データＤＦＣに対応する。なお変調処理は、このような加算処理には限定されず、周波数制御データＤＦＣ１から変調データＤＭを減算する処理などにより実現してもよい。

同期回路５０は、比較回路６０とデジタル制御発振回路８０を含む。また同期回路５０は、分周回路５２、出力回路５４、スイッチＳＷ１、ＳＷ２を含むことができる。比較回路６０、処理回路２０、デジタル制御発振回路８０、分周回路５２により、ＡＤＰＬＬ（All Digital Phase-locked loop）の回路が構成される。このＡＤＰＬＬ回路は、例えば分周回路５２に対して、デルタシグマ変調部を用いて小数の分周比を設定することで、フラクショナル−Ｎ型のＰＬＬ回路とすることができる。

分周回路５２は、デジタル制御発振回路８０が生成したクロック信号ＣＬＫの分周を行って、分周後のクロック信号をフィードバッククロック信号ＦＢＣＬＫとして比較回路６０に出力する。例えば基準クロック信号ＲＣＬＫが、ＧＰＳの受信機からの１ｐｐｓ信号であり、クロック信号ＣＬＫの周波数が１０ＭＨｚである場合には、分周回路５２は、１０ＭＨｚのクロック信号ＣＬＫを１Ｈｚのフィードバッククロック信号ＦＢＣＬＫに分周する処理を行う。

出力回路５４は、デジタル制御発振回路８０が生成したクロック信号ＣＬＫをバッファリングして、端子ＴＣＱを介して外部に出力するための回路である。例えば出力回路５４は、クロック信号ＣＬＫをＣＭＯＳの信号形式で端子ＴＣＱを介して外部に出力する。

無線送信部１００は、送信回路１０２とアンテナＡＮＴを含む。送信回路１０２は、例えばクロック信号ＣＬＫが入力されて無線の送信信号をアンテナＡＮＴに出力する回路である。送信回路１０２は、例えばパワーアンプなどにより構成される。パワーアンプは送信信号を増幅してアンテナＡＮＴに出力する。これにより送信データが無線通信により受信側の機器に送信されるようになる。このパワーアンプは、例えばＰ型トランジスターにより実現される電流源と、Ｎ型トランジスターにより実現される駆動部を含むことができる。また送信回路１０２とアンテナＡＮＴの間には整合回路などを設けることができる。なお図２では、無線送信部１００が送信回路１０２を含む構成となっているが、送信回路１０２の全部又は一部を回路装置１０に設けてもよい。

また同期回路５０は、第１スイッチであるスイッチＳＷ１を含む。また同期回路５０は、第２スイッチであるスイッチＳＷ２を含む。これらのスイッチＳＷ１、ＳＷ２は例えばトランジスターにより構成される。具体的には、ＭＯＳのトランジスターにより構成される。例えばスイッチＳＷ１、ＳＷ２は、Ｎ型トランジスター又はＰ型トランジスターにより実現してもよいし、トランスファーゲートなどにより実現してもよい。スイッチＳＷ１、ＳＷ２は例えばトランジスターにより構成されるスイッチ回路と言うこともできる。

第１スイッチであるスイッチＳＷ１は、デジタル制御発振回路８０と比較回路６０の間に設けられる。例えばスイッチＳＷ１は、デジタル制御発振回路８０の出力ノードと比較回路６０の入力ノードとの間に設けられる。例えば図２では、スイッチＳＷ１は、デジタル制御発振回路８０の出力ノードと分周回路５２の入力ノードとの間に設けられ、分周回路５２は、スイッチＳＷ１と比較回路６０の入力ノードとの間に設けられている。そして図２に示すように同期モードにおいてスイッチＳＷ１はオンになる。一方、図３に示すように出力モードにおいてはスイッチＳＷ１はオフになる。このように同期モードにおいてスイッチＳＷ１がオンになることで、デジタル制御発振回路８０からのクロック信号ＣＬＫが、例えばスイッチＳＷ１を介して分周回路５２に入力されるようになり、分周回路５２によりクロック信号ＣＬＫを分周した信号であるフィードバッククロック信号ＦＢＣＬＫが比較回路６０に入力されるようになる。これによりＰＬＬや後述するＦＬＬにおけるフィードバックループが形成されるようになり、クロック信号ＣＬＫを基準クロック信号ＲＣＬＫに同期させる同期動作が可能になる。

また第２スイッチであるスイッチＳＷ２は、図２に示すように同期モードにおいてはオフになり、図３に示すように出力モードにおいてオンになる。同期モードにおいてスイッチＳＷ２がオフになることで、デジタル制御発振回路８０により生成されたクロック信号ＣＬＫが、出力回路５４を介して無線送信部１００に対して無用に送信されてしまうのを防止でき、電力が無駄に消費されてしまうなどの問題が発生するのを防止できる。一方、出力モードにおいてスイッチＳＷ２がオンになることで、デジタル制御発振回路８０により生成されたクロック信号ＣＬＫを無線送信部１００に出力できるようになる。例えば、生成されたクロック信号ＣＬＫを出力回路５４によりバッファリングして、無線送信部１００に出力できるようになる。

また図２に示すように同期回路５０は比較回路６０を含む。比較回路６０は、基準クロック信号ＲＣＬＫと、クロック信号ＣＬＫに基づくフィードバッククロック信号ＦＢＣＬＫとの比較を行い、比較により得られた比較結果データＣＱを処理回路２０に出力する。例えば比較回路６０は、基準クロック信号ＲＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相比較又は周波数比較などを行う。そして比較回路６０は、基準クロック信号ＲＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差又は周波数差に応じたデータを、比較結果データＣＱとして出力する。処理回路２０は、比較回路６０からの比較結果データＣＱに基づいて周波数制御データＤＦＣ１を生成する。例えば処理回路２０のデジタルループフィルター４０が比較結果データＣＱに基づくデジタルループフィルター処理を行うことで、周波数制御データＤＦＣ１が生成される。図２ではフィードバッククロック信号ＦＢＣＬＫはクロック信号ＣＬＫを分周回路５２により分周したクロック信号になっている。なおクロック信号ＣＬＫに基づくフィードバッククロック信号ＦＢＣＬＫは、後述の図７に示すようにクロック信号ＣＬＫそのものであってもよい。

このような比較回路６０を設ければ、基準クロック信号ＲＣＬＫとクロック信号ＣＬＫに基づくフィードバッククロック信号ＦＢＣＬＫとの比較結果データＣＱに応じた周波数制御データＤＦＣ１を生成して、周波数制御データＤＦＣ１に対応する周波数のクロック信号ＣＬＫを生成できるようになる。即ち、このような比較回路６０の比較結果データＣＱに応じた周波数制御データＤＦＣ１を生成することで、同期モードにおいて、基準クロック信号ＲＣＬＫに位相同期又は周波数同期するようなクロック信号ＣＬＫを生成できるようになる。従って、同期モードにおいて、基準クロック信号ＲＣＬＫの周波数精度に応じた周波数精度のクロック信号ＣＬＫを生成できるようになり、回路装置１０が生成するクロック信号ＣＬＫの周波数精度を格段に向上できる。

また処理回路２０は、比較結果データＣＱに対してデジタルループフィルター処理を行って、周波数制御データＤＦＣ１を生成するデジタルループフィルター４０を含む。デジタルループフィルター４０は、例えばＦＩＲ（Finite Impulse Response）、ＩＩＲ（Infinite Impulse Response）などのデジタルフィルターにより実現できる。このようなデジタルループフィルター４０を設けることで、ＰＬＬや後述するＦＬＬのフィードバックループにおけるループ応答特性を設定できる。例えばデジタルループフィルター４０のカットオフ周波数などの周波数特性を設定することで、ループ応答特性を設定でき、同期回路５０の同期が収束するまでの時間などの同期特性を設定できるようになる。

また本実施形態では処理回路２０は、同期モードにおいて基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したときの周波数制御データＤＦＣ１を保持する。具体的には図２では、デジタルループフィルター４０の保持回路４２が、同期モードでの周波数制御データＤＦＣ１を保持する。例えば同期モードから出力モードに切り替わる際の周波数制御データＤＦＣ１を保持する。例えば保持回路４２は、出力モードに切り替わる直前における周波数制御データＤＦＣ１を保持する。そして処理回路２０は、出力モードにおいて、保持回路４２に保持された周波数制御データＤＦＣ１に対する変調処理を行う。例えば保持された周波数制御データＤＦＣ１に対して変調データＤＭを加算等する変調処理を行って、変調処理後の周波数制御データＤＦＣ２をデジタル制御発振回路８０に出力する。このようにすれば、基準クロック信号ＲＣＬＫに同期した際の周波数制御データＤＦＣ１を保持し、当該周波数制御データＤＦＣ１に対する変調処理を行うことで、変調された無線送信用のクロック信号ＣＬＫを無線送信部１００に出力できるようになる。そして、変調処理の対象となる周波数制御データＤＦＣ１は、クロック信号ＣＬＫを基準クロック信号ＲＣＬＫに同期させるデータになっているため、基準クロック信号ＲＣＬＫに対応する周波数精度のクロック信号ＣＬＫを用いて、例えばＦＳＫなどの変調方式での無線送信ができるようになる。

また図２では比較回路６０は、基準クロック信号ＲＣＬＫの位相とフィードバッククロック信号ＦＢＣＬＫの位相を比較する位相比較を行い、位相比較により得られた比較結果データＣＱを処理回路２０に出力する。即ち比較回路６０は、基準クロック信号ＲＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差に応じたデータを比較結果データＣＱとして処理回路２０に出力する。そしてこの位相差に応じた比較結果データＣＱに基づいて周波数制御データＤＦＣ１が生成され、この周波数制御データＤＦＣ１に基づいてデジタル制御発振回路８０がクロック信号ＣＬＫを生成する。このようにすれば、比較回路６０、処理回路２０、デジタル制御発振回路８０、分周回路５２により形成されるＰＬＬ回路のフィードバックループにおいて、基準クロック信号ＲＣＬＫに対してクロック信号ＣＬＫが位相同期するようになり、基準クロック信号ＲＣＬＫの周波数精度に対応する周波数精度のクロック信号ＣＬＫを生成できるようになる。

また図２では比較回路６０は、基準クロック信号ＲＣＬＫとフィードバッククロック信号ＦＢＣＬＫとの位相差をデジタル値に変換し、このデジタル値を比較結果データＣＱとして処理回路２０に出力する時間デジタル変換回路６２を含む。例えば時間デジタル変換回路６２は、基準クロック信号ＲＣＬＫの遷移タイミングとフィードバッククロック信号ＦＢＣＬＫの遷移タイミングの時間差に対応するデジタル値を、位相差のデジタル値である比較結果データＣＱとして処理回路２０に出力する。例えば時間デジタル変換回路６２には、基準クロック信号ＲＣＬＫに基づく信号がスタート信号ＳＴＡとして入力され、フィードバッククロック信号ＦＢＣＬＫに基づく信号がストップ信号ＳＴＰとして入力される。そして時間デジタル変換回路６２は、スタート信号ＳＴＡの遷移タイミングとストップ信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、比較結果データＣＱとして出力する。

具体的には例えば図４に示すように、比較回路６０は、時間デジタル変換回路６２とスタート信号生成回路７０とストップ信号生成回路７２を含む。スタート信号生成回路７０は、基準クロック信号ＲＣＬＫに基づいてスタート信号ＳＴＡを生成する。例えばスタート信号生成回路７０は、基準クロック信号ＲＣＬＫの立ち上がりエッジ等の遷移タイミングで信号レベルが変化する信号を、スタート信号ＳＴＡとして生成する。スタート信号ＳＴＡは、例えば基準クロック信号ＲＣＬＫの遷移タイミングでパルスが発生する信号である。

ストップ信号生成回路７２は、フィードバッククロック信号ＦＢＣＬＫに基づいてストップ信号ＳＴＰを生成する。例えばストップ信号生成回路７２は、フィードバッククロック信号ＦＢＣＬＫの立ち上がりエッジ等の遷移タイミングで信号レベルが変化する信号を、ストップ信号ＳＴＰとして生成する。ストップ信号ＳＴＰは、例えばフィードバッククロック信号ＦＢＣＬＫの遷移タイミングでパルスが発生する信号である。

なお時間デジタル変換回路６２に対して、フィードバッククロック信号ＦＢＣＬＫに基づく信号をスタート信号ＳＴＡとして入力し、基準クロック信号ＲＣＬＫに基づく信号をストップ信号ＳＴＰとして入力してもよい。この場合には図４において、スタート信号生成回路７０が、フィードバッククロック信号ＦＢＣＬＫに基づいてスタート信号ＳＴＡを生成し、ストップ信号生成回路７２が、基準クロック信号ＲＣＬＫに基づいてストップ信号ＳＴＰを生成すればよい。このように比較回路６０の時間デジタル変換回路６２は、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの一方のクロック信号に基づく信号であるスタート信号ＳＴＡの遷移タイミングと、他方のクロック信号に基づく信号であるストップ信号ＳＴＰの遷移タイミングの時間差を測定し、この時間差に対応するデジタル値を、比較結果データＣＱとして出力する。

以上のような時間デジタル変換回路６２を比較回路６０に設けて、基準クロック信号ＲＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を比較して比較結果データＣＱを出力すれば、これらのクロック信号の位相差を正確に測定して、位相差に基づくＰＬＬ回路の位相同期動作を実現できるようになる。従って、周波数精度が高い基準クロック信号ＲＣＬＫに対して、高い精度でクロック信号ＣＬＫを同期させることが可能になり、クロック信号ＣＬＫの周波数精度を大幅に向上できる。

図５にデジタル制御発振回路８０の構成例を示す。図５のデジタル制御発振回路８０は、周波数調整回路８２と駆動回路８６を含む。周波数調整回路８２は、Ｄ／Ａ変換回路８４と可変容量キャパシターＣＶを含む。

駆動回路８６は、回路装置１０の外部接続用の端子ＴＸ１、ＴＸ２を介して接続される振動子ＸＴＡＬを駆動する。この駆動回路８６により、振動子ＸＴＡＬを発振させる発振回路が実現される。駆動回路８６は、例えばバイポーラートランジスターなどのトランジスターや、キャパシターや抵抗などの能動素子により実現できる。発振回路としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

振動子ＸＴＡＬは、電気的な信号により機械的な振動を発生する素子である。振動子ＸＴＡＬは、例えば水晶振動片などの振動片により実現できる。例えば振動子ＸＴＡＬは、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子ＸＴＡＬは、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子ＸＴＡＬとして、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

また図５では、Ｄ／Ａ変換回路８４と可変容量キャパシターＣＶとにより周波数調整回路８２が構成される。この周波数調整回路８２は可変容量回路である。Ｄ／Ａ変換回路８４は周波数制御データＤＦＣ２をＤ／Ａ変換し、Ｄ／Ａ変換で得られた電圧ＤＡＱを可変容量キャパシターＣＶの一端に出力する。可変容量キャパシターＣＶの他端は、振動子ＸＴＡＬの一端側のノードに接続される。可変容量キャパシターＣＶは、両端の電圧に応じて容量値が変化するキャパシターであり、例えばＭＯＳキャパシター或いは可変容量ダイオードである。このような構成により、周波数制御データＤＦＣ２に対応する周波数で振動子ＸＴＡＬを発振させてクロック信号ＣＬＫを生成するデジタル制御発振回路８０を実現できるようになる。

なおデジタル制御発振回路８０の構成は図５の構成に限定されず、種々の変形実施が可能である。例えば図５では周波数調整回路８２をＤ／Ａ変換回路８４と可変容量キャパシターＣＶとにより実現しているが、本実施形態はこれに限定されない。例えば周波数調整回路８２として、複数のキャパシターを有するキャパシターアレイと、複数のスイッチ素子を有するスイッチアレイとにより構成される可変容量回路を設ける。スイッチアレイの複数のスイッチ素子の各スイッチ素子は、キャパシターアレイの複数のキャパシターの各キャパシターに電気的に接続される。そして周波数制御データＤＦＣ２に基づいて、複数のスイッチ素子の各スイッチ素子のオン、オフを制御する。そして、このように複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データＤＦＣ２により、可変容量回路の容量値が直接に制御されて、クロック信号ＣＬＫの発振周波数を制御できるようになる。

図６は本実施形態の回路装置１０の動作を説明する信号波形図である。同期モードにおいては、図２、図６に示すようにスイッチＳＷ１がオンになり、スイッチＳＷ２がオフになる。スイッチＳＷ１がオンになることで、比較回路６０、処理回路２０、デジタル制御発振回路８０、分周回路５２によるＰＬＬ回路のフィードバックループが形成され、基準クロック信号ＲＣＬＫにクロック信号ＣＬＫを同期させる同期動作が行われる。このとき、デジタルループフィルター４０からの周波数制御データＤＦＣ１が周波数制御データＤＦＣ２としてデジタル制御発振回路８０に入力される。この同期モードによる同期期間において、周波数制御データＤＦＣ１＝ＤＦＣ２の微調整が行われて、基準クロック信号ＲＣＬＫに対してクロック信号ＣＬＫが位相同期するようになる。

同期モードから出力モードに切り替わると、図３、図６に示すようにスイッチＳＷ１がオフになり、スイッチＳＷ２がオンになる。スイッチＳＷ１がオフになることで、ＰＬＬ回路のフィードバックループが切断される。スイッチＳＷ２がオンになることで、デジタル制御発振回路８０で生成されたクロック信号ＣＬＫが、出力回路５４及び端子ＴＣＱを介して無線送信部１００に出力される。この出力モードでは、同期モードにおいて調整された周波数制御データＤＦＣ１が保持されており、この周波数制御データＤＦＣ１に対して処理回路２０が処理を行うことで、任意の周波数のクロック信号ＣＬＫの出力が可能になる。例えば図６では、保持された周波数制御データＤＦＣ１に対して、変調データＤＭに基づく変調処理が行われ、変調処理後の周波数制御データＤＦＣ２がデジタル制御発振回路８０に入力されることで、ＦＳＫの変調が行われたクロック信号ＣＬＫを連続的に出力することが可能になる。同期期間において微調整された周波数制御データＤＦＣ１に対して変調データＤＭを加算した周波数制御データＤＦＣ２を、デジタル制御発振回路８０に入力することで、周波数精度が高いクロック信号ＣＬＫを生成できるようになる。そしてパワーアンプなどの送信回路１０２とアンテナＡＮＴを有する無線送信部１００を設けることで、送信データの無線送信が可能になる。変調データＤＭは、マイクロコンピューターである処理回路２０や、後述の図１０の計時回路９０やインターフェース回路９２が管理することができる。図６では、出力モードでの無線送信が終了すると、出力モードから同期モードに戻り、スイッチＳＷ１がオンになり、スイッチＳＷ２がオフになる。スイッチＳＷ１がオンになることで、基準クロック信号ＲＣＬＫに対するクロック信号ＣＬＫの同期動作が行われるようになり、クロック信号ＣＬＫの周波数精度を高い精度に保つことができ、例えば温度変化やエージングによる周波数変動を防止できる。またスイッチＳＷ２がオフになることで、デジタル制御発振回路８０で生成されたクロック信号ＣＬＫは、無線送信部１００に送信されないようになると共に、出力回路５４によるクロック信号ＣＬＫのバッファリング動作も行われないようになるため、低消費電力化を図れる。

また処理回路２０は、同期モードにおいて基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したか否かを判断する。そして同期したと判断した後に、回路装置１０の動作モードを同期モードから出力モードに切り替える。例えば図６に示すように、同期モードになると、変動していた周波数制御データＤＦＣ１が徐々に所定値に収束する。処理回路２０は、例えば周波数制御データＤＦＣ１をモニターして、周波数制御データＤＦＣ１が、所定値を中心とする一定範囲内に収束した場合に、基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したと判断する。そして処理回路２０は、同期したと判断した後に、同期モードを出力モードに切り替えて、周波数制御データＤＦＣ１に対する変調処理を行い、変調処理が行われた周波数制御データＤＦＣ２をデジタル制御発振回路８０に出力する。このようにすれば、基準クロック信号ＲＣＬＫにクロック信号ＣＬＫを同期させる適正な周波数制御データＤＦＣ１が生成された後に、動作モードが同期モードから出力モードに切り替わるようになる。従って、基準クロック信号ＲＣＬＫに同期した際の周波数制御データＤＦＣ１に対して変調処理を行って、変調された無線送信用のクロック信号ＣＬＫを出力できるようになる。なお処理回路２０は、同期モードにおいて基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したときの周波数制御データＤＦＣ１を保持するが、この保持のタイミングとしては、例えば処理回路２０が基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したと判断したタイミングなどを採用できる。

２．ＦＬＬ
図７に本実施形態の回路装置１０の他の構成例を示す。図７では、比較回路６０は、基準クロック信号ＲＣＬＫの周波数とフィードバッククロック信号ＦＢＣＬＫの周波数を比較する周波数比較を行い、周波数比較により得られた比較結果データＣＱを処理回路２０に出力している。図７ではクロック信号ＣＬＫがスイッチＳＷ１を介してフィードバッククロック信号ＦＢＣＬＫとして比較回路６０に入力されている。このような構成の比較回路６０と処理回路２０とデジタル制御発振回路８０とにより、基準クロック信号ＲＣＬＫとクロック信号ＣＬＫの周波数同期を行うＦＬＬ回路が実現される。これにより、クロック信号ＣＬＫの周波数が基準クロック信号ＲＣＬＫの周波数に対応する周波数に設定される周波数同期を実現できるようになる。即ち、比較回路６０、処理回路２０、デジタル制御発振回路８０により形成されるＦＬＬ回路のフィードバックループにおいて、基準クロック信号ＲＣＬＫに対してクロック信号ＣＬＫが周波数同期するようになり、基準クロック信号ＲＣＬＫの周波数精度に対応する周波数精度のクロック信号ＣＬＫを生成できるようになる。このように周波数精度が高い基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが周波数同期することで、周波数精度が高いクロック信号ＣＬＫを出力できるようになる。

また図７では比較回路６０は周波数カウンター６４を含む。周波数カウンター６４は、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫに基づくカウント処理を行い、カウントデータを出力する。例えばカウント回路である周波数カウンター６４は、基準クロック信号ＲＣＬＫと、クロック信号ＣＬＫであるフィードバッククロック信号ＦＢＣＬＫに基づくカウント処理を行い、カウントデータを出力する。そして比較回路６０は、カウントデータに基づく比較結果データＣＱを処理回路２０に出力する。一例としては周波数カウンター６４は、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの一方のクロック信号で設定される期間において、他方のクロック信号のパルス数をカウントし、カウントにより得られたカウントデータを出力する。例えば基準クロック信号ＲＣＬＫに基づき設定される期間において、フィードバッククロック信号ＦＢＣＬＫのパルス数をカウントし、カウントにより得られたカウントデータを出力する。或いはフィードバッククロック信号ＦＢＣＬＫに基づき設定される期間において、基準クロック信号ＲＣＬＫのパルス数をカウントしてカウントデータを出力するようにしてもよい。基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの一方のクロック信号で設定される期間は、例えば一方のクロック信号によるカウント数が初期値から所定値になるまでの期間である。

このような周波数カウンター６４を設けることで、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの一方のクロック信号の周波数を他方のクロック信号に基づいて測定できるようになる。これにより基準クロック信号ＲＣＬＫの周波数とフィードバッククロック信号ＦＢＣＬＫの周波数を比較する周波数比較を、周波数カウンター６４のカウント処理により実現できるようになり、周波数比較により得られた比較結果データＣＱを処理回路２０に出力できるようになる。

なお図８に示すように、比較回路６０に対して、周波数カウンター６４に加えて、時間デジタル変換回路６７を更に設けるようにしてもよい。例えば図８では比較回路６０は、周波数カウンター６４と時間デジタル変換回路６７と演算回路６８を含む。周波数カウンター６４は、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫに基づくカウント処理を行う。時間デジタル変換回路６７は、周波数カウンター６４からのスタート信号ＳＴＡの遷移タイミングとストップ信号ＳＴＰの遷移タイミングの時間差情報ＴＭＤを出力する。演算回路６８は、周波数カウンター６４からのカウントデータＣｎｔＭ、ＣｎｔＴと、時間デジタル変換回路６７からの時間差情報ＴＭＤに基づく演算処理を行って、周波数比較の比較結果データＣＱを出力する。

周波数カウンター６４は、基準クロック信号ＲＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫに基づくカウント処理を行い、カウント処理により得られたカウントデータＣｎｔＭ、ＣｎｔＴを出力する。具体的には、周波数カウンター６４は、第１カウンター６５と第２カウンター６６とを含む。第１カウンター６５は、フィードバッククロック信号ＦＢＣＬＫに基づくカウント処理を行い、カウントデータＣｎｔＭを出力する。第２カウンター６６は、基準クロック信号ＲＣＬＫに基づくカウント処理を行い、カウントデータＣｎｔＴを出力する。

演算回路６８は、時間差情報ＴＭＤ及びカウントデータＣｎｔＭ、ＣｎｔＴに基づく演算を行うことで、比較結果データＣＱを求める。カウントデータＣｎｔＭは、フィードバッククロック信号ＦＢＣＬＫの周期を分解能とする時間に相当し、カウントデータＣｎｔＴは、基準クロック信号ＲＣＬＫの周期を分解能とする時間に相当する。演算回路６８は、これらに加えて、クロック周期より小さい時間分解能で測定された時間差情報ＴＭＤを用いることで、基準クロック信号ＲＣＬＫの周期を基準としたフィードバッククロック信号ＦＢＣＬＫの周期を正確に決定できる。周波数は、周期の逆数により求めることが可能である。

図９は、図８の比較回路６０の動作を説明する信号波形図である。第１カウンター６５は、フィードバッククロック信号ＦＢＣＬＫのパルス数をカウントし、Ｎｍ＋１カウント周期でスタート信号ＳＴＡを遷移させる。第１カウンター６５は、カウントデータＣｎｔＭとしてカウント値Ｎｍを出力する。Ｎｍは所定カウント値であり、例えば予め設定されていてもよいし、或いはレジスター設定により設定されてもよい。

具体的には、第１カウンター６５は、フィードバッククロック信号ＦＢＣＬＫの遷移タイミングでカウント値を０にリセットすると共にスタート信号ＳＴＡをローレベルからハイレベルに遷移させる。第１カウンター６５は、フィードバッククロック信号ＦＢＣＬＫのパルス数をカウント値Ｎｍまでカウントし、再びフィードバッククロック信号ＦＢＣＬＫの遷移タイミングでカウント値を０にリセットすると共にスタート信号ＳＴＡをローレベルからハイレベルに遷移させる。スタート信号ＳＴＡは、例えばフィードバッククロック信号ＦＢＣＬＫの１サイクル分だけハイレベルとなるが、そのサイクル数は任意であってよい。

第２カウンター６６は、スタート信号ＳＴＡが遷移した後、基準クロック信号ＲＣＬＫの遷移タイミングでストップ信号ＳＴＰを遷移させる。第２カウンター６６は、ストップ信号ＳＴＰが遷移してから次にストップ信号ＳＴＰが遷移するまでの期間において、基準クロック信号ＲＣＬＫのパルス数をカウントし、そのカウント値ＮｔをカウントデータＣｎｔＴとして出力する。

具体的には、第２カウンター６６は、スタート信号ＳＴＡがローレベルからハイレベルに遷移した後、基準クロック信号ＲＣＬＫの２つ目の立ち下がりエッジで信号ＦｌｇＭをローレベルからハイレベルに遷移させ、その次の基準クロック信号ＲＣＬＫの立ち下がりエッジで信号ＦｌｇＭをハイレベルからローレベルに遷移させる。信号ＦｌｇＭは第２カウンター６６の内部信号である。第２カウンター６６は、信号ＦｌｇＭがハイレベルのとき、基準クロック信号ＲＣＬＫの立ち上がりエッジでストップ信号ＳＴＰをローレベルからハイレベルに遷移させる。

第２カウンター６６は、ストップ信号ＳＴＰをローレベルからハイレベルに遷移させるタイミングで、カウント値を０にリセットする。第２カウンター６６は、次にストップ信号ＳＴＰをハイレベルに遷移させるタイミングまで基準クロック信号ＲＣＬＫのパルス数をカウントし、そのときのカウント値ＮｔをカウントデータＣｎｔＴとして出力する。

時間デジタル変換回路６７は、スタート信号ＳＴＡの遷移タイミングとストップ信号ＳＴＰの遷移タイミングの時間差を測定する。スタート信号ＳＴＡは周期的に遷移するので、その各遷移タイミングに対応して時間差が測定される。この時系列の時間差を、ｔｐ１、ｔｐ２とする。時間デジタル変換回路６７は、時間差ｔｐ１、ｔｐ２を示す時間差情報ＴＭＤを出力する。

演算回路６８は、下式（１）と（２）によりフィードバッククロック信号ＦＢＣＬＫの周波数ｆｍを求める。Ｔ０は基準クロック信号ＲＣＬＫの周期であり、既知の値である。Ｔｍはフィードバッククロック信号ＦＢＣＬＫの周期であり、その逆数が周波数ｆｍとなる。そして演算回路６８は、基準クロック信号ＲＣＬＫの周波数ｆ０＝１／Ｔ０と、フィードバッククロック信号ＦＢＣＬＫの周波数ｆｍとに基づいて、比較結果データＣＱを出力する。例えば周波数ｆ０と周波数ｆｍの周波数比データを比較結果データＣＱとして出力する。

Ｔｍ＝｛Ｔ０（Ｎｔ＋１）＋（ｔｐ１−ｔｐ２）｝／Ｎｍ＋１ （１）

ｆｍ＝１／Ｔｍ （２）

図８、図９で説明した構成の比較回路６０によれば、周波数カウンター６４が基準クロック信号ＲＣＬＫの周期Ｔ０を基準としてフィードバッククロック信号ＦＢＣＬＫの周期Ｔｍを測定するが、更に時間デジタル変換回路６７が、周期Ｔ０より小さい分解能で時間差ｔｐ１、ｔｐ２を測定する。これにより、演算回路６８は、周期Ｔ０より小さい分解能でフィードバッククロック信号ＦＢＣＬＫの周期Ｔｍを演算でき、正確なフィードバッククロック信号ＦＢＣＬＫの周波数ｆｍを求めることができ、周波数の正確な比較結果データＣＱを処理回路２０に出力できるようになる。

３．スリープモード
図１０に本実施形態の回路装置１０の詳細な他の構成例を示す。図１０の回路装置１０では、計時回路９０、インターフェース回路９２が更に設けられている。なお本実施形態は図１０の構成には限定されず、例えば計時回路９０、インターフェース回路９２の一方の回路のみを設ける構成としてもよい。

計時回路９０は、時間の計時処理などを行う回路であり、スケジュールを管理するための回路である。この計時回路９０は、例えばＲＴＣ（Real Time Clock）の回路により実現できる。計時回路９０はマイクロコンピューターに設けられるＲＴＣの回路であってもよい。そして計時回路９０は、回路装置１０の動作モードを設定するモード設定指示を行う。例えば計時回路９０は、同期モード、出力モードのモード設定指示を出力する。また計時回路９０は、後述するスリープモードのモード設定指示も行う。モード設定指示は、回路装置１０をどの動作モードで動作させるかを指示するものであり、例えば計時回路９０がモード設定信号やモード設定データを出力することなどにより実現される。

インターフェース回路９２は、外部とのインターフェース処理を行うための回路である。一例としては、インターフェース回路９２は、ＳＰＩ（Serial Peripheral Interface）、Ｉ２Ｃ（Inter-Integrated Circuit）などのシリアルインターフェース回路により実現できる。或いはインターフェース回路９２は、差動信号を用いたシリアルインターフェース回路であってもよいし、パラレルインタフェース回路であってもよい。そしてインターフェース回路９２は、モード設定指示を外部から受信する。例えばインターフェース回路９２は、ＳＰＩ、Ｉ２Ｃなどのシリアルインターフェース通信により、同期モード、出力モード等のモード設定指示のコマンドを外部から受信する。

そして処理回路２０は、モード設定指示に基づいて、回路装置１０の動作モードを、同期モードに設定した後に、出力モードに設定する。例えば処理回路２０は、計時回路９０のスケジューリング動作によるモード設定指示に基づいて、動作モードを、同期モードに設定した後に、出力モードに設定する。或いは処理回路２０は、インターフェース回路９２を介して外部から入力されるモード設定指示に基づいて、動作モードを、同期モードに設定した後に、出力モードに設定する。例えば前述したように、処理回路２０は、同期モードにおいて基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したか否かを判断する。この場合には処理回路２０は、基準クロック信号ＲＣＬＫにクロック信号ＣＬＫが同期したと判断した後に、計時回路９０からのモード設定指示やインターフェース回路９２を介して入力されたモード設定指示にしたがって、動作モードを同期モードから出力モードに切り替える。このようにすれば、計時回路９０の計時動作によるスケジューリングにしたがって、動作モードを同期モードから出力モードに切り替えたり、インターフェース回路９２を介して外部から入力されたモード設定指示にしたがって、動作モードを同期モードから出力モードに切り替えることが可能になる。そして、このようにモード設定指示により同期モードから出力モードに切り替えることで、無線送信用のクロック信号ＣＬＫを無線送信部１００に出力することができ、送信データの無線送信が可能になる。このようにすれば、所望のタイミングで、計時回路９０からのモード設定指示又はインターフェース回路９２を介した外部からのモード設定指示により、動作モードが同期モードから出力モードに切り替わり、送信データの無線送信が行われるようになる。

一例としては計時回路９０は、スケジュールにしたがって、例えば１日に１回又は複数回、同期モードから出力モードに切り替えるモード設定指示を行う。これにより、１日に１回又は複数回の無線送信が行われるようになる。ＩＯＴ（Internet of Things）を例にとれば、１日に１回又は複数回、出力モードに切り替えるモード設定指示が行われることで、本実施形態の無線送信機２００により、センサーの検出データが１日に１回又は複数回、外部に無線送信されるようになる。或いは、外部の装置が、所望のタイミングでモード設定指示を行うと、このモード設定指示がインターフェース回路９２を介して入力され、当該所望のタイミングで同期モードから出力モードに切り替わって、無線送信が行われるようになる。

また本実施形態の回路装置１０は、動作モードとしてスリープモードを備えることができる。図１１はその場合の本実施形態の回路装置１０の動作を説明する信号波形図である。図１１では、例えば計時回路９０からのモード設定指示又はインターフェース回路９２を介した外部からのモード設定指示に基づいて、回路装置１０がスリープ状態となるスリープモードに設定された後に、同期モード、出力モード、スリープモードの順に動作モードが設定されている。

具体的には図１１では、同期モードに設定されて同期動作が行われた後、スリープモードに設定されている。スリープモードではスイッチＳＷ１、ＳＷ２は共にオフになる。そして図１４で後述するように回路装置１０の大部分の回路がディスエーブル又は省電力の状態に設定される。そして、出力モードに移行する場合には、図１１に示すように、まずスリープモードから同期モードに切り替わり、その後に同期モードから出力モードに切り替わる。このようにすれば、スリープモードの後に、まず、同期モードによる基準クロック信号ＲＣＬＫへのクロック信号ＣＬＫの同期動作が行われるようになる。そしてその後に、出力モードに切り替わって、同期モードで保持された周波数制御データＤＦＣ１に基づくクロック信号ＣＬＫの出力が行われるようになる。例えば変調された無線送信用のクロック信号ＣＬＫを出力できるようになる。そして図１１に示すように、出力モードの後に、動作モードがスリープモードに切り替わる。このようにすることで、回路装置１０の低消費電力動作が可能になる。そして、このスリープモードから出力モードに移行する場合には、前述と同様に、まずスリープモードから同期モードに切り替わって、基準クロック信号ＲＣＬＫへのクロック信号ＣＬＫの同期動作が行われ、その後に同期モードから出力モードに切り替わって、無線送信が行われるようになる。このように、スリープモード、同期モード、出力モード、スリープモードの順で動作モードを切り替えることで、回路装置１０の低消費電力化を図りながら、同期モードにより高い周波数精度に設定されたクロック信号ＣＬＫを用いて、無線送信を行えるようになる。

また本実施形態の同期モード、出力モード、スリープモードなどの各動作モードでは、回路装置１０の各回路をディスエーブル又は省電力の状態に設定している。ディスエーブルの設定は、回路に供給される電源を遮断したり、回路に流れる電流をオフにしたり、回路を構成するトランジスターをオフにすることなどで実現される。省電力の設定は、回路に供給する電源や電流を制限したり、低消費電力で動作するように回路動作を設定することなどにより実現される。

図１２は、同期モードでのディスエーブル又は省電力の状態の説明図である。同期モードでは、無線送信部１００がディスエーブル又は省電力の状態に設定される。このようにすれば、基準クロック信号ＲＣＬＫに対するクロック信号ＣＬＫの同期動作だけが行われて、無線送信が行われない同期モードにおいて、無線送信部１００が無駄に動作して、電力を無駄に消費してしまう事態を防止できる。また同期モードでは、出力回路５４がディスエーブル又は省電力の状態に設定される。出力回路５４は、例えば高い周波数のクロック信号ＣＬＫをバッファリングして出力するため、消費電力が大きい。従って、クロック信号ＣＬＫを無線送信部１００に出力する必要がない同期モードにおいて、出力回路５４をディスエーブル又は省電力の状態に設定することで、電力が無駄に消費されてしまう事態が防止される。また同期モードにおいては、変調データ出力部３２やインターフェース回路９２もディスエーブル又は省電力の状態に設定して、無駄な電力消費を防止する。

図１３は、出力モードでのディスエーブル又は省電力の状態の説明図である。出力モードでは、比較回路６０が、ディスエーブル又は省電力の状態に設定される。例えば出力モードでは、ＰＬＬ回路やＦＬＬ回路による同期動作は不要であり、処理回路２０は、同期モードにおける同期動作時に保持した周波数制御データＤＦＣ１に対して変調処理を行うことで、クロック信号ＣＬＫの変調を行っている。従って、同期モードにおいて用いられる比較回路６０を、出力モードにおいて動作させる必要はないため、比較回路６０をディスエーブル又は省電力の状態に設定して、無駄な電力消費を防止する。特に図２〜図４、図８に示すように比較回路６０に時間デジタル変換回路６２、６７を設けた場合には、電力消費が他の回路に比べて大きい時間デジタル変換回路６２、６７をディスエーブル又は省電力の状態に設定することで、出力モードでの電力消費を効果的に抑制できる。

また出力モードでは、ＰＬＬ回路やＦＬＬ回路による同期動作が不要であるため、デジタルループフィルター４０や分周回路５２もディスエーブル又は省電力の状態に設定する。これにより出力モードでの無駄な電力消費を防止できる。なお、出力モードにおいては、同期動作時の周波数制御データＤＦＣ１を保持しておく必要があるため、例えば図２、図３の保持回路４２については、通常通りに電源を供給して、周波数制御データＤＦＣ１を適正に保持できるようにしておく。

図１４は、スリープモードでのディスエーブル又は省電力の状態の説明図である。スリープモードでは、例えば計時回路９０以外の回路装置１０の回路をディスエーブル又は省電力の状態に設定する。このようにすれば、回路装置１０の大部分の回路をディスエーブル又は省電力の状態に設定することができ、スリープモードでの電力消費を大幅に低減できる。一方、計時回路９０についてはスリープモードにおいてもディスエーブル又は省電力の状態に設定せず、通常動作モードに設定することで、図１１で説明したように、スリープモードから同期モードに切り替えて、出力モードに移行するような動作制御が可能になる。なおスリープモードにおいても、インターフェース回路９２の一部又は全部の回路を、ディスエーブル又は省電力の状態に設定せずに、通常動作モードに設定してもよい。このようにすれば、スリープモードにおいて外部からのモード設定指示を適正に受け付けることができ、外部からのモード設定指示により、スリープモードから同期モードに切り替えて、出力モードに移行するような動作制御が可能になる。

４．時間デジタル変換回路
次に図１５〜図１８を用いて時間デジタル変換回路６２の構成例を説明する。図８で説明した時間デジタル変換回路６７も同様の構成となるため詳しい説明は省略する。図１５は、時間デジタル変換回路６２の第１構成例である。時間デジタル変換回路６２は、測定回路２３０と信号生成回路２４０と積分処理回路２６０を含む。

信号生成回路２４０は、第１信号であるスタート信号ＳＴＡと、第２信号であるストップ信号ＳＴＰと、クロック信号ＣＬＫとに基づいて、積分処理のための信号を生成する。第１構成例では、時間測定の基準となる基準クロック信号としてクロック信号ＣＬＫを用いる。信号生成回路２４０は、積分期間信号生成回路２４１、２４３と、極性切替信号生成回路２４２、２４４と、を含む。なお、時間デジタル変換回路６２が使用するクロック信号は例えばデジタル制御発振回路８０が生成したクロック信号には限定されず、例えば図５で説明した振動子ＸＴＡＬとは別の振動子を設けて時間デジタル変換回路６２が使用するクロック信号ＣＬＫを生成してもよい。

積分期間信号生成回路２４１は、スタート信号ＳＴＡに基づいて信号ＳＩＮＴ１を生成する。極性切替信号生成回路２４２は、信号ＳＩＮＴ１及びクロック信号ＣＬＫに基づいて信号ＳＰＨ１、ＳＰＨ２を生成する。積分期間信号生成回路２４３は、ストップ信号ＳＴＰに基づいて信号ＳＩＮＴ２を生成する。極性切替信号生成回路２４４は、信号ＳＩＮＴ２及びクロック信号ＣＬＫに基づいて信号ＳＰＨ３、ＳＰＨ４を生成する。信号ＳＩＮＴ１、ＳＩＮＴ２は積分期間信号であり、信号ＳＰＨ１、ＳＰＨ２、ＳＰＨ３、ＳＰＨ４は積分極性切替信号である。

積分処理回路２６０は、信号ＳＩＮＴ１、ＳＰＨ１、ＳＰＨ２、ＳＩＮＴ２、ＳＰＨ３、ＳＰＨ４に基づく積分処理を行うことで、第１〜第４積分値である電圧ＱＡ１〜ＱＡ４を出力する。電圧ＱＡ１、ＱＡ２は、スタート信号ＳＴＡとクロック信号ＣＬＫの遷移タイミングの時間差に対応した位相を示す。電圧ＱＡ３、ＱＡ４は、ストップ信号ＳＴＰとクロック信号ＣＬＫの遷移タイミングの時間差に対応した位相を示す。積分処理回路２６０は、積分回路２６１〜２６４を含む。

積分回路２６１は、信号ＳＩＮＴ１、ＳＰＨ１に基づいて第１積分処理を行う。積分回路２６２は、信号ＳＩＮＴ１、ＳＰＨ２に基づいて第２積分処理を行う。積分回路２６３は、信号ＳＩＮＴ２、ＳＰＨ３に基づいて第３積分処理を行う。積分回路２６４は、信号ＳＩＮＴ２、ＳＰＨ４に基づいて第４積分処理を行う。

測定回路２３０は、第１〜第４積分処理の結果である電圧ＱＡ１〜ＱＡ４の各々をＡ／Ｄ変換し、そのＡ／Ｄ変換値から時間差情報ＴＭＤを演算する。時間差情報ＴＭＤは、スタート信号ＳＴＡとストップ信号ＳＴＰの遷移タイミングの時間差を示す。

図１６は、時間デジタル変換回路６２の第１構成例の動作を説明する信号波形図である。ここでは、スタート信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を例に説明する。

積分期間信号生成回路２４１は、スタート信号ＳＴＡの遷移タイミングで信号ＳＩＮＴ１をローレベルからハイレベルに遷移させ、積分期間ＴＰ１において信号ＳＩＮＴ１をハイレベルに維持した後、信号ＳＩＮＴ１をローレベルにする。積分期間ＴＰ１の長さは、クロック信号ＣＬＫの周期の４倍以上であればよく、クロック信号ＣＬＫの周期の整数倍でなくてよい。

スタート信号ＳＴＡの位相の検出範囲ＲＤＥＴは、クロック信号ＣＬＫの１周期に相当する。スタート信号ＳＴＡが遷移したとき、その遷移タイミングが属するクロック信号ＣＬＫの周期が、検出範囲ＲＤＥＴとなる。

極性切替信号生成回路２４２は、積分期間ＴＰ１において、クロック信号ＣＬＫに同期したタイミングで信号ＳＰＨ１をローレベルからハイレベルに遷移させる。信号ＳＰＨ１の遷移タイミングは、検出範囲ＲＤＥＴにおけるクロック信号ＣＬＫの立ち上がりエッジからクロック数ＰＣＩ後の立ち上がりエッジに同期する。クロック数ＰＣＩは任意に設定されてよい。図１６では、ＰＣＩ＝６である。

信号ＳＰＨ１の遷移タイミングを、位相の基準、即ち０度とみなしたとする。これは、スタート信号ＳＴＡの遷移タイミングがクロック信号ＣＬＫの立ち上がりエッジに一致したとき、スタート信号ＳＴＡの位相を０度とみなすことに相当する。図１６では、積分期間ＴＰ１の長さは、クロック信号ＣＬＫの２４周期に相当する。この積分期間ＴＰ１を位相３６０度とみなすと、クロック信号ＣＬＫの１周期は位相１５度に相当する。図１６のクロック信号ＣＬＫの各パルスには、信号ＳＰＨ１の遷移タイミングを基準「０」として番号を付しており、番号が１だけ異なると位相が１５度だけ異なる。

極性切替信号生成回路２４２は、積分期間ＴＰ１において、信号ＳＰＨ１の遷移タイミングからクロック信号ＣＬＫのクロック数ＮＣＫ後に信号ＳＰＨ２をローレベルからハイレベルに遷移させる。図１６ではＮＣＫ＝６であり、信号ＳＰＨ１と信号ＳＰＨ２の位相が９０度だけ異なる。これは、位相が９０度シフトした２つの積分値が得られることに相当する。

積分期間ＴＰ１は、信号ＳＰＨ１の遷移タイミングにより期間ＴＰＰ１と期間ＴＰＭ１に区画される。積分回路２６１は、期間ＴＰＰ１において第１極性で第１積分処理を行い、期間ＴＰＭ１において、第１極性とは逆極性である第２極性で第１積分処理を行う。図１６では、第１極性は正極性であり、第２極性は負極性である。積分回路２６１は、積分結果の電圧ＱＡ１を出力する。

積分期間ＴＰ１は、信号ＳＰＨ２の遷移タイミングにより期間ＴＰＰ２と期間ＴＰＭ２に区画される。積分回路２６２は、期間ＴＰＰ２において第１極性で第２積分処理を行い、期間ＴＰＭ２において、第２極性で第２積分処理を行う。積分回路２６２は、積分結果の電圧ＱＡ２を出力する。

以上では、スタート信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を説明したが、ストップ信号ＳＴＰの位相を示す電圧ＱＡ３、ＱＡ４も同様な動作によって求められる。

スタート信号ＳＴＡとストップ信号ＳＴＰの遷移タイミングの時間差をＴＤＦとする。測定回路２３０は、ＴＤＦ＝ＴＣ×（ＱＡ３／ＡＺ２−ＱＡ１／ＡＺ１）により時間差ＴＤＦを求める。ＴＣはクロック信号ＣＬＫの周期であり、ＡＺ１＝ＱＡ２−ＱＡ１であり、ＡＺ２＝ＱＡ４−ＱＡ３である。ＡＺ１、ＡＺ２は時間差ＴＤＦの値に依らず一定である。図１６において積分期間ＴＰ１は未知数であり、この未知数に起因するオフセットがＱＡ１／ＡＺ１、ＱＡ３／ＡＺ２に発生する。しかし、ＱＡ１、ＱＡ３を求める際の積分期間ＴＰ１は共通であるため、ＱＡ１／ＡＺ１のオフセットとＱＡ３／ＡＺ２のオフセットは同じ値となり、減算によりキャンセルされる。

図１７は、時間デジタル変換回路６２の第２構成例である。時間デジタル変換回路６２は、リングオシレーター２７１、２８１と測定回路２９１と基準クロックカウンター２９２と調整回路２７２、２８２とを含む。

第２構成例では、時間デジタル変換回路６２は測定モードと調整モードを有する。測定モードは、時間差を測定するモードであり、調整モードは、リングオシレーター２７１、２８１の発振周波数を調整するモードである。

まず測定モードを説明する。リングオシレーター２７１は、スタート信号ＳＴＡの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター２７１が発振を開始し、クロック信号ＣＬＫＳを生成する。リングオシレーター２８１は、ストップ信号ＳＴＰの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター２８１が発振を開始し、クロック信号ＣＬＫＦを生成する。クロック信号ＣＬＫＳの周波数をｆ１とし、クロック信号ＣＬＫＦの周波数をｆ２とする。ｆ２はｆ１より高い。

測定回路２９１は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて時間差情報ＴＭＤを求める。時間差情報ＴＭＤは、スタート信号ＳＴＡとストップ信号ＳＴＰの遷移タイミングの時間差を示す。時間差情報ＴＭＤを求める手法は図１８で後述する。

次に調整モードを説明する。第２構成例では、リングオシレーター２７１、２８１の発振周波数の基準となる基準クロック信号としてクロック信号ＣＬＫを用いる。基準クロックカウンター２９２はクロック信号ＣＬＫのクロック数をカウントし、所与のクロック数をカウントする期間においてアクティブになるイネーブル信号ＥＮＡを出力する。

調整回路２７２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＳのクロック数をカウントする。調整回路２７２は、そのカウント値と第１ターゲット値の差分を積分し、その積分により得られた制御データＦＣＳを出力する。第１ターゲット値は、リングオシレーター２７１の発振周波数を設定するための値である。リングオシレーター２７１は、制御データＦＣＳに応じた発振周波数で発振する。例えば、リングオシレーター２７１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＳにより制御される。このようにして、リングオシレーター２７１の発振周波数が調整される。

調整回路２８２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＦのクロック数をカウントする。調整回路２７２は、そのカウント値と第２ターゲット値の差分を積分し、その積分により得られた制御データＦＣＦを出力する。第２ターゲット値は、リングオシレーター２８１の発振周波数を設定するための値である。リングオシレーター２８１は、制御データＦＣＦに応じた発振周波数で発振する。例えば、リングオシレーター２８１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＦにより制御される。このようにして、リングオシレーター２８１の発振周波数が調整される。

時間デジタル変換回路６２が調整モードの後に測定モードに設定されたとき、調整モードで求められた制御データＦＣＳ、ＦＣＦがリングオシレーター２７１、２８１に入力される。これにより、調整モードで調整された発振周波数でリングオシレーター２７１、２８１が発振し、測定回路２９１が、正確な周波数のクロック信号ＣＬＫＳ、ＣＬＫＦを用いて時間測定できる。

図１８は、時間デジタル変換回路６２の第２構成例の動作を説明する信号波形図である。図１８には測定モードにおける信号波形図を示す。

測定回路２９１は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦの位相を比較し、クロック信号ＣＬＫＳの位相とクロック信号ＣＬＫＦの位相が入れ替わったと判定したとき位相比較結果信号ＱＰをハイレベルからローレベルにする。位相比較結果信号ＱＰは測定回路２９１の内部信号である。

測定回路２９１は、クロック信号ＣＬＫＳのクロック数をカウントする。このカウント値をＣＴＳとする。また測定回路２９１は、クロック信号ＣＬＫＦのクロック数をカウントする。このカウント値をＣＴＦとする。

測定回路２９１は、位相比較結果信号ＱＰの立ち下がりエッジにおけるカウント値ＣＴＳ、ＣＴＦを取得する。このカウント値をＮ１、Ｎ２とする。クロック信号ＣＬＫＳの周期をΔｔ１＝１／ｆ１とし、クロック信号ＣＬＫＦの周期をΔｔ２＝１／ｆ２とすると、その差分が分解能Δｔ＝｜Δｔ１−Δｔ２｜である。Ｎ３＝Ｎ１−Ｎ２とすると、測定回路２９１は、スタート信号ＳＴＡとストップ信号ＳＴＰの遷移タイミングの時間差をＮ３×Δｔ１＋Ｎ２×Δｔにより求める。図１８では、Ｎ１＝５、Ｎ２＝４、Ｎ３＝１なので、時間差はΔｔ１＋４×Δｔとなる。

５．発振器、電子機器
図１９に本実施形態の発振器４の構成例を示す。発振器４は、本実施形態の回路装置１０と振動子ＸＴＡＬを含む。そして図５で説明したように回路装置１０のデジタル制御発振回路８０は、振動子ＸＴＡＬを用いてクロック信号ＣＬＫを生成する。このような構成の発振器４により、基準クロック信号ＲＣＬＫに同期したクロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを変調された無線送信用のクロック信号として出力する無線送信機２００を実現できるようになる。

具体的には発振器４は、振動子ＸＴＡＬと、半導体チップである回路装置１０と、振動子ＸＴＡＬ及び回路装置１０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子ＸＴＡＬ及び回路装置１０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子ＸＴＡＬ及び回路装置１０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子ＸＴＡＬ及び回路装置１０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子ＸＴＡＬは、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置１０は、ベース１６の内側底面に配置されている。具体的には回路装置１０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置１０の回路素子が形成される面である。また回路装置１０のパッドにバンプが形成されている。そして回路装置１０は、導電性のバンプを介してベース１６の内側底面に支持される。導電性のバンプは例えば金属バンプであり、このバンプやパッケージ１５の内部配線や端子電極などを介して、振動子ＸＴＡＬと回路装置１０が電気的な接続される。また回路装置１０は、バンプやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号ＣＬＫを出力したり、ＧＮＳＳやネットワークの受信機などから基準クロック信号ＲＣＬＫを入力できるようになる。

図２０に、本実施形態の電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０と、回路装置１０を制御する処理装置５２０を含む。また電子機器５００は、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。

電子機器５００は、例えば、センサー機器、距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器、電子キーシステム用の携帯機、車に搭載される車載器、或いは基地局又はルーター等のネットワーク関連機器である。センサー機器はセンサーを有し、各種の物理情報を検出する機器である。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載器は例えば車両に搭載される機器である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

通信インターフェース５１０は、無線により送信データを送信する無線送信部１００を含む。また通信インターフェース５１０は、無線により受信データを受信する無線受信部を含んでもよい。処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

以上に説明したように本実施形態の回路装置は、周波数制御データを生成する処理回路と、周波数制御データに対応する発振周波数のクロック信号を生成するデジタル制御発振回路を有する同期回路と、を含む。そして同期モードにおいて、同期回路は、デジタル制御発振回路が生成するクロック信号を、外部から入力される基準クロック信号に同期させる。出力モードにおいて、処理回路は、周波数制御データに対する変調処理を行い、同期回路は、変調処理が行われた周波数制御データに基づきデジタル制御発振回路が生成したクロック信号を、変調された無線送信用のクロック信号として出力する。

本実施形態の回路装置では、同期モードでは、周波数制御データに基づき生成されるクロック信号が、基準クロック信号に同期するようになる。そして出力モードでは、周波数制御データに対する変調処理が行われ、変調処理が行われた周波数制御データに基づき生成されたクロック信号が、変調された無線送信用のクロック信号として出力される。従って、プリアンブル等の通信フォーマットを設けなくても、基準クロック信号に同期した高い周波数精度の無線送信用のクロック信号を、簡素な構成の回路装置により生成することが可能になる。

また本実施形態では、処理回路は、同期モードにおいて基準クロック信号にクロック信号が同期したときの周波数制御データを保持し、出力モードにおいて、保持した周波数制御データに対する変調処理を行ってもよい。

このようにすれば、基準クロック信号に同期した際の周波数制御データに対して変調処理を行って、無線送信用のクロック信号として出力できるようになる。

また本実施形態では、同期回路は、基準クロック信号とクロック信号に基づくフィードバッククロック信号との比較を行い、比較により得られた比較結果データを処理回路に出力する比較回路を含んでもよい。

このような比較回路を設ければ、基準クロック信号とクロック信号に基づくフィードバッククロック信号との比較結果データに応じた周波数制御データを生成して、周波数制御データに対応する周波数のクロック信号を生成できるようになる。

また本実施形態では、処理回路は、比較結果データに対してデジタルループフィルター処理を行って、周波数制御データを生成するデジタルループフィルターを含んでもよい。

このようなデジタルループフィルターを設けることで、比較回路、処理回路、デジタル制御発振回路等により形成されるフィードバックループにおけるループ応答特性を設定して、同期モードでの同期特性を設定できるようになる。

また本実施形態では、比較回路は、基準クロック信号の位相とフィードバッククロック信号の位相を比較する位相比較を行い、位相比較により得られた比較結果データを処理回路に出力してもよい。

このようにすれば、比較回路、処理回路、デジタル制御発振回路等により形成されるフィードバックループにおいて、基準クロック信号に対してクロック信号が位相同期するようになり、基準クロック信号の周波数精度に対応する周波数精度のクロック信号を生成できるようになる。

また本実施形態では、比較回路は、基準クロック信号とフィードバッククロック信号との位相差をデジタル値に変換し、デジタル値を比較結果データとして処理回路に出力する時間デジタル変換回路を含んでもよい。

このような時間デジタル変換回路を設ければ、基準クロック信号とフィードバッククロック信号の位相差を正確に測定して、位相差に基づく位相同期動作を実現できるようになる。

また本実施形態では、比較回路は、基準クロック信号の周波数とフィードバッククロック信号の周波数を比較する周波数比較を行い、周波数比較により得られた比較結果データを処理回路に出力してもよい。

このようにすれば、比較回路、処理回路、デジタル制御発振回路等により形成されるフィードバックループにおいて、基準クロック信号に対してクロック信号が周波数同期するようになり、基準クロック信号の周波数精度に対応する周波数精度のクロック信号を生成できるようになる。

また本実施形態では、比較回路は、基準クロック信号及びフィードバッククロック信号に基づくカウント処理を行い、カウントデータを出力する周波数カウンターを有し、カウントデータに基づく比較結果データを処理回路に出力してもよい。

このような周波数カウンターを設けることで、基準クロック信号及びフィードバッククロック信号の一方のクロック信号の周波数を他方のクロック信号に基づいて測定できるようになり、基準クロック信号とフィードバッククロック信号の周波数比較を、周波数カウンターのカウント処理により実現できるようになる。

また本実施形態では、比較回路は、出力モードにおいてディセーブル又は省電力の状態に設定されてもよい。

このようにすれば、同期モードにおいて用いられる比較回路が、出力モードにおいてはディセーブル又は省電力の状態に設定されるため、出力モードでの電力消費を効果的に抑制できる。

また本実施形態では、同期回路は、デジタル制御発振回路と比較回路の間に設けられる第１スイッチを含み、第１スイッチは、同期モードにおいてオンになり、出力モードにおいてオフになってもよい。

このようにすれば、同期モードにおいて第１スイッチがオンになることで、比較回路、処理回路、デジタル制御発振回路等によりフィードバックループが形成され、基準クロック信号にクロック信号を同期させる同期動作を実現できるようになる。

また本実施形態では、処理回路は、同期モードにおいて基準クロック信号にクロック信号が同期したか否かを判断し、同期したと判断した後に、回路装置の動作モードを同期モードから出力モードに切り替えてもよい。

このようにすれば、基準クロック信号にクロック信号を同期させる適正な周波数制御データが生成された後に、動作モードを同期モードから出力モードに切り替えることが可能になる。

また本実施形態では、回路装置の動作モードを設定するモード設定指示を出力する計時回路、又はモード設定指示を外部から受信するインターフェース回路を含み、処理回路は、モード設定指示に基づいて、回路装置の動作モードを、同期モードに設定した後に、出力モードに設定してもよい。

このようにすれば、計時回路の計時動作によるスケジューリングにしたがって、動作モードを同期モードから出力モードに切り替えたり、インターフェース回路を介して外部から入力されたモード設定指示にしたがって、動作モードを同期モードから出力モードに切り替えることなどが可能になる。

また本実施形態では、モード設定指示に基づいて、回路装置がスリープ状態となるスリープモードに設定された後に、同期モード、出力モード、スリープモードの順に動作モードが設定されてもよい。

このようにすれば、スリープモードから出力モードに移行する場合には、まずスリープモードから同期モードに切り替わって同期動作が行われ、その後に同期モードから出力モードに切り替わって、無線送信が行われるようになる。

また本実施形態では、上記に記載の回路装置と、クロック信号に基づいて無線送信を行う無線送信部を含む無線送信機に関係する。

また本実施形態は、上記の回路装置と、振動子と、を含み、デジタル制御発振回路は、振動子を用いてクロック信号を生成する発振器に関係する。

また本実施形態は、上記に記載の回路装置と、回路装置を制御する処理装置と、を含む電子機器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、処理回路、同期回路、デジタル制御発振回路、無線送信機、発振器、電子機器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…回路装置、１５…パッケージ、１６…ベース、１７…リッド、
１８、１９…外部端子、２０…処理回路、３０…加算器、３２…変調データ出力部、
４０…デジタルループフィルター、４２…保持回路、５０…同期回路、
５２…分周回路、５４…出力回路、６０…比較回路、６２…時間デジタル変換回路、
６４…周波数カウンター、６５…第１カウンター、６６…第２カウンター、
６７…時間デジタル変換回路、６８…演算回路、７０…スタート信号生成回路、
７２…ストップ信号生成回路、８０…デジタル制御発振回路、８２…周波数調整回路、
８４…Ｄ／Ａ変換回路、８６…駆動回路、９０…計時回路、
９２…インターフェース回路、１００…無線送信部、１０２…送信回路、
２３０…測定回路、２４０…信号生成回路、２４１…積分期間信号生成回路、
２４２…極性切替信号生成回路、２４３…積分期間信号生成回路、
２４４…極性切替信号生成回路、２６０…積分処理回路、
２６１、２６２、２６３、２６４…積分回路、２７１…リングオシレーター、
２７２…調整回路、２８１…リングオシレーター、２８２…調整回路、
２９１…測定回路、２９２…基準クロックカウンター、
５００…電子機器、５１０…通信インターフェース、５２０…処理装置、
５３０…操作インターフェース、５４０…表示部、５５０…メモリー、
ＡＮＴ…アンテナ、ＣＬＫ…クロック信号、ＣＱ…比較結果データ、
ＣＶ…可変容量キャパシター、ＤＦＣ、ＤＦＣ１、ＤＦＣ２…周波数制御データ、
ＤＭ…変調データ、ＦＢＣＬＫ…フィードバッククロック信号、
ＲＣＬＫ…基準クロック信号、ＳＴＡ…スタート信号、ＳＴＰ…ストップ信号、
ＳＷ１、ＳＷ２…スイッチ、ＴＥ、ＴＣＱ、ＴＸ１、ＴＸ２…端子、ＸＴＡＬ…振動子、

Claims (16)

1. 周波数制御データを生成する処理回路と、
   前記周波数制御データに対応する発振周波数のクロック信号を生成するデジタル制御発振回路を有する同期回路と、
   を含み、
   同期モードにおいて、
   前記同期回路は、前記デジタル制御発振回路が生成する前記クロック信号を、外部から入力される基準クロック信号に同期させ、
   出力モードにおいて、
   前記処理回路は、前記周波数制御データに対する変調処理を行い、
   前記同期回路は、前記変調処理が行われた前記周波数制御データに基づき前記デジタル制御発振回路が生成した前記クロック信号を、変調された無線送信用の前記クロック信号として出力することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理回路は、
   前記同期モードにおいて前記基準クロック信号に前記クロック信号が同期したときの前記周波数制御データを保持し、
   前記出力モードにおいて、保持した前記周波数制御データに対する前記変調処理を行うことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記同期回路は、
   前記基準クロック信号と前記クロック信号に基づくフィードバッククロック信号との比較を行い、前記比較により得られた比較結果データを前記処理回路に出力する比較回路を含むことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記処理回路は、
   前記比較結果データに対してデジタルループフィルター処理を行って、前記周波数制御データを生成するデジタルループフィルターを含むことを特徴とする回路装置。
5. 請求項３又は４に記載の回路装置において、
   前記比較回路は、
   前記基準クロック信号の位相と前記フィードバッククロック信号の位相を比較する位相比較を行い、前記位相比較により得られた比較結果データを前記処理回路に出力することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記比較回路は、
   前記基準クロック信号と前記フィードバッククロック信号との位相差をデジタル値に変換し、前記デジタル値を前記比較結果データとして前記処理回路に出力する時間デジタル変換回路を含むことを特徴とする回路装置。
7. 請求項３又は４に記載の回路装置において、
   前記比較回路は、
   前記基準クロック信号の周波数と前記フィードバッククロック信号の周波数を比較する周波数比較を行い、前記周波数比較により得られた比較結果データを前記処理回路に出力することを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記比較回路は、
   前記基準クロック信号及び前記フィードバッククロック信号に基づくカウント処理を行い、カウントデータを出力する周波数カウンターを有し、前記カウントデータに基づく前記比較結果データを前記処理回路に出力することを特徴とする回路装置。
9. 請求項３乃至８のいずれか一項に記載の回路装置において、
   前記比較回路は、
   前記出力モードにおいてディセーブル又は省電力の状態に設定されることを特徴とする回路装置。
10. 請求項３乃至９のいずれか一項に記載の回路装置において、
    前記同期回路は、
    前記デジタル制御発振回路と前記比較回路の間に設けられる第１スイッチを含み、
    前記第１スイッチは、前記同期モードにおいてオンになり、前記出力モードにおいてオフになることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置において、
    前記処理回路は、
    前記同期モードにおいて前記基準クロック信号に前記クロック信号が同期したか否かを判断し、同期したと判断した後に、回路装置の動作モードを前記同期モードから前記出力モードに切り替えることを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置において、
    回路装置の動作モードを設定するモード設定指示を出力する計時回路、又は前記モード設定指示を外部から受信するインターフェース回路を含み、
    前記処理回路は、
    前記モード設定指示に基づいて、回路装置の前記動作モードを、前記同期モードに設定した後に、前記出力モードに設定することを特徴とする回路装置。
13. 請求項１２に記載の回路装置において、
    前記モード設定指示に基づいて、回路装置がスリープ状態となるスリープモードに設定された後に、前記同期モード、前記出力モード、前記スリープモードの順に前記動作モードが設定されることを特徴とする回路装置。
14. 請求項１乃至１３のいずれか一項に記載の回路装置と、
    前記クロック信号に基づいて無線送信を行う無線送信部と、
    を含むことを特徴とする無線送信機。
15. 請求項１乃至１３のいずれか一項に記載の回路装置と、
    振動子と、
    を含み、
    前記デジタル制御発振回路は、前記振動子を用いて前記クロック信号を生成することを特徴とする発振器。
16. 請求項１乃至１３のいずれか一項に記載の回路装置と、
    前記回路装置を制御する処理装置と、
    を含むことを特徴とする電子機器。

Images