JP2021077713A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】リーク電流を抑制することができるとともに、オン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】トレンチエッチング後、１５００℃以上の温度の水素アニールにより、トレンチのコーナー部を丸める。次に、トレンチの内壁に水素アニールで生じたリーク電流の原因となるｎ型領域を、１５００℃未満の温度の水素雰囲気での熱処理（水素エッチング）で除去するとともに、トレンチの内壁を平坦化する。次に、水素エッチングの熱処理の降温時に熱処理炉に窒素を導入してトレンチの内壁を窒化することで、トレンチの内壁に沿ってＳｉＮ膜を形成する。次に、トレンチの内壁に沿ってＳｉＮ膜上にゲート絶縁膜としてＨＴＯ膜を形成する。その後、ＰＤＡにより、ＳｉＯ2／ＳｉＣ界面の界面区間の酸素量を１．６×１０15／ｃｍ2以下とし、窒素量を５．０×１０14／ｃｍ2よりも大きくする。【選択図】図２

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、トレンチの形成後、当該トレンチのコーナー部（角部）を丸めるために、水素（Ｈ2）雰囲気での熱処理（以下、水素アニールとする）を行うことが知られている。
従来の炭化珪素半導体装置の製造方法について説明する。図１９は、従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図２０は、従来の炭化珪素半導体装置のチャネル（ｎ型の反転層）付近の電子電流密度分布をシミュレーションした結果を示す特性図である。図２１は、図２０のチャネル付近の元素検出比を示す特性図である。図２１には、図２０のゲート絶縁膜１０７とトレンチ１０６の内壁の炭化珪素部との界面（以下、ＳｉＯ2／ＳｉＣ界面とする）のチャネル１０３ａ部分の元素検出比を示す。
従来の炭化珪素半導体装置１１０のＭＯＳゲートを形成するにあたって、まず、炭化珪素からなる半導体基板のおもて面に酸化膜（不図示）を形成し、当該酸化膜の、トレンチ１０６の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスク（マスク酸化膜）としてエッチング（以下、トレンチエッチングとする）を行い、半導体基板のおもて面から所定深さに達するトレンチ１０６を形成する（ステップＳ１０１）。次に、トレンチ１０６の形成用のマスク酸化膜を除去する。
半導体基板は、炭化珪素を半導体材料として用いたｎ+型ドレイン領域（不図示）となるｎ+型出発基板のおもて面上に、ｎ-型ドリフト領域１０２およびｐ型ベース領域１０３となる各エピタキシャル層が順に積層されてなる。半導体基板の、ｐ型ベース領域１０３となるｐ型エピタキシャル層側の主面をおもて面とし、ｎ+型出発基板側の主面を裏面とする。ステップＳ１０１の処理において、トレンチ１０６は、半導体基板のおもて面からｐ型ベース領域１０３を貫通してｎ-型ドリフト領域１０２に達する。
次に、１５００℃以上程度の温度で１１ｋＰａ程度の圧力の水素雰囲気において１５分間程度の水素アニールにより、トレンチ１０６のコーナー部を丸める（ステップＳ１０２）。ステップＳ１０２の処理では、トレンチ１０６の内壁のエッチングと、トレンチ１０６の内壁の珪素（Ｓｉ）元素および炭素（Ｃ）元素の表面拡散と、が同時に起こり、トレンチ１０６のコーナー部が丸まるとともに、トレンチ１０６の内壁の表面領域がｎ型領域になる。このｎ型領域は炭化珪素半導体装置１１０の逆方向バイアス時にリーク電流（漏れ電流）の発生箇所となる。
そこで、トレンチの内壁を熱酸化（ドライ酸化）して酸化膜（不図示）を形成する（ステップＳ１０３）。次に、半導体基板のおもて面の全面にフィールド酸化膜（不図示）を堆積する（ステップＳ１０４）。フィールド酸化膜は、例えばプラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）によるＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）膜である。
次に、フォトリソグラフィおよびエッチングによりフィールド酸化膜とステップＳ１０３で形成した酸化膜とを選択的に除去して、半導体基板のおもて面の、活性領域に対応する部分を露出させる（ステップＳ１０５）。ステップＳ１０５の処理により、半導体基板のおもて面の活性領域に対応する部分が露出されることで、トレンチ１０６の内壁も露出される。次に、トレンチ１０６の内壁に沿って、ゲート絶縁膜１０７として例えば高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を堆積する（ステップＳ１０６）。
次に、堆積後熱処理（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を例えば１０％程度の一酸化窒素（ＮＯ）で希釈した窒素（Ｎ2）雰囲気において１１００℃程度の温度で３０分間程度行い（ステップＳ１０７）、ゲート絶縁膜１０７とトレンチ１０６の内壁の炭化珪素部との界面（ＳｉＯ2／ＳｉＣ界面）１１４の特性を改善する。次に、半導体基板のおもて面上にｎ型不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積して、当該ポリシリコン層でトレンチ１０６を埋め込む。
次に、ポリシリコン層をエッチバックして、トレンチ１０６の内部にのみゲート電極１０８となる部分を残す（ステップＳ１０８）。これらステップＳ１０１〜Ｓ１０８の処理で形成されたトレンチ１０６、ゲート絶縁膜１０７およびゲート電極１０８によりＭＯＳゲートが構成される。符号１０４はｎ+型ソース領域である。図１９には、ＭＯＳゲートの形成工程のみを示すが、ＭＯＳゲート以外の各部を一般的な方法により所定のタイミングで形成することで、従来の炭化珪素半導体装置１１０が完成する。
従来の炭化珪素半導体装置のＭＯＳゲートの形成方法として、ＭＯＳゲートとなるトレンチの形成後に、必要に応じて、トレンチ内壁を水素雰囲気での熱処理によってエッチング（以下、水素エッチングとする）することでトレンチのコーナー部を丸める方法が提案されている（例えば、下記特許文献１（第００４６段落）参照。）。下記特許文献１では、１６００度以上の減圧下での水素エッチングにより、トレンチのコーナー部を丸めるとともに、トレンチエッチング時にトレンチの内壁に生じたダメージ層を除去している。
特開２０１７−１５２４９０号公報
しかしながら、上述した従来の炭化珪素半導体装置１１０（図２０参照）の製造方法（図１９参照）のようにトレンチ１０６の内壁を熱酸化（ステップＳ１０３の処理）すると、チャネル抵抗が増加するという問題がある。この問題は、熱酸化に代えて、１５００℃未満の温度の水素エッチングを行うことで解決されることが本発明者により確認されている。また、このようにトレンチ１０６の内壁を水素エッチングする方法において、チャネル抵抗を低減させる余地があることが本発明者により確認されている。
この発明は、上述した従来技術による問題点を解消するため、リーク電流を抑制することができるとともに、オン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明は、本発明者の鋭意研究により得られた次の３つの知見に基づいてなされたものである。１つ目は、トレンチ１０６の内壁を１５００℃未満の温度で水素エッチングすると、チャネル抵抗が増加しないことである。２つ目は、トレンチ１０６の内壁を１５００℃未満の温度で水素エッチングすると、トレンチ１０６の内壁を熱酸化する場合と比べて、ＳｉＯ2／ＳｉＣ界面１１４のチャネル１０３ａ部分の特性で決まるチャネル特性が変化することである。
具体的には、トレンチ１０６の内壁の水素エッチング後のチャネル特性として、界面区間１１４ａの幅ｗ１０１が２ｎｍ以下と狭くなること、酸素（Ｏ）の増加率が最大となる箇所が界面区間１１４ａのゲート絶縁膜１０７側に移動して、界面区間１１４ａでの酸素の濃度勾配が急峻になること、が本発明者により確認されている（図１６，２１参照）。界面区間１１４ａとは、ＳｉＯ2／ＳｉＣ界面１１４のチャネル１０３ａ部分において、炭素濃度の減り始め１４１から酸素濃度の増え終わり１４２までの区間である。
３つ目は、トレンチ１０６の内壁を水素エッチングする方法において、チャネル抵抗を低減させる余地があることである。図２０に示す結果から、チャネル１０３ａの幅（ＳｉＯ2／ＳｉＣ界面１１４と直交する方向Ｘの幅）は数ｎｍ〜１０ｎｍ程度であると推測される。本発明者は、チャネル１０３ａ中に占める界面区間１１４ａの比率が小さい素子ほどチャネル抵抗が小さくなる傾向があること、界面区間１１４ａの酸素量（面密度）および窒素（Ｎ）量（面密度）がチャネル抵抗に寄与すること、を見出した。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が設けられている。トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。
前記トレンチの内壁に沿って、ゲート絶縁膜が設けられている。前記トレンチの内部において前記ゲート絶縁膜の上に、ゲート電極が設けられている。第１電極は、前記第３半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記ゲート絶縁膜と前記第２半導体領域との界面の酸素濃度が変化している界面区間の酸素量は１．６×１０15／ｃｍ2以下である。前記界面区間の窒素量は５．０×１０14／ｃｍ2よりも大きい。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記界面区間の幅は１．６ｎｍ以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の低い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程を行う。前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程を行う。前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程を行う。
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程を行う。前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程を行う。前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を堆積する第６工程を行う。前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程を行う。一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程を行う。
前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第９工程を行う。前記ゲート絶縁膜と前記第２半導体領域との界面の酸素濃度が変化している界面区間の酸素量を１．６×１０15／ｃｍ2以下にする。前記薄膜として窒化シリコン膜を堆積するか、または所定のタイミングで前記薄膜を窒化シリコン膜にして、前記界面区間の窒素量を５．０×１０14／ｃｍ2よりも大きくする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程の後、前記第５工程の前に、１５００℃以上の温度の水素雰囲気での第１熱処理により前記トレンチのコーナー部を丸める第１０工程をさらに含む。前記第５工程では、１５００℃未満の温度の水素雰囲気での第２熱処理によって前記トレンチの内壁をエッチングして平坦化する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１０工程、前記第５工程および前記第６工程は、同一の第１熱処理炉を用いて連続して行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、四フッ化炭素のプラズマ雰囲気において前記トレンチの内壁をエッチングして平坦化することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第２熱処理の降温時に、窒素を含むガスを導入して前記トレンチの内壁の炭化珪素表面を窒化することで、前記薄膜として窒化シリコン膜を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、窒素を含むガス雰囲気による第３熱処理によって前記トレンチの内壁の炭化珪素表面を窒化することで、前記薄膜として窒化シリコン膜を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第７工程で用いる第２熱処理炉に原料ガスとしてシランガスおよび窒素ガスを導入し、前記薄膜として窒化シリコン膜を堆積することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第７工程で用いる第２熱処理炉に原料ガスとしてシランガスを導入し、前記薄膜としてシリコン膜を堆積する。前記第８工程では、前記堆積後熱処理により前記薄膜を窒化して窒化シリコン膜にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記界面区間の幅を１．６ｎｍ以下にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第８工程では、前記堆積後熱処理の温度を１１００℃以上１３００℃以下とすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第８工程では、前記堆積後熱処理の処理時間を１０分間以上３０分間以下とすることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の高い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程を行う。前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程を行う。前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程を行う。前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程を行う。
前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程を行う。前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を堆積する第６工程を行う。前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程を行う。一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程を行う。前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第９工程を行う。前記第８工程では、前記堆積後熱処理の温度を１１００℃以上１３００℃以下とし、前記堆積後熱処理の処理時間を１０分間以上３０分間以下とする。
上述した発明によれば、トレンチの内壁の、リーク電流の原因となるｎ型領域をエッチングして除去するか、またはトレンチの内壁にリーク電流の原因となるｎ型領域が生じない。また、上述した発明によれば、界面区間の酸素量および窒素量を所定量にすることで、チャネル抵抗の増加を抑制することができる。界面区間の幅を狭くすることで、チャネル抵抗の増加をさらに抑制することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、リーク電流を抑制することができるとともに、オン抵抗を低減させることができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態３にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態４にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施例のＳｉＯ2／ＳｉＣ界面のチャネル部分の観察結果を模式的に示す説明図である。 従来例１のＳｉＯ2／ＳｉＣ界面のチャネル部分の観察結果を模式的に示す説明図である。 従来例２のＳｉＯ2／ＳｉＣ界面のチャネル部分の観察結果を模式的に示す説明図である。 実施例のチャネル付近の元素検出比を示す特性図である。 従来例１のチャネル付近の元素検出比を示す特性図である。 従来例２のチャネル付近の元素検出比を示す特性図である。 実験例の界面区間の酸素量および窒素量を示す図表である。 従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 従来の炭化珪素半導体装置のチャネル付近の電子電流密度分布をシミュレーションした結果を示す特性図である。 図２０のチャネル付近の元素検出比を示す特性図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋または−は、それぞれそれが付されていない層や領域よりも高不純物濃度または低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、活性領域の断面構造を示し、エッジ終端領域を図示省略する（図３〜８においても同様）。図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域において、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。活性領域は、ＭＯＳＦＥＴがオン状態のときに電流が流れる領域であり、ＭＯＳＦＥＴの複数の単位セル（素子の構成単位）が配置される。
エッジ終端領域（不図示）は、活性領域と半導体基板３０の端部（チップ端部）との間の領域であり、活性領域の周囲を囲み、半導体基板３０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する。エッジ終端領域には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの耐圧構造が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域における半導体基板のおもて面は、ＴＥＯＳ膜等によるフィールド酸化膜（不図示）で覆われている。
半導体基板３０は、炭化珪素を半導体材料として用いたｎ+型出発基板３１のおもて面上に、ｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）３となる各エピタキシャル層（第１，２導電型炭化珪素層）３２，３３を順に積層したエピタキシャル基板である。半導体基板３０のｐ型エピタキシャル層３３側の主面をおもて面とし、ｎ+型出発基板３１側の主面（ｎ+型出発基板３１の裏面）を裏面とする。ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ-型ドリフト領域２は、ｎ-型エピタキシャル層３２の、ｎ+型出発基板３１側の部分であり、深さ方向Ｚにｎ+型出発基板３１に隣接する。
ｐ型ベース領域３は、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。ｐ型ベース領域３とｎ-型ドリフト領域２との間に、これらの領域に接してｎ型電流拡散領域２３が設けられている。ｎ型電流拡散領域２３は、例えば、ｎ-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３の内部に、互いに離れてｐ+型領域２１，２２がそれぞれ選択的に設けられている。
ｐ+型領域２１，２２は、後述するソース電極１２に電気的に接続されてソース電位に固定されており、ＭＯＳＦＥＴのオフ時に空乏化して、後述するトレンチ６の底面にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域３とｎ型電流拡散領域２３との界面よりもｎ+型ドレイン領域１に近い位置に、ｐ型ベース領域３と離れて複数設けられ、深さ方向Ｚにおいてそれぞれ異なるトレンチ６の底面に対向する。ｐ+型領域２２は、トレンチ６およびｐ+型領域２１と離れて互いに隣り合うトレンチ６間に設けられ、ｐ型ベース領域３に接する。
ｎ型電流拡散領域２３は設けられていなくてもよい。ｎ型電流拡散領域２３が設けられていない場合、深さ方向Ｚにｐ型ベース領域３とｎ-型ドリフト領域２とが隣接し、ｐ+型領域２１，２２はｎ-型ドリフト領域２の内部にそれぞれ選択的に設けられる。トレンチ６は、半導体基板３０のおもて面から深さ方向Ｚにｐ型エピタキシャル層３３を貫通してｎ型電流拡散領域２３に達し、ｐ+型領域２１の内部で終端している。図１には、トレンチ６が半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに直線状に形成された場合を示す。
トレンチ６の内壁に沿って、ゲート絶縁膜７として、例えば高温酸化（ＨＴＯ）膜等の堆積酸化膜が設けられている。ゲート絶縁膜７とトレンチ６の内壁の炭化珪素部との界面（ＳｉＯ2／ＳｉＣ界面）１４の後述するチャネル３ａ部分において、界面区間１４ａ（後述する図１５参照）の幅ｗ１は１．６ｎｍ以下程度である。チャネル３ａ中での界面区間１４ａの比率が小さいほど好ましい。界面区間１４ａとは、ＳｉＯ2／ＳｉＣ界面１４のチャネル３ａ部分において、炭素（Ｃ）濃度および酸素（Ｏ）濃度が変化している遷移層であり、炭素濃度の減り始め４１から酸素濃度の増え終わり４２までの区間である。
界面区間１４ａの酸素量（面密度）は、例えば１．６×１０15／ｃｍ2以下程度である。界面区間１４ａの窒素（Ｎ）量（面密度）は、例えば５．０×１０14／ｃｍ2よりも大きく、好ましくは５．５×１０14／ｃｍ2以上である。界面区間１４ａの窒素量が５．５×１０14／ｃｍ2以上であることが好ましい理由は、推定であるが界面区間１４ａにおける準位が減少することにより、チャネル移動度が改善するためである。
トレンチ６の内部においてゲート絶縁膜７上に、トレンチ６の内部を埋め込むようにゲート電極８が設けられている。ゲート電極８は、例えばｎ型不純物ドープのポリシリコン（ｐｏｌｙ−Ｓｉ）層である。トレンチ６、ゲート絶縁膜７およびゲート電極８によりＭＯＳゲートが構成される。互いに隣り合うトレンチ６間において、半導体基板３０のおもて面とｐ型ベース領域３との間に、ｐ型ベース領域３に接して、ｎ+型ソース領域（第３半導体領域）４およびｐ++型コンタクト領域５がそれぞれ選択的に設けられている。ｎ+型ソース領域４およびｐ++型コンタクト領域５は、半導体基板３０のおもて面に露出されている。
ｎ+型ソース領域４は、ｐ++型コンタクト領域５よりもトレンチ６側に設けられている。ｎ+型ソース領域４は、トレンチ６の側壁においてゲート絶縁膜７に接し、ゲート絶縁膜７を介してゲート電極８に対向する。ｐ型エピタキシャル層３３の、ｎ+型ソース領域４およびｐ++型コンタクト領域５を除く部分がｐ型ベース領域３である。ｐ型ベース領域３の、ｎ+型ソース領域４とｎ-型ドリフト領域２とに挟まれた部分に、ＭＯＳＦＥＴがオン状態のときにチャネル（ｎ型の反転層）３ａが形成される。ｐ++型コンタクト領域５を設けずに、ｐ型ベース領域３が半導体基板３０のおもて面に露出されてもよい。
これらｐ型ベース領域３、ｎ+型ソース領域４、ｐ++型コンタクト領域５、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造が構成される。層間絶縁膜９は、半導体基板３０のおもて面の全面に設けられ、ゲート電極８を覆う。層間絶縁膜９のコンタクトホールにおいて半導体基板３０のおもて面上に、半導体基板３０にオーミック接触する金属電極（オーミック電極）１１が設けられている。オーミック電極１１は、ｎ+型ソース領域４およびｐ++型コンタクト領域５にオーミック接触して、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ++型コンタクト領域５に電気的に接続されている。
ｐ++型コンタクト領域５が設けられていない場合、オーミック電極１１は、層間絶縁膜９のコンタクトホールにおいて、ｐ++型コンタクト領域５に代えてｐ型ベース領域３にオーミック接触する。ソース電極１２は、コンタクトホールに埋め込まれるように層間絶縁膜９上に設けられ、オーミック電極１１に接し、オーミック電極１１に電気的に接続されている。半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面にドレイン電極１３が設けられている。ドレイン電極１３は、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に接し、ｎ+型ドレイン領域１に電気的に接続されている。
次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図２は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図２には、ＭＯＳゲートの形成工程（図７，８の状態の概要）のみを示す。図３〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図示省略するエッジ終端領域の各部は一般的な方法により所定のタイミングで形成される。
まず、図３に示すように、炭化珪素を半導体材料として用いたｎ+型出発基板３１のおもて面に、ｎ-型エピタキシャル層３２をエピタキシャル成長させる。次に、図４に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域に、半導体基板３０のおもて面に平行な第１方向Ｘに互いに離れて交互に繰り返しｐ+型領域２１，２２ａを形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域において互いに隣り合うｐ+型領域２１，２２ａ間に、これらの領域に接してｎ型領域２３ａを形成する。ｎ-型エピタキシャル層３２の、ｎ型領域２３ａおよびｐ+型領域２１，２２ａとｎ+型出発基板３１との間の部分がｎ-型ドリフト領域２となる。
次に、図５に示すように、エピタキシャル成長によりｎ-型エピタキシャル層３２を厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分３２ａにｐ+型領域２２ｂを選択的に形成し、深さ方向Ｚに互いに隣接するｐ+型領域２２ａとｐ+型領域２２ｂとを連結させてｐ+型領域２２を形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分３２ａにｎ型領域２３ｂを形成し、深さ方向Ｚに互いに隣接するｎ型領域２３ａとｎ型領域２３ｂとを連結させてｎ型電流拡散領域２３を形成する。次に、図６に示すように、ｎ-型エピタキシャル層３２上にｐ型エピタキシャル層３３をエピタキシャル成長させて半導体基板（半導体ウエハ）３０を作製する。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｐ型エピタキシャル層３３の表面領域に、ｎ+型ソース領域４およびｐ++型コンタクト領域５をそれぞれ選択的に形成する。ｐ++型コンタクト領域５は、深さ方向Ｚにｐ+型領域２２に対向する位置に形成する。ｎ+型ソース領域４およびｐ++型コンタクト領域５とｎ-型エピタキシャル層３２との間の部分がｐ型ベース領域３となる。
次に、イオン注入により形成した拡散領域（ｐ+型領域２１，２２、ｎ型電流拡散領域２３、ｎ+型ソース領域４、およびｐ++型コンタクト領域５）について、例えば１７００℃程度の不活性ガス雰囲気において不純物活性化のための熱処理を行う。この不純物活性化のための熱処理は、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図７に示すように、半導体基板３０のおもて面に酸化膜（不図示）を形成し、当該酸化膜の、トレンチ６の形成領域に対応する部分を除去する。次に、酸化膜の残部をマスク（マスク酸化膜）としてエッチング（トレンチエッチング）を行い、半導体基板３０のおもて面からｎ+型ソース領域４およびｐ型ベース領域３を貫通してｐ+型領域２１に達するトレンチ６を形成する（ステップＳ１：第４工程）。そして、トレンチ６の形成用のマスク酸化膜を除去する。
次に、半導体基板３０を熱処理炉（第１熱処理）内に挿入する。そして、例えば、熱処理炉内を１５００℃以上程度の温度で１１ｋＰａ程度の圧力の水素（Ｈ2）雰囲気として１５分間程度の熱処理（水素アニール：第１熱処理）を行う（ステップＳ２：第１０工程）。ステップＳ２の水素アニールにより、トレンチ６の内壁のエッチングと、トレンチ６の内壁の珪素（Ｓｉ）元素および炭素（Ｃ）元素の表面拡散と、が同時に発生する。
これによって、トレンチ６の底面のコーナー部に炭化珪素の埋め込みが発生して、トレンチ６の底面のコーナー部が丸まる。このステップＳ２の水素アニール時、トレンチ６の内壁の表面領域がｎ型領域になる。このため、トレンチ６の内壁においてｐ型ベース領域３の表面にｎ型領域が形成される。このｎ型領域は実施の形態１にかかる炭化珪素半導体装置１０の逆方向バイアス時にリーク電流の発生箇所となる。
そこで、１５００℃未満の温度の水素雰囲気で熱処理を一定時間行って、炭化珪素の表面のみをエッチング（水素エッチング：第２熱処理）することで、トレンチ６の内壁に生じたｎ型領域を除去する（ステップＳ３：第５工程）。ステップＳ３の水素エッチングは、例えば、１３００℃以上１５００℃未満程度の温度で行うことがよく、好ましくは１３５０℃以上１４５０℃未満程度の温度で行うことがよい。
具体的には、ステップＳ３の水素エッチングを、例えば、圧力を１１ｋＰａ程度にして、１４００℃程度の温度で６０分間程度行う。このように水素エッチングを１５００℃未満の温度で行うことで、トレンチ６の内壁の結晶表面での珪素元素および炭素元素の表面拡散が抑制された状態で、トレンチ６の内壁の結晶表面がエッチングされる。このため、トレンチ６の内壁の結晶表面にステップが形成され、トレンチ６の内壁が平坦化される。
このように実施の形態１においては、ステップＳ２の水素アニールでトレンチ６の内壁に生じたｎ型領域を除去するにあたって、トレンチ６の内壁を従来方法のように熱酸化（図１９のステップＳ１０３）しないため、トレンチ６の内壁に余剰な炭素が発生しない。このため、チャネル抵抗を増加させることなく、トレンチ６の内壁の、リーク電流の原因となるｎ型領域を除去することができる。
次に、半導体基板３０が挿入された熱処理炉内の温度を７００℃になるまで降温させる。この降温時に熱処理炉に窒素（Ｎ2）を含むガスを導入して、トレンチ６の内壁の炭化珪素部中の炭素原子を窒素原子に置換し、炭化珪素部表面（以下、ＳｉＣ表面とする）を窒化することで、図８に示すように、トレンチ６の内壁に沿って窒化シリコン（ＳｉＮ）膜１５を形成する（ステップＳ４：第６工程）。このＳｉＮ膜１５は、ゲート絶縁膜７と同様に機能する。上述したステップＳ２〜Ｓ４の処理は、同じ熱処理炉内で行うことがよい。
次に、熱処理炉から半導体基板３０を取り出した後、半導体基板３０のおもて面の全面にフィールド酸化膜（不図示）を堆積する（ステップＳ５）。フィールド酸化膜は、例えばプラズマＣＶＤによるＴＥＯＳ膜である。次に、フォトリソグラフィおよびエッチングによりフィールド酸化膜を選択的に除去して、半導体基板３０のおもて面の、活性領域に対応する部分を露出させる（ステップＳ６）。ステップＳ６の処理により、トレンチ６の内壁も露出される。
次に、ＨＴＯ炉（第２熱処理）においてトレンチ６の内壁に沿って、ＳｉＮ膜１５上にゲート絶縁膜７として例えばＨＴＯ膜を堆積する（ステップＳ７：第７工程）。次に、窒素を含む雰囲気で堆積後熱処理（ＰＤＡ）を行う（ステップＳ８：第８工程）。ゲート絶縁膜７の形成前に、トレンチ６の内壁（ＳｉＣ表面）が窒化されているため、ステップＳ８の処理においてＰＤＡを過剰に行うことなく、ＳｉＯ2／ＳｉＣ界面１４の特性を改善することができる。
ステップＳ８の処理のＰＤＡは、例えば１０％程度の一酸化窒素（ＮＯ）を含む窒素（Ｎ2）雰囲気において１１００℃以上１３００℃以下程度の温度で１０分間以上３０分間程度行う。このＰＤＡにより、界面区間１４ａの酸素量および窒素量をそれぞれ上記範囲内にすることができ、従来方法（図１９参照）よりもチャネル移動度を大きくすることができるため、チャネル抵抗を低減させることができる。
次に、トレンチ６の内部を埋め込むように半導体基板３０のおもて面上に、ｎ型不純物をドープしたポリシリコン層（不図示）を堆積する。次に、ポリシリコン層をエッチバックして、トレンチ６の内部にのみゲート電極８となる部分を残す（ステップＳ９：第９工程）。上記ステップＳ１〜Ｓ９の処理で形成されたトレンチ６、ゲート絶縁膜７およびゲート電極８によりＭＯＳゲートが構成される。
次に、半導体基板３０のおもて面の全面に層間絶縁膜９を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９およびゲート絶縁膜７を選択的に除去してコンタクトホールを形成して、ｎ+型ソース領域４およびｐ++型コンタクト領域５を露出させる。次に、コンタクトホールの内部において半導体基板３０のおもて面上に、ｎ+型ソース領域４およびｐ++型コンタクト領域５にオーミック接触するオーミック電極１１を形成する。
半導体基板３０の裏面にオーミック接触するオーミック電極（不図示）を形成する。半導体基板３０のおもて面上に、コンタクトホールを埋め込むように、オーミック電極１１に接するソース電極１２を形成する。半導体基板３０の裏面のオーミック電極上にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示す炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態１によれば、ゲート絶縁膜の形成前にトレンチの内壁を水素エッチング（水素雰囲気での熱処理によるエッチング）することで、トレンチの内壁を平坦化することができる。また、ゲート絶縁膜の形成前にトレンチの内壁を水素アニール（トレンチのコーナー部を丸めるための水素雰囲気での熱処理）する場合には、水素アニールによってトレンチの内壁に生じた、リーク電流の原因となるｎ型領域を水素エッチングにより除去することができる。
水素エッチングによりトレンチの内壁が平坦化されることで、トレンチの内壁に結晶構造の整った炭化珪素の表面があらわれることで、界面区間をトレンチの内壁の炭化珪素部側からゲート絶縁膜側へ向かう方向に、炭素濃度の減り始めに近い位置で、酸素濃度が増え終わるため、界面区間の幅を狭くすることができる。これによって、水素エッチングを行わない従来方法よりもチャネル中に占める界面区間の比率が小さくなり、チャネル抵抗の増加が抑制されるため、オン抵抗を低減させることができる。
また、トレンチの内壁に水素アニールによって生じたリーク電流の原因となるｎ型領域を水素エッチングして除去することで、従来方法のように水素アニール後に熱酸化（犠牲酸化）する必要がない。このため、トレンチの内壁にチャネル抵抗増加の要因になると推測される余剰な炭素が発生しない。したがって、チャネル抵抗を増加させることなく、トレンチの内壁に水素アニールによって生じるｎ型領域に起因するソース−ドレイン間のリーク電流を抑制することができる。
また、実施の形態１によれば、水素エッチング後の降温時に熱処理炉に窒素を含むガスを導入して、トレンチの内壁の炭化珪素部表面を窒化することで、ゲート絶縁膜となるＨＴＯ膜とトレンチの内壁の炭化珪素部との間に、ゲート絶縁膜として機能するＳｉＮ膜を形成することができる。このＳｉＮ膜により、その後のＰＤＡを過剰に行うことなく、界面区間に窒素を導入することができ、界面区間の酸素量および窒素量を上記範囲内にすることができる。これによって、チャネル抵抗を低減させることができ、オン抵抗を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図９には、ＭＯＳゲートの形成工程のみを示す。実施の形態２にかかる炭化珪素半導体装置の構造は、実施の形態１にかかる炭化珪素半導体装置１０（図１参照）の構造と同じである。
図９に示す実施の形態２にかかる炭化珪素半導体装置の製造方法が図２に示す実施の形態１にかかる炭化珪素半導体装置１０の製造方法と異なる点は、トレンチ６の内壁（ＳｉＣ表面）の窒化（図２のステップＳ４の処理）に代えて、トレンチ６の内壁にゲート絶縁膜７（ＨＴＯ膜）を形成する前の前処理として、トレンチ６の内壁に窒化シリコン（ＳｉＮ）膜を堆積する（図９のステップＳ１６の処理）点である。
具体的には、実施の形態２においては、図９に示すように、実施の形態１と同様に、半導体基板３０の内部に半導体領域を形成する工程（不図示）、トレンチエッチング（ステップＳ１１：第１工程）、水素アニール（ステップＳ１２：第１０工程）、水素エッチング（ステップＳ１３：第５工程）、フィールド酸化膜の堆積（ステップＳ１４）、およびフィールド酸化膜を選択的に除去して活性領域を露出させる工程（ステップＳ１５）を順に行う。
次に、後のステップＳ１７で用いるＨＴＯ炉に原料ガスとしてシラン（ＳｉＨ4）ガスおよび窒素（Ｎ2）ガスを導入して、トレンチ６の内壁に沿ってＳｉＮ膜１５を例えば２ｎｍ以下の厚さで堆積する（ステップＳ１６：第６工程）。このＳｉＮ膜１５は、ゲート絶縁膜７と同様に機能する。次に、ＳｉＮ膜１５上にゲート絶縁膜７としてＨＴＯ膜を堆積し（ステップＳ１７：第６工程）、ＰＤＡ（ステップＳ１８：第８工程）以降の工程を実施の形態１と同様に順に行うことで、図１に示す炭化珪素半導体装置１０が完成する。
トレンチ６の内壁にＨＴＯ膜を形成する前にＳｉＮ膜１５を堆積することで、その後、実施の形態１と同様に、ＰＤＡを過剰に行うことなく、ＳｉＯ2／ＳｉＣ界面１４の特性を改善することができる。実施の形態２のステップＳ１１〜Ｓ１５，Ｓ１７，Ｓ１８の処理、およびゲート電極８の形成（ステップＳ１９：第９工程）は、それぞれ実施の形態１のステップＳ１〜Ｓ３、Ｓ５，Ｓ６〜Ｓ９（図２参照）の処理と同じ方法および条件で行う。
以上、説明したように、実施の形態２によれば、トレンチの内壁にＨＴＯ膜（ゲート絶縁膜）を堆積する前にＳｉＮ膜を堆積することで、ＰＤＡを過剰に行うことなく、実施の形態１と同様に界面区間に窒素を導入することができるため、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。図１０は、実施の形態３にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図１０には、ＭＯＳゲートの形成工程のみを示す。実施の形態３にかかる炭化珪素半導体装置の構造は、実施の形態１にかかる炭化珪素半導体装置１０（図１参照）の構造と同じである。
図１０に示す実施の形態３にかかる炭化珪素半導体装置の製造方法が図９に示す実施の形態２にかかる炭化珪素半導体装置の製造方法と異なる点は、水素アニールおよび水素エッチング（図９のステップＳ１２，Ｓ１３の処理）に代えて、ラジカルによる低ダメージのドライエッチングでトレンチ６の内壁をエッチング（以下、低ダメージエッチングとする）することで、トレンチ６の内壁を実施の形態１と同様に平坦化する（図１０のステップＳ２２の処理）点である。
具体的には、実施の形態３においては、図１０に示すように、実施の形態２と同様に、半導体基板３０の内部に半導体領域を形成する工程（不図示）およびトレンチエッチング（ステップＳ２１：第４工程）を順に行う。次に、トレンチ６の内壁を低ダメージエッチングする（ステップＳ２２：第５工程）。次に、フィールド酸化膜の堆積（ステップＳ２３）以降の工程を実施の形態２と同様に順に行うことで、図１に示す炭化珪素半導体装置１０が完成する。
ステップＳ２２の処理においては、例えば、四フッ化炭素（ＣＦ4）ガスのプラズマ雰囲気で発生させた反応性の高いフッ素原子（Ｆラジカル）と、ＳｉＣ表面付近の珪素（Ｓｉ）と、を反応させて蒸気圧の高い四フッ化珪素（ＳｉＦ4）として排気させる、ケミカルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）またはプラズマエッチング等のドライエッチングを用いることで低ダメージエッチングが可能となる。ＣＦ4ガスに酸素（Ｏ2）ガスを添加してＦラジカルの発生を促進させてもよい。
実施の形態３のステップＳ２１，Ｓ２３の処理、フィールド酸化膜を選択的に除去して活性領域を露出させる工程（ステップＳ２４）、ＳｉＮ膜１５の堆積（ステップＳ２５：第６工程）、ＨＴＯ膜の堆積（ステップＳ２６：第７工程）、ＰＤＡ（ステップＳ２７：第８工程）およびゲート電極８の形成（ステップＳ２８：第９工程）の処理は、それぞれ実施の形態２のステップＳ１１，Ｓ１４〜Ｓ１９（図９参照）の処理と同じ方法および条件で行う。
以上、説明したように、実施の形態３によれば、水素アニール（トレンチ底面を丸める処理）を行わないことで、トレンチの内壁にリーク電流の原因となるｎ型領域が生じないため、ソース−ドレイン間のリーク電流を抑制することができる。また、実施の形態３によれば、水素アニールを行わないことで、水素エッチングも行わないが、水素エッチングに代えてトレンチの内壁を低ダメージエッチングすることで、トレンチの内壁を平坦化することができるため、実施の形態１，２と同様に界面区間の幅を狭くすることができる。
また、実施の形態３によれば、水素エッチングに代えてトレンチの内壁を低ダメージエッチングすることで、トレンチの内壁を平坦化することができるため、その後、トレンチの内壁にＨＴＯ膜（ゲート絶縁膜）を形成する前にＳｉＮ膜を堆積することで、ＰＤＡを過剰に行うことなく、実施の形態１，２と同様に界面区間に窒素を導入することができる。これによって、界面区間の酸素量および窒素量が上記範囲になり、チャネル抵抗を低減することができるため、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。図１１は、実施の形態４にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図１１には、ＭＯＳゲートの形成工程のみを示す。実施の形態４にかかる炭化珪素半導体装置の構造は、実施の形態１にかかる炭化珪素半導体装置１０（図１参照）の構造と同じである。
図１１に示す実施の形態４にかかる炭化珪素半導体装置の製造方法が図１０に示す実施の形態３にかかる炭化珪素半導体装置の製造方法と異なる点は、ＳｉＮ膜１５を堆積する工程（図１０のステップＳ２５の処理）に代えて、トレンチ６の内壁にＨＴＯ膜（ゲート絶縁膜７）を形成する前の前処理として、トレンチ６の内壁にポリシリコン（ｐｏｌｙ−Ｓｉ）等の珪素（Ｓｉ）膜を堆積する（図１１のステップＳ３５の処理）点である。
具体的には、実施の形態４においては、図１１に示すように、実施の形態３と同様に、半導体基板３０の内部に半導体領域を形成する工程（不図示）からフィールド酸化膜を選択的に除去して活性領域を露出させる工程（ステップＳ３４）までの工程を順に行う。次に、後のステップＳ３６で用いるＨＴＯ炉に原料ガスとしてシランガスを導入して、トレンチ６の内壁に沿ってＳｉ膜（不図示）を例えば２ｎｍ以下の厚さで堆積する（ステップＳ３５：第６工程）。
次に、Ｓｉ膜上にゲート絶縁膜７としてＨＴＯ膜を堆積した後（ステップＳ３６：第７工程）、ＰＤＡ（ステップＳ３７：第８工程）以降の工程を実施の形態３と同様に順に行う。このＰＤＡ（ステップＳ３７）において、ステップＳ３５で形成されたＳｉ膜が窒化されてＳｉＮ膜１５となる。このＳｉＮ膜１５は、ゲート絶縁膜７と同様に機能する。このようにＰＤＡ時にＳｉＮ膜１５が形成されるため、当該ＰＤＡを過剰に行うことなく、ＳｉＯ2／ＳｉＣ界面１４の特性を改善することができる。
実施の形態４のトレンチエッチング（ステップＳ３１：第４工程）、低ダメージエッチング（ステップＳ３２：第５工程）、フィールド酸化膜の堆積（ステップＳ３３）、ステップＳ３４，Ｓ３６，Ｓ３７の処理、およびゲート電極８の形成（ステップＳ３８：第９工程）の処理は、それぞれ実施の形態３のステップＳ２１〜Ｓ２４，Ｓ２６〜Ｓ２８（図１０参照）の処理と同じ方法および条件で行う。これによって、図１に示す炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態４によれば、実施の形態３と同様に、水素アニール（トレンチ底面を丸める処理）を行わないこと、トレンチの内壁を低ダメージエッチングすることで、実施の形態３と同様の効果を得ることができる。
また、実施の形態４によれば、トレンチの内壁にＨＴＯ膜（ゲート絶縁膜）を形成する前にＳｉ膜を堆積することで、当該Ｓｉ膜を、ＰＤＡを過剰に行うことなく、当該ＰＤＡ時にＳｉＮ膜にすることができ、実施の形態１〜３と同様に界面区間に窒素を導入することができるため、実施の形態１〜３と同様の効果を得ることができる。
（実施例）
次に、界面区間１４ａの幅ｗ１について検証した。図１２は、実施例のＳｉＯ2／ＳｉＣ界面のチャネル部分の観察結果を模式的に示す説明図である。図１３，１４は、それぞれ従来例１，２のＳｉＯ2／ＳｉＣ界面のチャネル部分の観察結果を模式的に示す説明図である。図１５は、実施例のチャネル付近の元素検出比を示す特性図である。図１６，１７は、それぞれ従来例１，２のチャネル付近の元素検出比を示す特性図である。
図１２〜１４において（ａ）は走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）による高角度環状暗視野（ＨＡＡＤＦ：Ｈｉｇｈ Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）像である。図１２〜１４において（ｂ）はＳＴＥＭによる環状明視野（ＡＢＦ：Ａｎｎｕｌａｒ Ｂｒｉｇｈｔ Ｆｉｅｌｄ）像である。
図１５〜１７には、エネルギー分散型Ｘ線分析（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ）によるＳｉＯ2／ＳｉＣ界面の珪素元素、酸素元素および炭素元素の質量濃度プロファイルを示す。図１５〜１７の横軸は測定位置［ｎｍ］であり、左側がトレンチ６の内壁の炭化珪素部であり、右側がゲート絶縁膜７である。図１５〜１７の縦軸には質量濃度を任意単位（ａｒｂｉｔｒａｒｙ ｕｎｉｔ（ａ．ｕ．））で示す。
実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図２参照）にしたがって作製したＭＯＳＦＥＴ（実施例）のＳｉＯ2／ＳｉＣ界面１４のチャネル３ａ部分を観察した結果を図１２に示す。比較として従来の炭化珪素半導体装置１１０の製造方法（図１９参照）にしたがって作製したＭＯＳＦＥＴ（従来例１，２）のＳｉＯ2／ＳｉＣ界面１１４のチャネル１０３ａ部分を観察した結果をそれぞれ図１３，１４に示す。図１３，１４には、ＳｉＯ2／ＳｉＣ界面１４が乱れている状態を、ゲート絶縁膜１０７とｐ型ベース領域１０３との界面の濃いドットのハッチングの層で示す。
実施例および従来例１，２のＳｉＯ2／ＳｉＣ界面の珪素元素、酸素元素および炭素元素の各質量濃度プロファイルをそれぞれ図１５〜１７に示す。従来例１，２が実施例と異なる点は、実施例のステップＳ３，Ｓ４に代えて熱酸化（ステップＳ１０３）を行い、実施例よりもＰＤＡ（ステップＳ１０７）の処理時間を長くした点である。従来例２が従来例１と異なる点は、熱酸化（ステップＳ１０３）の膜厚（厚さ）を２倍にした点である。
図１２〜１７に示す結果から、実施例は、従来例１，２と比べて、ＳｉＯ2／ＳｉＣ界面１４を平坦化することができ（図１２〜１４参照）、かつ界面区間１４ａの幅ｗ１を狭くすることができることが確認された（図１５〜１７参照）。実施例および従来例１，２についてそれぞれ３つの試料を用意して算出した界面区間１４ａ，１１４ａ，１１４ａ’の幅ｗ１，ｗ１０１、ｗ１０１’の平均値は次の通りである。
実施例の３つの試料の界面区間１４ａの幅ｗ１は、それぞれ、ＳｉＯ2／ＳｉＣ界面１４と直交する方向（第１方向Ｘ：図１参照）に対して斜め３０°からの計測値が２．１ｎｍ、２．２ｎｍおよび３．２ｎｍであった。これらＳｉＯ2／ＳｉＣ界面１４と直交する方向に対して斜め３０°からの計測値の平均値は２．５ｎｍであり、当該平均値をＳｉＯ2／ＳｉＣ界面１４に平行な面に射影した補正値は１．２５ｎｍ（＝２．５ｎｍ／２）である。
実施例の界面区間１４ａの幅ｗ１の上限値は、実施例の３つの試料の計測値のうちの最大値３．２ｎｍから得られる。すなわち、実施例の３つの試料の計測値の最大値３．２ｎｍをＳｉＯ2／ＳｉＣ界面１４に平行な面に射影した補正値１．６ｎｍ（＝３．２ｎｍ／２）が界面区間１４ａの幅ｗ１の上限値である。したがって、界面区間１４ａの幅ｗ１が１．６ｎｍ以下であれば、実施例の上記効果が得られる。
従来例１の３つの試料の界面区間１１４ａの幅ｗ１０１は、それぞれ、ＳｉＯ2／ＳｉＣ界面１１４と直交する方向に対して斜め３０°からの計測値が３．５ｎｍ、３．９ｎｍおよび４．４ｎｍであった。これらＳｉＯ2／ＳｉＣ界面１１４と直交する方向に対して斜め３０°からの計測値の平均値は略３．９ｎｍであり、当該平均値をＳｉＯ2／ＳｉＣ界面１１４に平行な面に射影した補正値は１．９５ｎｍ（＝３．９５ｎｍ／２）である。
従来例２の３つの試料の界面区間１１４ａ’の幅ｗ１０１’は、それぞれ、ＳｉＯ2／ＳｉＣ界面１１４と直交する方向に対して斜め３０°からの計測値が４．２ｎｍ、４．７ｎｍおよび４．８ｎｍであった。これらＳｉＯ2／ＳｉＣ界面１１４と直交する方向に対して斜め３０°からの計測値の平均値は略４．６ｎｍであり、当該平均値をＳｉＯ2／ＳｉＣ界面１１４に平行な面に射影した補正値は２．３ｎｍ（＝４．６ｎｍ／２）である。
実施例において従来例１，２よりも界面区間１４ａの幅ｗ１が狭くなる理由は、次の通りである。図１５〜１７に示すように、実施例においては、従来例１，２と比べて、水素エッチングによりトレンチ６の内壁が平坦化され、トレンチ６の内壁に結晶構造の整った炭化珪素の表面があらわれる。このため、従来例１，２と比べて、界面区間１４ａをトレンチ６の内壁の炭化珪素部側からゲート絶縁膜７側へ向かう方向（第１方向Ｘ：図１参照）に炭素濃度の減少率（炭素濃度プロファイルのマイナスの傾斜）が急峻になる。
そして、このように、実施例において、界面区間１４ａにおいて炭素濃度の減少率が急峻になることで、従来例１，２と比べて、界面区間１４ａをトレンチ６の内壁の炭化珪素部側からゲート絶縁膜７側へ向かう方向に酸素濃度の増加率（酸素濃度プロファイルのプラスの傾斜）も急峻になる。これによって、界面区間１４ａをトレンチ６の内壁の炭化珪素部側からゲート絶縁膜７側へ向かう方向に炭素濃度の減り始め４１に近い位置で、酸素濃度が増え終わる（酸素濃度の増え終わり４２）からである。
炭素濃度の減り始め４１とは、炭素濃度プロファイルの、炭素濃度が変化していない区間を近似した一次直線（横軸に平行な粗い破線の直線）と、界面区間１４ａの炭素濃度の減少率（炭素濃度プロファイルのマイナスの傾斜）の一次直線（炭素濃度プロファイルに沿った斜めの粗い破線の直線）と、の交点である。図１６，１７の炭素濃度の減り始め１４１についても、図１５の炭素濃度の減り始め４１と同様に定義している。
酸素濃度の増え終わり４２とは、酸素濃度プロファイルの、酸素濃度が変化していない区間を近似した一次直線（横軸に平行な粗い破線の直線）と、界面区間１４ａの酸素濃度の増加率（酸素濃度プロファイルのプラスの傾斜）の一次直線（酸素濃度プロファイルに沿った斜め粗い破線の直線）と、の交点である。図１６，１７の酸素濃度の増え終わり１４２についても、図１５の酸素濃度の増え終わり４２と同様に定義している。
（実験例）
次に、界面区間１４ａの酸素量および窒素量について検証した。図１８は、実験例の界面区間の酸素量および窒素量を示す図表である。上述した実施の形態１にかかる炭化珪素半導体装置の製造方法（図２参照）にしたがってステップＳ１〜Ｓ７（トレンチエッチングからゲート絶縁膜７形成までの処理）を順に行って作製した試料を複数用意した。これらの試料にそれぞれ異なる条件でＰＤＡ（ステップＳ８の処理）を行った結果（ＰＤＡを行わない試料の結果も含む）を図１８に示す。
実験例の各試料の界面区間１４ａの酸素量および窒素量は、ゲート絶縁膜７をバッファードフッ酸（ＢＨＦ）で除去してトレンチ６の内壁（ＳｉＯ2／ＳｉＣ界面１４）を露出させた後に、Ｘ線光電子分析装置（ＥＳＣＡ：Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）を用いて測定した。ＥＳＣＡでの分析深さは、トレンチ６の側壁から当該側壁と直交する方向（第１方向Ｘ：図１参照）に１０数ｎｍである。
図１８に示す結果から、ＰＤＡ（ステップＳ８の処理）条件により界面区間１４ａの酸素量および窒素量が変化することが確認された。また、ＰＤＡの雰囲気は１０％程度の一酸化窒素を含む窒素雰囲気（９０％Ｎ2＋１０％ＮＯ）がよく、界面区間１４ａの酸素量および窒素量が上記範囲内であるときに、チャネル移動度が大きくなり、オン抵抗を低減することができることが確認された。
一方、ＰＤＡを行わない場合（ＰＤＡなし）、ＰＤＡの雰囲気が窒素雰囲気（１００％Ｎ2）である場合、ＰＤＡの雰囲気の温度が低い場合（１１００℃以下）に、界面区間１４ａの酸素量および窒素量が上記範囲外になり、チャネル移動度が小さく、オン抵抗を低減することができなかった。図１８において、◎印および○印は、チャネル移動度が大きく、オン抵抗を低減することができた試料であり、特に◎印が最良の試料である。×印はチャネル移動度が小さく、オン抵抗を低減することができなかった試料である。
図示省略するが、実施の形態２〜４にかかる炭化珪素半導体装置の製造方法によってＳｉＯ2／ＳｉＣ界面１４に窒素を導入した場合においても、実施例および実験例の◎印および○印の試料と同様の効果が得られる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１（図２参照）のステップＳ４の処理（ＳｉＣ表面を窒化）に代えて、ステップＳ６の処理（活性領域を露出）後、ステップＳ７の処理（ＨＴＯ膜を堆積）前に、実施の形態４（図１１参照）のステップＳ３５の処理（Ｓｉ膜を堆積）を行ってもよい。または、実施の形態４（図１１参照）のステップＳ３５の処理（Ｓｉ膜を堆積）に代えて、ステップＳ３２の処理（低ダメージエッチング）後、ステップＳ３３の処理（フィールド酸化膜を堆積）前に、実施の形態１（図２参照）のステップＳ４の処理（ＳｉＣ表面を窒化）のための熱処理（第３熱処理）を行ってもよい。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｐ型ベース領域
３ａ チャネル
４ ｎ+型ソース領域
５ ｐ++型コンタクト領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ 炭化珪素半導体装置
１１ オーミック電極
１２ ソース電極
１３ ドレイン電極
１４ ＳｉＯ2／ＳｉＣ界面
１４ａ 界面区間
２１，２２，２２ａ，２２ｂ ｐ+型領域
２３ ｎ型電流拡散領域
２３ａ，２３ｂ ｎ型領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３２ａ ｎ-型エピタキシャル層の厚さを増した部分
３３ ｐ型エピタキシャル層
４１ 炭素濃度プロファイルの炭素濃度の減り始め
４２ 酸素濃度プロファイルの酸素濃度の増え終わり
Ｘ ＳｉＯ2／ＳｉＣ界面と直交する方向（半導体基板のおもて面に平行な第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｗ１ 界面区間の幅
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程を行う。前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程を行う。前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を形成する第６工程を行う。前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程を行う。一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の低い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程を行う。前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程を行う。前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程を行う。前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程を行う。
前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程を行う。前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を形成する第６工程を行う。前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程を行う。一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程を行う。前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第９工程を行う。前記第８工程では、前記堆積後熱処理の温度を１１００℃以上１３００℃以下とし、前記堆積後熱処理の処理時間を１０分間以上３０分間以下とする。

Claims (14)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    前記半導体基板の第１主面と前記第２半導体領域との間に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部において前記ゲート絶縁膜の上に設けられたゲート電極と、
    前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    を備え、
    前記ゲート絶縁膜と前記第２半導体領域との界面の酸素濃度が変化している界面区間の酸素量は１．６×１０15／ｃｍ2以下であり、
    前記界面区間の窒素量は５．０×１０14／ｃｍ2よりも大きいことを特徴とする炭化珪素半導体装置。
  2. 前記界面区間の幅は１．６ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の低い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程と、
    前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程と、
    前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程と、
    前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程と、
    前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を堆積する第６工程と、
    前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程と、
    一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程と、
    前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第９工程と、
    を含み、
    前記ゲート絶縁膜と前記第２半導体領域との界面の酸素濃度が変化している界面区間の酸素量を１．６×１０15／ｃｍ2以下にし、
    前記薄膜として窒化シリコン膜を堆積するか、または所定のタイミングで前記薄膜を窒化シリコン膜にして、前記界面区間の窒素量を５．０×１０14／ｃｍ2よりも大きくすることを特徴とする炭化珪素半導体装置の製造方法。
  4. 前記第４工程の後、前記第５工程の前に、１５００℃以上の温度の水素雰囲気での第１熱処理により前記トレンチのコーナー部を丸める第１０工程をさらに含み、
    前記第５工程では、１５００℃未満の温度の水素雰囲気での第２熱処理によって前記トレンチの内壁をエッチングして平坦化することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記第１０工程、前記第５工程および前記第６工程は、同一の第１熱処理炉を用いて連続して行うことを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 前記第５工程では、四フッ化炭素のプラズマ雰囲気において前記トレンチの内壁をエッチングして平坦化することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
  7. 前記第６工程では、前記第２熱処理の降温時に、窒素を含むガスを導入して前記トレンチの内壁の炭化珪素表面を窒化することで、前記薄膜として窒化シリコン膜を形成することを特徴とする請求項４または５に記載の炭化珪素半導体装置の製造方法。
  8. 前記第６工程では、窒素を含むガス雰囲気による第３熱処理によって前記トレンチの内壁の炭化珪素表面を窒化することで、前記薄膜として窒化シリコン膜を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  9. 前記第６工程では、前記第７工程で用いる第２熱処理炉に原料ガスとしてシランガスおよび窒素ガスを導入し、前記薄膜として窒化シリコン膜を堆積することを特徴とする請求項３〜６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  10. 前記第６工程では、前記第７工程で用いる第２熱処理炉に原料ガスとしてシランガスを導入し、前記薄膜としてシリコン膜を堆積し、
    前記第８工程では、前記堆積後熱処理により前記薄膜を窒化して窒化シリコン膜にすることを特徴とする請求項３〜６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  11. 前記第５工程では、前記界面区間の幅を１．６ｎｍ以下にすることを特徴とする請求項３〜１０のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  12. 前記第８工程では、前記堆積後熱処理の温度を１１００℃以上１３００℃以下とすることを特徴とする請求項３〜１１のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  13. 前記第８工程では、前記堆積後熱処理の処理時間を１０分間以上３０分間以下とすることを特徴とする請求項３〜１２のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  14. 炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の高い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程と、
    前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程と、
    前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第４工程と、
    前記トレンチの内壁をエッチングして平坦化し、結晶構造の整った炭化珪素表面を露出させる第５工程と、
    前記トレンチの平坦化された内壁に沿って、シリコンを含む薄膜を堆積する第６工程と、
    前記トレンチの内壁に沿って前記薄膜の上に、ゲート絶縁膜となる酸化膜を堆積する第７工程と、
    一酸化窒素および窒素を含む雰囲気で堆積後熱処理を行い、前記ゲート絶縁膜と前記トレンチの内壁の炭化珪素部との界面特性を改善する第８工程と、
    前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第９工程と、
    を含み、
    前記第８工程では、前記堆積後熱処理の温度を１１００℃以上１３００℃以下とし、前記堆積後熱処理の処理時間を１０分間以上３０分間以下とすることを特徴とする炭化珪素半導体装置の製造方法。
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