JP2021022623A

JP2021022623A - Multilayered substrate

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Publication number: JP2021022623A
Application number: JP2019137179A
Authority: JP
Inventors: 長谷川　雄大; Takehiro Hasegawa; 雄大長谷川
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2019-07-25
Filing date: 2019-07-25
Publication date: 2021-02-18
Anticipated expiration: 2039-07-25
Also published as: JP6917415B2

Abstract

To make conduction failure hard to occur in a multilayered substrate on which a via is formed.SOLUTION: A multilayered substrate (10) includes a first conductor layer (conductor layer 111), a first dielectric layer (dielectric layer 11), a second conductor layer (conductor layer 112, 121), a second dielectric layer (dielectric layer 12, 13), and a third conductor layer (conductor layer 132), and a first via (through via TV) penetrating the first dielectric layer (dielectric layer 11) and the second dielectric layer (dielectric layers 12, 13), and a second via (blind via BV) penetrating the first dielectric layer (dielectric layer 11) are formed, and the second via (blind via BV) short-circuits a first conductor pattern (wiring L1) and a second conductor pattern (pad P2).SELECTED DRAWING: Figure 1

Description

本発明は、多層基板に関する。 The present invention relates to a multilayer substrate.

近年、広く用いられている多層基板（プリント基板とも呼ばれる）は、複数の誘電体層（例えば液晶ポリマー製）と、各誘電体層の一対の主面の各々に形成されている複数の導体層とを備えている。各導体層は、例えば、信号線や、グランドパターンや、パッドなどとして機能するようにパターニングされており、異なる誘電体層に形成されている導体層同士は、必要に応じてビアを用いて短絡されている。例えば、非特許文献１のＦｉｇ．３に記載されたＰＢＧＡ（Plastic Ball Grid Array）パッケージは、積層された４枚の誘電体層（非特許文献１においてはcore）と、これら４枚の誘電体層を貫通するビア（非特許文献１においてはTH Filling Material）とを備えており、ビアは、積層された４枚の誘電体層の最表面を構成する一対の主面の各々に形成された導体層同士を短絡するように構成されている。 Multilayer boards (also called printed circuit boards) that are widely used in recent years are composed of a plurality of dielectric layers (for example, made of liquid crystal polymer) and a plurality of conductor layers formed on each of a pair of main surfaces of each dielectric layer. And have. Each conductor layer is patterned so as to function as, for example, a signal line, a ground pattern, a pad, etc., and conductor layers formed in different dielectric layers are short-circuited by using vias as necessary. Has been done. For example, Fig. The PBGA (Plastic Ball Grid Array) package described in No. 3 has four laminated dielectric layers (core in Non-Patent Document 1) and vias penetrating these four dielectric layers (Non-Patent Document 1). In 1, TH Filling Material) is provided, and the via is configured to short-circuit the conductor layers formed on each of the pair of main surfaces forming the outermost surface of the four laminated dielectric layers. Has been done.

Tsuneo Kobayashi et. al.，2000 Electronic Components and Technology Conference ，p.1658，2000Tsuneo Kobayashi et. Al., 2000 Electronic Components and Technology Conference, p.1658, 2000

複数の誘電体層を構成する材料に依存して大小の差はあるものの、非特許文献１に記載された多層基板は、外部環境の温度変化に応じて膨張又は収縮を繰り返す。このような膨張又は収縮に伴い、ビアを構成する導体膜には応力が繰り返し印加され、やがて、ビアを構成する導体膜の一部が破断する。この応力は、複数の誘電体層を構成する材料（例えば液晶ポリマー）と導体膜を構成する材料（例えば銅）との熱膨張係数が異なることに起因して発生する。 Although there is a difference in size depending on the material constituting the plurality of dielectric layers, the multilayer substrate described in Non-Patent Document 1 repeats expansion or contraction in response to a temperature change in the external environment. With such expansion or contraction, stress is repeatedly applied to the conductor film constituting the via, and eventually a part of the conductor film constituting the via breaks. This stress is generated due to the difference in the coefficient of thermal expansion between the material constituting the plurality of dielectric layers (for example, liquid crystal polymer) and the material constituting the conductor film (for example, copper).

本発明の一態様に係る多層基板は、上述した課題に鑑みなされたものであり、その目的は、ビアが形成された多層基板において、従来よりも導通障害を生じにくくさせることである。 The multilayer substrate according to one aspect of the present invention has been made in view of the above-mentioned problems, and an object thereof is to make the multilayer substrate on which vias are formed less likely to cause conduction failure than before.

上記の課題を解決するために、本発明の第１の態様に係る多層基板は、この順に積層された第１導体層、第１誘電体層、第２導体層、第２誘電体層、及び第３導体層を含む多層基板であって、前記第１導体層、前記第２導体層、及び前記第３導体層の各々は、ぞれぞれ、第１導体パターン、第２導体パターン、及び第３導体パターンを含み、前記第１誘電体層及び前記第２誘電体層を貫通し、かつ、前記第１導体パターン、前記第２導体パターン、及び前記第３導体パターンを短絡する第１ビアと、前記第１誘電体層を貫通し、かつ、前記第１導体パターン及び前記第２導体パターンを短絡する第２ビアと、が内部に形成されている。 In order to solve the above problems, the multilayer substrate according to the first aspect of the present invention includes a first conductor layer, a first dielectric layer, a second conductor layer, a second dielectric layer, and the like, which are laminated in this order. A multilayer substrate including a third conductor layer, wherein each of the first conductor layer, the second conductor layer, and the third conductor layer has a first conductor pattern, a second conductor pattern, and a third conductor pattern, respectively. A first via that includes a third conductor pattern, penetrates the first and second dielectric layers, and short-circuits the first conductor pattern, the second conductor pattern, and the third conductor pattern. And a second via that penetrates the first dielectric layer and short-circuits the first conductor pattern and the second conductor pattern are formed inside.

上記の構成によれば、第１誘電体層の熱膨張により第１ビアの第１誘電体層を貫通する部分に破断が生じても、第１の導体パターンと第２の導体パターンとが第２ビアにより短絡されているので、第１導体パターンと第２導体パターンと第３導体パターンとの導通が保たれる。したがって、第１誘電体層の熱膨張に起因する導通障害が生じ難い多層基板を実現することができる。 According to the above configuration, even if the portion of the first via that penetrates the first dielectric layer is broken due to thermal expansion of the first dielectric layer, the first conductor pattern and the second conductor pattern are second. Since it is short-circuited by the two vias, the continuity between the first conductor pattern, the second conductor pattern, and the third conductor pattern is maintained. Therefore, it is possible to realize a multilayer substrate in which conduction failure due to thermal expansion of the first dielectric layer is unlikely to occur.

また、本発明の第２の態様に係る多層基板は、上述した第１の態様において、前記第１誘電体層の材料は、前記第２誘電体層の材料よりも誘電率又は誘電正接が小さく、かつ、前記第２誘電体層の材料よりも熱膨張係数が大きい材料である。 Further, in the multilayer substrate according to the second aspect of the present invention, in the first aspect described above, the material of the first dielectric layer has a smaller dielectric constant or dielectric loss tangent than the material of the second dielectric layer. Moreover, it is a material having a larger coefficient of thermal expansion than the material of the second dielectric layer.

上記の構成によれば、第１誘電体層の熱膨張に起因する導通障害が生じ難く、かつ、電気的な特性の優れた多層基板を実現することができる。 According to the above configuration, it is possible to realize a multilayer substrate which is less likely to cause conduction failure due to thermal expansion of the first dielectric layer and has excellent electrical characteristics.

なお、第１誘電体層の材料が熱膨張係数が大きい材料である場合、第１誘電体層の熱膨張量が大きくなり、その結果、第１誘電体層の熱膨張に起因する導通障害が生じる確率が上昇する。しかしながら、上記の構成によれば、第１誘電体層の熱膨張により第１ビアの第１誘電体層を貫通する部分に破断が生じても、第１の導体層と第２の導体層とが第２ビアにより短絡されているので、第１導体層と第２導体層と第３導体層との導通が保たれる。このため、第１誘電体層の熱膨張に起因する導通障害が生じる確率の上昇を抑制することができる。 When the material of the first dielectric layer is a material having a large coefficient of thermal expansion, the amount of thermal expansion of the first dielectric layer becomes large, and as a result, conduction failure due to the thermal expansion of the first dielectric layer occurs. The probability of occurrence increases. However, according to the above configuration, even if the portion of the first via that penetrates the first dielectric layer is broken due to thermal expansion of the first dielectric layer, the first conductor layer and the second conductor layer Is short-circuited by the second via, so that the continuity between the first conductor layer, the second conductor layer, and the third conductor layer is maintained. Therefore, it is possible to suppress an increase in the probability that a conduction failure will occur due to thermal expansion of the first dielectric layer.

また、本発明の第３の態様に係る多層基板は、上述した第１の態様又は第２の態様において、前記第２ビアは、前記第１ビアよりも破断しにくくなるように構成されている。 Further, the multilayer substrate according to the third aspect of the present invention is configured such that the second via is less likely to break than the first via in the first aspect or the second aspect described above. ..

上記の構成によれば、第１誘電体層の熱膨張に起因する導通障害が更に生じ難い多層基板を実現することができる。 According to the above configuration, it is possible to realize a multilayer substrate in which conduction failure due to thermal expansion of the first dielectric layer is less likely to occur.

また、本発明の第４の態様に係る多層基板は、上述した第１の態様〜第３の態様の何れかにおいて、前記第２ビアと前記第１ビアとの距離は、前記第１ビアを通過する電磁波の最大周波数に対応する波長の１０分の１以下である、ように構成されている。 Further, in the multilayer substrate according to the fourth aspect of the present invention, in any of the first to third aspects described above, the distance between the second via and the first via is the same as that of the first via. It is configured to be 1/10 or less of the wavelength corresponding to the maximum frequency of the passing electromagnetic wave.

上記の構成によれば、第２ビアを設けたことにより生じ得る電磁波の反射を低減することができる。 According to the above configuration, it is possible to reduce the reflection of electromagnetic waves that may occur due to the provision of the second via.

また、本発明の第５の態様に係る多層基板は、上述した第１の態様〜第４の態様の何れかにおいて、前記第１導体層に実装されている集積回路を更に備えている、ように構成されている。 Further, the multilayer substrate according to the fifth aspect of the present invention further includes an integrated circuit mounted on the first conductor layer in any one of the first to fourth aspects described above. It is configured in.

集積回路は、熱源となるため、第１導体層が形成された第１誘電体層の熱膨張量が大きくなり、その結果、第１誘電体層の熱膨張に起因する導通障害が生じる確率が上昇する。しかしながら、上記の構成によれば、第１誘電体層の熱膨張により第１ビアに破断が生じても、第１パターンと第２パターンとが第２ビアにより短絡されているので、第１パターンと第２パターンと第３パターンとの導通が保たれる。このため、第１誘電体層の熱膨張に起因する導通障害が生じる確率の上昇を抑制することができる。 Since the integrated circuit serves as a heat source, the amount of thermal expansion of the first dielectric layer on which the first conductor layer is formed increases, and as a result, there is a probability that conduction failure due to the thermal expansion of the first dielectric layer will occur. Rise. However, according to the above configuration, even if the first via is broken due to thermal expansion of the first dielectric layer, the first pattern and the second pattern are short-circuited by the second via, so that the first pattern And the continuity between the second pattern and the third pattern is maintained. Therefore, it is possible to suppress an increase in the probability that a conduction failure will occur due to thermal expansion of the first dielectric layer.

また、本発明の第６の態様に係る多層基板は、上述した第１の態様〜第５の態様の何れかにおいて、前記第１導体パターンは、前記第１ビアから前記第２ビアに向かう方向に沿って延びている、ように構成されている。 Further, in the multilayer substrate according to the sixth aspect of the present invention, in any one of the first to fifth aspects described above, the first conductor pattern is in the direction from the first via to the second via. It is configured to extend along.

上記の構成によれば、第１導体パターンから第３導体パターンへ伝送される電磁波の経路のうち、（１）第１ビアのみを経由する経路、及び、（２）第２ビア及び第１ビアを経由する経路の各々の経路長（すなわち電気長）を等しくする、又は、略等しくすることができる。したがって、（１）の経路を通る電磁波と（２）の経路を通る電磁波との間に生じ得る干渉を低減することができる。また、差動信号を構成する２つの信号や直角位相振幅変調信号を構成する２つの信号（Ｉ信号とＱ信号）がそれぞれ別々の上記構成の第１導体パターンを伝送する場合、一方の上記構成における第１ビアの第１誘電体層を貫通する部分に破断が生じても、２つの信号の時間遅延差の増加を抑制又は低減できるため、差動信号や直角位相振幅変調信号の劣化を抑制又は低減することができる。 According to the above configuration, among the paths of electromagnetic waves transmitted from the first conductor pattern to the third conductor pattern, (1) a path passing only through the first via, and (2) a second via and a first via. The lengths (ie, electrical lengths) of each of the routes passing through the can be made equal or substantially equal. Therefore, it is possible to reduce the interference that may occur between the electromagnetic wave passing through the path (1) and the electromagnetic wave passing through the path (2). Further, when the two signals constituting the differential signal and the two signals (I signal and Q signal) constituting the orthogonal phase amplitude modulated signal transmit different first conductor patterns having the above configuration, one of the above configurations is used. Even if a break occurs in the portion of the first via that penetrates the first dielectric layer, the increase in the time delay difference between the two signals can be suppressed or reduced, so that the deterioration of the differential signal and the orthogonal phase amplitude modulated signal is suppressed. Or it can be reduced.

本発明の一態様によれば、ビアが形成された多層基板において、従来よりも導通障害を生じにくくさせることができる。 According to one aspect of the present invention, in a multilayer substrate on which vias are formed, conduction failure can be made less likely to occur than in the past.

（ａ）及び（ｂ）の各々は、それぞれ、本発明の実施形態に係る多層基板の平面図及び断面図である。Each of (a) and (b) is a plan view and a sectional view of a multilayer substrate according to an embodiment of the present invention, respectively. 図１に示した多層基板の断面図であり、該多層基板の効果を説明する断面図である。It is sectional drawing of the multilayer substrate shown in FIG. 1, and is sectional drawing explaining the effect of the multilayer substrate.

〔多層基板の構成〕
本発明の実施形態に係る多層基板１０について、図１を参照して説明する。図１の（ａ）及び（ｂ）の各々は、それぞれ、多層基板１０の一部の平面図及び断面図である。図１の（ｂ）の断面図は、図１の（ａ）の平面図に示したＡ−Ａ’線（スルービアＴＶの中心軸及びブラインドビアＢＶの中心軸を通る直線）に沿った断面（Ａ−Ａ’断面）における断面図である。なお、多層基板１０は、プリント基板とも呼ばれる。 [Structure of multilayer board]
The multilayer substrate 10 according to the embodiment of the present invention will be described with reference to FIG. Each of (a) and (b) of FIG. 1 is a plan view and a cross-sectional view of a part of the multilayer board 10. The cross-sectional view of FIG. 1 (b) is a cross-sectional view (a straight line passing through the central axis of the through-via TV and the central axis of the blind via BV) shown in the plan view of FIG. 1 (a). It is sectional drawing in AA'cross section). The multilayer board 10 is also called a printed circuit board.

図１に示すように、多層基板１０は、誘電体層１１，１２，１３と、導体層１１１，１１２，１２１，１２２，１３１，１３２と、樹脂層１４，１５と、スルービアＴＶと、ブラインドビアＢＶと、を備えている。 As shown in FIG. 1, the multilayer substrate 10 includes dielectric layers 11, 12, 13, conductor layers 111, 112, 121, 122, 131, 132, resin layers 14, 15, through via TV, and blind via. It has a BV.

多層基板１０は、ＲＦＩＣ（Radio Frequency Integrated Circuit）などを実装可能な高周波回路基板である。以下において、導体層１１１，１３２のことを多層基板１０の表層とも称し、導体層１１２，１２１，１２２，１３１のことを多層基板１０の内層とも称する。 The multilayer board 10 is a high frequency circuit board on which an RFIC (Radio Frequency Integrated Circuit) or the like can be mounted. In the following, the conductor layers 111 and 132 are also referred to as the surface layer of the multilayer substrate 10, and the conductor layers 112, 121, 122 and 131 are also referred to as the inner layer of the multilayer substrate 10.

誘電体層１１，１２，１３は、誘電体製の層状あるいは板状の部材である。誘電体層１１は、第１誘電体層の一例であり、誘電体層１２，１３は、第２誘電体層の一例である。すなわち、本実施形態において、第１誘電体層は、単層の誘電体層１１により構成されており、第２誘電体層は、２層の誘電体層１１，１２により構成されている。なお、第１誘電体層及び第２誘電体層の各々を構成する誘電体層の層数は、限定されるものではなく、単層であってもよいし、複数層であってもよい。言い換えれば、本発明の一態様において、後述するブラインドビアＢＶが貫通する誘電体層が第１誘電体層であり、ブラインドビアＢＶが貫通していない誘電体層が第２誘電体層である。 The dielectric layers 11, 12, and 13 are layered or plate-shaped members made of a dielectric. The dielectric layer 11 is an example of the first dielectric layer, and the dielectric layers 12 and 13 are examples of the second dielectric layer. That is, in the present embodiment, the first dielectric layer is composed of a single-layer dielectric layer 11, and the second dielectric layer is composed of two layers of dielectric layers 11 and 12. The number of layers of the dielectric layers constituting each of the first dielectric layer and the second dielectric layer is not limited, and may be a single layer or a plurality of layers. In other words, in one aspect of the present invention, the dielectric layer through which the blind via BV, which will be described later, penetrates is the first dielectric layer, and the dielectric layer through which the blind via BV does not penetrate is the second dielectric layer.

誘電体層１１，１２，１３を構成する材料である誘電体は、限定されるものではなく、実装するＲＦＩＣの動作帯域における電気的な特性（例えば誘電損失の大きさ）などを考慮して適宜選択することができる。誘電体層１１，１２，１３を構成する材料の一例としては、液晶ポリマー、ポリイミド、ガラスエポキシ及び石英が挙げられる。 The dielectric material that constitutes the dielectric layers 11, 12, and 13 is not limited, and is appropriately considered in consideration of the electrical characteristics (for example, the magnitude of dielectric loss) in the operating band of the RFIC to be mounted. You can choose. Examples of the materials constituting the dielectric layers 11, 12 and 13 include liquid crystal polymers, polyimides, glass epoxies and quartz.

誘電体層１１，１２，１３の各々は、全てが同じ材料により構成されていてもよいし、何れかが異なる材料により構成されていてもよい。この場合、誘電体層１１，１２，１３のうち、後述する配線Ｌ１が形成される誘電体層１１は、誘電体層１２，１３の材料よりも誘電率又は誘電正接が小さい材料を用いて構成することが好ましい。 Each of the dielectric layers 11, 12, and 13 may be made of the same material, or any one of them may be made of a different material. In this case, among the dielectric layers 11, 12 and 13, the dielectric layer 11 on which the wiring L1 described later is formed is made of a material having a smaller dielectric constant or dielectric loss tangent than the materials of the dielectric layers 12 and 13. It is preferable to do so.

なお、誘電体層１１の材料としては、液晶ポリマーが好適であり、誘電体層１２，１３の材料としては、ポリイミドもしくはガラスエポキシが好適である。液晶ポリマーは、ポリイミドもしくはガラスエポキシと比較して、誘電率及び誘電正接が小さいため高周波特性が優れている。また、液晶ポリマーは、ポリイミドもしくはガラスエポキシと比較して、コストが高く、熱膨張係数が大きい。そのため、誘電体層１１の材料として液晶ポリマーを採用し、誘電体層１２，１３の材料としてポリイミドもしくはガラスエポキシを採用することが好ましい。 As the material of the dielectric layer 11, a liquid crystal polymer is suitable, and as the material of the dielectric layers 12 and 13, polyimide or glass epoxy is suitable. The liquid crystal polymer has excellent high frequency characteristics because it has a smaller dielectric constant and dielectric loss tangent than polyimide or glass epoxy. Further, the liquid crystal polymer has a high cost and a large coefficient of thermal expansion as compared with polyimide or glass epoxy. Therefore, it is preferable to use a liquid crystal polymer as the material of the dielectric layer 11 and polyimide or glass epoxy as the material of the dielectric layers 12 and 13.

導体層１１１，１１２は、誘電体層１１の一対の主面の各々にそれぞれ形成されている層状部材である。導体層１１１，１１２の各々を構成する導体は、限定されるものではないが、電気抵抗率が小さな金属であることが好ましい。導体層１１１，１１２の各々を構成する導体の一例としては、銅及びアルミニウムが挙げられ、本実施形態では、銅を採用している。 The conductor layers 111 and 112 are layered members formed on each of the pair of main surfaces of the dielectric layer 11. The conductor constituting each of the conductor layers 111 and 112 is not limited, but is preferably a metal having a small electrical resistivity. Examples of conductors constituting each of the conductor layers 111 and 112 include copper and aluminum, and in this embodiment, copper is adopted.

導体層１２１，１２２は、誘電体層１２の一対の主面の各々にそれぞれ形成されている点を除けば導体層１１１，１１２と同様に構成されている。また、導体層１３１，１３２は、誘電体層１３の一対の主面の各々にそれぞれ形成されている点を除けば導体層１１１，１１２と同様に構成されている。したがって、ここでは、導体層１２１，１２２，１３１，１３２に関する詳しい説明を省略する。 The conductor layers 121 and 122 are configured in the same manner as the conductor layers 111 and 112 except that they are formed on each of the pair of main surfaces of the dielectric layer 12. Further, the conductor layers 131 and 132 are configured in the same manner as the conductor layers 111 and 112 except that they are formed on each of the pair of main surfaces of the dielectric layer 13. Therefore, detailed description of the conductor layers 121, 122, 131, 132 will be omitted here.

なお、導体層１１１は、第１導体層の一例であり、誘電体層１１と誘電体層１２との間に介在する導体層１１２，１２１は、第２導体層の一例であり、導体層１３２は、第３導体層の一例である。 The conductor layer 111 is an example of the first conductor layer, and the conductor layers 112 and 121 interposed between the dielectric layer 11 and the dielectric layer 12 are examples of the second conductor layer, and the conductor layer 132. Is an example of the third conductor layer.

導体層１１１，１３２は、多層基板１０の表層を構成し、導体層１１２，１２１，１２２，１３１は、多層基板１０の内層を構成する。なお、多層基板１０において、第２導体層の一例である導体層１１２，１２１のうち何れか一方は、省略されていてもよい。多層基板１０において、導体層１１２を省略する場合、後述するブラインドビアＢＶが導体層１２１に短絡されており、後述するアンチパッドＡＰ２が図１の（ｂ）に示すアンチパッドＡＰ１と同様に形成されていればよい。また、多層基板１０において、導体層１２２，１３１のうち何れか一方又は両方は、省略されていてもよい。 The conductor layers 111 and 132 form the surface layer of the multilayer board 10, and the conductor layers 112, 121, 122 and 131 form the inner layer of the multilayer board 10. In the multilayer substrate 10, any one of the conductor layers 112 and 121, which is an example of the second conductor layer, may be omitted. When the conductor layer 112 is omitted in the multilayer board 10, the blind via BV described later is short-circuited to the conductor layer 121, and the antipad AP2 described later is formed in the same manner as the antipad AP1 shown in FIG. 1B. You just have to. Further, in the multilayer substrate 10, any one or both of the conductor layers 122 and 131 may be omitted.

樹脂層１４は、誘電体層１１の導体層１１２と、誘電体層１２の導体層１２１との間に介在するように形成された層状部材である。樹脂層１４を構成する樹脂は、硬化することによって導体層１１２と導体層１２１とを接着することができる樹脂であれば限定されるものではない。また、樹脂層１４を構成する樹脂は、紫外線を照射することによって硬化する樹脂であってもよいし、加熱することによって硬化する樹脂であってもよいし、大気中に所定の時間放置することによって硬化する樹脂であってもよい。樹脂層１４を構成する樹脂の一例としては、エポキシ樹脂が挙げられ、本実施形態ではエポキシ樹脂を採用している。 The resin layer 14 is a layered member formed so as to be interposed between the conductor layer 112 of the dielectric layer 11 and the conductor layer 121 of the dielectric layer 12. The resin constituting the resin layer 14 is not limited as long as it is a resin capable of adhering the conductor layer 112 and the conductor layer 121 by curing. Further, the resin constituting the resin layer 14 may be a resin that is cured by irradiating with ultraviolet rays, a resin that is cured by heating, or is left in the atmosphere for a predetermined time. It may be a resin that is cured by. An epoxy resin is mentioned as an example of the resin constituting the resin layer 14, and the epoxy resin is adopted in this embodiment.

樹脂層１５は、誘電体層１２の導体層１２２と、誘電体層１３の導体層１３１との間に介在するように形成されている点を除けば樹脂層１４と同様に構成されている。したがって、ここでは、樹脂層１５に関する詳しい説明を省略する。 The resin layer 15 is configured in the same manner as the resin layer 14 except that it is formed so as to be interposed between the conductor layer 122 of the dielectric layer 12 and the conductor layer 131 of the dielectric layer 13. Therefore, detailed description of the resin layer 15 will be omitted here.

（配線及びグランドパターン）
多層基板１０の一方の主面を構成する導体層１１１は、まず、誘電体層１１の一方の主面の全体に形成される。その後、導体層１１１の一部を所定の形状に除去する（すなわちパターニングする）ことによって、誘電体層１１の一方の主面には、導体層１１１が残された領域と、導体層が除去された領域とが形成される。導体層１１１が残された領域は、言い換えれば導体パターンであり、その形状に応じて配線として機能したり、グランド層として機能したり、電極として機能したりする。具体的には、図１の（ａ）に示すように、導体層１１１はパターニングされ、配線Ｌ１が形成されている。また、図１の（ａ）には図示していないが、導体層１１１はパターニングされ、グランド層や、電極などが形成されていてもよい。なお、配線Ｌ１は、第１導体パターンの一例である。 (Wiring and ground pattern)
The conductor layer 111 forming one main surface of the multilayer substrate 10 is first formed on the entire one main surface of the dielectric layer 11. After that, by removing (that is, patterning) a part of the conductor layer 111 into a predetermined shape, the region where the conductor layer 111 is left and the conductor layer are removed from one main surface of the dielectric layer 11. Region is formed. The region where the conductor layer 111 is left is, in other words, a conductor pattern, which functions as a wiring, a ground layer, or an electrode depending on its shape. Specifically, as shown in FIG. 1A, the conductor layer 111 is patterned to form the wiring L1. Further, although not shown in FIG. 1A, the conductor layer 111 may be patterned to form a ground layer, electrodes, or the like. The wiring L1 is an example of the first conductor pattern.

なお、図１の（ａ）に示すように、配線Ｌ１は、スルービアＴＶからブラインドビアＢＶに向かう方向に沿って延びていることが好ましい。この構成によれば、配線Ｌ１からパッドＰ３へ伝送される電磁波の経路のうち、（１）スルービアＴＶのみを経由する経路、及び、（２）ブラインドビアＢＶ及びスルービアＴＶを経由する経路の各々の経路長（すなわち電気長）を等しくする、又は、略等しくすることができる。したがって、（１）の経路を通る電磁波と（２）の経路を通る電磁波との間に生じ得る干渉を低減することができる。 As shown in FIG. 1A, it is preferable that the wiring L1 extends in the direction from the through-via TV to the blind via BV. According to this configuration, among the paths of the electromagnetic waves transmitted from the wiring L1 to the pad P3, each of (1) a path passing through only the through-via TV and (2) a path passing through the blind via BV and the through-via TV. The path lengths (ie, electrical lengths) can be equal or substantially equal. Therefore, it is possible to reduce the interference that may occur between the electromagnetic wave passing through the path (1) and the electromagnetic wave passing through the path (2).

多層基板１０の他方の主面を構成する導体層１３２は、導体層１１１と同様に、誘電体層１３の一方の主面の全体に形成され、その後、パターニングされている。その結果、導体層１３２には、パッドＰ３と、グランドパターンＧとが形成されている。パッドＰ３とグランドパターンＧとは、アンチパッドＡＰ５により離間されるとともに絶縁されている。なお、パッドＰ３は、第３導体パターンの一例である。 The conductor layer 132 forming the other main surface of the multilayer substrate 10 is formed on the entire one main surface of the dielectric layer 13 and then patterned, similarly to the conductor layer 111. As a result, the pad P3 and the ground pattern G are formed on the conductor layer 132. The pad P3 and the ground pattern G are separated and insulated by the anti-pad AP5. The pad P3 is an example of a third conductor pattern.

多層基板１０の表層を構成する導体層１１１，１３２と同様に、多層基板１０の内層を構成する導体層１１２，１２１，１２２，１３１の各々もパターニングされている。導体層１１２，１２１，１２２，１３１の残された領域である導体パターンは、導体層１１１，１３２と同様に、その形状に応じて配線として機能したり、グランド層として機能したり、電極として機能したりする。その結果、導体層１１２はパターニングされ、パッドＰ２と、パッドＰ２の周りを取り囲むグランドパターン（図１において符号は省略）とが形成されている。パッドＰ２と上記グランドパターンとは、アンチパッドＡＰ１により離間されるとともに絶縁されている。また、導体層１２１，１２２，１３１の各々はパターニングされ、それぞれ、パッドと、該パッドの周りを取り囲むグランドパターンとが形成されている。図１の（ｂ）において、上記パッド及び上記グランドの符号は省略している。上記パッドと上記グランドパターンとは、導体層１２１においてはアンチパッドＡＰ２により離間されるとともに絶縁されており、導体層１２２においてはアンチパッドＡＰ３により離間されるとともに絶縁されており、導体層１３１においてはアンチパッドＡＰ４により離間されるとともに絶縁されている。なお、パッドＰ２、及び、導体層１２１に含まれているパッドであってアンチパッドＡＰ２により取り囲まれているパッドは、第２導体パターンの一例である。 Similar to the conductor layers 111 and 132 that form the surface layer of the multilayer board 10, the conductor layers 112, 121, 122 and 131 that form the inner layer of the multilayer board 10 are also patterned. The conductor pattern, which is the remaining region of the conductor layers 112, 121, 122, 131, functions as a wiring, a ground layer, or an electrode according to its shape, like the conductor layers 111, 132. To do. As a result, the conductor layer 112 is patterned to form a pad P2 and a ground pattern (reference numeral omitted in FIG. 1) surrounding the pad P2. The pad P2 and the ground pattern are separated and insulated by the anti-pad AP1. Further, each of the conductor layers 121, 122, and 131 is patterned to form a pad and a ground pattern surrounding the pad, respectively. In FIG. 1B, the reference numerals of the pad and the ground are omitted. The pad and the ground pattern are separated and insulated by the anti-pad AP2 in the conductor layer 121, separated and insulated by the anti-pad AP3 in the conductor layer 122, and separated and insulated by the anti-pad AP3 in the conductor layer 121. It is separated and insulated by the anti-pad AP4. The pad P2 and the pad included in the conductor layer 121 and surrounded by the anti-pad AP2 are an example of the second conductor pattern.

（スルービアＴＶ及びブラインドビアＢＶ）
多層基板１０の内部には、スルービアＴＶ及びブラインドビアＢＶが形成されている。スルービアＴＶは、第１ビアの一例であり、ブラインドビアＢＶは、第２ビアの一例である。 (Through Via TV and Blind Via BV)
A through via TV and a blind via BV are formed inside the multilayer board 10. The through-via TV is an example of the first via, and the blind via BV is an example of the second via.

スルービアＴＶは、樹脂層１４，１５を用いて接着したあとの誘電体層１１，１２，１３に対してスルーホールＴＨを形成し、スルーホールＴＨの内壁に導体膜を形成することによって得られる。 The through-hole TV is obtained by forming through-hole TH with respect to the dielectric layers 11, 12, and 13 after being bonded using the resin layers 14, 15 and forming a conductor film on the inner wall of the through-hole TH.

ブラインドビアＢＶは、樹脂層１４，１５を用いて接着したあとの誘電体層１１，１２，１３に対して、誘電体層１１のみを貫通するブラインドホールＢＨを形成し、ブラインドホールＢＨの内壁に導体膜を形成することによって得られる。言い換えれば、ブラインドビアＢＶは、誘電体層１２，１３を貫通しておらず、かつ、多層基板１０の法線方向に沿ってみた場合に、ブラインドビアＢＶは、パッドＰ３から離間している。なお、多層基板１０において、導体層１１２が省略されている場合、ブラインドビアＢＶは、樹脂層１４，１５を用いて接着したあとの誘電体層１１，１２，１３に対して、誘電体層１１及び樹脂層１４を貫通するブラインドホールＢＨを形成し、ブラインドホールＢＨの内壁に導体膜を形成することによって得られる。 The blind via BV forms a blind hole BH penetrating only the dielectric layer 11 with respect to the dielectric layers 11, 12 and 13 after being bonded using the resin layers 14 and 15, and forms a blind hole BH on the inner wall of the blind hole BH. Obtained by forming a conductor film. In other words, the blind via BV does not penetrate the dielectric layers 12 and 13, and when viewed along the normal direction of the multilayer substrate 10, the blind via BV is separated from the pad P3. When the conductor layer 112 is omitted in the multilayer substrate 10, the blind via BV has the dielectric layer 11 with respect to the dielectric layers 11, 12 and 13 after being bonded using the resin layers 14 and 15. It is obtained by forming a blind hole BH penetrating the resin layer 14 and forming a conductor film on the inner wall of the blind hole BH.

スルービアＴＶ及びブラインドビアＢＶは、導体製の筒状部材である。スルービアＴＶ及びブラインドビアＢＶを構成する導体は、限定されるものではないが、電気抵抗率が小さな金属であることが好ましい。スルービアＴＶ及びブラインドビアＢＶを構成する導体の一例としては、銅及びアルミニウムが挙げられ、本実施形態では、銅を採用している。なお、本実施形態においてスルービアＴＶ及びブラインドビアＢＶは、導体製の筒状部材としたが、それに限らない。スルーホールＴＨ及びブラインドホールＢＨに導体を充填した円柱部材であってもよい。また、スルービアＴＶは非貫通孔を形成した後に形成されるブラインドビアでもよい。 The through via TV and the blind via BV are tubular members made of a conductor. The conductors constituting the through-via TV and the blind via BV are not limited, but are preferably metals having a small electrical resistivity. Examples of conductors constituting the through-via TV and the blind via BV include copper and aluminum, and in this embodiment, copper is adopted. In the present embodiment, the through-via TV and the blind via BV are tubular members made of conductors, but are not limited thereto. It may be a cylindrical member in which a through hole TH and a blind hole BH are filled with a conductor. Further, the through-via TV may be a blind via formed after forming the non-through hole.

また、ブラインドビアＢＶの全長（中心軸に沿った長さ）は、スルービアＴＶの全長（中心軸に沿った長さ）よりも短い。 Further, the total length of the blind via BV (length along the central axis) is shorter than the total length of the through via TV (length along the central axis).

スルービアＴＶは、（１）多層基板１０の一方の主面に形成された導体パターンである配線Ｌ１と、（２）導体層１１２をパターニングすることによって得られる導体パターンであるパッドＰ２と、（３）導体層１２１をパターニングすることによって得られる導体パターンであってアンチパッドＡＰ２により取り囲まれているパッドと、（４）多層基板１０の他方の主面に形成された導体パターンであるパッドＰ３と、を直接的に短絡する。なお、図１の（ｂ）に示すように、スルービアＴＶは、多層基板１０の内層に形成された導体パターンのうち、導体層１１２，１２１，１２２，１３１に形成されたアンチパッドＡＰ１，ＡＰ２，ＡＰ３，ＡＰ４の外側に位置する導体パターンとは、絶縁されている。 The through-via TV includes (1) wiring L1 which is a conductor pattern formed on one main surface of the multilayer substrate 10, (2) pad P2 which is a conductor pattern obtained by patterning the conductor layer 112, and (3). ) A pad which is a conductor pattern obtained by patterning the conductor layer 121 and is surrounded by the anti-pad AP2, and (4) a pad P3 which is a conductor pattern formed on the other main surface of the multilayer substrate 10. Is directly short-circuited. As shown in FIG. 1B, the through-via TV has anti-pads AP1, AP2, formed on the conductor layers 112, 121, 122, 131 among the conductor patterns formed on the inner layer of the multilayer substrate 10. It is insulated from the conductor pattern located on the outside of AP3 and AP4.

ブラインドビアＢＶは、（１）多層基板１０の一方の主面に形成された導体パターンである配線Ｌ１と、（２）導体層１１２をパターニングすることによって得られる導体パターンであるパッドＰ２と、を直接的に短絡する。なお、図１の（ｂ）に示すように、ブラインドビアＢＶは、多層基板１０の内層に形成された導体パターンのうち、導体層１１２に形成したアンチパッドＡＰ１の外側に位置する導体パターン（パッドＰ２以外の導体パターン）とは、絶縁されている。 The blind via BV comprises (1) wiring L1 which is a conductor pattern formed on one main surface of the multilayer substrate 10, and (2) pad P2 which is a conductor pattern obtained by patterning the conductor layer 112. Short circuit directly. As shown in FIG. 1B, the blind via BV is a conductor pattern (pad) located outside the anti-pad AP1 formed on the conductor layer 112 among the conductor patterns formed on the inner layer of the multilayer substrate 10. It is insulated from the conductor pattern other than P2).

また、外部環境の温度変化に応じて多層基板１０が膨張又は収縮を繰り返した場合に、ブラインドビアＢＶは、スルービアＴＶよりも破断しにくくなるように構成されていることが好ましい。ブラインドビアＢＶの全長（中心軸に沿った長さ）は、スルービアＴＶの全長（中心軸に沿った長さ）よりも短いため、スルービアＴＶよりも破断しにくい。さらに、ブラインドビアＢＶをスルービアＴＶよりも破断しにくくするための構成としては、（１）スルービアＴＶの両端部である端部ＴＶａ，ＴＶｂを封止することによって、スルービアＴＶの内部空間を密閉する、（２）ブラインドビアＢＶを構成する導体層の厚みがスルービアＴＶを構成する導体膜の厚みより厚くする、（３）ブラインドビアＢＶの直径がスルービアＴＶの直径より大きくする、が考えられる。本実施形態においては、ブラインドビアＢＶをスルービアＴＶよりもさらに破断しにくくするために、ブラインドビアＢＶを構成する導体層の厚みがスルービアＴＶを構成する導体膜の厚みより厚くし、かつ、ブラインドビアＢＶの直径がスルービアＴＶの直径より大きくしている。 Further, it is preferable that the blind via BV is configured to be less likely to break than the through via TV when the multilayer substrate 10 repeatedly expands or contracts in response to a temperature change in the external environment. Since the total length of the blind via BV (length along the central axis) is shorter than the total length of the through via TV (length along the central axis), it is less likely to break than the through via TV. Further, as a configuration for making the blind via BV more difficult to break than the through via TV, (1) the internal space of the through via TV is sealed by sealing the end portions TVa and TVb which are both ends of the through via TV. , (2) The thickness of the conductor layer constituting the blind via BV is made thicker than the thickness of the conductor film constituting the through via TV, and (3) The diameter of the blind via BV is made larger than the diameter of the through via TV. In the present embodiment, in order to make the blind via BV more difficult to break than the through via TV, the thickness of the conductor layer constituting the blind via BV is made thicker than the thickness of the conductor film constituting the through via TV, and the blind via is formed. The diameter of the BV is larger than the diameter of the through-via TV.

（ブラインドビアＢＶの効果）
外部環境の温度変化に応じて多層基板１０が膨張又は収縮を繰り返した場合、スルービアＴＶ及びブラインドビアＢＶのうち最も破断する可能性が高い箇所は、スルービアＴＶの端部ＴＶａの近傍領域である。以下に、端部ＴＶａの近傍領域が最も破断する可能性が高い箇所となる理由を説明する。なお、図２においては、この最も破断する可能性が高い箇所を平行な２本の破線により図示している。 (Effect of blind via BV)
When the multilayer substrate 10 repeatedly expands or contracts in response to a temperature change in the external environment, the portion of the through-via TV and the blind via BV that is most likely to break is a region near the end TVa of the through-via TV. The reason why the region near the end TVa is the most likely to break will be described below. In FIG. 2, the portion most likely to break is shown by two parallel broken lines.

外部環境の温度変化に応じて多層基板１０が膨張又は収縮を繰り返した場合、スルービアＴＶ及びブラインドビアＢＶを構成する導体膜には応力が繰り返し印加される。ここで、スルービアＴＶの両端部である端部ＴＶａ，ＴＶｂに作用しえる応力は、ブラインドビアＢＶの両端部に作用しえる応力を上回る。これは、スルービアＴＶの全長がブラインドビアＢＶの全長より長いためである。したがって、ブラインドビアＢＶは、スルービアＴＶよりも破断しにくい。なお、端部ＴＶａは、スルービアＴＶの両端部のうち誘電体層１１側の端部であり、端部ＴＶｂは、スルービアＴＶの両端部のうち誘電体層１３側の端部である。 When the multilayer substrate 10 repeatedly expands or contracts in response to a temperature change in the external environment, stress is repeatedly applied to the conductor films constituting the through via TV and the blind via BV. Here, the stress that can act on both ends TVa and TVb of the through-via TV exceeds the stress that can act on both ends of the blind via BV. This is because the total length of the through-via TV is longer than the total length of the blind via BV. Therefore, the blind via BV is less likely to break than the through via TV. The end TVa is the end of the through-via TV on the dielectric layer 11 side, and the end TVb is the end of the through-via TV on the dielectric layer 13 side.

また、本実施形態においては、上述したように、ブラインドビアＢＶをスルービアＴＶよりも破断しにくくする構成を採用しているため、ブラインドビアＢＶは、スルービアＴＶと比較して、大幅に破断しにくい。 Further, in the present embodiment, as described above, since the blind via BV is more difficult to break than the through via TV, the blind via BV is significantly less likely to break than the through via TV. ..

また、スルービアＴＶの端部ＴＶａ，ＴＶｂの各々に作用しえる応力に着目した場合、端部ＴＶａに作用しえる応力は、端部ＴＶｂに作用しえる応力を上回る。これは、本実施形態において、誘電体層１１の材料である液晶ポリマーの熱膨張係数が誘電体層１３の材料であるポリイミドの熱膨張係数より大きいためである。 Further, when focusing on the stress that can act on each of the end TVa and TVb of the through-via TV, the stress that can act on the end TVa exceeds the stress that can act on the end TVb. This is because, in the present embodiment, the coefficient of thermal expansion of the liquid crystal polymer, which is the material of the dielectric layer 11, is larger than the coefficient of thermal expansion of the polyimide, which is the material of the dielectric layer 13.

以上のように、外部環境の温度変化に応じて多層基板１０が膨張又は収縮を繰り返した場合に生じ得る応力は、スルービアＴＶ及びブラインドビアＢＶのうち、端部ＴＶａにおいて最も大きくなる場合が多い。したがって、端部ＴＶａの近傍領域が最も破断する可能性が高い箇所となる。 As described above, the stress that can be generated when the multilayer substrate 10 repeatedly expands or contracts in response to a temperature change in the external environment is often the largest at the end TVa of the through via TV and the blind via BV. Therefore, the region near the end TVa is the portion most likely to break.

多層基板１０は、外部環境の温度変化に起因して、スルービアＴＶの誘電体層１１を貫通する部分である端部ＴＶａの近傍領域に破断が生じても、配線Ｌ１とパッドＰ２とがブラインドビアＢＶにより短絡されているので、配線Ｌ１と、パッドＰ２と、パッドＰ３との導通が保たれる。図２に示した白抜きの矢印は、配線Ｌ１からパッドＰ３へ流れる電流の経路を示す。したがって、多層基板１０は、誘電体層１１，１２，１３の熱膨張（特には、誘電体層１１の熱膨張）に起因する導通障害が生じ難い多層基板を実現することができる。 In the multilayer board 10, even if a break occurs in a region near the end TVa, which is a portion penetrating the dielectric layer 11 of the through-via TV due to a temperature change in the external environment, the wiring L1 and the pad P2 are blind vias. Since it is short-circuited by the BV, the continuity between the wiring L1 and the pad P2 and the pad P3 is maintained. The white arrows shown in FIG. 2 indicate the path of the current flowing from the wiring L1 to the pad P3. Therefore, the multilayer substrate 10 can realize a multilayer substrate in which conduction failure due to thermal expansion of the dielectric layers 11, 12, and 13 (particularly, thermal expansion of the dielectric layer 11) is unlikely to occur.

また、上述したように、誘電体層１１の材料である液晶ポリマーは、誘電体層１２，１３の材料であるポリイミドよりも高周波特性の良い材料であって、誘電率及び誘電正接が小さい材料であることが好ましい。通常、高周波特性の良い材料は熱膨張係数が大きい。 Further, as described above, the liquid crystal polymer which is the material of the dielectric layer 11 is a material having better high frequency characteristics than the polyimide which is the material of the dielectric layers 12 and 13, and has a small dielectric constant and dielectric loss tangent. It is preferable to have. Generally, a material having good high frequency characteristics has a large coefficient of thermal expansion.

この構成によれば、誘電体層１１の熱膨張に起因する導通障害が生じ難く、かつ高周波特性の優れた多層基板１０を実現することができる。 According to this configuration, it is possible to realize a multilayer substrate 10 which is less likely to cause conduction failure due to thermal expansion of the dielectric layer 11 and has excellent high frequency characteristics.

なお、誘電体層１１，１２，１３の各々がすべて同じ材料により構成されている場合、端部ＴＶａの近傍領域における破断のしやすさと、端部ＴＶｂの近傍領域における破断のしやすさとは、概ね同じと見做せる。このような場合であっても、ブラインドビアＢＶを備えた多層基板１０は、従来よりも、誘電体層１１，１２，１３の熱膨張に起因する導通障害を生じにくくすることができる。これは、多層基板１０は、端部ＴＶｂの近傍領域において破断が生じた場合には導通障害が生じるものの、端部ＴＶａの近傍領域において破断が生じた場合には導通障害を生じさせないためである。 When each of the dielectric layers 11, 12, and 13 is made of the same material, the ease of breaking in the region near the end TVa and the ease of breaking in the region near the end TVb are different. It can be regarded as almost the same. Even in such a case, the multilayer board 10 provided with the blind via BV can make the conduction failure due to the thermal expansion of the dielectric layers 11, 12 and 13 less likely to occur than in the conventional case. This is because the multilayer substrate 10 does not cause a continuity failure when a break occurs in a region near the end TVb, but does not cause a continuity failure when a break occurs in a region near the end TVa. ..

端部ＴＶａの近傍領域においてのみならず、端部ＴＶｂの近傍領域においても破断を生じさせたくない場合、ブラインドビアＢＶと同様の構造を、誘電体層１３にも形成しておけばよい。 If it is not desired to cause fracture not only in the region near the end TVa but also in the region near the end TVb, the same structure as the blind via BV may be formed in the dielectric layer 13.

（ＲＦＩＣの実装）
図１の（ａ）及び（ｂ）に示すように、多層基板１０において、導体層１１１側の主面の一部には、集積回路の一例であるＲＦＩＣ１６がバンプを用いて実装されている。 (Implementation of RFIC)
As shown in FIGS. 1A and 1B, in the multilayer substrate 10, RFIC16, which is an example of an integrated circuit, is mounted on a part of the main surface on the conductor layer 111 side by using bumps.

この構成によれば、誘電体層１１の熱膨張に起因する導通障害が生じ難く、ＲＦＩＣ１６が実装された多層基板を実現することができる。 According to this configuration, conduction failure due to thermal expansion of the dielectric layer 11 is unlikely to occur, and a multilayer substrate on which RFIC 16 is mounted can be realized.

なお、誘電体層１１の導体層１１１側の主面にＲＦＩＣ１６が実装されている場合、ＲＦＩＣ１６は熱源となるため、誘電体層１１の熱膨張量が大きくなり、その結果、誘電体層１１の熱膨張に起因する導通障害が生じる確率が上昇する。しかしながら、この構成によれば、誘電体層１１の熱膨張によりスルービアＴＶの誘電体層１１を貫通する部分（端部ＴＶａの近傍領域）に破断が生じても、配線Ｌ１とパッドＰ２とがブラインドビアＢＶにより短絡されているので、配線Ｌ１とパッドＰ２とパッドＰ３との導通が保たれる。このため、誘電体層１１の熱膨張に起因する導通障害が生じる確率の上昇を抑制することができる。したがって、ブラインドビアＢＶを備えた多層基板１０は、ＲＦＩＣなどを実装可能な高周波回路基板として好適に用いることができる。 When the RFIC 16 is mounted on the main surface of the dielectric layer 11 on the conductor layer 111 side, the RFIC 16 serves as a heat source, so that the amount of thermal expansion of the dielectric layer 11 increases, and as a result, the dielectric layer 11 The probability of conduction failure due to thermal expansion increases. However, according to this configuration, even if the portion penetrating the dielectric layer 11 of the through-via TV (the region near the end TVa) is broken due to the thermal expansion of the dielectric layer 11, the wiring L1 and the pad P2 are blind. Since it is short-circuited by the via BV, the continuity between the wiring L1 and the pad P2 and the pad P3 is maintained. Therefore, it is possible to suppress an increase in the probability that a conduction failure will occur due to thermal expansion of the dielectric layer 11. Therefore, the multilayer board 10 provided with the blind via BV can be suitably used as a high frequency circuit board on which RFIC or the like can be mounted.

導体層１１側にＲＦＩＣ１６が実装されていることが好ましい。そうすることでＲＦＩＣ１６の出力が低誘電もしくは低誘電正接な誘電体層１１に設けられた線路に直接出力されるので、線路において生じ得る損失をより低減することができる。 It is preferable that the RFIC 16 is mounted on the conductor layer 11 side. By doing so, the output of the RFIC 16 is directly output to the line provided on the dielectric layer 11 having a low dielectric or a low dielectric loss tangent, so that the loss that may occur in the line can be further reduced.

スルービアＴＶとブラインドビアＢＶの間の中心間距離である距離Ｄ_Ｖ（図１の（ａ）参照）は、配線Ｌ１を伝搬する電磁波の最大周波数に対応する波長の１０分の１以下が好ましい。分岐しているところはインピーダンスが変化しているため、ビア間の距離が長い場合、特に４分の１波長程度になる場合、使用帯域内で反射が増加してしまう。しかし、上述したように距離Ｄ_Ｖが配線Ｌ１を伝搬する電磁波の最大周波数に対応する波長の１０分の１以下である場合、多少線路中のインピーダンスが変化しても影響は小さい。多層基板１０において、距離Ｄ_Ｖの例としては、１ｍｍ以下が挙げられる。誘電体層１１に液晶ポリマーを使用した際、比誘電率を３とすると、距離Ｄ_Ｖが１ｍｍ以下である場合、周波数が１５ＧＨｚ以下の帯域に含まれる電磁波に対して、距離Ｄ_Ｖは、波長の１０分の１以下という条件を満たすことができる。すなわち、周波数が１５ＧＨｚ以下の帯域に含まれる電磁波に対して、距離Ｄ_Ｖが十分短い距離だと見做すことができる。 Through via TV and a center distance between the blind vias BV distance D _{V (see} FIG. 1 (a)), 1 is preferably at most a tenth of the wavelength corresponding to the maximum frequency of the electromagnetic wave propagating through the wiring L1. Since the impedance changes at the branched part, the reflection increases in the used band when the distance between the vias is long, especially when the wavelength is about a quarter wavelength. However, as described above, when the distance _DV is 1/10 or less of the wavelength corresponding to the maximum frequency of the electromagnetic wave propagating in the wiring L1, even if the impedance in the line changes to some extent, the influence is small. In the multilayer substrate 10, as an example of the distance _{D V,} include 1mm or less. When using a liquid crystal polymer on the dielectric layer 11, when the relative dielectric constant of 3, when the distance D _V is 1mm or less, to an electromagnetic wave whose frequency is included in the following band 15 GHz, the distance D _V is the wavelength It is possible to satisfy the condition of 1/10 or less of. That can be considered with respect to an electromagnetic wave whose frequency is included in the following band 15 GHz, the distance D _V is that it is sufficiently short distance.

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、それぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the claims, and the embodiment obtained by appropriately combining the disclosed technical means is also the present invention. Included in the technical scope.

１０多層基板
１１，１２，１３誘電体層
１１１，１１２，１２１，１２２，１３１，１３２導体層
１４，１５樹脂層
ＴＨスルーホール
ＴＶスルービア（第１ビア）
ＢＨブラインドホール
ＢＶブラインドビア（第２ビア）
ＡＰ１〜ＡＰ５アンチパッド
Ｌ１配線（第１導体パターン）
Ｐ２，Ｐ３パッド（第２導体パターン，第３導体パターン） 10 Multi-layer substrate 11, 12, 13 Dielectric layer 111, 112, 121, 122, 131, 132 Conductor layer 14, 15 Resin layer TH through hole TV through via (first via)
BH Blind Hole BV Blind Beer (2nd Beer)
AP1 to AP5 Antipad L1 wiring (first conductor pattern)
P2 and P3 pads (2nd conductor pattern, 3rd conductor pattern)

Claims

この順に積層された第１導体層、第１誘電体層、第２導体層、第２誘電体層、及び第３導体層を含む多層基板であって、
前記第１導体層、前記第２導体層、及び前記第３導体層の各々は、ぞれぞれ、第１導体パターン、第２導体パターン、及び第３導体パターンを含み、
前記第１誘電体層及び前記第２誘電体層を貫通し、かつ、前記第１導体パターン、前記第２導体パターン、及び前記第３導体パターンを短絡する第１ビアと、前記第１誘電体層を貫通し、かつ、前記第１導体パターン及び前記第２導体パターンを短絡する第２ビアと、が内部に形成されている、
ことを特徴とする多層基板。 A multilayer substrate including a first conductor layer, a first dielectric layer, a second conductor layer, a second dielectric layer, and a third conductor layer laminated in this order.
Each of the first conductor layer, the second conductor layer, and the third conductor layer includes a first conductor pattern, a second conductor pattern, and a third conductor pattern, respectively.
A first via that penetrates the first dielectric layer and the second dielectric layer and short-circuits the first conductor pattern, the second conductor pattern, and the third conductor pattern, and the first dielectric. A second via that penetrates the layer and short-circuits the first conductor pattern and the second conductor pattern is formed inside.
A multi-layer board characterized by this.

前記第１誘電体層の材料は、前記第２誘電体層の材料よりも誘電率又は誘電正接が小さく、かつ、前記第２誘電体層の材料よりも熱膨張係数が大きい材料である、
ことを特徴とする請求項１に記載の多層基板。 The material of the first dielectric layer is a material having a smaller dielectric constant or dielectric loss tangent than the material of the second dielectric layer and a larger coefficient of thermal expansion than the material of the second dielectric layer.
The multilayer substrate according to claim 1.

前記第２ビアは、前記第１ビアよりも破断しにくくなるように構成されている、
ことを特徴とする請求項１又は２に記載の多層基板。 The second via is configured to be less likely to break than the first via.
The multilayer substrate according to claim 1 or 2.

前記第２ビアと前記第１ビアとの距離は、前記第１ビアを通過する電磁波の最大周波数に対応する波長の１０分の１以下である、
ことを特徴とする請求項１〜３の何れか１項に記載の多層基板。 The distance between the second via and the first via is one tenth or less of the wavelength corresponding to the maximum frequency of the electromagnetic wave passing through the first via.
The multilayer substrate according to any one of claims 1 to 3.

前記第１導体層に実装されている集積回路を更に備えている、
ことを特徴とする請求項１〜４の何れか１項に記載の多層基板。 It further comprises an integrated circuit mounted on the first conductor layer.
The multilayer substrate according to any one of claims 1 to 4, wherein the multilayer board is characterized by this.

前記第１導体パターンは、前記第１ビアから前記第２ビアに向かう方向に沿って延びている、
ことを特徴とする請求項１〜５の何れか１項に記載の多層基板。 The first conductor pattern extends along the direction from the first via to the second via.
The multilayer substrate according to any one of claims 1 to 5, wherein the multilayer board is characterized by this.