JP2021013039A - Semiconductor device and manufacturing method thereof - Google Patents

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Hiroshi Tojo
啓 東條
小林　竜也
Tatsuya Kobayashi
竜也 小林
下川　一生
Kazuo Shimokawa
一生 下川
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Abstract

To provide a semiconductor device capable of suppressing warpage and a manufacturing method thereof.SOLUTION: A semiconductor device 100 includes a film 3 including a substrate 1, a device layer 2, and a first film 31. The substrate includes a first semiconductor element Tr1 and has a first surface 1a, a second surface 1b, and a side surface 1c. The direction from the first surface to the second surface is along the Z-axis direction. The sides intersect an X direction which is perpendicular to a Z axis direction. The device layer includes a second semiconductor element Tr2 electrically connected to the first semiconductor element, and is provided on the first surface of the substrate. A film including the first film includes a first region 3ra, a second region 3rb, and a third region 3rc. The substrate is located between the first region and the device layer in the Z-axis direction, and the substrate is located between the second region and the third region in the X-axis direction which intersects the Z direction. The first film embeds the second and side irregularities. The film including first film further includes a second film. The second film is provided between the substrate and the first film. The first film is a metal film and the second film is a non-metal film.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。 An embodiment of the present invention relates to a semiconductor device and a method for manufacturing the same.

半導体チップの薄化が進んでいる。薄化された半導体チップでは“反り”が増大する。“反り”の抑制が望まれている。 Semiconductor chips are becoming thinner. The "warp" increases in the thinned semiconductor chip. Suppression of "warp" is desired.

特開２００５−１５８９２９号公報Japanese Unexamined Patent Publication No. 2005-158929

本発明の実施形態は、反りを抑制することが可能な半導体装置及びその製造方法を提供する。 An embodiment of the present invention provides a semiconductor device capable of suppressing warpage and a method for manufacturing the same.

実施形態によれば、半導体装置は、基体と、デバイス層と、第１膜を含む膜と、を含む。前記基体は、第１半導体素子を含み、第１面と、第２面と、側面と、を有する。前記第１面から前記第２面への方向は、第１方向に沿う。前記側面は、前記第１方向に対して垂直な方向と交差する。前記デバイス層は、前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられる。前記第１膜を含む前記膜は、第１領域、第２領域及び第３領域を含む。第１方向において前記第１領域とデバイス層との間に前記基体が位置する。前記第１方向と交差する第２方向において前記第２領域と前記第３領域との間に前記基体が位置する。前記第１膜は、前記第２面の凹凸、及び、前記側面の凹凸を埋め込む。前記第１膜を含む前記膜は、第２膜を、さらに含む。前記第２膜は、前記基体と、前記第１膜と、の間に、設けられる。前記第１膜は、金属膜である。前記第２膜は、非金属膜である。 According to the embodiment, the semiconductor device includes a substrate, a device layer, and a film including a first film. The substrate includes a first semiconductor element and has a first surface, a second surface, and a side surface. The direction from the first surface to the second surface is along the first direction. The side surface intersects a direction perpendicular to the first direction. The device layer includes a second semiconductor element that is electrically connected to the first semiconductor element, and is provided on the first surface of the substrate. The film including the first film includes a first region, a second region and a third region. The substrate is located between the first region and the device layer in the first direction. The substrate is located between the second region and the third region in a second direction that intersects the first direction. The first film embeds the unevenness of the second surface and the unevenness of the side surface. The film including the first film further includes a second film. The second film is provided between the substrate and the first film. The first film is a metal film. The second film is a non-metal film.

図１は、第１実施形態に係る半導体装置を例示する模式断面図である。FIG. 1 is a schematic cross-sectional view illustrating the semiconductor device according to the first embodiment. 図２は、図１中のII−II線に沿った模式断面図である。FIG. 2 is a schematic cross-sectional view taken along the line II-II in FIG. 図３は、第１実施形態に係る半導体装置を例示する模式断面図である。FIG. 3 is a schematic cross-sectional view illustrating the semiconductor device according to the first embodiment. 図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置を例示する模式断面図である。4 (a) to 4 (c) are schematic cross-sectional views illustrating the semiconductor device according to the first embodiment. 図５（ａ）〜図５（ｃ）は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。5 (a) to 5 (c) are schematic cross-sectional views illustrating the semiconductor device according to the first modification of the first embodiment. 図６は、第１実施形態に係る半導体装置を例示する模式斜視図である。FIG. 6 is a schematic perspective view illustrating the semiconductor device according to the first embodiment. 図７は、第１実施形態の第２変形例に係る半導体装置を例示する模式斜視図である。FIG. 7 is a schematic perspective view illustrating a semiconductor device according to a second modification of the first embodiment. 図８は、第１実施形態の第３変形例に係る半導体装置を例示する模式斜視図である。FIG. 8 is a schematic perspective view illustrating a semiconductor device according to a third modification of the first embodiment. 図９は、第１実施形態の第４変形例に係る半導体装置を例示する模式斜視図である。FIG. 9 is a schematic perspective view illustrating a semiconductor device according to a fourth modification of the first embodiment. 図１０は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。FIG. 10 is a schematic cross-sectional view illustrating the semiconductor device according to the fifth modification of the first embodiment. 図１１は、第１実施形態の第６変形例に係る半導体装置を例示する模式断面図である。FIG. 11 is a schematic cross-sectional view illustrating the semiconductor device according to the sixth modification of the first embodiment. 図１２は、第１実施形態の第７変形例に係る半導体装置を例示する模式断面図である。FIG. 12 is a schematic cross-sectional view illustrating the semiconductor device according to the seventh modification of the first embodiment. 図１３は、モールド材を示す模式断面図である。FIG. 13 is a schematic cross-sectional view showing a molding material. 図１４は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。FIG. 14 is a schematic cross-sectional view illustrating the semiconductor device according to the eighth modification of the first embodiment. 図１５は、膜の厚さを示す模式断面図である。FIG. 15 is a schematic cross-sectional view showing the thickness of the film. 図１６は、第１実施形態の第９変形例に係る半導体装置を例示する模式断面図である。FIG. 16 is a schematic cross-sectional view illustrating the semiconductor device according to the ninth modification of the first embodiment. 図１７は、第１実施形態の第１０変形例に係る半導体装置を例示する模式断面図である。FIG. 17 is a schematic cross-sectional view illustrating the semiconductor device according to the tenth modification of the first embodiment. 図１８は、第１実施形態の第１１変形例に係る半導体装置を例示する模式断面図である。FIG. 18 is a schematic cross-sectional view illustrating the semiconductor device according to the eleventh modification of the first embodiment. 図１９は、第２実施形態に係る半導体装置を例示する模式断面図である。FIG. 19 is a schematic cross-sectional view illustrating the semiconductor device according to the second embodiment. 図２０は、第２実施形態の第１変形例に係る半導体装置を例示する模式断面図である。FIG. 20 is a schematic cross-sectional view illustrating the semiconductor device according to the first modification of the second embodiment. 図２１は、第２実施形態の第２変形例に係る半導体装置を例示する模式断面図である。FIG. 21 is a schematic cross-sectional view illustrating the semiconductor device according to the second modification of the second embodiment. 図２２は、第２実施形態の第３変形例に係る半導体装置を例示する模式断面図である。FIG. 22 is a schematic cross-sectional view illustrating the semiconductor device according to the third modification of the second embodiment. 図２３は、第２実施形態の第４変形例に係る半導体装置を例示する模式断面図である。FIG. 23 is a schematic cross-sectional view illustrating the semiconductor device according to the fourth modification of the second embodiment. 図２４（ａ）〜図２４（ｇ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式図である。24 (a) to 24 (g) are schematic process diagrams illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図２５（ａ）〜図２５（ｊ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。25 (a) to 25 (j) are schematic cross-sectional views in order of steps illustrating the method for manufacturing a semiconductor device according to the third embodiment. 図２６（ａ）〜図２６（ｃ）は、別のダイシング方法を例示する模式断面図である。26 (a) to 26 (c) are schematic cross-sectional views illustrating another dicing method. 図２７（ａ）〜図２７（ｆ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式図である。27 (a) to 27 (f) are process sequence schematic views illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 図２８（ａ）〜図２８（ｊ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。28 (a) to 28 (j) are process order schematic cross-sectional views illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 図２９（ａ）〜図２９（ｄ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。29 (a) to 29 (d) are schematic cross-sectional views in process order illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.

以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio of the sizes between the parts, etc. are not always the same as the actual ones. Even if the same part is represented, the dimensions and ratios of the parts may be different depending on the drawing.
In the present specification and each figure, the same elements as those described above with respect to the above-mentioned figures are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.

（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式断面図である。図２は、図１中のII−II線に沿った模式断面図である。図３は、第１実施形態に係る半導体装置を例示する模式断面図である。
図１〜図３には、第１方向、第２方向、及び、第３方向が示される。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ軸方向、及び、Ｘ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。 (First Embodiment)
FIG. 1 is a schematic cross-sectional view illustrating the semiconductor device according to the first embodiment. FIG. 2 is a schematic cross-sectional view taken along the line II-II in FIG. FIG. 3 is a schematic cross-sectional view illustrating the semiconductor device according to the first embodiment.
1 to 3 show a first direction, a second direction, and a third direction. In the present specification, the first direction is the Z-axis direction. The second direction is one direction that intersects with the Z-axis direction, for example, is orthogonal to each other. The second direction is the X-axis direction. One direction that intersects, for example, is orthogonal to each of the Z-axis direction and the X-axis direction is defined as the third direction. The third direction is the Y-axis direction.

図１〜図３に示すように、第１実施形態に係る半導体装置は、基体１と、デバイス層２と、第１膜３１を含む膜３と、を含む。第１実施形態に係る半導体装置は、例えば、半導体ウェーハから切り出された第１半導体チップ１００である。 As shown in FIGS. 1 to 3, the semiconductor device according to the first embodiment includes a substrate 1, a device layer 2, and a film 3 including the first film 31. The semiconductor device according to the first embodiment is, for example, a first semiconductor chip 100 cut out from a semiconductor wafer.

基体１は、第１面１ａと、第２面１ｂと、側面１ｃと、を含む。第２面１ｂは、Ｚ軸方向において第１面１ａと離れている。側面１ｃは、第１面１ａと第２面１ｂとの間にある。基体１は、第１半導体素子Ｔｒ１を含む。基体１は、半導体、例えば、シリコン（Ｓｉ）を含み、第１面１ａ側には、ｎ形ウェル領域、ｐ形ウェル領域、及び、素子分離領域が設けられている。例えば、ｎ形ウェル領域、及び、ｐ形ウェル領域には、第１半導体素子が設けられている。第１半導体素子Ｔｒ１は、例えば、トランジスタを含む。図１において、ｎ形ウェル領域、ｐ形ウェル領域、及び、素子分離領域の図示は、省略されている。 The substrate 1 includes a first surface 1a, a second surface 1b, and a side surface 1c. The second surface 1b is separated from the first surface 1a in the Z-axis direction. The side surface 1c is between the first surface 1a and the second surface 1b. The substrate 1 includes a first semiconductor element Tr1. The substrate 1 contains a semiconductor, for example, silicon (Si), and an n-type well region, a p-type well region, and an element separation region are provided on the first surface 1a side. For example, a first semiconductor element is provided in the n-type well region and the p-type well region. The first semiconductor element Tr1 includes, for example, a transistor. In FIG. 1, the n-type well region, the p-type well region, and the element separation region are not shown.

デバイス層２は、第１面１ａの上に設けられている。デバイス層２は、例えば、基体１側から、第２半導体素子Ｔｒ２と、電気的配線と、絶縁物と、樹脂層（例えば、ポリイミド）と、を含む。例えば、第２半導体素子Ｔｒ２は、例えば、トランジスタや、メモリセルを含む。例えば、第２半導体素子Ｔｒ２は、電気的配線（図示せず）を介して、第１半導体素子Ｔｒ１と、電気的に接続されている。図１において、電気的配線、絶縁物、及び、樹脂層の図示は、省略されている。デバイス層２の上面２ａには、電気的配線、及び、電極として機能するアルミニウム（Ａｌ）などの金属層が設けられている。図１において、金属層の図示は、省略されている。 The device layer 2 is provided on the first surface 1a. The device layer 2 includes, for example, a second semiconductor element Tr2, electrical wiring, an insulator, and a resin layer (for example, polyimide) from the substrate 1 side. For example, the second semiconductor element Tr2 includes, for example, a transistor and a memory cell. For example, the second semiconductor element Tr2 is electrically connected to the first semiconductor element Tr1 via electrical wiring (not shown). In FIG. 1, the electrical wiring, the insulator, and the resin layer are not shown. The upper surface 2a of the device layer 2 is provided with electrical wiring and a metal layer such as aluminum (Al) that functions as an electrode. In FIG. 1, the illustration of the metal layer is omitted.

第１膜３１を含む膜３は、第１領域３ｒａと、第２領域３ｒｂと、第３領域３ｒｃと、を含む。基体１は、Ｚ軸方向において、第１領域３ｒａと、デバイス層２と、の間に位置し、Ｘ軸方向において、第２領域３ｒｂと、第３領域３ｒｃと、の間に位置する。第１膜３１は、例えば、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、を覆う。第１実施形態において、膜３は、例えば、基体１の第２面１ｂの上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。例えば、第１膜３１は、一体構造の膜である。 The film 3 including the first film 31 includes a first region 3ra, a second region 3rb, and a third region 3rc. The substrate 1 is located between the first region 3ra and the device layer 2 in the Z-axis direction, and is located between the second region 3rb and the third region 3rc in the X-axis direction. The first film 31 covers, for example, the second surface 1b of the substrate 1 and the side surface 1c of the substrate 1. In the first embodiment, the film 3 is, for example, one film continuously provided from above the second surface 1b of the substrate 1 to the side surface 1c of the substrate 1. For example, the first film 31 is a film having an integral structure.

第１実施形態では、基体１の側面１ｃと、デバイス層２の側面２ｃとの間に、ギャップＧが設けられている。膜３は、デバイス層２から離れている。膜３は、基体１の側面１ｃの上に設けられるが、例えば、ギャップＧにおける第１面１ａの上と、デバイス層２の上と、には設けられない。ギャップＧにおいて、基体１の第１面１ａの上には、構造体２１が設けられている。構造体２１は、例えば、絶縁物を含む。構造体２１は、絶縁物と、Ａｌなどの金属層と、を含む場合もある。構造体２１は、絶縁物と、金属層と、金属層の上に設けられた樹脂層と、を含む場合もある。ギャップＧのＸ軸方向の幅の１つの例は、５μｍ以上１００μｍ以下である。特に、図示しないが、ギャップＧのＹ軸方向の幅も、例えば、５μｍ以上１００μｍ以下である。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、設計によって様々に変わる。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、５μｍ以上１００μｍ以下に限られるものではない。 In the first embodiment, a gap G is provided between the side surface 1c of the substrate 1 and the side surface 2c of the device layer 2. The film 3 is separated from the device layer 2. The film 3 is provided on the side surface 1c of the substrate 1, but is not provided, for example, on the first surface 1a in the gap G and on the device layer 2. In the gap G, the structure 21 is provided on the first surface 1a of the substrate 1. The structure 21 includes, for example, an insulator. The structure 21 may include an insulator and a metal layer such as Al. The structure 21 may include an insulator, a metal layer, and a resin layer provided on the metal layer. One example of the width of the gap G in the X-axis direction is 5 μm or more and 100 μm or less. In particular, although not shown, the width of the gap G in the Y-axis direction is also, for example, 5 μm or more and 100 μm or less. The width of the gap G in the X-axis direction and the width in the Y-axis direction vary depending on the design. The width of the gap G in the X-axis direction and the width in the Y-axis direction are not limited to 5 μm or more and 100 μm or less.

基体１は、例えば、薄化されている。薄化された基体１の第２面１ｂは、例えば、微小な表面ラフネスを有する。微小な表面ラフネスは、第２面１ｂに微小凹凸４を発生させる。微小凹凸４は、例えば、図２に示すようなスクラッチ（マイクロスクラッチ）４ａを含む場合もある。スクラッチ４ａは、例えば、ＢＳＧ（Back Side Gliding）工程の際に形成された“研削痕”である。ＢＳＧ工程は、基体１を薄化する際に行われる。例えば、スクラッチ４ａを第２面１ｂに有した基体１は、薄化されている。微小凹凸４は、側面１ｃにも発生する。側面１ｃの微小凹凸４は、例えば、ダイシング時において、チッピング４ｂ等とともに発生する。 The substrate 1 is, for example, thinned. The second surface 1b of the thinned substrate 1 has, for example, a minute surface roughness. The minute surface roughness causes the minute unevenness 4 on the second surface 1b. The micro-concavities and convexities 4 may include, for example, a scratch (micro-scratch) 4a as shown in FIG. The scratch 4a is, for example, a “grinding mark” formed during the BSG (Back Side Gliding) process. The BSG step is performed when the substrate 1 is thinned. For example, the substrate 1 having the scratch 4a on the second surface 1b is thinned. The minute unevenness 4 also occurs on the side surface 1c. The minute irregularities 4 on the side surface 1c are generated together with the chipping 4b and the like during dicing, for example.

第１半導体チップ１００では、基体１の第２面１ｂと、基体１の側面１ｃと、を、第１膜３１を含む膜３によって覆う。第１膜３１は、基体１の変形を抑制する。第１膜３１は、基体１を変形させようとするデバイス層２の力を、例えば、基体１の第２面１ｂの上において、緩和する。第１膜３１は、例えば、応力負荷層である。 In the first semiconductor chip 100, the second surface 1b of the substrate 1 and the side surface 1c of the substrate 1 are covered with the film 3 including the first film 31. The first film 31 suppresses the deformation of the substrate 1. The first film 31 relieves the force of the device layer 2 that tends to deform the substrate 1 on, for example, the second surface 1b of the substrate 1. The first film 31 is, for example, a stress loading layer.

第１実施形態によれば、例えば、基体１の厚さｔｂが薄化され、基体１自体の抗折強度が低下した場合であっても、基体１の変形を抑制できる。これにより、第１半導体チップ１００の、例えば、“反り”を抑制できる。基体１の厚さｔｂは、Ｚ軸方向の基体１の厚さである。 According to the first embodiment, for example, even when the thickness tb of the substrate 1 is thinned and the bending strength of the substrate 1 itself is reduced, the deformation of the substrate 1 can be suppressed. Thereby, for example, "warp" of the first semiconductor chip 100 can be suppressed. The thickness tb of the substrate 1 is the thickness of the substrate 1 in the Z-axis direction.

第１実施形態では、第２面１ｂ、及び、側面１ｃの微小凹凸４は、膜３によって埋め込まれる。第１半導体チップ１００の裏面１００ａの表面ラフネスを、裏面１００ａが基体１の第２面１ｂのままである場合に比較して、小さくすることができる。第１半導体チップ１００の側面１００ｃの表面ラフネスについても、側面１００ｃが基体１の側面１ｃのままである場合に比較して、小さくすることができる。第１半導体チップ１００の裏面１００ａの表面ラフネスを小さくできる第１実施形態によれば、例えば、ＢＳＧ工程の後に実施される、微小凹凸４を低減させる処理（例えば、ドライポリッシュなど）を省略すること、も可能である。 In the first embodiment, the second surface 1b and the minute unevenness 4 on the side surface 1c are embedded by the film 3. The surface roughness of the back surface 100a of the first semiconductor chip 100 can be reduced as compared with the case where the back surface 100a remains the second surface 1b of the substrate 1. The surface roughness of the side surface 100c of the first semiconductor chip 100 can also be reduced as compared with the case where the side surface 100c remains the side surface 1c of the substrate 1. According to the first embodiment in which the surface roughness of the back surface 100a of the first semiconductor chip 100 can be reduced, for example, a process for reducing minute irregularities 4 (for example, dry polishing) performed after the BSG step is omitted. , Is also possible.

第１半導体チップ１００の裏面１００ａや側面１００ｃの表面ラフネスは、基体１の強度に影響する。例えば、裏面１００ａや側面１００ｃの表面ラフネスは、基体１の“抗折強度”を低下させたり、基体１の、例えば、“割れやすさ”を助長したりする。なお、本明細書において、“基体１が割れること”は、“基体１が割れること”と、“基体１が欠けること”と、を含む。基体１の抗折強度が低下すると、基体１を個片化した際に、基体１が変形しやすくなる。基体１が割れやすくなると、ピックアップ工程やマウント工程など、基体１に、曲げ応力等の負荷がかかる工程において、基体１が破損しやすくなる。 The surface roughness of the back surface 100a and the side surface 100c of the first semiconductor chip 100 affects the strength of the substrate 1. For example, the surface roughness of the back surface 100a and the side surface 100c reduces the “fold resistance” of the substrate 1 and promotes the “fragility” of the substrate 1, for example. In addition, in this specification, "the base 1 cracks" includes "the base 1 cracks" and "the base 1 is chipped". When the bending strength of the base 1 is lowered, the base 1 is easily deformed when the base 1 is separated into individual pieces. When the base 1 is easily cracked, the base 1 is easily damaged in a process such as a pickup process or a mounting process in which a load such as bending stress is applied to the base 1.

第１実施形態では、膜３が、基体１の第２面１ｂの上に、設けられているので、例えば、第２面１ｂの微小凹凸４に起因した基体１の強度の低下を抑制できる。第２面１ｂの微小凹凸４は、例えば、抗折強度に強く影響する。第１実施形態によれば、例えば、第１半導体チップ１００の“反り”を抑制できる。 In the first embodiment, since the film 3 is provided on the second surface 1b of the substrate 1, for example, it is possible to suppress a decrease in the strength of the substrate 1 due to the minute irregularities 4 of the second surface 1b. The minute unevenness 4 on the second surface 1b strongly affects, for example, the bending strength. According to the first embodiment, for example, the "warp" of the first semiconductor chip 100 can be suppressed.

さらに、第１実施形態では、膜３が、基体１の側面１ｃの上にも、設けられている。第１膜３１を含む膜３は、基体１を変形させようとするデバイス層２の力を、例えば、基体１の側面１ｃの上においても、緩和する。この利点に加えて、さらに、例えば、側面１ｃの微小凹凸４に起因した基体１の強度の低下を抑制できる。側面１ｃの微小凹凸４は、例えば、基体１の“割れやすさ”に影響する。第１実施形態によれば、例えば、第１半導体チップ１００の“割れ”を抑制できる。特に、第１半導体チップ１００は、ピックアップ工程やマウント工程などにおいて、さらに破損し難くなる。 Further, in the first embodiment, the film 3 is also provided on the side surface 1c of the substrate 1. The film 3 including the first film 31 relaxes the force of the device layer 2 that tends to deform the substrate 1 even on the side surface 1c of the substrate 1, for example. In addition to this advantage, for example, it is possible to suppress a decrease in the strength of the substrate 1 due to the minute irregularities 4 on the side surface 1c. The minute unevenness 4 on the side surface 1c affects, for example, the "fragility" of the substrate 1. According to the first embodiment, for example, "cracking" of the first semiconductor chip 100 can be suppressed. In particular, the first semiconductor chip 100 is less likely to be damaged in the pickup process, the mounting process, and the like.

さらに、第１実施形態では、膜３が、基体１の第２面１ｂの上から基体１の側面１ｃの上にかけて連続した、１つの膜として設けられている。このような第１膜３１を含む膜３によれば、例えば、基体１からの“剥離耐性”が向上する。第１膜３１を含む膜３の“剥離耐性”が向上することで、第１膜３１は、基体１の上において安定する。第１膜３１が基体１の上で安定することで、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 Further, in the first embodiment, the film 3 is provided as one continuous film from above the second surface 1b of the substrate 1 to above the side surface 1c of the substrate 1. According to the film 3 including the first film 31, for example, the "peeling resistance" from the substrate 1 is improved. By improving the "peeling resistance" of the film 3 including the first film 31, the first film 31 becomes stable on the substrate 1. When the first film 31 is stabilized on the substrate 1, the effect of suppressing, for example, "warping" and "cracking" of the first semiconductor chip 100 can be further obtained.

基体１の第２面１ｂと、基体１の側面１ｃと、には、例えば、チッピング４ｂが生じている場合もある。この場合、微小凹凸４は、チッピング４ｂを、さらに含む。チッピング４ｂは、例えば、ダイシング工程の際に形成された“ダイシング痕”である。あるいは、チッピング４ｂは、ダイシング工程や、ＢＳＧ工程において、生じた基体１の“微小な欠け”である。例えば、チッピング４ｂを、基体１の第２面１ｂ、及び、側面１ｃに有した基体１は、ダイシングされている。チッピング４ｂは、基体１の第２面１ｂの表面ラフネス、及び、基体１の側面１ｃの表面ラフネスを、拡大させることがある。 For example, chipping 4b may be formed on the second surface 1b of the substrate 1 and the side surface 1c of the substrate 1. In this case, the minute unevenness 4 further includes the chipping 4b. The chipping 4b is, for example, a “dicing mark” formed during the dicing step. Alternatively, the chipping 4b is a "small chip" of the substrate 1 generated in the dicing step or the BSG step. For example, the substrate 1 having the chipping 4b on the second surface 1b and the side surface 1c of the substrate 1 is diced. The chipping 4b may increase the surface roughness of the second surface 1b of the substrate 1 and the surface roughness of the side surface 1c of the substrate 1.

第１実施形態では、チッピング４ｂは、膜３によって埋め込まれる。チッピング４ｂを含む微小凹凸４は、小さくなる。したがって、第１実施形態では、基体１の第２面１ｂと、基体１の側面１ｃと、に、チッピング４ｂを含む微小凹凸４がある場合でも、第１半導体チップ１００の“反り”、及び、“割れ”を抑制できる。 In the first embodiment, the chipping 4b is embedded by the membrane 3. The minute unevenness 4 including the chipping 4b becomes smaller. Therefore, in the first embodiment, even if the second surface 1b of the substrate 1 and the side surface 1c of the substrate 1 have minute irregularities 4 including chipping 4b, the “warp” of the first semiconductor chip 100 and the “warp” and "Cracking" can be suppressed.

基体１の側面１ｃには、例えば、クラック４ｃが生じている場合もある。基体１の側面１ｃに達したクラック４ｃは、例えば、基体１中への不純物、例えば、金属、水分、及び、有機物等、あるいはイオンの侵入経路となりうる。基体１中に不純物や、イオンが侵入すると、例えば、第１半導体チップ１００の、例えば、動作が不安定になる可能性がある。さらに、クラック４ｃは、それ自体が、基体１の強度を低下させる要因になる。 For example, cracks 4c may be formed on the side surface 1c of the substrate 1. The crack 4c that reaches the side surface 1c of the substrate 1 can be, for example, an entry route for impurities, such as metals, water, organic substances, or ions into the substrate 1. If impurities or ions enter the substrate 1, for example, the operation of the first semiconductor chip 100 may become unstable. Further, the crack 4c itself becomes a factor that lowers the strength of the substrate 1.

第１実施形態では、クラック４ｃは、第１膜３１を含む膜３によって封じられる。第１実施形態によれば、側面１ｃの上に、膜３がない場合に比較して、基体１中への不純物の浸入を抑制できる。したがって、第１半導体チップ１００の動作を、例えば、長い期間に及んで安定化することもできる。さらに、基体１の側面１ｃにクラック４ｃが生じている場合でも、第１半導体チップ１００の強度の低下の抑制、あるいは、第１半導体チップ１００の強度の向上を図ることができる。第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 In the first embodiment, the crack 4c is sealed by the film 3 including the first film 31. According to the first embodiment, the infiltration of impurities into the substrate 1 can be suppressed as compared with the case where the film 3 is not on the side surface 1c. Therefore, the operation of the first semiconductor chip 100 can be stabilized, for example, over a long period of time. Further, even when the crack 4c is generated on the side surface 1c of the substrate 1, it is possible to suppress the decrease in the strength of the first semiconductor chip 100 or to improve the strength of the first semiconductor chip 100. The effect of suppressing, for example, "warping" and "cracking" of the first semiconductor chip 100 can be further obtained.

微小凹凸４を埋め込む効果は、例えば、図３に示すように、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、を厚くするほど、高まる。例えば、第１半導体チップ１００の裏面１００ａの表面と、第１半導体チップ１００の側面１００ｃの表面と、を、限りなくフラットに近づけること、も可能である。第１半導体チップ１００の裏面１００ａの表面ラフネスと、第１半導体チップ１００の側面１００ｃの表面ラフネスと、は、それぞれ小さくなる。第１半導体チップ１００の裏面１００ａの表面ラフネスと、第１半導体チップ１００の側面１００ｃの表面ラフネスと、を、小さくできると、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 For example, as shown in FIG. 3, the effect of embedding the minute irregularities 4 increases as the thickness tz of the film 3 in the X-axis direction and the thickness tz of the film 3 in the Z-axis direction become thicker. For example, the front surface of the back surface 100a of the first semiconductor chip 100 and the surface surface of the side surface 100c of the first semiconductor chip 100 can be made as close to flat as possible. The surface roughness of the back surface 100a of the first semiconductor chip 100 and the surface roughness of the side surface 100c of the first semiconductor chip 100 become smaller, respectively. If the surface roughness of the back surface 100a of the first semiconductor chip 100 and the surface roughness of the side surface 100c of the first semiconductor chip 100 can be reduced, for example, "warp" and "cracking" of the first semiconductor chip 100 The effect of suppressing the above can be further obtained.

図４（ａ）〜図４（ｃ）は、第１実施形態の半導体装置を例示する模式断面図である。図４（ａ）〜図４（ｃ）には、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、の関係が示されている。なお、図４（ａ）〜図４（ｃ）において、微小凹凸４の図示は省略する。 4 (a) to 4 (c) are schematic cross-sectional views illustrating the semiconductor device of the first embodiment. 4 (a) to 4 (c) show the relationship between the thickness tx of the film 3 in the X-axis direction and the thickness tz of the film 3 in the Z-axis direction. In addition, in FIGS. 4A to 4C, the illustration of the minute unevenness 4 is omitted.

図４（ａ）〜図４（ｃ）に示すように、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、の関係は、特に、限定されない。例えば、“ｔｘ＜ｔｚ（図４（ａ））”であってもよいし、“ｔｘ＝ｔｚ（図４（ｂ））”であってもよいし、“ｔｘ＞ｔｚ（図４（ｃ））”であってもよい。 As shown in FIGS. 4A to 4C, the relationship between the thickness tx of the film 3 in the X-axis direction and the thickness tz of the film 3 in the Z-axis direction is not particularly limited. For example, it may be “tx <tz (FIG. 4 (a))”, “tx = tz (FIG. 4 (b))”, or “txt> tz (FIG. 4 (c)). ) ”.

図４（ａ）に示すように、“ｔｘ＜ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、のうち、例えば、前者の利点を、より強く得ることができる。 As shown in FIG. 4A, when "tx <tz" is set, the advantage of being able to suppress "warp" and the advantage of being able to suppress "cracking" are, for example, the advantage of the former. You can get strong.

図４（ｂ）に示すように、“ｔｘ＝ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、の双方を、例えば、それぞれ十分に得ることができる。 As shown in FIG. 4B, when “tx = tz” is set, both the advantage of suppressing “warp” and the advantage of suppressing “cracking” can be sufficiently obtained, for example. Can be done.

図４（ｃ）に示すように、“ｔｘ＞ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、のうち、例えば、後者の利点を、より強く得ることができる。また、例えば、第１半導体チップ１００のＺ軸方向の厚さを、薄くしやすい、という利点を得ることができる。 As shown in FIG. 4 (c), when "tx> tz" is set, the advantage of being able to suppress "warp" and the advantage of being able to suppress "cracking" are, for example, the latter. You can get strong. Further, for example, it is possible to obtain an advantage that the thickness of the first semiconductor chip 100 in the Z-axis direction can be easily reduced.

膜３のＸ軸方向の厚さｔｘ、及び、膜３のＺ軸方向の厚さｔｚは、例えば、ＳＥＭや、ＴＥＭなどの測定装置を用いて、拡大した断面観察像から算出できる。断面観察像の倍率は、例えば、５０００倍である。厚さｔｘ、及び、厚さｔｚの測定の“確からしさ”は、倍率を高めることで向上する。膜３のＺ軸方向の厚さｔｚの測定場所、及び、膜３のＸ軸方向の厚さｔｘの測定場所は、例えば、基体１の中心断面がよい。中心断面は、例えば、厚さｔｚについては、基体１のＸ軸方向、又は、基体１のＹ軸方向の中心部、例えば、ほぼ中心部、厚さｔｘについては、基体１のＺ軸方向の基体１の中心部、例えば、ほぼ中心部である。例えば、Ｘ軸方向の断面ＳＥＭ、及び、ＴＥＭ観察の結果と、Ｙ軸方向の断面ＳＥＭ、及び、ＴＥＭ観察の結果と、から、基体１の中心断面における膜３のＺ軸方向の厚さｔｚと、膜３のＸ軸方向の厚さｔｘと、を把握する。測定する半導体装置は、１個、あるいは３個程度とする。測定する半導体装置が複数の場合、それぞれの膜３のＺ軸方向の厚さｔｚと、膜３のＸ軸方向の厚さｔｘと、を把握し、例えば、平均をとる。また、測定する半導体装置を複数選ぶ場合、第１半導体チップ１００がウェーハの中央に位置していたものと、中央に位置していた第１半導体チップ１００に隣接していた第１半導体チップ１００を含むものと、を選ぶとよい。 The thickness tx of the film 3 in the X-axis direction and the thickness tz of the film 3 in the Z-axis direction can be calculated from an enlarged cross-sectional observation image using, for example, a measuring device such as SEM or TEM. The magnification of the cross-sectional observation image is, for example, 5000 times. The "certainty" of the measurement of the thickness tx and the thickness tz is improved by increasing the magnification. As the measurement location of the thickness tz in the Z-axis direction of the film 3 and the measurement location of the thickness tx in the X-axis direction of the film 3, for example, the central cross section of the substrate 1 is preferable. The central cross section is, for example, the X-axis direction of the substrate 1 for the thickness tz, or the central portion in the Y-axis direction of the substrate 1, for example, approximately the central portion, and the Z-axis direction of the substrate 1 for the thickness tx. It is the central portion of the substrate 1, for example, substantially the central portion. For example, from the cross-section SEM in the X-axis direction and the result of TEM observation, and the cross-section SEM in the Y-axis direction and the result of TEM observation, the thickness tz in the Z-axis direction of the film 3 in the central cross section of the substrate 1 And the thickness tx of the film 3 in the X-axis direction. The number of semiconductor devices to be measured is one or three. When there are a plurality of semiconductor devices to be measured, the thickness tz of each film 3 in the Z-axis direction and the thickness tz of the film 3 in the X-axis direction are grasped and, for example, averaged. Further, when selecting a plurality of semiconductor devices to be measured, the first semiconductor chip 100 located in the center of the wafer and the first semiconductor chip 100 adjacent to the first semiconductor chip 100 located in the center are selected. You should choose the one that includes.

第１膜３１の材料には、例えば、デバイス層２の力を緩和できる材料を選ぶことができる。第１膜３１は、金属、及び、非金属のどちらでもよい。第１膜３１は、導電性、及び、絶縁性のどちらでもよい。 As the material of the first film 31, for example, a material capable of relaxing the force of the device layer 2 can be selected. The first film 31 may be either a metal or a non-metal. The first film 31 may be either conductive or insulating.

第１膜３１の材料として用いることが可能な金属の例を、以下に示す。以下では、弾性係数Ｅ（ＧＰａ）、及び、線膨張係数α（ｐｐｍ）についても記載する。弾性係数Ｅ、及び、線膨張係数αは、例えば、大気圧（１００ｋＰａ〜１０２ｋＰａ、例えば、標準気圧１０１.３２５ｋＰａ）、室温（約２５℃）での測定値である。
第１膜３１は、例えば、
（ａ） アルミニウム（Ａｌ） Ｅ＝７０ α＝２３．０
（ｂ） 金（Ａｕ） Ｅ＝８０ α＝１４．２
（ｃ） 銅（Ｃｕ） Ｅ＝１２５ α＝１６．５
（ｄ） ニッケル（Ｎｉ） Ｅ＝２０５ α＝１３．５
（ｅ） チタン（Ｔｉ） Ｅ＝１１６ α＝８．４
（ｆ） タンタル（Ｔａ） Ｅ＝１８５ α＝６．３
（ｇ） タングステン（Ｗ） Ｅ＝３７０ α＝４．５
（ｈ） パラジウム（Ｐｄ） Ｅ＝１１２ α＝１２．０
からなる群より選択される少なくとも１つの金属を含む。 Examples of metals that can be used as the material of the first film 31 are shown below. In the following, the elastic modulus E (GPa) and the coefficient of linear expansion α (ppm) will also be described. The elastic modulus E and the linear expansion coefficient α are, for example, measured values at atmospheric pressure (100 kPa to 102 kPa, for example, standard pressure 101.325 kPa) and room temperature (about 25 ° C.).
The first film 31 is, for example,
(A) Aluminum (Al) E = 70 α = 23.0
(B) Gold (Au) E = 80 α = 14.2
(C) Copper (Cu) E = 125 α = 16.5
(D) Nickel (Ni) E = 205 α = 13.5
(E) Titanium (Ti) E = 116 α = 8.4
(F) Tantalum (Ta) E = 185 α = 6.3
(G) Tungsten (W) E = 370 α = 4.5
(H) Palladium (Pd) E = 112 α = 12.0
Contains at least one metal selected from the group consisting of.

第１膜３１の膜応力（例えば、残留応力）には、熱応力や、結晶構造による真性応力などが含まれる。弾性係数Ｅ、及び、線膨張係数αの双方が大きい材料は、膜応力が高い。膜応力が高いと、基体１を変形させようとするデバイス層２の力を、緩和する効果が高い。例えば、Ｎｉは、弾性係数Ｅ、及び、線膨張係数αの双方が大きい。Ｎｉは、真性応力が大きい材料である。Ｎｉは、膜応力が高い。Ｎｉは、例えば、はんだの合金バリア層として使用されている。Ｎｉは、他の材料と拡散反応し難い。Ｎｉは、基体１（例えば、Ｓｉ）、及び、モールド材（例えば、樹脂）への、イオンの侵入を抑制できる利点についても、十分に期待できる。Ｎｉは、例えば、ＷやＴｉほど、高価ではない。Ｎｉは、膜３の材料として、好適な材料の１つである。例えば、第１実施形態において、第１膜３１は、Ｎｉを含む。 The film stress (for example, residual stress) of the first film 31 includes thermal stress, intrinsic stress due to the crystal structure, and the like. A material having a large elastic modulus E and a linear expansion coefficient α has a high film stress. When the film stress is high, the effect of relaxing the force of the device layer 2 that tends to deform the substrate 1 is high. For example, Ni has a large elastic modulus E and a large coefficient of linear expansion α. Ni is a material having a large intrinsic stress. Ni has a high film stress. Ni is used, for example, as an alloy barrier layer for solder. Ni does not easily diffuse and react with other materials. Ni can be fully expected to have an advantage of being able to suppress the invasion of ions into the substrate 1 (for example, Si) and the molding material (for example, resin). Ni is not as expensive as W or Ti, for example. Ni is one of the suitable materials as the material of the film 3. For example, in the first embodiment, the first film 31 contains Ni.

第１膜３１は、金属（ａ）〜（ｈ）の少なくとも１つを含む合金、または、金属化合物であってもよい。金属化合物は、例えば、金属（ａ）〜（ｈ）の少なくとも１つを含む酸化物、及び、金属（ａ）〜（ｈ）の少なくとも１つを含む窒化物、金属（ａ）〜（ｈ）の少なくとも１つを含む酸窒化物など、である。 The first film 31 may be an alloy containing at least one of the metals (a) to (h), or a metal compound. The metal compound is, for example, an oxide containing at least one of the metals (a) to (h), a nitride containing at least one of the metals (a) to (h), and the metals (a) to (h). An oxynitride containing at least one of the above, and the like.

第１膜３１の材料に合金、または、金属化合物を用いた場合、例えば、第１膜３１は、
（ｉ） アルミニウム合金（例えば、Ａｌ−Ｓｉ−Ｃｕ）
（ｊ） チタン合金（例えば、ＴｉＮ）
（ｋ） タンタル合金（例えば、ＴａＮ）
（ｌ） ニッケル合金（例えば、Ｎｉ−Ｔｉ、Ｎｉ−Ｃｒ、Ｎｉ−Ｃｕ）
（ｍ） アルミナ（Ａｌ２Ｏ３）
からなる群より選択される少なくとも１つの合金、または、金属化合物を含む。 When an alloy or a metal compound is used as the material of the first film 31, for example, the first film 31 is
(I) Aluminum alloy (for example, Al-Si-Cu)
(J) Titanium alloy (eg TiN)
(K) Tantalum alloy (eg, TaN)
(L) Nickel alloy (eg Ni-Ti, Ni-Cr, Ni-Cu)
(M) Alumina (Al 2 O 3 )
Includes at least one alloy or metal compound selected from the group consisting of.

例えば、ニッケル合金は、Ｎｉの真性応力の大きさを、調整できる。ニッケル合金の膜応力は、Ｎｉの膜応力よりも、例えば、高めることが可能である。Ｎｉ合金は、第１膜３１の材料として、好適な材料の１つである。 For example, nickel alloys can adjust the magnitude of the intrinsic stress of Ni. The film stress of the nickel alloy can be increased, for example, from the film stress of Ni. The Ni alloy is one of the suitable materials as the material of the first film 31.

第１膜３１は、合金（ｉ）〜（ｍ）の他、金属（ａ）〜（ｈ）の少なくとも１つを含む合金であってもよい。 The first film 31 may be an alloy containing at least one of the metals (a) to (h) in addition to the alloys (i) to (m).

第１膜３１は、非金属であってもよい。第１膜３１の材料として、実用的に用いることが可能な非金属を以下に示す。以下では、非金属として、絶縁物の例を記載する。なお、絶縁物は、金属化合物、例えば、アルミニウム酸化物（アルミナ）を含む。 The first film 31 may be a non-metal. Non-metals that can be practically used as the material of the first film 31 are shown below. In the following, examples of insulators will be described as non-metals. The insulator contains a metal compound, for example, aluminum oxide (alumina).

第１膜３１は、例えば、
（ｎ） シリコン（Ｓｉ）
（ｏ） シリコン窒化物（ＳｉＮ）
（ｐ） シリコン酸化物（ＳｉＯ２）
（ｑ） 樹脂
からなる群より選択される少なくとも１つの非金属を含む。 The first film 31 is, for example,
(N) Silicon (Si)
(O) Silicon nitride (SiN)
(P) Silicon oxide (SiO 2 )
(Q) Resin
Contains at least one non-metal selected from the group consisting of.

金属（ａ）〜（ｈ）、合金、または、金属化合物（ｉ）〜（ｍ）、及び、非金属（ｎ）〜（ｑ）は、あくまで例である。上記以外の金属、合金、または、金属化合物、及び、非金属（絶縁物など）を選択することも可能である。 The metals (a) to (h), alloys, or metal compounds (i) to (m), and non-metals (n) to (q) are merely examples. It is also possible to select a metal, alloy, or metal compound other than the above, and a non-metal (insulation, etc.).

第１実施形態において説明した第１膜３１の材料は、後述する第１実施形態の変形例、第２実施形態、及び、第２実施形態の変形例においても、適用される。 The material of the first film 31 described in the first embodiment is also applied to the modified examples of the first embodiment, the second embodiment, and the modified examples of the second embodiment, which will be described later.

図５（ａ）〜図５（ｃ）は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。なお、図５（ａ）〜図５（ｃ）において、微小凹凸４の図示は省略する。 5 (a) to 5 (c) are schematic cross-sectional views illustrating the semiconductor device according to the first modification of the first embodiment. In addition, in FIGS. 5A to 5C, the illustration of the minute unevenness 4 is omitted.

図５（ａ）に示すように、第１変形例に係る第２半導体チップ１００Ｂの第１膜３１は、第１層３１ａと、第２層３１ｂと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、金属、例えば、Ｎｉを含む。第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第２層３１ｂは、例えば、基体１と、第１層３１ａと、の密着性を向上させる密着層である。第１層３１ａは、応力負荷層である。基体１と、第１層３１ａと、の密着性が向上すると、第１層３１ａの“剥離耐性”が向上する。第１層３１ａは、基体１の上において安定する。第１変形例によれば、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 As shown in FIG. 5A, the first film 31 of the second semiconductor chip 100B according to the first modification includes a first layer 31a and a second layer 31b. The second layer 31b is provided between the substrate 1 and the first layer 31a. The first layer 31a contains a metal such as Ni. The second layer 31b contains, for example, any one of Ti, Cr, and W. The second layer 31b is, for example, an adhesion layer that improves the adhesion between the substrate 1 and the first layer 31a. The first layer 31a is a stress loading layer. When the adhesion between the substrate 1 and the first layer 31a is improved, the "peeling resistance" of the first layer 31a is improved. The first layer 31a is stable on the substrate 1. According to the first modification, the effect of suppressing, for example, "warping" and "cracking" of the first semiconductor chip 100 can be further obtained.

第１膜３１が２つの層を含む場合、第１膜３１は、例えば、
（ｓ） Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む層／Ｎｉを含む層
（ｔ） Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む層／Ｃｕを含む層
からなる群より選択される少なくとも１つの積層構造を含む。
積層構造（ｓ）は、第２層３１ｂがＴｉ、Ｃｒ、及び、Ｗのいずれか１つを含み、第１層３１ａがＮｉを含む。
積層構造（ｔ）は、第２層３１ｂがＴｉ、Ｃｒ、及び、Ｗのいずれか１つを含み、第１層３１ａがＣｕを含む。 When the first film 31 includes two layers, the first film 31 may be, for example,
(S) A layer containing any one of Ti, Cr, and W / a layer containing Ni (t) A group consisting of a layer containing any one of Ti, Cr, and W / a layer containing Cu. Includes at least one laminated structure selected.
In the laminated structure (s), the second layer 31b contains any one of Ti, Cr, and W, and the first layer 31a contains Ni.
In the laminated structure (t), the second layer 31b contains any one of Ti, Cr, and W, and the first layer 31a contains Cu.

第１膜３１は、３つ以上の層を含んでいてもよい。 The first film 31 may include three or more layers.

図５（ｂ）に示す場合では、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第３層３１ｃと、の間に設けられている。 In the case shown in FIG. 5B, the first film 31 includes a first layer 31a, a second layer 31b, and a third layer 31c. The second layer 31b is provided between the substrate 1 and the first layer 31a. The first layer 31a is provided between the second layer 31b and the third layer 31c.

図５（ｃ）に示す場合では、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、第４層３１ｄと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第４層３１ｄと、の間に設けられている。第４層３１ｄは、第１層３１ａと、第３層３１ｃと、の間に設けられている。 In the case shown in FIG. 5C, the first film 31 includes a first layer 31a, a second layer 31b, a third layer 31c, and a fourth layer 31d. The second layer 31b is provided between the substrate 1 and the first layer 31a. The first layer 31a is provided between the second layer 31b and the fourth layer 31d. The fourth layer 31d is provided between the first layer 31a and the third layer 31c.

第１膜３１が３つ以上の層を含む場合、第１膜３１は、例えば、
（ｕ） Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層
（ｖ） Ｔｉを含む層／Ｗを含む層／Ｔｉを含む層
（ｗ） Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層／Ｔｉを含む層
からなる群より選択される少なくとも１つの積層構造を含む。
積層構造（ｕ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＮｉを含み、第３層３１ｃがＣｕを含む。
積層構造（ｖ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＷを含み、第３層３１ｃがＴｉを含む。
積層構造（ｗ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＮｉを含み、第４層３１ｄがＣｕを含み、第３層３１ｃがＴｉを含む。 When the first film 31 includes three or more layers, the first film 31 may be, for example,
(U) Ti-containing layer / Ni-containing layer / Cu-containing layer (v) Ti-containing layer / W-containing layer / Ti-containing layer (w) Ti-containing layer / Ni-containing layer / Cu-containing layer Includes at least one laminated structure selected from the group consisting of layers / layers containing Ti.
In the laminated structure (u), the second layer 31b contains Ti, the first layer 31a contains Ni, and the third layer 31c contains Cu.
In the laminated structure (v), the second layer 31b contains Ti, the first layer 31a contains W, and the third layer 31c contains Ti.
In the laminated structure (w), the second layer 31b contains Ti, the first layer 31a contains Ni, the fourth layer 31d contains Cu, and the third layer 31c contains Ti.

例えば、積層構造（ｕ）、及び、積層構造（ｗ）においては、第１膜３１が、例えば、Ｎｉを含む層と、Ｃｕを含む層と、を含む。Ｎｉを含む層の膜応力と、Ｃｕを含む層の膜応力と、は異なる。第１膜３１は、膜応力が異なる複数の層を含んでいてもよい。第１膜３１が、膜応力が異なる複数の層を含む場合、例えば、第１膜３１の膜応力の調整に関する自由度が増す、という利点を得ることができる。 For example, in the laminated structure (u) and the laminated structure (w), the first film 31 includes, for example, a layer containing Ni and a layer containing Cu. The film stress of the layer containing Ni and the film stress of the layer containing Cu are different. The first film 31 may include a plurality of layers having different film stresses. When the first film 31 includes a plurality of layers having different film stresses, it is possible to obtain an advantage that, for example, the degree of freedom regarding the adjustment of the film stress of the first film 31 is increased.

積層構造（ｓ）〜（ｗ）における第１膜３１は、金属の層を含むが、第１膜３１は、合金の層、金属化合物（例えば、金属酸化物、金属窒化物、及び、金属酸窒化物など）の層、非金属（例えば、シリコン酸化物、シリコン窒化物、及び、シリコン酸窒化物など）の層を含んでいてもよい。特に、図示しないが、第１膜３１は、５つ以上の層を含んでいてもよい。 The first film 31 in the laminated structure (s) to (w) includes a metal layer, and the first film 31 includes an alloy layer, a metal compound (for example, a metal oxide, a metal nitride, and a metal acid). It may include a layer of (such as a nitride) and a layer of a non-metal (eg, silicon oxide, silicon nitride, and silicon oxynitride). In particular, although not shown, the first film 31 may include five or more layers.

このような第１膜３１の積層構造は、後述する第１実施形態の変形例、第２実施形態、及び、第２実施形態の変形例においても、適用される。 Such a laminated structure of the first film 31 is also applied to the modified examples of the first embodiment, the second embodiment, and the modified examples of the second embodiment, which will be described later.

図６は、第１実施形態に係る半導体装置を例示する模式斜視図である。なお、図６では、基体１、及び、第１膜３１を含む膜３のみを図示する。 FIG. 6 is a schematic perspective view illustrating the semiconductor device according to the first embodiment. Note that FIG. 6 shows only the substrate 1 and the film 3 including the first film 31.

図６に示すように、第１半導体チップ１００では、基体１の第２面１ｂの上において、第１膜３１は、パターニングされていない。第１膜３１は、例えば、基体１の第２面１ｂの全面の上に、設けられている。第１膜３１は、基体１の第２面１ｂの上において、パターニングされていてもよい。第１膜３１は、基体１の第２面１ｂの上において、一部が欠けていたり、一部が除去されていてもよい。以下、基体１の第２面１ｂの上において、パターニングされた第１膜３１の代表的な例を、第２変形例〜第４変形例として、例示する。 As shown in FIG. 6, in the first semiconductor chip 100, the first film 31 is not patterned on the second surface 1b of the substrate 1. The first film 31 is provided on, for example, the entire surface of the second surface 1b of the substrate 1. The first film 31 may be patterned on the second surface 1b of the substrate 1. The first film 31 may be partially chipped or partially removed on the second surface 1b of the substrate 1. Hereinafter, typical examples of the first film 31 patterned on the second surface 1b of the substrate 1 will be illustrated as second modification to fourth modification.

図７は、第１実施形態の第２変形例に係る半導体装置を例示する模式斜視図である。なお、図７では、基体１、及び、第１膜３１を含む膜３のみを図示する。 FIG. 7 is a schematic perspective view illustrating a semiconductor device according to a second modification of the first embodiment. Note that FIG. 7 shows only the substrate 1 and the film 3 including the first film 31.

図７に示すように、第２変形例に係る半導体装置の第３半導体チップ１００Ｃでは、第１膜３１は、基体１の第２面１ｂの上において、ホールパターン３Ｈを有する。ホールパターン３Ｈは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達する孤立した開孔である。第２半導体チップ１００Ｂの第１膜３１は、例えば、基体１の第２面１ｂの上において、４つの、基体１の縁１Ｅａ〜１Ｅｄの上に、１つの、リング状のパターンとして設けられている。 As shown in FIG. 7, in the third semiconductor chip 100C of the semiconductor device according to the second modification, the first film 31 has a hole pattern 3H on the second surface 1b of the substrate 1. The hole pattern 3H is, for example, an isolated hole that reaches the second surface 1b of the substrate 1 from the surface of the first film 31. The first film 31 of the second semiconductor chip 100B is provided, for example, as one ring-shaped pattern on the second surface 1b of the substrate 1 and on the edges 1Ea to 1Ed of the substrate 1. There is.

第１膜３１は、基体１の第２面１ｂの上において、例えば、ホールパターン３Ｈを有していてもよい。第１膜３１は、ホールパターン３Ｈを、複数有していてもよい。 The first film 31 may have, for example, a hole pattern 3H on the second surface 1b of the substrate 1. The first film 31 may have a plurality of hole patterns 3H.

図８は、第１実施形態の第３変形例に係る半導体装置を例示する模式斜視図である。なお、図８では、基体１、及び、第１膜３１を含む膜３のみを図示する。 FIG. 8 is a schematic perspective view illustrating a semiconductor device according to a third modification of the first embodiment. Note that FIG. 8 shows only the substrate 1 and the film 3 including the first film 31.

図８に示すように、第３変形例に係る半導体装置の第４半導体チップ１００Ｄでは、第１膜３１は、基体１の第２面１ｂの上において、スリットパターン３Ｓを有する。スリットパターン３Ｓは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達するライン状の開孔である。スリットパターン３Ｓは、例えば、Ｙ軸方向に沿って、基体１の縁から縁まで設けられている。第４半導体チップ１００Ｄの第１膜３１は、例えば、基体１の第２面１ｂの上において、基体１の縁１Ｅｂの上と、基体１の縁１Ｅｄの上と、に、２つの、ライン状のパターンとして設けられている。基体１の縁１Ｅｂは、基体１の縁１Ｅｄと、四角形状の基体１において、向かい合う。 As shown in FIG. 8, in the fourth semiconductor chip 100D of the semiconductor device according to the third modification, the first film 31 has a slit pattern 3S on the second surface 1b of the substrate 1. The slit pattern 3S is, for example, a line-shaped opening that reaches the second surface 1b of the substrate 1 from the surface of the first film 31. The slit pattern 3S is provided, for example, from the edge to the edge of the substrate 1 along the Y-axis direction. The first film 31 of the fourth semiconductor chip 100D has, for example, two lines on the second surface 1b of the substrate 1, one on the edge 1Eb of the substrate 1 and the other on the edge 1Ed of the substrate 1. It is provided as a pattern of. The edge 1Eb of the substrate 1 faces the edge 1Ed of the substrate 1 in the rectangular substrate 1.

第１膜３１は、基体１の第２面１ｂの上において、例えば、スリットパターン３Ｓを有していてもよい。スリットパターン３Ｓは、基体１の縁から縁まで設けられる必要はない。例えば、スリットパターン３Ｓは、基体１の第２面１ｂの上から、基体１の１つの縁まで設けられていてもよい。第１膜３１は、スリットパターン３Ｓを、複数有していてもよい。第１膜３１は、スリットパターン３Ｓと、ホールパターン３Ｈと、を有していてもよい。 The first film 31 may have, for example, a slit pattern 3S on the second surface 1b of the substrate 1. The slit pattern 3S need not be provided from the edge to the edge of the substrate 1. For example, the slit pattern 3S may be provided from above the second surface 1b of the substrate 1 to one edge of the substrate 1. The first film 31 may have a plurality of slit patterns 3S. The first film 31 may have a slit pattern 3S and a hole pattern 3H.

図９は、第１実施形態の第４変形例に係る半導体装置を例示する模式斜視図である。なお、図９では、基体１、及び、第１膜３１を含む膜３のみを図示する。 FIG. 9 is a schematic perspective view illustrating a semiconductor device according to a fourth modification of the first embodiment. Note that FIG. 9 shows only the substrate 1 and the film 3 including the first film 31.

図９に示すように、第４変形例に係る半導体装置の第５半導体チップ１００Ｅでは、第１膜３１は、基体１の第２面１ｂの上において、クロスパターン３Ｃを有する。クロスパターン３Ｃは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達するクロス形の開孔である。クロスパターン３Ｃは、Ｙ軸方向に沿って、基体１の縁から縁まで設けられた部分と、Ｘ軸方向に沿って、基体１の縁から縁まで設けられた部分と、を、有する。第５半導体チップ１００Ｅの第１膜３１は、例えば、基体１の第２面１ｂの上において、４つの、基体１の角１Ｃａ〜１Ｃｄの上に、４つの、孤立パターンとして設けられている。 As shown in FIG. 9, in the fifth semiconductor chip 100E of the semiconductor device according to the fourth modification, the first film 31 has a cross pattern 3C on the second surface 1b of the substrate 1. The cross pattern 3C is, for example, a cross-shaped opening that reaches the second surface 1b of the substrate 1 from the surface of the first film 31. The cross pattern 3C has a portion provided from the edge to the edge of the substrate 1 along the Y-axis direction and a portion provided from the edge to the edge of the substrate 1 along the X-axis direction. The first film 31 of the fifth semiconductor chip 100E is provided as, for example, four isolated patterns on the second surface 1b of the substrate 1 and four on the corners 1Ca to 1Cd of the substrate 1.

第１膜３１は、基体１の第２面１ｂの上において、例えば、クロスパターン３Ｃを有していてもよい。クロスパターン３Ｃは、基体１の縁から縁まで設けられる必要はない。例えば、クロスパターン３Ｃは、基体１の第２面１ｂの上に、孤立したクロス形の開孔として設けられていてもよい。第１膜３１は、クロスパターン３Ｃを、１つに限らず、複数有していてもよい。第１膜３１は、クロスパターン３Ｃと、ホールパターン３Ｈと、を有していてもよい。第１膜３１は、クロスパターン３Ｃと、スリットパターン３Ｓと、を有していてもよい。第１膜３１は、クロスパターン３Ｃと、ホールパターン３Ｈと、スリットパターン３Ｓと、を有していてもよい。 The first film 31 may have, for example, a cross pattern 3C on the second surface 1b of the substrate 1. The cross pattern 3C need not be provided from edge to edge of the substrate 1. For example, the cross pattern 3C may be provided as an isolated cross-shaped opening on the second surface 1b of the substrate 1. The first film 31 is not limited to one cross pattern 3C, and may have a plurality of cross patterns 3C. The first film 31 may have a cross pattern 3C and a hole pattern 3H. The first film 31 may have a cross pattern 3C and a slit pattern 3S. The first film 31 may have a cross pattern 3C, a hole pattern 3H, and a slit pattern 3S.

さらに、第１膜３１は、基体１の第２面１ｂの上において、ホールパターン３Ｈ、スリットパターン３Ｓ、及び、クロスパターン３Ｃとは異なる形状を持つ“開孔”を有していてもよい。 Further, the first film 31 may have "open holes" having shapes different from those of the hole pattern 3H, the slit pattern 3S, and the cross pattern 3C on the second surface 1b of the substrate 1.

図１０は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。 FIG. 10 is a schematic cross-sectional view illustrating the semiconductor device according to the fifth modification of the first embodiment.

図１０に示すように、第５変形例に係る半導体装置の第６半導体チップ１００Ｆでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。 As shown in FIG. 10, in the sixth semiconductor chip 100F of the semiconductor device according to the fifth modification, the film 3 includes the first film 31 and the second film 32. The second film 32 is provided between the substrate 1 and the first film 31.

第６半導体チップ１００Ｆの第１膜３１は、例えば、金属を含む。第５変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２膜３２は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第５変形例において、第２膜３２は、例えば、シリコン酸化物を含む。 The first film 31 of the sixth semiconductor chip 100F contains, for example, a metal. In the fifth modification, the first film 31 contains, for example, Ni. The first film 31 is, for example, a stress loading layer. The second film 32 contains, for example, a metal different from that of the first film 31 or a non-metal. In the fifth modification, the second film 32 contains, for example, a silicon oxide.

第５変形例において、第２膜３２の機能は、例えば、
・ 第１膜３１から基体１への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１膜３１と、基体１と、の密着性を向上させること（例えば、密着層）
・ 第１膜３１と、基体１と、を絶縁すること（例えば、絶縁層）
の少なくとも１つを含む。 In the fifth modification, the function of the second film 32 is, for example,
-Suppressing the diffusion of ions from the first film 31 to the substrate 1 (for example, barrier layer)
-To improve the adhesion between the first film 31 and the substrate 1 (for example, an adhesion layer).
-Insulating the first film 31 and the substrate 1 (for example, an insulating layer).
Includes at least one of.

第５変形例によれば、例えば、
・ 第１膜３１から基体１への、イオンの拡散を抑制できる
・ 第１膜３１と、基体１と、の密着性が向上する
・ 第１膜３１を、基体１から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。 According to the fifth modification, for example,
・ Diffusion of ions from the first film 31 to the substrate 1 can be suppressed. ・ Adhesion between the first film 31 and the substrate 1 is improved. ・ The first film 31 can be electrically insulated from the substrate 1. At least one advantage can be further obtained.

第１膜３１から基体１への、イオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。 If the diffusion of ions from the first film 31 to the substrate 1 can be suppressed, for example, the reliability of the semiconductor device is improved.

第１膜３１と、基体１と、の密着性が向上すると、例えば、第６半導体チップ１００Ｆの、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 When the adhesion between the first film 31 and the substrate 1 is improved, for example, the effect of suppressing "warping" and "cracking" of the sixth semiconductor chip 100F can be further obtained.

第１膜３１を、基体１から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。 If the first film 31 can be electrically insulated from the substrate 1, for example, the reliability of the semiconductor device is improved.

例えば、第５変形例において、第２膜３２は、例えば、シリコン酸化物を含む。この場合、第２膜３２は、例えば、Ｎｉを含む第１膜３１から基体１への、イオンの拡散を抑制するバリア層として、機能する。 For example, in the fifth modification, the second film 32 contains, for example, a silicon oxide. In this case, the second film 32 functions as, for example, a barrier layer that suppresses the diffusion of ions from the first film 31 containing Ni to the substrate 1.

図１１は、第１実施形態の第６変形例に係る半導体装置を例示する模式断面図である。 図１１に示すように、第６変形例に係る半導体装置の第７半導体チップ１００Ｇでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第１層３１ａと、第２層３１ｂと、を含む。第２層３１ｂは、第１膜３１と、第１層３１ａと、の間に、設けられている。 FIG. 11 is a schematic cross-sectional view illustrating the semiconductor device according to the sixth modification of the first embodiment. As shown in FIG. 11, in the seventh semiconductor chip 100G of the semiconductor device according to the sixth modification, the film 3 includes the first film 31 and the second film 32. The second film 32 is provided between the substrate 1 and the first film 31. The first film 31 includes a first layer 31a and a second layer 31b. The second layer 31b is provided between the first film 31 and the first layer 31a.

第７半導体チップ１００Ｇの第１層３１ａは、例えば、金属を含む。第６変形例において、第１層３１ａは、例えば、Ｎｉを含む。第１層３１ａは、例えば、応力負荷層である。第２層３１ｂは、例えば、第１層３１ａと異なる金属、あるいは、非金属を含む。第６変形例において、第２層３１ｂは、例えば、Ｔｉを含む。第２膜３２は、例えば、第１層３１ａ、及び、第１層３１ｂと異なる金属、あるいは、非金属を含む。第６変形例において、第２膜３２は、例えば、シリコン酸化物を含む。 The first layer 31a of the seventh semiconductor chip 100G contains, for example, a metal. In the sixth modification, the first layer 31a contains, for example, Ni. The first layer 31a is, for example, a stress loading layer. The second layer 31b contains, for example, a metal different from that of the first layer 31a, or a non-metal. In the sixth modification, the second layer 31b contains, for example, Ti. The second film 32 contains, for example, a metal different from the first layer 31a and the first layer 31b, or a non-metal. In the sixth modification, the second film 32 contains, for example, a silicon oxide.

第６変形例において、第２層３１ｂの機能は、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性を向上させること（例えば、密着層）
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１層３１ａと、第２膜３２と、を絶縁すること（例えば、絶縁層）
の少なくとも１つを含む。 In the sixth modification, the function of the second layer 31b is, for example,
-To improve the adhesion between the first layer 31a and the second film 32 (for example, the adhesion layer).
-Suppressing the diffusion of ions from the first layer 31a to the second film 32 (for example, the barrier layer)
-Insulating the first layer 31a and the second film 32 (for example, an insulating layer).
Includes at least one of.

第６変形例によれば、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性が向上する
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制できる
・ 第１層３１ａを、第２膜３２から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。例えば、第６変形例において、第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。この場合、第２層３１ｂは、例えば、Ｎｉを含む第１層３１ａと、第２膜３２と、の密着性を向上させる密着層として、機能する。 According to the sixth modification, for example,
・ The adhesion between the first layer 31a and the second film 32 is improved. ・ The diffusion of ions from the first layer 31a to the second film 32 can be suppressed. ・ The first layer 31a is transferred from the second film 32. At least one advantage of being electrically isolated can be further gained. For example, in the sixth modification, the second layer 31b contains, for example, any one of Ti, Cr, and W. In this case, the second layer 31b functions as, for example, an adhesion layer for improving the adhesion between the first layer 31a containing Ni and the second film 32.

第６変形例のように、第５変形例は、第１変形例と組み合わせることが可能である。第６変形例においては、第１膜３１が、２つの層を含む場合を例示したが、第１膜３１は、３つ以上の層を含んでいてもよい。 Like the sixth modification, the fifth modification can be combined with the first modification. In the sixth modification, the case where the first film 31 includes two layers is illustrated, but the first film 31 may include three or more layers.

図１２は、第１実施形態の第７変形例に係る半導体装置を例示する模式断面図である。 図１２に示すように、第７変形例に係る半導体装置の第８半導体チップ１００Ｈでは、膜３が、第１膜３１と、第３膜３３と、を含む。第１膜３１は、基体１と、第３膜３３と、の間に、設けられている。 FIG. 12 is a schematic cross-sectional view illustrating the semiconductor device according to the seventh modification of the first embodiment. As shown in FIG. 12, in the eighth semiconductor chip 100H of the semiconductor device according to the seventh modification, the film 3 includes the first film 31 and the third film 33. The first film 31 is provided between the substrate 1 and the third film 33.

第８半導体チップ１００Ｈの第１膜３１は、例えば、金属を含む。第７変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第３膜３３は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第７変形例において、第３膜３３は、例えば、シリコン酸化物を含む。 The first film 31 of the eighth semiconductor chip 100H contains, for example, a metal. In the seventh modification, the first film 31 contains, for example, Ni. The first film 31 is, for example, a stress loading layer. The third film 33 contains, for example, a metal different from that of the first film 31 or a non-metal. In the seventh modification, the third film 33 contains, for example, a silicon oxide.

図１３は、モールド材を示す模式断面図である。なお、図１３において、微小凹凸４の図示は省略する。 FIG. 13 is a schematic cross-sectional view showing a molding material. In FIG. 13, the illustration of the minute unevenness 4 is omitted.

半導体装置は、例えば、モールド材を有する。モールド材は、半導体チップを覆う。例えば、図１３には、第８半導体チップ１００Ｈが、モールド材２３によって覆われた状態が示されている。モールド材２３は、例えば、樹脂を含む。 The semiconductor device has, for example, a molding material. The molding material covers the semiconductor chip. For example, FIG. 13 shows a state in which the eighth semiconductor chip 100H is covered with the molding material 23. The mold material 23 contains, for example, a resin.

第７変形例において、第３膜３３の機能は、例えば、
・ 第１膜３１からモールド材２３への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１膜３１と、モールド材２３と、を絶縁すること（例えば、絶縁層）
・ 第１膜３１と、モールド材２３と、の密着性を向上させること（例えば、密着層）
の少なくとも１つを含む。 In the seventh modification, the function of the third film 33 is, for example,
-Suppressing the diffusion of ions from the first film 31 to the molding material 23 (for example, a barrier layer)
-Insulating the first film 31 and the molding material 23 (for example, an insulating layer).
-To improve the adhesion between the first film 31 and the molding material 23 (for example, the adhesion layer).
Includes at least one of.

第７変形例によれば、例えば、
・ 第１膜３１からモールド材２３への、イオンの拡散を抑制できる
・ 第１膜３１を、モールド材２３から電気的に絶縁できる
・ 第１膜３１と、モールド材２３と、の密着性が向上する
の少なくとも１つの利点を、さらに得ることができる。 According to the seventh modification, for example,
-The diffusion of ions from the first film 31 to the molding material 23 can be suppressed.-The first film 31 can be electrically insulated from the molding material 23.-The adhesion between the first film 31 and the molding material 23 is good. At least one benefit of improvement can be further obtained.

第１膜３１からモールド材２３へのイオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。 If the diffusion of ions from the first film 31 to the molding material 23 can be suppressed, for example, the reliability of the semiconductor device is improved.

第１膜３１を、モールド材２３から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。 If the first film 31 can be electrically insulated from the molding material 23, for example, the reliability of the semiconductor device is improved.

第１膜３１と、モールド材２３と、の密着性が向上すると、例えば、半導体装置の信頼性が向上する。 When the adhesion between the first film 31 and the molding material 23 is improved, for example, the reliability of the semiconductor device is improved.

例えば、第７変形例において、第３膜３３は、例えば、シリコン酸化物を含む。この場合、第３膜３３は、例えば、Ｎｉを含む第１膜３１からモールド材２３への、イオンの拡散を抑制するバリア層として、機能する。 For example, in the seventh modification, the third film 33 contains, for example, a silicon oxide. In this case, the third film 33 functions as, for example, a barrier layer that suppresses the diffusion of ions from the first film 31 containing Ni to the molding material 23.

なお、特に、図示はしないが、第７変形例は、第１変形例と組み合わせることも可能である。 Although not shown in particular, the seventh modification can be combined with the first modification.

図１４は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。 図１４に示すように、第８変形例に係る半導体装置の第９半導体チップ１００Ｉでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第２膜３２と、第３膜３３と、の間に、設けられている。 FIG. 14 is a schematic cross-sectional view illustrating the semiconductor device according to the eighth modification of the first embodiment. As shown in FIG. 14, in the ninth semiconductor chip 100I of the semiconductor device according to the eighth modification, the film 3 includes the first film 31, the second film 32, and the third film 33. The second film 32 is provided between the substrate 1 and the first film 31. The first film 31 is provided between the second film 32 and the third film 33.

第９半導体チップ１００Ｉの第１膜３１は、例えば、金属を含む。第８変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２膜３２は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第８変形例において、第２膜３２は、例えば、シリコン酸化物を含む。第３膜３３は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第８変形例において、第３膜３３は、例えば、シリコン酸化物を含む。 The first film 31 of the ninth semiconductor chip 100I contains, for example, a metal. In the eighth modification, the first film 31 contains, for example, Ni. The first film 31 is, for example, a stress loading layer. The second film 32 contains, for example, a metal different from that of the first film 31 or a non-metal. In the eighth modification, the second film 32 contains, for example, a silicon oxide. The third film 33 contains, for example, a metal different from that of the first film 31 or a non-metal. In the eighth modification, the third film 33 contains, for example, a silicon oxide.

第８変形例のように、第５変形例は、第７変形例と組み合わせることが可能である。第８変形例によれば、例えば、第５変形例から得られる利点と、第７変形例から得られる利点と、の双方を得ることができる。 Like the eighth modification, the fifth modification can be combined with the seventh modification. According to the eighth modification, for example, both the advantages obtained from the fifth modification and the advantages obtained from the seventh modification can be obtained.

なお、特に、図示はしないが、第８変形例は、第１変形例と組み合わせることも可能である。
第５変形例〜第８変形例において、第２膜３２、及び、第３膜３３は、それぞれ、例えば、上述した非金属（ｎ）〜（ｑ）からなる群より選択される少なくとも１つを含む。非金属（ｎ）〜（ｑ）は、あくまで例である。上記以外の非金属を選択することも可能である。さらに、第２膜３２、及び、第３膜３３には、絶縁性の金属化合物、例えば、アルミナなどを選択することも可能である。第２膜３２の材料、及び、第３膜３３の材料は、後述する第１実施形態の変形例、第２実施形態、第２実施形態の変形例においても、適用される。 Although not shown in particular, the eighth modification can be combined with the first modification.
In the fifth modification to the eighth modification, the second film 32 and the third film 33 are each selected from, for example, at least one selected from the group consisting of the non-metals (n) to (q) described above. Including. The non-metals (n) to (q) are merely examples. It is also possible to select a non-metal other than the above. Further, it is also possible to select an insulating metal compound such as alumina for the second film 32 and the third film 33. The material of the second film 32 and the material of the third film 33 are also applied to the modified examples of the first embodiment, the second embodiment, and the second embodiment, which will be described later.

図１５は、膜３の厚さを示す模式断面図である。なお、図１５において、微小凹凸４の図示は省略する。 FIG. 15 is a schematic cross-sectional view showing the thickness of the film 3. In FIG. 15, the illustration of the minute unevenness 4 is omitted.

第１膜３１の機能、及び、目的の１つは、例えば、基体１を変形させようとするデバイス層２の力を、緩和すること、である。第２膜３２の機能、及び、目的の１つは、例えば、第１膜３１から基体１への、イオンの拡散を抑制すること、である。第３膜３３の機能、及び、目的の１つは、例えば、第１膜３１からモールド材２３への、イオンの拡散を抑制すること、である。 One of the functions and purposes of the first film 31 is, for example, to alleviate the force of the device layer 2 that tends to deform the substrate 1. One of the functions and purposes of the second membrane 32 is, for example, to suppress the diffusion of ions from the first membrane 31 to the substrate 1. One of the functions and purposes of the third film 33 is, for example, to suppress the diffusion of ions from the first film 31 to the molding material 23.

これらの機能、及び、目的を達成するためには、図１５に示すように、第１膜３１のＺ軸方向の厚さｔｚ３１は、例えば、０．５〜５．０μｍとされる。これにより、例えば、基体１の“反り”、及び、“割れ”を抑制できる。第２膜３２のＺ軸方向の厚さｔ３２は、例えば、０．１〜０．５μｍ程度とされる。これにより、例えば、第１膜３１から基体１への、イオンの拡散を抑制できる。第３膜３３のＺ軸方向の厚さｔ３３は、例えば、０．１〜０．５μｍ程度とされる。これにより、例えば、第１膜３１からモールド材２３への、イオンの拡散を抑制できる。 In order to achieve these functions and objectives, as shown in FIG. 15, the thickness tz31 of the first film 31 in the Z-axis direction is, for example, 0.5 to 5.0 μm. Thereby, for example, "warp" and "cracking" of the substrate 1 can be suppressed. The thickness t32 of the second film 32 in the Z-axis direction is, for example, about 0.1 to 0.5 μm. Thereby, for example, the diffusion of ions from the first film 31 to the substrate 1 can be suppressed. The thickness t33 of the third film 33 in the Z-axis direction is, for example, about 0.1 to 0.5 μm. Thereby, for example, the diffusion of ions from the first film 31 to the molding material 23 can be suppressed.

膜３において、第１膜３１のＺ軸方向の厚さｔｚ３１と、第２膜３２のＺ軸方向の厚さｔｚ３２との関係の１つは、例えば、
ｔｚ３１＞ｔｚ３２
とされる。例えば、第２膜３２のＺ軸方向の厚さｔｚ３２は、第１膜３１のＺ軸方向の厚さｔｚ３１の、約１／５０〜１（＝（０．１／５．０）〜（０．５／０．５））とされる。 In the film 3, one of the relationships between the thickness tz31 of the first film 31 in the Z-axis direction and the thickness tz32 of the second film 32 in the Z-axis direction is, for example,
tz31> tz32
Is said to be. For example, the thickness tz32 of the second film 32 in the Z-axis direction is about 1/50 to 1 (= (0.1 / 5.0) to (0) of the thickness tz31 of the first film 31 in the Z-axis direction. .5 / 0.5))).

膜３において、第１膜３１のＺ軸方向の厚さｔｚ３１と、第３膜３３のＺ軸方向の厚さｔｚ３２との関係の１つは、例えば、
ｔｚ３１＞ｔｚ３３
とされる。例えば、第３膜３３のＺ軸方向の厚さｔｚ３３は、第１膜３１のＺ軸方向の厚さｔｚ３１の、例えば、約１／５０〜１（＝（０．１／５．０）〜（０．５／０．５））とされる。 In the film 3, one of the relationships between the thickness ts31 of the first film 31 in the Z-axis direction and the thickness tz32 of the third film 33 in the Z-axis direction is, for example,
tz31> tz33
Is said to be. For example, the thickness tz33 of the third film 33 in the Z-axis direction is, for example, about 1/50 to 1 (= (0.1 / 5.0) to) of the thickness tz31 of the first film 31 in the Z-axis direction. (0.5 / 0.5)).

第２膜３２のＺ軸方向の厚さｔｚ３２、及び、第３膜３３のＺ軸方向の厚さｔｚ３３は、機能を発揮できる薄目の水準とすることで、半導体チップ、例えば、図１５に示す第９半導体チップ１００ＩのＺ軸方向の厚さを、少しでも薄くすることができる。第９半導体チップ１００ＩのＺ軸方向の厚さを薄くできることは、例えば、第９半導体チップ１００Ｉを、Ｚ軸方向に沿って重ねる半導体装置に、有効な利点である。 The thickness ts32 of the second film 32 in the Z-axis direction and the thickness tz33 of the third film 33 in the Z-axis direction are set to a thin level at which the function can be exhibited, and are shown in a semiconductor chip, for example, FIG. The thickness of the ninth semiconductor chip 100I in the Z-axis direction can be reduced as much as possible. The ability to reduce the thickness of the ninth semiconductor chip 100I in the Z-axis direction is an effective advantage, for example, in a semiconductor device in which the ninth semiconductor chip 100I is stacked along the Z-axis direction.

厚さｔｚ３１、厚さｔｚ３２、及び、厚さｔｚ３３の測定場所は、上述したように、例えば、基体１の中心断面でよい。測定方法は、上述したように、例えば、ＳＥＭや、ＴＥＭによる断面観察像からの算出でよい。 As described above, the measurement locations of the thickness tz31, the thickness tz32, and the thickness tz33 may be, for example, the central cross section of the substrate 1. As described above, the measuring method may be, for example, a calculation from a cross-sectional observation image by SEM or TEM.

図１６は、第１実施形態の第９変形例に係る半導体装置を例示する模式断面図である。図１６には、膜３の上面３ａが示されている。なお、図１６において、微小凹凸４の図示は省略する。 FIG. 16 is a schematic cross-sectional view illustrating the semiconductor device according to the ninth modification of the first embodiment. FIG. 16 shows the upper surface 3a of the film 3. In FIG. 16, the illustration of the minute unevenness 4 is omitted.

第１膜３１が、例えば、金属を含む場合、膜３の上面３ａにおいて、第１膜３１からモールド材２３へ、イオンが拡散する可能性がある。このようなイオンの拡散は、図１６に示す第１０半導体チップ１００Ｊのように、例えば、膜３の上面３ａの上に、絶縁膜２２を設けることで、抑制することが可能である。絶縁膜２２は、例えば、膜３の上面３ａの上と、構造体２１の上面２１ａの上と、構造体２１の側面２１ｃの上と、デバイス層２の上面２ａの上と、デバイス層２の側面２ｃの上と、に設けられている。絶縁膜２２は、例えば、絶縁性の樹脂を含む。絶縁性の樹脂は、例えば、ポリイミドなどである。 When the first film 31 contains, for example, a metal, ions may diffuse from the first film 31 to the molding material 23 on the upper surface 3a of the film 3. Such diffusion of ions can be suppressed by, for example, providing an insulating film 22 on the upper surface 3a of the film 3 as in the tenth semiconductor chip 100J shown in FIG. The insulating film 22 is, for example, on the upper surface 3a of the film 3, the upper surface 21a of the structure 21, the side surface 21c of the structure 21, the upper surface 2a of the device layer 2, and the device layer 2. It is provided on and on the side surface 2c. The insulating film 22 contains, for example, an insulating resin. The insulating resin is, for example, polyimide.

図１７は、第１実施形態の第１０変形例に係る半導体装置を例示する模式断面図である。なお、図１７において、微小凹凸４の図示は省略する。 FIG. 17 is a schematic cross-sectional view illustrating the semiconductor device according to the tenth modification of the first embodiment. In FIG. 17, the illustration of the minute unevenness 4 is omitted.

図１７に示すように、第１０変形例に係る半導体装置の第１１半導体チップ１００Ｋは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第１膜３１は、例えば、金属、例えば、Ｎｉを含む。第２膜３２、及び、第３膜３３は、例えば、シリコン酸化物を含む。基体１の側面１ｃにおいて、膜３のＸ軸方向の厚さｔｘが、基体１の第１面１ａに向かって、薄くされている。例えば、第１０変形例の膜３の断面形状は、基体１の側面１ｃにおいて、例えば、基体１の第２面１ｂから基体１の第１面１ａに向かって薄くなる“テーパー形状”である。第１膜３１のＸ軸方向の厚さｔｘ３１、第２膜３２のＸ軸方向の厚さｔｘ３２、及び、第３膜３３のＸ軸方向の厚さｔｘ３３も、それぞれ、基体１の第１面１ａに向かって、薄くされている。例えば、基体１の側面１ｃにおいて、第１膜３１は、第３膜３３によって被覆される。膜３のＸ軸方向の厚さｔｚは、例えば、基体１の第１面１ａ、もしくは、第１面１ａの近傍において、例えば、“０”となる。 As shown in FIG. 17, in the eleventh semiconductor chip 100K of the semiconductor device according to the tenth modification, the film 3 includes a first film 31, a second film 32, and a third film 33. The first film 31 contains, for example, a metal, for example, Ni. The second film 32 and the third film 33 contain, for example, silicon oxide. On the side surface 1c of the substrate 1, the thickness tx of the film 3 in the X-axis direction is reduced toward the first surface 1a of the substrate 1. For example, the cross-sectional shape of the film 3 of the tenth modification is a “tapered shape” that becomes thinner on the side surface 1c of the substrate 1, for example, from the second surface 1b of the substrate 1 toward the first surface 1a of the substrate 1. The thickness tx31 of the first film 31 in the X-axis direction, the thickness tx32 of the second film 32 in the X-axis direction, and the thickness tx33 of the third film 33 in the X-axis direction are also the first surfaces of the substrate 1, respectively. It is thinned toward 1a. For example, on the side surface 1c of the substrate 1, the first film 31 is covered with the third film 33. The thickness tz of the film 3 in the X-axis direction is, for example, “0” in the vicinity of the first surface 1a of the substrate 1 or the first surface 1a.

第１０変形例の第１１半導体チップ１００Ｋでは、基体１の側面１ｃの上において、第３膜３３が、第１膜３１を覆う。第１０変形例によれば、第１膜３１からモールド材２３への、イオンの拡散を抑制できる。 In the eleventh semiconductor chip 100K of the tenth modification, the third film 33 covers the first film 31 on the side surface 1c of the substrate 1. According to the tenth modification, the diffusion of ions from the first film 31 to the molding material 23 can be suppressed.

図１８は、第１実施形態の第１１変形例に係る半導体装置を例示する模式断面図である。なお、図１８において、微小凹凸４の図示は省略する。 FIG. 18 is a schematic cross-sectional view illustrating the semiconductor device according to the eleventh modification of the first embodiment. In FIG. 18, the illustration of the minute unevenness 4 is omitted.

図１８に示すように、第１１変形例に係る半導体装置の第１２半導体チップ１００Ｌでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。さらに、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、を含む。第２層３１ｂは、第１層３１ａと、第２膜３２と、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第３層３１ｃと、の間に、設けられている。第３層３１ｃは、第１層３１ａと、第３膜３３と、の間に、設けられている。 As shown in FIG. 18, in the twelfth semiconductor chip 100L of the semiconductor device according to the eleventh modification, the film 3 includes a first film 31, a second film 32, and a third film 33. Further, the first film 31 includes a first layer 31a, a second layer 31b, and a third layer 31c. The second layer 31b is provided between the first layer 31a and the second film 32. The first layer 31a is provided between the second layer 31b and the third layer 31c. The third layer 31c is provided between the first layer 31a and the third film 33.

第１１変形例は、例えば、第１実施形態の第１変形例の、第１膜３１が３つ以上の層を含む場合と、第１実施形態の第８変形例と、を組み合わせたものである。 The eleventh modification is, for example, a combination of the first modification of the first embodiment, in which the first film 31 includes three or more layers, and the eighth modification of the first embodiment. is there.

第１１変形例によれば、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性を向上できる
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制できる
・ 第１層３１ａを、第２膜３２から電気的に絶縁できる
・ 第１層３１ａと、第３膜３３と、の密着性を向上できる
・ 第１層３１ａから第３膜３３への、イオンの拡散を抑制できる
・ 第１層３１ａを、第３膜３３から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。 According to the eleventh modification, for example,
-The adhesion between the first layer 31a and the second film 32 can be improved.-The diffusion of ions from the first layer 31a to the second film 32 can be suppressed.-The first layer 31a can be transferred from the second film 32. Can be electrically insulated ・ Can improve the adhesion between the first layer 31a and the third film 33 ・ Can suppress the diffusion of ions from the first layer 31a to the third film 33 ・ The first layer 31a can be At least one advantage of being able to electrically insulate from the third membrane 33 can be further obtained.

第１１変形例では、第２膜３２は、例えば、シリコン酸化物を含む。第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第１層３１ａは、例えば、Ｎｉを含む。第３層３１ｃは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第３膜３３は、例えば、シリコン酸化物を含む。シリコン酸化物を含む第２膜３２、及び、第３膜３３は、バリア層として機能する。Ｔｉを含む第２層３１ｂ、及び、第３層３１ｃは、密着層として機能する。Ｎｉを含む第１層３１ａは、応力負荷層として機能する。 In the eleventh modification, the second film 32 contains, for example, a silicon oxide. The second layer 31b contains, for example, any one of Ti, Cr, and W. The first layer 31a contains, for example, Ni. The third layer 31c contains, for example, any one of Ti, Cr, and W. The third film 33 contains, for example, a silicon oxide. The second film 32 and the third film 33 containing the silicon oxide function as a barrier layer. The second layer 31b and the third layer 31c containing Ti function as an adhesion layer. The first layer 31a containing Ni functions as a stress loading layer.

例えば、“バリア層／密着層／応力負荷層／密着層／バリア層”を含む膜３を備えた第１２半導体チップ１００Ｌによれば、第１層３１ａから基体１、及び、モールド材２３への、イオンの拡散を抑制できる。さらに、第１層３１ａと、第２膜３２と、の密着性、及び、第１層３１ａと、第３膜３３、との密着性の双方を、向上できる。第１層３１ａの“剥離耐性”は、さらに向上する。第１層３１ａの剥離耐性が、さらに向上する第１２半導体チップ１００Ｌによれば、イオンの拡散が、より抑制され、半導体装置の信頼性が、より向上する。しかも、第１２半導体チップ１００Ｋは、より“反り”難く、そして、より“割れ”難くなる。 For example, according to the twelfth semiconductor chip 100L provided with the film 3 including the "barrier layer / adhesion layer / stress load layer / adhesion layer / barrier layer", the first layer 31a is transferred to the substrate 1 and the molding material 23. , Ion diffusion can be suppressed. Further, both the adhesion between the first layer 31a and the second film 32 and the adhesion between the first layer 31a and the third film 33 can be improved. The "peeling resistance" of the first layer 31a is further improved. According to the twelfth semiconductor chip 100L in which the peel resistance of the first layer 31a is further improved, the diffusion of ions is further suppressed and the reliability of the semiconductor device is further improved. Moreover, the 12th semiconductor chip 100K is more difficult to "warp" and more difficult to "crack".

（第２実施形態）
図１９は、第２実施形態に係る半導体装置を例示する模式断面図である。図１９に示す断面は、例えば、図１に示す断面に対応する。 (Second Embodiment)
FIG. 19 is a schematic cross-sectional view illustrating the semiconductor device according to the second embodiment. The cross section shown in FIG. 19 corresponds to, for example, the cross section shown in FIG.

図１９に示すように、第２実施形態は、第１実施形態と同様に、基体１と、デバイス層２と、第１膜３１を含む膜３と、を含む。第２実施形態は、第４膜３４を含む膜３０を、さらに含む。 As shown in FIG. 19, the second embodiment includes the substrate 1, the device layer 2, and the film 3 including the first film 31, as in the first embodiment. The second embodiment further includes a film 30 including a fourth film 34.

第２実施形態において、膜３は、第１領域３ｒａ、を含む。基体１は、Ｚ軸方向において、第１領域３ｒａと、デバイス層２と、の間に位置する。膜３は、例えば、基体１の第２面１ｂの上、に設けられている。 In the second embodiment, the film 3 includes a first region 3ra. The substrate 1 is located between the first region 3ra and the device layer 2 in the Z-axis direction. The film 3 is provided, for example, on the second surface 1b of the substrate 1.

膜３０は、第４領域３０ｒｄと、第５領域３０ｒｅと、第６領域３０ｒｆと、を含む。基体１、及び、膜３は、Ｚ軸方向において、第４領域３０ｒｄと、デバイス層２と、の間に位置する。基体１は、Ｘ軸方向において、第５領域３０ｒｅと、第６領域３０ｒｆと、の間に位置する。第２実施形態において、膜３０は、例えば、膜３の上と、基体１の側面１ｃと、を覆う。第２実施形態において、膜３０は、例えば、膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。 The film 30 includes a fourth region 30rd, a fifth region 30re, and a sixth region 30rf. The substrate 1 and the film 3 are located between the fourth region 30rd and the device layer 2 in the Z-axis direction. The substrate 1 is located between the fifth region 30re and the sixth region 30rf in the X-axis direction. In the second embodiment, the film 30 covers, for example, the top of the film 3 and the side surface 1c of the substrate 1. In the second embodiment, the film 30 is, for example, one film continuously provided from the top of the film 3 to the side surface 1c of the substrate 1. One membrane is, for example, a one-piece membrane.

第２実施形態においても、第１実施形態と同様に、基体１の側面１ｃと、デバイス層２の側面２ｃとの間に、ギャップＧが設けられている。膜３０は、デバイス層２から離れている。膜３０は、基体１の側面１ｃの上に設けられるが、例えば、ギャップＧにおける第１面１ａの上と、デバイス層２の上と、には設けられない。 Also in the second embodiment, as in the first embodiment, a gap G is provided between the side surface 1c of the substrate 1 and the side surface 2c of the device layer 2. The film 30 is separated from the device layer 2. The film 30 is provided on the side surface 1c of the substrate 1, but is not provided, for example, on the first surface 1a in the gap G and on the device layer 2.

第２実施形態の第１３半導体チップ１００Ｍでは、膜３と、基体１の側面１ｃと、を、膜３０によって覆う。第１３半導体チップ１００Ｍの膜３の第１膜３１は、例えば、金属を含む。第２実施形態において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２実施形態において、膜３０の第４膜３４は、例えば、シリコン酸化物を含む。 In the thirteenth semiconductor chip 100M of the second embodiment, the film 3 and the side surface 1c of the substrate 1 are covered with the film 30. The first film 31 of the film 3 of the 13th semiconductor chip 100M contains, for example, a metal. In the second embodiment, the first film 31 contains, for example, Ni. The first film 31 is, for example, a stress loading layer. In the second embodiment, the fourth film 34 of the film 30 contains, for example, a silicon oxide.

第２実施形態において、第４膜３４の機能は、例えば、
・ 基体１の側面１ｃからの、基体１中への不純物やイオンの侵入を抑制すること
・ 基体１の側面１ｃの表面ラフネス４に起因した、基体１の強度の低下を抑制すること
・ 膜３の、基体１からの剥離耐性を向上させること
・ 膜３からモールド材２３への、イオンの拡散を抑制すること
の少なくとも１つを含む。 In the second embodiment, the function of the fourth film 34 is, for example,
-Suppressing the invasion of impurities and ions from the side surface 1c of the substrate 1 into the substrate 1-Suppressing the decrease in the strength of the substrate 1 due to the surface roughness 4 of the side surface 1c of the substrate 1-Film 3 -Improves the peeling resistance from the substrate 1-Includes at least one of suppressing the diffusion of ions from the film 3 to the molding material 23.

第２実施形態によれば、基体１の第２面１ｂの上に、第１膜３１（応力負荷層）を含む膜３を備えている。第２実施形態によれば、例えば、第１３半導体チップ１００Ｍの“反り”を抑制できる。 According to the second embodiment, the film 3 including the first film 31 (stress loading layer) is provided on the second surface 1b of the substrate 1. According to the second embodiment, for example, the "warp" of the 13th semiconductor chip 100M can be suppressed.

さらに、第２実施形態によれば、第４膜３４を含む膜３０を備えている。第２実施形態によれば、例えば、
・ 基体１の側面１ｃから、基体１中へ、不純物やイオンの侵入を抑制できる
・ 基体１の強度が、さらに向上する
・ 膜３の、基体１からの剥離耐性が向上する
・ 膜３からモールド材２３への、イオンの拡散を抑制できる
の少なくとも１つの利点を、さらに得ることができる。 Further, according to the second embodiment, the film 30 including the fourth film 34 is provided. According to the second embodiment, for example
・ It is possible to suppress the invasion of impurities and ions from the side surface 1c of the substrate 1 into the substrate 1. ・ The strength of the substrate 1 is further improved. ・ The peel resistance of the film 3 from the substrate 1 is improved. ・ The mold from the film 3 At least one advantage of being able to suppress the diffusion of ions into the material 23 can be further obtained.

基体１の側面１ｃから、基体１中へ、不純物やイオンの侵入を抑制できると、例えば、半導体装置の信頼性が向上する。 If impurities and ions can be suppressed from entering the substrate 1 from the side surface 1c of the substrate 1, for example, the reliability of the semiconductor device is improved.

基体１の強度が、さらに向上すると、例えば、第１３半導体チップ１００Ｍの“割れ”を、さらによく抑制できる。特に、第１３半導体チップ１００Ｍは、ピックアップ工程やマウント工程などにおいて、さらに破損し難くなる。 If the strength of the substrate 1 is further improved, for example, "cracking" of the 13th semiconductor chip 100M can be further suppressed. In particular, the 13th semiconductor chip 100M is less likely to be damaged in the pickup process, the mounting process, and the like.

膜３の、基体１からの剥離耐性が向上すると、例えば、膜３は、基体１の上において安定する。膜３が基体１の上で安定することで、第１３半導体チップ１００Ｍは、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 When the peel resistance of the film 3 from the substrate 1 is improved, for example, the film 3 becomes stable on the substrate 1. When the film 3 is stabilized on the substrate 1, the thirteenth semiconductor chip 100M can further obtain the effect of suppressing, for example, "warping" and "cracking".

膜３からモールド材への、イオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。 If the diffusion of ions from the film 3 to the molding material can be suppressed, for example, the reliability of the semiconductor device is improved.

第２実施形態において、膜３の第１膜３１には、第１実施形態において説明した材料を用いることができる。第１膜３１の材料は、後述する第２実施形態の変形例においても、適用される。 In the second embodiment, the material described in the first embodiment can be used for the first film 31 of the film 3. The material of the first film 31 is also applied in the modified example of the second embodiment described later.

第２実施形態において、膜３０の第４膜３４の膜には、例えば、第１実施形態の第２膜３２の材料と同様の材料を選ぶことができる。第４膜３４の材料は、後述する第２実施形態の変形例においても、適用される。 In the second embodiment, for the film of the fourth film 34 of the film 30, for example, the same material as the material of the second film 32 of the first embodiment can be selected. The material of the fourth film 34 is also applied in the modified example of the second embodiment described later.

図２０は、第２実施形態の第１変形例に係る半導体装置を例示する模式断面図である。なお、図２０において、微小凹凸４は、凹凸を省略して図示する。 FIG. 20 is a schematic cross-sectional view illustrating the semiconductor device according to the first modification of the second embodiment. In FIG. 20, the minute unevenness 4 is shown by omitting the unevenness.

図２０に示すように、第２実施形態の第１変形例に係る半導体装置の第１４半導体チップ１００Ｎでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。 As shown in FIG. 20, in the 14th semiconductor chip 100N of the semiconductor device according to the first modification of the second embodiment, the film 3 includes the first film 31 and the second film 32. The second film 32 is provided between the substrate 1 and the first film 31.

第２実施形態の第１変形例のように、第２実施形態は、第１実施形態の第５変形例と、組み合わせることができる。なお、特に、図示しないが、第２実施形態は、第１実施形態の第６変形例と組み合わせること、及び、第１実施形態の第７変形例と、組み合わせることもできる。 Like the first modification of the second embodiment, the second embodiment can be combined with the fifth modification of the first embodiment. Although not shown in particular, the second embodiment can be combined with the sixth modification of the first embodiment and the seventh modification of the first embodiment.

図２１は、第２実施形態の第２変形例に係る半導体装置を例示する模式断面図である。なお、図２１において、微小凹凸４は、凹凸を省略して図示する。 FIG. 21 is a schematic cross-sectional view illustrating the semiconductor device according to the second modification of the second embodiment. In FIG. 21, the minute unevenness 4 is shown by omitting the unevenness.

図２１に示すように、第２実施形態の第２変形例に係る半導体装置の第１５半導体チップ１００Ｏでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第２膜３２と、第３膜３３と、の間に、設けられている。 As shown in FIG. 21, in the 15th semiconductor chip 100O of the semiconductor device according to the second modification of the second embodiment, the film 3 includes the first film 31, the second film 32, and the third film 33. including. The second film 32 is provided between the substrate 1 and the first film 31. The first film 31 is provided between the second film 32 and the third film 33.

第２実施形態の第１変形例のように、第２実施形態は、第１実施形態の第８変形例と、組み合わせることができる。 Like the first modification of the second embodiment, the second embodiment can be combined with the eighth modification of the first embodiment.

図２２は、第２実施形態の第３変形例に係る半導体装置を例示する模式断面図である。なお、図２２において、微小凹凸４は、凹凸を省略して図示する。 FIG. 22 is a schematic cross-sectional view illustrating the semiconductor device according to the third modification of the second embodiment. In FIG. 22, the minute unevenness 4 is shown by omitting the unevenness.

図２２に示すように、第２実施形態の第３変形例に係る半導体装置の第１６半導体チップ１００Ｐでは、膜３０が、第４膜３４と、第５膜３５と、を含む。第５膜３５は、第４膜３４と同様に、例えば、第１膜を含む膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。第２実施形態の第３変形例において、第４膜３４は、第５膜３５と、第１膜３１を含む膜３と、の間、及び、第５膜３５と、基体１の側面１ｃと、の間、に設けられている。 As shown in FIG. 22, in the 16th semiconductor chip 100P of the semiconductor device according to the third modification of the second embodiment, the film 30 includes the fourth film 34 and the fifth film 35. Similar to the fourth film 34, the fifth film 35 is, for example, one film continuously provided from the top of the film 3 including the first film to the side surface 1c of the substrate 1. One membrane is, for example, a one-piece membrane. In the third modification of the second embodiment, the fourth film 34 is located between the fifth film 35 and the film 3 including the first film 31, the fifth film 35, and the side surface 1c of the substrate 1. It is provided between and.

第２実施形態の第３変形例において、第５膜３５の機能は、例えば、
・ 基体１を変形させようとするデバイス層２の力を、緩和すること
を含む。第５膜３５は、例えば、第１膜３１と、ともに、基体１の変形を抑制する。第５膜３５は、例えば、応力負荷層である。 In the third modification of the second embodiment, the function of the fifth film 35 is, for example,
-Includes relaxing the force of the device layer 2 that attempts to deform the substrate 1. The fifth film 35, together with the first film 31, for example, suppresses the deformation of the substrate 1. The fifth film 35 is, for example, a stress loading layer.

第１膜３１は、基体１の第２面１ｂの上に設けられている。第１膜３１は、基体１の変形を、基体１の第２面１ｂの上から抑制する。第５膜３５は、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、に設けられている。第５膜３５は、基体１の変形を、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、の双方から抑制する。第５膜３５の材料には、例えば、第１実施形態の第１膜３１と同様の材料を選ぶことができる。第５膜３５には、例えば、第１実施形態の第１膜３１と同様の積層構造とすることもできる。 The first film 31 is provided on the second surface 1b of the substrate 1. The first film 31 suppresses the deformation of the substrate 1 from above the second surface 1b of the substrate 1. The fifth film 35 is provided on the second surface 1b of the substrate 1 and on the side surface 1c of the substrate 1. The fifth film 35 suppresses the deformation of the substrate 1 from both the second surface 1b of the substrate 1 and the side surface 1c of the substrate 1. As the material of the fifth film 35, for example, the same material as that of the first film 31 of the first embodiment can be selected. For example, the fifth film 35 may have a laminated structure similar to that of the first film 31 of the first embodiment.

第２実施形態の第３変形例によれば、例えば、第１６半導体チップ１００Ｐの、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。 According to the third modification of the second embodiment, for example, the effect of suppressing the “warp” and “cracking” of the 16th semiconductor chip 100P can be further obtained.

さらに、第２実施形態の第３変形例は、応力負荷層として、第１膜３１を含む膜３と、第５膜３５と、を含む。第２実施形態の第３変形例によれば、例えば、応力負荷層の膜応力の調整に関する自由度が増す、という利点を、さらに得ることができる。 Further, the third modification of the second embodiment includes a film 3 including the first film 31 and a fifth film 35 as the stress loading layer. According to the third modification of the second embodiment, for example, the advantage that the degree of freedom regarding the adjustment of the film stress of the stress loading layer is increased can be further obtained.

図２３は、第２実施形態の第４変形例に係る半導体装置を例示する模式断面図である。なお、図２３において、微小凹凸４は、凹凸を省略して図示する。 FIG. 23 is a schematic cross-sectional view illustrating the semiconductor device according to the fourth modification of the second embodiment. In FIG. 23, the minute unevenness 4 is shown by omitting the unevenness.

図２３に示すように、第２実施形態の第４変形例に係る半導体装置の第１７半導体チップ１００Ｑでは、膜３０が、第４膜３４と、第５膜３５と、第６膜３６と、を含む。第６膜３６は、第４膜３４、及び、第５膜３５と同様に、例えば、膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。第２実施形態の第４変形例において、第５膜３５は、第６膜３６と、第４膜３４と、の間に、設けられている。第６膜３６には、第１実施形態の第３膜３３の材料と同様の材料を選ぶことができる。 As shown in FIG. 23, in the 17th semiconductor chip 100Q of the semiconductor device according to the 4th modification of the 2nd embodiment, the film 30 includes the 4th film 34, the 5th film 35, and the 6th film 36. including. Similar to the fourth film 34 and the fifth film 35, the sixth film 36 is, for example, one film continuously provided from the top of the film 3 to the side surface 1c of the substrate 1. One membrane is, for example, a one-piece membrane. In the fourth modification of the second embodiment, the fifth film 35 is provided between the sixth film 36 and the fourth film 34. For the sixth film 36, the same material as the material of the third film 33 of the first embodiment can be selected.

第２実施形態の第４変形例において、第６膜３６の機能は、例えば、
・ 第５膜３５からモールド材２３への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第５膜３５と、モールド材２３と、を絶縁すること（例えば、絶縁層）
・ 第５膜３５と、モールド材２３と、の密着性を向上させること（例えば、密着層）
の少なくとも１つを含む。 In the fourth modification of the second embodiment, the function of the sixth film 36 is, for example,
-Suppressing the diffusion of ions from the fifth film 35 to the molding material 23 (for example, a barrier layer)
-Insulating the fifth film 35 and the molding material 23 (for example, an insulating layer).
-To improve the adhesion between the fifth film 35 and the molding material 23 (for example, the adhesion layer).
Includes at least one of.

第２実施形態の第４変形例によれば、例えば、
・ 第５膜３５からモールド材２３への、イオンの拡散を抑制できる
・ 第５膜３５を、モールド材２３から電気的に絶縁できる
・ 第５膜３５と、モールド材２３と、の密着性が向上する
の少なくとも１つの利点を、さらに得ることができる。 According to the fourth modification of the second embodiment, for example,
・ Diffusion of ions from the 5th film 35 to the molding material 23 can be suppressed. ・ The 5th film 35 can be electrically insulated from the molding material 23. ・ The adhesion between the 5th film 35 and the molding material 23 is good. At least one benefit of improvement can be further obtained.

第５膜３５からモールド材２３へのイオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。 If the diffusion of ions from the fifth film 35 to the molding material 23 can be suppressed, for example, the reliability of the semiconductor device is improved.

第５膜３５を、モールド材２３から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。 If the fifth film 35 can be electrically insulated from the molding material 23, for example, the reliability of the semiconductor device is improved.

第５膜３５と、モールド材２３と、の密着性が向上すると、例えば、半導体装置の信頼性が向上する。 When the adhesion between the fifth film 35 and the molding material 23 is improved, for example, the reliability of the semiconductor device is improved.

（第３実施形態）
図２４（ａ）〜図２４（ｇ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図２５（ａ）〜図２５（ｊ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 (Third Embodiment)
24 (a) to 24 (g) are schematic process diagrams illustrating the method for manufacturing the semiconductor device according to the third embodiment. 25 (a) to 25 (j) are schematic cross-sectional views in order of steps illustrating the method for manufacturing a semiconductor device according to the third embodiment.

図２４（ａ）、図２５（ａ）、及び、図２５（ｂ）に示すように、半導体ウェーハＷを、Ｘ軸方向と、Ｙ軸方向と、に沿ってダイシングする。半導体ウェーハＷは、基体１を含む。半導体ウェーハＷは、複数のデバイス層２を備えた面を有する。図２５（ａ）〜図２５（ｊ）には、第１デバイス層２ｌと、第２デバイス層２ｍと、第３デバイス層２ｎと、の３つが示されている。第１デバイス層２ｌ〜第３デバイス層２ｎを備えた面を、主面Ｗａとする。半導体ウェーハＷは、Ｚ軸方向において、主面Ｗａと、第１方向において主面Ｗａと離れた裏面Ｗｂと、を含む。ダイシングされた半導体ウェーハＷには、ダイシングライン５が形成される。ダイシングライン５は、Ｘ軸方向と、Ｙ軸方向と、に沿って、半導体ウェーハＷに形成された格子状の溝である。図２５（ｂ）には、ダイシングライン５のうち、Ｙ軸方向に沿ったダイシングライン５が示されている。図２５（ｂ）に示す部分において、ダイシングライン５は、第１デバイス層２ｌと、第２デバイス層２ｍと、の間、並びに、第２デバイス層２ｍと、第３デバイス層２ｎと、の間と、に設けられている。幅Ｗ５は、ダイシングライン５の幅である。幅Ｗ２は、デバイス層２間の幅である。図２５（ｂ）には、幅Ｗ５として、ダイシングライン５のＸ軸方向の幅が示され、幅Ｗ２として、第１デバイス層２ｌと、第２デバイス層２ｍと、の間のＸ軸方向の幅が示されている。ダイシングライン５の幅Ｗ５は、デバイス層２間の幅Ｗ２よりも狭い。基体１の側面１ｃと、デバイス層２の側面２ｃと、の間には、ギャップＧが形成される。半導体ウェーハＷのダイシングには、例えば、ダイシングブレード７が用いられる。ダイシングは、ダイシングブレード７によるダイシングに限られるものではない。ダイシングには、プラズマによるダイシング、及び、薬液によるダイシングなどを用いることもできる。 As shown in FIGS. 24 (a), 25 (a), and 25 (b), the semiconductor wafer W is diced along the X-axis direction and the Y-axis direction. The semiconductor wafer W includes a substrate 1. The semiconductor wafer W has a surface provided with a plurality of device layers 2. 25 (a) to 25 (j) show the first device layer 2l, the second device layer 2m, and the third device layer 2n. The surface provided with the first device layer 2l to the third device layer 2n is referred to as a main surface Wa. The semiconductor wafer W includes a main surface Wa in the Z-axis direction and a back surface Wb separated from the main surface Wa in the first direction. A dicing line 5 is formed on the diced semiconductor wafer W. The dicing line 5 is a grid-like groove formed on the semiconductor wafer W along the X-axis direction and the Y-axis direction. FIG. 25B shows the dicing line 5 along the Y-axis direction among the dicing lines 5. In the portion shown in FIG. 25B, the dicing line 5 is located between the first device layer 2l and the second device layer 2m, and between the second device layer 2m and the third device layer 2n. And, it is provided in. The width W5 is the width of the dicing line 5. The width W2 is the width between the device layers 2. FIG. 25B shows the width of the dicing line 5 in the X-axis direction as the width W5, and the width W2 in the X-axis direction between the first device layer 2l and the second device layer 2m. The width is shown. The width W5 of the dicing line 5 is narrower than the width W2 between the device layers 2. A gap G is formed between the side surface 1c of the substrate 1 and the side surface 2c of the device layer 2. For dicing of the semiconductor wafer W, for example, a dicing blade 7 is used. The dicing is not limited to dicing with the dicing blade 7. For dicing, dicing with plasma, dicing with a chemical solution, or the like can also be used.

図２４（ｂ）、及び、図２５（ｃ）に示すように、第１デバイス層２ｌ〜第３デバイス層２ｎの上に、第１サポート部材６１を設ける。第１サポート部材６１の１つの例は、例えば、表面保護テープである。 As shown in FIGS. 24 (b) and 25 (c), the first support member 61 is provided on the first device layer 2l to the third device layer 2n. One example of the first support member 61 is, for example, a surface protective tape.

図２４（ｃ）、図２５（ｄ）、及び、図２５（ｅ）に示すように、半導体ウェーハＷを、例えば、反転させて、半導体ウェーハＷの裏面Ｗｂを、研削機の研削砥石８に向ける。次いで、半導体ウェーハＷの裏面Ｗｂを、例えば、研削砥石８を用いて研削し、裏面Ｗｂを後退させる。裏面Ｗｂは、ダイシングライン５に達するまで、後退される。半導体ウェーハＷは、第１サポート部材６１の上で、複数の半導体チップ１００に分離される。例えば、図２５（ｅ）に示す部分では、半導体ウェーハＷは、第１サポート部材６１の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍと、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。ダイシングライン５は、半導体チップ１００ｌと、半導体チップ１００ｍと、の間、並びに、半導体チップ１００ｍと、半導体チップ１００ｎと、の間に生じた空間となる。Ｚ軸方向において、基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから離れている。基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから、例えば、ギャップＧのＸ軸方向の幅、及び、ギャップＧのＹ軸方向の幅、離れている。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、例えば、５μｍ以上１００μｍ以下である。第１デバイス層２ｌ〜第３デバイス層２ｎのＺ軸方向の厚さは、例えば、０．５〜２０μｍである。第１デバイス層２ｌ〜第３デバイス層２ｍのＺ軸方向の厚さは、設計により、様々に変更される。第１デバイス層２ｌ〜第３デバイス層２ｎは、例えば、基体１側から、半導体素子と、電気的配線と、絶縁物と、ポリイミドと、を含む。第１デバイス層２ｌ〜第３デバイス層２ｎのＺ軸方向の厚さ０．５〜２０μｍは、例えば、半導体素子と、電気的配線と、の厚さである。 As shown in FIGS. 24 (c), 25 (d), and 25 (e), the semiconductor wafer W is, for example, inverted, and the back surface Wb of the semiconductor wafer W is used as the grinding wheel 8 of the grinder. Turn. Next, the back surface Wb of the semiconductor wafer W is ground using, for example, a grinding wheel 8, and the back surface Wb is retracted. The back surface Wb is retracted until it reaches the dicing line 5. The semiconductor wafer W is separated into a plurality of semiconductor chips 100 on the first support member 61. For example, in the portion shown in FIG. 25 (e), the semiconductor wafer W has a semiconductor chip 100l including the first device layer 2l and a semiconductor chip 100m including the second device layer 2m on the first support member 61. It is separated into a semiconductor chip 100n including a third device layer 2n. The dicing line 5 is a space formed between the semiconductor chip 100l and the semiconductor chip 100m, and between the semiconductor chip 100m and the semiconductor chip 100n. In the Z-axis direction, the side surface 1c of the substrate 1 is separated from the side surface 2c of each of the first device layer 2l to the third device layer 2n. The side surface 1c of the substrate 1 is separated from the side surface 2c of each of the first device layer 2l to the third device layer 2n, for example, the width of the gap G in the X-axis direction and the width of the gap G in the Y-axis direction. The width of the gap G in the X-axis direction and the width in the Y-axis direction are, for example, 5 μm or more and 100 μm or less. The thickness of the first device layer 2l to the third device layer 2n in the Z-axis direction is, for example, 0.5 to 20 μm. The thickness of the first device layer 2l to the third device layer 2m in the Z-axis direction is variously changed depending on the design. The first device layer 2l to the third device layer 2n include, for example, a semiconductor element, electrical wiring, an insulator, and polyimide from the substrate 1 side. The thickness of the first device layer 2l to the third device layer 2n in the Z-axis direction of 0.5 to 20 μm is, for example, the thickness of the semiconductor element and the electrical wiring.

図２６（ａ）〜図２６（ｃ）は、別のダイシング方法を例示する模式断面図である。
図２６（ａ）に示すように、半導体ウェーハＷの裏面Ｗｂを後退させ、半導体ウェーハＷを薄化する。 26 (a) to 26 (c) are schematic cross-sectional views illustrating another dicing method.
As shown in FIG. 26A, the back surface Wb of the semiconductor wafer W is retracted to thin the semiconductor wafer W.

図２６（ｂ）に示すように、半導体ウェーハＷの内部に、Ｘ軸方向と、Ｙ軸方向と、に沿って、格子状のクラック５ａを形成する。格子状のクラック５ａは、半導体ウェーハＷの主面Ｗａと、半導体ウェーハＷの裏面Ｗｂと、に、例えば、到達しない。格子状のクラック５ａを、半導体ウェーハＷの内部に形成する際には、例えば、半導体ウェーハＷに対して透過性の波長のレーザを用いる。レーザは、例えば、半導体ウェーハＷの内部に焦点を結ぶように、集光される。 As shown in FIG. 26B, a grid-like crack 5a is formed inside the semiconductor wafer W along the X-axis direction and the Y-axis direction. The lattice-shaped cracks 5a do not reach, for example, the main surface Wa of the semiconductor wafer W and the back surface Wb of the semiconductor wafer W. When the lattice-shaped cracks 5a are formed inside the semiconductor wafer W, for example, a laser having a wavelength transparent to the semiconductor wafer W is used. The laser is focused, for example, so as to focus on the inside of the semiconductor wafer W.

図２６（ｃ）に示すように、例えば、第１サポート部材６１を、引き延ばす。半導体ウェーハＷは、第３実施形態と同様に、第１サポート部材６１の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍ、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。格子状のクラック５ａが形成されていた部分は、ダイシングライン５となる。 As shown in FIG. 26 (c), for example, the first support member 61 is stretched. Similar to the third embodiment, the semiconductor wafer W has a semiconductor chip 100l including the first device layer 2l, a semiconductor chip 100m including the second device layer 2m, and a third device layer 2n on the first support member 61. Is separated into a semiconductor chip 100n containing the above. The portion where the grid-shaped cracks 5a are formed becomes the dicing line 5.

半導体ウェーハＷをダイシングする際、このようなダイシング方法を用いてもよい。 When dicing the semiconductor wafer W, such a dicing method may be used.

図２４（ｄ）、及び、図２５（ｆ）に示すように、第１サポート部材６１の上において、半導体チップ１００ｌ〜１００ｎそれぞれの基体１の第２面１ｂの上と、基体１の側面１ｃの上と、に、膜３を形成する。 As shown in FIGS. 24 (d) and 25 (f), on the first support member 61, on the second surface 1b of the substrate 1 of each of the semiconductor chips 100l to 100n, and on the side surface 1c of the substrate 1. A film 3 is formed on and on the top.

膜３は、例えば、第１実施形態の第１膜３１と、第２膜３２と、第３膜３３と、を含む。図２５（ｆ）〜図２５（ｊ）において、第１膜３１〜第３膜３３の図示は、省略する。第１膜３１〜第３膜３３は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。物理的気相堆積、例えば、スパッタリング法によれば、第１膜３１、第２膜３２、及び、第３膜３３を、それぞれ、低い温度で形成できる。例えば、第１サポート部材６１の耐熱温度以下で、第１膜３１、第２膜３２、及び、第３膜３３を、それぞれ形成できる。このため、第１膜３１、第２膜３２、及び、第３膜３３の形成に際し、第１サポート部材６１の、例えば、熱による変形などを抑制できる。第１サポート部材６１の耐熱温度は、例えば、１００〜１５０℃以下である。 The film 3 includes, for example, the first film 31 of the first embodiment, the second film 32, and the third film 33. In FIGS. 25 (f) to 25 (j), the illustration of the first film 31 to the third film 33 is omitted. The first film 31 to the third film 33 are formed, for example, by using physical vapor deposition. An example of the physical vapor deposition method is the sputtering method. According to physical vapor deposition, for example, a sputtering method, the first film 31, the second film 32, and the third film 33 can be formed at low temperatures, respectively. For example, the first film 31, the second film 32, and the third film 33 can be formed at a temperature lower than the heat resistant temperature of the first support member 61, respectively. Therefore, when the first film 31, the second film 32, and the third film 33 are formed, the first support member 61 can be suppressed from being deformed by heat, for example. The heat resistant temperature of the first support member 61 is, for example, 100 to 150 ° C. or lower.

膜３を、物理的気相堆積、例えば、スパッタリング法を用いて形成すると、膜３は、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、ダイシングライン５の底に露出した第１サポート部材６１の上と、に形成される。ギャップＧにおいて、基体１は、第１サポート部材６１の上に、オーバーハングする。第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃは、基体１のオーバーハングした部分と、第１サポート部材６１と、で囲まれた空間の中に存在する。空間のＸ軸方向、及び、Ｙ軸方向の長さは、例えば、５μｍ〜１００μｍである。膜３を成膜するための材料は、空間の中に入りにくい。膜３は、第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃの上には、例えば、形成されない。膜３は、基体１の側面１ｃの上に形成された部分と、第１サポート部材６１の上に形成された部分と、で離れる。 When the film 3 is formed by physical vapor deposition, for example, a sputtering method, the film 3 is formed on the second surface 1b of the substrate 1, on the side surface 1c of the substrate 1, and on the bottom of the dicing line 5. It is formed on and on the exposed first support member 61. In the gap G, the substrate 1 overhangs on the first support member 61. The side surface 2c of the first device layer 2l to the third device layer 2n exists in a space surrounded by the overhanging portion of the substrate 1 and the first support member 61. The length of the space in the X-axis direction and the Y-axis direction is, for example, 5 μm to 100 μm. The material for forming the film 3 is difficult to enter the space. The film 3 is not formed, for example, on the side surface 2c of the first device layer 2l to the third device layer 2n. The film 3 is separated by a portion formed on the side surface 1c of the substrate 1 and a portion formed on the first support member 61.

膜３は、物理的気相堆積の他、例えば、化学的気相堆積（ＣＶＤ法）にて形成することも可能である。膜３に、例えば、樹脂を用いると、膜３を、塗布法にて形成することができる。 The film 3 can be formed by, for example, chemical vapor deposition (CVD method) in addition to physical vapor deposition. When, for example, a resin is used for the film 3, the film 3 can be formed by a coating method.

図２４（ｅ）、図２５（ｇ）、及び、図２５（ｈ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３の上に、第２サポート部材６２を設ける。第２サポート部材６２は、例えば、ダイシングテープである。ダイシングテープは、例えば、ダイアタッチフィルムＤＡＦを有した一体型ダイシングテープでもよい。ダイシングテープは、ＤＡＦがなく、粘着材を有したダイシングテープでもよい。 As shown in FIGS. 24 (e), 25 (g), and 25 (h), for example, the semiconductor wafer W is inverted. Next, the second support member 62 is provided on the film 3. The second support member 62 is, for example, a dicing tape. The dicing tape may be, for example, an integrated dicing tape having a die attach film DAF. The dicing tape may be a dicing tape having no DAF and having an adhesive material.

図２４（ｆ）、及び、図２５（ｉ）に示すように、第１サポート部材６１を、第１デバイス層２ｌ〜第３デバイス層２ｎの上から剥離する。 As shown in FIGS. 24 (f) and 25 (i), the first support member 61 is peeled off from above the first device layer 2l to the third device layer 2n.

図２４（ｇ）、図２５（ｊ）に示すように、第２サポート部材６２を、ダイシングライン５に沿って、Ｚ軸方向に沿った途中の部分までカットする。第３実施形態では、例えば、第２サポート部材６２のＤＡＦの部分がカットされる。半導体チップ１００ｌ〜１００ｎは、それぞれＤＡＦ付の半導体チップ１００ｌ〜１００ｎとなる。ＤＡＦ、及び、第２サポート部材６２のカットには、例えば、レーザ９が用いられる。ＤＡＦ、及び、第２サポート部材６２のカットには、ダイシングブレードを用いてもよい。ＤＡＦは、例えば、第２サポート部材６２を、冷却下で引き延ばして割断してもよい。 As shown in FIGS. 24 (g) and 25 (j), the second support member 62 is cut along the dicing line 5 to a portion in the middle along the Z-axis direction. In the third embodiment, for example, the DAF portion of the second support member 62 is cut. The semiconductor chips 100l to 100n are semiconductor chips 100l to 100n with DAF, respectively. For example, a laser 9 is used for cutting the DAF and the second support member 62. A dicing blade may be used for cutting the DAF and the second support member 62. The DAF may, for example, stretch and cut the second support member 62 under cooling.

この後、第２サポート部材６２を、例えば、引き延ばす。次いで、例えば、図示せぬ突き上げピンを用いて、第２サポート部材６２の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを突き出す。この後、第２サポート部材６２の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを取り出す。 After this, the second support member 62 is stretched, for example. Next, for example, one of the semiconductor chips 100l to 100n is projected from above the second support member 62 by using a push-up pin (not shown). After that, for example, one of the semiconductor chips 100l to 100n is taken out from the top of the second support member 62.

このようにして、半導体チップ１００ｌ〜１００ｎが形成される。半導体チップ１００ｌ〜１００ｎは、基体１の第２面１ｂの上、及び、基体１の側面１ｃの上に、膜３を備えている。 In this way, semiconductor chips 100l to 100n are formed. The semiconductor chips 100l to 100n include a film 3 on the second surface 1b of the substrate 1 and on the side surface 1c of the substrate 1.

（第４実施形態）
図２７（ａ）〜図２７（ｆ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図２８（ａ）〜図２８（ｊ）、及び、図２９（ａ）〜図２９（ｄ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 (Fourth Embodiment)
27 (a) to 27 (f) are process sequence schematic views illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 28 (a) to 28 (j) and 29 (a) to 29 (d) are schematic cross-sectional views in order of steps illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.

図２７（ａ）、図２８（ａ）、及び、図２８（ｂ）に示すように、第１デバイス層２ｌ〜第３デバイス層２ｎの上に、第１サポート部材６１を設ける。第１サポート部材６１の１つの例は、例えば、表面保護テープである。 As shown in FIGS. 27 (a), 28 (a), and 28 (b), the first support member 61 is provided on the first device layer 2l to the third device layer 2n. One example of the first support member 61 is, for example, a surface protective tape.

図２７（ｂ）、及び、図２８（ｃ）に示すように、例えば、半導体ウェーハＷを反転させる。次いで、裏面Ｗｂを、例えば、研削砥石８を用いて研削し、後退させる。 As shown in FIGS. 27 (b) and 28 (c), for example, the semiconductor wafer W is inverted. Next, the back surface Wb is ground using, for example, a grinding wheel 8 and retracted.

図２７（ｃ）、及び、図２８（ｄ）に示すように、第１サポート部材６１の上において、後退された半導体ウェーハＷの裏面Ｗｂの上に、膜３を形成する。 As shown in FIGS. 27 (c) and 28 (d), the film 3 is formed on the back surface Wb of the retracted semiconductor wafer W on the first support member 61.

膜３は、例えば、第２実施形態の第１膜３１と、第２膜３２と、を含む。図２８（ｄ）〜図２８（ｊ）において、第１膜３１、及び、第２膜３２の図示は、省略する。第１膜３１、及び、第２膜３２は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。 The film 3 includes, for example, the first film 31 and the second film 32 of the second embodiment. In FIGS. 28 (d) to 28 (j), the illustration of the first film 31 and the second film 32 is omitted. The first film 31 and the second film 32 are formed using, for example, physical vapor deposition. An example of the physical vapor deposition method is the sputtering method.

図２７（ｄ）、及び、図２８（ｅ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３の上に、第２サポート部材６２を設ける。第２サポート部材６２の１つの例は、例えば、ダイシングテープである。 As shown in FIGS. 27 (d) and 28 (e), for example, the semiconductor wafer W is inverted. Next, the second support member 62 is provided on the film 3. One example of the second support member 62 is, for example, a dicing tape.

図２７（ｅ）、及び、図２８（ｆ）に示すように、第１サポート部材６１を、半導体ウェーハＷの主面Ｗａから剥離する。 As shown in FIGS. 27 (e) and 28 (f), the first support member 61 is peeled off from the main surface Wa of the semiconductor wafer W.

図２７（ｆ）、及び、図２８（ｇ）に示すように、第２サポート部材６２の上において、例えば、ダイシングブレード７を用いて、半導体ウェーハＷを、Ｘ軸方向と、Ｙ軸方向と、に沿ってダイシングする。半導体ウェーハＷは、第２サポート部材６２の上で、複数の半導体チップ１００に分離される。図２８（ｇ）に示す部分では、半導体ウェーハＷは、第２サポート部材６２の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍと、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。半導体チップ１００ｌと、半導体チップ１００ｍと、の間、並びに、半導体チップ１００ｍと、半導体チップ１００ｎと、の間には、ダイシングライン５が形成される。ダイシングライン５の幅Ｗ５は、デバイス層２間の幅Ｗ２よりも狭い。基体１の側面１ｃと、デバイス層２の側面２ｃと、の間には、ギャップＧが形成される。図２８（ｇ）には、幅Ｗ５として、ダイシングライン５のＸ軸方向の幅が示され、幅Ｗ２として、第１デバイス層２ｌと、第２デバイス層２ｍと、の間のＸ軸方向の幅が示されている。基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから、ギャップＧのＸ軸方向の幅、及び、ギャップＧのＹ軸方向の幅、離れている。 As shown in FIGS. 27 (f) and 28 (g), on the second support member 62, for example, a dicing blade 7 is used to move the semiconductor wafer W in the X-axis direction and the Y-axis direction. Dicing along. The semiconductor wafer W is separated into a plurality of semiconductor chips 100 on the second support member 62. In the portion shown in FIG. 28 (g), the semiconductor wafer W has a semiconductor chip 100l including the first device layer 2l, a semiconductor chip 100m including the second device layer 2m, and a third device layer W on the second support member 62. It is separated into a semiconductor chip 100n including a device layer 2n. A dicing line 5 is formed between the semiconductor chip 100l and the semiconductor chip 100m, and between the semiconductor chip 100m and the semiconductor chip 100n. The width W5 of the dicing line 5 is narrower than the width W2 between the device layers 2. A gap G is formed between the side surface 1c of the substrate 1 and the side surface 2c of the device layer 2. FIG. 28 (g) shows the width of the dicing line 5 in the X-axis direction as the width W5, and the width W2 in the X-axis direction between the first device layer 2l and the second device layer 2m. The width is shown. The side surface 1c of the substrate 1 is separated from the side surface 2c of each of the first device layer 2l to the third device layer 2n by the width of the gap G in the X-axis direction and the width of the gap G in the Y-axis direction.

図２８（ｈ）に示すように、第１デバイス層２ｌ〜第３デバイス層２ｎの上に、第３サポート部材６３を設ける。第３サポート部材６３の１つの例は、例えば、ダイシングテープである。 As shown in FIG. 28 (h), the third support member 63 is provided on the first device layer 2l to the third device layer 2n. One example of the third support member 63 is, for example, a dicing tape.

図２８（ｉ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、第２サポート部材６２を、膜３の上から剥離する。 As shown in FIG. 28 (i), for example, the semiconductor wafer W is inverted. Next, the second support member 62 is peeled off from the top of the film 3.

図２８（ｊ）に示すように、第３サポート部材６３の上において、半導体チップ１００ｌ〜１００ｎそれぞれの膜３の上と、基体１の側面１ｃの上と、に、膜３０を形成する。 As shown in FIG. 28 (j), the film 30 is formed on the film 3 of each of the semiconductor chips 100l to 100n and on the side surface 1c of the substrate 1 on the third support member 63.

膜３０は、例えば、第２実施形態の第４膜３４を含む。図２８（ｊ）、及び、図２９（ａ）〜図２９（ｄ）において、第４膜３４の符号の図示は、省略する。第４膜３４は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。スパッタリング法によれば、第４膜３４を含む膜３０を、低い温度で形成できる。例えば、第３サポート部材６３の耐熱温度以下で、第４膜３４を、形成できる。 The film 30 includes, for example, the fourth film 34 of the second embodiment. In FIGS. 28 (j) and 29 (a) to 29 (d), the reference numerals of the fourth film 34 are omitted. The fourth membrane 34 is formed, for example, using physical vapor deposition. An example of the physical vapor deposition method is the sputtering method. According to the sputtering method, the film 30 including the fourth film 34 can be formed at a low temperature. For example, the fourth film 34 can be formed below the heat resistant temperature of the third support member 63.

膜３０を、物理的気相堆積、例えば、スパッタリング法を用いて形成すると、膜３０は、膜３の上と、基体１の側面１ｃの上と、ダイシングライン５の底に露出した第３サポート部材６３の上と、に形成される。ギャップＧにおいて、基体１は、第３サポート部材６３の上に、オーバーハングする。第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃは、基体１のオーバーハングした部分と、第３サポート部材６３と、で囲まれた空間の中に存在する。空間のＸ軸方向、及び、Ｙ軸方向の長さは、例えば、５μｍ〜１００μｍである。膜３０を成膜するための材料は、空間の中に入りにくい。膜３０は、第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃの上には、例えば、形成されない。膜３０は、基体１の側面１ｃの上に形成された部分と、第３サポート部材６３の上に形成された部分と、で離れる。 When the film 30 is formed using physical vapor deposition, eg, sputtering, the film 30 has a third support exposed on the film 3, on the side surface 1c of the substrate 1, and on the bottom of the dicing line 5. It is formed on and on the member 63. In the gap G, the substrate 1 overhangs on the third support member 63. The side surface 2c of the first device layer 2l to the third device layer 2n exists in a space surrounded by the overhanging portion of the substrate 1 and the third support member 63. The length of the space in the X-axis direction and the Y-axis direction is, for example, 5 μm to 100 μm. The material for forming the film 30 is difficult to enter the space. The film 30 is not formed, for example, on the side surface 2c of the first device layer 2l to the third device layer 2n. The film 30 is separated by a portion formed on the side surface 1c of the substrate 1 and a portion formed on the third support member 63.

膜３０は、物理的気相堆積の他、例えば、化学的気相堆積（ＣＶＤ法）にて形成することも可能である。膜３０に、例えば、樹脂を用いると、膜３０を、塗布法にて形成することができる。 The film 30 can be formed by, for example, chemical vapor deposition (CVD method) in addition to physical vapor deposition. When, for example, a resin is used for the film 30, the film 30 can be formed by a coating method.

図２９（ａ）、及び、図２９（ｂ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３０の上に、第４サポート部材６４を設ける。第４サポート部材６４は、例えば、粘着材を有したテープである。第４サポート部材６４は、図示するように、例えば、粘着剤と、ＤＡＦと、を有していてもよい。 As shown in FIGS. 29 (a) and 29 (b), for example, the semiconductor wafer W is inverted. Next, the fourth support member 64 is provided on the film 30. The fourth support member 64 is, for example, a tape having an adhesive material. As shown in the figure, the fourth support member 64 may have, for example, an adhesive and DAF.

図２９（ｃ）に示すように、第３サポート部材６３を、第１デバイス層２ｌ〜第３デバイス層２ｎの上から剥離する。 As shown in FIG. 29 (c), the third support member 63 is peeled off from above the first device layer 2l to the third device layer 2n.

図２９（ｄ）に示すように、第４サポート部材６４を、ダイシングライン５に沿って、Ｚ軸方向に沿った途中の部分までカットする。第４実施形態では、例えば、第４サポート部材６４のＤＡＦの部分がカットされる。半導体チップ１００ｌ〜１００ｎは、それぞれＤＡＦ付の半導体チップ１００ｌ〜１００ｎとなる。ＤＡＦ、及び、第２サポート部材６２のカットには、例えば、レーザ、あるいはダイシングブレードが用いられる。ＤＡＦは、例えば、第２サポート部材６２を、冷却下で引き延ばして割断してもよい。 As shown in FIG. 29 (d), the fourth support member 64 is cut along the dicing line 5 to a portion in the middle along the Z-axis direction. In the fourth embodiment, for example, the DAF portion of the fourth support member 64 is cut. The semiconductor chips 100l to 100n are semiconductor chips 100l to 100n with DAF, respectively. For example, a laser or a dicing blade is used to cut the DAF and the second support member 62. The DAF may, for example, stretch and cut the second support member 62 under cooling.

この後、第４サポート部材６４を、例えば、引き延ばす。次いで、例えば、図示せぬ突き上げピンを用いて、第４サポート部材６４の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを突き出す。この後、第４サポート部材６４の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを取り出す。 After this, the fourth support member 64 is stretched, for example. Next, for example, one of the semiconductor chips 100l to 100n is projected from above the fourth support member 64 by using a push-up pin (not shown). After that, for example, one of the semiconductor chips 100l to 100n is taken out from the top of the fourth support member 64.

このようにして、半導体チップ１００ｌ〜１００ｎが形成される。半導体チップ１００ｌ〜１００ｎは、膜３の上、及び、基体１の側面１ｃの上に、膜３０を備えている。 In this way, semiconductor chips 100l to 100n are formed. The semiconductor chips 100l to 100n include a film 30 on the film 3 and on the side surface 1c of the substrate 1.

実施形態によれば、反りを抑制することが可能な半導体装置及びその製造方法を提供できる。 According to the embodiment, it is possible to provide a semiconductor device capable of suppressing warpage and a method for manufacturing the same.

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる基体、デバイス層、及び、膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, with respect to the specific configuration of each element such as a substrate, a device layer, and a film included in a semiconductor device, the present invention can be similarly carried out by appropriately selecting from a range known to those skilled in the art, and the same effect can be obtained. Is included in the scope of the present invention as long as it can be obtained.

各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。 A combination of any two or more elements of each specific example to the extent technically possible is also included in the scope of the present invention as long as the gist of the present invention is included.

その他、本発明の実施形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。 In addition, all semiconductor devices and manufacturing methods thereof that can be appropriately modified and implemented by those skilled in the art based on the semiconductor devices and manufacturing methods thereof described above as embodiments of the present invention also include the gist of the present invention. , Belongs to the scope of the present invention.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, within the scope of the idea of the present invention, those skilled in the art can come up with various modified examples and modified examples, and it is understood that these modified examples and modified examples also belong to the scope of the present invention. ..

本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although embodiments of the present invention have been described, the embodiments are presented as examples and are not intended to limit the scope of the invention. The novel embodiment can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.

１…基体、１ａ…基体１の第１面、１ｂ…基体１の第２面、１ｃ…基体１の側面、１Ｅａ〜１Ｅｄ…基体１の縁、２…デバイス層、２ａ…デバイス層２の上面、２ｃ…デバイス層２の側面、２ｌ…第１デバイス層、２ｍ…第２デバイス層、２ｎ…第３デバイス層、２１…構造体、２１ａ…構造体２１の上面、２１ｃ…構造体２１の側面、２２…絶縁膜、２３…モールド材、３…第１膜３１を含む膜、３ｒａ…第１領域、３ｒｂ…第２領域、３ｒｃ…第３領域、３１…第１膜、３１ａ…第１層、３１ｂ…第２層、３１ｃ…第３層、３１ｄ…第４層、３２…第２膜、３３…第３膜、３４…第４膜、３５…第５膜、３６…第６膜、３０…第４膜３４を含む膜、３０ｒｄ…第４領域、３０ｒｅ…第５領域、３０ｒｆ…第６領域、３ａ…上面、３Ｃ…クロスパターン、３Ｈ…ホールパターン、３Ｓ…スリットパターン、４…微小凹凸、４ａ…スクラッチ、４ｂ…チッピング、４ｃ…クラック、５…ダイシングライン、５ａ…格子状のクラック、６１…第１サポート部材、６２…第２サポート部材、６３…第３サポート部材、６４…第４サポート部材、７…ダイシングブレード、８…研削砥石、９…レーザ、１００…第１半導体チップ、１００ａ…半導体チップの裏面、１００ｃ…半導体チップの側面、１００ｌ…第１デバイス層２Ａを含む半導体チップ、１００ｍ…第２デバイス層２Ｂを含む半導体チップ、１００ｎ…第３デバイス層２Ｃを含む半導体チップ、１００Ｂ…第２半導体チップ、１００Ｃ…第３半導体チップ、１００Ｄ…第４半導体チップ、１００Ｅ…第５半導体チップ、１００Ｆ…第６半導体チップ、１００Ｇ…第７半導体チップ、１００Ｈ…第８半導体チップ、１００Ｉ…第９半導体チップ、１００Ｊ…第１０半導体チップ、１００Ｋ…第１１半導体チップ、１００Ｌ…第１２半導体チップ、１００Ｍ…第１３半導体チップ、１００Ｎ…第１４半導体チップ、１００Ｏ…第１５半導体チップ、１００Ｐ…第１６半導体チップ、１００Ｑ…第１７半導体チップ、Ｇ…ギャップ、α…弾性率、ＤＡＦ…ダイアタッチフィルム、Ｅ…線膨張係数、Ｔｒ１…第１半導体素子、Ｔｒ２…第２半導体素子、ｔｂ…厚さ、ｔｘ…膜３のＸ軸方向の厚さ、ｔｚ…膜３のＺ軸方向の厚さ、ｔｚ３１…第１膜３１のＺ軸方向の厚さ、ｔ３１〜ｔ３６…厚さ、Ｗ…半導体ウェーハ、Ｗａ…主面、Ｗｂ…裏面、Ｗ２…デバイス層２間の幅、Ｗ５…ダイシングライン５の幅 1 ... Base, 1a ... First surface of base 1, 1b ... Second surface of base 1, 1c ... Side surface of base 1, 1Ea to 1Ed ... Edge of base 1, 2 ... Device layer, 2a ... Top surface of device layer 2. , 2c ... Side surface of device layer 2, 2l ... First device layer, 2m ... Second device layer, 2n ... Third device layer, 21 ... Structure, 21a ... Top surface of structure 21, 21c ... Side surface of structure 21 , 22 ... Insulating film, 23 ... Molding material, 3 ... Film containing the first film 31, 3ra ... First region, 3rb ... Second region, 3rc ... Third region, 31 ... First film, 31a ... First layer , 31b ... 2nd layer, 31c ... 3rd layer, 31d ... 4th layer, 32 ... 2nd film, 33 ... 3rd film, 34 ... 4th film, 35 ... 5th film, 36 ... 6th film, 30 ... A film containing the fourth film 34, 30rd ... 4th region, 30re ... 5th region, 30rf ... 6th region, 3a ... top surface, 3C ... cross pattern, 3H ... hole pattern, 3S ... slit pattern, 4 ... minute unevenness 4, 4a ... Scratch, 4b ... Chipping, 4c ... Crack, 5 ... Dying line, 5a ... Lattice crack, 61 ... 1st support member, 62 ... 2nd support member, 63 ... 3rd support member, 64 ... 4th Support member, 7 ... Dying blade, 8 ... Grinding grindstone, 9 ... Laser, 100 ... First semiconductor chip, 100a ... Back surface of semiconductor chip, 100c ... Side surface of semiconductor chip, 100l ... Semiconductor chip including first device layer 2A, 100m ... Semiconductor chip including the second device layer 2B, 100n ... Semiconductor chip including the third device layer 2C, 100B ... Second semiconductor chip, 100C ... Third semiconductor chip, 100D ... Fourth semiconductor chip, 100E ... Fifth semiconductor Chip, 100F ... 6th semiconductor chip, 100G ... 7th semiconductor chip, 100H ... 8th semiconductor chip, 100I ... 9th semiconductor chip, 100J ... 10th semiconductor chip, 100K ... 11th semiconductor chip, 100L ... 12th semiconductor chip , 100M ... 13th semiconductor chip, 100N ... 14th semiconductor chip, 100O ... 15th semiconductor chip, 100P ... 16th semiconductor chip, 100Q ... 17th semiconductor chip, G ... gap, α ... elasticity, DAF ... die attach film , E ... linear expansion coefficient, Tr1 ... first semiconductor element, Tr2 ... second semiconductor element, tb ... thickness, tx ... thickness of film 3 in the X-axis direction, tz ... thickness of film 3 in the Z-axis direction, tz31 ... Thickness of the first film 31 in the Z-axis direction, t31 to t36 ... Thickness, W ... Semiconductor wafer, Wa ... Main surface, Wb ... Back surface, W2 ... Width between device layers 2, W5 … Width of dicing line 5

Claims (8)

第１半導体素子を含み、第１面と、第２面と、側面と、を含み、前記第１面から前記第２面への方向は、第１方向に沿い、前記側面は、前記第１方向に対して垂直な方向と交差した、基体と、
前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられたデバイス層と、
第１膜を含む膜であって、
前記第１膜を含む前記膜は、第１領域と、第２領域と、第３領域と、を含み、
前記第１方向において、前記第１領域と、前記デバイス層と、の間に、前記基体が位置し、前記第１方向と交差する第２方向において、前記第２領域と、前記第３領域と、の間に、前記基体が位置する、前記第１膜を含む膜と、
を備え、
前記第１膜は、前記第２面の凹凸、及び、前記側面の凹凸を埋め込み、
前記第１膜を含む前記膜は、
第２膜
を、さらに含み、
前記第２膜は、前記基体と、前記第１膜と、の間に、設けられ、
前記第１膜は、金属膜であり、
前記第２膜は、非金属膜である、半導体装置。 It includes a first semiconductor element, includes a first surface, a second surface, and a side surface, the direction from the first surface to the second surface is along the first direction, and the side surface is the first surface. With the substrate intersecting the direction perpendicular to the direction,
A device layer including a second semiconductor element electrically connected to the first semiconductor element and provided on the first surface of the substrate, and
A membrane containing the first membrane
The film including the first film includes a first region, a second region, and a third region.
In the first direction, the substrate is located between the first region and the device layer, and in the second direction intersecting the first direction, the second region and the third region A film containing the first film, on which the substrate is located, and
With
The first film embeds the unevenness of the second surface and the unevenness of the side surface.
The film including the first film is
Including the second membrane,
The second film is provided between the substrate and the first film, and is provided.
The first film is a metal film and
The second film is a semiconductor device which is a non-metal film. 前記第１膜を含む膜は、
第３膜
を、さらに含み、
前記第１膜は、前記基体と、前記第３膜と、の間に、設けられ、
前記第３膜は、非金属膜である、請求項１記載の半導体装置。 The film containing the first film is
Including the third membrane,
The first film is provided between the substrate and the third film, and is provided.
The semiconductor device according to claim 1, wherein the third film is a non-metal film. 第１半導体素子を含み、第１面と、第２面と、側面と、を含み、前記第１面から前記第２面への方向は、第１方向に沿い、前記側面は、前記第１方向に対して垂直な方向と交差した、基体と、
前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられたデバイス層と、
第１膜を含む膜であって、
前記第１膜を含む前記膜は、第１領域と、第２領域と、第３領域と、を含み、
前記第１方向において、前記第１領域と、前記デバイス層と、の間に、前記基体が位置し、前記第１方向と交差する第２方向において、前記第２領域と、前記第３領域と、の間に、前記基体が位置する、前記第１膜を含む膜と、
を備え、
前記第１膜は、前記第２面の凹凸、及び、前記側面の凹凸を埋め込み、
前記第１膜を含む前記膜は、
第３膜
を、さらに含み、
前記第１膜は、前記基体と、前記第３膜と、の間に、設けられ、
前記第１膜は、金属膜であり、
前記第３膜は、非金属膜である、半導体装置。 It includes a first semiconductor element, includes a first surface, a second surface, and a side surface, the direction from the first surface to the second surface is along the first direction, and the side surface is the first surface. With the substrate intersecting the direction perpendicular to the direction,
A device layer including a second semiconductor element electrically connected to the first semiconductor element and provided on the first surface of the substrate, and
A membrane containing the first membrane
The film including the first film includes a first region, a second region, and a third region.
In the first direction, the substrate is located between the first region and the device layer, and in the second direction intersecting the first direction, the second region and the third region A film containing the first film, on which the substrate is located, and
With
The first film embeds the unevenness of the second surface and the unevenness of the side surface.
The film including the first film is
Including the third membrane,
The first film is provided between the substrate and the third film, and is provided.
The first film is a metal film and
The third film is a semiconductor device which is a non-metal film. 前記第１膜は、アルミニウム、金、銅、ニッケル、チタン、タンタル、タングステン、及び、パラジウムからなる群より選択される少なくとも１つの金属を含む、請求項１〜３のいずれか１つに記載の半導体装置。 The first film according to any one of claims 1 to 3, wherein the first film contains at least one metal selected from the group consisting of aluminum, gold, copper, nickel, titanium, tantalum, tungsten, and palladium. Semiconductor device. 前記第２膜は、シリコン、シリコン窒化物、シリコン酸化物、及び、樹脂からなる群より選択される少なくとも１つの非金属を含む、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the second film contains at least one non-metal selected from the group consisting of silicon, silicon nitride, silicon oxide, and resin. 前記第３膜は、シリコン、シリコン窒化物、シリコン酸化物、及び、樹脂からなる群より選択される少なくとも１つの非金属を含む、請求項２または３に記載の半導体装置。 The semiconductor device according to claim 2 or 3, wherein the third film contains at least one non-metal selected from the group consisting of silicon, silicon nitride, silicon oxide, and resin. 前記第１膜は、積層構造を含む、請求項１〜３のいずれか１つに記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3, wherein the first film includes a laminated structure. 前記積層構造は、Ｔｉを含む層／Ｎｉを含む層、Ｔｉを含む層／Ｃｕを含む層、Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層、Ｔｉを含む層／Ｗを含む層／Ｔｉを含む層、及び、Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層／Ｔｉを含む層からなる群より選択される少なくとも１つの積層構造を含む、請求項７記載の半導体装置。 The laminated structure includes a Ti-containing layer / Ni-containing layer, a Ti-containing layer / Cu-containing layer, a Ti-containing layer / Ni-containing layer / Cu-containing layer, and a Ti-containing layer / W-containing layer / The semiconductor device according to claim 7, further comprising at least one laminated structure selected from the group consisting of a layer containing Ti, a layer containing Ti / a layer containing Ni / a layer containing Cu / a layer containing Ti.
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