JP2021002950A - スナバレスターンオフサージ抑制回路、エネルギー回収方法及びプログラム - Google Patents

Abstract

【課題】 本発明は、スナバ回路を用いることなくサージ電圧を抑制することを可能とするサージ抑制回路等を提供することを目的とする。【解決手段】 パルス発生回路におけるサージ電圧を抑制するサージ抑制回路であって、コンデンサと、前記コンデンサと電気的に接続されたトランジスタと、前記トランジスタと並列かつ逆方向に接続されているダイオードと、前記ダイオードに流れるダイオード電流を検出するダイオード電流検出部と、前記トランジスタを制御するトランジスタ制御部とを備え、前記トランジスタ制御部は、前記ダイオード電流検出部が前記ダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯に前記トランジスタをOFFにする、サージ抑制回路である。【選択図】 図１

Description

本発明は、スナバ回路を用いることなくターンオフサージ電圧を抑制するスナバレスターンオフサージ抑制回路、エネルギー回収方法及びプログラムに関し、特に、パルス発生回路におけるサージ電圧の抑制とエネルギー回収を同時に行うサージ抑制回路等に関する。

近年、産業応用向けにパルスパワー発生回路のスイッチに半導体スイッチが用いられている。最大のマーケットは、半導体リソグラフィーの光源であるエキシマ―レーザーの高繰り返しパルス電源である。産業応用にとっては高繰り返し運転と電力削減は大きな課題である。高繰り返し運転ではパルス発生に伴うオンからオフに移行するスイッチのターンオフ動作が必須であるが、ターンオフ時にスパイク上のサージ電圧が発生する。サージ電圧が定格を超える電圧の場合はスイッチ破壊につながり、定格内の電圧の場合であっても、スイッチにとってストレスとなる。

図４は、従来のターンオフサージ電圧波形の一例を示す図である。入力電圧としてドレイン―ソース間電圧が３００Ｖであるのに対して、ターンオフサージ電圧が１０８０Ｖも発生している。このように大きな電圧が発生すると、スイッチ破壊につながりかねない。高速でオフ動作できるスイッチほどこのターンオフサージ電圧が高くなる。

通常、ターンオフサージ電圧の低減には、抵抗やコンデンサによってサージ電圧を吸収させるスナバ回路を付加することが行われてきた（特許文献１）。

特開２０１７−１５３２０５号公報

しかしながら、スナバ回路の大型化や複雑化に伴い、パルスパワー発生回路に付加するスナバ回路での電力消費が課題となっている。

そこで、本発明は、スナバ回路を用いることなくサージ電圧を抑制することを可能とするサージ抑制回路等を提供することを目的とする。

本発明の第１の観点は、パルス発生回路におけるサージ電圧を抑制するサージ抑制回路であって、コンデンサと、前記コンデンサと電気的に接続されたトランジスタと、前記トランジスタと並列かつ逆方向に接続されているダイオードと、前記ダイオードに流れるダイオード電流を検出するダイオード電流検出部と、前記トランジスタを制御するトランジスタ制御部とを備え、前記トランジスタ制御部は、前記ダイオード電流検出部が前記ダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯に前記トランジスタをOFFにする、サージ抑制回路である。

本発明の第２の観点は、第１の観点のサージ抑制回路であって、前記トランジスタ制御部は、前記ダイオード電流時間帯の前半に前記トランジスタをOFFにする。

本発明の第３の観点は、第１又は第２の観点のサージ抑制回路であって、前記トランジスタは、縦形構造のMOSFETである。

本発明の第４の観点は、第３の観点のサージ抑制回路であって、前記トランジスタのゲートに接続されている抵抗であるオフ抵抗と、前記オフ抵抗と並列に接続されているオン抵抗及びオンダイオードとをさらに備え、前記オン抵抗及び前記オンダイオードは、直列に接続されており、前記オフ抵抗の抵抗値は、前記オン抵抗の抵抗値よりも大きい。

本発明の第５の観点は、パルス発生回路におけるサージ電圧を抑制するサージ抑制回路を用いたエネルギー回収方法であって、前記サージ抑制回路は、コンデンサと、前記コンデンサと電気的に接続されたトランジスタと、前記トランジスタと並列かつ逆方向に接続されているダイオードと、前記ダイオードに流れるダイオード電流を検出するダイオード電流検出部と、前記トランジスタを制御するトランジスタ制御部とを備え、前記ダイオード電流検出部が、前記ダイオード電流を検出するダイオード電流検出ステップと、前記トランジスタ制御部が、前記ダイオード電流検出部が前記ダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯に前記トランジスタをOFFにするトランジスタOFFステップとを含む、エネルギー回収方法である。

本発明の第６の観点は、第５の観点のエネルギー回収方法であって、前記ダイオード電流検出ステップとトランジスタOFFステップの間に、前記ダイオード電流検出部が前記ダイオード電流を検出した時間及び／又は時間帯を計測する時間計測ステップをさらに含む。

本発明の第７の観点は、コンピュータを、第５又は第６の観点の前記トランジスタ制御部として機能させるためのプログラムである。

なお、第５又は第６の観点のエネルギー回収方法をサージ抑制方法と捉えてもよい。

本発明の各観点によれば、スナバ回路を用いることなくサージ電圧がトランジスタ間に印加されることを抑制可能となる。そのため、トランジスタの保護と回路構成の縮小を両立することが可能となる。特に、高速スイッチングを要する場合には、ダイオード電流を検出してフィードバック制御をするのではなく、予め分かっているタイミングでトランジスタ制御部がトランジスタのON/OFF制御を行うことでタイミングを逸することなく制御することが可能となる。

しかも、回路出力されない余剰エネルギーとサージ電圧として現出するはずであったエネルギーをコンデンサに回収することができるため、エネルギーの有効利用が容易となる。結果として、電源の省エネルギー化が可能となる。

特に、本発明の第２の観点によれば、サージ電圧を抑制してエネルギーを回生することが容易となる。

また、本発明の第３の観点によれば、本発明がトランジスタと並列かつ逆方向に接続されているダイオードの存在があって成立するところ、大電力対応で一般に用いられるIGBTの場合はわざわざダイオードを取り付けることを要する。この点、一般にVMOSやVDMOSと呼ばれる縦形構造のMOSFETであれば、製造過程においてトランジスタ部分と並列かつ逆方向のダイオード部分が必然的に形成される。従来、大電力用途にはMOSFETよりもIGBTが適しているとされていたが、本発明のサージ抑制回路にMOSFETを採用することにより、大電力のエネルギー回収がさらに容易となる。また、MOSFETは、高速スイッチングに用いられるため、特に本発明の構成が有効である。

さらに、本発明の第４の観点によれば、トランジスタを高速にONにすることと、トランジスタをOFFとしたときの振動を緩和することが可能となる。このような手法は、従来大電流向きでないとされていたMOSFETには不要と考えられていたが、大電流にMOSFETを適用可能となる本発明に係るサージ抑制回路においてサージ電圧を抑制することをさらに容易とする。

また、本発明の第６の観点によれば、高速スイッチングを行う場合に、確実にON/OFF制御を行うことがさらに容易となる。

本実施例に係るサージ抑制方法に用いたスイッチング回路１の一例を示す回路図である。 １０μｓのトリガ信号をスイッチング回路１に入力した際の各電圧電流波形のデータ例を示す図である。 本実施例に係るサージ抑制方法を用いた際の各電圧電流波形のデータ例を示す図である。 従来のターンオフサージ電圧波形の一例を示す図である。 従来のスナバ保護を付加したパルス発生基本回路の一例を示す回路図である。

以下では、図面を参照して、本願発明の実施例について説明する。なお、本願発明は、以下の実施例に限定されるものではない。

まず、パルス発生基本回路について述べる。図５は、従来のスナバ保護を付加したパルス発生基本回路の一例を示す回路図である。

図５を参照して、パルス発生基本回路１０１（本願請求項における「パルス発生回路」の一例）は、キャパシタチャージャー１０３と、初段コンデンサ１０５（本願請求項における「コンデンサ」の一例）と、一次コイル１０７と、スイッチ１０９と、ダイオード１１１と、スナバ回路１１３と、二次コイル１２３と、二次側コンデンサ１２５と、高速逆回復ダイオード１２７と、負荷１２９とを備える。スナバ回路１１３は、スナバダイオード１１５と、スナバコンデンサ１１７と、スナバ抵抗１１９とを有する。また、一次コイル１０７と二次コイル１２３とは、併せて可飽和トランス１２１を形成する。

さらに図５を参照して、初段コンデンサ１０５は、キャパシタチャージャー１０３と並列に接続されている。一次コイル１０７とスイッチ１０９とは直列に接続されている。スイッチ１０９とダイオード１１１とは並列に接続されている。また、スイッチ１０９とスナバ回路１１３とは並列に接続されている。スナバ回路１１３において、スナバダイオード１１５とスナバコンデンサ１１７とは直列に接続されている。また、スナバダイオード１１５とスナバ抵抗１１９とは並列に接続されている。

初段コンデンサ１０５、一次コイル１０７及びダイオード１１１が形成する閉回路において、一次コイル１０７から初段コンデンサ１０５に電流が流れる方向がダイオード１１１にとっての順方向である。この方向は、スイッチ１０９を逆電圧から保護する目的と還流ダイオードとしての目的により定められる。また、初段コンデンサ１０５、一次コイル１０７、スナバダイオード１１５及びスナバコンデンサ１１７が形成する閉回路において、初段コンデンサ１０５から一次コイル１０７に電流が流れる方向がスナバダイオード１１５にとっての順方向である。スナバダイオード１１５は、スナバ抵抗１１９を介さずスナバコンデンサ１１７を直接充電可能とすることにより、損失を減らしている。

図１は、本実施例に係るサージ抑制方法に用いたスイッチング回路１の一例を示す回路図である。図１を参照して、スイッチング回路１は、トリガ信号入力部３と、ゲート制御部５と、第１トランジスタ７と、第２トランジスタ９と、第１コンデンサ１１と、第２コンデンサ１３と、第３コンデンサ１５と、MOSFET１７（本願請求項における「MOSFET」の一例）と、オフ抵抗１９（本願請求項における「オフ抵抗」の一例）と、オン抵抗２１（本願請求項における「オン抵抗」の一例）と、オンダイオード２３（本願請求項における「オンダイオード」の一例）と、ダイオード電流検出部２５（本願請求項における「ダイオード電流検出部」の一例）とを備える。MOSFET１７は、トランジスタ部２７（本願請求項における「トランジスタ」の一例）と、ダイオード部２９（本願請求項における「ダイオード」の一例）とを有する。トリガ信号入力部３、ゲート制御部５、第１トランジスタ７、第２トランジスタ９は、全体としてトランジスタ部２７を制御するトランジスタ制御部（本願請求項の「トランジスタ制御部」の一例）として機能する。

さらに図１を参照して、ゲート制御部５は、トリガ信号入力部３と並列に接続されている。第１トランジスタ７と第２トランジスタ９とは直列に接続されている。第１トランジスタ７及び第２トランジスタ９は、トリガ信号入力部３と並列に接続されている。第１コンデンサ１１は、トリガ信号入力部３と並列に接続されている。第２コンデンサ１３と第３コンデンサ１５とは直列に接続されている。第２コンデンサ１３及び第３コンデンサ１５は、トリガ信号入力部３と並列に接続されている。MOSFET１７は、第２コンデンサ１３及び第３コンデンサ１５との間にある接続点ＣＯＭにソース電極Ｓが接続されている。MOSFET１７のゲート電極Ｇは、オフ抵抗１９（本願請求項における「オフ抵抗」の一例）と接続され、オフ抵抗１９は、さらに第１トランジスタ７及び第２トランジスタ９の間にある接続点に接続されている。オン抵抗２１とオンダイオード２３とは直列に接続されている。オン抵抗２１及びオンダイオード２３は、オフ抵抗１９と並列に接続されている。オン抵抗２１は、オフ抵抗１９と同じく、第１トランジスタ７及び第２トランジスタ９の間にある接続点に接続されている。オンダイオード２３は、MOSFET１７のゲート電極Ｇに接続されている。

オフ抵抗１９及びオン抵抗２１は、抵抗値が異なるものを用いている。オフ抵抗１９の抵抗値は、オン抵抗２１の抵抗値よりも大きい。これにより、オン時には主にオン抵抗２１を電流が流れ、オフ時にはオフ抵抗に電流が流れる。抵抗値に差をつけることにより、オンを高速とし、オフを緩やかにすることができる。このため、ターンオフサージの低減を図ることができる。

図１に示すスイッチング回路１は、従来のスナバ保護を付加したパルス発生基本回路１０１におけるスイッチ１０９、ダイオード１１１及びスナバ回路１１３に置き換わるべきものである。

図２は、図５のスイッチ１０９、ダイオード１１１及びスナバ回路１１３をスイッチング回路１に置き換えて、１０μｓのトリガ信号をスイッチング回路１に入力した際の各電圧電流波形のデータ例を示す図である。

図２では、トランジスタをONの状態に保ち、ドレイン電流が流れ終わり、ドレイン―ソース間電圧も０になってからゲート電圧をOFFにすればサージ電圧が生じないことが示されている。例えば、図２（ａ）に示すように、ゲート電圧V_gateを１０μｓ印加してOFFにする。これだけ長い時間ゲート電圧をONにしていれば、図２（ｂ）に示すように、ドレイン電流I_dもドレイン―ソース間電圧V_dもほぼ０となっており、この後にゲート電圧を０としてもターンオフサージ電圧は生じていない。

なお、図２（ｂ）に示すドレイン電流Idは、正の値のときはドレイン電流を示し、負の値のときはダイオード部２９に流れる電流を示す。どちらもダイオード電流検出部２５が検出する。

上記のように、ゲート電圧をオンにしてからオフにするまでの時間を十分に長くとることでターンオフサージ電圧をほぼ抑制することは可能であるが、時間を要することが難点である。また、余剰エネルギーを回生できるわけではない。さらに、図２（ｃ）に示すように、図４における負荷１２９にかかる電圧についてイレギュラーなパルス出力が検出されている。

図３は、本実施例に係るサージ抑制方法を用いた際の各電圧電流波形のデータ例を示す図である。図３を参照して、本実施例では、トランジスタ部に十分に長い時間をかけてON/OFF動作をさせ、その間にダイオード検出部にダイオード電流を検出させる（本願請求項における「ダイオード電流検出ステップ」の一例）。計測部は、ドレイン電流ではなくダイオード電流が検出されている時間及び時間帯を予め計測する（本願請求項における「時間計測ステップ」の一例）。トランジスタ制御部は、ダイオード電流検出部２５がダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯（本願請求項における「ダイオード電流時間帯」の一例）にゲート電圧をオフとする（本願請求項における「トランジスタOFFステップ」の一例）こととした。

本実施例では、図３（ａ）に示すように、トランジスタ制御部が、ゲート電圧がONとなってから約3.0μｓ後にゲート電圧をOFFとした。この結果、図３（ｂ）に示すように、ドレイン―ソース間電圧やコンデンサ１０５に印加される電圧に多少のピークは出ているものの、入力電圧の約９００Ｖと比較して十分に小さい値である。また、約４００Ｖが回生していることが見てとれる。なお、Ｖ_Ｃ０が正となる方向は、ダイオード部２９の順方向に電流が流れる向きである。ゲートをOFFとするタイミングは、ダイオード電流検出部がダイオード電流を検出していると予め分かっているゲートONから約2.0μs後から約4.0μs後であればエネルギーが回生できる。特に、ダイオード電流時間帯の前半（ゲートONから約2.0μs後から約3.0μs後）であれば、一次側に戻ってくるエネルギーの多くを回生できるため、さらに望ましい。

さらに、図３（ｃ）に示すように、図２（ｃ）に見られたようなパルス出力は抑制されていることが分かる。

図３（ｂ）において、４００Ｖが回生可能であったのは、ダイオード部２９がMOSFET１７の内部に存在するからである。仮にダイオード部２９がないＦＥＴを用いたとすると、ゲートをOFFとした後にコンデンサ１０５に電荷が戻ってくることができない。

MOSFET１７の代わりに、大電流を使用する際に一般的に用いられるＩＧＢＴを使用すると、逆並列にダイオードを設置することが必要となる。これに対して、縦形構造のMOSFETは、構造上、トランジスタ部２７の製造過程で必然的に逆並列のダイオード部２９が共に製造される点で本発明において有利である。

従来、スナバ回路もMOSFETも小さな規模の回路にしか用いられてこなかった。そのため、エネルギーを回生するモチベーションが低かったといえる。本発明は、本発明者の試行錯誤の中でサージ電圧を抑制することとエネルギー回生とを併せて実現可能とする技術的思想に想到したものである。

なお、スイッチング回路１が、ダイオード電流検出部がダイオード電流を検出する時間及び／又は時間帯を計測する時間計測部を備えてもよい。あるいは、この時間計測部は、パルス発生基本回路に接続されているコンピュータが備えるものであってもよい。このコンピュータは、各種の電圧や電流を測定する測定部をも備えるものであってもよい。この場合、パルス発生基本回路及びコンピュータを併せてパルス発生システムと捉えてもよい。

１；スイッチング回路、３；トリガ信号入力部、５；ゲート制御部、７；第１トランジスタ、９：第２トランジスタ、１１；第１コンデンサ、１３；第２コンデンサ、１５；第３コンデンサ、１７；MOSFET、１９；オフ抵抗、２１；オン抵抗、２３；オンダイオード、２５；ダイオード電流検出部、２７；トランジスタ部、２９；ダイオード部、１０１；パルス発生基本回路、１０３；キャパシタチャージャー、１０５；初段コンデンサ、１０７；一次コイル、１０９；スイッチ、１１１；ダイオード、１１３；スナバ回路、１１５；スナバダイオード、１１７；スナバコンデンサ、１１９；スナバ抵抗、１２１；過飽和トランス、１２３；二次コイル、１２５；二次側コンデンサ、１２７；高速逆回復ダイオード、１２９；負荷

Claims (7)

1. パルス発生回路におけるサージ電圧を抑制するサージ抑制回路であって、
   コンデンサと、
   前記コンデンサと電気的に接続されたトランジスタと、
   前記トランジスタと並列かつ逆方向に接続されているダイオードと、
   前記ダイオードに流れるダイオード電流を検出するダイオード電流検出部と、
   前記トランジスタを制御するトランジスタ制御部とを備え、
   前記トランジスタ制御部は、前記ダイオード電流検出部が前記ダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯に前記トランジスタをOFFにする、サージ抑制回路。
2. 前記トランジスタ制御部は、前記ダイオード電流時間帯の前半に前記トランジスタをOFFにする、請求項１記載のサージ抑制回路。
3. 前記トランジスタは、縦形構造のMOSFETである、請求項１又は２記載のサージ抑制回路。
4. 前記トランジスタのゲートに接続されている抵抗であるオフ抵抗と、
   前記オフ抵抗と並列に接続されているオン抵抗及びオンダイオードとをさらに備え、
   前記オン抵抗及び前記オンダイオードは、直列に接続されており、
   前記オフ抵抗の抵抗値は、前記オン抵抗の抵抗値よりも大きい、請求項３記載のサージ抑制回路。
5. パルス発生回路におけるサージ電圧を抑制するサージ抑制回路を用いたエネルギー回収方法であって、
   前記サージ抑制回路は、
   コンデンサと、
   前記コンデンサと電気的に接続されたトランジスタと、
   前記トランジスタと並列かつ逆方向に接続されているダイオードと、
   前記ダイオードに流れるダイオード電流を検出するダイオード電流検出部と、
   前記トランジスタを制御するトランジスタ制御部とを備え、
   前記ダイオード電流検出部が、前記ダイオード電流を検出するダイオード電流検出ステップと、
   前記トランジスタ制御部が、前記ダイオード電流検出部が前記ダイオード電流を検出していると予め分かっている時間帯であるダイオード電流時間帯に前記トランジスタをOFFにするトランジスタOFFステップとを含む、エネルギー回収方法。
6. 前記ダイオード電流検出ステップとトランジスタOFFステップの間に、
   前記ダイオード電流検出部が前記ダイオード電流を検出した時間及び／又は時間帯を計測する時間計測ステップをさらに含む、請求項５記載のエネルギー回収方法。
7. コンピュータを、請求項５又は６記載の前記トランジスタ制御部として機能させるためのプログラム。