JP2020537341A - 半導体デバイスにおけるプレモールドリードフレーム - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Abstract

一例において、半導体パッケージ（１００）が、第１の側から金属リードフレーム（１０２）内に部分的に延在する第１の複数の開口（１１８）と、第２の側から金属リードフレーム（１０２）内に部分的に延在する第２の複数の開口とを有する金属リードフレーム（１０２）を含む。第１の複数の開口及び第２の複数の開口は共に複数のリード（１１６）を形成する。少なくとも部分的に複数のリード（１１６）を支持するプレモールド化合物（１２２）が、第２の複数の開口（１２０）内に配置される。半導体パッケージ（１００）は、ランディングサイトから半導体ダイ（１０４）まで延在する複数のバンプ（１０６）と、複数のバンプ（１０６）及び金属リードフレーム（１０２）を少なくとも部分的に覆うモールディング化合物（１１４）とを有する。

Description

本願は、概して、半導体デバイスに関し、より詳細には、半導体パッケージにおけるプレモールドリードフレームに関する。
ある種の半導体パッケージにおいて、半導体ダイがリードフレームに複数の相互接続バンプ又はポストを介して直接に搭載される。これら複数の相互接続バンプは、半導体ダイをリードフレームに電気的に接続する。半導体ダイにおける各相互接続バンプのコンタクト表面領域は、リードフレームにおける相互接続バンプのコンタクト表面領域と同じ大きさであることが多い。
一例において、半導体パッケージを形成するための方法が、半導体パッケージのためのリードフレームを形成することを含み、リードフレームを形成することが、第１の側及び第１の側の反対側の第２の側を有する金属ストリップを提供することと、切断パターンに従って金属ストリップの第１の側を深さＤ１まで切断して第１の複数のチャネルを形成することとを含む。深さＤ１は金属ストリップの高さＨより小さい。リードフレームを形成することはさらに、フォトレジストパターンに従って金属ストリップの第２の側を深さＤ２までエッチングして第２の複数のチャネルを形成することを含む。深さＤ２は金属ストリップの高さＨ１よりも浅い。高さＨは金属ストリップの第１の側と第２の側の間である。リードフレームを形成することはさらに、第２の複数のチャネル内へ絶縁材料を挿入することを含む。第１の複数のチャネルは、第２の複数のチャネルにおける絶縁材料まで、又は、少なくとも部分的に絶縁材料内に延在して、リードフレーム上の複数のリードを形成する。第１の複数のチャネルの少なくとも一部が、第２の複数のチャネルの少なくともいくつかと流体連通する。
半導体パッケージを形成するための方法はさらに、半導体ダイとリードフレームの複数のリード上の複数のバンプランディングサイトとの間に複数のバンプを結合することであって、複数のリードの少なくとも１つに沿う端部から見ると、複数のバンプの少なくともいくつかが重なり合って見える、複数のバンプを結合することと、半導体ダイの少なくとも一部及びリードフレームの少なくとも一部をモールディング化合物で覆って半導体パッケージを形成することとを含む。
一例において、半導体パッケージを形成する方法が、半導体パッケージのためのリードフレームを形成することを含み、リードフレームを形成することが、第１の側及び第２の側を有する金属ストリップを提供することと（ここで、第２の側が第１の側の反対側であり、金属ストリップが第１の側と第２の側の間の高さＨを有する）、切断パターンに従って金属ストリップの第１の側を深さＤ１まで切断して第１の複数の開口を形成することとを含む。深さＤ１は高さＨより小さい。リードフレームを形成することはさらに、金属ストリップの第２の側にフォトレジストを適用することと、フォトレジストパターンに従って金属ストリップの第２の側に化学エッチングを適用して第２の複数の開口を形成することとを含む。第２の複数の開口の深さＤ２は金属ストリップの高さＨより小さい。リードフレームを形成することはさらに、金属ストリップの第２の側からフォトレジストを除去することと、第２の複数の開口内に絶縁材料又はプレモールド化合物を適用することとを含む。第１の複数の開口は第２の複数の開口内に延在して、リードフレームに複数のリードを形成する。
半導体パッケージを形成するための方法はさらに、半導体ダイとリードフレームの複数のリード上の複数のバンプランディングサイトとの間に複数のバンプを結合することを含む。複数のリードの少なくとも１つに沿う端部から見ると、複数のバンプの少なくとも幾つかが重なり合って見え、複数のリードが絶縁材料によって少なくとも部分的に支持される。この方法はさらに、半導体ダイの少なくとも一部及びリードフレームの少なくとも一部をモールディング化合物で覆って、半導体パッケージを形成することを含む。
一例において、半導体パッケージが、第１の側及び第２の側を有する金属リードフレームを含む。第２の側は第１の側の反対側である。金属リードフレームは、第１の側からリードフレーム内に部分的に延在する第１の複数の開口であって、横方向の幅Ｗ１を有する第１の複数の開口と、第２の側からリードフレーム内に部分的に延在する第２の複数の開口であって、第２の複数の開口が幅Ｗ１よりも大きい横方向の幅Ｗ２を有し、第１の複数の開口が第２の複数の開口に交差して複数のリードを形成する、第２の複数の開口と、第２の複数の開口内に位置し、複数のリードを少なくとも部分的に支持する絶縁材料とを含む。リードフレームの第１の側の第１の複数の開口間にランディングサイトがある。半導体パッケージはさらに、ランディングサイトから半導体ダイまで延在する複数のバンプと、複数のバンプ及び金属リードフレームを少なくとも部分的に覆うモールディング化合物とを含む。他の例を下記に提供する。
例示の半導体パッケージの概略部分切断斜視図である。
図１の半導体パッケージの一部の概略正面図である。
図２Ａの半導体パッケージの概略上面図である。
例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。 例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。 例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。 例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。 例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。 例示のリードフレームを形成するためのプロセスステップを示す例示のリードフレームの概略断面正面図である。
例示の半導体パッケージの一部の概略斜視図である。
図４Ａの半導体パッケージの概略正面図である。
図４Ａの半導体パッケージの概略上面図である。
第２の複数の開口を隠線で示す図４Ａの半導体パッケージの概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
図９Ａの半導体パッケージの一部の概略正面図である。
例示の半導体パッケージの一部の概略上面図である。
例示の半導体パッケージの一部の概略上面図である。
半導体パッケージを形成する例示の方法を示す。
或る半導体パッケージは、半導体ダイが複数の相互接続バンプ、ピラー、又はポストを介してリードフレームに直接に搭載されるように構成される。このタイプのパッケージングにより、ワイヤボンディングを用いる他のタイプのリード付きパッケージに比して、電気的及び熱的な性能が向上され得る。また、半導体ダイをリードフレームに接続するワイヤボンドをなくすことによって、パッケージ寄生が低減され得る。
しかし、半導体ダイは、概して、リードフレームに比べ、相互接続バンプに接続するための利用可能な表面領域が小さい。電子機器がますます普及し、その機能性がますます進化するにつれ、半導体ダイの大きさをさらに小さくすることが望ましい。その結果、半導体ダイが小さくなると、相互接続バンプ接続に利用可能な表面領域の大きさも小さくなる。相互接続バンプ接続のための半導体ダイ上の利用可能な表面領域は、半導体ダイをリードフレームに接続するために用いられ得る相互接続バンプの直径寸法及び相互接続バンプの数を決定するのに役立つ要因の１つである。
相互接続バンプは均一な円筒形状を有する。例えば、相互接続バンプの直径が、相互接続バンプのダイ側とリードフレーム側の間で均一である。そのため、相互接続バンプのダイ接続側におけるコンタクト表面領域は、リードフレーム接続側におけるコンタクト表面領域と同じである。相互接続バンプの直径を小さくすることにより、相互接続バンプのコンタクト表面領域は、半導体ダイにおいてのみならずリードフレームにおいても小さくなる。
リードフレーム上の相互接続バンプのコンタクト表面領域を小さくすると、相互接続バンプとリードフレームとの間の接合において電力及び電流密度が増加しやすい。電力及び電流密度が大きくなると、相互接続バンプとリードフレームの接合におけるエレクトロマイグレーションにより、温度が高くなり得、早期欠陥が生じ得る。相互接続バンプをリードフレームに取り付ける半田材料が、エレクトロマイグレーションの問題の一因となり得る。これは、相互接続バンプをリードフレームに取り付ける際に用いられる半田材料の特性によるものである。
しかし、リードフレーム上の相互接続バンプのコンタクト表面領域が小さくなることだけが起こり得る問題ではない。半導体ダイとリードフレームの間を伝わる電力及び電流が増加すると、電力及び電流の伝達の増加に対処するために、より実質的なリードフレーム、すなわち、より厚いリードフレームが必要となり得る。換言すると、ダイ接続側と印刷回路基板（ＰＣＢ）接続側との間でリードフレームをより厚くする必要があり得る。製造上の制限により、より厚いリードフレームは、隣接するリードフレームリード間の空間（横方向の幅）大きくなることにつながりやすい。リードフレームリード間の空間又は開口が大きくなると、相互接続バンプコンタクトのためのリードフレーム上の利用可能な表面領域が低減し、これは、相互接続バンプとリードフレームとの間の接合における電力及び電流密度が大きくなる一因ともなる。リードフレームリード間の空間を小さくするか、又は、パターン化されたリードを開発すれば、バンプ接続のためのリードフレーム上の利用可能な表面領域が増加し得る。一例において、リードフレームリード間の間隔の少なくとも一部にプレモールド化合物を配置することで、リードフレームに構造的な支持が提供され、本明細書でより詳細に説明されるようなアイランドや、近接リードを含めて、リードフレーム設計のさらなるカスタマイズが可能となる。
まず図１を参照すると、幾つかの態様に従った半導体パッケージ１００の概略の部分切断斜視図が提示されている。半導体パッケージ１００は、リードフレーム１０２、半導体ダイ１０４、及び、半導体ダイ１０４上のサイトをリードフレーム１０２に電気的に接続する複数のバンプ１０６を含む。複数のバンプ１０６は、半導体ダイ１０４上のサイトに接続される第１の端部１０８と、反対側の、リードフレーム１０２上のランディングサイト１３６に接続される第２の端部１１０とを含む。一例において、第１の端部１０８は、複数のＣＯＡ（copper over anything）要素１０９に結合される。リードフレーム１０２は、ランディングサイト１３６と称し得る領域上で複数のバンプ１０６の第２の端部１１０を受けるための複数のリードフレームリード１１６を含む。ランディングサイト１３６のうち、１１７が１つの特定の例である。
複数のリードフレームリード１１６又はリードストリップは、互いに物理的に分離されており、第１の複数の開口１１８及び第２の複数の開口１２０を用いて分離される。第１の複数の開口１１８は、複数のバンプ１０６を受けるためのリードフレームリード１１６上の利用可能な領域を大きくするような寸法とされる。第２の複数の開口１２０にプレモールド化合物１２２が配置されて、リードフレーム１０２の複数のリード１１６を構造的に支持する。プレモールド化合物１２２は、第２の複数の開口１２０を実質的に又は部分的に充填する。リードフレームリード１１６上の利用可能な領域をランディング領域又はストリップ或いはランディングサイト１３６と称することがあり、各ランディングサイトはバンプの基部又は端部を受けるためのリードフレームリードの領域である。リードフレーム１０４の種々の態様が下記でより詳細に説明される。
半導体パッケージ１００は、複数のバンプ１０６とリードフレーム１０２との間に配置される半田材料１１２を含む。半田材料１１２は、複数のバンプ１０６の第２の端部１１０をリードフレーム１０２のランディングサイト１３６に取り付けるために用いられる。幾つかの例において、半田材料１１２は、錫銀（ＳｎＡｇ）合金で形成される。他の例においては、とりわけ、ＳｎＰｂ、Ｓｎ、ＡｎＡｇＣｕ、或いは、Ｓｎ又はＢｉの他の合金など、他のタイプの半田が用いられる。
電力又は信号バンプ或いはその他の接続バンプとし得る複数のバンプ１０６の第２の端部１１０と半田材料１１６との間に、半田バンプ界面１２６が形成される。半田バンプ界面１２６は、ボイド伝播を含めてエレクトロマイグレーション問題に影響されやすい。電流密度の増加は半田バンプ界面１２６の破壊の一因となり得、それにより、信頼性の問題が生じ得、複数のバンプ１０６の近隣の半導体ダイ１０４におけるある種の能動回路を置くことが妨げられ得る。幾つかの態様において、ランディングサイト１３６上で複数のバンプ１０６を受けるためのリードフレーム１０２上の利用可能な表面領域を大きくすることにより、半田バンプ界面１２６を流れる電流の密度が減少し、それにより、半田バンプ界面１２６及び半導体ダイ１０４の寿命が延びる。
引き続き主に図１を参照して、幾つかの態様において、半導体パッケージ１００はさらに、半導体パッケージ１００内の構成要素を保護するためのモールディング化合物１１４を含む。モールディング化合物１１４は、半導体パッケージ１００に構造的な支持を提供し、リードフレーム１０２、半導体ダイ１０４、複数のバンプ１０６、又はこれらの任意の組合せの少なくとも一部を覆う。幾つかの態様において、モールディング化合物１１４はさらに、例えば、複数のバンプ１０６の間など、半導体パッケージ１００内の構成要素間の、又はリードフレーム１０２の第１の複数の開口１１８内の隙間を充填する。幾つかの例において、モールディング化合物１１４はエポキシ、ポリマー、又は他の絶縁材料である。モールディング化合物１１４は、概して、半導体ダイ１０４とリードフレーム１０２が共に組み立てられた後に付加される。
前述したように、プレモールド化合物１２２は、第２の複数の開口１２０に配置されるか、又は第２の複数の開口１２０を充填する。幾つかの例において、プレモールド化合物１２２は、エポキシ、ポリマー、セラミック、又は他の絶縁材料である。モールディング化合物１１４とは対照的に、プレモールド化合物１２２は、リードフレーム１０２の形成の間であり、半導体ダイ１０４とリードフレーム１０２が共に組み立てられる前に付加される（リードフレーム１０２の形成をより詳細に説明する下記の図３Ａ〜図３Ｆ）。しかし、モールディング化合物１１４は、半導体ダイ１０４とリードフレーム１０２が共に組み立てられた後に付加される。また、プレモールド化合物１２２が、リードフレーム１０２に構造的な支持を提供することを主に対象とする一方、モールディング化合物１１４は、概して半導体パッケージ１００に構造的な支持を提供することを対象とする。
プレモールド化合物１２２は、構造的な支持を提供することによってリードフレーム１０２の剛性を向上させ、また、リードフレーム１０２の平坦性を向上させる。プレモールド化合物１２２は局所的な剛性の補助となる。リードフレーム特徴の或る部分（或いは、リードフィンガ又はリード）が長くなり過ぎカンチレバーになると、これらの部分は局所的に曲がりやすい。幾つかの例において、プレモールド化合物１２２を備えることにより、全体的な構造及びその構成要素が共に保持される。プレモールド化合物１２２は、全体的なリードフレームの曲がりに対する剛性についても対処する。リードフレームが（より良好な設計ルールを実現するために）より大きくより薄い金属となる場合、リードフレームの一端又は両端は曲がり得、幾つかの態様において、プレモールド化合物１２２は、この問題に対処するのに役立つ。プレモールド化合物１２２は、反りに対処するのにも役立つ。反りは、垂直軸、水平横方向ｘ軸、水平ｙ軸、又はこれらの組合せに沿って生じて、反りの形状が椀形になり得、そのため、幾つかの例において、プレモールド化合物１２２はこの反りについても対処する。幾つかの例において、平坦性／剛性を向上させることにより、リードフレームは、製造機械の溝及びスロットを介して取り扱い／受け渡しが行われ得、損傷を受けることなく確実にキャリアへの挿入及びキャリアからの取り出しが行われ得、ダイの接続時にすべてのピンの完全な接触及び取付けが保証される。
図１を引き続き参照しながら図２Ａ〜図２Ｂを主に参照すると、半導体パッケージ１００の一部が提示されている。図２Ａは概略の立面正面図であり、図２Ｂはリードフレーム１０２上の複数のバンプ１０６の概略上面図である。リードフレーム１０２は、第１の側１２８と、反対の第２の側１３０とを含み、複数のバンプ１０６は第１の側１２８に接続される。リードフレーム１０２は、第１の側１２８と第２の側１３０との間を延在する、深さ又は高さＨ３を有する。幾つかの例において、Ｈ３は意図するパッケージ外形によって決まる。一例において、１つの機能を行う単一シリコンダイを有するディスクリート半導体パッケージが、０．３８〜０．６４ｍｍの程度のリードフレーム厚さを有する傾向があり、マルチ機能集積回路を備えたパッケージは、０．１２７ｍｍ〜０．２６ｍｍの程度のリードフレーム厚さとなるが、当業者には、異なる応用例で様々な厚さが用いられ得、これらの数値は単なる幾つかの例であることが理解されよう。
図２Ａにおいて、下記でより詳細に説明するように、複数のバンプ１０６がテーパ形状を有するように図示される。しかし、簡潔にするため、図２Ｂにおいて、複数のバンプ１０６は概略的に示され、図２Ａに示す先細りの細部は図示されない。結合された真っすぐなバンプも用いられることに留意されたい。
リードフレーム１０２は、第１の側１２８から深さ又は高さＨ１だけリードフレーム１０２内に部分的に延在する第１の複数の開口１１８を含み、また、第２の側１３０から深さ又は高さＨ２だけリードフレーム１０２内に部分的に延在する第２の複数の開口１２０を含む。プレモールド化合物１２２は、少なくとも、リードフレーム１０２への何らかの構造的な支持、又は、本明細書において別の箇所で説明するようなアイランドの隔離を提供するため、第２の複数の開口１２２を充填するか又は実質的に充填する。第１の複数の開口１１８及び第２の複数の開口１２０はいずれも（図示する向きに対して）垂直方向に、例えばｚ軸１２１に平行に、リードフレーム１０２内に延在する。幾つかの例において、第１の複数の開口１１８と第２の複数の開口１２０は、例えばｚ軸１２１などの垂直軸に沿って整合される。第２の複数の開口１２０は、第１の複数の開口１１８より広い。
幾つかの例において、第１の複数の開口１１８と第２の複数の開口１２０は、リードフレーム１０２の一部を交差し、これらの部分を、例えば、複数のリードフレームリード１１６に、完全に分離するように整合される。幾つかの例において、リードフレーム１０２の分離は、ｚ軸１２１、ｙ軸１２３、ｘ軸１２５、又はこれらの組合せに沿って生じ、リードフレーム１０２の部分間に空間が形成される。
しかし、第１の複数の開口１１８の幾つか又は第２の複数の開口１２０の幾つかが完全に整合されないように、リードフレーム１０２の完全な分離が望まれない場合があり得る。同様に、第２の複数の開口１２０の１つが第１の複数の開口１１８の１つと完全に整合されない位置にある、又はその逆であることが必要とされる場合があり得る。幾つかの例において、第１の複数の開口１１８及び第２の複数の開口１２０は線形に配置される。他の例において、第１の複数の開口１１８は非線形であるか、或いは曲率又は非線形パターンを有する。これについて図４を参照されたい。第１の複数の開口１１８は、切断パターン１４６（例えば、図３Ｆ参照）に従って形成される。開口１１８、１２０は、下記でさらに説明するように、異なるパターンとし得る。
第１の複数の開口１１８は、横方向の幅Ｗ１（切断の幅）を有し、幾つかの例において、下記でさらに説明するように、レーザ、ジェット、又はその他の技術を用いて形成される。幾つかの例において、第１の複数の開口１１８の幅Ｗ１は、約７５ミクロン未満である。第１の複数の開口１１８の幅Ｗ１は、幾つかの例において約５０ミクロンであり、別の例において、２５ミクロン以下である。これに対し、例えばエッチングのみを用いるなど、他の技術により、１２５ミクロン以上の幅をつくり得ることを理解されたい。上述したように、第１の複数の開口１１８は、第１の側１２８からリードフレーム１０２内に部分的に延在する。そのため、第１の複数の開口１１８の幅Ｗ１は、複数のバンプ１０６との接続のために利用可能なリードフレーム１０２上の第１の側１２８の表面領域に影響を及ぼす。幅Ｗ１を小さくすることにより、バンプのための表面領域がより大きくなるという技術的な利点が実現される。また、絶縁材料又はプレモールド化合物に助けられ、幅Ｗ１を他の方式で可能な幅よりも小さくし得る。幾つかの例において、第１の複数の開口１１８の各々の幅Ｗ１は大きさが異なる。一例において、第１の複数の開口１１８の１つの幅が約２５ミクロンであり、第１の複数の開口１１８の別の幅が約３５ミクロンである。
第２の複数の開口１２０は、Ｗ１より大きい横方向の幅Ｗ２を有する。幾つかの例において、第２の複数の開口１２０の幅Ｗ２は、約１２５ミクロンより大きい。幾つかの例において、第２の複数の開口１２０の幅Ｗ２は２００ミクロン又はそれ以上である。幾つかの態様において、プレモールド化合物１２２は、プレモールド化合物１２２によって提供される付加的な構造上の支持なしに他の方式で可能な値よりも、第２の複数の開口１２０の幅Ｗ２を大きくし得る。幾つかの例において、第２の複数の開口１２０の幅Ｗ２は、約５０ミクロン〜５ｍｍの範囲にある。第２の複数の開口１２０の各々の幅Ｗ２も大きさが異なり得る。幾つかの態様において、第２の複数の開口１２０の各々の幅Ｗ２は、印刷回路基板（ＰＣＢ）の仕様に依存する。或る例において、第２の複数の開口１２０の１つの幅が約１２５ミクロンであり、第２の複数の開口１２０の別の幅が２００ミクロンである。この例では、第２の複数の開口１２０の幅Ｗ２は、第１の複数の開口１１８の幅Ｗ１より大きい。幾つかの態様において、Ｗ２を大きくする一方でＷ１を小さく保つことは、プレモールドが対処する問題の１つである。この組合せを他の方式で実現することは難しく、Ｗ２を大きくすることにより、製造コストを下げ、高電圧を低くし、又は引き回しが柔軟性になるようにＰＣＢ上のピンを大きく分離し得る。
第１の複数の開口１１８は高さＨ１（又は深さＤ１）を有し、第２の複数の開口１２０は高さＨ２（又は深さＤ２）を有する。通常、第１の複数の開口１１８の高さＨ１及び第２の複数の開口１２０の高さＨ２を合わせてリードフレーム１０２の高さＨ３（全厚である深さＤ３）と等しくなる。幾つかの例において、第２の複数の開口１２０の高さＨ２は、リードフレーム１０２の高さＨ３の約５０〜９０パーセントである。一例において、リードフレーム１０２の高さＨ３は約２００ミクロンであり、第１の複数の開口１１８の高さＨ１は約５０ミクロンであり、第２の複数の開口１２０の高さＨ２は約１５０ミクロンである。幾つかの例において、第１の複数の開口１１８の高さＨ１は、約７５ミクロン未満である。プレモールド化合物１２２は、第２の複数の開口１２０を全体にわたる支持を提供し、これにより、第２の複数の開口１２０の高さＨ２が、他の方式で可能な値よりも大きくなり得、そのため、第１の複数の開口１１８の高さＨ１がより小さくなり得る。幾つかの態様において、Ｈ１をより小さくすると、Ｗ１をより細く又は小さくし得る。そして、より細いＷ１が得られると、より多くのランディングサイトが含まれ得るので、バンプ及び相互接続の密度をより大きくし得る。プレモールド化合物１２２は、張り出した薄いカンチレバー部１３４に必要な支持を提供し、レーザ、ジェット、化学物質、又は本明細書において別の箇所で参照される他の方式を用いて細いＷ１を切断し得る。
特に図２Ａを参照しながら引き続き主に図１〜図２Ｂを参照すると、リードフレーム１０２は複数のリードフレームリード１１６を含み、リードフレームリード１１６は、フルボディ部１３２と、フルボディ部１３２から横方向に長さＬ１延在するカンチレバー部１３４とを有する。ｚ方向１２１に関して、フルボディ部１３２は、リードフレーム１０２の第１の側１２８と第２の側１３０の間を延在する。カンチレバー部１３４は、リードフレーム１０２の第１の側１２８でフルボディ部１３２から横方向に延在し、これにより、複数のバンプ１０６を受けるためのランディングサイトのためのリードフレーム１０２の第１の側１２８における表面領域がより大きくなる。幾つかの例において、カンチレバー部１３４がフルボディ部１３２から延在する長さＬ１は、約０〜５ｍｍ又はそれ以上である。プレモールド化合物１２２により、長さＬ１のカンチレバー化におけるばらつきが大きくなることが許容される。
プレモールド化合物１２２は、少なくとも部分的に、カンチレバー部１３４を支持し、これにより、カンチレバー部１３４がフルボディ部１３２から延在する長さＬ１が、他の方式でプレモールド化合物１２２なしに得られる長さよりも大きくなり得る。プレモールド化合物１２２によるカンチレバー部１３４の支持は、第２の複数の開口１２０の幅Ｗ２が大きくなり得る１つの理由である。カンチレバー部１３４は、第１の複数の開口１１８の高さＨ１とほぼ同じ高さ又は深さである。ただし、製造技術により、幾つかの例において、カンチレバー部１３４のフルボディ部１３２に最も近い部分が、第１の複数の開口１１８の高さＨ１よりも僅かに大きな高さ又は厚さになることを理解されたい。カンチレバー部１３４の厚さは、複数のバンプ１０６を支持し、複数のバンプ１０６と複数のランディングリード１１６との間の電力伝達の間に近隣のカンチレバー部が融着することを防ぐために十分に大きくすべきである。
複数のリードフレームリード１１６は、第１の複数の開口１１８の部材間で、リードフレーム１０２の第１の側１２８にランディング領域又はストリップ或いはランディングサイト１３６を含む。幾つかの例において、ランディングサイト１３６は、リードフレームリード１１６のカンチレバー部１３４にわたって延在し、それにより、ランディングサイト又は領域の表面領域が大きくなる。ランディング領域又はランディングサイト１３６は、複数のバンプ１０６を受け、支持するために利用可能な領域である。ストリップ１３６上のランディング領域は、それぞれのバンプ１０６の第２の端部１１０が（付随する半田１１２を用いて）取り付けられる場所を提供する。すなわち、ランディング領域又はランディングサイトは、リード上の対応するバンプの基部のための場所を提供する。
引き続き主に図１〜図２Ｂを参照すると、複数の相互接続バンプ１０６は、半導体ダイ１０４とリードフレーム１０２との間をｚ方向１２１の長手方向軸１２４に平行に延在する。複数の相互接続バンプ１０６は、ピラー又はポストとも称し得る。幾つかの例において、複数の相互接続バンプ１０６の各々は、長手方向軸１２４に沿う非線形形状を有する。一例において、複数の相互接続バンプ１０６の第１の端部１０８は、第２の端部１１０の幅又は直径より小さい幅又は直径を有する。同様に、複数の相互接続バンプ１０６の第１の端部１０８は、一例において、複数の相互接続バンプ１０６の第２の端部１１０の（長手方向軸に直交する）横方向表面領域より小さい横方向表面領域を有する。
幾つかの例において、複数の相互接続バンプ１０６の各々は、第２の端部１１０から第１の端部１０８まで先細りとなっており、そのため、複数の相互接続バンプ１０６の各々が、第２の端部１１０（リード側）から第１の端部１０８（ダイ側）に向かって横方向の幅が減少する。幾つかの例において、複数の相互接続バンプ１０６の各々の第２の端部１１０の端部表面領域（横方向端部）は、第１の端部１０８の端部表面領域（横方向端部）の大きさよりも１〜３倍又はそれ以上大きい。幾つかの例において、第２の端部１１０の表面領域は、第１の端部１０８の表面領域の大きさの約２倍である。第２の端部１１０の表面領域と第１の端部１０８の表面領域の比は、半導体ダイ１０４上の利用可能な表面領域及び構成要素、並びに、相互バンプ接続のためのリードフレーム１０２上の、例えば、バンプランディングサイト領域１３６など、利用可能な表面領域に基づいて改変され得る。また、ランディングサイト領域１３６がその上を延在し得る、プレモールド化合物１２２によってリードフレーム１０２上のカンチレバー部１３４に提供される構造的な支持により、第２の端部１１０の表面領域と第１の端部１０８の表面領域との比がさらに改変され得る。これは、ランディングサイト領域１３６が、複数の相互接続バンプ１０６の第２の端部１１０のより大きな表面領域を構造的に支持し得るからである。
幾つかの例において、複数の相互接続バンプ１０６の各々は、長手方向軸１２４に沿って又は長手方向軸１２４に平行に、切頭円錐又は錐台形状を有し、長手方向軸１２４に対して横断方向（横方向）の断面形状は、円形又は他の湾曲形状、或いは何らかの他の形状である。幾つかの例において、複数の相互接続バンプ１０６は、長手方向軸１２４に対して横断方向の長円形状の、長手方向軸１２４に沿う非線形形状を有するが、正方形、三角形、多角形、長円形（図４Ｃ参照）などの他の幾何形状も用いられ得る。複数の相互接続バンプ１０６は、長手方向軸１２４に沿って多数の非線形形状をとり得るが、通常は、第２の端部１１０の表面領域は第１の端部１０８の表面領域とは異なる。
幾つかの例において、複数のバンプ１０６の第２の端部１１０が複数のバンプ１０６の第１の端部１０８（相対する横方向端部表面領域）よりも大きくなり得るように複数のバンプ１０６を形づくることにより、半導体ダイ１０４上のランディングサイトに適合する程度に第１の端部１０８を小さくし得る一方で、第２の端部１１０が、複数のリードフレームリード１１６上で利用可能なより大きな表面領域を活用することが可能となる。一例において、リードフレームリード１１６間の間隔（例えば、第１の複数の開口１１８の幅Ｗ１）を低減することによってランディング領域１３６をさらに大きくし得、そのため、リードフレームリード１１６に接続するための複数のバンプ１０６の第２の端部１１０をさらに大きくし得る。これは技術的な利点である。また、複数のリードフレームリード１１６上の利用可能な表面領域を大きくすることにより、複数のバンプ１０６の第２の端部１１０をより大きくし得るだけでなく、リードフレーム１０２に接続し得る複数のバンプ１０６の数も多くし得る。これらの態様はすべて、個別に又は共に、複数のバンプ１０６の第２の端部１１０とリードフレーム１０２との間を流れる電流及び電力の密度を減少させ、熱的な非効率を低減するのに役立つ。同様に、複数のバンプ１０６の第２の端部１１０の大きさを大きくすることにより、電流交換の効率が増大し、これにより、半田バンプ界面１２６における熱出力を低減し得る。
主に図３Ａ〜図３Ｆを参照すると、幾つかの例に従った、図１のリードフレーム１０２などのリードフレームを形成するためのプロセスステップを示す概略断面図が提示されている。図３Ａを参照すると、第１の側１２８、反対の第２の側１３０、及びこれらの間の深さ又は高さＨ３を有するリードフレーム１０２は、金属シート又はフィルム１３８で形成される。リードフレーム１０２は、幾つかの態様において、これらの形成ステップの間その高さＨ３を維持し、そのため、第１の側１２８、第２の側１３０、及これらの間の高さＨ３も、金属シート、金属フィルム、又は金属ストリップ１３８に当てはまり、金属ストリップ１３８の対応する側及び高さを示すために用いられる。幾つかの例において、金属ストリップ１３８は、銅又は銅合金で形成される。他の適切な金属又は材料も用いられ得る。金属ストリップ１３８の第２の側１３０にフォトレジスト１４０が配置される。
図３Ｂ〜図３Ｃを参照して、マスク（明示的には示さず）がフォトレジストパターン１４２に従ってフォトレジスト１４０上に置かれる。フォトレジスト１４０は露光されて、フォトレジストパターン１４２に従ってフォトレジスト１４０に複数の開口１４４が形成される。フォトレジストパターン１４２に従って、化学エッチングが金属ストリップ１３８の第２の側１３０に深さＤ２（図３Ｃ）まで適用される。この化学エッチングにより、第２の側１３０から深さ又は高さＤ２／Ｈ２の第２の複数のチャネル１２０又は開口が形成される。
深さＤ２は、リードフレーム１０２の全高Ｈ３よりも浅い。幾つかの例において、エッチングは、リードフレーム１０２（又は金属ストリップ１３８）の高さＨ３の５０〜９０％が除去されるまで、金属ストリップ１３８の第２の側１３０に適用される。幾つかの例において、エッチングは、リードフレーム１０２（又は金属ストリップ１３８）の高さＨ３の８０％が除去されるまで、金属ストリップ１３８の第２の側１３０に適用される。このエッチングステップは、第１の複数の開口１１８の高さＨ１（図２Ａ）が、少なくとも適所のプレモールド化合物１２２（図３Ｃ）とともに複数のバンプ１０６（図１に示す）を支持するため、及び、例えば、複数のバンプ１０６とリードフレーム１０２の間の電力及び電流伝達の間、近傍のリードフレームリード１１６（図２Ａ）間の融着を妨ぐために十分な厚さとなるように、金属ストリップ１３８の十分な量を残すべきである。
第２の複数の開口１２０の各々は、横方向の幅Ｗ２（図３Ｃ）を有する。幾つかの例において、第２の複数の開口１２０の幾つかが、第２の複数の開口１２０の他のものの幅と異なる幅を有する。一例において、第２の複数の開口１２０の１つの幅Ｗ２が２００ミクロン又はそれ以上であり、第２の複数の開口１２０の別の１つの開口の幅Ｗ２が約１５０ミクロンである。第２の複数の開口１２０の各々の幅Ｗ２は、印刷回路基板（ＰＣＢ）の仕様に基づき得る。幾つかの態様において、多数の要因の任意のものが幅Ｗ２に影響を及ぼし得る。これらの要因には、ＰＣＢ、動作電圧、必要とされる精度のレベル（それに隣接するピンからのノイズ）、ＰＣＢ引き回し柔軟性、又はＰＣＢ製造コストなどがある。
主に図３Ｄを参照すると、フォトレジスト１４０が除去されている。幾つかの例において、フォトレジスト１４０は形成プロセスにおいて後に除去される。幾つかの例において、フォトレジスト１４０（図３Ｃ）は、プレモールド化合物１２２が第２の複数のチャネル１２０に挿入される前又は挿入された後に除去される。
主に図３Ｅを参照すると、プレモールド化合物１２２が、第２の複数の開口１２０内にこれらを部分的に又は実質的に充填するように配置される。幾つかの例において、プレモールド化合物１２２は絶縁材料である。
主に図３Ｆを参照して、切断パターン１４６に従って、金属ストリップ１３８の第１の側１２８が深さＤ１まで切断される。幾つかの態様において、切断の深さＤ１は、金属ストリップ１３８の完全な分離を確実にするため、金属ストリップ１３８の一部を越え、プレモールド化合物１２２内へ延在する。この切断により、深さＤ１又は高さＨ１を有する第１の複数の開口１１８が形成される。深さＤ１／Ｈ１はリードフレーム１０２の全高Ｈ３よりも浅い。深さＤ１は、第１の複数の開口１１８を第２の複数の開口１２０と接続するのに十分であり、これにより、共通の空間が提供され、複数のリード１１６を形成するための隔離が提供される。
すなわち、第１の複数の開口１１８は、第２の複数の開口１２０と（図に示す向きに対して）垂直の方向に結合して、リードフレーム１０２が複数のリードフレームリード１１６に分離される。第１の複数の開口１１８の少なくとも一部が、第２の複数の開口１２０内にあるプレモールド化合物１２２内へ僅かに入って切断が延在するようにオーバーカットされ、そのため、切断の深さが第１の複数の開口１１８の高さＨ１よりも僅かに長くなる。例えば、切断深さは、金属ストリップ１３８の第１の側１２８からプレモールド化合物１２２内へ僅かに入って延在する。この態様において、切断は、金属ストリップ１３８が確実に複数のリードフレームリード１１６に完全に分離されるのに過不足なくプレモールド化合物１２２内へ延在する。幾つかの態様において、完全な分離を実現するために、このオーバーカットは最大１５ミクロン、又はときにはＨ２の２０％とし得る。幾つかの態様において、第１の複数の開口１１８の少なくとも一部が、第２の複数の開口１２０の少なくとも一部に流体接続される。
金属ストリップ１３８は、第１の複数の開口１１８が、幾つかの例において７５ミクロンより小さい、他の例において５０ミクロンより小さい横方向の幅Ｗ１を有するように切断される。幾つかの例において、金属ストリップ１３８は、第１の複数の開口１１８が約２５ミクロン又はそれより小さい横方向の幅Ｗ１を有するように切断される。幾つかの例において、レーザ、精密ウォータージェット、電気放電加工、又はプラズマカッター、機械式カッター、又は別の箇所で説明される切断法の任意のものを用いて金属ストリップ１３８を切断して金属ストリップ１３８内に第１の複数の開口１１８を形成する。少なくとも５０ミクロン未満の幅の開口を生成し得る他の適切なデバイスを用いることもある。これらのデバイスはより広い開口を生成し得るが、幾つかの態様において、これらの切断デバイスは、切断パターン１４６及び例えば深さＤ１などの所望の深さに従って精密な非線形又は湾曲開口を生成し得る。幾つかの例において、切断パターン１４６及び第１の複数の開口１１８は、水平方向の少なくとも１つにおいて、例えば、ｘ軸及びｙ軸（図１〜図２Ｂに示す）の両方でないにしても、これらの一方において、カスタマイズされたパターン又は形状を有する。これにより、リードフレーム１０２上のバンプがより大きくなり得るので、利点となる。
第１の複数の開口１１８間の横方向の幅Ｗ１と第１の複数の開口１１８の高さＨ１は、動作の間、近隣のカンチレバー部１３４間の融着を妨げるのに十分である。これに従って、例えば、化学エッチングなどの第２の切断が金属ストリップ１３８の第２の側１３０に適用される深さＤ２が制御される。
一例において、第１の複数の開口１１８を形成するために金属ストリップ１３８を切断するステップは、第２の複数の開口１２０を形成するために金属ストリップ１３８をエッチングするステップの後に実施される。幾つかの例において、切断パターン１４６とフォトレジストパターン１４２は、整合又は調整される。幾つかの例において、フォトレジストパターン１４２は切断ステップの後に除去される。幾つかの例において、金属ストリップ１３８の第１の側１２８の切断は、金属ストリップ１３８の第２の側１３０から高さＨ１の少なくとも５０％がエッチングされた箇所と整合される。幾つかの例において、第１の複数の開口１１８を形成する切断は、第２の複数の開口１２０を形成する切断の後であり、第２の複数の開口１２０を少なくとも部分的に充填した後に行われる。
幾つかの例において、第２の複数の開口１２０が実質的に線形となるように、フォトレジストパターン１４２は実質的に線形である。幾つかの例において、切断パターン１４６も、第１の複数の開口１１８が実質的に線形となるように（例えば、図２Ｂ参照）、実質的に線形である。他の例において、第１の複数の開口１１８が実質的に（例えば、大部分で）非線形となるか又は湾曲するように、切断パターン１４６は非線形すなわち湾曲状である。非線形切断パターンが、或る角度で接続される真っすぐなリード部分（例えば、図５参照）を含み得る。
主に図４Ａ〜図４Ｄを参照すると、半導体パッケージ２００の一部が提示されており、半導体パッケージ２００は、複数の相互接続バンプ２０６を備えたリードフレーム２０２を含み、複数の相互接続バンプ２０６はリードフレーム２０２から延在する。図４Ａは、半導体パッケージ２００の概略斜視図を表す。図４Ｂは、半導体パッケージ２００の概略の立面正面図を表す。図４Ｃは、半導体パッケージ２００の概略上面図を表すが、ダイは示していない。図４Ｄは、半導体パッケージ２００の別の概略上面図を表すが、ダイは示しておらず、半導体パッケージ２００の態様が隠線で示されている。
リードフレーム２０２は、第１の側２２８及び反対の第２の側２３０を有する。複数の相互接続バンプ２０６は、リードフレーム２０２の第１の側２２８からダイ（図１の１０４参照）に向かって延在する。第１の複数の開口２１８が、第１の側２２８からリードフレーム２０２内に延在し、第２の複数の開口２２０が、第２の側２３０からリードフレーム２０２内に延在する。プレモールド化合物２２２が、第２の複数の開口２２０に配置され、第２の複数の開口２２０を完全に又は部分的に充填する。第１の複数の開口２１８及び第２の複数の開口２２０は、（図に示す向きに対して）垂直の軸、例えばｚ軸２３７、に沿ってリードフレーム２０２が完全に分離されるように接続される。幾つかの態様において、第１の複数の開口２１８及び第２の複数の開口２２０は、垂直軸及び水平軸、例えばｚ軸２３７及びｙ軸２３９、に沿ってリードフレーム２０２が完全に分離されて複数のリード２１６が形成されるように接続される。幾つかの例において、第１の複数の開口２１８及び第２の複数の開口２２０は、流体連通していると称され、共通の接続空間を形成する。
リードフレーム２０２は、第１の複数の開口２１８が、非線形であり、湾曲した、正弦波状の、カスタマイズされた、又はその他の非線形パターンを有する点で、図１〜図２Ｂのリードフレーム１０２とは異なる。これに対し、図１〜図２Ｂに図示される第１の複数の開口１１８の各々は、（図に示す向きに対して）水平の軸、例えばｙ軸、に沿って真っすぐ又は線形である。この場合も、第１の複数の開口２１８は、少なくともｚ軸２３７に沿ってリードフレーム２０２が完全にセグメント化又は分離されて隔離がつくられるように、第２の複数の開口２２０と（その頂部の上で）整合される。リードフレーム２０２は、複数のリードフレームリード２１６に分離される。第１の複数の開口２１８及び第２の複数の開口２２０は、図３Ａ〜図３Ｅに関して上述した技術を用いて形成される。上述の精密切断装置により、エッチング技術と比してより小さくより精密な切断が形成されるだけでなく、これらの切断装置により、幾つかの例において、カスタマイズされた非線形幾何形状の第１の複数の開口２１８が形成される。これにより、一端から見たとき（例えば、図４Ｂ参照）、ランディングサイト（実装時はバンプ２０６）が重なり合うように見え、１つ又は複数のリードに沿う一端から見たとき（端面図）、櫛歯状の、噛み合った、又は見かけ上バンプが重なり合っていると称し得る。プレモールド化合物２２２がさらに、カスタマイズされた非線形幾何形状の第１の複数の開口２１８の形成を容易にする。これは、少なくとも、プレモールド化合物２２２がリードフレーム２０２に構造的又は機械的な支持を提供する、すなわち、プレモールド化合物支持を提供するからである。
図４Ｂに明示するように、複数の相互接続バンプ２０６は、複数の相互接続バンプ２０６の幾つかが、１つ又は複数の水平方向、例えば、ｘ軸２４１、ｙ軸２３９、又はこれらの組合せに沿って、他の複数の相互接続バンプ２０６と重なり合う（すなわち、図４Ｂを含む或る図において重なり合って見える）点で、図１〜図２Ｂの複数の相互接続バンプ１０６とは異なる。幾つかの例において、複数の相互接続バンプ２０６は、リードフレーム２０２の第１の側２２８における、増大され、ときには個有の表面領域又はバンプランディングサイト２３６を活用するような寸法とされ又は成形される。幾つかの例において、複数の相互接続バンプ２０６の幾つかは、複数の相互接続バンプ２０６の他のものより大きい。幾つかの例において、複数の相互接続バンプ２０６の各々の大きさは、複数のバンプ２０６が接続している半導体ダイ内のデバイス、並びに、半導体ダイ（図１の１０４）上の利用可能な表面領域に基づいてカスタマイズされる。図１〜図２Ｂに図示される複数のバンプ１０６と同様に、複数のバンプ２０６は図４Ａ〜図４Ｂにおいて先細り形状を有するように図示されるが、簡潔にするため、複数のバンプ２０６は、図４Ｃ〜図４Ｄにおいて概略的に図示され、図４Ａ〜図４Ｂに示される先細り形状の詳細は示さない。
主に図４Ｄを参照すると、第２の複数の開口２２０は隠線で示されるが、第１の複数の開口２１８の直下のプレモールド化合物２２２の一部が見えている。第１の複数の開口２１８は、ｚ方向２３７に関して、第２の複数の開口２２０の少なくとも一部と整合されるか又は第２の複数の開口２２０の少なくとも一部の上にある。換言すると、開口２２０を画定する（demarking）隠線によって図示されるように、第１の複数の開口２１８は第２の複数の開口２２０の境界内に留まる。一つの特定の例として、第１の複数の開口２１８の第１の開口２１９が、第２の複数の開口２２０の第２の開口２２５の第１の壁２２１と第２の壁２２３の間にある。
主に図５を参照すると、半導体パッケージ３００の一部の概略上面図が提示されている。半導体パッケージ３００は、切断パターン３４６の形状を除き、図４Ａ〜図４Ｄに図示される半導体パッケージ２００に類似している。半導体パッケージ３００は、少なくとも、第１の側３２８からの第１の複数の開口３１８と、第１の側３２８とは反対の第２の側からの（開口２２０に類似する）第２の複数の開口とを介して、複数のリードフレームリード３１６にセグメント化されるリードフレーム３０２を含む。第１の複数の開口３１８は、リードフレーム３０２の第１の側３２８から第２の側に向かって延在する。第２の複数の開口は示さないが、図４Ａ〜図４Ｄの第２の複数の開口２２０に類似して配置される。プレモールド化合物３２２が第２の複数の開口内に配置され、図において第１の複数の開口３１８直下のプレモールド化合物３２２の一部が見えている。
第１の複数の開口３１８は切断パターン３４６に従って配置される。切断パターン３４６、及びそのため第１の複数の開口３１８は、全体的に非線形であり、例えば、ｘ方向及びｙ方向いずれにおいてもところどころにトレースを有する。幾つかの例において、第１の複数の開口３１８及び切断パターン３４６は、複数の真っすぐなセグメント３４８を含み、これらの真っすぐなセグメント３４８は共に接続されて、各セグメントにおいて例えば角度θの或る角度を形成する。幾つかの例において、第１の複数の開口３１８及び切断パターン３４６は、概してｙ軸の方向に延在する改変されたジグザグパターンである。図５の切断パターン３４６は複数の真っすぐなセグメント３４８で形成されるが、幾つかの例において、切断パターン３４６は角が丸いプロファイルを有する湾曲セグメントも含む。
複数の相互接続バンプ３０６が、リードフレーム３０２からダイ（図１の１０４）に向かって延在する。幾つかの例において、複数の相互接続バンプ３０６の１つ又は複数が、複数のリードフレームリード３１６の各々から延在する。簡潔にするため、複数の相互接続バンプ３０６は、平坦な頂部表面を有するシンプルな楕円形状を有するように図示される。ただし、幾つかの例において、複数の相互接続バンプ３０６は、それぞれ、図１〜図２Ｂ又は図４Ａ〜図４Ｄに関して先に開示した複数の相互接続バンプ１０６及び２０６に類似する先細りとされる又はその他の形状とされることを理解されたい。相互接続バンプはダイとリードフレームを結合する。
主に図６を参照すると、例示の半導体パッケージ４００の一部の概略上面図が提示されている。半導体パッケージ４００は、切断パターン４４６の態様を除くと、図５に図示される半導体パッケージ３００に類似している。半導体パッケージ４００は、少なくとも、第１の側４２８からの第１の複数の開口４１８と、下にある第２の側からの第２の複数の開口とを介して複数のリードフレームリード４１６にセグメント化されるリードフレーム４０２を含む。複数の相互接続バンプ４０６の１つ又は複数が、複数のリードフレームリード４１６の各々のランディングサイトから延在する。ここでも、簡潔にするため、複数の相互接続バンプ４０６は、平坦な頂部表面を有するシンプルな楕円形状を有するように図示される。ただし、幾つかの例において、複数の相互接続バンプ４０６は、それぞれ、図１〜図２Ｂ又は図４Ａ〜図４Ｄに関して先に開示した複数の相互接続バンプ１０６及び２０６に類似する先細り又はその他の形状とされることを理解されたい。第１の複数の開口４１８はリードフレーム４０２の第１の側４２８から延在する。第２の複数の開口は、図示されないが、図４Ａ〜図４Ｄの第２の複数の開口２２０と同様に配置され得る。プレモールド化合物４２２が第２の複数の開口内に配置され、図において第１の複数の開口４１８直下のプレモールド化合物４２２の一部が見えている。
第１の複数の開口４１８は切断パターン４４６に従って配置される。切断パターン４４６、及びそのため第１の複数の開口４１８は、水平方向の少なくとも１つ、例えばｙ軸に沿って非線形である。幾つかの例において、第１の複数の開口４１８及び切断パターン４４６は、複数の真っすぐなセグメント４４８を含み、これらの真っすぐなセグメント４４８は共に接続されて、例えば角度θなどの或る角度が形成される。幾つかの態様において、第１の複数の開口４１８及び切断パターン４４６は、ｙ軸などの水平方向に沿って延在する改変されたジグザグパターンである。
第１の複数の開口４１８及び切断パターン４４６は、空間又は隙間４５０を含む。空間４５０は、複数のリードフレームリード４１７の１つを、第１の部分４５２及び第２の部分４５４に分離する。リードは、複数のバンプを受けるためのバンプランディングサイトを含む。空間４５０は、第１の部分４５２と第２の部分４５４との間の完全な分離が達成されるように、リードフレーム４０２を（ｚ方向に）通して延在する。空間４５０は、垂直方向（ｚ軸）及び水平方向（ｘ−ｙ面）のいずれにおいても第１の部分４５２及び第２の部分４５４から完全に分離される。空間４５０は、例えばｘ軸に沿った、横方向の幅Ｗ４と、例えばｙ軸に沿った、長手方向の長さＬ４とを有する。幾つかの例において、幅Ｗ４は約２５〜３００ミクロンであり、長さＬ４は約２５〜３００ミクロンである。幾つかの例において、空間４５０は、図３Ａ〜図３Ｅに関して上述した切断装置に類似する切断装置を用いて形成される。幾つかの例において、空間４５０は、リードフレームの２つの部分を電気的に分離（隔離）するために用いられ、このようにして、より多くのピン又はＩ／Ｏ（入力／出力）機能性が得られる。ギャップ４５０があっても、プレモールド化合物４２２によりリードが支持される。
主に図７を参照すると、例示の半導体パッケージ５００の一部の概略上面図が提示されている。半導体パッケージ５００は、図５に示す半導体パッケージ３００及び図６に示す半導体パッケージ４００に類似している。半導体パッケージ５００は、切断パターン５４６、第１の複数の開口５１８、及び複数の相互接続バンプ５０６が、どのように複数の形状にカスタマイズされ得るかの別の態様を図示する。半導体パッケージ５００は、少なくとも第１の複数の開口５１８と下にある（開口２２０に類似する）第２の複数の開口とを介して、複数のリードフレームリード５１６にセグメント化されるリードフレーム５０２を含む。第２の複数の開口は、図示されていないが、図４Ａ〜図４Ｄの第２の複数の開口２２０に類似して配置される。上述の例で説明したように、第１の複数の開口５１８が第２の複数の開口に接続することを理解されたい。第２の複数の開口内にプレモールド化合物５２２が配置され、図において第１の複数の開口５１８直下のプレモールド化合物５２２の一部が見えている。
第１の複数の開口５１８及び切断パターン５４６は、空間又は隙間５５０を含む。一例において、空間５５０は、複数のリードフレームリード５１７の１つを、第１の部分５５２及び第２の部分５５４に分離する。空間５５０は、第１の部分５５２と第２の部分５５４との間の完全な分離が得られるように、リードフレーム５０２を（ｚ方向に）通して延在する。空間５５０は、図６を参照して説明した空間４５０に類似している。第１の複数の開口５１８及び複数のバンプ５０６は、ＰＣＢ及び半導体ダイの構成に基づいて、大きさ、形状、位置などについてカスタマイズされ得る。幅及び形状が異なる様々なバンプ５０６が示されている。簡潔にするため、複数の相互接続バンプ５０６は、平坦な頂部表面を有するように図示される。ただし、幾つかの例において、複数の相互接続バンプ５０６は、それぞれ、図１〜図２Ｂ又は図４Ａ〜図４Ｄに関して先に開示した複数の相互接続バンプ１０６及び２０６に類似する先細りの又はその他の形状とされることを理解されたい。
主に図８を参照すると、例示の半導体パッケージ６００の一部の概略上面図が提示されている。半導体パッケージ６００は、半導体パッケージ６００がリードフレーム６０２におけるアイランド６５６を含む点を除き、少なくとも図６に図示される半導体パッケージ４００に類似している。「アイランド」という用語を用いるのは、アイランド６５６がリードフレーム６０２の他のリード６１６や端部から隔離され、下記で説明するようにプレモールド化合物６２２によって完全に支持されているからである。
半導体パッケージ６００は、少なくともリードフレーム６０２に形成される第１の複数の開口６１８及び第２の側からの（２２０に類似する）第２の複数の開口を介して、複数のリードフレームリード６１６にセグメント化されるリードフレーム６０２を含む。複数の相互接続バンプ６０６の１つ又は複数が、複数のリードフレームリード６１６の各々の上のランディングサイトからダイ（図１の１０４参照）に向かって延在する。簡潔にするため、複数の相互接続バンプ６０６は、平坦な頂部表面を有するシンプルな楕円形状を有するように図示されるが、幾つかの例において、複数の相互接続バンプ６０６は、図１〜図２Ｂ又は図４Ａ〜図４Ｄに関して先に開示した複数の相互接続バンプ１０６及び２０６に類似する先細りの又はその他の形状とされることを理解されたい。
第１の複数の開口６１８は、リードフレーム６０２の第１の側６２８からリードフレーム６０２内へ延在する。第２の複数の開口は、図示されないが、図４Ａ〜図４Ｄの第２の複数の開口２２０に類似して配置される。第２の複数の開口内にプレモールド化合物６２２が配置され、図において第１の複数の開口６１８直下のプレモールド化合物６２２の一部が見えている。
第１の複数の開口６１８は切断パターン６４６に従って配置される。切断パターン６４６、及びそのため第１の複数の開口６１８は、例えばｙ軸など、第１の方向の少なくとも１つに沿って全体的に非線形である。第１の複数の開口６１８は、相互接続バンプ６０６のための拡大されたランディングサイトを形成するジグザグパターンを形成するように示される。第１の複数の開口６１８及び切断パターン６４６は、複数の空間又は隙間６５０を含む。空間６５０は、アイランド６５６が第１の部分６５２と第２の部分６５４との間にあるように、複数のリードフレームリード６１６の１つを、第１の部分６５２、第２の部分６５４、及び１つ又は複数のアイランド６５６に分離する。
アイランド６５６は、リードフレームライン６１７の第１の部分６５２及び第２の部分６５４を含めて、複数のリードフレームリード６１６から隔離されている。アイランド６５６はプレモールド化合物６２２によって支持される。アイランド６５６が、例えば複数のリードフレームリード６１６などのリードフレーム６０２の他の金属部分から隔離されているので、プレモールド化合物６２２はアイランド６５６の生成を促進する。幾つかの例において、複数の相互接続バンプ６０６の１つ又は複数がアイランド６５６上に置かれる。幾つかの態様において、例えばコンデンサなどの他の構成要素がアイランド６５６に接続される。幾つかの例において、アイランド６５６は、半導体パッケージ６００の最終組立ての後はアクセス不能又は観察不能であり、そのため、アイランド６５６に接続される構成要素が隠され得る。多数の構成要素の任意のもの、例えば、コンデンサ、インダクタ、又は電流センサが、アイランド６５６上に配置され得る。幾つかの態様において、これらの接続の全てを露出させないことによって、かなりの量の複雑さがユーザから隠され（又は保護され）、これらを露出させないことによって、ＰＣＢ上の空間が無駄にならない。
幾つかの例において、空間６５０は、第１の部分６５２と第２の部分６５４との間の完全な分離が得られるように、リードフレーム６０２の全垂直長さ（例えば、紙面内に延在するｚ軸）延在する。空間６５０及び関連する近隣の第１の複数の開口６１８は、ｘ−ｙ面及びｚ方向のいずれにおいても、第１の部分６５２、第２の部分６５４、及びアイランド６５６を完全に分離する。
主に図９Ａ〜図９Ｂを参照すると、例示の半導体パッケージ７００の一部が提示されている。図９Ａは半導体パッケージ７００の概略上面図であり、図９Ｂは半導体パッケージ７００の概略の立面正面図である。説明のため、モールドの上の化合物（over mold compound）が残されている。半導体パッケージ７００は、リードフレーム７０２、半導体ダイ７０４、及び半導体ダイ７０４をリードフレーム７０２に電気的に接続する複数のバンプ７０６を含む。複数のバンプ７０６は均一な直径を有するように示されるが、複数のバンプ７０６は、幾つかの例において、先細りとされるか、図１〜図２Ｂの複数のバンプ１０６又は図４Ａ〜図４Ｄの複数のバンプ２０６のような形状とされ、そのため、複数のバンプ７０６が、リードフレーム７０２に接続する一層大きな直径及びダイ７０４に接続する一層小さな直径を有することを理解されたい。
リードフレーム７０２は、例えば、ランディングサイトなど、或る表面上で複数のバンプ７０６の一端を受けるための複数のリードフレームリード７１６を含む。複数のリードフレームリード７１６は、互いに物理的に分離され、第１の複数の開口７１８及び第２の複数の開口７２０を用いて分離される。プレモールド化合物７２２が、第２の複数の開口７２０内に配置されるか、又は第２の複数の開口７２０を実質的に充填する。複数のリードフレームリード７１６は、フルボディ部７３２と、フルボディ部７３２から横方向に延在するカンチレバー部７３４とを含む。
リードフレーム７０２はさらに、プレモールド化合物７２２によって支持される複数のアイランド７５６を含む。複数のアイランド７５６は、第１の複数の開口７１８を介して、近隣のリードフレームリード７１６から又は互いに分離される。複数のアイランド７５６と複数のリードフレームリード７１６との違いの１つは、複数のアイランド７５６がプレモールド化合物７２２によって完全に支持されることである。これは、複数のアイランド７５６が、少なくとも何らかの支持を提供するために複数のリードフレームリード７１６のようにフルボディ部を含まないからである。
幾つかの例において、複数のアイランド７５６は、その上に配置される、コンデンサ７６０などの構成要素を含む。一例において、コンデンサ７６０は、近隣のアイランド７５６間を延在するか、又は近隣のアイランド７５６にわたってブリッジを形成する。別の例において、コンデンサ、インダクタ、又は電流センサなどの他の構成要素が、複数のアイランド７５６上に配置される。幾つかの例において、半導体パッケージ７００の組立ての後、複数のアイランド７５６は隠される。幾つかの例において、半導体パッケージ７００の組立ての後、複数のアイランド７５６に配置されるコンデンサ７６０などの構成要素も隠される。
幾つかの態様において、プレモールド化合物はマルチチップモジュール（ＭＣＭ）を容易にする。ＭＣＭを用いる場合、デバイス機能性を増強させるために、複数のダイ（同じ又は異なるタイプ）が互いに隣りあって同じリードフレーム上に置かれる。このような場合、２つのダイ間の内部接続の幾つかが、露出される必要はなく、アイランド上にあり得、一方、幾つかがＰＣＢ接続のために提供される。また、幾つかの態様において、例えば、コンデンサ、インダクタ、電流センサ、温度センサ、又は他の構成要素など、付加的な構成要素を収容するために空隙がつくられる。
幾つかの例において、リードフレーム７０２は、図３Ａ〜図３Ｅを参照して上述した技術を用いて形成される。リードフレーム７０２は、幾つかの例において、複数のアイランド７５６を含むので、第１の複数の開口７１８の切断は、少なくとも複数のアイランド７５６を形成するために用いられる第１の複数の開口７１８に関して、第２の複数の開口７２０の形成後であり、プレモールド化合物７２２での第２の複数の開口７２０の充填に続いて、成される。複数のアイランド７５６は、支持を提供するために複数のリードフレームリード７１６のようにフルボディ部を有さず、そのため、複数のアイランド７５６を支持するために、複数のアイランド７５６が形成され得る前にプレモールド化合物７２２が適所にある必要がある。
主に図１０を参照すると、半導体パッケージ８００の一部の概略上面図が提示されている。半導体パッケージ８００は、リードフレーム８０２と、それから延在する複数の相互接続バンプ８０６とを含む。半導体パッケージ８００は、幾つかの例において、非線形の切断パターン８４６を用いることにより非線形の第１の複数の開口８１８を生成することが、リードフレーム８０２の第１の側８２８のバンプランディングサイト８３６をどのように大きくするかを図示する。この状況において、複数の相互接続バンプ８０６の横方向断面表面領域Ａ１（外側リング）は大きくされ得る。湾曲部分がない場合、断面はＡ２に制限される。参照のため、図２Ａ〜図２Ｂなどに示すものなど、第１の複数の開口８１８が線形であるとした場合の表面領域の大きさの変化を示すため、表面領域Ａ２は、複数のバンプ８０６の表面領域Ａ１の上に重ねられている。Ａ１対Ａ２は非線形切断の利点を示す。そのため、第１の複数の開口８１８を非線形に又は湾曲を有するように改変することにより、複数のバンプ８０６の表面領域Ａ１は、リードフレームの全体的な大きさを大きくすることなく、表面領域Ａ１から表面領域Ａ２に増大され得る。幾つかの例において、表面領域Ａ２は表面領域Ａ１の２倍である。
第２の複数の開口は、図示されないが、図４Ａ〜図４Ｄの第２の複数の開口２２０に類似して配置され得る。第２の複数の開口内にプレモールド化合物８２２が置かれ、図において第１の複数の開口８１８直下のプレモールド化合物８２２の一部が見えている。上述したように、ランディングサイト８３６に接続される例えば表面領域Ａ１などの表面領域が増大され得るように、リードフレーム８０２上のランディングサイト領域８３６を大きくすることによって、複数の相互接続バンプ８０６とリードフレーム８０２との間で伝達される電流及び電力の密度が減少し、これにより、半導体パッケージ８００の寿命及び性能が向上する。また、プレモールド化合物８２２はさらに、図１〜図２Ｂを参照して上述したものと同様にリードフレーム８０２への構造的な支持を提供することにより、リードフレーム８０２の第１の側８２８のランディングサイト領域８３６をより大きくし、そのため、第１の側の切断がより狭くなるようにすることを容易にし得る。
主に図１１を参照すると、例示の半導体パッケージ９００の一部の概略上面図が提示されている。半導体パッケージ９００は、図５に図示される半導体パッケージ３００及び図６に図示される半導体パッケージ４００に類似している。半導体パッケージ９００は、少なくとも第１の複数の開口９１８と、下にある（開口２２０に類似する）第２の複数の開口とを介して、複数のリードフレームリード９１６にセグメント化されるリードフレーム９０２を含む。第２の複数の開口は、図示されないが、図４Ａ〜図４Ｄの第２の複数の開口２２０に類似して配置される。第１の複数の開口９１８は、複数のリード９１６を形成するため、上述の例において説明したように、第２の複数の開口に接続し得、第２の複数の開口と交差し得、又は第２の複数の開口と流体連通し得ることを理解されたい。
第１の複数の開口９１８及び切断パターン９４６並びに複数のバンプ９０６は、ＰＣＢ及び半導体ダイの構成に基づいて、大きさ、形状、位置などに関してカスタマイズされ得る。プレモールド化合物９２２が、所望に応じて、複数のリード９１６を支持し、アイランド（図８の６５６参照）を形成するように、第２の複数の開口内に適用される。
複数の電力バンプ９０７及び複数の信号バンプ９０９が、第１の側９２８に結合され、第１の側９２８（この端部にも半田が備えられる、図１の１１２参照）と、ダイ上のサイト（明示されないが、図１の１０４に類似する）との間を延在する。バンプ９０７、９０９は、大きさがグループ間で変化し得るが、バンプの密度がどのように増大され得るかを説明するために、複数の電力バンプ９０７の各々が幅Ｗ３を有すると仮定する。この場合、バンプ９０７は第１の端部において円形断面を有するので、幅Ｗ３は直径である。上述したように任意の形状を用い得、この点で、（図に示す向きに対して）左の２つに正方形断面を示す。他の例において、他の寸法のバンプが、バンプの機能性に応じて様々な幅で用いられる。
同様に、複数の信号バンプ９０９は、幅Ｗ４を有すると仮定され得、この例では、幅Ｗ４は直径である。信号バンプ９０９は、電力を担持しないので、横方向の幅（例えば、直径）が電力バンプ９０９より小さく、すなわち、Ｗ３＞Ｗ４である。また、第１の開口９１８が非線形、例えば、湾曲、曲線状、パターン化された、正弦波状、又はその他の形状とされるため、こういったパターンにより、電力バンプ９０７及び信号バンプ９０９の噛み合いが可能になり、これは、中央のリード９１６などのリードに沿って第１の側９２８の面に沿って見ると、電力バンプ９０７及び信号バンプ９０９が重なり合うように見える（類推により図４Ｂの見かけ上の重なり合い（２４５）参照）ことを意味する。
一例において、複数の電力バンプ９０７の少なくとも１つが、複数のリード９１６の第１のリード９１７上にあり、第１のリード９１７は、複数のリード９１６の第２のリード９１９に隣接する。複数の信号バンプ９０９の少なくとも１つが第２のリード９１９上にある。第１のリード９１７上の複数の電力バンプ９０７の少なくとも１つの中心９２１が、複数の信号バンプ９０９の少なくとも１つの中心９２３から距離Ｄだけ直交して分離される。これらのバンプが直交分離される距離は、電力バンプ９０７の長手方向軸９２７（概してリードに沿う）と信号バンプ９０９の長手方向軸９２９との間の距離を意味する。電力バンプ９０７の幅の半分及び信号バンプ９０９の幅の半分の組合せは、これらの中心を分離する距離Ｄより大きい。すなわち、（（１／２×Ｗ３）＋（１／２×Ｗ４））＞Ｄである。そうではあるが、第１の開口９１８が電力バンプ９０７の周りを通るようにパターン化されており、９２５において内側に（図示するように中心に向かって）進んで、次の電力バンプの周りを外向きに進む前に信号バンプ９０９の周りを通るので、これらの中心はフィットする。
主として図１２を参照すると、プレモールド化合物を含む半導体パッケージを製作するための方法を含む別の例が提示されている。この方法は、上記で提示したタイプのリードフレームを形成すること、次いで、パッケージを完成させることを含む。そのため、ステップ１０００において、上記の例に適合するリードフレーム（例えば、図１〜図３の１０２、図４の２０２、図５の３０２、図６の４０２、図７の５０２、図８の６０２、図９の７０２、図１０の８０２、図１１の９０２）が形成される。こういったリードフレームは、リードフレームのリードを少なくとも部分的に支持するためにプレモールド化合物（１２２、２２２、３２２、４２２、５２２、６２２、７２２、８２２、９２２）を第２の複数の開口内に有する。また、リードフレームは、幾つかの例において、重なり合うバンプランディングサイトを有する。すなわち、バンプランディングサイト又はバンプは、これらが適用されたとき、端部から見て（端面視）重なり合うように見える（図４Ｂの２４５参照）。ステップ１００２において、複数のバンプは、半導体ダイ（図１の１０４）と、リードフレーム上の複数のリード（例えば、図１の１１６）上のバンプランディングサイト（例えば、図１の１３６）との間で結合される。この結合は半田１１２（図１）を含むことを理解されたい。この方法は、ステップ１００４においてリードフレーム及びバンプの少なくとも一部を覆うようにモールディング化合物（例えば、図１の１１４）を適用することも含む。
一例において、リードフレーム上の接続界面を大きくし、ダイ上の相互接続領域を小さくしながら、半導体ダイとリードフレームを相互接続するという要求が達成される。相互接続は、リードフレーム上の相互接続する側に広い横方向基部を有し、ダイ上の相互接続の点においてより小さな横方向終端基部を有する複数のバンプを用いて成される。これらのバンプは、任意の数の異なる断面（横方向断面）、円形、長円形、正方形、三角形、多角形などをとり得る一方で、全体的な長手方向プロファイルは、より大きな基部からより狭い基部に至る先細り状となる。リードフレーム側のより大きな基部に対応するため、バンプランディングサイトは、端部から見るとこれらが重なり合うように見えるようにすることにより、大きくされる（図４Ｂの２４５参照）。リードフレームの頂部表面に沿った基準点から見ると、すなわち、目を表面に近接させて見ると、これらのバンプは、噛み合うか又は重なり合って見える（図４Ｂの２４５参照）。ただし、頂部から見ると頂部開口が見え、これらの開口はリードフレームを異なるリードに分離して、各バンプの基部が実際には互いに分離されるが縁からは重なり合うように見える（端部図）ように、リードフレームのｘ−ｙ面上でジグザグに走るパターンを形成する。
リードを成形する第１の開口については、ジグザグ、正弦波、直交、又は角度がついた曲がりなどの多くの異なるパターンが形成され得る。このようなパターンをつくるため、一例において２つのことがなされる。リードフレームの厚さのその他の厚さのおおよそ５０％〜９０％程度の底部開口又はチャネル又は空間が形成され、次いで、その頂部上に、頂部表面から、パターンを用いて精密な切断が行なわれる。この精密な切断は、レーザ又はウォータージェット又は精密な機械的切断など、精密機器を用いてなされる。精密な切断は、当業者には理解され得るように、プログラムされたパターンを用いてなされ得る。頂部からのこの精密な切断により得られたパターンは、複数のバンプのより大きな基部を収容し得る。一例において、このパターンは、まず或る距離の間真っすぐ（リードに平行）であり、次いで、非線形パターンが始まる。精密な切断は、底部表面に形成されたより広い開口の上で頂部表面上に対してなされるので、リードが形成され隔離される。
一態様において、支持合成物又はプレモールド化合物を第２の開口内に置くことにより、第１の開口又はリードのアイランドのための更により狭い切断が形成され得る。プレモールド化合物は複数のリードを少なくとも部分的に支持する。このように、リードの厚さは構造的な強度をすべて担う必要がなく、そのため、リードの幅をより小さくすることができ、第２の開口もより深くし得る。
本明細書で用いられる用語の意味は上記から明らかであると思われるが、それに加えて、下記に敷衍を行う。ポスト又はピラーとしても知られる「バンプ」は、ダイとリードフレームとの間のあるタイプの相互接続である。例示のバンプが１０６、２０６、５０６、６０６、９０７、及び９０９として上記に示されている。リード上の「バンプランディングサイト」又は「ランディングサイト」は、リードの表面上の部分であり、対応するバンプの端部又は基部を受けるような寸法とされて、リードの表面上の接続部を形成する。バンプランディングサイト１３６の例を、リードの少なくとも一部、例えば、ランディングサイト１３６として示す。バンプ１０６、２０６、５０６、６０６、９０７、及び９０９の上面図はどれも、リードフレームのバンプランディングサイト上にある。一例において、バンプランディングサイトは、バンプを受けて相互接続を形成するように意図されるリードの場所である。「化学エッチング」は、エッチング化学物質を用いて、選択され保護されていない場所における金属の全て又は一部を除去する方式である。「曲線状」は、湾曲した境界又は線を少なくとも部分的に備えて形成されることを意味する。曲線状の一例は図９に示す湾曲パターンである。「切断パターン」は、切断をトレースするための切断デバイスのためのパターンを意味し、一例において、切断パターンはメモリに保存される。
本明細書における「第１の複数の開口」は、金属ストリップを通る組み合された開口を形成するため、精密な切断デバイスによって金属ストリップの第１の表面から少なくとも部分的に第２の複数の開口にわたってつくられる開口を指す。２つの部分間の「流体連通」は、これらの間の開口により流体（例えば、空気）がこれらの間を流れることを意味する。（図に示す向きに対して）底部上の空間が頂部上の空間と交差してこれら２つが流体連通する場合、これら２つの空間が頂部空間及び底部空間両方を含む１つの空間を形成することを意味する。「リードフレーム」は、パッケージされたチップ又は半導体デバイスに対する外部の電気的接続を提供する金属フレームである。上述における例には、１０１、２０２、３０２、４０２、５０２、６０２、及び９０２が含まれる。リードフレームの「リード」は、少なくとも幾つかの例において、バンプが取り付けられる長手方向部材である。上述における例には、１１６、２１６、３１６、４１６、５１６、５１７、及び９１６が含まれる。「金属ストリップ」は、銅合金などの合金、又はリードフレームを形成する金属を意味する。上述における例は金属ストリップ１３８である。
「モールディング化合物」は、半導体パッケージの一部としてのエポキシ樹脂である。リードフレームの熱膨張係数とよりよく適合するように、樹脂には、ときには、熱膨張係数が小さくなるように何らかの種類のシリカ充填剤が少量の他の添加物とともに充填される。上述における例はモールディング化合物１１４である。リードフレームの金属ストリップの開口に対する「上面図における非線形」又は平面図における非線形は、金属ストリップをその表面の上から見ると（例えば、図４Ｃのように）、開口が、実質的に曲線状に見えたり、全体的な非線形セグメントを含むように見えたりすることを意味し、図４Ｃの上面図における開口はすべてこの例である。「非線形部分」は、線形以外の、例えば曲線の、部分を指す。
「フォトレジストパターン」は、フォトレジスト層の一部を活性化するために用いられるパターン又はイメージである。「半導体ダイ」は、機能回路又はデバイスを備える半導体チップである。上述における例は図１のダイ１０４である。「半導体パッケージ」は、リードフレームと相互接続し、モールディング化合物で少なくとも部分的に覆われた後の半導体ダイである。上述における例は半導体パッケージ１００である。「開口」は、空隙や、材料が除去されたか又は形成されない場所を意味する。
「半導体パッケージの所与の断面における第２の複数のバンプの各々の横方向断面領域より大きい横方向断面領域を含む複数の第１のバンプの各々」という表現に関して、図４Ｂが明瞭な例である。半導体パッケージの所与の断面２０７の例が、断面２０７が複数の第１のバンプの第１のバンプ２０９と、複数の第２のバンプの第２のバンプ２１１の１つと交差するときの破線で示されている。面２０７に沿って横方向に切った場合の第１のバンプ２０９の断面領域が、第２のバンプ２１１の面２０７に沿って横方向に切った場合の断面領域より大きくなることは明らかである。断面領域は、例えば、長手方向物体を横方向に切ったときなど、或る断面で切ったときに得られる形状の領域を指し、そのため、円筒の横方向断面領域は円となる。一例において、大きい方の第１のバンプ２０９が電力バンプであり、小さい方の第２のバンプ２１１が信号バンプである。
縁から見る場合又は端面視における「第１の複数のバンプの少なくとも１つが重なり合う」という表現に関して、これは、図４Ｂの図のように、リードを端部から見ると、バンプが重なり合って見える（図４Ｂの２４５）ことを意味する。この角度から（リードに沿って、且つ、金属ストリップの表面に沿って）バンプを照らして投影シルエットをつくると、少なくとも２つの隣接するバンプ（２０９、２１１）がシルエットでは部分的に合わさって見える。
「金属ストリップの第１の側を深さＤ１まで切断して、第１の側を延在する第１の複数の開口を形成し、ここで、深さＤ１は、金属ストリップの高さＨ３より小さい」という表現に関して、この意味するところは、一例において、金属ストリップの第１の側で始まり、第２の側に向かって進む第１の開口をつくるための切断を深さは距離Ｄ１であるが、これは、厚さ又は幅又は高さがＨ３である金属ストリップ全体にわたって離れているわけではない。Ｈ３は、第１の表面と第２の表面との間である。第１の側からの切断は、第１の開口をつくるための深さＤ１までである。第２の開口は第２の側からであり、第２の開口は、第１の側の方向の第２の側とＤ２の深さとの間で材料が除去されること又は材料が形成されないことを必要とする。企図されるように、Ｄ１＋Ｄ２＝Ｈ４である場合、金属ストリップを通して完全な開口又は空間が形成されている。
特許請求の範囲内で、説明した配置における改変が可能であり、他の配置が可能である。

Claims (26)

  1. 半導体パッケージを形成するための方法であって、
    前記半導体パッケージのためのリードフレームを形成することを含み、
    前記リードフレームを形成することが、
    第１の側、及び前記第１の側とは反対側の第２の側を有する金属ストリップを提供することと、
    第１の複数のチャネルを形成するため、切断パターンに従って前記金属ストリップの前記第１の側を深さＤ１まで切断することであって、前記深さＤ１が前記金属ストリップの高さＨより小さい、前記第１の側を切断することと、
    第２の複数のチャネルを形成するため、フォトレジストパターンに従って前記金属ストリップの前記第２の側を深さＤ２までエッチングすることであって、前記深さＤ２が前記金属ストリップの前記高さＨより浅く、前記高さＨが前記金属ストリップの前記第１の側と前記第２の側との間である、前記第２の側をエッチングすることと、
    前記第２の複数のチャネルにプレモールド化合物を挿入することであって、
    前記リードフレーム上に複数のリードを形成するため、前記第１の複数のチャネルが、前記第２の複数のチャネルにおける前記プレモールド化合物まで、又は、少なくとも部分的に前記プレモールド化合物へ延在し、
    前記第１の複数のチャネルの少なくとも幾つかが、前記第２の複数のチャネルの少なくとも幾つかと流体連通する、
    前記プレモールド化合物を挿入することと、
    半導体ダイと前記リードフレームの複数のリード上の複数のバンプランディングサイトとの間で複数のバンプを結合することであって、前記複数のリードの少なくとも１つに沿う端部から見たとき、前記複数のバンプの少なくとも幾つかが重なり合って見える、前記複数のバンプを結合することと、
    前記半導体パッケージを形成するため、前記半導体ダイの少なくとも一部及び前記リードフレームの少なくとも一部をモールディング化合物で覆うことと、
    を含む、方法。
  2. 請求項１に記載の方法であって、前記金属ストリップの前記第１の側を前記切断することが、レーザ、精密ウォータージェット、又はプラズマカッターを用いることを含む、方法。
  3. 請求項１に記載の方法であって、前記プレモールド化合物を前記第２の複数のチャネルに挿入することが、前記第２の複数のチャネルを前記プレモールド化合物で実質的に充填することを含む、方法。
  4. 請求項１に記載の方法であって、前記切断パターンが前記フォトレジストパターンと少なくとも部分的に整合され、前記金属ストリップの前記第１の側を前記切断することが、前記高さＨの少なくとも５０％が前記金属ストリップの前記第２の側からエッチングされた場所と整合される、方法。
  5. 請求項１に記載の方法であって、前記第２の側から前記エッチングすることが、前記金属ストリップの前記高さＨの５０〜８０％が除去されるまで継続される、方法。
  6. 請求項１に記載の方法であって、前記金属ストリップの前記第１の側を前記切断することが、５０ミクロンより小さい横方向の幅Ｗ１を有する切り込みを形成することを含む、方法。
  7. 請求項１に記載の方法であって、前記プレモールド化合物がエポキシ樹脂を含む、方法。
  8. 請求項１に記載の方法であって、前記金属ストリップの一部を第１の方向及び第２の方向に分離して１つ又は複数のアイランドを形成するように、前記金属ストリップを切断することをさらに含む、方法。
  9. 請求項１に記載の方法であって、前記切断パターンが非線形である、方法。
  10. 請求項９に記載の方法であって、前記フォトレジストパターンが実質的に線形である、方法。
  11. 半導体パッケージを形成する方法であって、
    前記半導体パッケージのためのリードフレームを形成することを含み、
    前記リードフレームを形成することが、
    第１の側、及び前記第１の側の反対側にある第２の側を有する金属ストリップを提供することであって、前記金属ストリップが前記第１の側と前記第２の側との間の高さＨを有する、前記金属ストリップを提供することと、
    第１の複数の開口を形成するため、切断パターンに従って前記金属ストリップの前記第１の側を深さＤ１まで切断することであって、前記深さＤ１が前記高さＨより小さい、前記第１の側を切断することと、
    前記金属ストリップの前記第２の側にフォトレジストを適用することと、
    第２の複数の開口を形成するため、フォトレジストパターンに従って前記金属ストリップの前記第２の側に化学エッチングを適用することであって、前記第２の複数の開口の深さＤ２が前記金属ストリップの前記高さＨより小さい、前記第２の側に化学エッチングを適用することと、
    前記金属ストリップの前記第２の側から前記フォトレジストを除去することと、
    前記第２の複数の開口内に絶縁材料を適用することであって、
    前記リードフレームに複数のリードを形成するため、前記第１の複数の開口が前記第２の複数の開口内に延在する、前記絶縁材料を適用することと、
    半導体ダイと前記リードフレームの複数のリード上の複数のバンプランディングサイトとの間で複数のバンプを結合することであって、前記複数のリードが前記絶縁材料によって少なくとも部分的に支持される、前記複数のバンプを結合することと、
    前記半導体パッケージを形成するため、前記半導体ダイの少なくとも一部及び前記リードフレームの少なくとも一部をモールディング化合物で覆うことと、
    を含む、方法。
  12. 請求項１１に記載の方法であって、前記複数のリードの少なくとも１つに沿う端部から見たとき、前記複数のバンプの少なくとも幾つかが重なり合って見える、方法。
  13. 請求項１１に記載の方法であって、前記化学エッチングが、前記第２の複数の開口の前記深さＤ２が前記金属ストリップの前記高さＨの５０〜８０％になるまで適用される、方法。
  14. 請求項１１に記載の方法であって、前記金属ストリップの前記第１の側を切断することが、レーザ、精密ウォータージェット、又はプラズマカッターを用いることを含む、方法。
  15. 請求項１１に記載の方法であって、前記絶縁材料を前記第２の複数の開口に挿入することが、前記第２の複数の開口を前記絶縁材料で実質的に充填することを含む、方法。
  16. 請求項１１に記載の方法であって、前記金属ストリップの前記第１の側を切断することが、５０ミクロンより小さい横方向の幅Ｗ１を有する切断を形成することを含む、方法。
  17. 請求項１１に記載の方法であって、前記絶縁材料がモールディング化合物である、方法。
  18. 請求項１１に記載の方法であって、前記第１の側を切断することが、前記金属ストリップの一部を完全に分離して絶縁アイランドにすること含む、方法。
  19. 請求項１に記載の方法であって、前記切断パターンが非線形である、方法。
  20. 半導体パッケージであって、
    第１の側及び前記第１の側とは反対側の第２の側を有する金属リードフレームを含み、
    前記金属リードフレームが、
    前記第１の側から前記リードフレーム内に部分的に延在し、横方向の幅Ｗ１を有する第１の複数の開口と、
    前記第２の側から前記リードフレーム内に部分的に延在する第２の複数の開口であって、前記第２の複数の開口が前記幅Ｗ１より大きい横方向の幅Ｗ２を有し、前記第１の複数の開口が前記第２の複数の開口と交差して前記リードフレームに複数のリードを形成する、前記第２の複数の開口と、
    前記第２の複数の開口内に配置される絶縁材料であって、前記複数のリードを少なくとも部分的に支持する、前記絶縁材料と、
    前記リードフレームの前記第１の側の前記第１の複数の開口間の複数のランディングサイトと、
    前記ランディングサイトから半導体ダイまで延在する複数のバンプと、
    前記複数のバンプ及び前記金属リードフレームを少なくとも部分的に覆うモールディング化合物と、
    を含む半導体パッケージ。
  21. 請求項２０に記載の半導体パッケージであって、前記絶縁材料が前記第２の複数の開口を実質的に充填する、半導体パッケージ。
  22. 請求項２０に記載の半導体パッケージであって、前記第１の複数の開口が非線形であり、前記第２の複数の開口が線形である、半導体パッケージ。
  23. 請求項２０に記載の半導体パッケージであって、少なくとも１つの軸に沿う端部から見たとき、前記複数のバンプの幾つかが前記複数のバンプの他のバンプと重なり合う、半導体パッケージ。
  24. 請求項２０に記載の半導体パッケージであって、前記複数のバンプの各々が、前記複数のバンプの各バンプの長手方向軸に沿って前記リードフレームから離れるにつれて先細りとなっている、半導体パッケージ。
  25. 請求項２０に記載の半導体パッケージであって、前記第２の複数の開口の深さＤ２が前記金属リードフレームの深さＤ３の５０〜８０％であり、前記深さＤ３が前記リードフレームの前記第１の側から前記リードフレームの前記第２の側までの距離である、半導体パッケージ。
  26. 請求項２０に記載の半導体パッケージであって、前記リードフレームの一部を完全に分離するように、前記第１の複数の開口及び前記第２の複数の開口が整合される、半導体パッケージ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11682609B2 (en) 2019-06-29 2023-06-20 Texas Instruments Incorporated Three-dimensional functional integration
CN110379792B (zh) * 2019-07-23 2021-07-20 中新国际联合研究院 用于温度循环的电子组件焊点
CN110660771B (zh) * 2019-10-09 2021-03-30 中新国际联合研究院 一种半导体封装中焊点形状的优化结构
CN110854029B (zh) * 2019-11-08 2021-04-13 中新国际联合研究院 自然形成的粗短沙漏形焊点的成形工艺
US11569154B2 (en) 2021-05-27 2023-01-31 Texas Instruments Incorporated Interdigitated outward and inward bent leads for packaged electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154663A (ja) * 1997-08-04 1999-02-26 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2035086C1 (ru) 1992-11-19 1995-05-10 Николай Григорьевич Коломицкий Способ изготовления полупроводниковых кристаллов
TW309654B (ja) * 1995-03-29 1997-07-01 Olin Corp
JPH09139404A (ja) * 1995-11-16 1997-05-27 Toshiba Corp 半導体装置およびその製造方法
JPH10178047A (ja) * 1996-12-16 1998-06-30 Seiko Instr Inc 半導体装置
US6184062B1 (en) 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
KR100546696B1 (ko) * 2000-10-11 2006-01-26 앰코 테크놀로지 코리아 주식회사 반도체패키지 제조 공정용 리드프레임의 형성 방법
US7064009B1 (en) * 2001-04-04 2006-06-20 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
JP2002368177A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp リードフレーム及び半導体装置
CN2538067Y (zh) * 2002-04-24 2003-02-26 威盛电子股份有限公司 覆晶封装基板
US8236612B2 (en) 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP4446772B2 (ja) 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4119866B2 (ja) * 2004-05-12 2008-07-16 富士通株式会社 半導体装置
US7045893B1 (en) 2004-07-15 2006-05-16 Amkor Technology, Inc. Semiconductor package and method for manufacturing the same
TW200607030A (en) * 2004-08-04 2006-02-16 Univ Nat Chiao Tung Process for protecting solder joints and structure for alleviating electromigration and joule heating in solder joints
CN101213663B (zh) * 2005-06-30 2010-05-19 费查尔德半导体有限公司 半导体管芯封装及其制作方法
TWI263351B (en) * 2005-09-20 2006-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
FI119729B (fi) * 2005-11-23 2009-02-27 Vti Technologies Oy Menetelmä mikroelektromekaanisen komponentin valmistamiseksi ja mikroelektromekaaninen komponentti
JP2007157745A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置
TWI292614B (en) * 2006-01-20 2008-01-11 Advanced Semiconductor Eng Flip chip on leadframe package and method of making the same
US9847309B2 (en) * 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
TWI386119B (zh) * 2009-03-04 2013-02-11 Alpha & Omega Semiconductor 緊湊型電感功率電子器件封裝
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US20120006833A1 (en) * 2010-07-07 2012-01-12 Shower Niche Kit, Inc. Shower niche kit
US8076184B1 (en) 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8304277B2 (en) * 2010-09-09 2012-11-06 Stats Chippac, Ltd. Semiconductor device and method of forming base substrate with cavities formed through etch-resistant conductive layer for bump locking
JP2012069704A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体装置及びその製造方法
US20120098120A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
US8907437B2 (en) * 2011-07-22 2014-12-09 Allegro Microsystems, Llc Reinforced isolation for current sensor with magnetic field transducer
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
CN102394232A (zh) * 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
JP2013187383A (ja) * 2012-03-08 2013-09-19 Denso Corp バンプ構造体の製造方法
CN102629599B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
US9293338B2 (en) * 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Semiconductor packaging structure and method
US9911685B2 (en) * 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
JP2014179364A (ja) * 2013-03-13 2014-09-25 Ps4 Luxco S A R L 半導体チップ及びこれを備える半導体装置
JP6130312B2 (ja) * 2014-02-10 2017-05-17 新光電気工業株式会社 半導体装置及びその製造方法
US9337154B2 (en) 2014-08-28 2016-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US9502337B2 (en) * 2014-10-31 2016-11-22 Nantong Fujitsu Microelectronics Co., Ltd. Flip-chip on leadframe semiconductor packaging structure and fabrication method thereof
CN104282637B (zh) * 2014-10-31 2017-09-29 通富微电子股份有限公司 倒装芯片半导体封装结构
KR101647587B1 (ko) * 2015-03-03 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2016213238A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN204992803U (zh) * 2015-09-01 2016-01-20 德昌电机(深圳)有限公司 单相永磁电机及其定子磁芯
JP2017152646A (ja) * 2016-02-26 2017-08-31 富士通株式会社 電子部品、電子装置及び電子機器
DE102016108060B4 (de) * 2016-04-29 2020-08-13 Infineon Technologies Ag Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung
US10204814B1 (en) * 2017-07-28 2019-02-12 Stmicroelectronics, Inc. Semiconductor package with individually molded leadframe and die coupled at solder balls

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154663A (ja) * 1997-08-04 1999-02-26 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package

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