JP2020500416A - 量子ドット構造の製造方法 - Google Patents

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Abstract

【課題】本発明は量子ドット構造の製造方法を開示する。【解決手段】該方法は、基板に量子ドット膜層を製造することと、前記量子ドット膜層に第１保護膜を製造することと、前記第１保護膜にパターン化配列を製造することと、前記第１保護膜及び前記パターン化配列に第２保護膜を製造し、中間体を得ることと、前記中間体をアニーリング処理し、前記基板において量子ドット構造を得ることと、を含む。本発明にかかる量子ドット構造の製造方法により、パターン化配列をテンプレートとし、テンプレート選択領域アニーリングプロセスを用いて秩序量子ドット構造を製造し、後続の熱処理プロセスを利用し、一方では基板の表面に対する損傷を回避し、量子ドット構造の性能を向上させ、他方では量子ドットの密度及び位置を効果的に制御することができ、得られる量子ドット構造を量子ドットデバイスに適用させる時、性能により優れる。

Description

本発明は半導体量子ドット及びその製造技術分野に属し、具体的には、量子ドット構造の製造方法に関する。
量子情報技術は物理学分野の最先端の重要な研究方向の一つであり、単一光子操作による量子計算、量子通信の実現は現在量子情報技術の最も重要な物理的実現方法である。ところが、現在、理想的な単一光子放出デバイスが欠如であり、そのため、現在量子秘密鍵通信の実験デモンストレーションにはレーザー減衰光源を用いて単一光子放出をシミュレーションすることが一般的であるが、このような実験は極めて複雑な光路システムを必要とし、単一光子の発生効率が低く、多光子の存在を取り除くこともできず、多光子の攻撃を受ける可能性を回避することができない。これは、量子通信に安全上の問題をもたらし、例えば、盗聴者は光子数分割（ＰＮＳ）方法により盗聴することができる。従って、安定的、効率的、確実な単一光子源をいかに得ることかが、量子通信及び量子パスワード実用化のボトルネック問題となっている。
半導体量子ドット構造は、Ｘ、Ｙ、Ｚの３つの方向における寸法が数ナノメートルから数十ナノメートルの間であるため、強い三次元量子制限効果を受け、エネルギーレベルの分布が水素様スペクトルを呈し、典型的な「原子様」構造を有し、半導体量子ドット構造は、更に波長の調整可能な範囲が大きく、集積しやすい等の優位性を有し、そのため、単一光子放出デバイスを製造する理想的な選択肢の一つとなっている。
しかし、従来のＳｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｗモード（ＳＫモードと略称する）の量子ドットの成長プロセスは密度が制御可能で、寸法、位置が制御可能である量子ドット構造に成長されにくい。この問題を解決するために、近年、ナノパターン化した基板に量子ドットをエピタキシャル成長させる構造を採用する技術が広く注目されているが、このような方法はプロセスが煩雑であるだけでなく、基板に対する損傷が大きく、高品質の量子ドット構造を得ることが困難である。
上記従来技術に存在する問題を解決するために、本発明は量子ドット構造の製造方法を提供し、該製造方法はテンプレート領域選択アニーリングプロセスを用いることにより、その量子ドットの密度及び位置が制御可能である量子ドット構造を得られる。
上記発明の目的を実現するために、本発明は以下のような技術的解決手段を採用する。
量子ドット構造の製造方法であって、基板に量子ドット膜層を製造することと、前記量子ドット膜層に第１保護膜を製造することと、前記第１保護膜にパターン化配列を製造することと、前記第１保護膜及び前記パターン化配列に第２保護膜を製造し、中間体を得ることと、前記中間体をアニーリング処理し、前記基板において量子ドット構造を得ることと、を含む。
更に、前記パターン化配列の材料はＴｉＯ２、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３から選ばれるいずれか１種であり、前記パターン化配列の厚みは４０ｎｍ〜３００ｎｍであり、前記パターン化配列の長さ及び／又は幅は１０ｎｍ〜１０μｍである。
更に、前記第１保護膜及び前記第２保護膜の材料はいずれもＳｉＯ２であり、前記第１保護膜の厚みは５ｎｍ〜５０ｎｍであり、前記第２保護膜の厚みは５０ｎｍ〜３００ｎｍである。
更に、前記中間体をアニーリング処理するアニーリング温度は５５０℃〜１０００℃であり、アニーリング時間は３０ｓ〜１０ｍｉｎである。
更に、前記量子ドット膜層の材料はＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＧａＳｂ、ＩｎＰから選ばれるいずれか１種であり、前記量子ドット膜層の成長温度は３００℃〜５５０℃であり、前記量子ドット膜層の厚みは１．４ＭＬ〜１０ＭＬであり、前記量子ドット膜層における量子ドットの密度は１０８ｃｍ−２〜１０１１ｃｍ−２である。
更に、前記第１保護膜に前記パターン化配列を製造する方法は、具体的に、前記第１保護膜に前駆体膜層を製造することと、レーザー直接描画プロセスを用いて前記前駆体膜層に対するパターン化処理を行い、前記前駆体膜層により前記パターン化配列及び前記パターン化配列の周りを取り囲む前駆体残膜を形成することと、前記前駆体残膜を剥離し、前記第１保護膜に前記パターン化配列を形成することと、を含む。
更に、前記前駆体膜層の材料はＴｉであり、前記前駆体膜層の厚みは４０ｎｍ〜３００ｎｍであり、前記パターン化配列の長さ及び／又は幅は１００ｎｍ〜５００ｎｍである。
更に、前記第１保護膜に前記パターン化配列を製造する方法は、具体的に、前記第１保護膜にフォトレジスト層を製造することと、リソグラフィープロセス又は電子ビームリソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理し、前記パターン化配列の形状にマッチする凹孔を形成することと、前記凹孔内にパターン化膜層を蒸着させることと、前記フォトレジスト層を剥離し、前記第１保護膜において前記パターン化配列を形成することと、を含む。
更に、前記パターン化膜層の材料はＴｉＯ２、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３から選ばれるいずれか１種であり、前記パターン化膜層の厚みは４０ｎｍ〜３００ｎｍであり、リソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理する時、前記パターン化配列の長さ及び／又は幅は２００ｎｍ〜１０μｍであり、電子ビームリソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理する時、前記パターン化配列の長さ及び／又は幅は１０ｎｍ〜２００ｎｍである。
更に、前記基板の材料はＧａＡｓ、ＧａＳｂ、ＩｎＰから選ばれるいずれか１種である。
（１）プロセス流れを簡単化し、量子ドット構造の製造過程を最適化する。本発明はパターン化配列をテンプレートとし、テンプレート選択領域アニーリングプロセスを用いて秩序量子ドット構造を製造し、後続の熱処理プロセスを利用し、従来技術における量子ドット構造の製造方法に比べて、基板の表面に対する損傷を回避し、完全な基板表面は量子ドット構造の成長過程に発生する欠陥を減少させることに役立ち、それにより量子ドット構造の性能を向上させる。
（２）密度が制御可能である量子ドットを製造し、更に対応する量子ドット構造の性能を向上させ、例えば、低密度の量子ドット構造を単一光子デバイスに応用することができる。本発明は均一なパターン化配列をテンプレートパターンとして利用するため、均一に分布された量子ドット構造を製造することに役立ち、それにより単一光子デバイス、量子ドットレーザー等の量子ドットデバイスの性能を向上させることができる。
（３）アニーリングの度合いを制御し、様々なテンプレート領域において様々な密度、発光スペクトルの量子ドット構造を得ることができ、広幅スペクトルデバイスにおける応用に役立つ。本発明は様々な厚みのＳｉＯ２薄膜を第１保護膜及び第２保護膜として成長させることにより、同じアニーリング条件下、様々な発光スペクトルの量子ドット領域を得て、量子の発光スペクトルを制御し、更に同じ基板において広幅スペクトル性質を有する構造を得ることができる。
図面に合わせて以下の説明を行うことにより、本発明の実施例の上記及びその他の態様、特徴及び利点はより明らかになる。
本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例１による量子ドット構造の製造方法のフローチャートである。 本発明の実施例２による量子ドット構造の製造方法のフローチャートである。 本発明の実施例２による量子ドット構造の製造方法のフローチャートである。 本発明の実施例２による量子ドット構造の製造方法のフローチャートである。 本発明の実施例３による量子ドット構造の製造方法により得られる量子ドット構造の構成図である。 本発明の実施例４による量子ドット構造の製造方法により得られる量子ドット構造の構成図である。
以下に、図面に合わせて本発明の実施例を詳細に説明する。ところが、様々な形式により本発明を実施することができ、本発明はここに記載の具体的な実施例に限定されるものであると解釈されるべきではない。逆に、これらの実施例は本発明の原理及びその実際の応用を解釈するために提供されるものであり、よって当該分野のその他の技術者に本発明の様々な実施例及び特定の期待される応用に適する様々な補正を理解させることができる。図面において、明らかにするために、部材の形状及び寸法を拡大することができ、同一の符号は常に同一又は類似する部材を表示するのに用いられる。
なお、ここで「第１」、「第２」等の用語を用いて様々な部材を説明することができるが、これらの部材はこれらの用語に限定されるものではない。これらの用語は１つの部材を別の部材から区分させるために用いられる。
図１〜図７は本実施例による量子ドット構造の製造方法のフローチャートである。
具体的には、図１〜図７を参照すると、本実施例による量子ドット構造の製造方法は下記ステップを含む。
ステップ１であって、基板１に量子ドット膜層２ａを製造する。
具体的には、本実施例において、基板１の材料はＧａＡｓであり、量子ドット膜層２ａの材料はＩｎＡｓであり、量子ドット膜層２ａの厚みは１．４ＭＬ〜１０ＭＬであり、好ましくは１．４ＭＬ〜５ＭＬであり、量子ドット膜層２ａにおける量子ドットの密度は１０８ｃｍ−２〜１０１１ｃｍ−２である。ここで、ＭＬは単一原子層（ｍｏｎｏｌａｙｅｒ）であり、即ち単層原子の厚みである。
更に具体的には、図１に示すように、分子ビームエピタキシャルＳＫモードを用いて量子ドット膜層２ａを成長させるが、成長温度は３００℃〜５５０℃であり、該分子ビームエピタキシャルＳＫモードを用いて量子ドット膜層２ａを製造する具体的なプロセスについてはここでその説明を省略し、当業者は従来技術を参照すればよい。なお、分子ビームエピタキシャルＳＫモードを用いて量子ドット膜層２ａを製造する過程において、浸潤層２ｂが共に成長する可能性があり、浸潤層２ｂは基板１に形成され、量子ドット膜層２ａにおける量子ドット配列は該浸潤層２ｂに「嵌め込まれる」。
当然ながら、基板１及び量子ドット膜層２ａの材料は本実施例に記載のＧａＡｓ及びＩｎＡｓに限定されず、基板１の材料は更にＧａＳｂ、ＩｎＰ又はその他の半導体材料基板を選択してもよく、量子ドット膜層２ａの材料は更にＩｎＧａＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＧａＳｂ、ＩｎＰ等を選択してもよい。
ステップ２であって、図２に示すように、量子ドット膜層２ａに第１保護膜３１を製造する。
具体的には、プラズマ強化化学気相成長法（ＰＥＣＶＤと略称する）を選択し、量子ドット膜層２ａに厚み５ｎｍ〜５０ｎｍのＳｉＯ２を第１保護膜３１として蒸着することができる。
ステップ３であって、第１保護膜３１にパターン化配列４を製造する。
図３〜図５を参照すると、本実施例はレーザー直接描画プロセスを用いて第１保護膜３１にパターン化配列４を製造する。
具体的には、下記ステップを参照すると、（１）図３に示すように、電子ビーム蒸発法を用いて第１保護膜３１に厚み４０ｎｍ〜３００ｎｍのＴｉを前駆体膜層４ａとして蒸着させる。（２）図４に示すように、レーザー直接描画プロセスを用いて前駆体膜層４ａをパターン化処理し、該前駆体膜層４ａによりパターン化配列４及び該パターン化配列４の周りを取り囲む前駆体残膜４ａ−１を形成する。（３）図５に示すように、ＨＦ酸によって現像させた後、前駆体残膜４ａ−１を剥離させ、即ち第１保護膜３１にパターン化配列４を形成する。
なお、上記レーザー直接描画プロセス処理の過程において、パターン化領域のＴｉはＴｉＯ２に酸化され、即ち、最終的には形成されたパターン化配列４の材料がＴｉＯ２であることである。
レーザー直接描画プロセスの制御精度に鑑みて、最終的に得られるパターン化配列４の特徴的寸法は１００ｎｍ〜５００ｎｍであり、即ち、パターン化配列４の長さ及び／又は幅は１００ｎｍ〜５００ｎｍである。同時に、上記製造された前駆体膜層４ａの厚みが４０ｎｍ〜３００ｎｍであるため、最終的に得られるパターン化配列４の厚みも４０ｎｍ〜３００ｎｍである。
なお、本実施例にかかるレーザー直接描画プロセスを用いて第１保護膜３１にパターン化配列４を製造する時、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３等をパターン化配列４の材料として使用することは適切でない。
ステップ４であって、図６に示すように、第１保護膜３１及びパターン化配列４に第２保護膜３２を製造し、中間体１０ａを得る。
具体的には、ＰＥＣＶＤを用いて第１保護膜３１及びパターン化配列４に厚み５０ｎｍ〜３００ｎｍのＳｉＯ２を第２保護膜３２として蒸着させる。
ステップ５であって、図７に示すように、中間体１０ａをアニーリング処理し、第１保護膜３１、パターン化配列４及び第２保護膜３２を剥離し、基板１において量子ドット構造１０を得る。
具体的には、本実施例のアニーリング温度は５５０℃〜７５０℃であり、アニーリング時間は３０ｓ〜５ｍｉｎである。
前記ステップ１〜ステップ４の操作から分かるように、基板１の量子ドット膜層２ａにおける量子ドットは２つの領域に分けられ、１つの領域の量子ドットの上方は第１保護膜３１、パターン化配列４及び第２保護膜３２に被覆され、この領域の周りのその他の領域の量子ドットの上方は第１保護膜３１及び第２保護膜３２のみに被覆される。中間体１０ａをアニーリングする過程において、パターン化配列４により被覆されていない量子ドットの密度は低くなり、アニーリング時間の増加に伴い、密度が安定する傾向である量子ドットは高温下、消えるまで、相互混合と拡散を促進する。一般的に、アニーリング温度を５５０℃〜７５０℃、アニーリング時間を３０ｓ〜５ｍｉｎに制御する時、パターン化配列４により被覆されていない量子ドットが相互混合し拡散して、図７に示す第２量子ドット配列２２を形成し、パターン化配列４により被覆された量子ドットはアニーリング過程に変化せず、図７に示すような第１量子ドット配列２１を形成し、よって最終的には基板１に量子ドット構造１０を形成する。
実施例２の説明において、実施例１と同じ部分についての説明を省略し、実施例１と異なる部分のみを説明する。実施例２にかかる量子ドット構造の製造方法と実施例１との相違点は、ステップ３において、第１保護膜３１にパターン化配列４を製造する具体的な方法が異なることである。
図８〜図１０を参照すると、本実施例はリソグラフィープロセスを用いて第１保護膜３１にパターン化配列４を製造する。
具体的には、下記ステップを参照すると、（１）図８に示すように、スピンコーターを用いて第１保護膜３１にフォトレジスト層４ｂをスピンコーティングする。（２）図９に示すように、リソグラフィープロセスを用いてフォトレジスト層４ｂをパターン化処理し、該フォトレジスト層４ｂにより残留フォトレジスト４ｂ−２を形成し、同時に残留フォトレジスト４ｂ−２内に予め製造されたパターン化配列４の形状にマッチする凹孔４ｂ−１を形成する。（３）図１０に示すように、電子ビーム蒸発プロセスを用いて残留フォトレジスト４ｂ−２及び凹孔４ｂ−１に厚み４０ｎｍ〜３００ｎｍのＴｉＯ２をパターン化膜層４ｃとして蒸着し、ここで、残留フォトレジスト４ｂ−２に被覆されたパターン化膜層を４ｃ−１と記載し、凹孔４ｂ−１内に落ち込み第１保護膜３１に直接被覆されたパターン化膜層を４ｃ−２と記載する。（４）残留フォトレジスト４ｂ−２及びその表面に位置するパターン化膜層４ｃ−２を剥離し、凹孔４ｂ−１の内部に位置するパターン化膜層４ｃ−１により図５に示すようなパターンを形成し、即ち第１保護膜３１にＴｉＯ２を材料とするパターン化配列４を形成する。
当然ながら、本実施例において、パターン化膜層４ｃの材料は更に、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３のいずれか１種であってもよく、よって、パターン化配列４の材料は対応的に上記パターン化膜層４ｃの材料と同じである。
リソグラフィープロセスの制御精度に鑑みて、最終的に得られるパターン化配列４の特徴的寸法は２００ｎｍ〜１０μｍであり、即ち、パターン化配列４の長さ及び／又は幅は２００ｎｍ〜１０μｍである。同時に、上記製造されたパターン化膜層４ｃの厚みが４０ｎｍ〜３００ｎｍであるため、最終的に得られるパターン化配列４の厚みも４０ｎｍ〜３００ｎｍである。
その他のステップは実施例１の記載を参照し、最終的には図７に示すような量子ドット構造１０を得る。
実施例３の説明において、実施例２と同じ部分についての説明を省略し、実施例２と異なる部分のみを説明する。実施例３にかかる量子ドット構造の製造方法と実施例２との相違点は、ステップ３において、第１保護膜にパターン化配列を製造する具体方法が異なり、同時に、ステップ５において、中間体をアニーリングするアニーリング時間及びアニーリング温度が異なることである。
具体的に、本実施例は実施例２のステップ３におけるステップ（２）のリソグラフィープロセスを電子ビームリソグラフィープロセスに置き換え、フォトレジスト層をパターン化処理する。
なお、電子ビームリソグラフィープロセスの制御精度に鑑みて、最終的に得られるパターン化配列の特徴的寸法は１０ｎｍ〜２００ｎｍであり、即ち、得られるパターン化配列の長さ及び／又は幅は１０ｎｍ〜２００ｎｍである。
本実施例において、中間体１０ａのアニーリング温度は６５０℃〜１０００℃であり、アニーリング時間は５ｍｉｎ〜１０ｍｉｎであり、よって図１１に示すような量子ドット構造１０を得る。
図７と図１１における量子ドット構造１０の形状を比較することから分かるように、第２量子ドット配列２２が消え、第１量子ドット配列２１における量子ドットも相互混合と拡散し、第３量子ドット配列２３を形成する。これは、本実施例におけるパターン化配列は電子ビームリソグラフィープロセスを用いて製造されるものであり、得られるパターン化配列の特徴的寸法が小さく、その下方に位置する量子ドットに対し良好な保護作用を果たすことができないため、その下方に位置する複数の量子ドットにも相互混合と拡散現象が発生し、よって第３量子ドット配列２３を形成し、またアニーリング温度が高く、アニーリング時間が長いため、パターン化配列により被覆されていない領域での量子ドットの相互混合と拡散が深刻であり、消えるからである。
実施例４の説明において、実施例１同じ部分についての説明を省略し、実施例１と異なる部分のみを説明する。実施例４と実施例１との相違点は、ステップ５において、アニーリング温度が６５０℃〜１０００℃、アニーリング時間が５ｍｉｎ〜１０ｍｉｎであり、よって図１２に示すような量子ドット構造１０を得ることである。
図７と図１２における量子ドット構造１０の形状を比較することから分かるように、第２量子ドット配列１１が消え、第１量子ドット配列２１は原状を保持する。それは、本実施例におけるアニーリング温度が実施例１におけるアニーリング温度よりも高く、アニーリング時間が実施例１におけるアニーリング時間よりも長く、よってパターン化配列により被覆されていない領域での量子ドットの相互混合と拡散が深刻であり、消えてしまい、本実施例におけるパターン化配列の製造方法はレーザー直接描画であり、得られるパターン化配列の特徴的寸法が大きいため、パターン化配列により被覆された複数の量子ドットが依然として原状を保持するからである。
以上から分かるように、パターン化配列の製造方法及びアニーリング温度、アニーリング時間はいずれも最終的に得られる量子ドット構造の形状に影響を与えるため、様々なパターン化配列の製造方法を選択し、中間体のアニーリング温度とアニーリング時間を制御することにより、密度、位置が制御可能である量子ドット構造を製造することができる。
よって、当業者であれば、小さい特徴的寸法を有するパターン化配列を製造し、アニーリング温度を低くし、アニーリング時間を短く制御することにより、第２量子ドット配列と第３量子ドット配列が共存する量子ドット構造を製造し得られることができることを理解することができる。
特定の実施例を参照して本発明を例示し説明したが、当業者であれば、請求の範囲及びその等価物に限定された本発明の精神及び範囲から逸脱しない限り、ここで様々な形態及び細部に対する変更を行うことができることを理解することができる。

Claims (10)

  1. 基板に量子ドット膜層を製造することと、
    前記量子ドット膜層に第１保護膜を製造することと、
    前記第１保護膜にパターン化配列を製造することと、
    前記第１保護膜及び前記パターン化配列に第２保護膜を製造し、中間体を得ることと、
    前記中間体をアニーリング処理し、前記基板において量子ドット構造を得ることと、
    を含む、ことを特徴とする量子ドット構造の製造方法。
  2. 前記パターン化配列の材料はＴｉＯ２、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３から選ばれるいずれか１種であり、前記パターン化配列の厚みは４０ｎｍ〜３００ｎｍであり、前記パターン化配列の長さ及び／又は幅は１０ｎｍ〜１０μｍである、ことを特徴とする請求項１に記載の製造方法。
  3. 前記第１保護膜及び前記第２保護膜の材料はいずれもＳｉＯ２であり、前記第１保護膜の厚みは５ｎｍ〜５０ｎｍであり、前記第２保護膜の厚みは５０ｎｍ〜３００ｎｍである、ことを特徴とする請求項１に記載の製造方法。
  4. 前記中間体をアニーリング処理するアニーリング温度は５５０℃〜１０００℃であり、アニーリング時間は３０ｓ〜１０ｍｉｎである、ことを特徴とする請求項１〜３のいずれか１項に記載の製造方法。
  5. 前記量子ドット膜層の材料はＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＧａＳｂ、ＩｎＰから選ばれるいずれか１種であり、前記量子ドット膜層の成長温度は３００℃〜５５０℃であり、前記量子ドット膜層の厚みは１．４ＭＬ〜１０ＭＬであり、前記量子ドット膜層における量子ドットの密度は１０８ｃｍ−２〜１０１１ｃｍ−２である、ことを特徴とする請求項１に記載の製造方法。
  6. 前記第１保護膜に前記パターン化配列を製造する方法は、具体的には、
    前記第１保護膜に前駆体膜層を製造することと、
    レーザー直接描画プロセスを用いて前記前駆体膜層に対するパターン化処理を行い、前記前駆体膜層を前記パターン化配列及び前記パターン化配列の周りを取り囲む前駆体残膜に変えることと、
    前記前駆体残膜を剥離し、前記第１保護膜に前記パターン化配列を形成することと、
    を含む、ことを特徴とする請求項１に記載の製造方法。
  7. 前記前駆体膜層の材料はＴｉであり、前記前駆体膜層の厚みは４０ｎｍ〜３００ｎｍであり、前記パターン化配列の長さ及び／又は幅は１００ｎｍ〜５００ｎｍである、ことを特徴とする請求項６に記載の製造方法。
  8. 前記第１保護膜に前記パターン化配列を製造する方法は、具体的には、
    前記第１保護膜にフォトレジスト層を製造することと、
    リソグラフィープロセス又は電子ビームリソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理し、前記パターン化配列の形状にマッチする凹孔を形成することと、
    前記凹孔内にパターン化膜層を蒸着させることと、
    前記フォトレジスト層を剥離し、前記第１保護膜に前記パターン化配列を形成することと、
    を含む、ことを特徴とする請求項１に記載の製造方法。
  9. 前記パターン化膜層の材料はＴｉＯ２、Ａｌ、ＨｆＯ２、Ｓｉ３Ｎ４、ＳｒＴｉＯ３から選ばれるいずれか１種であり、前記パターン化膜層の厚みは４０ｎｍ〜３００ｎｍであり、リソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理する時、前記パターン化配列の長さ及び／又は幅は２００ｎｍ〜１０μｍであり、電子ビームリソグラフィープロセスを用いて前記フォトレジスト層をパターン化処理する時、前記パターン化配列の長さ及び／又は幅は１０ｎｍ〜２００ｎｍである、ことを特徴とする請求項８に記載の製造方法。
  10. 前記基板の材料はＧａＡｓ、ＧａＳｂ、ＩｎＰから選ばれるいずれか１種である、ことを特徴とする請求項１に記載の製造方法。
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