JP2020202483A - フィルタモジュール - Google Patents

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Abstract

【課題】フィルタ素子をモジュール基板に実装し、シールド部材を配置した状態で、目標とするフィルタ特性を得ることが可能なフィルタモジュールを提供する。【解決手段】モジュール基板にフィルタ素子が実装され、シールド部材で覆われている。フィルタ素子は、相互に反対方向を向く第１側面及び第２側面を備え、底面にグランド端子と信号端子が形成されている。シールド部材は、第１側面及び第２側面に対向する側壁部分を有する。フィルタ素子は、複数のＬＣ並列共振回路を内部に含む。ＬＣ並列共振回路のインダクタは、第１側面及び底面の両方に平行な方向に並び、インダクタの各々は、グランド端子に電気的に接続されている端部から上方に向かって延び、さらに第１側面から第２側面に向かう方向に延び、さらに、底面に向かう方向に延びている。第１側面とシールド部材の側壁部分との間隔が、第２側面とシールド部材の側壁部分との間隔より狭い。【選択図】図５

Description

本発明は、フィルタモジュールに関する。
第５世代移動通信システム（５Ｇ）において、例えば周波数３．３ＧＨｚ以上４．２ＧＨｚ以下のバンドｎ７７、周波数３．３ＧＨｚ以上３．８ＧＨｚ以下のバンドｎ７８、周波数４．４ＧＨｚ以上５．０ＧＨｚ以下のバンドｎ７９等が規定されている。これらの周波数帯で用いるバンドパスフィルタとして、例えばインダクタとキャパシタとの並列共振回路を複数個配置したフィルタ素子が検討されている（例えば、特許文献１）。このフィルタ素子は、複数の絶縁体層にそれぞれ所定の導体パターンを形成し、異なる絶縁体層に形成された導体パターン同士をビア導体で接続した積層型高周波フィルタとして実現される。
国際公開第２０１１／１１４８５１号
フィルタ素子は、例えば高周波スイッチ、ローノイズアンプ等とともに、共通のモジュール基板に実装される。モジュール基板に実装されたこれらの回路部品はシールド部材によって電磁シールドされる。本願の発明者は、モジュール基板に実装してシールド部材によって電磁シールドした状態で、フィルタ素子の特性がフィルタ素子単体の特性からずれてしまう場合があることを見出した。フィルタ素子の特性がずれると、目標とするフィルタ特性が得られなくなってしまう場合がある。
本発明の目的は、フィルタ素子をモジュール基板に実装し、シールド部材で電磁シールドした状態で、目標とするフィルタ特性を得ることが可能なフィルタモジュールを提供することである。
本発明の一観点によると、
モジュール基板と、
相互に反対方向を向く底面及び上面、相互に反対方向を向く第１側面及び第２側面を備え、前記底面にグランド端子、第１信号端子、第２信号端子が形成され、前記底面を前記モジュール基板に対向させた姿勢で前記モジュール基板に実装されたフィルタ素子と、
前記第１側面及び前記第２側面にそれぞれ対向する第１側壁部分及び第２側壁部分を備え、前記フィルタ素子を覆うシールド部材と
を有し、
前記フィルタ素子は、各々が、相互に並列に接続されたインダクタとキャパシタとを含む複数の並列共振回路を内部に含み、
前記複数の並列共振回路のインダクタは、前記第１側面及び前記底面の両方に平行な方向に並び、
前記複数の並列共振回路のインダクタの各々は、前記グランド端子に電気的に接続されているグランド側の端部から上方に向かって延び、さらに前記第１側面から前記第２側面に向かう方向に延び、さらに、前記底面に向かう方向に延びており、
前記複数の並列共振回路のうち１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第１信号端子に電気的に接続されており、他の１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第２信号端子に電気的に接続されており、
前記第１側面と前記第１側壁部分との間隔が、前記第２側面と前記第２側壁部分との間隔より狭いフィルタモジュールが提供される。
本発明の他の観点によると、
モジュール基板と、
相互に反対方向を向き底面及び上面、相互に反対方向を向く第１側面及び第２側面を備え、前記底面にグランド端子、第１信号端子、第２信号端子が形成され、前記底面を前記モジュール基板に対向させた姿勢で前記モジュール基板に実装されたフィルタ素子と、
前記第１側面及び前記第２側面にそれぞれ対向する第１側壁部分及び第２側壁部分を備え、前記フィルタ素子を覆うシールド部材と
を有し、
前記フィルタ素子は、各々が、相互に並列に接続されたインダクタとキャパシタとを含む複数の並列共振回路を内部に含み、
前記複数の並列共振回路は前記第１側面及び前記底面の両方に平行な方向に並び、
前記複数の並列共振回路のインダクタの各々は、前記グランド端子に電気的に接続されているグランド側の端部から上方に向かって延び、さらに前記第１側面から前記第２側面に向かう方向に延び、さらに、前記底面に向かう方向に延びており、
前記複数の並列共振回路のうち１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第１信号端子に電気的に接続されており、他の１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第２信号端子に電気的に接続されており、
前記第２側面と前記第２側壁部分との間隔が、前記第１側面と前記第１側壁部分との間隔より狭く、かつ０．５ｍｍ以上であるフィルタモジュールが得られる。
フィルタ素子とシールド部材との位置関係を上述の通りとすることにより、目標とするフィルタ特性を得ることが可能になる。
図１は、実施例によるフィルタモジュールに実装されたフィルタ素子の等価回路図である。 図２は、第１実施例によるフィルタ素子の分解斜視図である。 図３Ａ、図３Ｂ、及び図３Ｃは、それぞれ第１実施例によるフィルタ素子の平面図、正面図、及び底面図である。 図４は、第１実施例によるフィルタモジュールのブロック図である。 図５Ａ及び図５Ｂは、それぞれ実施例によるフィルタモジュールの斜視図及び断面図である。 図６は、フィルタ素子及びローノイズアンプからなる回路の通過係数Ｓ２１の実測結果を示すグラフである。 図７Ａは、フィルタ素子とシールド部材との位置関係を示す模式図であり、図７Ｂは、フィルタ素子とローノイズアンプ（図４）からなる回路の通過係数Ｓ２１のシミュレーション結果を示すグラフである。 図８Ａは、フィルタ素子とシールド部材との位置関係を示す模式図であり、図８Ｂは、フィルタ素子とローノイズアンプ（図４）からなる回路の通過係数Ｓ２１のシミュレーション結果を示すグラフである。 図９Ａは、フィルタ素子の等価回路図であり、図９Ｂは、図９Ａに示した等価回路図の第１信号端子から第２信号端子への通過係数Ｓ２１の計算結果を示すグラフである。 図１０Ａは、フィルタ素子の等価回路図であり、図１０Ｂは、図１０Ａに示した等価回路図の第１信号端子から第２信号端子への通過係数Ｓ２１の計算結果を示すグラフである。 図１１Ａ及び図１１Ｂは、フィルタ素子の第１信号端子Ｔ１から第２信号端子Ｔ２（図１、図２）までの通過係数Ｓ２１を、電磁界シミュレータを用いてシミュレーションした結果を示すグラフである。 図１２は、第２実施例によるフィルタモジュールの断面図である。 図１３Ａ及び図１３Ｂは、フィルタ素子の第１信号端子Ｔ１から第２信号端子Ｔ２（図１、図２）までの通過係数Ｓ２１を、電磁界シミュレータを用いてシミュレーションした結果を示すグラフである。
［第１実施例］
図１から図１１Ｂまでの図面を参照して、第１実施例によるフィルタモジュールについて説明する。
図１は、第１実施例によるフィルタモジュールに実装されたフィルタ素子２０の等価回路図である。フィルタ素子２０は、１段目から４段目までの４個の並列共振回路２１、２２、２３、２４を含む。１段目の並列共振回路２１は、並列接続されたインダクタＬ１とキャパシタＣ１とを含む。２段目の並列共振回路２２は、並列接続されたインダクタＬ２とキャパシタＣ２とを含む。３段目の並列共振回路２３は、並列接続されたインダクタＬ４とキャパシタＣ４とを含む。４段目並列共振回路２４は、並列接続されたインダクタＬ５とキャパシタＣ５とを含む。フィルタ素子２０は、例えば５Ｇのバンドｎ７７用のバンドパスフィルタである。
４個の並列共振回路２１、２２、２３、２４の各々の一方の端子（以下、グランド側の端子という。）が共通のインダクタＬ３を介してグランド端子ＴＧに接続されている。並列共振回路２１、２２、２３、２４の各々のグランド側の端子とは反対側の端子を、信号側の端子という。１段目の並列共振回路２１の信号側の端子が第１信号端子Ｔ１に接続されている。１段目の並列共振回路２１の信号側の端子と、２段目の並列共振回路２２の信号側の端子との間にキャパシタＣ３が接続されている。４段目の並列共振回路２４の信号側の端子が第２信号端子Ｔ２に接続されている。３段目の並列共振回路２４の信号側の端子と、４段目の並列共振回路２４の信号側の端子との間にキャパシタＣ６が接続されている。第１信号端子Ｔ１と第２信号端子Ｔ２との間にキャパシタＣ７が接続されている。キャパシタＣ７は、直列接続された２つのキャパシタで構成される。４個の並列共振回路２１、２２、２３、２４のインダクタＬ１、Ｌ２、Ｌ３、Ｌ４は相互に誘導結合している。
図２は、第１実施例によるフィルタ素子の分解斜視図である。図３Ａ、図３Ｂ、及び図３Ｃは、それぞれ第１実施例によるフィルタ素子の平面図、正面図、及び底面図である。
フィルタ素子２０は直方体状の外形を有している。平面視における形状は長方形であり、例えば長辺の長さが短辺の長さの約２倍である。フィルタ素子２０は、例えばモジュール基板に表面実装される。モジュール基板に対向する面を底面２７といい、底面２７と反対方向を向く面を上面２８ということとする。また、相互に反対方向を向く２つの側面を、それぞれ第１側面２５、第２側面２６ということとする。第１側面２５及び第２側面２６は、底面２７及び上面２８の長辺同士を接続する。底面２７から上面２８に向かう方向を高さ方向ということとする。
底面２７から高さ方向に順番に１３枚の誘電体層１００Ａ、１００Ｂ、・・・１００Ｍが積層されている。複数の誘電体層１００Ａ、１００Ｂ、・・・１００Ｍを区別しない場合は、単に誘電体層１００と表記することとする。これらの誘電体層１００には、例えば低温同時焼成セラミック（ＬＴＣＣ）が用いられる。なお、誘電体層１００として、ＬＴＣＣ基板の他に、ガラス基板や、エポキシ樹脂や液晶ポリマー等の誘電体基板を用いてもよい。
いくつかの誘電体層１００に少なくとも１つの導体パターンが形成されている。異なる誘電体層１００の導体パターン同士をビア導体が接続する。
最も下の誘電体層１００Ａの外側を向く面（底面２７）に導体パターンからなる第１信号端子Ｔ１、グランド端子ＴＧ、及び第２信号端子Ｔ２が形成されている。３層目の誘電体層１００Ｃに３つの導体パターン１０１Ａ、１０１Ｂ、１０１Ｃが形成されている。４層目の誘電体層１００Ｄに、導体パターンからなるグランド導体１０１Ｄが形成されている。２つの導体パターン１０１Ａ、１０１Ｃは、それぞれキャパシタＣ１、Ｃ４の一方の電極として機能する。３層目の誘電体層１００Ｃに配置された２つの導体パターン１０１Ａ、１０１Ｃがそれぞれ誘電体層を挟んでグランド導体１０１Ｄと対向することにより、キャパシタＣ１、Ｃ４が構成される。
キャパシタＣ１、Ｃ４の一方の電極として機能する２つの導体パターン１０１Ａ、１０１Ｃは、それぞれビア導体１０２Ａ、１０２Ｄを介して第１信号端子Ｔ１及び第２信号端子Ｔ２に接続されている。グランド導体１０１Ｄは、ビア導体１０２Ｅ、１０２Ｆ、３層目の誘電体層１００Ｃに配置された導体パターン１０１Ｂ、及びビア導体１０２Ｂ、１０２Ｃを介してグランド端子ＴＧに接続されている。ビア導体１０２Ｂ、１０２Ｃ、１０２Ｅ、１０２Ｆが持つ寄生インダクタンスが、インダクタＬ３（図１）として表されている。
５層目の誘電体層１００Ｅに、２つの導体パターン１０１Ｅ、１０１Ｆが形成されている。２つの導体パターン１０１Ｅ、１０１Ｆは、それぞれキャパシタＣ２、Ｃ５の一方の電極として機能する。２つの導体パターン１０１Ｅ、１０１Ｆが、それぞれ誘電体層を挟んでグランド導体１０１Ｄと対向することにより、キャパシタＣ２、Ｃ５が構成される。
６層目の誘電体層１００Ｆに、２つの導体パターン１０１Ｇ、１０１Ｈが形成されている。２つの導体パターン１０１Ｇ、１０１Ｈが、それぞれ誘電体層を挟んでその下の２つの導体パターン１０１Ｅ、１０１Ｆと対向することにより、キャパシタＣ３、Ｃ６が構成される。
７層目の誘電体層１００Ｇに１つの導体パターン１０１Ｉが配置されている。６層目の誘電体層１００Ｆに配置された２つの導体パターン１０１Ｇ、１０１Ｈが、それぞれ誘電体層を挟んで導体パターン１０１Ｉと対向することにより、直列接続された２つのキャパシタＣ７が構成される。
１０層目の誘電体層１００Ｊに４つの導体パターン１０１Ｊ、１０１Ｋ、１０１Ｌ、１０１Ｍが配置されている。１１層目の誘電体層１００Ｋ及び１２層目の誘電体層１００Ｌの各々にも、同一形状の４つの導体パターン１０１Ｊ、１０１Ｋ、１０１Ｌ、１０１Ｍが配置されている。３つの誘電体層１００Ｊ、１００Ｋ、１００Ｌにそれぞれ配置された３つの導体パターン１０１Ｊは、平面視において重なっている。導体パターン１０１Ｋ、１０１Ｌ、１０１Ｍについても同様である。
ビア導体１０２Ｇがグランド導体１０１Ｄと、３つの導体パターン１０１Ｊの第１側面２５側の端部近傍とを接続している。ビア導体１０２Ｈが、３つの導体パターン１０１Ｊの第２側面２６側の端部近傍と、導体パターン１０１Ａとを接続している。ビア導体１０２Ｈは、中間部分において導体パターン１０１Ｇにも接続されている。ビア導体１０２Ｇ、導体パターン１０１Ｊ、及びビア導体１０２Ｈにより、インダクタＬ１が構成される。すなわち、インダクタＬ１は、グランド導体１０１Ｄに接続されているグランド側の端部から上方に向かって延びた後、誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延び、さらに底面２７に向かう方向に延びている。インダクタＬ１のグランド側の端部とは反対側の端部（信号側の端部）が導体パターン１０１Ａに接続されている。
インダクタＬ２は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｉ、ビア導体１０２Ｉから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｋ、及び導体パターン１０１Ｋから底面２７に向かう方向に延びるビア導体１０２Ｊによって構成される。インダクタＬ３は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｋ、ビア導体１０２Ｋから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｌ、及び導体パターン１０１Ｌから底面２７に向かう方向に延びるビア導体１０２Ｌによって構成される。インダクタＬ４は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｍ、ビア導体１０２Ｍから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｍ、及び導体パターン１０１Ｍから底面２７に向かう方向に延びるビア導体１０２Ｎによって構成される。
インダクタＬ１、Ｌ２、Ｌ３、Ｌ４は、第１側面２５及び底面２７の両方に平行な方向、すなわち誘電体層１００の長辺方向に並んで配置されている。インダクタＬ１、Ｌ２、Ｌ３、Ｌ４が並ぶ方向を配列方向ということとする。インダクタＬ１、Ｌ２、Ｌ３、Ｌ４のいずれにおいても、グランド導体１０１Ｄに接続されている方のビア導体１０２Ｇ、１０２Ｉ、１０２Ｋ、１０２Ｍが、他方のビア導体１０２Ｈ、１０２Ｊ、１０２Ｌ、１０２Ｎよりも第１側面２５に近い側に配置されている。
一例として、フィルタ素子２０の長辺方向及び短辺方向の寸法Ｌｘ、Ｌｙ（図３Ａ）は、それぞれ１．６ｍｍ及び０．８ｍｍである。第１側面２５とグランド導体１０１Ｄとの間隔Ｇｙ１（図３Ａ）は、０．０７５ｍｍである。第２側面２６とグランド導体１０１Ｄとの間隔Ｇｙ２（図３Ａ）も０．０７５ｍｍである。
図４は、第１実施例によるフィルタモジュール５０のブロック図である。フィルタモジュール５０は、２つのアンテナ端子４１、４２、及び２つの出力端子４５、４６を有する。２つのアンテナ端子４１、４２が、高周波スイッチ３５を介して２つのフィルタ素子２０、３０に接続されている。一方のフィルタ素子２０は、５Ｇのバンドｎ７７の周波数帯の信号を通過させるバンドパスフィルタであり、他方のフィルタ素子３０は、５Ｇのバンドｎ７９の周波数帯の信号を通過させるバンドパスフィルタである。
フィルタ素子２０、３０を通過した信号が、それぞれローノイズアンプ３７、３８に入力される。ローノイズアンプ３７、３８で増幅された信号が、高周波スイッチ３６を介して出力端子４５、４６から外部に出力される。
図５Ａ及び図５Ｂは、それぞれ第１実施例によるフィルタモジュール５０の斜視図及び断面図である。モジュール基板５１の実装面にフィルタ素子２０、３０が表面実装されている。モジュール基板５１の実装面に、ローノイズアンプ３７、３８（図４）等を実装するための領域５４が確保されている。
モジュール基板５１は、その内部に配置されたグランドプレーン５２を含んでいる。フィルタ素子２０のグランド端子ＴＧがグランドプレーン５２に電気的に接続されている。同様に、フィルタ素子３０のグランド端子もグランドプレーン５２に電気的に接続されている。モジュール基板５１に実装されたフィルタ素子２０、３０、ローノイズアンプ３７、３８（図４）等をシールド部材５５が覆う。シールド部材５５は、グランドプレーン５２に電気的に接続されている。シールド部材５５及びグランドプレーン５２は、モジュール基板５１に実装された回路部品を電磁シールドする。
シールド部材５５は、モジュール基板５１に実装されている複数の回路部品を封止する封止樹脂の表面を覆う金属等の導電膜で形成される。シールド部材５５は、モジュール基板５１の実装面から上方に向かって立ち上がる４つの側壁部分と、モジュール基板５１に平行な平板部分とを含む。フィルタ素子２０は、その第１側面２５が１つの側壁部分に対向する姿勢で実装されている。フィルタ素子２０の第１側面２５に対向する側壁部分を第１側壁部分５５Ａということとする。第１側壁部分５５Ａとは反対側の側壁部分を第２側壁部分５５Ｂということとする。第２側壁部分５５Ｂは、フィルタ素子３０や他の回路部品等を介してフィルタ素子２０の第２側面２６に対向している。
フィルタ素子２０の第１側面２５とシールド部材５５の第１側壁部分５５Ａとの間隔Ｇ１が、第２側面２６と第２側壁部分５５Ｂとの間隔Ｇ２より狭い。
一例として、モジュール基板５１の底面からフィルタ素子２０の底面までの高さＨ１は０．１２ｍｍである。フィルタ素子２０の高さＨ２は０．３２５ｍｍである。フィルタ素子２０の上面からシールド部材５５の平板部分までの高さＨ３は０．３０５ｍｍである。
第１実施例の優れた効果について説明する前に、フィルタ素子２０をモジュール基板５１に実装し、シールド部材５５で電磁シールドしたときの課題について、図６を参照して説明する。
図６は、フィルタ素子２０及びローノイズアンプ３７（図４）からなる回路の通過係数Ｓ２１の実測結果を示すグラフである。横軸は周波数を単位ＧＨｚで表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図６のグラフ中の破線はシールド部材５５を取り付けていない状態で測定した結果であり、実線はシールド部材５５を取り付けた状態で測定した結果である。
いずれの場合も、５Ｇのバンドｎ７７の周波数帯である３．２ＧＨｚ以上４．２ＧＨｚ以下の範囲において、通過係数Ｓ２１が高くなっている。また、通過帯域よりも高い５ＧＨｚ以上７ＧＨｚ以下の周波数帯において、シールド部材５５を取り付けると通過係数Ｓ２１が極小値を示す２つの減衰極が現れている。シールド部材５５を取り付けると、この２つの減衰極が移動することが判明した。図６に示した例では、シールド部材５５を取り付けると、２つの極の間隔が広がり、極の間の周波数帯において通過係数Ｓ２１が大きくなっていることがわかる。すなわち、通過帯域以外の減衰帯域における減衰特性が悪化している。
この減衰極の移動は、シールド部材５５を取り付けると、フィルタ素子２０内の複数のインダクタの間にシールド部材５５を介した相互誘導による結合が生じ、共振回路の回路定数が変動してしまうことに起因すると考えられる。従って、インダクタとシールド部材５５との位置関係によって、減衰極の移動量が異なる。
次に、図７Ａから図８Ｂまでの図面を参照して、フィルタ素子２０とシールド部材５５との位置関係を変化させて通過係数Ｓ２１の減衰極の変化を、電磁界シミュレータを用いてシミュレーションした結果について説明する。
図７Ａは、フィルタ素子２０とシールド部材５５との位置関係を示す模式図である。図７Ａに示した例では、フィルタ素子２０の第２側面２６とシールド部材５５の第２側壁部分５５Ｂとの間隔Ｇ２が、第１側面２５と第１側壁部分５５Ａとの間隔Ｇ１より狭い。この構成は、図５Ａ及び図５Ｂにおいて、平面視においてフィルタ素子２０を１８０度回転させることにより実現される。なお、この場合、フィルタ素子２０に近い方の側壁部分が第２側壁部分５５Ｂとなり、他のフィルタ素子３０に近い方の側壁部分が第１側壁部分５５Ａとなる。
図７Ｂは、フィルタ素子２０とローノイズアンプ３７（図４）からなる回路の通過係数Ｓ２１のシミュレーション結果を示すグラフである。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図７Ｂのグラフ中の破線は、シールド部材５５を取り付けていない状態の通過係数Ｓ２１を示し、実線は、間隔Ｇ２が０．８ｍｍになるようにフィルタ素子２０及びシールド部材５５を配置した状態の通過係数Ｓ２１を示す。
シールド部材５５を取り付けていない場合は、減衰極が１つ現れており、シールド部材５５を取り付けると、減衰極が２つ現れている。一方の減衰極は、シールド部材５５を取り付けていない場合の減衰極より高周波側に現れ、他方の減衰極は、シールド部材５５を取り付けていない場合の減衰極より低周波側に現れる。
図８Ａは、フィルタ素子２０とシールド部材５５との位置関係を示す模式図である。図８Ａに示した例では、フィルタ素子２０の第１側面２５とシールド部材５５の第１側壁部分５５Ａとの間隔Ｇ１が、第２側面２６と第２側壁部分５５Ｂとの間隔Ｇ２より狭い。
図８Ｂは、フィルタ素子２０とローノイズアンプ３７（図４）からなる回路の通過係数Ｓ２１のシミュレーション結果を示すグラフである。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図８Ｂのグラフ中の破線は、シールド部材５５を取り付けていない状態の通過係数Ｓ２１を示し、細い実線は、間隔Ｇ１が０．６ｍｍになるようにフィルタ素子２０とシールド部材５５とを配置した状態の通過係数Ｓ２１を示し、太い実線は、間隔Ｇ１が０．８ｍｍになるようにフィルタ素子２０とシールド部材５５とを配置した状態の通過係数Ｓ２１を示す。
シールド部材５５を取り付けていない状態では、２つの減衰極が現れている。間隔Ｇ１を０．６ｍｍにすると減衰極が消失し、６ＧＨｚ及び７ＧＨｚ近傍における通過係数Ｓ２１が大きなってしまう。間隔Ｇ１を０．８ｍｍにすると、減衰極が１つになって６ＧＨｚ近傍における通過係数Ｓ２１が小さくなる。
図７Ａから図８Ｂまでの図面に示したシミュレーション結果から、シールド部材５５とフィルタ素子２０との位置関係によって、６ＧＨｚ及び７ＧＨｚ近傍における通過係数Ｓ２１が大きく変化することがわかった。
次に、図９Ａから図１０Ｂまでの図面を参照して、シールド部材５５とフィルタ素子２０との位置関係によって通過係数Ｓ２１が変化する理由について説明する。
図９Ａは、フィルタ素子２０の等価回路図である。図９Ｂは、図９Ａに示した等価回路図の第１信号端子Ｔ１から第２信号端子Ｔ２への通過係数Ｓ２１の計算結果を示すグラフである。フィルタ素子２０とシールド部材５５との位置関係によってインダクタＬ１とＬ２との相互インダクタンスＭ１２、及びインダクタＬ４とＬ５との相互インダクタンスＭ４５が変化すると仮定した。相互インダクタンスＭ１２、Ｍ４５が相対的に小さい場合と、相対的に大きい場合との２つの場合について通過係数Ｓ２１を計算した。
図９Ｂの横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図９Ｂのグラフ中の破線は相互インダクタンスＭ１２、Ｍ４５が相対的に小さい場合の計算結果を示し、実線は相互インダクタンスＭ１２、Ｍ４５が相対的に大きい場合の計算結果を示す。
相互インダクタンスＭ１２、Ｍ４５が大きくなると、２つの減衰極の間隔が広がることがわかる。この変動は、図７Ｂに示したシールド部材５５無しの状態からシールド部材５５有りの状態に変化させたときの減衰極の変動に類似している。このため、フィルタ素子２０の第２側面２６の近傍に配置したシールド部材５５は、相互インダクタンスＭ１２、Ｍ４５を大きくする方向に作用すると考えられる。
図１０Ａは、フィルタ素子２０の等価回路図である。図１０Ｂは、図１０Ａに示した等価回路図の第１信号端子Ｔ１から第２信号端子Ｔ２への通過係数Ｓ２１の計算結果を示すグラフである。フィルタ素子２０とシールド部材５５との位置関係によってインダクタＬ１とＬ４との相互インダクタンスＭ１４、及びインダクタＬ２とＬ５との相互インダクタンスＭ２５が変化すると仮定した。相互インダクタンスＭ１４、Ｍ２５が相対的に小さい場合と、相対的に大きい場合との２つの場合について通過係数Ｓ２１を計算した。
図１０Ｂの横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図１０Ｂのグラフ中の実線は相互インダクタンスＭ１４、Ｍ２５が相対的に小さい場合の計算結果を示し、破線は相互インダクタンスＭ１２、Ｍ４５が相対的に大きい場合の計算結果を示す。
相互インダクタンスＭ１４、Ｍ２５が大きくなると、２つの減衰極が消失してしまうことがわかる。この変動は、図８Ｂに示したシールド部材５５無しの状態からシールド部材５５有りで間隔Ｇ１が０．６ｍｍの状態に変化させたときの減衰極の変動に類似している。このため、フィルタ素子２０の第１側面２５の近傍に配置したシールド部材５５は、相互インダクタンスＭ１４、Ｍ２５を大きくする方向に作用すると考えられる。
次に、図１１Ａ、図１１Ｂを参照して、間隔Ｇ１（図５Ｂ）を変化させたときのフィルタ素子２０の通過係数Ｓ２１を、電磁界シミュレータを用いてシミュレーションした結果について説明する。このシミュレーションにおいては、間隔Ｇ１を間隔Ｇ２（図５Ｂ）より狭くし、間隔Ｇ２を固定して間隔Ｇ１のみを変化させた。フィルタ素子２０の通過周波数帯は、Ｇ５のバンドｎ７７に相当する３．３ＧＨｚ以上４．２ＧＨｚ以下である。
図１１Ａ及び図１１Ｂは、フィルタ素子２０の第１信号端子Ｔ１から第２信号端子Ｔ２（図１、図２）までの通過係数Ｓ２１のシミュレーション結果を示すグラフである。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図１１Ｂは図１１Ａの周波数軸の５．５ＧＨｚから７．５ＧＨｚまでの範囲を拡大したものである。
図１１Ｂに示した各線に、間隔Ｇ１の寸法を示している。間隔Ｇ１が間隔Ｇ２より狭くなるようにシールド部材５５を配置すると、２つの減衰極のうち高周波側の減衰極が７ＧＨｚから低周波側にシフトしている。また、低周波側の減衰極はやや高周波側にシフトしているが、６ＧＨｚ以上にはなっていない。これにより、６ＧＨｚ以上６．５ＧＨｚ以下の周波数帯において、シールド無しの場合に比べて通過係数Ｓ２１が低下している。特に、間隔Ｇ１を０．１ｍｍ以上０．３ｍｍ以下に設定することにより、６ＧＨｚ以上６．５ＧＨｚ以下の周波数帯において、通過係数Ｓ２１を−６０ｄＢ以下まで低下させることができる。
次に、第１実施例の優れた効果について説明する。
第１実施例では、間隔Ｇ１が間隔Ｇ２（図５Ｂ）より狭くなるようにフィルタ素子２０とシールド部材５５とを配置することにより、６ＧＨｚ以上６．５ＧＨｚ以下の周波数帯における減衰特性を、シールド無しの場合に比べて大きく改善（減衰量を大きく）することができる。特に、６ＧＨｚ以上６．５ＧＨｚ以下の周波数帯には、より低い周波数帯の信号の高調波がノイズとして重畳されやすい。第１実施例によるフィルタモジュール５０は、６ＧＨｚ以上６．５ＧＨｚ以下の周波数帯に大きなノイズが発生し得る環境下で使用する場合に、特に顕著な効果が得られる。第１実施例による構成を採用することにより、５Ｇのバンドｎ７７を通過帯域に含み、６ＧＨｚ以上６．５ＧＨｚ以下の範囲を減衰帯域に含む高性能のフィルタ素子２０が得られる。
間隔Ｇ１を間隔Ｇ２より狭くするために、フィルタ素子２０の第１側面２５と、それに対向するシールド部材５５の第１側壁部分５５Ａとの間には回路部品を実装しないことが好ましい。他のフィルタ素子３０（図５Ａ）、ローノイズアンプ３７、３８（図４）等の回路部品は、第２側面２６と、それに対向するシールド部材５５の第２側壁部分５５Ｂとの間に配置するとよい。
フィルタ素子２０の第１側面２５とグランド導体１０１Ｄとの間隔Ｇｙ１（図３Ａ）が０．０７５ｍｍであるため、間隔Ｇ１が０．１ｍｍ以上０．３ｍｍ以下のとき、第１側壁部分５５Ａとグランド導体１０１Ｄとの間隔は０．１７５ｍｍ以上０．３７５ｍｍ以下になる。フィルタ素子２０のグランド導体１０１Ｄに着目すると、第１側壁部分５５Ａとグランド導体１０１Ｄとの間隔を０．１７５ｍｍ以上０．３７５ｍｍ以下にすることが好ましい。
次に第１実施例の変形例について説明する。
第１実施例によるフィルタモジュール５０に用いられるフィルタ素子２０は、４個の並列共振回路２１、２２、２３、２４を含んでいるが、並列共振回路の個数は４個に限られない。フィルタ素子２０は、複数の並列共振回路を含む構成とするとよい。
［第２実施例］
次に、図１２、図１３Ａ及び図１３Ｂを参照して、第２実施例によるフィルタモジュールについて説明する。以下、第１実施例によるフィルタモジュールと共通の構成については説明を省略する。
図１２は、第２実施例によるフィルタモジュール５０の断面図である。第１実施例では、図５Ｂに示したように間隔Ｇ１を間隔Ｇ２狭くしている。これに対して第２実施例では、間隔Ｇ２を間隔Ｇ１より狭くしている。言い換えると、フィルタ素子２０の第２側面２６をシールド部材５５の第２側壁部分５５Ｂに近づけて配置し、両者の間に回路部品を実装していない。
図１３Ａ及び図１３Ｂは、フィルタ素子２０の第１信号端子Ｔ１から第２信号端子Ｔ２（図１、図２）までの通過係数Ｓ２１を、電磁界シミュレータを用いてシミュレーションした結果を示すグラフである。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図１３Ｂは図１３Ａの周波数軸の５．５ＧＨｚから７．５ＧＨｚまでの範囲を拡大したものである。
間隔Ｇ２が０．５ｍｍ未満の場合は、シールド無しの場合に比べて、低周波側の減衰極が低周波側にシフトし、高周波側の減衰極が高周波側にシフトしている。これは、図９Ａ及び図９Ｂに示したように、シールド部材５５を配置したことにより、インダクタＬ１とＬ２との間の相互インダクタンスＭ１２、及びインダクタＬ４とＬ５との間の相互インダクタンスＭ４５が増大したためと考えられる。
間隔Ｇ２が０．５ｍｍ以上の場合は、シールド部材５５を配置してもシールド無しの状態のときから通過係数Ｓ２１に大きな変化は無い。すなわち、通過係数Ｓ２１はシールド部材５５の影響を実質的に受けない。フィルタ素子２０の第２側面２６をシールド部材５５の第２側壁部分５５Ｂに対向させて両者を近づける場合には、両者の間隔Ｇ２を０．５ｍｍ以上にすることが好ましい。
次に、第２実施例の優れた効果について説明する。
第２実施例では、間隔Ｇ２を間隔Ｇ１より狭くし、かつ間隔Ｇ２を０．５ｍｍ以上にすることにより、フィルタ素子２０の通過係数Ｓ２１がシールド部材５５の影響を受けにくくなるという効果が得られる。フィルタ素子２０の第１側面２５とグランド導体１０１Ｄとの間隔Ｇｙ１（図３Ａ）が０．０７５ｍｍであるため、間隔Ｇ２が０．５ｍｍ以上のとき、第２側壁部分５５Ｂとグランド導体１０１Ｄとの間隔は０．５７５ｍｍ以上になる。フィルタ素子２０のグランド導体１０１Ｄに着目すると、第２側壁部分５５Ｂとグランド導体１０１Ｄとの間隔を０．５７５ｍｍ以上にすることが好ましい。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ フィルタ素子
２１、２２、２３、２４ 並列共振回路
２５ 第１側面
２６ 第２側面
２７ 底面
２８ 上面
３０ フィルタ素子
３５、３６ 高周波スイッチ
３７、３８ ローノイズアンプ
４１、４２ アンテナ端子
４５、４６ 出力端子
５０ フィルタモジュール
５１ モジュール基板
５２ グランドプレーン
５４ 領域
５５ シールド部材
５５Ａ 第１側壁部分
５５Ｂ 第２側壁部分
１００、１００Ａ、１００Ｂ、・・・１００Ｍ 誘電体層
１０１Ａ、１０１Ｂ、１０１Ｃ 導体パターン
１０１Ｄ 導体パターンからなるグランド導体
１０１Ｅ、１０１Ｆ、・・・１０１Ｍ 導体パターン
１０２Ａ、１０２Ｂ、・・・１０２Ｎ ビア導体
Ｃ１、Ｃ２、・・・Ｃ７ キャパシタ
Ｌ１、Ｌ２、・・・Ｌ５ インダクタ
Ｔ１ 第１信号端子
Ｔ２ 第２信号端子
ＴＧ グランド端子
４個の並列共振回路２１、２２、２３、２４の各々の一方の端子（以下、グランド側の端子という。）が共通のインダクタＬ３を介してグランド端子ＴＧに接続されている。並列共振回路２１、２２、２３、２４の各々のグランド側の端子とは反対側の端子を、信号側の端子という。１段目の並列共振回路２１の信号側の端子が第１信号端子Ｔ１に接続されている。１段目の並列共振回路２１の信号側の端子と、２段目の並列共振回路２２の信号側の端子との間にキャパシタＣ３が接続されている。４段目の並列共振回路２４の信号側の端子が第２信号端子Ｔ２に接続されている。３段目の並列共振回路２３の信号側の端子と、４段目の並列共振回路２４の信号側の端子との間にキャパシタＣ６が接続されている。第１信号端子Ｔ１と第２信号端子Ｔ２との間にキャパシタＣ７が接続されている。キャパシタＣ７は、直列接続された２つのキャパシタで構成される。４個の並列共振回路２１、２２、２３、２４のインダクタＬ１、Ｌ２、Ｌ４、Ｌ５は相互に誘導結合している。
インダクタＬ２は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｉ、ビア導体１０２Ｉから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｋ、及び導体パターン１０１Ｋから底面２７に向かう方向に延びるビア導体１０２Ｊによって構成される。インダクタＬ４は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｋ、ビア導体１０２Ｋから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｌ、及び導体パターン１０１Ｌから底面２７に向かう方向に延びるビア導体１０２Ｌによって構成される。インダクタＬ５は、グランド導体１０１Ｄから上方に向かって延びるビア導体１０２Ｍ、ビア導体１０２Ｍから誘電体層１００の短辺方向に第１側面２５から第２側面２６に向かって延びる導体パターン１０１Ｍ、及び導体パターン１０１Ｍから底面２７に向かう方向に延びるビア導体１０２Ｎによって構成される。
インダクタＬ１、Ｌ２、Ｌ４、Ｌ５は、第１側面２５及び底面２７の両方に平行な方向、すなわち誘電体層１００の長辺方向に並んで配置されている。インダクタＬ１、Ｌ２、Ｌ４、Ｌ５が並ぶ方向を配列方向ということとする。インダクタＬ１、Ｌ２、Ｌ４、Ｌ５のいずれにおいても、グランド導体１０１Ｄに接続されている方のビア導体１０２Ｇ、１０２Ｉ、１０２Ｋ、１０２Ｍが、他方のビア導体１０２Ｈ、１０２Ｊ、１０２Ｌ、１０２Ｎよりも第１側面２５に近い側に配置されている。
図９Ｂの横軸は周波数を単位「ＧＨｚ」で表し、縦軸は通過係数Ｓ２１を単位「ｄＢ」で表す。図９Ｂのグラフ中の実線は相互インダクタンスＭ１２、Ｍ４５が相対的に小さい場合の計算結果を示し、破線は相互インダクタンスＭ１２、Ｍ４５が相対的に大きい場合の計算結果を示す。

Claims (7)

  1. モジュール基板と、
    相互に反対方向を向く底面及び上面、相互に反対方向を向く第１側面及び第２側面を備え、前記底面にグランド端子、第１信号端子、第２信号端子が形成され、前記底面を前記モジュール基板に対向させた姿勢で前記モジュール基板に実装されたフィルタ素子と、
    前記第１側面及び前記第２側面にそれぞれ対向する第１側壁部分及び第２側壁部分を備え、前記フィルタ素子を覆うシールド部材と
    を有し、
    前記フィルタ素子は、各々が、相互に並列に接続されたインダクタとキャパシタとを含む複数の並列共振回路を内部に含み、
    前記複数の並列共振回路のインダクタは、前記第１側面及び前記底面の両方に平行な方向に並び、
    前記複数の並列共振回路のインダクタの各々は、前記グランド端子に電気的に接続されているグランド側の端部から上方に向かって延び、さらに前記第１側面から前記第２側面に向かう方向に延び、さらに、前記底面に向かう方向に延びており、
    前記複数の並列共振回路のうち１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第１信号端子に電気的に接続されており、他の１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第２信号端子に電気的に接続されており、
    前記第１側面と前記第１側壁部分との間隔が、前記第２側面と前記第２側壁部分との間隔より狭いフィルタモジュール。
  2. 前記第１側面と前記第１側壁部分との間隔が０．１ｍｍ以上０．３ｍｍ以下である請求項１に記載のフィルタモジュール。
  3. モジュール基板と、
    相互に反対方向を向き底面及び上面、相互に反対方向を向く第１側面及び第２側面を備え、前記底面にグランド端子、第１信号端子、第２信号端子が形成され、前記底面を前記モジュール基板に対向させた姿勢で前記モジュール基板に実装されたフィルタ素子と、
    前記第１側面及び前記第２側面にそれぞれ対向する第１側壁部分及び第２側壁部分を備え、前記フィルタ素子を覆うシールド部材と
    を有し、
    前記フィルタ素子は、各々が、相互に並列に接続されたインダクタとキャパシタとを含む複数の並列共振回路を内部に含み、
    前記複数の並列共振回路は前記第１側面及び前記底面の両方に平行な方向に並び、
    前記複数の並列共振回路のインダクタの各々は、前記グランド端子に電気的に接続されているグランド側の端部から上方に向かって延び、さらに前記第１側面から前記第２側面に向かう方向に延び、さらに、前記底面に向かう方向に延びており、
    前記複数の並列共振回路のうち１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第１信号端子に電気的に接続されており、他の１つの並列共振回路のインダクタのグランド側の端部とは反対側の信号側の端部が前記第２信号端子に電気的に接続されており、
    前記第２側面と前記第２側壁部分との間隔が、前記第１側面と前記第１側壁部分との間隔より狭く、かつ０．５ｍｍ以上であるフィルタモジュール。
  4. 前記フィルタ素子は前記底面に平行に配置されたグランド導体を内部に含み、前記複数の並列共振回路のインダクタの各々のグランド側の端部は前記グランド導体に接続されている請求項１乃至３のいずれか１項に記載のフィルタモジュール。
  5. 前記複数の並列共振回路は少なくとも３個配置されており、前記複数の並列共振回路の配列方向に関して一方の端に配置された並列共振回路のインダクタの信号側の端部が前記第１信号端子に電気的に接続されており、他方の端に配置された並列共振回路のインダクタの信号側の端部が前記第２信号端子に電気的に接続されており、相互に隣り合う２つの並列共振回路のインダクタ同士が誘導結合している請求項１乃至４のいずれか１項に記載のフィルタモジュール。
  6. 前記モジュール基板は内部にグランドプレーンを備えており、前記シールド部材及び前記グランド端子は前記グランドプレーンに電気的に接続されている請求項１乃至５のいずれか１項に記載のフィルタモジュール。
  7. 前記フィルタ素子はバンドパスフィルタであり、通過帯域が３．３ＧＨｚ以上４．２ＧＨｚ以下の範囲を含み、減衰帯域が６ＧＨｚ以上６．５ＧＨｚ以下の範囲を含んでいる請求項１乃至６のいずれか１項に記載のフィルタモジュール。
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