JP2020187768A - ホスト機器および拡張デバイス - Google Patents
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- 230000004044 response Effects 0.000 claims description 75
- 238000001514 detection method Methods 0.000 claims description 49
- 238000004891 communication Methods 0.000 claims description 10
- VFVHNRJEYQGRGE-BYPYZUCNSA-N (R)-3-(acetylthio)isobutyric acid Chemical compound OC(=O)[C@@H](C)CSC(C)=O VFVHNRJEYQGRGE-BYPYZUCNSA-N 0.000 description 175
- 239000000872 buffer Substances 0.000 description 66
- 238000000034 method Methods 0.000 description 46
- 230000008569 process Effects 0.000 description 41
- 238000007781 pre-processing Methods 0.000 description 31
- 102220057255 rs730881172 Human genes 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 238000012790 confirmation Methods 0.000 description 15
- 238000012545 processing Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 8
- 101100232371 Hordeum vulgare IAT3 gene Proteins 0.000 description 5
- 102220041397 rs587778757 Human genes 0.000 description 4
- 230000011664 signaling Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 2
- 102220070930 rs794728599 Human genes 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000029610 recognition of host Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4081—Live connection to bus, e.g. hot-plugging
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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Abstract
Description
この時、入力バッファの入力がフローティング状態にある場合や中間電圧が入力バッファに入力されると、入力バッファに貫通電流が流れることがある。特に、低電圧信号のハイレベルは高電圧信号の中間電圧となることがある。このため、異なる信号電圧で動作するホスト機器および拡張デバイスが接続されると、入力バッファに貫通電流が流れることがあった。以下高電圧信号をHVS(High Voltage Signaling)と表現し、低電圧信号をLVS(Low Voltage Signaling)と表現する。
図1は、第1実施形態に係るホスト機器および拡張デバイスの概略構成を示すブロック図である。なお、図1では、ホスト1、2および拡張デバイス3、4のそれぞれについて、電源、クロック、コマンド/レスポンスおよびデータのバスインターフェース信号を介してホスト1、2と拡張デバイス3、4との間で通信を行うインターフェース部を抜粋して示した。
図1において、拡張デバイス3、4はホスト1、2に脱着可能に構成されている。この時、ホスト1は拡張デバイス3、4を使用することができ、デバイスを初期化するために拡張デバイス3、4にコマンドを送り、拡張デバイス3、4からレスポンスを受信することができる。ホスト2は拡張デバイス4を使用することができるが、拡張デバイス3を使用することができない。デバイスを初期化するために拡張デバイス4にコマンドを送り、拡張デバイス4からレスポンスを受信することができる。ホスト1および拡張デバイス3、4は高電圧信号で通信し、ホスト2および拡張デバイス4は低電圧信号で通信することができる。例えば、高電圧信号は3.3V付近、低電圧信号は1.8V付近に設定することができる。高電圧信号は高電圧で通信する信号、低電圧信号は低電圧で通信する信号である。なお、信号はクロックCLK、データDAT[3:0]およびコマンドCMDを含むことができる。この時、電源電圧は、ホスト1、2から拡張デバイス3、4に電源ラインVDDを介して供給される。電源電圧は高電源電圧に設定することができる。例えば、電源電圧は3.3V(2.7V〜3.6V)に設定することができる。
また、LVSデバイスではデータDAT[2]がLowに起動され、HVSデバイスではデータDAT[2]が起動されない。このため、ホスト2がデータDAT[2]をプルアップした時にデータDAT[2]の電圧を検出することで拡張デバイス3、4がHVSデバイスおよびLVSデバイスのいずれであるかを判定することができる。この時、LVSデバイスでは、データDAT[2]の電圧がLowに維持されるので、拡張デバイス4の入力バッファに中間電圧が入力されるのを防止することができ、入力バッファに貫通電流が流れるのを防止することができる。一方、HVSデバイスでは、データDAT[2]の電圧がHighになるが、その時にホスト2は拡張デバイス3の駆動を即座に停止することにより、入力バッファに貫通電流が流れたとしても短時間にすることで影響を低減することができる。論理回路により制御することで数マイクロ秒程度で処理が可能である。
図2において、ホスト2には、電源供給部2A、パワースイッチ2B(プルダウン回路があっても良いが図示はしていない)、2L、I/Oセル2Hおよびロジック回路2Kが設けられている。ロジック回路2Kには、図1のクロック発生部2E、コマンド制御部2F、データ制御部2GおよびLVS制御部2Jを設けることができる。また、ホスト2には、プルアップ抵抗R0〜R3、電源端子TH1、クロック端子TH2、コマンド端子TH3およびデータ端子TH4〜TH6が設けられている。電源端子TH1には電源ラインVDDが接続されている。クロック端子TH2にはクロックSDCLKを割り当てることができる。コマンド端子TH3にはコマンドCMDおよびレスポンスを割り当てることができる。データ端子TH4にはデータDAT[3]を割り当てることができる。データ端子TH5にはデータDAT[2]を割り当てることができる。データ端子TH6にはデータDAT[1:0]を割り当てることができる。パワースイッチ2Lにはプルダウン回路2Pが設けられている。I/Oセル2Hには、出力バッファBH1、BH2、BH4〜BH6および入力バッファBH3、BH7〜BH9が設けられている。
図3(a)において、拡張デバイス4には、デバイス検出抵抗R4が設けられている。デバイス検出抵抗R4には、電気的に制御されるスイッチSW2が直列に接続されていてDAT[3]から切り離すことができる。デバイス検出抵抗R4の抵抗値は10kΩ〜90kΩに設定することができる。デバイス検出抵抗R4の一端の電位は、I/Oセル電源VDDIOに接続され、初期値として3.3Vが供給される。そして、スイッチSW2はオン状態になっているため、データDAT[3]の電圧がデバイス検出抵抗R4を介してプルアップされる。この時、デバイス検出抵抗R4は、拡張デバイス4がホスト1、2に装着されたのをホスト1、2が認識するために用いることができる。
また、データ端子TH4´は、プルダウン抵抗R6に接続されている。この時、R4とR6で分圧された電圧がHighレベルを示すような値が選ばれる。つまりR6≫R4となる高抵抗をプルダウン抵抗R6の抵抗値として採用することができる。プルダウン抵抗R6はデバイス検出する場合に必要になるもので、デバイスが未接続な状態のときにDAT[3]がフローティング状態になることを防いでいる。電圧のLowからHighへの変化でデバイスが接続されたことが検出できる。
なお、図3(a)および図3(b)において、スイッチSW1、SW2はメカニカルなスイッチではなく、トランジスタスイッチで構成されている。この時、トランジスタをオフに設定することでデバイス検出抵抗R4をデータ端子TD4から切り離すことができる。
図4において、ホスト2が拡張デバイス4に電源を投入する前は(t1)、ホスト2は全ての信号をLowに設定する。この時、クロックSDCLKはプルアップしないので、出力バッファBH1によりクロックSDCLK(TH2)をLowに駆動する必要がある。また、図3(b)に示すように、デバイス検出抵抗R4を介してデータDAT[3]の電圧が3.3Vという高電圧にプルアップされるのを防止するために、ホスト2は、出力バッファBH4によりデータDAT[3](TD4)をLowに駆動する必要がある。その他の信号、コマンドCMD(TH3)およびデータDAT[2:0](TD5,TD6)については、出力バッファBH2、BH5、BH6によりLowに駆動するか、プルアップ抵抗R0〜R2によりプルダウンすることで電圧はLowに設定することができる。プルダウン回路2Pにより、パワースイッチ2Lの出力を0V付近に固定することでプルダウンが可能となる。これらはロジック回路2Kによって制御される。
この時、ホスト2は、コマンドCMDおよびデータDAT[3]、DAT[1:0]をプルアップする(t8)。図示のようにコマンドCMDはHighに駆動してもよい。次に、ホスト2は、クロックSDCLKを出力する(t9)。次に、ホスト2は、クロックSDCLKを所定数NKだけ出力すると、コマンドCMD0を発行する(t10)。この所定数NKは、例えば、74クロックに設定することができる。拡張デバイス4がコマンドCMD0を受信すると、データDAT[2]の電圧のLow駆動を停止する。この時、データDAT[2]の電圧がプルアップされる(t11)。次に、ホスト2は、コマンドCMD8を発行する(t12)。なお、図4では、コマンドCMD8の発行後の初期化処理は省略した。
図5において、ホスト2が拡張デバイス3に電源を投入する前は(t1)、ホスト2は全ての信号をLowに設定する。この時、クロックSDCLKはプルアップしないので、出力バッファBH1によりクロックSDCLK(TH2)をLowに駆動する必要がある。また、図3(b)に示すように、デバイス検出抵抗R4を介してデータDAT[3]の電圧が3.3Vという高電圧にプルアップされるのを防止するために、ホスト2は、出力バッファBH4によりデータDAT[3](TD4)をLowに駆動する必要がある。その他の信号、コマンドCMD(TH3)およびデータDAT[2:0](TD5,TD6)については、出力バッファBH2、BH5、BH6によりLowに駆動するか、プルアップ抵抗R0〜R2によりプルダウンすることで電圧はLowに設定することができる。プルダウン回路2Pにより、パワースイッチ2Lの出力を0V付近に固定することでプルダウンが可能となる。これらはロジック回路2Kによって制御される。
図6(a)において、高電圧信号入力では、信号電圧のHighの範囲は、最大値VIH(max)(=VDD+0.3V)と最小値VIH(min)(=2.25V)との間に設定される。信号電圧のLowの範囲は、最大値VIL(max)(=0.675V)と最小値VIL(min)(=0V)との間に設定される。また、低電圧信号出力では、信号電圧のHighの範囲は、最大値VOH(max)(=2.00V)と最小値VOH(min)(=1.40V)との間に設定される。信号電圧のLowの範囲は、最大値VOL(max)(=0.45V)と最小値VOL(min)(=0V)との間に設定される。
この時、図6(b)に示すように、拡張デバイス3に入力バッファBD0が設けられているものとする。そして、入力バッファBD0が高電圧信号で動作する時に、ホスト2から入力バッファBD0に低電圧信号出力のHighが印加されると、中間電位VMIDが印加されるため、入力バッファBD0に貫通電流Ihが流れる可能性が高くなる(実装や条件に依存する)。
また、チェックパターンについては、信号電圧が1.8Vであるか3.3Vであるかに応じて異なるチェックパターンを設定できるようにしてもよい。
図8において、ホスト2では、初期化処理の前に前処理が実行される。前処理では、デバイスに電源を投入する処理S1は、図4および図5の時刻t2が対応している。処理S2Aは、図4および図5の時刻t7に対応している。そして、データDAT[2]の電圧がHighの時はHVSデバイスと判定し、HVSデバイスのドライブを停止するとともに、HVSデバイスを却下する(S2B)。処理S2Bは、図5の時刻t8に対応する。一方、データDAT[2]の電圧がLowの時はLVSデバイスと判定し、LVSデバイスの初期化処理に移行する。この初期化処理では、ホスト2は、コマンドCMD0を発行する(S3)。処理S3は、図4の時刻t10に対応している。この時、クロックCLKとコマンドCMDは、信号電圧1.8Vが使われる。次に、CMD8のフィールドVHSにコマンド引数0010bを設定し、コマンドCMD8を発行する(S4)。処理S4は、図4の時刻t12に対応している。
図9において、拡張デバイス4では、初期化処理の前に前処理が実行される。
前処理では、拡張デバイス4に電源が投入されると(S21)、拡張デバイス4はデータDAT[3]の電圧をチェックする(S22A)。処理S21は、図4の時刻t2に対応する。処理S22Aは、図4の時刻t3に対応する。そして、拡張デバイス4は、データDAT[3]の電圧がLowの時はLVSホスト、データDAT[3]の電圧がHighの時はHVSホストと判定する。LVSホストと判定した時は、1.8V用のレギュレータ4Bをオンにし、デバイス検出抵抗R4を切断し、電源電圧VD2が安定してからセル電源VDDIOを電源電圧VD2に切り替え、I/Oセルを低電圧信号に切り替える(S22B)。HVSホストと判定した時は、すでにセル電源VDDIOには電源電圧VD1が接続されているので、その状態を維持する。拡張デバイス4は、前処理を実行すると、初期化処理に移行する。
HVSホストによっては、各信号の初期レベルが単一的ではなく、データDAT[3]をLowに設定する可能性もあり、1回のレベル確認だけではLVSホストの検出を確実に行うことができない。第2実施形態では、コマンド発行前の前処理において、異なるタイミングで信号を2回以上確認することでLVSデバイスとLVSホストの相互検出を確実にできるようにした構成を示す。
LVSデバイスと判定した場合、ホスト2は、コマンドCMDおよびデータDAT[3]、DAT[1:0]をプルアップする(t8)。図示のようにコマンドCMDはHighに駆動してもよい。そして、ホスト2は、LVSデバイスの初期化処理に移行する。この初期化処理では、1.8Vの低信号電圧で動作することができる。また、ホスト2は、クロックSDCLKを出力する(t9)。拡張デバイス4がクロックSDCLKを受信すると、データDAT[2]の電圧のLow駆動を停止する。この時、データDAT[2]の電圧がホスト2にてプルアップされる(t9´)。次に、ホスト2は、クロックSDCLKを所定数だけ出力すると、コマンドCMD0を発行する(t10)。この所定数は、例えば、74クロックに設定することができる。なお、拡張デバイス4はコマンドCMD0を受信した時に、データDAT[2]の電圧のLow駆動を停止するようにしてもよい。この時、データDAT[2]の電圧がホスト2にてプルアップされる(t10´)。
図12において、時刻t1〜時刻t5までの動作は図5と同様である。その後、ホスト2のパワースイッチ2Lは、プルアップ抵抗R2を介してデータDAT[2]をプルアップする(t5)。この時、拡張デバイス3は、データDAT[2]の電圧をLowに駆動しないので、データDAT[2]の電圧はHighに立ち上がる。貫通電流の発生を防ぐため、コマンドCMDおよびデータDAT[1:0]はプルアップでHighにならないように制御すべきである。
図13において、時刻t1〜時刻t5までの動作は図11と同様である。その後、拡張デバイス4は、データDAT[2]の電圧レベルの立ち上がりを検出した時(t5´)から所定時間T3だけ経過すると、コマンドCMDおよびデータDAT[2]、DAT[3]の電圧レベルをチェックする(t6´)。そして、拡張デバイス4は、コマンドCMDおよびDAT[3]の電圧レベルがLowでない時は、HVSホストと判定する。この時、HVSホストは、コマンドCMDとデータDAT[2:0]はプルアップ抵抗でプルアップする。データDAT[3]は、デバイス検出抵抗R4でプルアップされるが、同時にホスト側のプルアップ抵抗が接続されていてもプルアップされる。
図14において、HVSホストが拡張デバイス4に電源を投入する前は(t1)、HVSホストは全ての信号をLowに設定する。HVSホストが拡張デバイス4に電源を投入すると(t2)、HVSホストは、コマンドCMDおよびデータDAT[3]、DAT[2]、DAT[1:0]をプルアップする。データDAT[3]は拡張デバイス4によってもプルアップされる。その後、拡張デバイス4は、コマンドCMDおよびデータDAT[2]、DAT[3]の電圧レベルをチェックする(t3´)。そして、拡張デバイス4は、コマンドCMDおよびデータDAT[2]、DAT[3]のうちのいずれかの電圧レベルがHighならば、HVSホストと判定する。
図15は、第3実施形態に係るLVSデバイスに用いられる入出力バッファの構成例を示すブロック図である。この第3実施形態では、貫通電流を防止するために、データDAT[2]の入力I/Oセルを入力禁止状態にすることができる。
図15において、このLVSデバイスでは、図2の拡張デバイス4の出力バッファBD2および入力バッファBD3の代わりに、出力バッファ11、入力バッファ12および電圧検出回路13が設けられている。出力バッファ11にはロジック回路4Kから出力信号OUTが入力され、バスインターフェース信号BUSが出力バッファ11から出力される。バスインターフェース信号BUSは、データDAT[2]である。入力バッファ12は、イネーブル制御信号Enableが入力され、イネーブル状態ではバスインターフェース信号BUSが入力信号INとしてロジック回路4Kに伝送される。ディセーブル状態では、バスインターフェース信号BUSがフローティングや中間電圧レベルになっても貫通電流は発生しない。
図16(a)は、第4実施形態に係るLVS識別モードの期間を示すタイミングチャート、図16(b)は、図16(a)のLVS識別シーケンスの一例を示すタイミングチャートである。
これにより、電源の投入直後にHVSホストがクロックHCLKを出力する場合においても、LVSカードはHVSホストとLVSホストとを区別することができる。
図17は、第5実施形態に係るLVSホストにLVSデバイスが装着された時のLVS識別シーケンスを示すタイミングチャートである。
なお、図17において、t1〜t8はホスト2が管理するタイミング、t5´、t9´は拡張デバイス4が管理するタイミングである。ドライブされずにpull−upされている信号を点線で示し、その他は実線で示した。LowドライブまたはHighドライブとpull−downまたはpull−upとが競合する場合、電圧レベルはLowドライブまたはHighドライブの方がpull−downまたはpull−upよりも優先する。実線の丸印は拡張デバイス4がチェックするポイント、点線の丸印はホスト2がチェックするポイントである。
図18において、時刻t1〜時刻t5までの動作は図17と同様である。この時、拡張デバイス3がHVSデバイスの場合、拡張デバイス3はデータDAT[2]の電圧を反転しない。このため、ホスト2がデータDAT[2]の電圧レベルはホストが設定した電圧レベルとなる。
図23は、第6実施形態に係るLVSホスにLVSデバイスが装着された時のデータラインDAT[2]の接続関係を示すブロック図である。
Claims (11)
- ホストから第1電源電圧の供給を受け、クロック、コマンド/レスポンスおよびデータの信号を介して前記ホストと通信を行い、前記信号の入出力信号レベルは、第1信号電圧およびそれより低い第2信号電圧を前記通信に使用可能な拡張デバイスであって、
前記ホストから電源供給を受ける電源・グランド端子と、
時間的に連続して複数供給される第1のクロックパルス又は前記第1のクロックパルスよりパルス幅が大きく単独で供給される第2のクロックパルスを前記クロックとして入力されるクロック端子と、
前記コマンドを受信したり、前記レスポンスを送信したりするコマンド端子と、
前記データの入出力を行う複数のデータ端子と、
前記クロック端子に接続される第1のI/Oセル、前記コマンド端子に接続される第2のI/Oセル、および前記複数のデータ端子に接続される複数の第3のI/Oセルを有するI/Oセル部と、
前記クロック端子に前記第1のクロックパルス及び前記第2のクロックパルスのいずれが入力されたのかを判定するように構成されたクロック受信部と、
を備え、
前記拡張デバイスは、前記I/Oセル部に対して入出力される信号のレベルを制御し、前記I/Oセル部による入力信号のHigh/Lowを判定するための閾値を制御し、
前記拡張デバイスは、前記第1のI/Oセルが前記第2信号電圧を入力として動作するように前記第1のI/Oセルの前記閾値を制御し、
前記クロック受信部が前記第2のクロックパルスの受信を検出したことにより、前記拡張デバイスは、前記複数のデータ端子の中のひとつのデータ端子の電圧レベルを反転する方向に前記複数の第3のI/Oセルの中の該当するひとつのI/Oセルを出力にドライブする
拡張デバイス。 - 前記拡張デバイスは、前記クロック受信部が前記第2のクロックパルスの受信を検出したことにより、前記コマンド端子の信号電圧レベルを参照し、Highの場合は前記第1信号電圧で動作するように前記I/Oセル部を設定し、Lowの場合は前記第2信号電圧で動作するように前記I/Oセル部を設定する
請求項1の拡張デバイス。 - 前記拡張デバイスは、前記クロック端子に入力されるクロックパルスのパルス幅が所定のパルス幅より大きい場合、前記第2のクロックパルスの受信を検出し、前記クロック端子に入力されるクロックパルスのパルス幅が前記所定のパルス幅より小さい場合、前記第1のクロックパルスの受信を検出する
請求項1の拡張デバイス。 - 前記拡張デバイスが前記I/Oセル部の信号電圧を設定する前に、前記クロック端子に入力されるクロックパルスの数が2個以上であることに応じて、前記クロック受信部が前記第1のクロックパルスの受信を検出した場合、前記拡張デバイスは、前記I/Oセル部が前記第1信号電圧で動作するように設定する
請求項2の拡張デバイス。 - 前記第2のクロックパルスの検出において、前記クロック端子に印加されるパルス幅を測定する回路を備え、前記パルス幅がある規定値より大きい時に前記第2のクロックパルスを検出したと判定する
請求項1の拡張デバイス。 - 前記第1電源電圧またはそれより低い第2電源電圧を選択し、前記I/Oセル部の電源として供給するセレクタを具備し、
前記拡張デバイスは、初期設定として前記第1電源電圧が供給されるように前記セレクタを制御し、前記第2信号電圧で動作するように前記I/Oセル部を設定した場合は前記第2電源電圧が供給されるように前記セレクタを制御する
請求項2の拡張デバイス。 - 前記第1電源電圧からレギュレータにより前記第2電源電圧を生成する
請求項6の拡張デバイス。 - 前記コマンド端子を介し、前記ホストからのコマンドを受信するとともに、前記コマンドに対する前記レスポンスを前記ホストに送信するコマンド制御部をさらに備え、
前記コマンド制御部は、電圧識別コマンドを受信した場合、前記電圧識別コマンドの引数に設定されている情報として、前記I/Oセル部が前記第1信号電圧で動作しているか前記第2信号電圧で動作しているかを識別する情報を読み取り、拡張デバイスにエラーの発生がなく、かつ前記引数が示す信号電圧をサポートしている場合は前記電圧識別コマンドと同じ信号電圧で前記レスポンスを返し、拡張デバイスにエラーの発生があったか、または前記引数が示す信号電圧をサポートしていない場合は前記レスポンスを返さない
請求項1に記載の拡張デバイス。 - デバイスに第1電源電圧の供給を行い、クロック、コマンド/レスポンスおよびデータの信号を介して前記デバイスと通信を行い、前記信号の入出力信号レベルは、第1信号電圧およびそれより低い第2信号電圧を前記通信に使用可能なホスト機器であって、
前記デバイスに電源供給する電源・グランド端子と、
時間的に連続して複数供給される第1のクロックパルス又は前記第1のクロックパルスよりパルス幅が大きく単独で供給される第2のクロックパルスを前記クロックとして出力するクロック端子と、
前記コマンドを送信したり、前記レスポンスを受信したりするコマンド端子と、
データの入出力を行う第1のデータ端子と、
データの入出力を行う第2のデータ端子と、
前記クロック端子に接続される第1のI/Oセル、前記コマンド端子に接続される第2のI/Oセル、前記第1のデータ端子に接続される第3のI/Oセル、および前記第2のデータ端子に接続される第4のI/Oセルを有するI/Oセル部と、
前記第2信号電圧で通信できるデバイスかどうかを検出するデバイス検出部を備え、
前記第1のデータ端子をLowレベルにドライブし、前記クロック端子、前記コマンド端子および前記第2のデータ端子をLowレベルにドライブし、
前記第2のクロックパルスを前記クロック端子に出力し、前記第2のクロックパルスの出力から第1の所定期間が経過した後にドライブを停止して抵抗を介して前記第1のデータ端子をプルアップし、
前記第1の所定期間の経過後さらに第2の所定時間が経過した後に、前記第1のデータ端子の信号のレベルがLowレベルに維持されていれば前記デバイスの初期化を開始し、
前記第1の所定期間の経過後さらに第2の所定時間が経過した後に、前記第1のデータ端子の信号のレベルが所定の電圧レベルとなっていれば前記デバイスの初期化を行わない
ホスト機器。 - 前記デバイスの初期化時の前記クロックの最低周波数におけるHighレベル期間よりも前記第2のクロックパルスのHighレベル期間の方が長い
請求項9に記載のホスト機器。 - 前記コマンド端子から前記コマンドを発行するとともに、前記コマンドに対する前記レスポンスを受信するコマンド制御部をさらに備え、
現在の通信が前記第2信号電圧で行われていることを識別する情報を引数に設定した電圧識別コマンドを前記デバイスに送信し、
前記電圧識別コマンドに対し前記レスポンスを受信した場合は、前記デバイスの初期化を継続し、前記電圧識別コマンドに対し前記レスポンスを受信しなかった場合は、前記デバイスの初期化を停止するとともに電源供給を停止する
請求項10に記載のホスト機器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015224245 | 2015-11-16 | ||
JP2015224245 | 2015-11-16 | ||
JP2016052000A JP2017097825A (ja) | 2015-11-16 | 2016-03-16 | ホスト機器および拡張デバイス |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016052000A Division JP2017097825A (ja) | 2015-11-16 | 2016-03-16 | ホスト機器および拡張デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020187768A true JP2020187768A (ja) | 2020-11-19 |
JP6889318B2 JP6889318B2 (ja) | 2021-06-18 |
Family
ID=58803979
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016052000A Abandoned JP2017097825A (ja) | 2015-11-16 | 2016-03-16 | ホスト機器および拡張デバイス |
JP2020118045A Active JP6889318B2 (ja) | 2015-11-16 | 2020-07-08 | ホスト機器および拡張デバイス |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016052000A Abandoned JP2017097825A (ja) | 2015-11-16 | 2016-03-16 | ホスト機器および拡張デバイス |
Country Status (7)
Country | Link |
---|---|
US (4) | US10741236B2 (ja) |
EP (1) | EP3430493A1 (ja) |
JP (2) | JP2017097825A (ja) |
KR (2) | KR102205753B1 (ja) |
CN (1) | CN108780346B (ja) |
TW (3) | TWI735898B (ja) |
WO (1) | WO2017159883A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023162555A1 (ja) * | 2022-02-22 | 2023-08-31 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置およびホスト-スレーブシステム |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017097825A (ja) * | 2015-11-16 | 2017-06-01 | 株式会社東芝 | ホスト機器および拡張デバイス |
US11277279B2 (en) * | 2016-12-12 | 2022-03-15 | Johnson Controls Tyco IP Holdings LLP | Systems and methods for incorporating a single-port ethernet device in a media protocol ring |
WO2019031295A1 (ja) * | 2017-08-08 | 2019-02-14 | パナソニックIpマネジメント株式会社 | カード装置、ホスト装置および通信方法 |
US10949106B2 (en) | 2019-01-18 | 2021-03-16 | Silicon Motion Inc. | Initialization methods and associated controller, memory device and host |
TWI709859B (zh) | 2019-01-18 | 2020-11-11 | 慧榮科技股份有限公司 | 安全數位卡之方法、快閃記憶體控制器以及電子裝置 |
CN109490761B (zh) * | 2019-01-22 | 2024-03-01 | 上海艾为电子技术股份有限公司 | 一种测试模式进入方法及*** |
CN111538763B (zh) * | 2020-04-24 | 2023-08-15 | 咪咕文化科技有限公司 | 一种确定集群中主节点的方法、电子设备和存储介质 |
CN114413537A (zh) * | 2020-10-28 | 2022-04-29 | 海信(山东)冰箱有限公司 | 冰箱及其控制方案确定方法 |
JP7243923B2 (ja) | 2020-11-24 | 2023-03-22 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置およびデータ転送システム |
WO2022176358A1 (ja) * | 2021-02-16 | 2022-08-25 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置およびデータ転送システム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
JP2009258773A (ja) * | 2008-03-19 | 2009-11-05 | Toshiba Corp | メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法 |
JP2013214221A (ja) * | 2012-04-03 | 2013-10-17 | Renesas Electronics Corp | ホスト装置、半導体装置、及びメモリカードシステム |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2669303B2 (ja) * | 1993-08-03 | 1997-10-27 | 日本電気株式会社 | ビットエラー訂正機能付き半導体メモリ |
US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
JP3364133B2 (ja) * | 1997-10-16 | 2003-01-08 | 富士通株式会社 | カード、ホスト装置、及び、ドライブ装置 |
JP2001110185A (ja) * | 1999-10-07 | 2001-04-20 | Mitsubishi Electric Corp | クロック同期型半導体記憶装置 |
US6501300B2 (en) * | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
WO2006057049A1 (ja) | 2004-11-26 | 2006-06-01 | Kabushiki Kaisha Toshiba | カードおよびホスト機器 |
KR100809072B1 (ko) * | 2006-09-28 | 2008-03-03 | 삼성전자주식회사 | 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법 |
WO2009107400A1 (ja) * | 2008-02-29 | 2009-09-03 | パナソニック株式会社 | ホスト装置用インタフェース装置、スレーブ装置用インタフェース装置、ホスト装置、スレーブ装置、通信システム、及びインタフェース電圧切り替え方法 |
JP5532724B2 (ja) * | 2009-07-30 | 2014-06-25 | 株式会社リコー | インタフェース回路及びそれを備えた半導体装置 |
JP5568928B2 (ja) * | 2009-09-08 | 2014-08-13 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器及びシステム |
CN101667166B (zh) * | 2009-09-25 | 2012-01-25 | 华为终端有限公司 | 设备识别方法及装置 |
JP5390709B2 (ja) | 2009-12-17 | 2014-01-15 | 株式会社東芝 | 半導体システム、半導体装置、及び電子デバイスの初期化方法 |
CN101853061A (zh) * | 2010-06-13 | 2010-10-06 | 重庆交通大学 | 无线鼠标的智能供电方法及智能供电*** |
CN102096039B (zh) * | 2010-11-05 | 2013-01-16 | 山东电力集团公司泰安供电公司 | 一种无线位检电路 |
US8625386B2 (en) * | 2012-03-22 | 2014-01-07 | Seiko Epson Corporation | Non-volatile memory device, circuit board, printing material container and printer |
US9170974B2 (en) * | 2013-02-25 | 2015-10-27 | Freescale Semiconductor, Inc. | Methods and systems for interconnecting host and expansion devices within system-in-package (SiP) solutions |
JP6139010B2 (ja) * | 2013-03-15 | 2017-05-31 | インテル・コーポレーション | デバイス |
TWI534632B (zh) * | 2013-12-05 | 2016-05-21 | 威盛電子股份有限公司 | 中介電子裝置、中介電子裝置的操作方法及電子系統 |
JP2015215841A (ja) | 2014-05-13 | 2015-12-03 | 株式会社東芝 | メモリシステム |
JP2016029556A (ja) * | 2014-07-15 | 2016-03-03 | 株式会社東芝 | ホスト機器および拡張性デバイス |
US9886080B2 (en) * | 2014-12-30 | 2018-02-06 | Sandisk Technologies Llc | Low voltage detection and initialization for non-volatile memory systems |
JP2017097825A (ja) * | 2015-11-16 | 2017-06-01 | 株式会社東芝 | ホスト機器および拡張デバイス |
US10339083B2 (en) * | 2016-01-06 | 2019-07-02 | Panasonic Intellectual Property Management Co., Ltd. | Host device, slave device, and removable system |
KR102519539B1 (ko) * | 2017-05-15 | 2023-04-11 | 삼성디스플레이 주식회사 | 스테이지 및 이를 이용한 주사 구동부 |
KR102657125B1 (ko) * | 2018-06-01 | 2024-04-15 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 |
-
2016
- 2016-03-16 JP JP2016052000A patent/JP2017097825A/ja not_active Abandoned
-
2017
- 2017-03-15 KR KR1020187026252A patent/KR102205753B1/ko active Application Filing
- 2017-03-15 US US16/084,094 patent/US10741236B2/en active Active
- 2017-03-15 CN CN201780016412.6A patent/CN108780346B/zh active Active
- 2017-03-15 WO PCT/JP2017/011561 patent/WO2017159883A1/en active Application Filing
- 2017-03-15 TW TW108122958A patent/TWI735898B/zh active
- 2017-03-15 TW TW107110110A patent/TWI671636B/zh active
- 2017-03-15 KR KR1020217000941A patent/KR102353267B1/ko active IP Right Grant
- 2017-03-15 TW TW106108579A patent/TWI625629B/zh active
- 2017-03-15 EP EP17720892.3A patent/EP3430493A1/en active Pending
-
2020
- 2020-06-26 US US16/913,027 patent/US11158365B2/en active Active
- 2020-07-08 JP JP2020118045A patent/JP6889318B2/ja active Active
-
2021
- 2021-09-22 US US17/481,701 patent/US11605415B2/en active Active
-
2023
- 2023-02-07 US US18/165,565 patent/US20230186967A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
JP2009258773A (ja) * | 2008-03-19 | 2009-11-05 | Toshiba Corp | メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法 |
JP2013214221A (ja) * | 2012-04-03 | 2013-10-17 | Renesas Electronics Corp | ホスト装置、半導体装置、及びメモリカードシステム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023162555A1 (ja) * | 2022-02-22 | 2023-08-31 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置およびホスト-スレーブシステム |
Also Published As
Publication number | Publication date |
---|---|
TW201939293A (zh) | 2019-10-01 |
JP2017097825A (ja) | 2017-06-01 |
TWI625629B (zh) | 2018-06-01 |
TW201734818A (zh) | 2017-10-01 |
TWI735898B (zh) | 2021-08-11 |
KR20210007050A (ko) | 2021-01-19 |
US20200035289A1 (en) | 2020-01-30 |
US11605415B2 (en) | 2023-03-14 |
WO2017159883A1 (en) | 2017-09-21 |
KR102205753B1 (ko) | 2021-01-21 |
US10741236B2 (en) | 2020-08-11 |
KR102353267B1 (ko) | 2022-01-18 |
EP3430493A1 (en) | 2019-01-23 |
TWI671636B (zh) | 2019-09-11 |
TW201826132A (zh) | 2018-07-16 |
US11158365B2 (en) | 2021-10-26 |
KR20180112831A (ko) | 2018-10-12 |
CN108780346B (zh) | 2022-01-21 |
US20230186967A1 (en) | 2023-06-15 |
US20200395060A1 (en) | 2020-12-17 |
JP6889318B2 (ja) | 2021-06-18 |
CN108780346A (zh) | 2018-11-09 |
WO2017159883A4 (en) | 2017-11-23 |
US20220005520A1 (en) | 2022-01-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210420 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6889318 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |