JP2020181229A - 電子部品、電子機器及び移動体 - Google Patents

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Abstract

【課題】集積回路の内部のクロック源が動作していない状態やクロック源が未実装の状態でも、外部装置からメモリーに対するアクセスが可能な電子部品を提供する。【解決手段】電子部品１は、集積回路１００とメモリー１４０を備える。集積回路は、クロック信号ＳＣＬが入力される第１クロック端子Ｔ１、第１シリアルデータ信号ＳＤＡが入出力される第１データ端子Ｔ２、メモリーにクロック信号ＳＣＬＭを出力する第２クロック端子Ｔ３、メモリーとの間で第２シリアルデータ信号ＳＤＡＭが入出力される第２データ端子Ｔ４、及び、第１データ端子に入力される第１シリアルデータ信号を第２シリアルデータ信号として第２データ端子から出力する第１通信状態、又は、第２データ端子に入力される第２シリアルデータ信号を第１シリアルデータ信号として第１データ端子から出力する第２通信状態に制御する制御回路１１１を含む第１インターフェース回路１１０を有する。【選択図】図１

Description

本発明は、電子部品、電子機器及び移動体に関する。
特許文献１には、半導体メモリーと、ホストインターフェースを介してホスト機器から転送されたコマンドを処理し、半導体メモリーにおけるデータの書き込み、読み出し、及び消去の動作を制御する処理回路を有する集積回路と、を備えたメモリーカードが記載されている。
特開２００８−２１３９６号公報
特許文献１に記載のメモリーカードのように、メモリーと集積回路とを備えた従来の電子部品では、電子部品の外部装置からメモリーに対するデータの書き込みや読み出しを行うためには、集積回路の内部のクロック源が動作している必要がある。そのため、従来の電子部品では、クロック源が動作していない状態やクロック源が未実装の状態では、外部装置からメモリーに対するアクセスができないという問題がある。
本発明に係る電子部品の一態様は、
集積回路と、
メモリーと、を備え、
前記集積回路は、
クロック信号が入力される第１クロック端子と、
第１シリアルデータ信号が入出力される第１データ端子と、
前記メモリーに前記クロック信号を出力する第２クロック端子と、
前記メモリーとの間で第２シリアルデータ信号が入出力される第２データ端子と、
前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記第１データ端子に入力される前記第１シリアルデータ信号を前記第２シリアルデータ信号として前記第２データ端子から出力する第１通信状態、又は、前記第２データ端子に入力される前記第２シリアルデータ信号を前記第１シリアルデータ信号として前記第１データ端子から出力する第２通信状態に、前記集積回路の通信状態を制御する制御回路を含む第１インターフェース回路と、を有する。
前記電子部品の一態様において、
前記制御回路は、
前記クロック信号のパルス数に基づいて、前記第１通信状態と前記第２通信状態とを切り替えてもよい。
前記電子部品の一態様において、
前記第１クロック端子及び前記第１データ端子を介して前記第１インターフェース回路が行う通信の方式は、前記第２クロック端子及び前記第２データ端子を介して前記第１インターフェース回路と前記メモリーとの間で行われる通信の方式と同じであってもよい。
前記電子部品の一態様において、
前記集積回路は、
記憶部と、
前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記記憶部に対するデータの書き込み及び読み出しを制御する第２インターフェース回路と、を有してもよい。
前記電子部品の一態様において、
前記第２インターフェース回路は、
前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記集積回路の動作モードを、前記第１インターフェース回路を介した前記メモリーに対するアクセスを許可しない第１モードから、前記第１インターフェース回路を介した前記メモリーに対するアクセスを許可する第２モードに切り替え、
前記第１インターフェース回路は、
前記第２モードにおいて、前記制御回路が前記集積回路の通信状態を前記第１通信状態又は前記第２通信状態に制御することにより、前記メモリーに対するデータの書き込み及び読み出しを制御してもよい。
前記電子部品の一態様において、
前記第１インターフェース回路は、
前記第１シリアルデータ信号に含まれるスレーブアドレスが前記メモリーに割り当てられた第１のアドレス値である場合に、前記制御回路が前記集積回路の通信状態を前記第１通信状態又は前記第２通信状態に制御することにより、前記メモリーに対するデータの書き込み及び読み出しを制御し、
前記第２インターフェース回路は、
前記スレーブアドレスが、前記集積回路に割り当てられた第２のアドレス値である場合に、前記記憶部に対するデータの書き込み及び読み出しを制御してもよい。
本発明に係る電子機器の一態様は、
前記電子部品の一態様と、
前記第１クロック端子に前記クロック信号を出力し、前記第１データ端子との間で前記第１シリアルデータ信号を入出力する処理回路と、を備えている。
本発明に係る移動体の一態様は、
前記電子部品の一態様と、
前記第１クロック端子に前記クロック信号を出力し、前記第１データ端子との間で前記第１シリアルデータ信号を入出力する処理回路と、を備えている。
第１実施形態の電子部品の構成例を示す図。 外部装置がメモリーにデータを書き込むときのタイミングチャート図。 外部装置がメモリーからデータを読み出すときのタイミングチャート図。 第１実施形態における電子部品の処理の手順の一例を示すフローチャート図。 第２実施形態の電子部品の構成例を示す図。 第２実施形態における電子部品の処理の手順の一例を示すフローチャート図。 発振器の平面図。 発振器の断面図。 発振器を構成する容器の平面図。 発振器を構成する容器の断面図。 発振器の機能ブロック図。 本実施形態の電子機器の機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の移動体の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．電子部品
１−１．第１実施形態
図１は、第１実施形態の電子部品の構成例を示す図である。図１に示すように、第１実施形態の電子部品１は、集積回路１００と、メモリー１４０とを備える。また、電子部品１は、抵抗素子１５１，１５２，１６１，１６２を備えてもよい。
集積回路１００は、第１クロック端子Ｔ１と、第１データ端子Ｔ２と、第２クロック端子Ｔ３と、第２データ端子Ｔ４とを有する。
第１クロック端子Ｔ１は、電子部品１の外部装置２からクロック信号ＳＣＬが入力される端子である。第１データ端子Ｔ２は、外部装置２との間で第１シリアルデータ信号ＳＤＡが入出力される端子である。第２クロック端子Ｔ３は、クロック信号ＳＣＬをクロック信号ＳＣＬＭとしてメモリー１４０に出力する端子である。第２データ端子Ｔ４は、メモリー１４０との間で第２シリアルデータ信号ＳＤＡＭが入出力される端子である。
また、集積回路１００は、第１インターフェース回路１１０を有する。第１インターフェース回路１１０は、外部装置２からのメモリー１４０に対するデータの書き込み及び読み出しを制御する。
第１インターフェース回路１１０は、制御回路１１１を含む。制御回路１１１は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の通信状態を第１通信状態又は第２通信状態に制御する。第１通信状態は、外部装置２から第１データ端子Ｔ２に入力される第１シリアルデータ信号ＳＤＡを、第２シリアルデータ信号ＳＤＡＭとして第２データ端子Ｔ４からメモリー１４０に出力する状態である。第２通信状態は、メモリー１４０から第２データ端子Ｔ４に入力される第２シリアルデータ信号ＳＤＡＭを、第１シリアルデータ信号ＳＤＡとして第１データ端子Ｔ２から外部装置２に出力する状態である。
本実施形態では、第１クロック端子Ｔ１及び第１データ端子Ｔ２を介して第１インターフェース回路１１０が行う通信の方式は、第２クロック端子Ｔ３及び第２データ端子Ｔ４を介して第１インターフェース回路１１０とメモリー１４０との間で行われる通信の方式と同じである。換言すると、外部装置２と第１インターフェース回路１１０との間におけるクロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づく通信の方式は、第１インターフェース回路１１０とメモリー１４０との間におけるクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭに基づく通信の方式と同じである。具体的には、本実施形態では、外部装置２と第１インターフェース回路１１０との間の通信方式と、第１インターフェース回路１１０とメモリー１４０との間の通信方式は、ともにＩ２Ｃ（Inter-Integrated Circuit）である。
また、第１インターフェース回路１１０は、バッファー１１２，１１３，１１４を含む。
バッファー１１２は、クロック信号ＳＣＬが入力され、イネーブル信号ＥＮ１の論理レベル及びクロック信号ＳＣＬの論理レベルに応じて、ローレベルの信号を出力するか、出力がハイインピーダンスとなるバッファーである。具体的には、バッファー１１２は、イネーブル信号ＥＮ１がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ１がハイレベルのときは、クロック信号ＳＣＬがローレベルであればローレベルの信号を出力し、クロック信号ＳＣＬがハイレベルであれば出力がハイインピーダンスとなる。
バッファー１１３は、第１シリアルデータ信号ＳＤＡが入力され、イネーブル信号ＥＮ２の論理レベル及び第１シリアルデータ信号ＳＤＡの論理レベルに応じて、ローレベルの信号を出力するか、出力がハイインピーダンスとなるバッファーである。具体的には、バッファー１１３は、イネーブル信号ＥＮ２がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ２がハイレベルのときは、第１シリアルデータ信号ＳＤＡがローレベルであればローレベルの信号を出力し、第１シリアルデータ信号ＳＤＡがハイレベルであれば出力がハイインピーダンスとなる。
バッファー１１４は、第２シリアルデータ信号ＳＤＡＭが入力され、イネーブル信号ＥＮ３の論理レベル及び第２シリアルデータ信号ＳＤＡＭの論理レベルに応じて、ローレベルの信号を出力するか、出力がハイインピーダンスとなるバッファーである。具体的には、バッファー１１４は、イネーブル信号ＥＮ３がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ３がハイレベルのときは、第２シリアルデータ信号ＳＤＡＭがローレベルであればローレベルの信号を出力し、第２シリアルデータ信号ＳＤＡＭがハイレベルであれば出力がハイインピーダンスとなる。
また、集積回路１００は、第２インターフェース回路１２０と、記憶部１３０とを有する。
記憶部１３０は、例えば、各回路の動作を制御するための各種のデータが記憶されるレジスターや、集積回路１００あるいは電子部品１の制御用のレジスター等の各種のレジスターを有する。
第２インターフェース回路１２０は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、外部装置２からの記憶部１３０に対するデータの書き込み及び読み出しを制御する。本実施形態では、外部装置２と第２インターフェース回路１２０との間の通信方式は、外部装置２と第１インターフェース回路１１０との間の通信方式及び第１インターフェース回路１１０とメモリー１４０との間の通信方式と同じく、Ｉ２Ｃである。
抵抗素子１５１は、電源と第１クロック端子Ｔ１との間に電気的に接続されている。また、抵抗素子１５２は、電源と第１データ端子Ｔ２との間に電気的に接続されている。抵抗素子１５１，１５２は、外部装置２と第１インターフェース回路１１０あるいは第２インターフェース回路１２０との間のＩ２Ｃによる通信を実現するためのプルアップ抵抗として機能する。したがって、外部装置２からクロック信号ＳＣＬが出力されないときは、抵抗素子１５１によりプルアップされて、クロック信号ＳＣＬがハイレベルとなる。また、バッファー１１４の出力がハイインピーダンスのときは、抵抗素子１５２によりプルアップされて、第１シリアルデータ信号ＳＤＡがハイレベルとなる。
抵抗素子１６１は、電源と第２クロック端子Ｔ３との間に電気的に接続されている。また、抵抗素子１６２は、電源と第２データ端子Ｔ４との間に電気的に接続されている。抵抗素子１６１，１６２は、第１インターフェース回路１１０あるいは第２インターフェース回路１２０とメモリー１４０との間のＩ２Ｃによる通信を実現するためのプルアップ抵抗として機能する。したがって、バッファー１１２の出力がハイインピーダンスのときは、抵抗素子１６１によりプルアップされて、クロック信号ＳＣＬＭがハイレベルとなる。また、バッファー１１３の出力がハイインピーダンスのときは、抵抗素子１６２によりプルアップされて、第２シリアルデータ信号ＳＤＡＭがハイレベルとなる。なお、抵抗素子１５１、１５２，１６１、１６２は集積回路１００に内蔵されてもよい。
本実施形態では、集積回路１００は、動作モードとして、第１インターフェース回路１１０を介したメモリー１４０に対するアクセスを許可しない第１モードと、第１インターフェース回路１１０を介したメモリー１４０に対するアクセスを許可する第２モードとを有する。
本実施形態では、電子部品１に電源が投入されると、集積回路１００の動作モードが第１モードに初期化され、第２インターフェース回路１２０は、メモリー１４０へのアクセスを禁止する信号を、第１インターフェース回路１１０の制御回路１１１に出力する。これにより、制御回路１１１は、第１モードにおいて、イネーブル信号ＥＮ１，ＥＮ２，ＥＮ３をすべてローレベルにして、バッファー１１２，１１３，１１４の出力をすべてハイインピーダンスにする。
そして、第２インターフェース回路１２０は、メモリー１４０に記憶されている各種のデータを読み出すためのクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭを生成し、メモリー１４０から読み出した各種のデータを記憶部１３０の各種のレジスターにロードする。これにより、集積回路１００の各回路が所望の状態に設定される。
また、第２インターフェース回路１２０は、第１モードにおいて、第１クロック端子Ｔ１及び第１データ端子Ｔ２を介して、外部装置２と通信を行う。
本実施形態では、第２インターフェース回路１２０は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の動作モードを第１モードから第２モードに切り替える。そして、第１インターフェース回路１１０は、第２モードにおいて、制御回路１１１が集積回路１００の通信状態を第１通信状態又は第２通信状態に制御することにより、メモリー１４０に対するデータの書き込み及び読み出しを制御する。
本実施形態では、メモリー１４０には第１のアドレス値が割り当てられており、集積回路１００には第１のアドレス値とは異なる第２のアドレス値が割り当てられている。第１モードにおいて、外部装置２から送信される第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第２のアドレス値と一致した場合に、集積回路１００に対するデータの書き込み及び読み出しが許可される。そして、第１モードにおいて、第２インターフェース回路１２０は、外部装置２からメモリー１４０に対するアクセスを要求するメモリーアクセス要求コマンドを受信すると、メモリー１４０へのアクセスを許可する信号を、第１インターフェース回路１１０の制御回路１１１に出力する。これにより、集積回路１００の動作モードが第１モードから第２モードに切り替わり、第２モードにおいて、外部装置２から送信される第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第１のアドレス値と一致した場合に、メモリー１４０に対するデータの書き込み及び読み出しが許可される。第２モードにおいて、制御回路１１１は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の通信状態を第１通信状態又は第２通信状態に制御する。
本実施形態では、第１モードから第２モードに切り替わると、制御回路１１１は、まず集積回路１００の通信状態を第１通信状態に制御する。具体的には、制御回路１１１は、イネーブル信号ＥＮ１，ＥＮ２をともにハイレベルに設定し、イネーブル信号ＥＮ３をローレベルに設定する。これにより、バッファー１１２は、クロック信号ＳＣＬの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、クロック信号ＳＣＬＭがクロック信号ＳＣＬと同じ論理レベルとなる。また、バッファー１１３は、第１シリアルデータ信号ＳＤＡの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、第２シリアルデータ信号ＳＤＡＭが第１シリアルデータ信号ＳＤＡと同じ論理レベルとなる。また、バッファー１１４は、出力がハイインピーダンスになる。このようにして、制御回路１１１は、集積回路１００の通信状態を第１通信状態に制御する。
本実施形態では、制御回路１１１は、所定の通信方式に従い、クロック信号ＳＣＬのパルス数が所定数に到達した場合に、集積回路１００の通信状態を第１通信状態から第２通信状態に切り替える。具体的には、制御回路１１１は、クロック信号ＳＣＬのパルス数が所定数に到達した場合に、イネーブル信号ＥＮ１をハイレベルに維持し、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更する。これにより、バッファー１１２は、クロック信号ＳＣＬの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、クロック信号ＳＣＬＭがクロック信号ＳＣＬと同じ論理レベルとなる。また、バッファー１１３は、出力がハイインピーダンスになる。また、バッファー１１４は、第２シリアルデータ信号ＳＤＡＭの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、第１シリアルデータ信号ＳＤＡが第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなる。このようにして、制御回路１１１は、集積回路１００の通信状態を第２通信状態に制御する。
その後も、制御回路１１１は、通信が終了するまで、所定の通信方式に従い、クロック信号ＳＣＬのパルス数に基づいて、集積回路１００の通信状態を第１通信状態又は第２通信状態に制御する。このように、制御回路１１１は、クロック信号ＳＣＬのパルス数に基づいて、第１通信状態と第２通信状態とを切り替える。
なお、第２モードにおいて、第２インターフェース回路１２０は、外部装置２から記憶部１３０に対するアクセスを要求する記憶部アクセス要求コマンドを受信すると、メモリー１４０へのアクセスを禁止する信号を、第１インターフェース回路１１０の制御回路１１１に出力する。これにより、集積回路１００の動作モードが第２モードから第１モードに切り替わる。
メモリー１４０は、集積回路１００が有する不図示の各回路の動作を制御するための各種のデータが記憶される。メモリー１４０は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の複数回の書き換えが可能な不揮発性メモリーである。
外部装置２は、例えば、電子部品１あるいは集積回路１００を検査する検査装置であってもよい。検査装置である外部装置２は、第１インターフェース回路１１０を介して、各種のデータをメモリー１４０に書き込む。さらに、外部装置２は、集積回路１００にリロードコマンドを送信し、第２インターフェース回路１２０はリロードコマンドを受信し、メモリー１４０に書き込まれた各種のデータを記憶部１３０が有する各レジスターにロードする。この状態で、外部装置２は、電子部品１あるいは集積回路１００の動作を検査し、検査結果が良好でなければ、外部装置２は微調整された各種のデータのメモリー１４０への書き込み及び再検査を行う。そして、外部装置２は、検査結果が良好となるまで、微調整された各種のデータのメモリー１４０への書き込み及び再検査を繰り返す。
また、外部装置２は、例えば、電子部品１あるいは集積回路１００の動作を制御するホスト装置であってもよい。ホスト装置である外部装置２は、第２インターフェース回路１２０を介して、各種のデータを記憶部１３０に書き込み、集積回路１００は記憶部１３０に書き込まれた各種のデータに応じた動作を行う。また、外部装置２は、電子部品１の動作が異常である場合等に、第１インターフェース回路１１０を介して、各種のデータをメモリー１４０から読み出して不具合の原因を解析してもよい。
図２は、外部装置２がＩ２Ｃによる通信を行ってメモリー１４０にデータを書き込むときの各種信号の波形の一例を示すタイミングチャート図である。
図２において、時刻ｔ１よりも前に、集積回路１００の動作モードが第１モードから第２モードに切り替わっている。第２モードにおいて、制御回路１１１は、まず、イネーブル信号ＥＮ１，ＥＮ２をともにハイレベルに設定し、イネーブル信号ＥＮ３をローレベルに設定することにより、集積回路１００の通信状態を第１通信状態に制御する。
時刻ｔ１において、外部装置２が、ハイレベルのクロック信号ＳＣＬを出力し、かつ、ハイレベルからローレベルに変化する第１シリアルデータ信号ＳＤＡを出力し、制御回路１１１は、スタートコンディションを検出する。また、イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、スタートコンディションを検出する。これにより、外部装置２とメモリー１４０との間の通信が開始する。
時刻ｔ２から時刻ｔ３までの期間において、外部装置２が、７個のパルスを含むクロック信号ＳＣＬ及び７ビットのスレーブアドレスを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれる７個のパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれる７ビットのスレーブアドレスを受信する。
時刻ｔ３から時刻ｔ４までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬ及びメモリー１４０へのデータの書き込みを要求するローレベルのライトビットを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれるパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれるライトビットを受信する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ４の直前のパルスの立ち下がりに同期して、時刻ｔ４において、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更することにより、第１通信状態から第２通信状態に切り替える。すなわち、図２の例では、制御回路１１１は、時刻ｔ１においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が８に到達した場合に、第１通信状態から第２通信状態に切り替える。
また、図２の例では、時刻ｔ２から時刻ｔ３までの期間においてメモリー１４０が受信した７ビットのスレーブアドレスはメモリー１４０に割り当てられた第１のアドレス値と一致しており、メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ４の直前のパルスの立ち下がりに同期して、ローレベルのアクノリッジビットを含む第２シリアルデータ信号ＳＤＡＭを出力する。
時刻ｔ４から時刻ｔ５までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれるパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれるアクノリッジビットを受信する。また、イネーブル信号ＥＮ１がハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれるパルスの立ち下がりに同期してアクノリッジビットの出力を停止する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ５の直前のパルスの立ち下がりに同期して、時刻ｔ５において、イネーブル信号ＥＮ２をローレベルからハイレベルに変更し、イネーブル信号ＥＮ３をハイレベルからローレベルに変更することにより、第２通信状態から第１通信状態に切り替える。すなわち、図２の例では、制御回路１１１は、時刻ｔ１においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が９に到達した場合に、第２通信状態から第１通信状態に切り替える。
時刻ｔ５から時刻ｔ６までの期間において、外部装置２が、８個のパルスを含むクロック信号ＳＣＬ及び８ビットのワードアドレスを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれる８個のパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれる８ビットのワードアドレスを受信する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ６の直前のパルスの立ち下がりに同期して、時刻ｔ６において、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更することにより、第１通信状態から第２通信状態に切り替える。すなわち、図２の例では、制御回路１１１は、時刻ｔ１においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が１７に到達した場合に、第１通信状態から第２通信状態に切り替える。また、メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ６の直前のパルスの立ち下がりに同期して、ローレベルのアクノリッジビットを含む第２シリアルデータ信号ＳＤＡＭを出力する。
時刻ｔ６から時刻ｔ７までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれるパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれるアクノリッジビットを受信する。また、イネーブル信号ＥＮ１がハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれるパルスの立ち下がりに同期してアクノリッジビットの出力を停止する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ７の直前のパルスの立ち下がりに同期して、時刻ｔ７において、イネーブル信号ＥＮ２をローレベルからハイレベルに変更し、イネーブル信号ＥＮ３をハイレベルからローレベルに変更することにより、第２通信状態から第１通信状態に切り替える。すなわち、図２の例では、制御回路１１１は、時刻ｔ１においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が１８に到達した場合に、第２通信状態から第１通信状態に切り替える。
時刻ｔ７から時刻ｔ８までの期間において、外部装置２が、８個のパルスを含むクロック信号ＳＣＬ及び８ビットのデータを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれる８個のパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれる８ビットのデータを受信する。そして、メモリー１４０において、時刻ｔ５から時刻ｔ６までの期間において受信した８ビットのワードアドレスに、時刻ｔ７から時刻ｔ８までの期間において受信した８ビットのデータが書き込まれる。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ８の直前のパルスの立ち下がりに同期して、時刻ｔ８において、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更することにより、第１通信状態から第２通信状態に切り替える。すなわち、図２の例では、制御回路１１１は、時刻ｔ１においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が２６に到達した場合に、第１通信状態から第２通信状態に切り替える。また、メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ８の直前のパルスの立ち下がりに同期して、ローレベルのアクノリッジビットを含む第２シリアルデータ信号ＳＤＡＭを出力する。
時刻ｔ８から時刻ｔ９までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれるパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれるアクノリッジビットを受信する。
時刻ｔ１０において、外部装置２が、ハイレベルのクロック信号ＳＣＬを出力し、かつ、ローレベルからハイレベルに変化する第１シリアルデータ信号ＳＤＡを出力し、制御回路１１１は、ストップコンディションを検出する。また、イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、ストップコンディションを検出する。これにより、外部装置２とメモリー１４０との間の通信が終了する。
図３は、外部装置２がＩ２Ｃによる通信を行ってメモリー１４０からデータを読み出すときの各種信号の波形の一例を示すタイミングチャート図である。
図３において、時刻ｔ１からｔ７までの各信号の波形は図２と同じであるため、その説明を省略する。
図３の例では、時刻ｔ８において、外部装置２が、ハイレベルのクロック信号ＳＣＬを出力し、かつ、ハイレベルからローレベルに変化する第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、スタートコンディションを検出する。
時刻ｔ９から時刻ｔ１０までの期間において、外部装置２が、７個のパルスを含むクロック信号ＳＣＬ及び７ビットのスレーブアドレスを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれる７個のパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれる７ビットのスレーブアドレスを受信する。
時刻ｔ１０から時刻ｔ１１までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬ及びメモリー１４０からのデータの読み出しを要求するハイレベルのリードビットを含む第１シリアルデータ信号ＳＤＡを出力する。イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれるパルスの立ち上がりに同期して、第２シリアルデータ信号ＳＤＡＭに含まれるリードビットを受信する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ１１の直前のパルスの立ち下がりに同期して、時刻ｔ１１において、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更することにより、第１通信状態から第２通信状態に切り替える。すなわち、図３の例では、制御回路１１１は、時刻ｔ８においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が８に到達した場合に、第１通信状態から第２通信状態に切り替える。
また、図３の例では、時刻ｔ９から時刻ｔ１０までの期間においてメモリー１４０が受信した７ビットのスレーブアドレスはメモリー１４０に割り当てられた第１のアドレス値と一致しており、メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ１１の直前のパルスの立ち下がりに同期して、ローレベルのアクノリッジビットを含む第２シリアルデータ信号ＳＤＡＭを出力する。
時刻ｔ１１から時刻ｔ１２までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれるパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれるアクノリッジビットを受信する。また、イネーブル信号ＥＮ１がハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなる。
時刻ｔ１２から時刻ｔ１３までの期間において、外部装置２が、８個のパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ１がハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなる。メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ１２の直前のパルスの立ち下がり及び時刻ｔ１２から時刻ｔ１３までの期間における最初の７個のパルスの立ち下がりに同期して、時刻ｔ５から時刻ｔ６までの期間において受信した８ビットのワードアドレスに記憶されている８ビットのデータを含む第２シリアルデータ信号ＳＤＡＭを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれる８個のパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれる８ビットのデータを受信する。また、メモリー１４０は、クロック信号ＳＣＬＭに含まれる時刻ｔ１２から時刻ｔ１３までの期間における最後のパルスの立ち下がりに同期して、ハイレベルのノンアクノリッジビットを含む第２シリアルデータ信号ＳＤＡＭを出力する。
時刻ｔ１３から時刻ｔ１４までの期間において、外部装置２が、１つのパルスを含むクロック信号ＳＣＬを出力する。イネーブル信号ＥＮ３がハイレベルであるので、第１シリアルデータ信号ＳＤＡは第２シリアルデータ信号ＳＤＡＭと同じ論理レベルとなり、外部装置２は、クロック信号ＳＣＬに含まれるパルスの立ち上がりに同期して、第１シリアルデータ信号ＳＤＡに含まれるノンアクノリッジビットを受信する。また、イネーブル信号ＥＮ１がハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、メモリー１４０は、クロック信号ＳＣＬＭに含まれるパルスの立ち下がりに同期してノンアクノリッジビットの出力を停止し、ローレベルの第２シリアルデータ信号ＳＤＡＭを出力する。
制御回路１１１は、クロック信号ＳＣＬに含まれる時刻ｔ１４の直前のパルスの立ち下がりに同期して、時刻ｔ１４において、イネーブル信号ＥＮ２をローレベルからハイレベルに変更し、イネーブル信号ＥＮ３をハイレベルからローレベルに変更することにより、第２通信状態から第１通信状態に切り替える。すなわち、図３の例では、制御回路１１１は、時刻ｔ８においてスタートコンディションを検出してから、クロック信号ＳＣＬのパルス数が１８に到達した場合に、第２通信状態から第１通信状態に切り替える。
時刻ｔ１５において、外部装置２が、ハイレベルのクロック信号ＳＣＬを出力し、かつ、ローレベルからハイレベルに変化する第１シリアルデータ信号ＳＤＡを出力し、制御回路１１１は、ストップコンディションを検出する。また、イネーブル信号ＥＮ１，ＥＮ２がともにハイレベルであるので、クロック信号ＳＣＬＭはクロック信号ＳＣＬと同じ論理レベルとなり、第２シリアルデータ信号ＳＤＡＭは第１シリアルデータ信号ＳＤＡと同じ論理レベルとなり、メモリー１４０は、ストップコンディションを検出する。これにより、外部装置２とメモリー１４０との間の通信が終了する。
図４は、電子部品１の処理の手順の一例を示すフローチャート図である。
図４の例では、まず、電子部品１は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第１のアドレス値と一致しているか否かを判断する（ステップＳ１）。
電子部品１は、スレーブアドレスが第１のアドレス値と一致している場合において（ステップＳ１のＹ）、集積回路１００の動作モードが第２モードであれば（ステップＳ２のＹ）、データの書き込み要求を受けた場合（ステップＳ３のＹ）、メモリー１４０へのデータの書き込みを行う（ステップＳ４）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ３のＮ）、データの読み出し要求を受けた場合（ステップＳ５のＹ）、メモリー１４０からのデータの読み出しを行う（ステップＳ６）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
電子部品１は、スレーブアドレスが第１のアドレス値と一致している場合において（ステップＳ１のＹ）、集積回路１００の動作モードが第１モードであれば（ステップＳ２のＮ）、ステップＳ３〜Ｓ６の処理を行わない。
また、電子部品１は、スレーブアドレスが第１のアドレス値と一致していない場合（ステップＳ１のＮ）、スレーブアドレスが第２のアドレス値と一致しているか否かを判断する（ステップＳ７）。
電子部品１は、スレーブアドレスが第２のアドレス値と一致している場合において（ステップＳ７のＹ）、集積回路１００の動作モードが第２モードであれば（ステップＳ８のＮ）、外部装置２から記憶部アクセス要求コマンドを受信した場合（ステップＳ９のＹ）、集積回路１００の動作モードを第２モードから第１モードに切り替える（ステップＳ１０）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
電子部品１は、外部装置２から記憶部アクセス要求コマンドを受信しなかった場合（ステップＳ９のＮ）、ステップＳ１０の処理を行わない。
また、電子部品１は、スレーブアドレスが第２のアドレス値と一致している場合において（ステップＳ７のＹ）、集積回路１００の動作モードが第１モードであれば（ステップＳ８のＹ）、外部装置２からメモリーアクセス要求コマンドを受信した場合（ステップＳ１１のＹ）、集積回路１００の動作モードを第１モードから第２モードに切り替える（ステップＳ１２）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
電子部品１は、外部装置２からメモリーアクセス要求コマンドを受信せず（ステップＳ１１のＮ）、データの書き込み要求を受けた場合（ステップＳ１３のＹ）、記憶部１３０へのデータの書き込みを行う（ステップＳ１４）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ１３のＮ）、データの読み出し要求を受けた場合（ステップＳ１５のＹ）、記憶部１３０からのデータの読み出しを行う（ステップＳ１６）。そして、電子部品１は、ステップＳ１以降の処理を再び行う。
また、電子部品１は、データの書き込み要求を受けず（ステップＳ１３のＮ）、データの読み出し要求を受けなかった場合（ステップＳ１５のＮ）、ステップＳ１以降の処理を再び行う。
また、電子部品１は、スレーブアドレスが第１のアドレス値と一致せず（ステップＳ１のＮ）、スレーブアドレスが第２のアドレス値と一致していない場合（ステップＳ７のＮ）、ステップＳ１以降の処理を再び行う。
以上に説明したように、第１実施形態の電子部品１は、集積回路１００と、メモリー１４０と、を備え、集積回路１００は、クロック信号ＳＣＬが入力される第１クロック端子Ｔ１と、第１シリアルデータ信号ＳＤＡが入出力される第１データ端子Ｔ２と、クロック信号ＳＣＬをクロック信号ＳＣＬＭとしてメモリー１４０に出力する第２クロック端子Ｔ３と、メモリー１４０との間で第２シリアルデータ信号ＳＤＡＭが入出力される第２データ端子Ｔ４と、を有する。さらに、集積回路１００は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、第１データ端子Ｔ２に入力される第１シリアルデータ信号ＳＤＡを第２シリアルデータ信号ＳＤＡＭとして第２データ端子Ｔ４から出力する第１通信状態、又は、第２データ端子Ｔ４に入力される第２シリアルデータ信号ＳＤＡＭを第１シリアルデータ信号ＳＤＡとして第１データ端子Ｔ２から出力する第２通信状態に、集積回路１００の通信状態を制御する制御回路１１１を含む第１インターフェース回路１１０を有する。そのため、第１インターフェース回路１１０は、第１通信状態において、外部装置２から供給されるクロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡをそれぞれクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭとしてメモリー１４０に出力し、第２通信状態において、外部装置２から供給されるクロック信号ＳＣＬをクロック信号ＳＣＬＭとしてメモリー１４０に出力するとともに、外部装置２から供給される第１シリアルデータ信号ＳＤＡを第２シリアルデータ信号ＳＤＡＭとしてメモリー１４０に出力することにより、外部装置２がメモリー１４０に対して直接アクセスすることができる。したがって、第１実施形態の電子部品１によれば、第１インターフェース回路１１０は内部クロック信号を必要としないので、集積回路１００の内部のクロック源が動作していない状態やクロック源が未実装の状態でも、外部装置２からメモリー１４０に対するアクセスが可能である。
また、第１実施形態の電子部品１では、制御回路１１１は、クロック信号ＳＣＬのパルス数が所定数に到達した場合に、第１通信状態から第２通信状態に切り替える。したがって、第１実施形態の電子部品１によれば、外部装置２は、第１インターフェース回路１１０を介して、メモリー１４０からのアクノリッジビットやメモリー１４０から読み出されたデータを受信することができる。
また、第１実施形態の電子部品１では、外部装置２と第１インターフェース回路１１０との間におけるクロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づく通信の方式は、第１インターフェース回路１１０とメモリー１４０との間におけるクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭに基づく通信の方式と同じである。したがって、第１実施形態の電子部品１によれば、第１インターフェース回路１１０において、第１シリアルデータ信号ＳＤＡと第２シリアルデータ信号ＳＤＡＭとの間でのデータフォーマットの変換が不要である。
また、第１実施形態の電子部品１では、集積回路１００は、記憶部１３０と、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、記憶部１３０に対するデータの書き込み及び読み出しを制御する第２インターフェース回路１２０と、を有する。したがって、第１実施形態の電子部品１によれば、外部装置２は、第２インターフェース回路１２０を介して、記憶部１３０に対するデータの書き込みや読み出しを行うことができる。
また、第１実施形態の電子部品１では、第２インターフェース回路１２０は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の動作モードを、第１インターフェース回路１１０を介したメモリー１４０に対するアクセスを許可しない第１モードから、第１インターフェース回路１１０を介したメモリー１４０に対するアクセスを許可する第２モードに切り替え、第１インターフェース回路１１０は、第２モードにおいて、制御回路１１１が集積回路１００の通信状態を第１通信状態又は前記第２通信状態に制御することにより、メモリー１４０に対するデータの書き込み及び読み出しを制御する。したがって、第１実施形態の電子部品１によれば、外部装置２は、第２モードにおいて、第１インターフェース回路１１０を介して、メモリー１４０に対するデータの書き込みや読み出しを行うことができるとともに、第１モードにおいて、第２インターフェース回路１２０を介して、記憶部１３０に対するデータの書き込みや読み出しを行うことができる。
１−２．第２実施形態
以下、第２実施形態の電子部品１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
図５は、第２実施形態の電子部品の構成例を示す図である。図５に示すように、第２実施形態の電子部品１は、第１実施形態の電子部品１と同様、電子部品１は、集積回路１００と、メモリー１４０とを備え、抵抗素子１５１，１５２，１６１，１６２を備えてもよい。メモリー１４０及び抵抗素子１５１，１５２，１６１，１６２の各機能は、第１実施形態と同様であるため、その説明を省略する。
また、第１実施形態の電子部品１と同様、集積回路１００は、第１クロック端子Ｔ１と、第１データ端子Ｔ２と、第２クロック端子Ｔ３と、第２データ端子Ｔ４と、第１インターフェース回路１１０と、第２インターフェース回路１２０と、記憶部１３０と、を有する。記憶部１３０の機能は、第１実施形態と同様であるため、その説明を省略する。
また、第１実施形態の電子部品１と同様、第１インターフェース回路１１０は、制御回路１１１と、バッファー１１２，１１３，１１４とを含む。さらに、第２実施形態の電子部品１では、第１インターフェース回路１１０は、セレクター１１５を含む。バッファー１１２，１１３の各機能は、第１実施形態と同様であるため、その説明を省略する。
セレクター１１５は、第２シリアルデータ信号ＳＤＡＭ及び第３シリアルデータ信号ＳＤＡＲが入力され、選択信号ＳＥＬの論理レベルに応じて、第２シリアルデータ信号ＳＤＡＭ又は第３シリアルデータ信号ＳＤＡＲを選択して出力する。具体的には、セレクター１１５は、選択信号ＳＥＬがローレベルのときは第２シリアルデータ信号ＳＤＡＭを選択して出力し、選択信号ＳＥＬがハイレベルのときは第３シリアルデータ信号ＳＤＡＲを選択して出力する。
第２実施形態でも、第１実施形態と同様、制御回路１１１は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の通信状態を前述の第１通信状態又は第２通信状態に制御する。
また、第１クロック端子Ｔ１及び第１データ端子Ｔ２を介して第１インターフェース回路１１０が行う通信の方式は、第２クロック端子Ｔ３及び第２データ端子Ｔ４を介して第１インターフェース回路１１０とメモリー１４０との間で行われる通信の方式と同じである。換言すると、外部装置２と第１インターフェース回路１１０との間におけるクロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づく通信の方式は、第１インターフェース回路１１０とメモリー１４０との間におけるクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭに基づく通信の方式と同じである。具体的には、第２実施形態でも、第１実施形態と同様、外部装置２と第１インターフェース回路１１０との間の通信方式と、第１インターフェース回路１１０とメモリー１４０との間の通信方式は、ともにＩ２Ｃである。
また、第２インターフェース回路１２０は、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、外部装置２からの記憶部１３０に対するデータの書き込み及び読み出しを制御する。第２実施形態でも、第１実施形態と同様、外部装置２と第２インターフェース回路１２０との間の通信方式は、外部装置２と第１インターフェース回路１１０との間の通信方式及び第１インターフェース回路１１０とメモリー１４０との間の通信方式と同じく、Ｉ２Ｃである。
電子部品１に電源が投入されると、第２インターフェース回路１２０は、メモリー１４０に記憶されている各種のデータを読み出すためのクロック信号ＳＣＬＭ及び第２シリアルデータ信号ＳＤＡＭを生成し、メモリー１４０から読み出した各種のデータを記憶部１３０の各種のレジスターにロードする。これにより、集積回路１００の各回路が所望の状態に設定される。
第２実施形態でも、第１実施形態と同様、メモリー１４０には第１のアドレス値が割り当てられており、集積回路１００には第１のアドレス値とは異なる第２のアドレス値が割り当てられている。そして、第２インターフェース回路１２０は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第１のアドレス値である場合は、ローレベルの選択信号ＳＥＬを出力し、当該スレーブアドレスが第２のアドレス値である場合は、ハイレベルの選択信号ＳＥＬを出力する。
バッファー１１４は、セレクター１１５の出力信号が入力され、イネーブル信号ＥＮ３の論理レベル及びセレクター１１５の出力信号の論理レベルに応じて、ローレベルの信号を出力するか、出力がハイインピーダンスとなるバッファーである。具体的には、バッファー１１４は、イネーブル信号ＥＮ３がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ３がハイレベルのときは、セレクター１１５の出力信号がローレベルであればローレベルの信号を出力し、セレクター１１５の出力信号がハイレベルであれば出力がハイインピーダンスとなる。
第１インターフェース回路１１０は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第１のアドレス値である場合に、制御回路１１１が集積回路１００の通信状態を第１通信状態又は前記第２通信状態に制御することにより、外部装置２によるメモリー１４０に対するデータの書き込み及び読み出しを制御する。また、第２インターフェース回路１２０は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが、第２のアドレス値である場合に、外部装置２による記憶部１３０に対するデータの書き込み及び読み出しを制御する。
本実施形態では、電源投入後、制御回路１１１は、まず、集積回路１００の通信状態を第１通信状態に制御する。具体的には、制御回路１１１は、イネーブル信号ＥＮ１，ＥＮ２をともにハイレベルに設定し、イネーブル信号ＥＮ３をローレベルに設定する。これにより、バッファー１１２は、クロック信号ＳＣＬの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、クロック信号ＳＣＬＭがクロック信号ＳＣＬと同じ論理レベルとなる。また、バッファー１１３は、第１シリアルデータ信号ＳＤＡの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、第２シリアルデータ信号ＳＤＡＭが第１シリアルデータ信号ＳＤＡと同じ論理レベルとなる。また、バッファー１１４は、出力がハイインピーダンスになる。このようにして、制御回路１１１は、集積回路１００の通信状態を第１通信状態に制御する。
第２実施形態でも、第１実施形態と同様、制御回路１１１は、所定の通信方式に従い、クロック信号ＳＣＬのパルス数が所定数に到達した場合に、第１通信状態から第２通信状態に切り替える。具体的には、制御回路１１１は、クロック信号ＳＣＬのパルス数が所定数に到達した場合に、イネーブル信号ＥＮ１をハイレベルに維持し、イネーブル信号ＥＮ２をハイレベルからローレベルに変更し、イネーブル信号ＥＮ３をローレベルからハイレベルに変更する。これにより、バッファー１１２は、クロック信号ＳＣＬの論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、クロック信号ＳＣＬＭがクロック信号ＳＣＬと同じ論理レベルとなる。また、バッファー１１３は、出力がハイインピーダンスになる。また、バッファー１１４は、セレクター１１５の出力信号の論理レベルに応じてローレベルの信号を出力するか、出力がハイインピーダンスになり、第１シリアルデータ信号ＳＤＡがセレクター１１５の出力信号と同じ論理レベルとなる。このようにして、制御回路１１１は、集積回路１００の通信状態を第２通信状態に制御する。
その後も、制御回路１１１は、通信が終了するまで、所定の通信方式に従い、クロック信号ＳＣＬのパルス数に基づいて、集積回路１００の通信状態を第１通信状態又は第２通信状態に制御する。このように、制御回路１１１は、クロック信号ＳＣＬのパルス数に基づいて、第１通信状態と第２通信状態とを切り替える。
なお、本実施形態でも、外部装置２がＩ２Ｃによる通信を行ってメモリー１４０にデータを書き込むときの各種信号の波形の一例は図２と同様であるため、その図示及び説明を省略する。また、外部装置２がＩ２Ｃによる通信を行ってメモリー１４０からデータを読み出すときの各種信号の波形の一例は図３と同様であるため、その図示及び説明を省略する。
図６は、第２実施形態における電子部品１の処理の手順の一例を示すフローチャート図である。
図６の例では、まず、電子部品１は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスが第１のアドレス値と一致しているか否かを判断する（ステップＳ２１）。
電子部品１は、スレーブアドレスが第１のアドレス値と一致している場合において（ステップＳ２１のＹ）、外部装置２からデータの書き込み要求を受けた場合（ステップＳ２２のＹ）、メモリー１４０へのデータの書き込みを行う（ステップＳ２３）。そして、電子部品１は、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ２２のＮ）、データの読み出し要求を受けた場合（ステップＳ２４のＹ）、メモリー１４０からのデータの読み出しを行う（ステップＳ２５）。そして、電子部品１は、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ２２のＮ）、データの読み出し要求を受けなかった場合（ステップＳ２４のＮ）、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、スレーブアドレスが第１のアドレス値と一致していない場合（ステップＳ２１のＮ）、スレーブアドレスが第２のアドレス値と一致しているか否かを判断する（ステップＳ２６）。
電子部品１は、スレーブアドレスが第２のアドレス値と一致している場合において（ステップＳ２６のＹ）、外部装置２からデータの書き込み要求を受けた場合（ステップＳ２７のＹ）、記憶部１３０へのデータの書き込みを行う（ステップＳ２８）。そして、電子部品１は、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ２７のＮ）、データの読み出し要求を受けた場合（ステップＳ２９のＹ）、記憶部１３０からのデータの読み出しを行う（ステップＳ３０）。そして、電子部品１は、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、外部装置２からデータの書き込み要求を受けず（ステップＳ２７のＮ）、データの読み出し要求を受けなかった場合（ステップＳ２９のＮ）、ステップＳ２１以降の処理を再び行う。
また、電子部品１は、スレーブアドレスが第１のアドレス値と一致せず（ステップＳ２１のＮ）、スレーブアドレスが第２のアドレス値と一致していない場合（ステップＳ２６のＮ）、ステップＳ２１以降の処理を再び行う。
以上に説明したように、第２実施形態の電子部品１では、第１インターフェース回路１１０は、第１シリアルデータ信号ＳＤＡに含まれるスレーブアドレスがメモリー１４０に割り当てられた第１のアドレス値である場合に、制御回路１１１が集積回路１００の通信状態を第１通信状態又は第２通信状態に制御することにより、メモリー１４０に対するデータの書き込み及び読み出しを制御し、第２インターフェース回路１２０は、当該スレーブアドレスが、集積回路１００に割り当てられた第２のアドレス値である場合に、記憶部１３０に対するデータの書き込み及び読み出しを制御する。したがって、第２実施形態の電子部品１によれば、外部装置２は、スレーブアドレスに応じて、第１インターフェース回路１１０を介して、メモリー１４０に対するデータの書き込みや読み出しを行うか、第２インターフェース回路１２０を介して、記憶部１３０に対するデータの書き込みや読み出しを行うかを選択することができる。
また、第２実施形態の電子部品１によれば、第１実施形態の電子部品１のように、外部装置２からのメモリー１４０に対するアクセスを可能とするために、第２インターフェース回路１２０が、クロック信号ＳＣＬ及び第１シリアルデータ信号ＳＤＡに基づいて、集積回路１００の動作モードを第１モードから第２モードに切り替える必要がないので、第１実施形態の電子部品１よりも、外部装置２からメモリー１４０に対するアクセスが容易であるとともに、集積回路１００のサイズを低減させることができる。
その他、第２実施形態の電子部品１によれば、第１実施形態の電子部品１と同様の効果を奏することができる。
１−３．具体例
図７及び図８は、本実施形態の電子部品１の一例である発振器１Ａの構造を示す図である。図７は発振器１Ａの平面図であり、図８は図７に示すＡ−Ａ線の断面図である。また、図９及び図１０は、発振器１Ａを構成する容器４０の概略構成図である。図９は発振器１Ａを構成する容器４０の平面図であり、図１０は図９に示すＢ−Ｂ線の断面図である。なお、図７及び図９において、発振器１Ａと容器４０の内部の構成を説明する便宜上、カバー６４と蓋部材４４を取り外した状態を図示している。また、説明の便宜上、互いに直交する３つの軸として、Ｘ軸、Ｙ軸およびＺ軸を図示している。更に、説明の便宜上、Ｙ軸方向から視たときの平面視において、＋Ｙ軸方向の面を上面、−Ｙ軸方向の面を下面として説明する。なお、ベース基板６２の上面に形成された配線パターンや電極パッド、容器４０の外面に形成された接続端子および容器４０の内部に形成された配線パターンや電極パッドは図示を省略してある。
発振器１Ａは、図７及び図８に示すように、振動素子２００、発振回路を含む集積回路１００Ａ及び温度調整素子を含む集積回路１０１を内部に収納する容器４０と、容器４０の外部でベース基板６２の上面に配置された回路素子１６と、を含む。振動素子２００は、例えば、ＳＣカット水晶振動素子であってもよい。ＳＣカット水晶振動素子は、外部応力感度が小さいため、周波数安定性に優れている。
また、発振器１Ａのベース基板６２の上面には、リードフレーム６６を介して容器４０がベース基板６２と遊離して配置され、複数の容量や抵抗等の回路部品２０，２２，２４が配置されている。更に、容器４０や回路素子１６は、カバー６４で覆われ、容器６０の内部に収納されている。なお、容器６０の内部は真空等の減圧雰囲気、又は窒素、アルゴン、ヘリウム等の不活性気体雰囲気に気密封止されている。
振動素子２００又は集積回路１００Ａに含まれる発振回路等を調整するための回路素子１６や回路部品２０，２２，２４が集積回路１０１を収納した容器４０の外部に配置されている。そのため、集積回路１０１に含まれる温度調整素子の熱によって、回路素子１６を構成する樹脂部材や回路素子１６や回路部品２０，２２，２４と容器４０との接続部材である半田や導電性接着剤等からガスを発生することがなくなる。また、例えガスが発生したとしても振動素子２００が容器４０に収納されているため、ガスの影響を受けることなく、振動素子２００の安定な周波数特性を維持し、高い周波数安定性を有する発振器１Ａを得ることができる。
容器４０の内部には、図９及び図１０に示すように、集積回路１００Ａ、集積回路１０１および集積回路１０１の上面に配置された振動素子２００が収納されている。なお、容器４０の内部は真空等の減圧雰囲気、又は窒素、アルゴン、ヘリウム等の不活性気体雰囲気に気密封止されている。
容器４０は、パッケージ本体４２と蓋部材４４とで構成されている。パッケージ本体４２は、図１０に示すように、第１の基板４６、第２の基板４８、第３の基板５０、第４の基板５２および第５の基板５４を積層して形成されている。第２の基板４８、第３の基板５０、第４の基板５２および第５の基板５４は中央部が除去された環状体であり、第５の基板５４の上面の周縁にシールリングや低融点ガラス等の封止部材５６が形成されている。
第２の基板４８と第３の基板５０とにより、集積回路１００Ａを収容する凹部が形成され、第４の基板５２と第５の基板５４とにより、集積回路１０１と振動素子２００を収容する凹部が形成されている。
第１の基板４６の上面の所定の位置には接合部材３６により集積回路１００Ａが接合され、集積回路１００Ａはボンディングワイヤー３０により第２の基板４８の上面に配置された不図示の電極パッドと電気的に接続されている。
第３の基板５０の上面の所定の位置には接合部材３４により集積回路１０１が接合され、集積回路１０１の上面である能動面１５に形成された電極パッド２６はボンディングワイヤー３０により第４の基板５２の上面に配置された不図示の電極パッドと電気的に接続されている。
したがって、集積回路１００Ａと集積回路１０１とは容器４０の内部で離間して配置されているため、振動素子２００を加熱する集積回路１０１の熱が、集積回路１００Ａへ直接伝わり難い。そのため、加熱し過ぎによる、集積回路１００Ａに含まれる発振回路の特性劣化を制御することができる。
振動素子２００は、集積回路１０１の能動面１５に配置されている。また、振動素子２００は、能動面１５に形成された電極パッド２６と、振動素子２００の下面に形成された不図示の電極パッドと、を金属性バンプや導電性接着剤等の接合部材３２を介して集積回路１０１に接合されている。これにより、振動素子２００は、集積回路１０１によって支持されている。なお、振動素子２００の上下面に形成された不図示の励振電極と、振動素子２００の下面に形成された不図示の電極パッドとはそれぞれ電気的に接続されている。なお、振動素子２００と集積回路１０１とは、集積回路１０１で発生した熱が振動素子２００に伝わるように接続されていれば良い。そのため、例えば、振動素子２００と集積回路１０１とが非導電性の接合部材で接続され、振動素子２００と集積回路１０１又はパッケージ本体４２とがボンディングワイヤー等の導電性部材を用いて電気的に接続されていても良い。
したがって、振動素子２００が集積回路１０１上に配置されているため、集積回路１０１の熱を損失することなく振動素子２００へ伝えることができ、低消費で振動素子２００の温度制御をより安定化させることができる。
なお、図７では、振動素子２００は、Ｙ軸方向から視たときの平面視において矩形状であるが、振動素子２００の形状は矩形状に限定されず、例えば円形状であっても良い。また、振動素子２００は、ＳＣカット水晶振動素子に限定されず、ＡＴカット水晶振動素子でも良いし、音叉型水晶振動素子、弾性表面波共振片その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）共振素子でも構わない。なお、振動素子２００としてＡＴカット水晶振動素子を用いた場合には、Ｂモード抑圧回路が不要となるため、発振器１Ａの小型化が図れる。
図１１は、発振器１Ａの機能ブロック図である。図１１に示すように、発振器１Ａは、振動素子２００と、集積回路１００Ａと、集積回路１０１とを含む。
集積回路１０１は、温度調整素子２６０と、温度センサー２７０とを含む。
温度調整素子２６０は、振動素子２００の温度を調整する素子であり、例えば、発熱素子である。温度調整素子２６０が発生させる熱は、集積回路１００Ａから供給される温度制御信号ＶＨＣに応じて制御される。前述の通り、振動素子２００は集積回路１０１に接合されているため、温度調整素子２６０が発生させる熱が振動素子２００に伝わり、振動素子２００の温度が所望の一定温度に近づくように調整される。
温度センサー２７０は、温度を検出し、検出した温度に応じた電圧レベルを有する第１の温度検出信号ＶＴ１を出力する。前述の通り、振動素子２００は集積回路１０１に接合されており、温度センサー２７０は、振動素子２００の近傍に位置するため、振動素子２００の周囲の温度を検出することになる。また、温度センサー２７０は、温度調整素子２６０の近傍に位置するため、温度調整素子２６０の温度を検出するともいえる。温度センサー２７０から出力される第１の温度検出信号ＶＴ１は、集積回路１００Ａに供給される。
前述の集積回路１００の一例である集積回路１００Ａは、第１インターフェース回路１１０、第２インターフェース回路１２０、記憶部１３０、温度制御回路２１０、温度補償回路２２０、Ｄ／Ａ変換回路２２２、発振回路２３０、ＰＬＬ（Phase Locked Loop）回路２３１、分周回路２３２、出力バッファー２３３、温度センサー２４０、レベルシフター２４１、セレクター２４２、Ａ／Ｄ変換回路２４３、ローパスフィルター２４４及びレギュレーター２５０を含む。
前述の通り、第１インターフェース回路１１０は、発振器１Ａの外部装置２からのメモリー１４０に対するデータの書き込み及び読み出しを制御する。例えば、第１インターフェース回路１１０は、図１又は図５に示される回路で実現される。
前述の通り、第２インターフェース回路１２０は、外部装置２からの記憶部１３０に対するデータの書き込み及び読み出しを制御する。また、第２インターフェース回路１２０は、電子部品１に電源が投入されると、あるいは外部装置２からリロードコマンドを受信すると、メモリー１４０に書き込まれた各種のデータを記憶部１３０が有する各レジスターにロードする。これにより、集積回路１００Ａの各回路が所望の状態に初期化される。
外部装置２と第１インターフェース回路１１０との間の通信方式と、第１インターフェース回路１１０とメモリー１４０との間の通信方式は、ともにＩ２Ｃである。なお、図１１では、図１又は図５に示される抵抗素子１５１，１５２，１６１，１６２の図示が省略されている。
前述の通り、記憶部１３０は、例えば、集積回路１００Ａの各回路の動作を制御するための各種のデータが記憶されるレジスターや、集積回路１００Ａあるいは発振器１Ａのテスト用のレジスター等の各種のレジスターを有する。発振器１Ａの製造時の検査工程において、検査装置である外部装置２は、第１インターフェース回路１１０を介して、発振器１Ａが有する各回路の動作を制御するための各種のデータをメモリー１４０に書き込んで各回路を調整する。発振器１Ａに電源が投入されると、メモリー１４０に記憶されている各種のデータは、第２インターフェース回路１２０を介してレジスター群に含まれる各種のレジスターに転送されて保持され、当該各種のレジスターに保持された各種のデータが各回路に供給される。
レギュレーター２５０は、集積回路１００Ａの外部から供給される電源電圧に基づいて、集積回路１００Ａが有する各回路の電源電圧や基準電圧を生成する。
温度センサー２４０は、温度を検出し、検出した温度に応じた電圧レベルを有する第２の温度検出信号ＶＴ２を出力する。前述の通り、集積回路１００Ａは第１の基板４６の上面に接合されており、温度センサー２４０は、温度センサー２７０よりも振動素子２００や温度調整素子２６０から離れた位置に設けられている。そのため、温度センサー２７０は、振動素子２００や温度調整素子２６０から離れた位置における容器４０の内部温度を検出することになる。また、外気の熱はリードフレーム６６を介して容器４０に伝わる。したがって、温度は発振器１Ａの外気温度が所定の範囲で変化した場合、温度調整素子２６０の近傍に設けられている温度センサー２７０が検出する温度はほとんど変化しないのに対して、温度センサー２４０が検出する温度は所定の範囲で変化する。
レベルシフター２４１は、発振器１Ａの外部から供給される周波数制御信号ＶＣを所望の電圧レベルに変換する。
セレクター２４２は、レベルシフター２４１から出力される周波数制御信号ＶＣと、温度センサー２４０から出力される第２の温度検出信号ＶＴ２のいずれか一方を選択して出力する。例えば、セレクター２４２は、周波数制御信号ＶＣと第２の温度検出信号ＶＴ２とを時分割に選択して出力する。ただし、例えば、発振器１Ａの製造時の検査工程において、発振器１Ａの仕様に応じて、周波数制御信号ＶＣと第２の温度検出信号ＶＴ２のいずれか一方を選択するための選択値がメモリー１４０に記憶され、発振器１Ａに電源が投入されると、当該選択値がメモリー１４０から第２インターフェース回路１２０を介して記憶部１３０に含まれる不図示の所定のレジスターに転送されて保持され、当該レジスターに保持された選択値がセレクター２４２に供給されてもよい。
Ａ／Ｄ変換回路２４３は、セレクター２４２から時分割に出力されるアナログ信号である周波数制御信号ＶＣ及び第２の温度検出信号ＶＴ２を、それぞれデジタル信号である周波数制御値ＤＶＣ及び第２の温度検出値ＤＴ２に変換する。
ローパスフィルター２４４は、Ａ／Ｄ変換回路２４３から時分割に出力される周波数制御値ＤＶＣ及び第２の温度検出値ＤＴ２に対してローパス処理を行い、高周波ノイズ信号の強度を低減させるデジタルフィルターである。
温度制御回路２１０は、振動素子２００の温度設定値ＤＴＳ、第１の温度検出信号ＶＴ１及び第２の温度検出値ＤＴ２に基づいて、温度調整素子２６０を制御する温度制御信号ＶＨＣを生成する。温度設定値ＤＴＳは、振動素子２００の目標温度の設定値であり、メモリー１４０に記憶されている。例えば、発振器１Ａの製造時の検査工程において、温度変化に対する周波数変化が最も小さくなる温度設定値ＤＴＳが生成され、メモリー１４０に記憶される。そして、発振器１Ａの電源が投入されると、温度設定値ＤＴＳは、メモリー１４０から第２インターフェース回路１２０を介して記憶部１３０に含まれる不図示の所定のレジスターに転送されて保持され、当該レジスターに保持された温度設定値ＤＴＳが温度制御回路２１０に供給される。
温度補償回路２２０は、第２の温度検出値ＤＴ２に基づいて発振回路２３０の周波数を温度補償する。具体的には、温度補償回路２２０は、第２の温度検出値ＤＴ２に基づいて、発振回路２３０の周波数が周波数制御値ＤＶＣに応じた所望の周波数になるように温度補償するためのデジタル信号である温度補償値を生成する。例えば、発振器１Ａの製造時の検査工程において、温度補償回路２２０が、振動素子２００の周波数温度特性に対して概ね逆の特性となる温度補償値を生成するための温度補償データが生成され、メモリー１４０に記憶される。そして、発振器１Ａに電源が投入されると、当該温度補償データは、メモリー１４０から第２インターフェース回路１２０を介して記憶部１３０に含まれる不図示の所定のレジスターに転送されて保持され、温度補償回路２２０は、当該レジスターに保持された温度補償データ、第２の温度検出値ＤＴ２及び周波数制御値ＤＶＣに基づいて、温度補償値を生成する。
Ｄ／Ａ変換回路２２２は、温度補償回路２２０が生成した温度補償値をアナログ信号である温度補償電圧に変換し、発振回路２３０に供給する。
発振回路２３０は、振動素子２００の両端と電気的に接続されており、振動素子２００の出力信号を増幅して振動素子２００にフィードバックすることにより、振動素子２００を発振させる回路である。例えば、発振回路２３０は、増幅素子としてインバーターを用いた発振回路であってもよいし、増幅素子としてバイポーラトランジスターを用いた発振回路であってもよい。発振回路２３０は、Ｄ／Ａ変換回路２２２から供給される温度補償電圧に応じた周波数で振動素子２００を発振させる。具体的には、発振回路２３０は、振動素子２００の負荷容量となる不図示の可変容量素子を有し、当該可変容量素子に温度補償電圧が印加されて当該温度補償電圧に応じた負荷容量値となることにより、発振回路２３０から出力される発振信号の周波数が温度補償される。
ＰＬＬ回路２３１は、発振回路２３０から出力される発振信号の周波数を逓倍する。
分周回路２３２は、ＰＬＬ回路２３１から出力される発振信号を分周する。
出力バッファー２３３は、分周回路２３２から出力される発振信号をバッファリングし、発振信号ＣＫＯとして集積回路１００Ａの外部に出力する。この発振信号ＣＫＯは、発振器１Ａの出力信号となる。
発振信号ＣＫＯの周波数偏差を最小にするためには、発振器１Ａの製造時の検査工程において、特に、メモリー１４０に記憶される温度設定値ＤＴＳや温度補償データを最適値に調整する必要がある。例えば、検査工程において、発振信号ＣＫＯの周波数偏差が所望の範囲に収まるように温度設定値ＤＴＳや温度補償データが粗調整されてメモリー１４０に書き込まれる。さらに、この状態で発振信号ＣＫＯの周波数偏差が最小になるように温度設定値ＤＴＳや温度補償データが最適値に微調整されてメモリー１４０に上書きされる。その際、温度設定値ＤＴＳが最適値に微調整されたことで発振信号ＣＫＯの周波数偏差が最小ではなくなった場合は、温度補償データが最適値に再度微調整されてメモリー１４０に上書きされる。同様に、温度補償データが最適値に微調整されたことで発振信号ＣＫＯの周波数偏差が最小ではなくなった場合は、温度設定値ＤＴＳが最適値に再度微調整されてメモリー１４０に上書きされる。
このように、発振器１Ａでは、メモリー１４０の同じアドレスに対して複数回の書き込みが行われるため、メモリー１４０は、複数回の書き込みが可能な不揮発性メモリー、例えば、ＥＥＰＲＯＭである。このような複数回の書き込みが可能な不揮発性メモリーはサイズが大きいため、集積回路１００Ａに実装することが難しく、集積回路１００Ａとは別体としてメモリー１４０が設けられている。
発振器１Ａでは、振動素子２００が実装されていない状態や、発振回路２３０が発振を停止している状態では、集積回路１００Ａにおいて内部クロック信号が発生しないが、第１インターフェース回路１１０は内部クロック信号を必要としない。したがって、発振器１Ａによれば、外部装置２は、第１インターフェース回路１１０を介してメモリー１４０に対するデータの書き込みや読み出しを行うことができる。
１−４．変形例
上記の各実施形態では、外部装置２と第１インターフェース回路１１０との間の通信方式、及び第１インターフェース回路１１０とメモリー１４０との間の通信方式は、ともに２線式のＩ２Ｃであるが、３線式であってもよい。３線式の通信方式で用いられる信号は、例えば、クロック信号、シリアルデータ及びチップセレクト信号であってもよい。３線式の通信方式としては、例えば、ＳＰＩ（Serial Peripheral Interface）が挙げられる。
また、上記の各実施形態では、バッファー１１２，１１３，１１４は、ローレベルの信号を出力するか、出力がハイインピーダンスとなるバッファーであるが、スリーステートバッファーであってもよい。具体的には、スリーステートバッファーであるバッファー１１２は、イネーブル信号ＥＮ１がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ１がハイレベルのときは、クロック信号ＳＣＬがローレベルであればローレベルの信号を出力し、クロック信号ＳＣＬがハイレベルであればハイレベルの信号を出力する。また、スリーステートバッファーであるバッファー１１３は、イネーブル信号ＥＮ２がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ２がハイレベルのときは、第１シリアルデータ信号ＳＤＡがローレベルであればローレベルの信号を出力し、第１シリアルデータ信号ＳＤＡがハイレベルであればハイレベルの信号を出力する。また、スリーステートバッファーであるバッファー１１４は、イネーブル信号ＥＮ３がローレベルのときは出力がハイインピーダンスとなり、イネーブル信号ＥＮ３がハイレベルのときは、第２シリアルデータ信号ＳＤＡＭがローレベルであればローレベルの信号を出力し、第２シリアルデータ信号ＳＤＡＭがハイレベルであればハイレベルの信号を出力する。
また、電子部品１の具体例として、振動素子２００の温度を目標温度付近に調整する温度制御機能以外に、第２の温度検出値ＤＴ２に基づく温度補償機能及び周波数制御値ＤＶＣに基づく周波数制御機能を有する発振器１Ａを挙げたが、電子部品１は、温度補償機能及び周波数制御機能の少なくとも一方を有さない発振器であってもよい。また、電子部品１は、発振器以外であってもよく、例えば、角速度センサーや加速度センサー等の慣性センサーであってもよい。
２．電子機器
図１２は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。
本実施形態の電子機器３００は、電子部品３１０、処理回路３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含む。なお、本実施形態の電子機器は、図１２の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
電子部品３１０は、集積回路３１２とメモリー３１３とを備えている。集積回路３１２は、メモリー３１３に記憶されているデータに基づいて動作し、所望の信号を処理回路３２０に出力する。例えば、電子部品３１０が発振器であれば、電子部品３１０は発振信号を発生させて処理回路３２０に出力する。
処理回路３２０は、電子部品３１０からの出力信号に基づいて動作する。例えば、処理回路３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、電子部品３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、処理回路３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を処理回路３２０に出力する。
ＲＯＭ３４０は、処理回路３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
ＲＡＭ３５０は、処理回路３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、処理回路３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
通信部３６０は、処理回路３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、処理回路３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
集積回路３１２は、不図示の第１クロック端子と、第２クロック端子と、第１データ端子と、第２データ端子と、第１インターフェース回路とを有している。第１クロック端子は、処理回路３２０からクロック信号が入力され、第２クロック端子は、メモリー３１３に当該クロック信号を出力する。第１データ端子は、処理回路３２０との間で第１シリアルデータ信号が入出力され、第２データ端子は、メモリー３１３との間で第２シリアルデータ信号が入出力される。第１インターフェース回路は、クロック信号及び第１シリアルデータ信号に基づいて、第１データ端子に入力される第１シリアルデータ信号を第２シリアルデータ信号として第２データ端子からメモリー３１３に出力する第１通信状態、又は、第２データ端子に入力される第２シリアルデータ信号を第１シリアルデータ信号として第１データ端子から処理回路３２０に出力する第２通信状態に、集積回路３１２の通信状態を制御する不図示の制御回路を含む。
処理回路３２０は、集積回路３１２の第１クロック端子にクロック信号を出力し、集積回路３１２の第１データ端子との間で第１シリアルデータ信号を入出力する。これにより、処理回路３２０は、集積回路３１２において内部クロックが発生していない状態でも、集積回路３１２の第１インターフェース回路を介して、メモリー３１３に対するデータの書き込みや読み出しを行うことができる。したがって、例えば、電子部品３１０に不具合が生じた場合に、集積回路３１２の内部のクロック源が動作していない状態でも、処理回路３２０はメモリー３１３に記憶されているデータを読み出して電子部品３１０の不具合の原因を解析し、不具合の原因に応じた処理を行うことができる。
電子部品３１０として例えば上述した各実施形態の電子部品１を適用することにより、例えば、信頼性の高い電子機器を実現することができる。なお、集積回路３１２及びメモリー３１３は、上述した各実施形態の集積回路１００及びメモリー１４０にそれぞれ対応する。また、処理回路３２０は、上述した各実施形態の外部装置２に対応する。
このような電子機器３００としては種々の電子機器が考えられ、例えば、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。
図１３は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、電子部品３１０として、例えば上述した各実施形態の電子部品１を適用することにより、高い信頼性を実現することができる。
３．移動体
図１４は、本実施形態の移動体の一例を示す図である。図１４に示す移動体４００は、電子部品４１０、処理回路４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含む。なお、本実施形態の移動体は、図１４の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
電子部品４１０は、不図示の集積回路とメモリーとを備えており、集積回路はメモリーに記憶されているデータに基づいて動作し、所望の信号を発生させる。例えば、電子部品４１０が発振器であれば、電子部品４１０は発振信号を発生させて処理回路４２０，４３０，４４０に出力、当該発振信号は、例えばクロック信号として用いられる。
処理回路４２０，４３０，４４０は、電子部品４１０からの出力信号に基づいて動作し、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御処理を行う。
バッテリー４５０は、電子部品４１０及び処理回路４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、電子部品４１０及び処理回路４２０，４３０，４４０に電力を供給する。
電子部品４１０の集積回路は、不図示の第１クロック端子と、第２クロック端子と、第１データ端子と、第２データ端子と、第１インターフェース回路とを有している。第１クロック端子は、処理回路４２０からクロック信号が入力され、第２クロック端子は、電子部品４１０のメモリーに当該クロック信号を出力する。第１データ端子は、処理回路４２０との間で第１シリアルデータ信号が入出力され、第２データ端子は、電子部品４１０のメモリーとの間で第２シリアルデータ信号が入出力される。第１インターフェース回路は、クロック信号及び第１シリアルデータ信号に基づいて、第１データ端子に入力される第１シリアルデータ信号を第２シリアルデータ信号として第２データ端子からメモリーに出力する第１通信状態、又は、第２データ端子に入力される第２シリアルデータ信号を第１シリアルデータ信号として第１データ端子から処理回路４２０に出力する第２通信状態に、集積回路の通信状態を制御する不図示の制御回路を含む。
処理回路４２０は、集積回路の第１クロック端子にクロック信号を出力し、集積回路の第１データ端子との間で第１シリアルデータ信号を入出力する。これにより、処理回路４２０は、集積回路において内部クロックが発生していない状態でも、集積回路の第１インターフェース回路を介して、メモリーに対するデータの書き込みや読み出しを行うことができる。したがって、例えば、電子部品４１０に不具合が生じた場合に、集積回路の内部のクロック源が動作していない状態でも、処理回路４２０はメモリーに記憶されているデータを読み出して電子部品４１０の不具合の原因を解析し、不具合の原因に応じた処理を行うことができる。
電子部品４１０として例えば上述した各実施形態の電子部品１を適用することにより、例えば、信頼性の高い移動体を実現することができる。なお、電子部品４１０が有する集積回路及びメモリーは、上述した各実施形態の集積回路１００及びメモリー１４０にそれぞれ対応する。また、処理回路４２０は、上述した各実施形態の外部装置２に対応する。
このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１…電子部品、１Ａ…発振器、２…外部装置、１５…能動面、２０，２２，２４…回路部品、２６，２８…電極パッド、３０…ボンディングワイヤー、３２，３４，３６…接合部材、３８…スペーサー、４０…容器、４２…パッケージ本体、４４…蓋部材、４６…第１の基板、４８…第２の基板、５０…第３の基板、５２…第４の基板、５４…第５の基板、５６…封止部材、６０…容器、６２…ベース基板、６４…カバー、６６…リードフレーム、１００…集積回路、１００Ａ…集積回路、１０１…集積回路、１１０…第１インターフェース回路、１１１…制御回路、１１２…バッファー、１１３…バッファー、１１４…バッファー、１１５…セレクター、１２０…第２インターフェース回路、１３０…記憶部、１４０…メモリー、１５１…抵抗素子、１５２…抵抗素子、１６１…抵抗素子、１６２…抵抗素子、２００…振動素子、２１０…温度制御回路、２１１…温度制御補正値生成部、２１２…加算部、２１３…Ｄ／Ａ変換部、２１４…比較部、２１５…利得設定部、２２０…温度補償回路、２２２…Ｄ／Ａ変換回路、２３０…発振回路、２３１…ＰＬＬ回路、２３２…分周回路、２３３…出力バッファー、２４０…温度センサー、２４１…レベルシフター、２４２…セレクター、２４３…Ａ／Ｄ変換回路、２４４…ローパスフィルター、２５０…レギュレーター、２６０…温度調整素子、２７０…温度センサー、３００…電子機器、３１０…電子部品、３１２…集積回路、３１３…メモリー、３２０…処理回路、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…電子部品、４２０，４３０，４４０…処理回路、４５０…バッテリー、４６０…バックアップ用バッテリー

Claims (8)

  1. 集積回路と、
    メモリーと、を備え、
    前記集積回路は、
    クロック信号が入力される第１クロック端子と、
    第１シリアルデータ信号が入出力される第１データ端子と、
    前記メモリーに前記クロック信号を出力する第２クロック端子と、
    前記メモリーとの間で第２シリアルデータ信号が入出力される第２データ端子と、
    前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記第１データ端子に入力される前記第１シリアルデータ信号を前記第２シリアルデータ信号として前記第２データ端子から出力する第１通信状態、又は、前記第２データ端子に入力される前記第２シリアルデータ信号を前記第１シリアルデータ信号として前記第１データ端子から出力する第２通信状態に、前記集積回路の通信状態を制御する制御回路を含む第１インターフェース回路と、を有する、電子部品。
  2. 前記制御回路は、
    前記クロック信号のパルス数に基づいて、前記第１通信状態と前記第２通信状態とを切り替える、請求項１に記載の電子部品。
  3. 前記第１クロック端子及び前記第１データ端子を介して前記第１インターフェース回路が行う通信の方式は、前記第２クロック端子及び前記第２データ端子を介して前記第１インターフェース回路と前記メモリーとの間で行われる通信の方式と同じである、請求項１又は２に記載の電子部品。
  4. 前記集積回路は、
    記憶部と、
    前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記記憶部に対するデータの書き込み及び読み出しを制御する第２インターフェース回路と、を有する、請求項１乃至３のいずれか一項に記載の電子部品。
  5. 前記第２インターフェース回路は、
    前記クロック信号及び前記第１シリアルデータ信号に基づいて、前記集積回路の動作モードを、前記第１インターフェース回路を介した前記メモリーに対するアクセスを許可しない第１モードから、前記第１インターフェース回路を介した前記メモリーに対するアクセスを許可する第２モードに切り替え、
    前記第１インターフェース回路は、
    前記第２モードにおいて、前記制御回路が前記集積回路の通信状態を前記第１通信状態又は前記第２通信状態に制御することにより、前記メモリーに対するデータの書き込み及び読み出しを制御する、請求項４に記載の電子部品。
  6. 前記第１インターフェース回路は、
    前記第１シリアルデータ信号に含まれるスレーブアドレスが前記メモリーに割り当てられた第１のアドレス値である場合に、前記制御回路が前記集積回路の通信状態を前記第１通信状態又は前記第２通信状態に制御することにより、前記メモリーに対するデータの書き込み及び読み出しを制御し、
    前記第２インターフェース回路は、
    前記スレーブアドレスが、前記集積回路に割り当てられた第２のアドレス値である場合に、前記記憶部に対するデータの書き込み及び読み出しを制御する、請求項４に記載の電子部品。
  7. 請求項１乃至６のいずれか一項に記載の電子部品と、
    前記第１クロック端子に前記クロック信号を出力し、前記第１データ端子との間で前記第１シリアルデータ信号を入出力する処理回路と、を備えた、電子機器。
  8. 請求項１乃至６のいずれか一項に記載の電子部品と、
    前記第１クロック端子に前記クロック信号を出力し、前記第１データ端子との間で前記第１シリアルデータ信号を入出力する処理回路と、を備えた、移動体。
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