JP2020165657A - 半導体集積回路 - Google Patents
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Abstract
Description
図1に示すように、本実施形態の半導体集積回路1は、入力端子INと出力端子OUTOとの間に、スキャンパス回路2,内部比較器3,保持器4及びスキャン動作制御器5を備えている。尚、スキャンパス回路2については、図中では「SCAN回路」と記載している。スキャンパス回路2は、複数のフリップフロップを有しており、テストが行われる際にスキャン動作制御器5によりスキャンパスが切り換えられてシフトレジスタが構成される。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図3に示す第2実施形態の半導体集積回路11は、半導体集積回路1の保持器4と出力端子OUTとの間にセレクタ12を挿入したもので、スキャン動作制御器5に替わるスキャン動作制御器13は、セレクタ12の選択制御も行う。セレクタ12の入力端子「1」側は保持器4の出力端子に接続され、入力端子「0」側はスキャンパス回路2の出力端子に接続されている。
図5に示すように、第3実施形態の半導体集積回路21は、第2実施形態の構成に加えて、カウンタ22,スキャン動作制御器23及びセレクタ24を備えている。スキャン動作制御器23は、カウンタ22に対してシフトクロックを出力する。カウンタ22のカウントディスエーブル端子は、内部比較器3の出力端子に接続されている。カウンタ22は、ディスエーブル端子がハイレベルになるとカウント動作を停止する。セレクタ12の入力端子「0」側には、カウンタ22のカウントデータ値が与えられている。
図7に示すように、第4実施形態の半導体集積回路31は、スキャンパス回路2と内部比較器3との間に圧縮器32を備えている。圧縮器32は、スキャンパス回路2がテストデータShift_IN1の入力に応じて出力したデータShift_OUT1を保持する。そして、スキャンパス回路2がテストデータShift_IN2の入力に応じてデータShift_OUT2を出力すると、Shift_OUT2とShift_OUT1との各ビットの排他的論理和をとる。その演算結果Shift_OUT1(+)2は、圧縮器32に保持される。尚、(+)は排他的論理和を示すものとする。
保持器4は、必要に応じて設ければ良い。
第3実施形態において、最初に不一致となったタイミングのみが判れば良い場合には、セレクタ24を削除しても良い。
また、第3実施形態において、最初に不一致となったタイミングを示すカウント値のみを出力端子OUTから出力すれば良い場合には、セレクタ12も削除して良い。
Claims (5)
- スキャンパス回路(2)と、
このスキャンパス回路に検査装置が出力するテストデータが入力される入力端子(IN)と、
前記テストデータに応じて前記スキャンパス回路が出力するデータと、前記検査装置が前記入力端子に出力する前記データの期待値とを比較する比較器(3)と、
この比較器の比較結果を出力する出力端子(OUT)と、
前記スキャンパス回路のパス切り替えを行うと共に、前記比較結果の出力を制御する制御回路(5,13,23)とを備える半導体集積回路。 - 前記比較器の比較結果を内部の動作クロックに同期して保持する保持回路(4)を備える請求項1記載の半導体集積回路。
- 前記スキャンパス回路が出力するデータを、前記出力端子に直接出力するようにデータパスを切替えるセレクタ(12)を備える請求項1又は2記載の半導体集積回路。
- 入力されるテストデータの数をカウントし、前記比較器の比較結果が異常を示した時点でカウント動作を停止するカウンタ(22)と、
このカウンタのカウンタ値を前記出力端子に出力するようにデータパスを切替えるセレクタ(12)とを備える請求項1から3の何れか一項に記載の半導体集積回路。 - 前記テストデータが複数回入力されると、各テストデータに応じて前記スキャンパス回路が出力するデータを合成して圧縮する圧縮器(32)を備える請求項1から4の何れか一項に記載の半導体集積回路。
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