JP2020149759A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、データを保持可能なメモリセルアレイと、メモリセルアレイから読み出されたデータを外部に出力する際に第１信号REと第２信号/REを受信し、第３信号DCC_CODEに基づいて第１信号REと第２信号/REのデューティ比を制御して、第４信号DQS_inと第５信号/DQS_inを出力する第１回路241,223と、第４信号DQS_inと第５信号/DQS_inのデューティ比に関する情報FLGを取得する第２回路225と、第２回路225で取得された情報FLGに基づいて、第３信号DCC_CODEを制御する第３回路27とを備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−１９３３４０号公報

動作信頼性を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、データを保持可能なメモリセルアレイと、第１回路と、第２回路と、第３回路とを含む。第１回路は、メモリセルアレイから読み出されたデータを外部に出力する際に第１信号と第２信号を受信し、第３信号に基づいて第１信号と第２信号のデューティ比を制御して、第４信号と第５信号を出力する。第２回路は、第４信号と第５信号のデューティ比に関する情報を取得する。第３回路は、第２回路で取得された情報に基づいて、第３信号を制御する。第２回路は、第６信号に基づいて、第４信号を第１ノードに転送し第５信号を第２ノードに転送し、又は第４信号を第２ノードに転送し第５信号を第１ノードに転送する切り替え回路と、第１ノードにおける信号電位と第２ノードにおける信号電位とを比較し、該比較結果を情報として第３回路に出力する比較器とを備える。

第１実施形態に係るメモリシステムの構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成例の一部を示すブロック図。 第１実施形態に係る半導体記憶装置の備える検出回路の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備える検出回路に含まれる回路の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備える検出回路に含まれる回路の一例を示す回路図。 第１実施形態に係る半導体記憶装置の電源投入後のシーケンスの一例を示すフローチャート。 第１実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の備える検出回路に含まれる回路に対する入力換算オフセットの寄与を等価的に示した回路図。 第１実施形態に係る半導体記憶装置の備える検出回路に含まれる回路に対する入力換算オフセットの寄与を等価的に示した回路図。 第１実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すダイアグラム。 第２実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すダイアグラム。 第２実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置のデューティ比補正動作の一例を示すダイアグラム。 第３実施形態に係る半導体記憶装置の備える補正回路の一例を示す回路図。 第３実施形態に係る半導体記憶装置の備える補正回路の動作の一例を示す波形図。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路の構成例を示すブロック図。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路に含まれる回路の一例を示す回路図。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路に含まれる回路の一例を示す回路図。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路の動作の一例を示すフローチャート。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路の動作の一例を示すダイアグラム。 第５実施形態に係る半導体記憶装置の備えるＺＱ較正回路の動作の一例を示すフローチャート。 第５実施形態に係る半導体記憶装置の備えるＺＱ較正回路の動作の一例を示すフローチャート。 第６実施形態に係る半導体記憶装置の備えるプルアップ回路の一例を示す回路図。 第６実施形態に係る半導体記憶装置の備えるレプリカプルアップ回路の一例を示す回路図。 第６実施形態に係る半導体記憶装置の備えるプルダウン回路の一例を示す回路図。 第６実施形態に係る半導体記憶装置の備える入出力回路の一例を示す回路図。 第６実施形態に係る半導体記憶装置の備えるプルアップ回路の変形例を示す回路図。 第４実施形態に係る半導体記憶装置の備えるＺＱ較正回路の変形例を示すブロック図。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素には同一符号が付され、繰り返しの説明は省略される。また、ある実施形態についての全ての記述は、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素と第２要素とが直接的に接続されていること、又は第１要素と第２要素との間が常時あるいは選択的に導電性となる要素を介して接続されていることを示している。

なお、以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｎ＞の集合を意味する。また、構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｎ＞の集合を意味する。

また、以下の説明では、信号／Ｚは、信号Ｚの反転信号であることを示す。また、「信号Ｚのデューティ比」とは、信号Ｚにおけるパルスの１周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合を示す。

１． 第１実施形態
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。

１．１ 構成について
１．１．１ メモリシステムの全体構成について
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。

図１は、第１実施形態に係るメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、コントローラ２、半導体記憶装置５、及び基準抵抗９を備えている。図１に示すように、コントローラ２は、半導体記憶装置５を制御する。具体的には、コントローラ２は、データを半導体記憶装置５に書き込み、データを半導体記憶装置５から読み出す。コントローラ２は、ＮＡＮＤバスによって半導体記憶装置５に接続される。

半導体記憶装置５は、複数のメモリセルを備え、データを不揮発に記憶する。

ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、／ＲＢ、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの送受信を行う。信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰは、コントローラ２から送信され、半導体記憶装置５によって受け取られ、信号／ＲＢは、半導体記憶装置５から送信され、コントローラ２によって受け取られる。

信号／ＣＥは、半導体記憶装置５をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５に流れる信号ＤＱ＜７：０＞を半導体記憶装置５に取り込むことを指示する。信号ＲＥ及び／ＲＥは、半導体記憶装置５に信号ＤＱ＜７：０＞を出力することを指示し、例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５の動作タイミングを制御するために使用される。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置５に指示する。信号／ＲＢは、半導体記憶装置５がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置５とコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＲＥ及び／ＲＥに基づいて生成されることができ、信号ＤＱ＜７：０＞に係る半導体記憶装置５の動作タイミングを制御するために使用される。

１．１．２ コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。

プロセッサ１１は、コントローラ２全体の動作を制御する。プロセッサ１１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５に対して発行する。この動作は、データの読出し及び消去、信号のデューティ比補正動作、並びに出力インピーダンスの較正動作等のその他の動作の場合についても同様である。

内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置５を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＮＡＮＤインタフェース回路１３は、上述のＮＡＮＤバスを介して半導体記憶装置５と接続され、半導体記憶装置５との通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置５からステータス、及び読出しデータを受信する。

バッファメモリ１４は、コントローラ２が半導体記憶装置５及び外部（ホスト機器）から受信したデータ等を一時的に保持する。

ホストインタフェース回路１５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。

１．１．３ 半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。 図２に示すように、半導体記憶装置５は、メモリセルアレイ２１、入出力回路２２、ＺＱ較正回路２３、ロジック制御回路２４、温度センサ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ＺＱ較正用パッド３３、及びロジック制御用パッド群３４を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、コントローラ２と信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、書込みデータ及び読出しデータをセンスアンプ３１と送受信する。また、入出力回路２２は、信号ＤＱＳ及び／ＤＱＳを、後述する信号ＲＥ及び／ＲＥに基づいて生成する。

ＺＱ較正回路２３は、ＺＱ較正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを較正する。

ロジック制御回路２４は、コントローラ２から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２４は、信号／ＲＢをコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。また、ロジック制御回路２４は、信号ＲＥ及び／ＲＥのデューティ比を補正する。

温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送信する。なお、温度センサ２５は、半導体記憶装置５内の任意の場所に設けられることができるが、例えばメモリセルアレイ２１の温度とみなし得る温度が測定可能な領域に設けることが望ましい。

レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。

シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。また、シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してコントローラ２に送信する。また、シーケンサ２７は、信号ＤＱＳ及び／ＤＱＳのデューティ比が略５０％となるように、入出力回路２２及びロジック制御回路２４を制御する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。

ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの種々の電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に種々の電圧を供給する。

ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。

センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

入出力用パッド群３２は、コントローラ２から受信した信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳを入出力回路２２に転送する。また、入出力用パッド群３２は、入出力回路２２から送信された信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳを半導体記憶装置５の外部に転送する。

ＺＱ較正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ較正回路２３に接続される。

ロジック制御用パッド群３４は、コントローラ２から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰをロジック制御回路２４に転送する。また、ロジック制御用パッド群３４は、ロジック制御回路２４から送信された／ＲＢを半導体記憶装置５の外部に転送する。

１．１．４ 入出力回路及びロジック制御回路の構成
次に、上記入出力回路２２及びロジック制御回路２４の構成の詳細について説明する。

１．１．４．１ デューティ比較正機能に係る構成について
入出力回路２２及びロジック制御回路２４は、コントローラ２から受信した信号ＤＱＳ及び／ＤＱＳのデューティ比を較正する機能を有する。以下では、入出力回路２２及びロジック制御回路２４において、このデューティ比較正機能に係る構成について、図３を用いて説明する。図３は、入出力回路２２及びロジック制御回路２４のブロック図である。

図３に示すように、入出力回路２２は、入力回路２２１＜７：０＞、２２１＿ｄｑｓ、２２１＿ｂｄｐｓ、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、２２２＿ｂｄｑｓ、出力制御回路２２３、抵抗制御回路２２４、及び検出回路２２５を備えている。

入力回路２２１＜７：０＞及び出力回路２２２＜７：０＞のそれぞれは、信号ＤＱ＜７：０＞に対応する。すなわち、１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。そして入力回路２２１＜ｋ＞は、コントローラ２によって送信された信号ＤＱ＜ｋ＞をパッド３２＜ｋ＞を介して受信し、一時的に保持する。そして入力回路２２１＜ｋ＞は、信号ＤＱ＜ｋ＞が書き込みデータであった場合には、これをセンスアンプ３１に送信する。他方で、信号ＤＱ＜ｋ＞がコマンドやアドレスなどであった場合には、これをレジスタ２６に送信する。

出力回路２２２＜ｋ＞は、出力制御回路２２３から信号ＤＱ＜ｋ＞＿ｉｎを受信し、一時的に保持する。そして出力回路２２２＜ｋ＞は、信号ＤＱ＜ｋ＞＿ｉｎを信号ＤＱ＜ｋ＞として、コントローラ２へパッド３２＜ｋ＞を介して送信する。

また、入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓのそれぞれは、信号ＤＱＳに対応する。そして、入力回路２２１＿ｄｑｓは、コントローラ２によって送信された信号ＤＱＳを、パッド３２＿ｄｑｓを介して受信する。そして、受信した信号は例えば入力回路２２１＜ｋ＞に送信され、信号ＤＱ＜ｋ＞を読み取る際のタイミング情報として用いられる。

出力回路２２２＿ｄｑｓは、出力制御回路２２３から信号ＤＱＳ＿ｉｎを受信する。そして出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎを信号ＤＱＳとして、コントローラ２へパッド３２＿ｄｑｓを介して送信する。

また、入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓのそれぞれは、信号／ＤＱＳに対応する。そして入力回路２２１＿ｂｄｑｓは、コントローラ２によって送信された信号／ＤＱＳを、パッド３２＿ｂｄｑｓを介して受信する。そして、受信した信号は例えば入力回路２２１＜ｋ＞に送信され、信号ＤＱ＜ｋ＞を読み取る際のタイミング情報として用いられる。

出力回路２２２＿ｂｄｑｓは、出力制御回路２２３から信号／ＤＱＳ＿ｉｎを受信する。そして出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎを信号／ＤＱＳとして、コントローラ２へパッド３２＿ｂｄｑｓを介して送信する。

出力制御回路２２３は、ロジック制御回路２４から信号ＲＥ＿ｃ及び／ＲＥ＿ｃを受信する。また、センスアンプ３１から、データを受信する。そして信号ＲＥ＿ｃ及び／ＲＥ＿ｃに基づいて、ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを生成し、それぞれ出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓに出力する。また、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのタイミング情報と、センスアンプ３１から受信したデータに基づいて、信号ＤＱ＜７：０＞＿ｉｎを生成し、それぞれ出力回路２２２＜７：０＞に出力する。

抵抗制御回路２２４は、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓ内の出力インピーダンスを制御する。

検出回路２２５は、出力制御回路２２３から出力された信号ＤＱＳ＿ｉｎ、及び／ＤＱＳ＿ｉｎをモニタすることにより、信号ＤＱＳ＿ｉｎのデューティ比と／ＤＱＳ＿ｉｎのデューティ比との関係を検出する。検出回路２２５は、検出結果に基づいて、デューティ比を補正して大きくするか又は小さくするかを示す信号ＦＬＧを生成し、シーケンサ２７に出力する。

シーケンサ２７は、検出回路２２５から信号ＦＬＧを受けると、当該信号ＦＬＧに基づいて信号ＤＣＣ＿ＣＯＤＥを生成し、ロジック制御回路２４に出力する。信号ＤＣＣ＿ＣＯＤＥは、信号ＲＥ及び／ＲＥのデューティ比を補正するための信号である。

ロジック制御回路２４は、補正回路２４１を含む。補正回路２４１は、ロジック制御用パッド群３４内のパッド３４＿ｒｅ及び３４＿ｂｒｅを介して、コントローラ２から信号ＲＥ及び／ＲＥを受信する。そして補正回路２４１は、受信した信号ＲＥ及び／ＲＥのデューティ比を、信号ＤＣＣ＿ＣＯＤＥに基づいて補正して、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成する。なお、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比と、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比とは、同一であるか、又は互いに相関関係を有する。

なお、図３の例では、補正回路２４１から信号ＲＥ＿ｃ及び／ＲＥ＿ｃが直接出力制御回路２２３に出力される場合が示されているが、これに限られない。例えば、補正回路２４１は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを他の回路（例えば、シーケンサ２７）に出力した後、当該他の回路において信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比に基づくタイミング信号が生成されてもよい。そして、出力制御回路２２３に当該タイミング信号が創出されることにより、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比と相関関係を有する信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎが生成されてもよい。

１．１．４．２ 検出回路の構成について
次に、上記検出回路２２５の構成について、図４を用いて説明する。図４は検出回路２２５のブロック図である。

図４に示すように、検出回路２２５は、スイッチ４１及び４２、ＬＰＦ（low pass filter）４３及び４４、切替部５１、並びに比較器６１を含む。

スイッチ４１は、シーケンサ２７から与えられる信号ＥＮに基づいて、信号ＤＱＳ＿ｉｎをＬＰＦ４３に転送する。例えばスイッチ４１は、信号ＥＮが“Ｈ”レベルの場合にオン状態となり、信号ＤＱＳ＿ｉｎをＬＰＦ４３に転送する。以下では、スイッチ４１により転送された信号ＤＱＳ＿ｉｎを、信号ＤＱＳ＿ｐｒｅと呼ぶ。同様に、スイッチ４２は、シーケンサ２７から与えられる信号ＥＮに基づいて、信号／ＤＱＳ＿ｉｎをＬＰＦ４４に転送する。例えばスイッチ４２は、信号ＥＮが“Ｈ”レベルの場合にオン状態となり、信号／ＤＱＳ＿ｉｎをＬＰＦ４４に転送する。以下では、スイッチ４２により転送された信号／ＤＱＳ＿ｉｎを、信号／ＤＱＳ＿ｐｒｅと呼ぶ。

ＬＰＦ４３は、信号ＤＱＳ＿ｐｒｅの低周波成分をノードＮ１へ出力する。同様に、ＬＰＦ４４は、信号／ＤＱＳ＿ｐｒｅの低周波成分をノードＮ２へ出力する。切替部５１は、シーケンサ２７から受信した信号ＳＥＬに基づいて、ノードＮ１をノードＮ３またはＮ４に接続し、ノードＮ２をノードＮ３またはＮ４に接続する。接続の仕方については後述する。

比較器６１は、非反転入力端子がノードＮ３に接続され、反転入力端子がノードＮ４に接続されている。そして比較器６１は、ノードＮ３の電圧とノードＮ４の電圧とを比較し、比較結果を出力端子から信号ＦＬＧとしてシーケンサ２７へ出力する。

次に、上記切替部５１における接続の切り替え方法の詳細について、図５及び図６を用いて説明する。図５及び図６は、検出回路２２５の一部領域の回路図である。

図５に示すように、ＬＰＦ４３は抵抗素子４３１とキャパシタ素子４３２とを含む。

抵抗素子４３１の一端には信号ＤＱＳ＿ｐｒｅが与えられ、他端はノードＮ１に接続されている。キャパシタ素子４３２の一方電極はノードＮ１に接続され、他方電極は接地されている。そしてＬＰＦ４３は、信号ＤＱＳ＿ｐｒｅの高周波成分を遮断することによって、ノードＮ１に信号ＤＱＳ＿ｌｐｆを供給する。

また、ＬＰＦ４４は抵抗素子４４１とキャパシタ素子４４２とを含む。抵抗素子４４１の一端には信号／ＤＱＳ＿ｐｒｅが与えられ、他端はノードＮ２に接続されている。キャパシタ素子４４２の一方電極はノードＮ２に接続され、他方電極は接地されている。そしてＬＰＦ４４は、信号／ＤＱＳ＿ｐｒｅの高周波成分を遮断することによって、ノードＮ２に信号／ＤＱＳ＿ｌｐｆを供給する。

第１実施形態において、信号ＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅは例えば矩形波である。そして、ＬＰＦ４３及びＬＰＦ４４の遮断周波数は、これらの信号の周波数に対して十分低い。よって、信号ＤＱＳ＿ｌｐｆは、信号ＤＱＳ＿ｐｒｅのデューティ比に応じた大きさの略直流電圧となる。同様に、信号／ＤＱＳ＿ｌｐｆは、信号／ＤＱＳ＿ｐｒｅのデューティ比に応じた大きさの略直流電圧となる。

同じく図５に示すように、切替部５１は、スイッチ５１１〜５１４を含む。

スイッチ５１１は、信号ＳＥＬが例えば“Ｌ”レベルの際にノードＮ１をノードＮ３に接続し、信号ＤＱＳ＿ｌｐｆをノードＮ３に転送する。図５はこの様子を示している。他方で信号ＳＥＬが“Ｈ”レベルの際には、ノードＮ１とノードＮ３とを非接続とする。スイッチ５１２は、信号ＳＥＬが”Ｈ”レベルの際にノードＮ１をノードＮ４に接続し、信号ＤＱＳ＿ｌｐｆをノードＮ４に転送する。図６はこの様子を示している。他方で信号ＳＥＬが”Ｌ”レベルの際には、ノードＮ１とノードＮ４とを非接続とする。

スイッチ５１３は、信号ＳＥＬが例えば“Ｈ”レベルの際にノードＮ２をノードＮ３に接続し、信号／ＤＱＳ＿ｌｐｆをノードＮ３に転送する。図６はこの様子を示している。他方で信号ＳＥＬが“Ｌ”レベルの際には、ノードＮ２とノードＮ３とを非接続とする。スイッチ５１４は、信号ＳＥＬが”Ｌ”レベルの際にノードＮ２をノードＮ４に接続し、信号／ＤＱＳ＿ｌｐｆをノードＮ４に転送する。図５はこの様子を示している。他方で信号ＳＥＬが”Ｈ”レベルの際には、ノードＮ２とノードＮ４とを非接続とする。

以下、信号ＳＥＬが“Ｌ”レベルであり、ノードＮ１とノードＮ３とが電気的に接続され、ノードＮ２とノードＮ４とが電気的に接続される状態を、“第１の接続”と称する。他方で、信号ＳＥＬが“Ｈ”レベルであり、ノードＮ１とノードＮ４とが電気的に接続され、ノードＮ２とノードＮ３とが電気的に接続される状態を、“第２の接続”と称する。

１．２ 動作について
次に、第１実施形態に係るメモリシステムの動作について説明する。

１．２．１ 半導体記憶装置起動時の動作について
第１実施形態に係るメモリシステムにおける起動時の動作について、図７に示すフローチャートを用いて大まかに説明する。

図７に示すように、ステップＳ１において、メモリシステム１に電源が投入されると、ステップＳ２において、半導体記憶装置５はＺＱ較正動作を実行する。ＺＱ較正動作とは、出力回路の出力インピーダンスを較正する動作である。

ステップＳ３において、半導体記憶装置５は、デューティ比補正動作を実行する。すなわち半導体記憶装置５は、コントローラ２から受信した信号ＲＥ及び／ＲＥに基づいて信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを生成する際に、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が略５０％になるよう信号ＲＥ及び／ＲＥを補正する。

以上で、半導体記憶装置５の起動時における動作が終了する。

１．２．２ デューティ比補正動作について
次に、上記ステップＳ３の詳細につき、図８を用いて説明する。図８は、デューティ比補正動作の詳細を示すフローチャートである。デューティ比補正動作は、コントローラ２が半導体記憶装置５へ、信号ＲＥ及び／ＲＥを送信している状態で行われる。

図８に示すように、ステップＳ１０において、検出回路２２５は、シーケンサ２７からの信号ＥＮに基づいて、スイッチ４１及び４２をオンにする。スイッチ４１がオン状態となることで、信号ＤＱＳ＿ｉｎが信号ＤＱＳ＿ｐｒｅとしてＬＰＦ４３へ転送される。同様に、スイッチ４２がオン状態となることで、信号／ＤＱＳ＿ｉｎが信号／ＤＱＳ＿ｐｒｅとしてＬＰＦ４４へ転送される。

ＬＰＦ４３は信号ＤＱＳ＿ｐｒｅの高周波成分を遮断し、ノードＮ１に信号ＤＱＳ＿ｌｐｆを出力する。同様に、信号ＬＰＦ４４は信号／ＤＱＳ＿ｐｒｅの高周波成分を遮断し、ノードＮ２に信号／ＤＱＳ＿ｌｐｆを出力する。

ステップＳ１１において、検出回路２２５は、シーケンサ２７からの信号ＳＥＬ（＝“Ｌ”）に基づいて、切替部５１を第１の接続にする。これにより、比較器６１の非反転入力端子には信号ＤＱＳ＿ｌｐｆが印加される。同様に、比較器６１の反転入力端子には信号／ＤＱＳ＿ｌｐｆが印加される。

ステップＳ１２において、シーケンサ２７は第１のデューティ比補正動作を実行し、第１の補正コードを取得する。第１のデューティ比補正動作において、比較器６１は、信号ＤＱＳ＿ｌｐｆが信号／ＤＱＳ＿ｌｐｆよりも大きいと判断した場合、すなわちデューティ比が５０％よりも大きいと判断した場合、信号ＦＬＧとして“Ｈ”レベルを出力する。この場合、シーケンサ２７は、信号ＦＬＧに基づいて、デューティ比が小さくなるように信号ＤＣＣ＿ＣＯＤＥを設定し、補正回路２４１へ送信する。補正回路２４１は、受信した信号ＤＣＣ＿ＣＯＤＥに基づいて、信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。

これに対して、比較器６１が、信号ＤＱＳ＿ｌｐｆが信号／ＤＱＳ＿ｌｐｆよりも小さいと判断した場合、すなわちデューティ比が５０％よりも小さいと判断した場合、比較器６１は、信号ＦＬＧとして“Ｌ”レベルを出力する。この場合、シーケンサ２７は、信号ＦＬＧに基づいて、デューティ比が大きくなるように信号ＤＣＣ＿ＣＯＤＥを設定し、補正回路２４１へ送信する。補正回路２４１は、受信した信号ＤＣＣ＿ＣＯＤＥに基づいて、信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。

このようにシーケンサ２７は、信号ＦＬＧに応じて信号ＤＣＣ＿ＣＯＤＥを変化させることで、信号ＤＱＳ＿ｌｐｆと信号／ＤＱＳ＿ｌｐｆが略等しい、すなわち、デューティ比が略５０％と検出された信号ＤＣＣ＿ＣＯＤＥを探索する。デューティ比が略５０％と判断された信号ＤＣＣ＿ＣＯＤＥ（例えば、検出回路２２５の比較器６１から出力される信号ＦＬＧが、“Ｈ”レベルから“Ｌ”レベルへと反転する直前に設定されていた信号ＤＣＣ＿ＣＯＤＥ）が探索されると、シーケンサ２７はその信号ＤＣＣ＿ＣＯＤＥを第１の補正コードとして取得し、ステップＳ１２は終了する。

ステップＳ１３において、検出回路２２５は、シーケンサ２７からの信号ＳＥＬ（＝“Ｈ”）に基づいて、切替部５１を第２の接続にする。これにより、比較器６１の非反転入力端子には信号／ＤＱＳ＿ｌｐｆが印加される。同様に、比較器６１の反転入力端子には信号ＤＱＳ＿ｌｐｆが印加される。

ステップＳ１４において、シーケンサ２７は第２のデューティ比補正動作を実行し、第２の補正コードを取得する。第２のデューティ比補正動作において、比較器６１は、信号ＤＱＳ＿ｌｐｆが信号／ＤＱＳ＿ｌｐｆよりも大きいと判断した場合、すなわちデューティ比が５０％よりも大きいと判断した場合、信号ＦＬＧとして“Ｌ”レベルを出力する。この場合、シーケンサ２７は、信号ＦＬＧに基づいて、デューティ比が小さくなるように信号ＤＣＣ＿ＣＯＤＥを設定し、補正回路２４１へ送信する。補正回路２４１は、受信した信号ＤＣＣ＿ＣＯＤＥに基づいて、信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。

これに対して、比較器６１が、信号ＤＱＳ＿ｌｐｆが信号／ＤＱＳ＿ｌｐｆよりも小さいと判断した場合、すなわちデューティ比が５０％よりも小さいと判断した場合、比較器６１は、信号ＦＬＧとして“Ｈ”レベルを出力する。この場合、シーケンサ２７は、信号ＦＬＧに基づいて、デューティ比が大きくなるように信号ＤＣＣ＿ＣＯＤＥを設定し、補正回路２４１へ送信する。補正回路２４１は、受信した信号ＤＣＣ＿ＣＯＤＥに基づいて、信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。

このようにシーケンサ２７は、信号ＦＬＧに応じて信号ＤＣＣ＿ＣＯＤＥを変化させることで、信号ＤＱＳ＿ｌｐｆと信号／ＤＱＳ＿ｌｐｆが略等しい、すなわち、デューティ比が略５０％と検出された信号ＤＣＣ＿ＣＯＤＥを探索する。デューティ比が略５０％と判断された信号ＤＣＣ＿ＣＯＤＥ（例えば、検出回路２２５の比較器６１から出力される信号ＦＬＧが、“Ｌ”レベルから“Ｈ”レベルへと反転する直前に設定されていた信号ＤＣＣ＿ＣＯＤＥ）が探索されると、シーケンサ２７はその信号ＤＣＣ＿ＣＯＤＥを第２の補正コードとして取得し、ステップＳ１４は終了する。

ステップＳ１５において、シーケンサ２７は、第１の補正コードと第２の補正コードから、第３の補正コードを算出する。算出方法は、例えば、第１の補正コードと第２の補正コードの中央値である。または、計算結果が端数を含む場合は、端数を切り上げた補正コード、または、端数を切り捨てた補正コードとしてもよい。

ステップＳ１６において、シーケンサ２７は、第３の補正コードを補正回路２４１に設定する。補正回路２４１は、受信した第３の補正コードに基づいて、信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。

ステップＳ１７において、検出回路２２５は、シーケンサ２７からの信号ＥＮに基づいて、スイッチ４１及び４２をオフにする。スイッチ４１及び４２がオフ状態となることで、検出回路２２５は、デューティ比補正動作を終了する。

その後、半導体記憶装置は、デューティ比の補正された信号ＤＱＳに同期してデータをコントローラに出力する。

１．３ 第１実施形態に係る効果
第１実施形態によれば、デューティ比の補正において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。

比較器は、製造時のばらつきによって、判定閾値にばらつきが生じ得る。この判定閾値のばらつきについて、ばらつきを持たない理想的な比較器に対して、ばらつきに対応する電圧源を入力端子に設けることで、等価的に表現することができる。

比較器６１を、理想比較器６０と入力換算オフセット電圧Ｖoffに置き換えた回路図を、図９及び図１０に示す。図示するように、ノードＮ３は、理想比較器６０の非反転入力端子に接続されている。ノードＮ４は、入力換算オフセット電圧Ｖoffの負側端子に接続されている。入力換算オフセット電圧Ｖoffの正側端子は、理想比較器６０の反転入力端子に接続されている。

ここで、図９では信号ＳＥＬは“Ｌ”レベルであるから、切替部５１は第１の接続となる。よって、ノードＮ１とノードＮ３とが電気的に接続され、ノードＮ２とノードＮ４とが電気的に接続される。この結果、理想比較器６０の非反転入力端子には、信号ＤＱＳ＿ｌｐｆが印加される。同様に、理想比較器６０の反転入力端子には、信号／ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧が印加される。

図１０は、信号ＳＥＬが“Ｈ”レベルである場合を示している。よって図１０の場合には、ノードＮ１とノードＮ４とが電気的に接続され、ノードＮ２とノードＮ３とが電気的に接続される。この結果、理想比較器６０の非反転入力端子には、信号／ＤＱＳ＿ｌｐｆが印加される。同様に、理想比較器６０の反転入力端子には、信号ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧が印加される。

このように、切替部５１によって第１の接続と第２の接続を切り替えることは、理想比較器６０を用いて等価的に表現する場合において、オフセットが影響する信号を、／ＤＱＳ＿ｌｐｆとＤＱＳ＿ｌｐｆとで入れ替えることと等しい。この、理想比較器６０と入力換算オフセット電圧Ｖoffを用いた等価回路を踏まえて、図１１について説明する。

図１１は、デューティ比補正動作に関して、各種信号波形と補正コードを表したダイアグラムである。図１１の例では、入力換算オフセット電圧Ｖoffが正である場合を示している。期間ＰＤ１０は、図８のステップＳ１２において、第１の補正コードが決定した状態に対応する。期間ＰＤ２０は、図８のステップＳ１４において、第２の補正コードが決定した状態に対応する。期間ＰＤ３０は、図８のステップＳ１６において、第３の補正コードが補正回路２４１に設定された状態に対応する。また、信号ＤＱＳ＿ｌｐｆ及び信号／ＤＱＳ＿ｌｐｆとともに図示した電位Ｖｃｍは、信号ＤＱＳ＿ｉｎの振幅の半分の電位である。そして信号ＤＱＳ＿ｉｎのデューティ比が５０％のとき、信号ＤＱＳ＿ｌｐｆの電位はＶｃｍと等しくなる。

期間ＰＤ１０において、切替部５１は第１の接続となっている。すなわち、等価回路において、理想比較器６０の非反転入力端子には信号ＤＱＳ＿ｌｐｆが印加され、反転入力端子には信号／ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧が印加される。第１実施形態に係る検出回路２２５では、非反転入力端子に印加される電圧と、反転入力端子に印加される電圧が略等しい状態を、デューティ比が略５０％であると判定する。よって、信号ＤＱＳ＿ｌｐｆと、信号／ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧とが略等しくなるように、第１の補正コードとして例えば“＋１２”が決定された。その結果、信号ＤＱＳ＿ｉｎのデューティ比は５０％よりも大きくなっている。

対して期間ＰＤ２０においては、切替部５１は第２の接続となっている。すなわち、等価回路において、理想比較器６０の非反転入力端子には信号／ＤＱＳ＿ｌｐｆが印加され、反転入力端子には信号ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧が印加される。この結果、信号／ＤＱＳ＿ｌｐｆと、信号ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが加わった電圧とが略等しくなるように、第２の補正コードとして例えば“＋７”が決定された。その結果、信号ＤＱＳ＿ｉｎのデューティ比は５０％よりも小さくなっている。

そして期間ＰＤ３０において、第１の補正コードである“＋１２”と、第２の補正コードである“＋７”から、第３の補正コードとして“＋１０”が算出される。第１の補正コードは、信号／ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが影響していると見なすことができる状況で決定されたものである。また、第２の補正コードは、信号ＤＱＳ＿ｌｐｆに入力換算オフセット電圧Ｖoffが影響していると見なすことができる状況で決定されたものである。つまり、いずれの補正コードも、同じ電圧Ｖoffに基づく成分を含んでいる。よって、第１の補正コードと第２の補正コードから第３の補正コードを算出することで、入力換算オフセット電圧Ｖoffの影響を相殺し、補正コードに対する電圧Ｖoffの影響を抑制することができる。この結果、信号ＤＱＳ＿ｉｎのデューティ比は、目的の値である略５０％となっている。

上記の結果、半導体記憶装置５は、デューティ比が略５０％の信号ＤＱＳ及び／ＤＱＳを生成でき、半導体記憶装置５の動作信頼性を向上させることができる。

また、本実施形態に係る半導体記憶装置５では、切替部５１を追加し、第１の補正値と第２の補正値から第３の補正値を算出している。従って、比較器のオフセットをゼロに調整するための回路が不要となり、また切替部５１はスイッチの集合であるため当該回路よりも回路規模が小さくなることが期待できる。よって、回路規模の増大を抑制しつつ、比較器のオフセットの影響を抑制することができ、半導体記憶装置５の動作信頼性を向上させることができる。

さらに、本実施形態では、信号ＤＱＳを生成する出力回路２２２＿ｄｑｓの前段に検出回路２２５を設け、この検出回路２２５により信号ＤＱＳ＿ｉｎのデューティ比を補正している。従って、外部から受信した信号ＲＥのデューティ比が適切でない場合だけでなく、半導体記憶装置内部、例えば補正回路２４１から出力制御回路２２３に至る経路、出力制御回路２２３内部などにおいてデューティ比がずれた場合であっても、このずれを補正できる。その結果、適切なデューティ比を有する信号ＤＱＳを生成でき、ひいては読み出し動作信頼性を向上できる。

２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において図１１を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第１実施形態と同様の点についての説明を省略する。

２．１ 第１のデューティ比補正動作について
第２実施形態に係る半導体記憶装置のデューティ比補正動作について、まず第１のデューティ比補正動作について、図１２を用いて説明する。図１２は、第１実施形態において説明された図８のステップＳ１２に対応するフローチャートである。

第１実施形態で説明したように、シーケンサ２７は、信号ＦＬＧに基づいて信号ＤＣＣ＿ＣＯＤＥを生成する。そして、この信号ＤＣＣ＿ＣＯＤＥに基づいて信号ＲＥ及び／ＲＥのデューティ比が補正される。すなわち、信号ＤＣＣ＿ＣＯＤＥは、デューティ比補正を司るパラメータと言うことができる。本実施形態は、適切な信号ＤＣＣ＿ＣＯＤＥを探索する方法に係り、以下では信号ＤＣＣ＿ＣＯＤＥを例えば複数ビットのパラメータとして説明する。

図１２に示すように、ステップＳ２０において、シーケンサ２７は必要に応じて、ＤＣＣ＿ＣＯＤＥの探索回数をリセットする（ｉ＝１、ｉは探索回数）
ステップＳ２１において、シーケンサ２７は、ＤＣＣ＿ＣＯＤＥを初期化し、“０”に設定する。ＤＣＣ＿ＣＯＤＥが“０”に設定されたことで、補正回路２４１はデューティ比の補正を行わない。補正回路２４１は、信号ＲＥ及び／ＲＥに基づいた信号ＲＥ＿ｃ及び／ＲＥ＿ｃを出力する。信号ＲＥ＿ｃ及び／ＲＥ＿ｃは出力制御回路２２３に入力され、出力制御回路２２３は信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを出力する。検出回路２２５は信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを受信し、判定結果である信号ＦＬＧをシーケンサ２７へ出力する。

ステップＳ２２において、シーケンサ２７は、信号ＦＬＧに基づいて、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいか、小さいかを判定する。ＦＬＧ＝“Ｈ”であった場合（ステップＳ２２、Ｙｅｓ）、すなわち信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいと判定した場合、シーケンサ２７はステップＳ２３を実行する。

ステップＳ２３において、シーケンサ２７は、ＤＣＣ＿ＣＯＤＥをデクリメントする。ＤＣＣ＿ＣＯＤＥがデクリメントされたことで、補正回路２４１はＤＣＣ＿ＣＯＤＥに基づき、デューティ比を小さくするよう補正量を変更する。そして、シーケンサ２７はステップＳ２４を実行する。

ステップＳ２４において、シーケンサ２７は、信号ＦＬＧに基づいて、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいか、小さいかを判定する。ＦＬＧ＝“Ｈ”の場合（ステップＳ２４、Ｙｅｓ）、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいと判定する。そして、シーケンサ２７はステップＳ２５を実行する。

ステップＳ２５において、シーケンサ２７は、現在までの探索回数“ｉ”が探索最大回数“Ｍａｘ”よりも小さいかを判定する。最大回数“Ｍａｘ”は、ＤＣＣ＿ＣＯＤＥの探索回数の上限を定めるために用いられる。探索回数“ｉ”が最大回数“Ｍａｘ”よりも小さい場合（ステップＳ２５、Ｙｅｓ）、ステップＳ２６に進み、シーケンサ２７は、探索回数“ｉ”をインクリメントしてステップＳ２３以降の動作を繰り返す。

ステップＳ２４において、シーケンサ２７は、信号ＦＬＧが“Ｌ”の場合（ステップＳ２４、Ｎｏ）、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも小さいと判定し、ステップＳ２７へ進む。このケースは、デューティ比の補正の結果、信号ＦＬＧが“Ｈ”レベルから“Ｌ”レベルに反転した場合に相当する。

ステップＳ２７において、シーケンサ２７は、ＤＣＣ＿ＣＯＤＥをインクリメントする。そして、シーケンサ２７はステップＳ３３を実行する。すなわち、シーケンサ２７はステップＳ２７で得られたＤＣＣ＿ＣＯＤＥを取得し、例えば、レジスタに保持する。ステップＳ３３において取得されたＤＣＣ＿ＣＯＤＥが、第１の補正コードに対応する。そして、第１のデューティ比補正動作は終了する。

また、ステップＳ２５において、ｉ≧Ｍａｘであった場合（ステップＳ２５、Ｎｏ）も、シーケンサ２７はステップＳ３３を実行する。すなわち、ＤＣＣ＿ＣＯＤＥの探索回数が最大値に達したため、信号ＦＬＧの反転が生じなかったとしても、シーケンサ２７はこの時点において得られたＤＣＣ＿ＣＯＤＥを取得する。

ステップＳ２２において、ＦＬＧ＝“Ｌ”の場合（ステップＳ２２、Ｎｏ）、シーケンサ２７はステップＳ２８を実行する。

ステップＳ２８において、シーケンサ２７は、ＤＣＣ＿ＣＯＤＥをインクリメントする。ＤＣＣ＿ＣＯＤＥがインクリメントされた場合、補正回路２４１はＤＣＣ＿ＣＯＤＥに基づき、ステップＳ２３の場合とは逆にデューティ比を大きくするよう補正量を変更する。そして、シーケンサ２７はステップＳ２９を実行する。

ステップＳ２９において、シーケンサ２７は、信号ＦＬＧに基づいて、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいか、小さいかを判定する。ＦＬＧ＝“Ｌ”の場合（ステップＳ２９、Ｙｅｓ）、すなわち信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも小さいと判定した場合、シーケンサ２７はステップＳ３０を実行する。

ステップＳ３０において、シーケンサ２７は、探索回数“ｉ”が最大値“Ｍａｘ”よりも小さいかを判定する。探索回数“ｉ”が最大値“Ｍａｘ”よりも小さい場合（ステップＳ２５、Ｙｅｓ）、ステップＳ３１に進み、シーケンサ２７は、探索回数“ｉ”をインクリメントしてステップＳ２８以降の処理を繰り返す。

ステップＳ２９において、シーケンサ２７は、信号ＦＬＧが“Ｈ”レベルの場合（ステップＳ２９、Ｎｏ）、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも大きいと判定し、ステップＳ３２へ進む。このケースは、前述のステップＳ２４の場合とは逆に、デューティ比の補正の結果、信号ＦＬＧが“Ｌ”レベルから“Ｈ”レベルに反転した場合に相当する。

ステップＳ３２において、シーケンサ２７は、ＤＣＣ＿ＣＯＤＥをデクリメントする。そして、ステップＳ３３が実行される。また、ステップＳ３０において、ｉ≧Ｍａｘであった場合（ステップＳ３０、Ｎｏ）も、前述のステップＳ２５の場合と同様に、シーケンサ２７はステップＳ３３を実行する。

図１３は、第１のデューティ比補正動作において、ＤＣＣ＿ＣＯＤＥの値を変化させていった際の、各種信号の様子を示したダイアグラムである。図１３では、デューティ比補正を行っていない状態において、信号ＤＱＳ＿ｉｎのデューティ比が５０％よりも低く、入力換算オフセット電圧Ｖoffが正の値である場合を例に説明する。デューティ比が補正されていく様子を、図１３を用いて説明する。

期間ＰＤ１１において、ＤＣＣ＿ＣＯＤＥは“０”となっている。これは、図１２のステップＳ２１で説明した、ＤＣＣ＿ＣＯＤＥが初期化された状態である。この場合、本例では信号ＤＱＳ＿ｉｎのデューティ比は５０％よりも小さく、信号ＤＱＳ＿ｌｐｆの電位は、Ｖｃｍよりも低い。対して、信号／ＤＱＳ＿ｉｎのデューティ比は５０％よりも大きく、信号／ＤＱＳ＿ｌｐｆの電位は、Ｖｃｍよりも高い。また、第１実施形態で説明したように、反転入力端子に入力換算オフセット電圧Ｖoffが接続された理想コンパレータのモデルで考えた場合、信号／ＤＱＳ＿ｌｐｆの電位は、入力換算オフセット電圧Ｖoffの分だけ高く見なすことができる。／ＤＱＳ＿ｌｐｆ＋Ｖoffについても、破線で示している。検出回路２２５は“Ｌ”レベルの信号ＦＬＧを出力しているので、図１２のステップＳ２８で説明したように、ＤＣＣ＿ＣＯＤＥはインクリメントされる。

そして図１２で説明した、ステップＳ２８〜Ｓ３１の処理が実行された結果、期間ＰＤ１２において、ＤＣＣ＿ＣＯＤＥは“＋５”とされる。信号ＤＱＳ＿ｉｎのデューティ比は期間ＰＤ１１と比べて大きくなったが、依然として５０％よりも小さい。従って、信号ＦＬＧも“Ｌ”レベルを維持し、引き続きＤＣＣ＿ＣＯＤＥがインクリメントされる。

期間ＰＤ１３において、ＤＣＣ＿ＣＯＤＥは“＋１０”となり、信号ＤＱＳ＿ｉｎのデューティ比は略５０％となったとする。従って、信号ＤＱＳ＿ｌｐｆの電位と信号／ＤＱＳ＿ｌｐｆの電位は、どちらもＶｃｍに近い値である。しかし、信号／ＤＱＳ＿ｌｐｆの電位は、信号ＤＱＳ＿ｌｐｆの電位よりも高いため、信号ＦＬＧは“Ｌ”レベルを維持する。

そして期間ＰＤ１４において、ＤＣＣ＿ＣＯＤＥは“＋１２”となり、信号ＤＱＳ＿ｉｎのデューティ比は５０％よりも大きくなったとする。信号ＤＱＳ＿ｌｐｆの電位は、信号／ＤＱＳ＿ｌｐｆの電位よりも高い。しかし、入力換算オフセット電圧Ｖoffを考慮した／ＤＱＳ＿ｌｐｆ＋Ｖoffの電位は信号ＤＱＳ＿ｌｐｆの電位よりも高いため、信号ＦＬＧは“Ｌ”レベルを維持する。

更に期間ＰＤ１５において、ＤＣＣ＿ＣＯＤＥは“＋１３”となり、信号ＤＱＳ＿ｉｎのデューティ比は期間ＰＤ１４における状態よりも大きくなる。その結果、信号ＤＱＳ＿ｌｐｆの電位が、信号／ＤＱＳ＿ｌｐｆの電位に入力換算オフセット電圧Ｖoffを加えた値を超えるため、信号ＦＬＧは“Ｌ”レベルから“Ｈ”レベルに変化する。この信号ＦＬＧにより、図１２で説明した“ステップＳ２９、Ｎｏ”の動作が行われ、ステップＳ３２で説明したＤＣＣ＿ＣＯＤＥのデクリメントが行われる。そして、第１の補正コードとして“＋１２”が取得され、第１のデューティ比補正動作が完了する。

２．２ 第２のデューティ比補正動作について
次に、第２のデューティ比補正動作について、図１４を用いて説明する。図１４は、第１実施形態において説明した図８のステップＳ１４に対応するフローチャートである。

図示するように第２のデューティ比補正動作は、図１２で説明した第１のデューティ比補正動作において、ステップＳ２３とＳ２８とを入れ替え、更にステップＳ２７とＳ３２とを入れ替えたものであり、その他は図１２と同様である。すなわち、第２のデューティ比補正動作では、ＤＣＣ＿ＣＯＤＥが初期化された際に信号ＦＬＧが“Ｈ”レベルであった際には、ＦＬＧが“Ｌ”レベルに反転するまでＤＣＣ＿ＣＯＤＥがインクリメントされる。他方で、ＤＣＣ＿ＣＯＤＥが初期化された際に信号ＦＬＧが“Ｌ”レベルであった際には、ＦＬＧが“Ｈ”レベルに反転するまでＤＣＣ＿ＣＯＤＥがデクリメントされる。

図１５は、第２のデューティ比補正動作において、ＤＣＣ＿ＣＯＤＥの値を変化させていった際の、各種信号の様子を示したダイアグラムであり、第１のデューティ比補正動作で説明した図１３に相当する。

期間ＰＤ２１において、ＤＣＣ＿ＣＯＤＥは“０”である（ステップＳ２１）。この状態において、信号ＤＱＳ＿ｉｎのデューティ比は５０％よりも小さく、信号ＤＱＳ＿ｌｐｆの電位は、Ｖｃｍよりも低い。対して、信号／ＤＱＳ＿ｉｎのデューティ比は５０％よりも大きく、信号／ＤＱＳ＿ｌｐｆの電位は、Ｖｃｍよりも高い。従って、検出回路２２５は“Ｈ”レベルの信号ＦＬＧを出力し（ステップＳ２２、ＹＥＳ）、ＤＣＣ＿ＣＯＤＥはインクリメントされる（ステップＳ２８）。

その後は、図１３の場合と同様に、信号ＦＬＧが反転（本例の場合には“Ｈ”レベルから“Ｌ”レベル）するまでＤＣＣ＿ＣＯＤＥがインクリメントされる。そして図１５の例では、期間ＰＤ２４とＰＤ２５との間で信号ＦＬＧが反転する。信号ＦＬＧが“Ｌ”レベルとなった際のＤＣＣ＿ＣＯＤＥは、例えば“＋８”である。従って、本例では第２の補正コードとして“＋７”が取得され、第２のデューティ比補正動作が完了する。

２．３ 第２実施形態に係る効果
上記のように、第１実施形態で説明した第１のデューティ比補正動作及び第１のデューティ比補正動作は、例えば本実施形態で説明した方法を用いて実行することができる。

３． 第３実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した補正回路２４１の構成例に関するものである。以下では、第１実施形態と同様の点についての説明を省略する。

３．１ 補正回路の構成について
図１６は、本実施形態に係る補正回路２４１の構成の一例を示す回路図である。

図１６に示すように、補正回路２４１は、ｐチャネルＭＯＳトランジスタ４５０、４５２、４５４、４５６、４５８、４６０、４６２、及び４６４、ｎチャネルＭＯＳトランジスタ４５１、４５３、４５５、４５７、４５９、４６１、４６３、及び４６５、キャパシタ素子４６６乃至４６９、並びに可変電流源４７０乃至４７３を備えている。

可変電流源４７０には電源電圧ＶＤＤが供給され、トランジスタ４５０のソースに定電流を供給する。トランジスタ４５０のゲートはノードＮ１１に接続され、ドレインはノードＮ１２に接続されている。トランジスタ４５１のゲートはノードＮ１１に接続され、ソースは接地され、ドレインはノードＮ１２に接続されている。ノードＮ１２にはキャパシタ素子４６６の一方電極が接続され、他方電極は接地されている。

トランジスタ４５２のゲートはノードＮ１２に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはノードＮ１３に接続されている。トランジスタ４５３のゲートはノードＮ１２に接続され、ドレインはノードＮ１３に接続されている。可変電流源４７１は、トランジスタ４５３のソースから接地ノードへ流れる定電流を供給する。ノードＮ１３には、キャパシタ素子４６７の一方電極が接続され、他方電極は接地されている。

トランジスタ４５４のゲートはノードＮ１３に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはノードＮ１４に接続されている。トランジスタ４５５のゲートはノードＮ１３に接続され、ソースは接地され、ドレインはノードＮ１４に接続されている。

トランジスタ４５６のゲートはノードＮ１４に接続され、ソースは電源電圧ＶＤＤが印加され、ドレインはノードＮ１５に接続されている。トランジスタ４５７のゲートはノードＮ１４に接続され、ソースは接地され、ドレインはノードＮ１５に接続されている。

上記構成において、ノードＮ１１には信号ＲＥが入力され、ノードＮ１５から信号ＲＥ＿ｃが出力される。可変電流源４７０及び４７１には、信号ＤＣＣ＿ＣＯＤＥが入力され、信号ＤＣＣ＿ＣＯＤＥに応じた電流量の電流源として機能する。すなわち、可変電流源４７０、４７１の供給する電流量を信号ＤＣＣ＿ＣＯＤＥによって変動させることにより、信号ＲＥのデューティ比を制御する。

トランジスタ４５８のゲートはノードＮ１６に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはノードＮ１７に接続されている。トランジスタ４５９のゲートはノードＮ１６に接続され、ドレインはノードＮ１７に接続されている。可変電流源４７２は、トランジスタ４５９のソースから接地ノードへと流れる定電流を供給する。キャパシタ素子４６８の一方電極がノードＮ１７に接続され、他方電極は接地されている。可変電流源４７３には電源電圧ＶＤＤが供給され、トランジスタ４６０のソースに定電流を供給する。トランジスタ４６０のゲートはノードＮ１７に接続され、ドレインはノードＮ１８に接続されている。トランジスタ４６１のゲートはノードＮ１７に接続され、ソースは接地され、ドレインはノードＮ１８に接続されている。キャパシタ素子４６９の一方電極はノードＮ１８に接続され、他方電極は接地されている。トランジスタ４６２のゲートはノードＮ１８に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはノードＮ１９に接続されている。トランジスタ４６３のゲートはノードＮ１８に接続され、ソースは接地され、ドレインはノードＮ１９に接続されている。トランジスタ４６４のゲートはノードＮ１９に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはノードＮ２０に接続されている。トランジスタ４６５のゲートはノードＮ１９に接続され、ソースは接地され、ドレインはノードＮ２０に接続されている。

上記構成において、ノードＮ１６には信号／ＲＥが入力され、ノードＮ２０から信号／ＲＥ＿ｃが出力される。可変電流源４７２及び４７３には、信号ＤＣＣ＿ＣＯＤＥが入力され、信号ＤＣＣ＿ＣＯＤＥに応じた電流量の電流源として機能する。すなわち、可変電流源４７２、４７３の供給する電流量を信号ＤＣＣ＿ＣＯＤＥによって変動させることにより、信号／ＲＥのデューティ比を制御できる。

３．２ 補正回路の動作について
第３実施形態に係る半導体記憶装置における補正回路２４１の動作について、図１７を用いて説明する。図１７は、補正回路２４１の各ノードにおける電圧波形の概略を示している。

図１７に示すように、ノードＮ１１には、信号ＲＥが印加される。図１７の例では、信号ＲＥは、“Ｈ”レベルの期間Δｔ１よりも、“Ｌ”レベルの期間Δｔ２の方が長い。すなわちデューティ比が５０％よりも小さい。ノードＮ１１に印加された信号は、トランジスタ４５０及び４５１により形成されるインバータによって反転し、ノードＮ１２に出力される。この時、当該インバータは、ノードＮ１２に接続されたキャパシタ素子４６６を充放電する。さらに、このインバータは、可変電流源４７０によって、信号ＤＣＣ＿ＣＯＤＥで設定された電流量に応じて、波形の立ち上がり速度が制御される。その結果、ノードＮ１２には、本例の場合には、立ち上がりに時間を要する波形が出力され、ノードＮ１２における“Ｌ”レベルの期間Δｔ３は、ノードＮ１１における“Ｈ”レベルの期間Δｔ１よりも長くなる。対して、ノードＮ１２における“Ｈ”レベルの期間Δｔ４は、ノードＮ１１における“Ｌ”レベルの期間Δｔ２よりも短くなる。

トランジスタ４５２及び４５３により形成されるインバータは、ノードＮ１２における信号を反転させ、ノードＮ１３に出力する。この際も同様に、当該インバータは、ノードＮ１３に接続されたキャパシタを充放電し、更に可変電流源４７１によって、信号ＤＣＣ＿ＣＯＤＥで設定された電流量に応じて、波形の立ち下がり速度が制御される。その結果、本例の場合には、ノードＮ１３には、立ち下がりに時間を要する波形が出力され、ノードＮ１３における“Ｈ”レベルの期間Δｔ５は、ノードＮ１２における“Ｌ”レベルの期間Δｔ３よりも長くなる。対して、ノードＮ１３における“Ｌ”レベルの期間Δｔ６は、ノードＮ１２における“Ｈ”レベルの期間Δｔ４よりも短くなる。

この結果、ノードＮ１３において、“Ｈ”レベルの期間Δｔ５と、“Ｌ”レベルの期間Δｔ６は等しくなる。しかし、波形の立ち上がりと立ち下がりとで、要する時間が異なっている。

上記のようにデューティ比が５０％とされた信号は、トランジスタ４５４及び４５５により形成されるインバータによって反転され、ノードＮ１４に出力される。当該インバータには、可変電流源による電流制御は設けられていない。よって、ノードＮ１４には立ち上がりに要する時間と立ち下がりに要する時間の略等しい波形が出力される。更に、トランジスタ４５６及び４５７により形成されるインバータは、ノードＮ１４の信号を反転させる。このように、デューティ比が５０％とされた信号は、最終段のインバータ及びその１つ前の段のインバータにより波形生成されて、ノードＮ１５に信号ＲＥ＿ｃとして出力される。

信号／ＲＥ及び／ＲＥ＿ｃについても同様である。すなわち、トランジスタ４５８及び４５９により形成されるインバータに、キャパシタ素子４６８を充放電させ、可変電流源４７２によって立ち下がり速度を制御している。次に、トランジスタ４６０及び４６１により形成されるインバータに、キャパシタ素子４６９を充放電させ、可変電流源４７３によって立ち上がり速度を制御している。これによりデューティ比を５０％に補正し、その後は２段のインバータにより波形生成し、その結果を信号／ＲＥ＿ｃとして出力する。

３．３ 第３実施形態に係る効果
第１実施形態で説明した補正回路２４１としては、例えば本実施形態で説明した構成が適用可能である。

４． 第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態におけるＺＱ較正回路２３に関するものであり、上記第１乃至第３実施形態で説明したデューティ比補正動作をＺＱ較正動作に応用したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。

４．１ ＺＱ較正回路の構成について
図１８は、ＺＱ較正回路２３のブロック図である。図１８に示すように、ＺＱ較正回路２３は、プルアップ（pull-up）回路２３１、レプリカプルアップ（replica pull-up）回路２３２、プルダウン（pull-down）回路２３３、切替部５２、比較器６２、切替部５３、及び比較器６３を備えている。

プルアップ回路２３１は、電源電圧としてＶＤＤが供給され、シーケンサ２７から信号ＺＱｃｏｄｅ＿ｐを受信する。信号ＺＱｃｏｄｅ＿ｐは、例えば、５ビットのデジタル信号である。プルアップ回路２３１は、その出力インピーダンスの値を、受信した信号ＺＱｃｏｄｅ＿ｐによって変更する。そしてプルアップ回路２３１は、その出力インピーダンスに基づいて、ノードＮ３０を電源電圧ＶＤＤへと駆動、すなわちプルアップする。

ノードＮ３０にはＺＱ較正用パッド３３が接続されている。ＺＱ較正用パッド３３には、基準抵抗９の一端が接続されている。基準抵抗９の他端は、接地されている。従って、プルアップ回路２３１の出力インピーダンスと、基準抵抗９のインピーダンスとの関係によって決まる電圧を有する信号ＺＱ＿Ｐが、ノードＮ３０に出力される。

切替部５２は、シーケンサ２７から受信した信号ＳＥＬに基づいて、ノードＮ３０をノードＮ３２またはノードＮ３３に接続し、ノードＮ３１をノードＮ３２またはノードＮ３３に接続する。接続の仕方については後述する。ノードＮ３１には、基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、例えば電源電圧ＶＤＤの半分の電圧である。

比較器６２は、非反転入力端子がノードＮ３２に接続され、反転入力端子がノードＮ３３に接続されている。そして比較器６２は、ノードＮ３２の電圧とノードＮ３３の電圧とを比較し、比較結果を出力端子から信号ＦＬＧＰとしてシーケンサ２７へ出力する。

レプリカプルアップ回路２３２は、プルアップ回路２３１と同様の構成と機能を持つ。すなわち、レプリカプルアップ回路２３２は、電源電圧としてＶＤＤが供給され、シーケンサ２７から信号ＺＱｃｏｄｅ＿ｐを受信する。そして、その出力インピーダンスを信号ＺＱｃｏｄｅ＿ｐに基づく値に設定し、ノードＮ３４を電源電圧ＶＤＤへとプルアップする。レプリカプルアップ回路２３２及びプルアップ回路２３１は同一の信号ＺＱｃｏｄｅ＿ｐに基づいて出力インピーダンスを設定するため、レプリカプルアップ回路２３２の出力インピーダンスは、プルアップ回路２３１の出力インピーダンスと略等しい。

プルダウン回路は、その電源端子が接地され、シーケンサ２７から信号ＺＱｃｏｄｅ＿ｎを受信する。そしてその出力インピーダンスを、信号ＺＱｃｏｄｅ＿ｎに基づく値に設定し、設定した出力インピーダンスに基づいて、ノードＮ３４を接地電位へと駆動、すなわちプルダウンする。信号ＺＱｃｏｄｅ＿ｎは、例えば、５ビットのデジタル信号である。この結果、ノードＮ３４には、レプリカプルアップ回路２３２の出力インピーダンスと、プルダウン回路２３３の出力インピーダンスとの関係に基づく電圧を有する信号ＺＱ＿Ｎが出力される。

切替部５３は、シーケンサ２７から受信した信号ＳＥＬに基づいて、ノードＮ３４をノードＮ３６またはノードＮ３７に接続し、ノードＮ３５をノードＮ３６又はノードＮ３７に接続する。接続の仕方については後述する。ノードＮ３４には、信号ＺＱ＿Ｎが印加されている。ノードＮ３５には、基準電圧ＶＲＥＦが印加されている。

比較器６３は、非反転入力端子がノードＮ３６に接続され、反転入力端子がノードＮ３７に接続されている。そして比較器６３は、ノードＮ３６の電圧とノードＮ３７の電圧とを比較し、比較結果を出力端子から信号ＦＬＧＮとしてシーケンサ２７へ出力する。

また、シーケンサ２７が送信する信号ＺＱｃｏｄｅ＿ｐ及びＺＱｃｏｄｅ＿ｎは、図１８に示したプルアップ回路２３１、レプリカプルアップ回路２３２、及びプルダウン回路２３３の他に、図３に示した抵抗制御回路２２４にも送信されている。

次に、上記切替部５２及び５３における接続の切り替え方法の詳細について、図１９及び図２０を用いて説明する。図１９及び図２０は、ＺＱ較正回路２３の一部領域の回路図である。

図１９に示すように、切替部５２は、スイッチ５２１〜５２４を含む。切替部５３は、スイッチ５３１〜５３４を含む。

スイッチ５２１は、信号ＳＥＬが例えば“Ｌ”レベルの際にノードＮ３０をノードＮ３２に接続し、信号ＺＱ＿ＰをノードＮ３２に転送する。図１９はこの様子を示している。他方で信号ＳＥＬが“Ｈ”レベルの際には、ノードＮ３０とノードＮ３２とを非接続とする。スイッチ５２２は、信号ＳＥＬが“Ｈ”レベルの際にノードＮ３０をノードＮ３３に接続し、信号ＺＱ＿ＰをノードＮ３３に転送する。図２０はこの様子を示している。他方で信号ＳＥＬが“Ｌ”レベルの際には、ノードＮ３０とノードＮ３３とを非接続とする。

スイッチ５２３は、信号ＳＥＬが例えば“Ｈ”レベルの際にノードＮ３１をノードＮ３２に接続し、基準電圧ＶＲＥＦをノードＮ３２に転送する。図２０はこの様子を示している。他方で信号ＳＥＬが“Ｌ”レベルの際には、ノードＮ３１とノードＮ３２とを非接続とする。スイッチ５２４は、信号ＳＥＬが“Ｌ”レベルの際にノードＮ３１をノードＮ３３に接続し、基準電圧ＶＲＥＦをノードＮ３３に転送する。図１９はこの様子を示している。他方で信号ＳＥＬが“Ｈ”レベルの際には、ノードＮ３１とノードＮ３３とを非接続とする。

スイッチ５３１は、信号ＳＥＬが例えば“Ｌ”レベルの際にノードＮ３４をノードＮ３６に接続し、信号ＺＱ＿ＮをノードＮ３６に転送する。図１９はこの様子を示している。他方で信号ＳＥＬが“Ｈ”レベルの際には、ノードＮ３４とノードＮ３６とを非接続とする。スイッチ５３２は、信号ＳＥＬが“Ｈ”レベルの際にノードＮ３４をノードＮ３７に接続し、信号ＺＱ＿ＮをノードＮ３７に転送する。図２０はこの様子を示している。他方で信号ＳＥＬが“Ｌ”レベルの際には、ノードＮ３４とノードＮ３７とを非接続とする。

スイッチ５３３は、信号ＳＥＬが例えば“Ｈ”レベルの際にノードＮ３５をノードＮ３６に接続し、基準電圧ＶＲＥＦをノードＮ３６に転送する。図２０はこの様子を示している。他方で信号ＳＥＬが“Ｌ”レベルの際には、ノードＮ３５とノードＮ３６とを非接続とする。スイッチ５３４は、信号ＳＥＬが“Ｌ”レベルの際にノードＮ３５をノードＮ３７に接続し、基準電圧ＶＲＥＦをノードＮ３７に転送する。図１９はこの様子を示している。他方で信号ＳＥＬが“Ｈ”レベルの際には、ノードＮ３５とノードＮ３７とを非接続とする。

以上、信号ＳＥＬが“Ｌ”レベルであり、ノードＮ３０とノードＮ３２とが電気的に接続され、ノードＮ３１とノードＮ３３とが電気的に接続され、ノードＮ３４とノードＮ３６とが電気的に接続され、ノードＮ３５とノードＮ３７とが電気的に接続される状態を、“第１の接続”と称する。また、信号ＳＥＬが“Ｈ”レベルであり、ノードＮ３０とノードＮ３３とが電気的に接続され、ノードＮ３１とノードＮ３２とが電気的に接続され、ノードＮ３４とノードＮ３７とが電気的に接続され、ノードＮ３５とノードＮ３６とが電気的に接続される状態を、“第２の接続”と称する。

４．２ ＺＱ較正回路の動作について
次に、第４実施形態に係る半導体記憶装置におけるＺＱ較正動作について、図２１に示すフローチャートを用いて説明する。

図２１に示すように、ステップＳ１００において、シーケンサ２７は、切替部５２及び５３を第１の接続にした状態で、プルアップ回路２３１の出力インピーダンスが基準抵抗９のインピーダンスと略等しくなるＺＱｃｏｄｅ＿ｐを探索し、第１のＺＱｃｏｄｅ＿ｐとして取得する。

ステップＳ１０１において、シーケンサ２７は、切替部５２及び５３を第２の接続にした状態で、プルアップ回路２３１の出力インピーダンスが基準抵抗９のインピーダンスと略等しくなるＺＱｃｏｄｅ＿ｐを探索し、第２のＺＱｃｏｄｅ＿ｐとして取得する。

ステップＳ１０２において、シーケンサ２７は、第１のＺＱｃｏｄｅ＿ｐと第２のＺＱｃｏｄｅ＿ｐから、第３のＺＱｃｏｄｅ＿ｐを算出する。算出方法は、例えば、第１のＺＱｃｏｄｅ＿ｐと第２のＺＱｃｏｄｅ＿ｐの中央値である。または、計算結果が端数を含む場合は、端数を切り上げた補正コード、または、端数を切り捨てた補正コードとしてもよい。そしてシーケンサ２７は、プルアップ回路２３１、レプリカプルアップ回路２３２、及び抵抗制御回路２２４に第３のＺＱｃｏｄｅ＿ｐを設定する。

ステップＳ１０３において、シーケンサ２７は、切替部５２及び５３を第１の接続にした状態で、プルダウン回路２３３の出力インピーダンスがレプリカプルアップ回路２３２の出力インピーダンスと略等しくなるＺＱｃｏｄｅ＿ｎを探索し、第１のＺＱｃｏｄｅ＿ｎとして取得する。

ステップＳ１０４において、シーケンサ２７は、切替部５２及び５３を第２の接続にした状態で、プルダウン回路２３３の出力インピーダンスがレプリカプルアップ回路２３２の出力インピーダンスと略等しくなるＺＱｃｏｄｅ＿ｎを探索し、第２のＺＱｃｏｄｅ＿ｎとして取得する。

ステップＳ１０５において、シーケンサ２７は、第１のＺＱｃｏｄｅ＿ｎと第２のＺＱｃｏｄｅ＿ｎから、第３のＺＱｃｏｄｅ＿ｎを算出する。算出方法は、第３のＺＱｃｏｄｅ＿ｐと同様である。そしてシーケンサ２７は、プルダウン回路２３３及び抵抗制御回路２２４に第３のＺＱｃｏｄｅ＿ｎを設定する。そして、ＺＱ較正動作は終了する。

４．３ 第４実施形態に係る効果
第４実施形態によれば、ＺＱ較正動作において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。

ＺＱ較正動作は、出力回路の出力インピーダンスを所望の値に較正する動作である。半導体記憶装置５は、例えばコントローラ２に信号ＤＱＳを送信する。この際、信号を駆動する回路の出力インピーダンスが伝送線路のインピーダンスからずれていると、インピーダンスのミスマッチから信号が反射し、信号品質が低下してしまう。また、信号を出力する回路の特性にはばらつきが生じうる。よって、所望の出力インピーダンスとなるように、出力回路のパラメータを設定することが求められる。本実施形態では、信号を出力する出力回路と同様の回路構成を持つＺＱ較正回路を用いる。ＺＱ較正回路でパラメータを探索し、同様の回路構成を持つ出力回路に適用することで、出力回路の出力インピーダンスを較正することができる。

ＺＱ較正回路２３では、ＺＱｃｏｄｅ＿ｐによってインピーダンスを設定可能なプルアップ回路２３１が、インピーダンスが既知の値である基準抵抗９を介して、ノードＮ３０をプルアップする。ノードＮ３０に出力される信号ＺＱ＿Ｐと基準電圧ＶＲＥＦを比較し、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦと略等しくなる信号ＺＱｃｏｄｅ＿ｐを探索することで、プルアップ回路２３１の出力インピーダンスを較正することができる。

例えば、基準電圧ＶＲＥＦが電源電圧ＶＤＤの半分の電位であれば、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦと略等しくなる信号ＺＱｃｏｄｅ＿ｐを探索することで、プルアップ回路２３１の出力インピーダンスを、基準抵抗９のインピーダンスと略等しくすることができる。

レプリカプルアップ回路２３２は、プルアップ回路２３１と同様の構成を持つ。よって、プルアップ回路２３１を較正して得られたＺＱｃｏｄｅ＿ｐを、レプリカプルアップ回路２３２に適用することで、レプリカプルアップ回路２３２の出力インピーダンスを、基準抵抗９のインピーダンスと略等しくすることができる。

プルダウン回路２３３は、レプリカプルアップ回路２３２の出力ノードであるノードＮ３４をプルダウンする。ノードＮ３４に出力される信号ＺＱ＿Ｎと基準電圧ＶＲＥＦを比較し、信号ＺＱ＿Ｎが基準電圧ＶＲＥＦと略等しくなる信号ＺＱｃｏｄｅ＿ｎを探索することで、プルダウン回路２３３の出力インピーダンスを較正することができる。

例えば、基準電圧ＶＲＥＦが電源電圧ＶＤＤの半分の電位であれば、信号ＺＱ＿Ｎが基準電圧ＶＲＥＦと略等しくなる信号ＺＱｃｏｄｅ＿ｎを探索することで、プルダウン回路２３３の出力インピーダンスを、レプリカプルアップ回路２３２の出力インピーダンスと略等しくすることができる。すなわち、プルダウン回路２３３の出力インピーダンスを、基準抵抗９のインピーダンスと略等しくすることができる。

このように、シーケンサ２７は、比較器６２の出力である信号ＦＬＧＰと、比較器６３の出力である信号ＦＬＧＮを用いて、補正コードを探索する。しかし、第１実施形態で説明したとおり、比較器は判定閾値にばらつきが生じ得る。このばらつきを、ばらつきを持たない理想的な比較器と、入力端子に接続された電圧源で等価的に表現することができる。比較器６２の入力換算オフセット電圧を入力換算オフセット電圧Ｖoffp、比較器６３の入力換算オフセット電圧を入力換算オフセット電圧Ｖoffnとし、反転入力端子に寄与する場合を例に説明する。

図２２は、ＺＱ較正動作に関して、各種信号電位と補正コードを表したダイアグラムである。図２２の例では、補正コードであるＺＱｃｏｄｅ＿ｐ及びＺＱｃｏｄｅ＿ｎは５ビットの信号であり、ビット列に１０進数表記をカッコ付きで付している。また、図２２の例では、入力換算オフセット電圧Ｖoffp及びＶoffnはどちらも正であり、ＶoffnはＶoffpよりも大きい場合を示している。期間ＰＤ４０は、図２１のステップＳ１００において、第１のＺＱｃｏｄｅ＿ｐが決定した状態に対応する。期間ＰＤ５０は、図２１のステップＳ１０１において、第２のＺＱｃｏｄｅ＿ｐが決定した状態に対応する。期間ＰＤ６０は、図２１のステップＳ１０２において、第３のＺＱｃｏｄｅ＿ｐを設定した状態に対応する。期間ＰＤ７０は、図２１のステップＳ１０３において、第１のＺＱｃｏｄｅ＿ｎが決定した状態に対応する。期間ＰＤ６０は、図２１のステップＳ１０４において、第２のＺＱｃｏｄｅ＿ｎが決定した状態に対応する。期間ＰＤ７０は、図２１のステップＳ１０５において、第３のＺＱｃｏｄｅ＿ｎを設定した状態に対応する。

期間ＰＤ４０において、切替部５２及び５３は第１の接続となっている。すなわち、比較器６２の反転入力端子に印加される基準電圧ＶＲＥＦは、入力換算オフセット電圧Ｖoffpの影響を受けると見なすことができる。基準電圧ＶＲＥＦに入力換算オフセット電圧Ｖoffpが加わった電位を破線で示している。この結果、第１のＺＱｃｏｄｅ＿ｐとして例えば、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも大きくなる、ビット列“１０１００”が決定された。１０進数で表記すると“２０”である。

対して期間ＰＤ５０では、切替部５２及び５３は第２の接続となっている。すなわち、比較器６２の反転入力端子に印加される信号ＺＱ＿Ｐは、入力換算オフセット電圧Ｖoffpの影響を受けると見なすことができる。信号ＺＱ＿Ｐに入力換算オフセット電圧Ｖoffpが加わった電位を破線で示している。その結果、第２のＺＱｃｏｄｅ＿ｐとして例えば、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも小さくなる、ビット列“１００００”が決定された。１０進数で表記すると“１６”である。

そして期間ＰＤ６０において、第１のＺＱｃｏｄｅ＿ｐと第２のＺＱｃｏｄｅ＿ｐから、第３のＺＱｃｏｄｅ＿ｐとしてビット列“１００１０”が算出される。１０進数で表記すると“１８”である。このように、第１のＺＱｃｏｄｅ＿ｐと第２のＺＱｃｏｄｅ＿ｐから第３のＺＱｃｏｄｅ＿ｐを算出することで、入力換算オフセット電圧Ｖoffpの影響を相殺し、補正コードに対する電圧Ｖoffpの影響を抑制することができる。この結果、信号ＺＱ＿Ｐは、基準電圧ＶＲＥＦと略等しくなっている。

信号ＺＱ＿Ｎについても同様に、入力換算オフセット電圧Ｖoffnの影響を相殺し、補正コードに対する電圧Ｖoffnの影響を抑制することができる。この結果、信号ＺＱ＿Ｎは、基準電圧ＶＲＥＦと略等しくなっている。

上記の結果、半導体記憶装置５は、比較器のオフセットによる影響を抑制しつつＺＱ較正動作を実行でき、半導体記憶装置５の動作信頼性を向上させることができる。

５． 第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態において図２２を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第４実施形態と同様の点についての説明を省略する。

５．１ 第１のＺＱｃｏｄｅ＿ｐ取得動作について
第５実施形態に係る半導体記憶装置のＺＱ較正動作について、まず第１のＺＱｃｏｄｅ＿ｐ取得について説明する。図２３は、第４実施形態において説明された図２１のステップＳ１００に対応するフローチャートである。

図２３に示すように、ステップＳ１２０において、シーケンサ２７は、切替部を第１の接続にする。これにより、比較器６２の非反転入力端子には信号ＺＱ＿Ｐが印加される。同様に、比較器６２の反転入力端子には基準電圧ＶＲＥＦが印加される。

ステップＳ１２１において、シーケンサ２７は、補正コードＺＱｃｏｄｅ＿ｐを初期化する。以下では、補正コードＺＱｃｏｄｅ＿ｐが５ビットであり、初期化された状態のビット列を“０００００”とする。

ステップＳ１２２において、シーケンサ２７は、複数ビットの信号である補正コードのうち、参照すべきビットを指定するための変数“ｊ”を初期化する。初期化された変数“ｊ”は例えば“０”である。

次にステップＳ１２３において、シーケンサ２７は、補正コードＺＱｃｏｄｅ＿ｐの複数ビット（Ｎビット）のうち、変数ｊにより指定されるビットの値を、所定の値に設定する。本例の場合、ＺＱｃｏｄｅ＿ｐは５ビットであるからＮ＝“５”であり、変数ｊ＝“０”である。そしてシーケンサは、（Ｎ−ｊ）番目の桁に“１”を代入する。すなわち、初期化された補正コードＺＱｃｏｄｅ＿ｐ＝“０００００”において、（５−０）＝“５”番目の桁、つまり最上位ビットを“１”とすることで、補正コードＺＱｃｏｄｅ＿ｐを“１００００”に更新する。なお、この更新の仕方は種々の方法を用いることができ、本方法は一例にすぎない。補正コードＺＱｃｏｄｅ＿ｐが更新されることで、プルアップ回路２３１の出力インピーダンスが変化し、信号ＺＱ＿Ｐが変化する。

引き続きステップＳ１２４において、シーケンサ２７は、信号ＦＬＧＰに基づいて、信号ＺＱ＿Ｐの電位が基準電圧ＶＲＥＦよりも小さいかを判定する。ＦＬＧＰ＝“Ｈ”の場合（ステップＳ１２４、Ｎｏ）、すなわち信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも大きいと判定し、ステップＳ１２５を実行する。

ステップＳ１２５において、シーケンサ２７は、ＺＱｃｏｄｅ＿ｐの“Ｎ−ｊ”桁に０を代入する。例えば、ＺＱｃｏｄｅ＿ｐが“１１０００”、Ｎ＝５、ｊ＝１の場合、４桁目に０が代入され、ＺＱｃｏｄｅ＿ｐは“１００００”となる。そして、シーケンサ２７はステップＳ１２６を実行する。

また、ステップＳ１２４において、シーケンサ２７は、ＦＬＧＰ＝“Ｌ”であった場合（ステップＳ１２４、Ｙｅｓ）、すなわち信号ＺＱ＿ＰがＶＲＥＦよりも小さいと判定した場合、シーケンサ２７はステップＳ１２６を実行する。

ステップＳ１２６において、シーケンサ２７は、変数“ｊ”が桁数“Ｎ”よりも小さいかを判定する。すなわち、変数“ｊ”をインクリメントして参照することのできる桁が残っているかを判定する。ｊ＜Ｎである場合（ステップＳ１２６、Ｙｅｓ）、シーケンサ２７はステップＳ１２７を実行する。

ステップＳ１２７において、シーケンサ２７は、変数“ｊ”をインクリメントする。そしてステップＳ１２８において、シーケンサ２７は、ＺＱｃｏｄｅ＿ｐの“Ｎ−ｊ”桁に１を代入する。例えば、ＺＱｃｏｄｅ＿ｐが“１００００”、Ｎ＝５、ｊ＝１の場合、４桁目に１が代入され、ＺＱｃｏｄｅ＿ｐは“１１０００”と更新される。そして、シーケンサ２７はステップＳ１２４以降の動作を繰り返す。

このようにシーケンサ２７は、ステップＳ１２４〜Ｓ１２６を繰り返す。すなわち、各ビットに “１”を代入して信号ＺＱ＿Ｐと基準電圧ＶＲＥＦとを比較し、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも大きければ参照しているビットに“０”を代入し、基準電圧ＶＲＥＦが信号ＺＱ＿Ｐよりも大きければ参照しているビットの値を維持する。

そして、ステップＳ１２６において、シーケンサ２７は、ｊ≧Ｎの場合（ステップＳ１２６、Ｎｏ）、すなわち、変数“ｊ”が全てのビットを参照するまでインクリメントされた場合、シーケンサ２７はステップＳ１２９を実行する。

ステップＳ１２９において、シーケンサ２７は、ＺＱｃｏｄｅ＿ｐを第１のＺＱｃｏｄｅ＿ｐとして取得する。そして、第１のＺＱｃｏｄｅ＿ｐ取得動作は終了する。

５．２ 第２のＺＱｃｏｄｅ＿ｐ取得動作について
続いて、第２のＺＱｃｏｄｅ＿ｐ取得について説明する。図２４は、第４実施形態において説明された図２１のステップＳ１０１に対応するフローチャートである。図示するように第２のＺＱｃｏｄｅ＿ｐ取得動作は、図２３で説明した第１のＺＱｃｏｄｅ＿ｐ取得動作において、ステップＳ１２０が後述するステップＳ１３０に変更され、ステップＳ１２４が後述するステップＳ１３１に変更されたものであり、その他は図２３と同様である。

ステップＳ１３０において、シーケンサ２７は、切替部を第２の接続にする。これにより、比較器６２の非反転入力端子には基準電圧ＶＲＥＦが印加される。同様に、比較器６２の反転入力端子には信号ＺＱ＿Ｐが印加される。

ステップＳ１３１において、シーケンサ２７は、信号ＦＬＧＰに基づいて、信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも大きいかを判定する。ＦＬＧＰ＝“Ｈ”であった場合（ステップＳ１３１、Ｙｅｓ）、すなわち信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも小さいと判定した場合、ステップＳ１２６が実行される。対して、ステップＳ１３１において、シーケンサ２７は、ＦＬＧＰ＝“Ｌ”の場合（ステップＳ１３１、Ｎｏ）、すなわち信号ＺＱ＿Ｐが基準電圧ＶＲＥＦよりも大きいと判定し、ステップＳ１２５が実行される。

すなわち、第２のＺＱｃｏｄｅ＿ｐ取得動作では、切替部が第２の接続となったことで、信号ＺＱ＿Ｐと基準電圧ＶＲＥＦとの大小関係と、信号ＦＬＧＰの“Ｈ”レベル又は“Ｌ”レベルを出力する関係とが、第１のＺＱｃｏｄｅ＿ｐ取得動作に対して反転している。

５．３ 第１及び第２のＺＱｃｏｄｅ＿ｎ取得動作について
第４実施形態において説明された図２１のステップＳ１０３、Ｓ１０４に対応する、第１及び第２のＺＱｃｏｄｅ＿ｎ取得動作についても、第１及び第２のＺＱｃｏｄｅ＿ｐ取得動作と同様である。

５．４ 第５実施形態に係る効果
上記のように、第４実施形態で説明した第１及び第２のＺＱｃｏｄｅ＿ｐ取得動作、並びに第１及び第２のＺＱｃｏｄｅ＿ｎ取得動作は、例えば本実施形態で説明した方法を用いて実行することができる。

６． 第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態で説明したＺＱ較正回路２３によって求められたパラメータを、入出力回路２２における信号ＤＱＳを生成するトランジスタを制御するために用いるものである。以下では、第１実施形態及び第４実施形態と同様の点についての説明を省略する。また第６実施形態においては、補正コードＺＱｃｏｄｅ＿ｐ及びＺＱｃｏｄｅ＿ｎが５ビットの場合を例に説明する。

６．１ ＺＱ較正回路の構成について
まず本実施形態に係るＺＱ較正回路２３におけるプルアップ回路２３１、レプリカプルアップ回路２３２、及びプルダウン回路２３３について説明する。

図２５は本例に係るプルアップ回路２３１の回路図である。図示するように本例に係るプルアップ回路２３１は、５つのｐチャネルＭＯＳトランジスタ４０１＜４：０＞を備えている。トランジスタ４０１＜４：０＞は、ソースに電源電圧ＶＤＤが印加され、ドレインがノードＮ３０に接続されている。シーケンサ２７は、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞を、トランジスタ４０１＜４：０＞のゲートに印加する。トランジスタ４０１＜４：０＞はそれぞれ、ゲートに印加される信号のビットに対応した電流駆動能力を持つ。例えば、トランジスタ４０１＜ｍ＞のサイズはトランジスタ４０１＜ｍ−１＞のサイズの倍である。ただし、ｍは１以上４以下の整数である。

以上のように構成されることで、プルアップ回路２３１は、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞によって選択されたトランジスタがオン状態となる。すなわち、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞に基づいた出力インピーダンスで、ノードＮ３０を電源電圧ＶＤＤへと駆動する。

図２６は本例に係るレプリカプルアップ回路２３２の回路図である。図示するように本例に係るレプリカプルアップ回路２３２は、５つのｐチャネルＭＯＳトランジスタ４０２＜４：０＞を備えている。トランジスタ４０２＜４：０＞は、ソースに電源電圧ＶＤＤが印加され、ドレインがノードＮ３４に接続されている。シーケンサ２７は、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞を、トランジスタ４０２＜４：０＞のゲートに印加する。レプリカプルアップ回路２３２は、プルアップ回路２３１と同様の構成である。

以上のように構成されることで、レプリカプルアップ回路２３２は、プルアップ回路２３１と等しい出力インピーダンスで、ノードＮ３４を電源電圧ＶＤＤへと駆動する。

図２７は本例に係るプルダウン回路２３３の回路図である。図示するように本例に係るプルダウン回路２３３は、５つのｎチャネルＭＯＳトランジスタ４０３＜４：０＞を備えている。トランジスタ４０３＜４：０＞は、ソースが接地され、ドレインがノードＮ３４に接続されている。シーケンサ２７は、信号ＺＱｃｏｄｅ＿ｎ＜４：０＞を、トランジスタ４０３＜４：０＞のゲートに印加する。トランジスタ４０３＜４：０＞はそれぞれ、ゲートに印加される信号のビットに対応した電流駆動能力を持つ。例えば、トランジスタ４０３＜ｍ＞のサイズはトランジスタ４０３＜ｍ−１＞のサイズの倍である。ただし、ｍは１以上４以下の整数である。

以上のように構成されることにより、プルダウン回路２３３は、信号ＺＱｃｏｄｅ＿ｎ＜４：０＞によって選択されたトランジスタがオン状態となる。すなわち、信号ＺＱｃｏｄｅ＿ｎ＜４：０＞に基づいた出力インピーダンスで、ノードＮ３４を接地電位ＧＮＤへと駆動する。

６．２ 入出力回路に含まれる回路の構成について
次に、本実施形態に係る入出力回路２２の較正について説明する。図２８は、本例に係る入出力回路２２の一部領域を示した回路図である。

まず出力回路２２２＿ｄｑｓについて説明する。図２８に示すように、出力回路２２２＿ｄｑｓは、５つのｐチャネルＭＯＳトランジスタ４０４＜４：０＞、５つのｎチャネルＭＯＳトランジスタ４０５＜４：０＞、５つのＮＡＮＤゲート４１０＜４：０＞、及び５つのＮＯＲゲート４１１＜４：０＞を備える。

トランジスタ４０４＜４：０＞は、プルアップ回路２３１と同様の構成を有し、トランジスタ４０５＜４：０＞は、プルダウン回路２３３と同様の構成を有する。すなわち、トランジスタ４０４＜４：０＞は、ソースに電源電圧ＶＤＤが印加され、ドレインがパッド３２＿ｄｑｓに接続されている。トランジスタ４０５＜４：０＞は、ソースが接地され、ドレインがパッド３２＿ｄｑｓに接続されている。

また、ＮＡＮＤゲート４１０＜４：０＞は、信号ＤＱＳ＿ｉｎと信号ＺＱｃｏｄｅ＿ｐ＜４：０＞のＮＡＮＤ演算を行い、結果を“Ｌ”レベル、又は“Ｈ”レベルの信号として、トランジスタ４０４＜４：０＞のゲートに印加する。ＮＯＲゲート４１１＜４：０＞は、信号ＤＱＳ＿ｉｎと信号ＺＱｃｏｄｅ＿ｎ＜４：０＞とのＮＯＲ演算を行い、結果を“Ｌ”レベル、又は“Ｈ”レベルの信号として、トランジスタ４０５＜４：０＞のゲートに印加する。

以上のように構成されることで、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタ４０４＜４：０＞のうち、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞によって選択されたトランジスタがオン状態となり、パッド３２＿ｄｑｓの電位をＶＤＤへと駆動する。また、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタ４０５＜４：０＞のうち、信号ＺＱｃｏｄｅ＿ｎ＜４：０＞によって選択されたトランジスタがオン状態となり、パッド３２＿ｄｑｓの電位を接地電位ＧＮＤへと駆動する。すなわち、出力回路２２２＿ｄｑｓは、信号ＺＱｃｏｄｅ＿ｐ及びＺＱｃｏｄｅ＿ｎによって設定された出力インピーダンスで、パッド３２＿ｄｑｓから信号ＤＱＳを出力する。

次に、出力回路２２２＿ｂｄｑｓについて説明する。同じく図２８に示すように、出力回路２２２＿ｂｄｑｓは、５つのｐチャネルＭＯＳトランジスタ４０６＜４：０＞、５つのｎチャネルＭＯＳトランジスタ４０７＜４：０＞、５つのＮＡＮＤゲート４１２＜４：０＞、及び５つのＮＯＲゲート４１３＜４：０＞を備える。

トランジスタ４０６＜４：０＞は、プルアップ回路２３１と同様の構成を有し、トランジスタ４０７＜４：０＞は、プルダウン回路２３３と同様の構成を有する。トランジスタ４０６＜４：０＞は、ソースに電源電圧ＶＤＤが印加され、ドレインがパッド３２＿ｂｄｑｓに接続されている。トランジスタ４０７＜４：０＞は、ソースが接地され、ドレインがパッド３２＿ｂｄｑｓに接続されている。

また、ＮＡＮＤゲート４１２＜４：０＞は、信号／ＤＱＳ＿ｉｎと信号ＺＱｃｏｄｅ＿ｐ＜４：０＞のＮＡＮＤ演算を行い、結果を“Ｌ”レベル、又は“Ｈ”レベルの信号として、トランジスタ４０６＜４：０＞のゲートに印加する。ＮＯＲゲート４１３＜４：０＞は、信号／ＤＱＳ＿ｉｎと信号ＺＱｃｏｄｅ＿ｎ＜４：０＞とのＮＯＲ演算を行い、結果を“Ｌ”レベル、又は“Ｈ”レベルの信号として、トランジスタ４０７＜４：０＞のゲートに印加する。

以上のように構成されることで、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタ４０６＜４：０＞のうち、信号ＺＱｃｏｄｅ＿ｐ＜４：０＞によって選択されたトランジスタがオン状態となり、パッド３２＿ｂｄｑｓの電位をＶＤＤへと駆動する。また、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタ４０７＜４：０＞のうち、信号ＺＱｃｏｄｅ＿ｎ＜４：０＞によって選択されたトランジスタがオン状態となり、パッド３２＿ｂｄｑｓの電位を接地電位ＧＮＤへと駆動する。すなわち、出力回路２２２＿ｂｄｑｓは、信号ＺＱｃｏｄｅ＿ｐ及びＺＱｃｏｄｅ＿ｎによって設定された出力インピーダンスで、パッド３２＿ｂｄｑｓから信号／ＤＱＳを出力する。

６．３ 第６実施形態に係る効果
第４実施形態で説明したＺＱ較正回路２３と、第１実施形態で説明した入出力回路２２としては、例えば本実施形態で説明した構成が適用可能である。本実施形態に係る構成では、出力回路にＺＱ較正回路２３で得られた補正コードを適用することで、半導体記憶装置５が出力する信号の品質を向上でき、半導体記憶装置５の動作信頼性を向上させることができる。

７． 変形例等
実施形態は、上記の第１乃至第６実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第２実施形態及び第４実施形態で詳細が説明された、シーケンサ２７が比較器の出力に基づいて設定値を探索する方法は、種々の変形が適用可能である。例えば、デューティ比補正回路における設定値の探索に、複数ビットの補正コードを用いて、上位ビットから順に決定していく方法を用いても良い。また、ＺＱ較正回路における設定値の探索に、補正コードをインクリメント又はデクリメントする方法を用いてもよい。また、実施形態は、デューティ比補正やＺＱ較正に限らず、比較器を用いて補正値を探索するシステムに適用可能である。

また、デューティ比補正やＺＱ較正の実行タイミングは、第１実施形態の図７で説明した、半導体記憶装置５の電源投入時に限らない。例えば、コントローラ２からデューティ比補正動作又はＺＱ較正動作の実行命令を受けた際でもよい。

第４実施形態に示した半導体記憶装置についても、種々の変形が可能である。第４実施形態に示した例では、プルアップ回路２３１とレプリカプルアップ回路２３２とのそれぞれは、シーケンサ２７から信号ＺＱｃｏｄｅ＿ｐを受信する。例えば、プルアップ回路２３１はシーケンサ２７から信号ＺＱｃｏｄｅ＿ｐ１を受信し、レプリカプルアップ回路２３２はシーケンサ２７から、信号ＺＱｃｏｄｅ＿ｐ１とは異なる信号ＺＱｃｏｄｅ＿ｐ２を受信してもよい。また、基準抵抗９のインピーダンスと、プルアップ回路２３１、レプリカプルアップ回路２３２、及びプルダウン回路２３３のそれぞれの出力インピーダンスとは、略等しい値でなくとも良い。例えば、基準抵抗９のインピーダンスは３００オームであり、プルアップ回路２３１の出力インピーダンスは３００オームであり、レプリカプルアップ回路２３２の出力インピーダンスは３００オームよりも小さい１００オームであり、プルダウン回路２３３の出力インピーダンスは３００オームよりも小さい１００オームであっても良い。

第６実施形態に示したプルアップ回路２３１、レプリカプルアップ回路２３２、プルダウン回路２３３についても、種々の変形が可能である。図２９は、プルアップ回路２３１の変形例を示す回路図である。例えば、図２９に示すように、プルアップ回路２３１において、トランジスタ４０１＜４：０＞のそれぞれのドレインと、ノード３３との間に、それぞれ抵抗４２１＜４：０＞が設けられても良い。また、例えばトランジスタ４０１＜ｎ＞のサイズは、トランジスタ４０１＜ｎ−１＞のサイズの２倍であり、抵抗４２１＜ｎ＞の抵抗値は、抵抗４２１＜ｎ−１＞の１／２倍であってもよい。抵抗値を１／２倍の関係にする方法として、例えば抵抗４２１＜ｎ＞は、抵抗４２１＜ｎ−１＞と同じ抵抗値を持つ抵抗素子を並列に接続して構成しても良い。ただし、ｎは１以上４以下の整数である。レプリカプルアップ回路２３２及びプルダウン回路２３３についても、プルアップ回路２３１と同様の変形が可能である。また、入出力回路２２に含まれる出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓのそれぞれについても、同様の変形が可能である。

第４乃至第６実施形態に示した半導体記憶装置について、出力インピーダンスに関するＺＱ較正動作を例に説明したが、これに限定されない。例えば、第４乃至第６実施形態に示した半導体記憶装置では、終端抵抗のインピーダンスを調整することが出来る。

終端抵抗は、信号の反射を防ぎ信号品質を確保するために、例えば入力回路２２１＜７：０＞、２２１＿ｄｑｓ、及び２２１＿ｂｄｑｓのそれぞれに設けられる。終端抵抗は、信号線と例えば終端電圧の印加されたノードとの間に設けられ、信号線と当該ノードとの間を、あるインピーダンスで電気的に接続する。終端抵抗回路は、インピーダンスが調整可能な終端抵抗として動作する。終端抵抗回路は、プロセスのばらつきなどの影響を抑制するために、シーケンサ２７から信号を受信し、信号に基づいてインピーダンスを調整出来る。

第４乃至第６実施形態に示した例は、終端抵抗の調整に適用することが出来る。すなわち、プルアップ回路２３１、レプリカプルアップ回路２３２、及びプルダウン回路２３３の少なくともいずれかと同様の回路構成を用いて終端抵抗回路を構成しても良い。例えば、入力回路２２１＜７：０＞、２２１＿ｄｑｓ、及び２２１＿ｂｄｑｓのそれぞれは、複数のトランジスタと複数の抵抗とを含む終端抵抗回路を含み、シーケンサ２７から受信した補正コードに基づいて終端抵抗を調整してもよい。また、シーケンサ２７は、終端抵抗回路に適用する補正コードを、ＺＱ較正回路２３で用いられる補正コードに基づいて生成してもよい。

上記説明した複数の変形例は、組み合わせても良い。例えば、入出力回路２２は、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓのそれぞれが、複数のトランジスタと抵抗素子とを含み、それぞれの出力インピーダンスを調整してもよい。且つ、入出力回路２２は、入力回路２２１＜７：０＞、２２１＿ｄｑｓ、及び２２１＿ｂｄｑｓのそれぞれが、複数のトランジスタと複数の抵抗とを含む終端抵抗回路を含み、終端抵抗を調整してもよい。且つ、ＺＱ較正回路２３は、プルアップ回路２３１、レプリカプルアップ回路２３２、及びプルダウン回路２３３のそれぞれが、複数のトランジスタと抵抗素子とを含み、出力インピーダンスを調整してもよい。

第４実施形態に示した例では、切替部５２及び５３と、比較器６２及び６３とが用いられている。例えば、複数の入力から１つを選択して転送することが出来る選択部を用いて、切替部及び比較器を複数の信号に対して共用してもよい。

図３０は、ＺＱ較正回路２３において、選択部７１を用いて切替部５４及び比較器６４を共用した変形例を示すブロック図である。図３０に示すように、変形例に係るＺＱ較正回路２３は、切替部５２及び５３と、比較器６２及び６３とに換えて、選択部７１、切替部５４、及び比較器６３を備えている。

選択部７１は、シーケンサ２７から受信した信号ＳＥＬ２に基づいて、ノードＮ３０をノードＮ４１に接続し、またはノードＮ３４をノードＮ４１に接続する。すなわち、シーケンサ２７から受信した信号ＳＥＬ２に基づいて、信号ＺＱ＿Ｐ又はＺＱ＿ＮをノードＮ４１に転送する。

切替部５４は、シーケンサ２７から受信した信号ＳＥＬに基づいて、ノードＮ４１をノードＮ４３またはノードＮ４４に接続し、ノードＮ４２をノードＮ４４またはノードＮ４３に接続する。接続の仕方は、切替部５２及び５３と同様である。すなわち、信号ＳＥＬが例えば“Ｌ”レベルの際に、切替部５４は、ノードＮ４１をノードＮ４３に接続し、ノードＮ４２をノードＮ４４に接続する。一方、信号ＳＥＬが例えば“Ｈ”レベルの際に、切替部５４は、ノードＮ４１をノードＮ４４に接続し、ノードＮ４２をノードＮ４３に接続する。ノードＮ４２には、基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、例えば電源電圧ＶＤＤの半分の電圧である。

比較器６４は、非反転入力端子がノードＮ４３に接続され、反転入力端子がノードＮ４４に接続されている。そして比較器６４は、ノードＮ４３の電圧とノードＮ４４の電圧とを比較し、比較結果を出力端子から信号ＦＬＧ２としてシーケンサ２７へ出力する。

続いて、図３０に示した変形例に係るＺＱ較正回路２３に関する動作について説明する。図３０に示した例では、選択部７１に関する動作以外は、第４実施形態と同様である。

はじめに、シーケンサ２７は、選択部７１に信号ＳＥＬを送信し、信号ＺＱ＿ＰをノードＮ４１へ転送させる。その後、第４実施形態の図２１で説明した、ステップＳ１００、Ｓ１０１、及びＳ１０２に対応する動作が実行される。すなわちシーケンサ２７は、第４実施形態における切替部５２、比較器６２、及び信号ＦＬＧＰに換わって、変形例の切替部５４、比較器６４、及び信号ＦＬＧ２を用いて、第３のＺＱｃｏｄｅ＿ｐを算出して設定する。

続いて、シーケンサ２７は、選択部７１に信号ＳＥＬを送信し、信号ＺＱ＿ＮをノードＮ４１に転送させる。その後、第４実施形態の図２１で説明した、ステップＳ１０３、Ｓ１０４、及びＳ１０５に対応する動作が実行される。すなわちシーケンサ２７は、第４実施形態における切替部５３、比較器６３、及び信号ＦＬＧＮに換わって、変形例の切替部５４、比較器６４、及び信号ＦＬＧ２を用いて、第３のＺＱｃｏｄｅ＿ｎを算出して設定する。

このように、図３０に示した変形例に係るＺＱ較正回路２３は、選択部７１によって信号を選択することで、切替部５４及び比較器６４を複数の信号に対して共用することが出来る。第４実施形態の変形はこれに限定されず、その他の信号についても選択部７１によって選択可能とすることで、切替部５４及び比較器６４を共用してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…コントローラ、５…半導体記憶装置、９…基準抵抗、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２１…メモリセルアレイ、２２…入出力回路、２３…ＺＱ較正回路、２４…ロジック制御回路、２５…温度センサ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ドライバセット、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３４…ロジック制御用パッド群、４１…スイッチ、４２…スイッチ、５１，５２，５３…切替部、６１，６２，６３…比較器、２２１…入力回路、２２２…出力回路、２２３…出力制御回路、２２４…抵抗制御回路、２２５…検出回路、２３１…プルアップ回路、２３２…レプリカプルアップ回路、２３３…プルダウン回路、２４１…補正回路。

Claims (20)

1. データを保持可能なメモリセルアレイと、
   前記メモリセルアレイから読み出されたデータを外部装置に出力する際に、前記外部装置から第１信号と第２信号を受信し、第３信号に基づいて第１信号と第２信号のデューティ比を制御して、前記外部装置へ第４信号と第５信号を出力する第１回路と、
   前記第４信号と前記第５信号のデューティ比に関する情報を取得する第２回路と、
   前記第２回路で取得された情報に基づいて、前記第３信号を制御する第３回路と
   を具備し、前記第２回路は、
   第６信号に基づいて、前記第４信号を第１ノードに転送し前記第５信号を第２ノードに転送し、又は前記第４信号を前記第２ノードに転送し前記第５信号を前記第１ノードに転送する切り替え回路と、
   前記第１ノードにおける信号電位と前記第２ノードにおける信号電位とを比較し、該比較結果を前記情報として前記第３回路に出力する比較器と
   を備える半導体記憶装置。
2. 前記第３回路は、
   前記第６信号を制御することにより、前記切り替え回路に対して、前記第４信号を前記第１ノードに転送させ、更に前記第５信号を前記第２ノードに転送させ、前記第３信号を変化させることにより、前記比較器における前記比較結果が変化する際の前記第３信号を第１コードとして保持し、
   前記第６信号を制御することにより、前記切り替え回路に対して、前記第４信号を前記第２ノードに転送させ、更に前記第５信号を前記第１ノードに転送させ、前記第３信号を変化させることにより、前記比較器における前記比較結果が変化する際の前記第３信号を第２コードとして保持し、
   前記第１コードと前記第２コードに基づいて第３コードを生成し、生成された該第３コードを前記第３信号に置換することで、前記第４信号及び前記第５信号のデューティ比を制御する、
   ように構成されている請求項１記載の半導体記憶装置。
3. 前記第３信号は複数ビットの信号であり、
   前記第３回路は、前記第１コードを得る際に、
   前記第３信号のビットを初期化し、
   前記第３信号を初期化された状態で前記比較器における前記比較結果が第１の論理レベルであった際には、前記第３信号のビットカウントをインクリメントして、前記比較結果が変化する際の前記第３信号を探索し、
   前記第３信号を初期化された状態で前記比較器における前記比較結果が前記第１の論理レベルと異なる第２の論理レベルであった際には、前記第３信号のビットカウントをデクリメントして、前記比較結果が変化する際の前記第３信号を探索する、
   ように構成されている請求項２記載の半導体記憶装置。
4. 前記第３回路は、前記第２コードを得る際に、
   前記第３信号のビットを初期化し、
   前記第３信号を初期化された状態で前記比較器における前記比較結果が前記第１の論理レベルであった際には、前記第３信号のビットカウントをデクリメントして、前記比較結果が変化する際の前記第３信号を探索し、
   前記第３信号を初期化された状態で前記比較器における前記比較結果が前記第２の論理レベルであった際には、前記第３信号のビットカウントをインクリメントして、前記比較結果が変化する際の前記第３信号を探索する、請求項３記載の半導体記憶装置。
5. 前記第１信号と前記第２信号は、互いに相補的なクロック信号であり、前記半導体記憶装置を制御するコントローラから送信される、
   請求項１記載の半導体記憶装置。
6. 前記第４信号と前記第５信号は、互いに相補的なクロック信号であり、
   前記メモリセルアレイからデータが前記コントローラへ送信される際において、当該データは、前記第４信号及び前記第５信号に基づく第７信号及び第８信号と共に前記コントローラへ送信される、請求項５記載の半導体記憶装置。
7. 前記第２回路は、第１ローパスフィルタと第２ローパスフィルタとを更に備え、
   前記第４信号は、前記第１ローパスフィルタを通過後に前記切り替え回路に入力され、
   前記第５信号は、前記第２ローパスフィルタを通過後に前記切り替え回路に入力される、請求項１記載の半導体記憶装置。
8. データを保持可能なメモリセルアレイと、
   前記メモリセルアレイから読み出されたデータを外部装置に出力可能であり且つ外部装置からの信号を受信可能であり、出力インピーダンス及び終端抵抗を調整可能である第１回路と、
   出力インピーダンスを調整可能な第２回路と、
   前記第２回路の前記出力インピーダンスを制御するための情報を取得する第３回路と、
   前記第３回路で取得された前記情報に基づいて、前記第１回路の前記出力インピーダンス又は前記終端抵抗及び前記第２回路の前記出力インピーダンスを制御する第４回路と
   を具備し、
   前記第２回路は、
   抵抗素子が接続された第１ノードにおける第１信号の信号電位をプルアップし、第２信号に基づいて出力インピーダンスが変化する第１プルアップ回路と、
   第２ノードにおける第３信号の信号電位をプルアップし、第４信号に基づいて出力インピーダンスが変化する第２プルアップ回路と、
   前記第２ノードにおける前記第３信号の信号電位をプルダウンさせ、第５信号に基づいて出力インピーダンスが変化するプルダウン回路と、
   を含み、
   前記第３回路は、
   第６信号に基づいて、前記第１信号を第３ノードに転送し第７信号を第４ノードに転送し、又は前記第１信号を前記第４ノードに転送し前記第７信号を前記第３ノードに転送する第１切り替え回路と、
   前記第３ノードにおける信号電位と前記第４ノードにおける信号電位とを比較し、該比較結果を前記第４回路に出力する第１比較器と、
   前記第６信号に基づいて、前記第３信号を第５ノードに転送し第８信号を第６ノードに転送し、又は前記第３信号を前記第６ノードに転送し前記第８信号を前記第５ノードに転送する第２切り替え回路と、
   前記第５ノードにおける信号電位と前記第６ノードにおける信号電位とを比較し、該比較結果を前記第４回路に出力する第２比較器と
   を備える、半導体記憶装置。
9. 前記第４回路は、
   前記第２信号を変化させることにより、前記第１比較器における前記比較結果が変化する際の前記第２信号に基づいて第１コードを取得し、
   前記第５信号を変化させることにより、前記第２比較器における前記比較結果が変化する際の前記第５信号に基づいて第２コードを取得し、
   前記第１コードと前記第２コードに基づいて、前記第１回路の前記出力インピーダンス又は前記終端抵抗及び前記第２回路の前記出力インピーダンスを制御する、
   ように構成されている請求項８記載の半導体記憶装置。
10. 前記第４回路は、
    前記第６信号を制御することにより、前記第１切り替え回路に対して、前記第１信号を前記第３ノードに転送させ、更に前記第７信号を前記第４ノードに転送させ、前記第２信号を変化させることにより、前記第１比較器における前記比較結果が変化する際の前記第２信号を第３コードとして保持し、
    前記第６信号を制御することにより、前記第１切り替え回路に対して、前記第１信号を前記第４ノードに転送させ、更に前記第７信号を前記第３ノードに転送させ、前記第２信号を変化させることにより、前記第１比較器における前記比較結果が変化する際の前記第２信号を第４コードとして保持し、
    前記第３コードと前記第４コードとに基づいて前記第１コードを生成して保持し、生成された前記第１コードを前記第４信号に置換することで、前記第２プルアップ回路の前記出力インピーダンスを設定し、
    前記第６信号を制御することにより、前記第２切り替え回路に対して、前記第３信号を前記第５ノードに転送させ、更に前記第８信号を前記第６ノードに転送させ、前記第５信号を変化させることにより、前記第２比較器における前記比較結果が変化する際の前記第５信号を第５コードとして保持し、
    前記第６信号を制御することにより、前記第２切り替え回路に対して、前記第３信号を前記第６ノードに転送させ、更に前記第８信号を前記第５ノードに転送させ、前記第５信号を変化させることにより、前記第２比較器における前記比較結果が変化する際の前記第５信号を第６コードとして保持し、
    前記第５コードと前記第６コードとに基づいて前記第２コードを生成して保持する、請求項９記載の半導体記憶装置。
11. データを保持可能なメモリセルアレイと、
    前記メモリセルアレイから読み出されたデータを外部装置に出力可能であり且つ外部装置からの信号を受信可能であり、出力インピーダンス及び終端抵抗を調整可能である第１回路と、
    出力インピーダンスを調整可能な第２回路と、
    前記第２回路の出力インピーダンスを制御するための情報を取得する第３回路と、
    前記第３回路で取得された前記情報に基づいて、前記第１回路の前記出力インピーダンス又は前記終端抵抗及び前記第２回路の前記出力インピーダンスを制御する第４回路と
    を具備し、
    前記第２回路は、
    抵抗素子が接続された第１ノードにおける第１信号の信号電位をプルアップし、第２信号に基づいて出力インピーダンスが変化する第１プルアップ回路と、
    第２ノードにおける第３信号の信号電位をプルアップし、第４信号に基づいて出力インピーダンスが変化する第２プルアップ回路と、
    前記第２ノードにおける前記第３信号の信号電位をプルダウンさせ、第５信号に基づいて出力インピーダンスが変化するプルダウン回路と、
    を含み、
    前記第３回路は、
    第６信号に基づいて、前記第１信号又は前記第３信号のいずれかを第３ノードに転送する選択回路と、
    第７信号に基づいて、前記第３ノードの信号を第４ノードに転送し第８信号を第５ノードに転送し、又は前記第３ノードの信号を第５ノードに転送し前記第８信号を第４ノードに転送する第１切り替え回路と、
    前記第４ノードにおける信号電位と前記第５ノードにおける信号電位とを比較し、該比較結果を前記第４回路に出力する第１比較器と
    を備える、半導体記憶装置。
12. 前記第４回路は、
    前記選択回路が前記第１信号を前記第３ノードに転送する場合、前記第２信号を変化させることにより、前記第１比較器における前記比較結果が変化する際の前記第２信号に基づいて第１コードを取得し、
    前記選択回路が前記第３信号を前記第３ノードに転送する場合、前記第５信号を変化させることにより、前記第１比較器における前記比較結果が変化する際の前記第５信号に基づいて第２コードを取得し、
    前記第１コードと前記第２コードに基づいて、前記第１回路の前記出力インピーダンス又は前記終端抵抗及び前記第２回路の前記出力インピーダンスを制御する、
    ように構成されている請求項１１記載の半導体記憶装置。
13. 前記第１コード及び前記第２コードは複数ビットの信号であり、
    前記第１回路は当該第１回路の前記出力インピーダンス又は前記終端抵抗を制御する複数のトランジスタを含み、
    前記第１コード、及び前記第２コードに基づいて、前記複数のトランジスタのうち、オン状態となるトランジスタが決定される、
    請求項９または１２記載の半導体記憶装置。
14. 前記第１回路は、それぞれ第１抵抗素子と第２抵抗素子とを含み、
    前記複数のトランジスタは、前記第１抵抗素子に接続された第１トランジスタと、前記第２抵抗素子に接続された第２トランジスタとを含み、
    前記第１トランジスタと前記第２トランジスタは、前記第２信号、前記第６信号、前記第７信号、前記第１コード、及び前記第２コードのいずれかにより制御される、請求項１３記載の半導体記憶装置。
15. 前記第１プルアップ回路、前記第２プルアップ回路、及び前記プルダウン回路は、それぞれが当該回路の前記出力インピーダンスを制御する複数のトランジスタを含み、
    前記第２信号、前記第６信号、前記第７信号、前記第１コード、及び前記第２コードのいずれかに基づいて、前記複数のトランジスタのうち、オン状態となるトランジスタが決定される、
    請求項９または１２記載の半導体記憶装置。
16. 前記第１プルアップ回路、前記第２プルアップ回路、及び前記プルダウン回路は、それぞれ第１抵抗素子と第２抵抗素子とを含み、
    前記複数のトランジスタは、前記第１抵抗素子に接続された第１トランジスタと、前記第２抵抗素子に接続された第２トランジスタとを含み、
    前記第１トランジスタと前記第２トランジスタは、前記第２信号、前記第６信号、前記第７信号、前記第１コード、及び前記第２コードのいずれかにより制御される、請求項１５記載の半導体記憶装置。
17. 前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力のＮ倍（Ｎは自然数）であり、前記第１抵抗素子の抵抗値は前記第２抵抗素子の抵抗値の１／Ｎ倍である、請求項１４または１６記載の半導体記憶装置。
18. 前記第４回路は、前記第２信号を前記第６信号として前記第２プルアップ回路に与える、請求項８または１１記載の半導体記憶装置。
19. 前記第２プルアップ回路は、前記第１プルアップ回路のレプリカ回路である、請求項８または１１記載の半導体記憶装置。
20. 前記第１コード及び前記第２コードは複数ビットの信号であり、
    前記第１回路は当該第１回路の前記出力インピーダンス又は前記終端抵抗を制御する第１トランジスタ及び第２トランジスタと、前記第１トランジスタに接続された第１抵抗素子と、前記第２トランジスタに接続された第２抵抗素子とを含み、
    前記第１プルアップ回路、前記第２プルアップ回路、及び前記プルダウン回路は、それぞれが当該回路の前記出力インピーダンスを制御する第３トランジスタ及び第４トランジスタと、前記第３トランジスタに接続された第３抵抗素子と、前記第４トランジスタに接続された第４抵抗素子とを含み、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、前記第２信号、前記第６信号、前記第７信号、前記第１コード、及び前記第２コードのいずれかにより制御される、
    請求項９または１２記載の半導体記憶装置。