JP2020149759A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、データを保持可能なメモリセルアレイと、メモリセルアレイから読み出されたデータを外部に出力する際に第1信号REと第2信号/REを受信し、第3信号DCC_CODEに基づいて第1信号REと第2信号/REのデューティ比を制御して、第4信号DQS_inと第5信号/DQS_inを出力する第1回路241,223と、第4信号DQS_inと第5信号/DQS_inのデューティ比に関する情報FLGを取得する第2回路225と、第2回路225で取得された情報FLGに基づいて、第3信号DCC_CODEを制御する第3回路27とを備える。【選択図】図3
Description
本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、NAND型フラッシュメモリが知られている。
動作信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、データを保持可能なメモリセルアレイと、第1回路と、第2回路と、第3回路とを含む。第1回路は、メモリセルアレイから読み出されたデータを外部に出力する際に第1信号と第2信号を受信し、第3信号に基づいて第1信号と第2信号のデューティ比を制御して、第4信号と第5信号を出力する。第2回路は、第4信号と第5信号のデューティ比に関する情報を取得する。第3回路は、第2回路で取得された情報に基づいて、第3信号を制御する。第2回路は、第6信号に基づいて、第4信号を第1ノードに転送し第5信号を第2ノードに転送し、又は第4信号を第2ノードに転送し第5信号を第1ノードに転送する切り替え回路と、第1ノードにおける信号電位と第2ノードにおける信号電位とを比較し、該比較結果を情報として第3回路に出力する比較器とを備える。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素には同一符号が付され、繰り返しの説明は省略される。また、ある実施形態についての全ての記述は、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。
本明細書及び特許請求の範囲において、ある第1要素が別の第2要素に「接続されている」とは、第1要素と第2要素とが直接的に接続されていること、又は第1要素と第2要素との間が常時あるいは選択的に導電性となる要素を介して接続されていることを示している。
なお、以下の説明では、信号X<n:0>(nは自然数)とは、(n+1)ビットの信号であり、各々が1ビットの信号である信号X<0>、X<1>、…、及びX<n>の集合を意味する。また、構成要素Y<n:0>とは、信号X<n:0>の入力又は出力に1対1に対応する構成要素Y<0>、Y<1>、…、及びY<n>の集合を意味する。
また、以下の説明では、信号/Zは、信号Zの反転信号であることを示す。また、「信号Zのデューティ比」とは、信号Zにおけるパルスの1周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合を示す。
1. 第1実施形態
第1実施形態に係るメモリシステムについて説明する。第1実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリを制御するメモリコントローラと、を含む。
第1実施形態に係るメモリシステムについて説明する。第1実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリを制御するメモリコントローラと、を含む。
1.1 構成について
1.1.1 メモリシステムの全体構成について
第1実施形態に係るメモリシステムの全体構成について、図1を用いて説明する。メモリシステム1は、例えば、外部の図示しないホスト機器と通信する。メモリシステム1は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。
1.1.1 メモリシステムの全体構成について
第1実施形態に係るメモリシステムの全体構成について、図1を用いて説明する。メモリシステム1は、例えば、外部の図示しないホスト機器と通信する。メモリシステム1は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。
図1は、第1実施形態に係るメモリシステムの全体構成の一例を示すブロック図である。図1に示すように、メモリシステム1は、コントローラ2、半導体記憶装置5、及び基準抵抗9を備えている。図1に示すように、コントローラ2は、半導体記憶装置5を制御する。具体的には、コントローラ2は、データを半導体記憶装置5に書き込み、データを半導体記憶装置5から読み出す。コントローラ2は、NANDバスによって半導体記憶装置5に接続される。
半導体記憶装置5は、複数のメモリセルを備え、データを不揮発に記憶する。
NANDバスは、複数の信号線を含み、NANDインタフェースに従った信号/CE、CLE、ALE、/WE、RE、/RE、/WP、/RB、DQ<7:0>、DQS、及び/DQSの送受信を行う。信号/CE、CLE、ALE、/WE、RE、/RE、及び/WPは、コントローラ2から送信され、半導体記憶装置5によって受け取られ、信号/RBは、半導体記憶装置5から送信され、コントローラ2によって受け取られる。
信号/CEは、半導体記憶装置5をイネーブルにするための信号である。信号CLEは、信号CLEが“H(High)”レベルである間に半導体記憶装置5に流れる信号DQ<7:0>がコマンドであることを半導体記憶装置5に通知する。信号ALEは、信号ALEが“H”レベルである間に半導体記憶装置5に流れる信号DQ<7:0>がアドレスであることを半導体記憶装置5に通知する。信号/WEは、信号/WEが“L(Low)”レベルである間に半導体記憶装置5に流れる信号DQ<7:0>を半導体記憶装置5に取り込むことを指示する。信号RE及び/REは、半導体記憶装置5に信号DQ<7:0>を出力することを指示し、例えば、信号DQ<7:0>を出力する際の半導体記憶装置5の動作タイミングを制御するために使用される。信号/WPは、データ書込み及び消去の禁止を半導体記憶装置5に指示する。信号/RBは、半導体記憶装置5がレディ状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す。信号DQ<7:0>は、例えば8ビットの信号である。信号DQ<7:0>は、半導体記憶装置5とコントローラ2との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号DQS及び/DQSは、例えば、信号RE及び/REに基づいて生成されることができ、信号DQ<7:0>に係る半導体記憶装置5の動作タイミングを制御するために使用される。
1.1.2 コントローラの構成について
引き続き図1を用いて、第1実施形態に係るメモリシステムのコントローラについて説明する。コントローラ2は、プロセッサ(CPU:Central Processing Unit)11、内蔵メモリ(RAM:Random Access Memory)12、NANDインタフェース回路13、バッファメモリ14、及びホストインタフェース回路15を備えている。
引き続き図1を用いて、第1実施形態に係るメモリシステムのコントローラについて説明する。コントローラ2は、プロセッサ(CPU:Central Processing Unit)11、内蔵メモリ(RAM:Random Access Memory)12、NANDインタフェース回路13、バッファメモリ14、及びホストインタフェース回路15を備えている。
プロセッサ11は、コントローラ2全体の動作を制御する。プロセッサ11は、例えば、外部から受信したデータの書込み命令に応答して、NANDインタフェースに基づく書込み命令を半導体記憶装置5に対して発行する。この動作は、データの読出し及び消去、信号のデューティ比補正動作、並びに出力インピーダンスの較正動作等のその他の動作の場合についても同様である。
内蔵メモリ12は、例えば、DRAM(Dynamic RAM)等の半導体メモリであり、プロセッサ11の作業領域として使用される。内蔵メモリ12は、半導体記憶装置5を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
NANDインタフェース回路13は、上述のNANDバスを介して半導体記憶装置5と接続され、半導体記憶装置5との通信を司る。NANDインタフェース回路13は、プロセッサ11の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置5に送信する。また、NANDインタフェース回路13は、半導体記憶装置5からステータス、及び読出しデータを受信する。
バッファメモリ14は、コントローラ2が半導体記憶装置5及び外部(ホスト機器)から受信したデータ等を一時的に保持する。
ホストインタフェース回路15は、外部の図示しないホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路15は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ11及びバッファメモリ14に転送する。
1.1.3 半導体記憶装置の構成について
次に、第1実施形態に係る半導体記憶装置の構成例について、図2を用いて説明する。 図2に示すように、半導体記憶装置5は、メモリセルアレイ21、入出力回路22、ZQ較正回路23、ロジック制御回路24、温度センサ25、レジスタ26、シーケンサ27、電圧生成回路28、ドライバセット29、ロウデコーダ30、センスアンプ31、入出力用パッド群32、ZQ較正用パッド33、及びロジック制御用パッド群34を備えている。
次に、第1実施形態に係る半導体記憶装置の構成例について、図2を用いて説明する。 図2に示すように、半導体記憶装置5は、メモリセルアレイ21、入出力回路22、ZQ較正回路23、ロジック制御回路24、温度センサ25、レジスタ26、シーケンサ27、電圧生成回路28、ドライバセット29、ロウデコーダ30、センスアンプ31、入出力用パッド群32、ZQ較正用パッド33、及びロジック制御用パッド群34を備えている。
メモリセルアレイ21は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル(図示せず)を含む。
入出力回路22は、コントローラ2と信号DQ<7:0>、DQS、及び/DQSを送受信する。入出力回路22は、信号DQ<7:0>内のコマンド及びアドレスをレジスタ26に転送する。入出力回路22は、書込みデータ及び読出しデータをセンスアンプ31と送受信する。また、入出力回路22は、信号DQS及び/DQSを、後述する信号RE及び/REに基づいて生成する。
ZQ較正回路23は、ZQ較正用パッド33を介して、基準抵抗9に基づいて半導体記憶装置5の出力インピーダンスを較正する。
ロジック制御回路24は、コントローラ2から信号/CE、CLE、ALE、/WE、RE、/RE、及び/WPを受信する。また、ロジック制御回路24は、信号/RBをコントローラ2に転送して半導体記憶装置5の状態を外部に通知する。また、ロジック制御回路24は、信号RE及び/REのデューティ比を補正する。
温度センサ25は、半導体記憶装置5内の温度を測定可能な機能を有する。温度センサ25は、測定した温度に関する情報をシーケンサ27に送信する。なお、温度センサ25は、半導体記憶装置5内の任意の場所に設けられることができるが、例えばメモリセルアレイ21の温度とみなし得る温度が測定可能な領域に設けることが望ましい。
レジスタ26は、コマンド及びアドレスを保持する。レジスタ26は、アドレスをロウデコーダ30及びセンスアンプ31に転送すると共に、コマンドをシーケンサ27に転送する。
シーケンサ27は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置5の全体を制御する。また、シーケンサ27は、温度センサ25から受けた温度に関する情報を、入出力回路22を介してコントローラ2に送信する。また、シーケンサ27は、信号DQS及び/DQSのデューティ比が略50%となるように、入出力回路22及びロジック制御回路24を制御する。
電圧生成回路28は、シーケンサ27からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路28は、生成した電圧をドライバセット29に供給する。
ドライバセット29は、複数のドライバを含み、レジスタ26からのアドレスに基づいて、電圧生成回路28からの種々の電圧をロウデコーダ30及びセンスアンプ31に供給する。ドライバセット29は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ30に種々の電圧を供給する。
ロウデコーダ30は、レジスタ26からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ30を介してドライバセット29からの電圧が転送される。
センスアンプ31は、データの読出し時には、メモリセルからビット線に読出された読出しデータをセンスし、センスした読出しデータを入出力回路22に転送する。センスアンプ31は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプ31は、レジスタ26からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群32は、コントローラ2から受信した信号DQ<7:0>、DQS、及び/DQSを入出力回路22に転送する。また、入出力用パッド群32は、入出力回路22から送信された信号DQ<7:0>、DQS、及び/DQSを半導体記憶装置5の外部に転送する。
ZQ較正用パッド33は、一端が基準抵抗9に接続され、他端がZQ較正回路23に接続される。
ロジック制御用パッド群34は、コントローラ2から受信した信号/CE、CLE、ALE、/WE、RE、/RE、及び/WPをロジック制御回路24に転送する。また、ロジック制御用パッド群34は、ロジック制御回路24から送信された/RBを半導体記憶装置5の外部に転送する。
1.1.4 入出力回路及びロジック制御回路の構成
次に、上記入出力回路22及びロジック制御回路24の構成の詳細について説明する。
次に、上記入出力回路22及びロジック制御回路24の構成の詳細について説明する。
1.1.4.1 デューティ比較正機能に係る構成について
入出力回路22及びロジック制御回路24は、コントローラ2から受信した信号DQS及び/DQSのデューティ比を較正する機能を有する。以下では、入出力回路22及びロジック制御回路24において、このデューティ比較正機能に係る構成について、図3を用いて説明する。図3は、入出力回路22及びロジック制御回路24のブロック図である。
入出力回路22及びロジック制御回路24は、コントローラ2から受信した信号DQS及び/DQSのデューティ比を較正する機能を有する。以下では、入出力回路22及びロジック制御回路24において、このデューティ比較正機能に係る構成について、図3を用いて説明する。図3は、入出力回路22及びロジック制御回路24のブロック図である。
図3に示すように、入出力回路22は、入力回路221<7:0>、221_dqs、221_bdps、出力回路222<7:0>、222_dqs、222_bdqs、出力制御回路223、抵抗制御回路224、及び検出回路225を備えている。
入力回路221<7:0>及び出力回路222<7:0>のそれぞれは、信号DQ<7:0>に対応する。すなわち、1つの入力回路221<k>及び出力回路222<k>の組には、信号DQ<k>が割当てられる(0≦k≦7)。そして入力回路221<k>は、コントローラ2によって送信された信号DQ<k>をパッド32<k>を介して受信し、一時的に保持する。そして入力回路221<k>は、信号DQ<k>が書き込みデータであった場合には、これをセンスアンプ31に送信する。他方で、信号DQ<k>がコマンドやアドレスなどであった場合には、これをレジスタ26に送信する。
出力回路222<k>は、出力制御回路223から信号DQ<k>_inを受信し、一時的に保持する。そして出力回路222<k>は、信号DQ<k>_inを信号DQ<k>として、コントローラ2へパッド32<k>を介して送信する。
また、入力回路221_dqs及び出力回路222_dqsのそれぞれは、信号DQSに対応する。そして、入力回路221_dqsは、コントローラ2によって送信された信号DQSを、パッド32_dqsを介して受信する。そして、受信した信号は例えば入力回路221<k>に送信され、信号DQ<k>を読み取る際のタイミング情報として用いられる。
出力回路222_dqsは、出力制御回路223から信号DQS_inを受信する。そして出力回路222_dqsは、信号DQS_inを信号DQSとして、コントローラ2へパッド32_dqsを介して送信する。
また、入力回路221_bdqs及び出力回路222_bdqsのそれぞれは、信号/DQSに対応する。そして入力回路221_bdqsは、コントローラ2によって送信された信号/DQSを、パッド32_bdqsを介して受信する。そして、受信した信号は例えば入力回路221<k>に送信され、信号DQ<k>を読み取る際のタイミング情報として用いられる。
出力回路222_bdqsは、出力制御回路223から信号/DQS_inを受信する。そして出力回路222_bdqsは、信号/DQS_inを信号/DQSとして、コントローラ2へパッド32_bdqsを介して送信する。
出力制御回路223は、ロジック制御回路24から信号RE_c及び/RE_cを受信する。また、センスアンプ31から、データを受信する。そして信号RE_c及び/RE_cに基づいて、DQS_in及び/DQS_inを生成し、それぞれ出力回路222_dqs及び222_bdqsに出力する。また、信号RE_c及び/RE_cのタイミング情報と、センスアンプ31から受信したデータに基づいて、信号DQ<7:0>_inを生成し、それぞれ出力回路222<7:0>に出力する。
抵抗制御回路224は、出力回路222<7:0>、222_dqs、及び222_bdqs内の出力インピーダンスを制御する。
検出回路225は、出力制御回路223から出力された信号DQS_in、及び/DQS_inをモニタすることにより、信号DQS_inのデューティ比と/DQS_inのデューティ比との関係を検出する。検出回路225は、検出結果に基づいて、デューティ比を補正して大きくするか又は小さくするかを示す信号FLGを生成し、シーケンサ27に出力する。
シーケンサ27は、検出回路225から信号FLGを受けると、当該信号FLGに基づいて信号DCC_CODEを生成し、ロジック制御回路24に出力する。信号DCC_CODEは、信号RE及び/REのデューティ比を補正するための信号である。
ロジック制御回路24は、補正回路241を含む。補正回路241は、ロジック制御用パッド群34内のパッド34_re及び34_breを介して、コントローラ2から信号RE及び/REを受信する。そして補正回路241は、受信した信号RE及び/REのデューティ比を、信号DCC_CODEに基づいて補正して、信号RE_c及び/RE_cを生成する。なお、信号DQS_in及び/DQS_inのデューティ比と、信号RE_c及び/RE_cのデューティ比とは、同一であるか、又は互いに相関関係を有する。
なお、図3の例では、補正回路241から信号RE_c及び/RE_cが直接出力制御回路223に出力される場合が示されているが、これに限られない。例えば、補正回路241は、信号RE_c及び/RE_cを他の回路(例えば、シーケンサ27)に出力した後、当該他の回路において信号RE_c及び/RE_cのデューティ比に基づくタイミング信号が生成されてもよい。そして、出力制御回路223に当該タイミング信号が創出されることにより、信号RE_c及び/RE_cのデューティ比と相関関係を有する信号DQS_in及び/DQS_inが生成されてもよい。
1.1.4.2 検出回路の構成について
次に、上記検出回路225の構成について、図4を用いて説明する。図4は検出回路225のブロック図である。
次に、上記検出回路225の構成について、図4を用いて説明する。図4は検出回路225のブロック図である。
図4に示すように、検出回路225は、スイッチ41及び42、LPF(low pass filter)43及び44、切替部51、並びに比較器61を含む。
スイッチ41は、シーケンサ27から与えられる信号ENに基づいて、信号DQS_inをLPF43に転送する。例えばスイッチ41は、信号ENが“H”レベルの場合にオン状態となり、信号DQS_inをLPF43に転送する。以下では、スイッチ41により転送された信号DQS_inを、信号DQS_preと呼ぶ。同様に、スイッチ42は、シーケンサ27から与えられる信号ENに基づいて、信号/DQS_inをLPF44に転送する。例えばスイッチ42は、信号ENが“H”レベルの場合にオン状態となり、信号/DQS_inをLPF44に転送する。以下では、スイッチ42により転送された信号/DQS_inを、信号/DQS_preと呼ぶ。
LPF43は、信号DQS_preの低周波成分をノードN1へ出力する。同様に、LPF44は、信号/DQS_preの低周波成分をノードN2へ出力する。切替部51は、シーケンサ27から受信した信号SELに基づいて、ノードN1をノードN3またはN4に接続し、ノードN2をノードN3またはN4に接続する。接続の仕方については後述する。
比較器61は、非反転入力端子がノードN3に接続され、反転入力端子がノードN4に接続されている。そして比較器61は、ノードN3の電圧とノードN4の電圧とを比較し、比較結果を出力端子から信号FLGとしてシーケンサ27へ出力する。
次に、上記切替部51における接続の切り替え方法の詳細について、図5及び図6を用いて説明する。図5及び図6は、検出回路225の一部領域の回路図である。
図5に示すように、LPF43は抵抗素子431とキャパシタ素子432とを含む。
抵抗素子431の一端には信号DQS_preが与えられ、他端はノードN1に接続されている。キャパシタ素子432の一方電極はノードN1に接続され、他方電極は接地されている。そしてLPF43は、信号DQS_preの高周波成分を遮断することによって、ノードN1に信号DQS_lpfを供給する。
また、LPF44は抵抗素子441とキャパシタ素子442とを含む。抵抗素子441の一端には信号/DQS_preが与えられ、他端はノードN2に接続されている。キャパシタ素子442の一方電極はノードN2に接続され、他方電極は接地されている。そしてLPF44は、信号/DQS_preの高周波成分を遮断することによって、ノードN2に信号/DQS_lpfを供給する。
第1実施形態において、信号DQS_pre及び/DQS_preは例えば矩形波である。そして、LPF43及びLPF44の遮断周波数は、これらの信号の周波数に対して十分低い。よって、信号DQS_lpfは、信号DQS_preのデューティ比に応じた大きさの略直流電圧となる。同様に、信号/DQS_lpfは、信号/DQS_preのデューティ比に応じた大きさの略直流電圧となる。
同じく図5に示すように、切替部51は、スイッチ511〜514を含む。
スイッチ511は、信号SELが例えば“L”レベルの際にノードN1をノードN3に接続し、信号DQS_lpfをノードN3に転送する。図5はこの様子を示している。他方で信号SELが“H”レベルの際には、ノードN1とノードN3とを非接続とする。スイッチ512は、信号SELが”H”レベルの際にノードN1をノードN4に接続し、信号DQS_lpfをノードN4に転送する。図6はこの様子を示している。他方で信号SELが”L”レベルの際には、ノードN1とノードN4とを非接続とする。
スイッチ513は、信号SELが例えば“H”レベルの際にノードN2をノードN3に接続し、信号/DQS_lpfをノードN3に転送する。図6はこの様子を示している。他方で信号SELが“L”レベルの際には、ノードN2とノードN3とを非接続とする。スイッチ514は、信号SELが”L”レベルの際にノードN2をノードN4に接続し、信号/DQS_lpfをノードN4に転送する。図5はこの様子を示している。他方で信号SELが”H”レベルの際には、ノードN2とノードN4とを非接続とする。
以下、信号SELが“L”レベルであり、ノードN1とノードN3とが電気的に接続され、ノードN2とノードN4とが電気的に接続される状態を、“第1の接続”と称する。他方で、信号SELが“H”レベルであり、ノードN1とノードN4とが電気的に接続され、ノードN2とノードN3とが電気的に接続される状態を、“第2の接続”と称する。
1.2 動作について
次に、第1実施形態に係るメモリシステムの動作について説明する。
次に、第1実施形態に係るメモリシステムの動作について説明する。
1.2.1 半導体記憶装置起動時の動作について
第1実施形態に係るメモリシステムにおける起動時の動作について、図7に示すフローチャートを用いて大まかに説明する。
第1実施形態に係るメモリシステムにおける起動時の動作について、図7に示すフローチャートを用いて大まかに説明する。
図7に示すように、ステップS1において、メモリシステム1に電源が投入されると、ステップS2において、半導体記憶装置5はZQ較正動作を実行する。ZQ較正動作とは、出力回路の出力インピーダンスを較正する動作である。
ステップS3において、半導体記憶装置5は、デューティ比補正動作を実行する。すなわち半導体記憶装置5は、コントローラ2から受信した信号RE及び/REに基づいて信号DQS_in及び/DQS_inを生成する際に、信号DQS_in及び/DQS_inのデューティ比が略50%になるよう信号RE及び/REを補正する。
以上で、半導体記憶装置5の起動時における動作が終了する。
1.2.2 デューティ比補正動作について
次に、上記ステップS3の詳細につき、図8を用いて説明する。図8は、デューティ比補正動作の詳細を示すフローチャートである。デューティ比補正動作は、コントローラ2が半導体記憶装置5へ、信号RE及び/REを送信している状態で行われる。
次に、上記ステップS3の詳細につき、図8を用いて説明する。図8は、デューティ比補正動作の詳細を示すフローチャートである。デューティ比補正動作は、コントローラ2が半導体記憶装置5へ、信号RE及び/REを送信している状態で行われる。
図8に示すように、ステップS10において、検出回路225は、シーケンサ27からの信号ENに基づいて、スイッチ41及び42をオンにする。スイッチ41がオン状態となることで、信号DQS_inが信号DQS_preとしてLPF43へ転送される。同様に、スイッチ42がオン状態となることで、信号/DQS_inが信号/DQS_preとしてLPF44へ転送される。
LPF43は信号DQS_preの高周波成分を遮断し、ノードN1に信号DQS_lpfを出力する。同様に、信号LPF44は信号/DQS_preの高周波成分を遮断し、ノードN2に信号/DQS_lpfを出力する。
ステップS11において、検出回路225は、シーケンサ27からの信号SEL(=“L”)に基づいて、切替部51を第1の接続にする。これにより、比較器61の非反転入力端子には信号DQS_lpfが印加される。同様に、比較器61の反転入力端子には信号/DQS_lpfが印加される。
ステップS12において、シーケンサ27は第1のデューティ比補正動作を実行し、第1の補正コードを取得する。第1のデューティ比補正動作において、比較器61は、信号DQS_lpfが信号/DQS_lpfよりも大きいと判断した場合、すなわちデューティ比が50%よりも大きいと判断した場合、信号FLGとして“H”レベルを出力する。この場合、シーケンサ27は、信号FLGに基づいて、デューティ比が小さくなるように信号DCC_CODEを設定し、補正回路241へ送信する。補正回路241は、受信した信号DCC_CODEに基づいて、信号RE及び/REのデューティ比を補正し、信号RE_c及び/RE_cを出力する。
これに対して、比較器61が、信号DQS_lpfが信号/DQS_lpfよりも小さいと判断した場合、すなわちデューティ比が50%よりも小さいと判断した場合、比較器61は、信号FLGとして“L”レベルを出力する。この場合、シーケンサ27は、信号FLGに基づいて、デューティ比が大きくなるように信号DCC_CODEを設定し、補正回路241へ送信する。補正回路241は、受信した信号DCC_CODEに基づいて、信号RE及び/REのデューティ比を補正し、信号RE_c及び/RE_cを出力する。
このようにシーケンサ27は、信号FLGに応じて信号DCC_CODEを変化させることで、信号DQS_lpfと信号/DQS_lpfが略等しい、すなわち、デューティ比が略50%と検出された信号DCC_CODEを探索する。デューティ比が略50%と判断された信号DCC_CODE(例えば、検出回路225の比較器61から出力される信号FLGが、“H”レベルから“L”レベルへと反転する直前に設定されていた信号DCC_CODE)が探索されると、シーケンサ27はその信号DCC_CODEを第1の補正コードとして取得し、ステップS12は終了する。
ステップS13において、検出回路225は、シーケンサ27からの信号SEL(=“H”)に基づいて、切替部51を第2の接続にする。これにより、比較器61の非反転入力端子には信号/DQS_lpfが印加される。同様に、比較器61の反転入力端子には信号DQS_lpfが印加される。
ステップS14において、シーケンサ27は第2のデューティ比補正動作を実行し、第2の補正コードを取得する。第2のデューティ比補正動作において、比較器61は、信号DQS_lpfが信号/DQS_lpfよりも大きいと判断した場合、すなわちデューティ比が50%よりも大きいと判断した場合、信号FLGとして“L”レベルを出力する。この場合、シーケンサ27は、信号FLGに基づいて、デューティ比が小さくなるように信号DCC_CODEを設定し、補正回路241へ送信する。補正回路241は、受信した信号DCC_CODEに基づいて、信号RE及び/REのデューティ比を補正し、信号RE_c及び/RE_cを出力する。
これに対して、比較器61が、信号DQS_lpfが信号/DQS_lpfよりも小さいと判断した場合、すなわちデューティ比が50%よりも小さいと判断した場合、比較器61は、信号FLGとして“H”レベルを出力する。この場合、シーケンサ27は、信号FLGに基づいて、デューティ比が大きくなるように信号DCC_CODEを設定し、補正回路241へ送信する。補正回路241は、受信した信号DCC_CODEに基づいて、信号RE及び/REのデューティ比を補正し、信号RE_c及び/RE_cを出力する。
このようにシーケンサ27は、信号FLGに応じて信号DCC_CODEを変化させることで、信号DQS_lpfと信号/DQS_lpfが略等しい、すなわち、デューティ比が略50%と検出された信号DCC_CODEを探索する。デューティ比が略50%と判断された信号DCC_CODE(例えば、検出回路225の比較器61から出力される信号FLGが、“L”レベルから“H”レベルへと反転する直前に設定されていた信号DCC_CODE)が探索されると、シーケンサ27はその信号DCC_CODEを第2の補正コードとして取得し、ステップS14は終了する。
ステップS15において、シーケンサ27は、第1の補正コードと第2の補正コードから、第3の補正コードを算出する。算出方法は、例えば、第1の補正コードと第2の補正コードの中央値である。または、計算結果が端数を含む場合は、端数を切り上げた補正コード、または、端数を切り捨てた補正コードとしてもよい。
ステップS16において、シーケンサ27は、第3の補正コードを補正回路241に設定する。補正回路241は、受信した第3の補正コードに基づいて、信号RE及び/REのデューティ比を補正し、信号RE_c及び/RE_cを出力する。
ステップS17において、検出回路225は、シーケンサ27からの信号ENに基づいて、スイッチ41及び42をオフにする。スイッチ41及び42がオフ状態となることで、検出回路225は、デューティ比補正動作を終了する。
その後、半導体記憶装置は、デューティ比の補正された信号DQSに同期してデータをコントローラに出力する。
1.3 第1実施形態に係る効果
第1実施形態によれば、デューティ比の補正において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。
第1実施形態によれば、デューティ比の補正において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。
比較器は、製造時のばらつきによって、判定閾値にばらつきが生じ得る。この判定閾値のばらつきについて、ばらつきを持たない理想的な比較器に対して、ばらつきに対応する電圧源を入力端子に設けることで、等価的に表現することができる。
比較器61を、理想比較器60と入力換算オフセット電圧Voffに置き換えた回路図を、図9及び図10に示す。図示するように、ノードN3は、理想比較器60の非反転入力端子に接続されている。ノードN4は、入力換算オフセット電圧Voffの負側端子に接続されている。入力換算オフセット電圧Voffの正側端子は、理想比較器60の反転入力端子に接続されている。
ここで、図9では信号SELは“L”レベルであるから、切替部51は第1の接続となる。よって、ノードN1とノードN3とが電気的に接続され、ノードN2とノードN4とが電気的に接続される。この結果、理想比較器60の非反転入力端子には、信号DQS_lpfが印加される。同様に、理想比較器60の反転入力端子には、信号/DQS_lpfに入力換算オフセット電圧Voffが加わった電圧が印加される。
図10は、信号SELが“H”レベルである場合を示している。よって図10の場合には、ノードN1とノードN4とが電気的に接続され、ノードN2とノードN3とが電気的に接続される。この結果、理想比較器60の非反転入力端子には、信号/DQS_lpfが印加される。同様に、理想比較器60の反転入力端子には、信号DQS_lpfに入力換算オフセット電圧Voffが加わった電圧が印加される。
このように、切替部51によって第1の接続と第2の接続を切り替えることは、理想比較器60を用いて等価的に表現する場合において、オフセットが影響する信号を、/DQS_lpfとDQS_lpfとで入れ替えることと等しい。この、理想比較器60と入力換算オフセット電圧Voffを用いた等価回路を踏まえて、図11について説明する。
図11は、デューティ比補正動作に関して、各種信号波形と補正コードを表したダイアグラムである。図11の例では、入力換算オフセット電圧Voffが正である場合を示している。期間PD10は、図8のステップS12において、第1の補正コードが決定した状態に対応する。期間PD20は、図8のステップS14において、第2の補正コードが決定した状態に対応する。期間PD30は、図8のステップS16において、第3の補正コードが補正回路241に設定された状態に対応する。また、信号DQS_lpf及び信号/DQS_lpfとともに図示した電位Vcmは、信号DQS_inの振幅の半分の電位である。そして信号DQS_inのデューティ比が50%のとき、信号DQS_lpfの電位はVcmと等しくなる。
期間PD10において、切替部51は第1の接続となっている。すなわち、等価回路において、理想比較器60の非反転入力端子には信号DQS_lpfが印加され、反転入力端子には信号/DQS_lpfに入力換算オフセット電圧Voffが加わった電圧が印加される。第1実施形態に係る検出回路225では、非反転入力端子に印加される電圧と、反転入力端子に印加される電圧が略等しい状態を、デューティ比が略50%であると判定する。よって、信号DQS_lpfと、信号/DQS_lpfに入力換算オフセット電圧Voffが加わった電圧とが略等しくなるように、第1の補正コードとして例えば“+12”が決定された。その結果、信号DQS_inのデューティ比は50%よりも大きくなっている。
対して期間PD20においては、切替部51は第2の接続となっている。すなわち、等価回路において、理想比較器60の非反転入力端子には信号/DQS_lpfが印加され、反転入力端子には信号DQS_lpfに入力換算オフセット電圧Voffが加わった電圧が印加される。この結果、信号/DQS_lpfと、信号DQS_lpfに入力換算オフセット電圧Voffが加わった電圧とが略等しくなるように、第2の補正コードとして例えば“+7”が決定された。その結果、信号DQS_inのデューティ比は50%よりも小さくなっている。
そして期間PD30において、第1の補正コードである“+12”と、第2の補正コードである“+7”から、第3の補正コードとして“+10”が算出される。第1の補正コードは、信号/DQS_lpfに入力換算オフセット電圧Voffが影響していると見なすことができる状況で決定されたものである。また、第2の補正コードは、信号DQS_lpfに入力換算オフセット電圧Voffが影響していると見なすことができる状況で決定されたものである。つまり、いずれの補正コードも、同じ電圧Voffに基づく成分を含んでいる。よって、第1の補正コードと第2の補正コードから第3の補正コードを算出することで、入力換算オフセット電圧Voffの影響を相殺し、補正コードに対する電圧Voffの影響を抑制することができる。この結果、信号DQS_inのデューティ比は、目的の値である略50%となっている。
上記の結果、半導体記憶装置5は、デューティ比が略50%の信号DQS及び/DQSを生成でき、半導体記憶装置5の動作信頼性を向上させることができる。
また、本実施形態に係る半導体記憶装置5では、切替部51を追加し、第1の補正値と第2の補正値から第3の補正値を算出している。従って、比較器のオフセットをゼロに調整するための回路が不要となり、また切替部51はスイッチの集合であるため当該回路よりも回路規模が小さくなることが期待できる。よって、回路規模の増大を抑制しつつ、比較器のオフセットの影響を抑制することができ、半導体記憶装置5の動作信頼性を向上させることができる。
さらに、本実施形態では、信号DQSを生成する出力回路222_dqsの前段に検出回路225を設け、この検出回路225により信号DQS_inのデューティ比を補正している。従って、外部から受信した信号REのデューティ比が適切でない場合だけでなく、半導体記憶装置内部、例えば補正回路241から出力制御回路223に至る経路、出力制御回路223内部などにおいてデューティ比がずれた場合であっても、このずれを補正できる。その結果、適切なデューティ比を有する信号DQSを生成でき、ひいては読み出し動作信頼性を向上できる。
2. 第2実施形態
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において図11を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第1実施形態と同様の点についての説明を省略する。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において図11を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第1実施形態と同様の点についての説明を省略する。
2.1 第1のデューティ比補正動作について
第2実施形態に係る半導体記憶装置のデューティ比補正動作について、まず第1のデューティ比補正動作について、図12を用いて説明する。図12は、第1実施形態において説明された図8のステップS12に対応するフローチャートである。
第2実施形態に係る半導体記憶装置のデューティ比補正動作について、まず第1のデューティ比補正動作について、図12を用いて説明する。図12は、第1実施形態において説明された図8のステップS12に対応するフローチャートである。
第1実施形態で説明したように、シーケンサ27は、信号FLGに基づいて信号DCC_CODEを生成する。そして、この信号DCC_CODEに基づいて信号RE及び/REのデューティ比が補正される。すなわち、信号DCC_CODEは、デューティ比補正を司るパラメータと言うことができる。本実施形態は、適切な信号DCC_CODEを探索する方法に係り、以下では信号DCC_CODEを例えば複数ビットのパラメータとして説明する。
図12に示すように、ステップS20において、シーケンサ27は必要に応じて、DCC_CODEの探索回数をリセットする(i=1、iは探索回数)
ステップS21において、シーケンサ27は、DCC_CODEを初期化し、“0”に設定する。DCC_CODEが“0”に設定されたことで、補正回路241はデューティ比の補正を行わない。補正回路241は、信号RE及び/REに基づいた信号RE_c及び/RE_cを出力する。信号RE_c及び/RE_cは出力制御回路223に入力され、出力制御回路223は信号DQS_in及び/DQS_inを出力する。検出回路225は信号DQS_in及び/DQS_inを受信し、判定結果である信号FLGをシーケンサ27へ出力する。
ステップS21において、シーケンサ27は、DCC_CODEを初期化し、“0”に設定する。DCC_CODEが“0”に設定されたことで、補正回路241はデューティ比の補正を行わない。補正回路241は、信号RE及び/REに基づいた信号RE_c及び/RE_cを出力する。信号RE_c及び/RE_cは出力制御回路223に入力され、出力制御回路223は信号DQS_in及び/DQS_inを出力する。検出回路225は信号DQS_in及び/DQS_inを受信し、判定結果である信号FLGをシーケンサ27へ出力する。
ステップS22において、シーケンサ27は、信号FLGに基づいて、信号DQS_inのデューティ比が50%よりも大きいか、小さいかを判定する。FLG=“H”であった場合(ステップS22、Yes)、すなわち信号DQS_inのデューティ比が50%よりも大きいと判定した場合、シーケンサ27はステップS23を実行する。
ステップS23において、シーケンサ27は、DCC_CODEをデクリメントする。DCC_CODEがデクリメントされたことで、補正回路241はDCC_CODEに基づき、デューティ比を小さくするよう補正量を変更する。そして、シーケンサ27はステップS24を実行する。
ステップS24において、シーケンサ27は、信号FLGに基づいて、信号DQS_inのデューティ比が50%よりも大きいか、小さいかを判定する。FLG=“H”の場合(ステップS24、Yes)、信号DQS_inのデューティ比が50%よりも大きいと判定する。そして、シーケンサ27はステップS25を実行する。
ステップS25において、シーケンサ27は、現在までの探索回数“i”が探索最大回数“Max”よりも小さいかを判定する。最大回数“Max”は、DCC_CODEの探索回数の上限を定めるために用いられる。探索回数“i”が最大回数“Max”よりも小さい場合(ステップS25、Yes)、ステップS26に進み、シーケンサ27は、探索回数“i”をインクリメントしてステップS23以降の動作を繰り返す。
ステップS24において、シーケンサ27は、信号FLGが“L”の場合(ステップS24、No)、信号DQS_inのデューティ比が50%よりも小さいと判定し、ステップS27へ進む。このケースは、デューティ比の補正の結果、信号FLGが“H”レベルから“L”レベルに反転した場合に相当する。
ステップS27において、シーケンサ27は、DCC_CODEをインクリメントする。そして、シーケンサ27はステップS33を実行する。すなわち、シーケンサ27はステップS27で得られたDCC_CODEを取得し、例えば、レジスタに保持する。ステップS33において取得されたDCC_CODEが、第1の補正コードに対応する。そして、第1のデューティ比補正動作は終了する。
また、ステップS25において、i≧Maxであった場合(ステップS25、No)も、シーケンサ27はステップS33を実行する。すなわち、DCC_CODEの探索回数が最大値に達したため、信号FLGの反転が生じなかったとしても、シーケンサ27はこの時点において得られたDCC_CODEを取得する。
ステップS22において、FLG=“L”の場合(ステップS22、No)、シーケンサ27はステップS28を実行する。
ステップS28において、シーケンサ27は、DCC_CODEをインクリメントする。DCC_CODEがインクリメントされた場合、補正回路241はDCC_CODEに基づき、ステップS23の場合とは逆にデューティ比を大きくするよう補正量を変更する。そして、シーケンサ27はステップS29を実行する。
ステップS29において、シーケンサ27は、信号FLGに基づいて、信号DQS_inのデューティ比が50%よりも大きいか、小さいかを判定する。FLG=“L”の場合(ステップS29、Yes)、すなわち信号DQS_inのデューティ比が50%よりも小さいと判定した場合、シーケンサ27はステップS30を実行する。
ステップS30において、シーケンサ27は、探索回数“i”が最大値“Max”よりも小さいかを判定する。探索回数“i”が最大値“Max”よりも小さい場合(ステップS25、Yes)、ステップS31に進み、シーケンサ27は、探索回数“i”をインクリメントしてステップS28以降の処理を繰り返す。
ステップS29において、シーケンサ27は、信号FLGが“H”レベルの場合(ステップS29、No)、信号DQS_inのデューティ比が50%よりも大きいと判定し、ステップS32へ進む。このケースは、前述のステップS24の場合とは逆に、デューティ比の補正の結果、信号FLGが“L”レベルから“H”レベルに反転した場合に相当する。
ステップS32において、シーケンサ27は、DCC_CODEをデクリメントする。そして、ステップS33が実行される。また、ステップS30において、i≧Maxであった場合(ステップS30、No)も、前述のステップS25の場合と同様に、シーケンサ27はステップS33を実行する。
図13は、第1のデューティ比補正動作において、DCC_CODEの値を変化させていった際の、各種信号の様子を示したダイアグラムである。図13では、デューティ比補正を行っていない状態において、信号DQS_inのデューティ比が50%よりも低く、入力換算オフセット電圧Voffが正の値である場合を例に説明する。デューティ比が補正されていく様子を、図13を用いて説明する。
期間PD11において、DCC_CODEは“0”となっている。これは、図12のステップS21で説明した、DCC_CODEが初期化された状態である。この場合、本例では信号DQS_inのデューティ比は50%よりも小さく、信号DQS_lpfの電位は、Vcmよりも低い。対して、信号/DQS_inのデューティ比は50%よりも大きく、信号/DQS_lpfの電位は、Vcmよりも高い。また、第1実施形態で説明したように、反転入力端子に入力換算オフセット電圧Voffが接続された理想コンパレータのモデルで考えた場合、信号/DQS_lpfの電位は、入力換算オフセット電圧Voffの分だけ高く見なすことができる。/DQS_lpf+Voffについても、破線で示している。検出回路225は“L”レベルの信号FLGを出力しているので、図12のステップS28で説明したように、DCC_CODEはインクリメントされる。
そして図12で説明した、ステップS28〜S31の処理が実行された結果、期間PD12において、DCC_CODEは“+5”とされる。信号DQS_inのデューティ比は期間PD11と比べて大きくなったが、依然として50%よりも小さい。従って、信号FLGも“L”レベルを維持し、引き続きDCC_CODEがインクリメントされる。
期間PD13において、DCC_CODEは“+10”となり、信号DQS_inのデューティ比は略50%となったとする。従って、信号DQS_lpfの電位と信号/DQS_lpfの電位は、どちらもVcmに近い値である。しかし、信号/DQS_lpfの電位は、信号DQS_lpfの電位よりも高いため、信号FLGは“L”レベルを維持する。
そして期間PD14において、DCC_CODEは“+12”となり、信号DQS_inのデューティ比は50%よりも大きくなったとする。信号DQS_lpfの電位は、信号/DQS_lpfの電位よりも高い。しかし、入力換算オフセット電圧Voffを考慮した/DQS_lpf+Voffの電位は信号DQS_lpfの電位よりも高いため、信号FLGは“L”レベルを維持する。
更に期間PD15において、DCC_CODEは“+13”となり、信号DQS_inのデューティ比は期間PD14における状態よりも大きくなる。その結果、信号DQS_lpfの電位が、信号/DQS_lpfの電位に入力換算オフセット電圧Voffを加えた値を超えるため、信号FLGは“L”レベルから“H”レベルに変化する。この信号FLGにより、図12で説明した“ステップS29、No”の動作が行われ、ステップS32で説明したDCC_CODEのデクリメントが行われる。そして、第1の補正コードとして“+12”が取得され、第1のデューティ比補正動作が完了する。
2.2 第2のデューティ比補正動作について
次に、第2のデューティ比補正動作について、図14を用いて説明する。図14は、第1実施形態において説明した図8のステップS14に対応するフローチャートである。
次に、第2のデューティ比補正動作について、図14を用いて説明する。図14は、第1実施形態において説明した図8のステップS14に対応するフローチャートである。
図示するように第2のデューティ比補正動作は、図12で説明した第1のデューティ比補正動作において、ステップS23とS28とを入れ替え、更にステップS27とS32とを入れ替えたものであり、その他は図12と同様である。すなわち、第2のデューティ比補正動作では、DCC_CODEが初期化された際に信号FLGが“H”レベルであった際には、FLGが“L”レベルに反転するまでDCC_CODEがインクリメントされる。他方で、DCC_CODEが初期化された際に信号FLGが“L”レベルであった際には、FLGが“H”レベルに反転するまでDCC_CODEがデクリメントされる。
図15は、第2のデューティ比補正動作において、DCC_CODEの値を変化させていった際の、各種信号の様子を示したダイアグラムであり、第1のデューティ比補正動作で説明した図13に相当する。
期間PD21において、DCC_CODEは“0”である(ステップS21)。この状態において、信号DQS_inのデューティ比は50%よりも小さく、信号DQS_lpfの電位は、Vcmよりも低い。対して、信号/DQS_inのデューティ比は50%よりも大きく、信号/DQS_lpfの電位は、Vcmよりも高い。従って、検出回路225は“H”レベルの信号FLGを出力し(ステップS22、YES)、DCC_CODEはインクリメントされる(ステップS28)。
その後は、図13の場合と同様に、信号FLGが反転(本例の場合には“H”レベルから“L”レベル)するまでDCC_CODEがインクリメントされる。そして図15の例では、期間PD24とPD25との間で信号FLGが反転する。信号FLGが“L”レベルとなった際のDCC_CODEは、例えば“+8”である。従って、本例では第2の補正コードとして“+7”が取得され、第2のデューティ比補正動作が完了する。
2.3 第2実施形態に係る効果
上記のように、第1実施形態で説明した第1のデューティ比補正動作及び第1のデューティ比補正動作は、例えば本実施形態で説明した方法を用いて実行することができる。
上記のように、第1実施形態で説明した第1のデューティ比補正動作及び第1のデューティ比補正動作は、例えば本実施形態で説明した方法を用いて実行することができる。
3. 第3実施形態
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態で説明した補正回路241の構成例に関するものである。以下では、第1実施形態と同様の点についての説明を省略する。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態で説明した補正回路241の構成例に関するものである。以下では、第1実施形態と同様の点についての説明を省略する。
3.1 補正回路の構成について
図16は、本実施形態に係る補正回路241の構成の一例を示す回路図である。
図16は、本実施形態に係る補正回路241の構成の一例を示す回路図である。
図16に示すように、補正回路241は、pチャネルMOSトランジスタ450、452、454、456、458、460、462、及び464、nチャネルMOSトランジスタ451、453、455、457、459、461、463、及び465、キャパシタ素子466乃至469、並びに可変電流源470乃至473を備えている。
可変電流源470には電源電圧VDDが供給され、トランジスタ450のソースに定電流を供給する。トランジスタ450のゲートはノードN11に接続され、ドレインはノードN12に接続されている。トランジスタ451のゲートはノードN11に接続され、ソースは接地され、ドレインはノードN12に接続されている。ノードN12にはキャパシタ素子466の一方電極が接続され、他方電極は接地されている。
トランジスタ452のゲートはノードN12に接続され、ソースには電源電圧VDDが印加され、ドレインはノードN13に接続されている。トランジスタ453のゲートはノードN12に接続され、ドレインはノードN13に接続されている。可変電流源471は、トランジスタ453のソースから接地ノードへ流れる定電流を供給する。ノードN13には、キャパシタ素子467の一方電極が接続され、他方電極は接地されている。
トランジスタ454のゲートはノードN13に接続され、ソースには電源電圧VDDが印加され、ドレインはノードN14に接続されている。トランジスタ455のゲートはノードN13に接続され、ソースは接地され、ドレインはノードN14に接続されている。
トランジスタ456のゲートはノードN14に接続され、ソースは電源電圧VDDが印加され、ドレインはノードN15に接続されている。トランジスタ457のゲートはノードN14に接続され、ソースは接地され、ドレインはノードN15に接続されている。
上記構成において、ノードN11には信号REが入力され、ノードN15から信号RE_cが出力される。可変電流源470及び471には、信号DCC_CODEが入力され、信号DCC_CODEに応じた電流量の電流源として機能する。すなわち、可変電流源470、471の供給する電流量を信号DCC_CODEによって変動させることにより、信号REのデューティ比を制御する。
トランジスタ458のゲートはノードN16に接続され、ソースには電源電圧VDDが印加され、ドレインはノードN17に接続されている。トランジスタ459のゲートはノードN16に接続され、ドレインはノードN17に接続されている。可変電流源472は、トランジスタ459のソースから接地ノードへと流れる定電流を供給する。キャパシタ素子468の一方電極がノードN17に接続され、他方電極は接地されている。可変電流源473には電源電圧VDDが供給され、トランジスタ460のソースに定電流を供給する。トランジスタ460のゲートはノードN17に接続され、ドレインはノードN18に接続されている。トランジスタ461のゲートはノードN17に接続され、ソースは接地され、ドレインはノードN18に接続されている。キャパシタ素子469の一方電極はノードN18に接続され、他方電極は接地されている。トランジスタ462のゲートはノードN18に接続され、ソースには電源電圧VDDが印加され、ドレインはノードN19に接続されている。トランジスタ463のゲートはノードN18に接続され、ソースは接地され、ドレインはノードN19に接続されている。トランジスタ464のゲートはノードN19に接続され、ソースには電源電圧VDDが印加され、ドレインはノードN20に接続されている。トランジスタ465のゲートはノードN19に接続され、ソースは接地され、ドレインはノードN20に接続されている。
上記構成において、ノードN16には信号/REが入力され、ノードN20から信号/RE_cが出力される。可変電流源472及び473には、信号DCC_CODEが入力され、信号DCC_CODEに応じた電流量の電流源として機能する。すなわち、可変電流源472、473の供給する電流量を信号DCC_CODEによって変動させることにより、信号/REのデューティ比を制御できる。
3.2 補正回路の動作について
第3実施形態に係る半導体記憶装置における補正回路241の動作について、図17を用いて説明する。図17は、補正回路241の各ノードにおける電圧波形の概略を示している。
第3実施形態に係る半導体記憶装置における補正回路241の動作について、図17を用いて説明する。図17は、補正回路241の各ノードにおける電圧波形の概略を示している。
図17に示すように、ノードN11には、信号REが印加される。図17の例では、信号REは、“H”レベルの期間Δt1よりも、“L”レベルの期間Δt2の方が長い。すなわちデューティ比が50%よりも小さい。ノードN11に印加された信号は、トランジスタ450及び451により形成されるインバータによって反転し、ノードN12に出力される。この時、当該インバータは、ノードN12に接続されたキャパシタ素子466を充放電する。さらに、このインバータは、可変電流源470によって、信号DCC_CODEで設定された電流量に応じて、波形の立ち上がり速度が制御される。その結果、ノードN12には、本例の場合には、立ち上がりに時間を要する波形が出力され、ノードN12における“L”レベルの期間Δt3は、ノードN11における“H”レベルの期間Δt1よりも長くなる。対して、ノードN12における“H”レベルの期間Δt4は、ノードN11における“L”レベルの期間Δt2よりも短くなる。
トランジスタ452及び453により形成されるインバータは、ノードN12における信号を反転させ、ノードN13に出力する。この際も同様に、当該インバータは、ノードN13に接続されたキャパシタを充放電し、更に可変電流源471によって、信号DCC_CODEで設定された電流量に応じて、波形の立ち下がり速度が制御される。その結果、本例の場合には、ノードN13には、立ち下がりに時間を要する波形が出力され、ノードN13における“H”レベルの期間Δt5は、ノードN12における“L”レベルの期間Δt3よりも長くなる。対して、ノードN13における“L”レベルの期間Δt6は、ノードN12における“H”レベルの期間Δt4よりも短くなる。
この結果、ノードN13において、“H”レベルの期間Δt5と、“L”レベルの期間Δt6は等しくなる。しかし、波形の立ち上がりと立ち下がりとで、要する時間が異なっている。
上記のようにデューティ比が50%とされた信号は、トランジスタ454及び455により形成されるインバータによって反転され、ノードN14に出力される。当該インバータには、可変電流源による電流制御は設けられていない。よって、ノードN14には立ち上がりに要する時間と立ち下がりに要する時間の略等しい波形が出力される。更に、トランジスタ456及び457により形成されるインバータは、ノードN14の信号を反転させる。このように、デューティ比が50%とされた信号は、最終段のインバータ及びその1つ前の段のインバータにより波形生成されて、ノードN15に信号RE_cとして出力される。
信号/RE及び/RE_cについても同様である。すなわち、トランジスタ458及び459により形成されるインバータに、キャパシタ素子468を充放電させ、可変電流源472によって立ち下がり速度を制御している。次に、トランジスタ460及び461により形成されるインバータに、キャパシタ素子469を充放電させ、可変電流源473によって立ち上がり速度を制御している。これによりデューティ比を50%に補正し、その後は2段のインバータにより波形生成し、その結果を信号/RE_cとして出力する。
3.3 第3実施形態に係る効果
第1実施形態で説明した補正回路241としては、例えば本実施形態で説明した構成が適用可能である。
第1実施形態で説明した補正回路241としては、例えば本実施形態で説明した構成が適用可能である。
4. 第4実施形態
次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態におけるZQ較正回路23に関するものであり、上記第1乃至第3実施形態で説明したデューティ比補正動作をZQ較正動作に応用したものである。以下では、第1乃至第3実施形態と異なる点についてのみ説明する。
次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態におけるZQ較正回路23に関するものであり、上記第1乃至第3実施形態で説明したデューティ比補正動作をZQ較正動作に応用したものである。以下では、第1乃至第3実施形態と異なる点についてのみ説明する。
4.1 ZQ較正回路の構成について
図18は、ZQ較正回路23のブロック図である。図18に示すように、ZQ較正回路23は、プルアップ(pull-up)回路231、レプリカプルアップ(replica pull-up)回路232、プルダウン(pull-down)回路233、切替部52、比較器62、切替部53、及び比較器63を備えている。
図18は、ZQ較正回路23のブロック図である。図18に示すように、ZQ較正回路23は、プルアップ(pull-up)回路231、レプリカプルアップ(replica pull-up)回路232、プルダウン(pull-down)回路233、切替部52、比較器62、切替部53、及び比較器63を備えている。
プルアップ回路231は、電源電圧としてVDDが供給され、シーケンサ27から信号ZQcode_pを受信する。信号ZQcode_pは、例えば、5ビットのデジタル信号である。プルアップ回路231は、その出力インピーダンスの値を、受信した信号ZQcode_pによって変更する。そしてプルアップ回路231は、その出力インピーダンスに基づいて、ノードN30を電源電圧VDDへと駆動、すなわちプルアップする。
ノードN30にはZQ較正用パッド33が接続されている。ZQ較正用パッド33には、基準抵抗9の一端が接続されている。基準抵抗9の他端は、接地されている。従って、プルアップ回路231の出力インピーダンスと、基準抵抗9のインピーダンスとの関係によって決まる電圧を有する信号ZQ_Pが、ノードN30に出力される。
切替部52は、シーケンサ27から受信した信号SELに基づいて、ノードN30をノードN32またはノードN33に接続し、ノードN31をノードN32またはノードN33に接続する。接続の仕方については後述する。ノードN31には、基準電圧VREFが印加されている。基準電圧VREFは、例えば電源電圧VDDの半分の電圧である。
比較器62は、非反転入力端子がノードN32に接続され、反転入力端子がノードN33に接続されている。そして比較器62は、ノードN32の電圧とノードN33の電圧とを比較し、比較結果を出力端子から信号FLGPとしてシーケンサ27へ出力する。
レプリカプルアップ回路232は、プルアップ回路231と同様の構成と機能を持つ。すなわち、レプリカプルアップ回路232は、電源電圧としてVDDが供給され、シーケンサ27から信号ZQcode_pを受信する。そして、その出力インピーダンスを信号ZQcode_pに基づく値に設定し、ノードN34を電源電圧VDDへとプルアップする。レプリカプルアップ回路232及びプルアップ回路231は同一の信号ZQcode_pに基づいて出力インピーダンスを設定するため、レプリカプルアップ回路232の出力インピーダンスは、プルアップ回路231の出力インピーダンスと略等しい。
プルダウン回路は、その電源端子が接地され、シーケンサ27から信号ZQcode_nを受信する。そしてその出力インピーダンスを、信号ZQcode_nに基づく値に設定し、設定した出力インピーダンスに基づいて、ノードN34を接地電位へと駆動、すなわちプルダウンする。信号ZQcode_nは、例えば、5ビットのデジタル信号である。この結果、ノードN34には、レプリカプルアップ回路232の出力インピーダンスと、プルダウン回路233の出力インピーダンスとの関係に基づく電圧を有する信号ZQ_Nが出力される。
切替部53は、シーケンサ27から受信した信号SELに基づいて、ノードN34をノードN36またはノードN37に接続し、ノードN35をノードN36又はノードN37に接続する。接続の仕方については後述する。ノードN34には、信号ZQ_Nが印加されている。ノードN35には、基準電圧VREFが印加されている。
比較器63は、非反転入力端子がノードN36に接続され、反転入力端子がノードN37に接続されている。そして比較器63は、ノードN36の電圧とノードN37の電圧とを比較し、比較結果を出力端子から信号FLGNとしてシーケンサ27へ出力する。
また、シーケンサ27が送信する信号ZQcode_p及びZQcode_nは、図18に示したプルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233の他に、図3に示した抵抗制御回路224にも送信されている。
次に、上記切替部52及び53における接続の切り替え方法の詳細について、図19及び図20を用いて説明する。図19及び図20は、ZQ較正回路23の一部領域の回路図である。
図19に示すように、切替部52は、スイッチ521〜524を含む。切替部53は、スイッチ531〜534を含む。
スイッチ521は、信号SELが例えば“L”レベルの際にノードN30をノードN32に接続し、信号ZQ_PをノードN32に転送する。図19はこの様子を示している。他方で信号SELが“H”レベルの際には、ノードN30とノードN32とを非接続とする。スイッチ522は、信号SELが“H”レベルの際にノードN30をノードN33に接続し、信号ZQ_PをノードN33に転送する。図20はこの様子を示している。他方で信号SELが“L”レベルの際には、ノードN30とノードN33とを非接続とする。
スイッチ523は、信号SELが例えば“H”レベルの際にノードN31をノードN32に接続し、基準電圧VREFをノードN32に転送する。図20はこの様子を示している。他方で信号SELが“L”レベルの際には、ノードN31とノードN32とを非接続とする。スイッチ524は、信号SELが“L”レベルの際にノードN31をノードN33に接続し、基準電圧VREFをノードN33に転送する。図19はこの様子を示している。他方で信号SELが“H”レベルの際には、ノードN31とノードN33とを非接続とする。
スイッチ531は、信号SELが例えば“L”レベルの際にノードN34をノードN36に接続し、信号ZQ_NをノードN36に転送する。図19はこの様子を示している。他方で信号SELが“H”レベルの際には、ノードN34とノードN36とを非接続とする。スイッチ532は、信号SELが“H”レベルの際にノードN34をノードN37に接続し、信号ZQ_NをノードN37に転送する。図20はこの様子を示している。他方で信号SELが“L”レベルの際には、ノードN34とノードN37とを非接続とする。
スイッチ533は、信号SELが例えば“H”レベルの際にノードN35をノードN36に接続し、基準電圧VREFをノードN36に転送する。図20はこの様子を示している。他方で信号SELが“L”レベルの際には、ノードN35とノードN36とを非接続とする。スイッチ534は、信号SELが“L”レベルの際にノードN35をノードN37に接続し、基準電圧VREFをノードN37に転送する。図19はこの様子を示している。他方で信号SELが“H”レベルの際には、ノードN35とノードN37とを非接続とする。
以上、信号SELが“L”レベルであり、ノードN30とノードN32とが電気的に接続され、ノードN31とノードN33とが電気的に接続され、ノードN34とノードN36とが電気的に接続され、ノードN35とノードN37とが電気的に接続される状態を、“第1の接続”と称する。また、信号SELが“H”レベルであり、ノードN30とノードN33とが電気的に接続され、ノードN31とノードN32とが電気的に接続され、ノードN34とノードN37とが電気的に接続され、ノードN35とノードN36とが電気的に接続される状態を、“第2の接続”と称する。
4.2 ZQ較正回路の動作について
次に、第4実施形態に係る半導体記憶装置におけるZQ較正動作について、図21に示すフローチャートを用いて説明する。
次に、第4実施形態に係る半導体記憶装置におけるZQ較正動作について、図21に示すフローチャートを用いて説明する。
図21に示すように、ステップS100において、シーケンサ27は、切替部52及び53を第1の接続にした状態で、プルアップ回路231の出力インピーダンスが基準抵抗9のインピーダンスと略等しくなるZQcode_pを探索し、第1のZQcode_pとして取得する。
ステップS101において、シーケンサ27は、切替部52及び53を第2の接続にした状態で、プルアップ回路231の出力インピーダンスが基準抵抗9のインピーダンスと略等しくなるZQcode_pを探索し、第2のZQcode_pとして取得する。
ステップS102において、シーケンサ27は、第1のZQcode_pと第2のZQcode_pから、第3のZQcode_pを算出する。算出方法は、例えば、第1のZQcode_pと第2のZQcode_pの中央値である。または、計算結果が端数を含む場合は、端数を切り上げた補正コード、または、端数を切り捨てた補正コードとしてもよい。そしてシーケンサ27は、プルアップ回路231、レプリカプルアップ回路232、及び抵抗制御回路224に第3のZQcode_pを設定する。
ステップS103において、シーケンサ27は、切替部52及び53を第1の接続にした状態で、プルダウン回路233の出力インピーダンスがレプリカプルアップ回路232の出力インピーダンスと略等しくなるZQcode_nを探索し、第1のZQcode_nとして取得する。
ステップS104において、シーケンサ27は、切替部52及び53を第2の接続にした状態で、プルダウン回路233の出力インピーダンスがレプリカプルアップ回路232の出力インピーダンスと略等しくなるZQcode_nを探索し、第2のZQcode_nとして取得する。
ステップS105において、シーケンサ27は、第1のZQcode_nと第2のZQcode_nから、第3のZQcode_nを算出する。算出方法は、第3のZQcode_pと同様である。そしてシーケンサ27は、プルダウン回路233及び抵抗制御回路224に第3のZQcode_nを設定する。そして、ZQ較正動作は終了する。
4.3 第4実施形態に係る効果
第4実施形態によれば、ZQ較正動作において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。
第4実施形態によれば、ZQ較正動作において、比較器のオフセットによる影響を軽減し、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。
ZQ較正動作は、出力回路の出力インピーダンスを所望の値に較正する動作である。半導体記憶装置5は、例えばコントローラ2に信号DQSを送信する。この際、信号を駆動する回路の出力インピーダンスが伝送線路のインピーダンスからずれていると、インピーダンスのミスマッチから信号が反射し、信号品質が低下してしまう。また、信号を出力する回路の特性にはばらつきが生じうる。よって、所望の出力インピーダンスとなるように、出力回路のパラメータを設定することが求められる。本実施形態では、信号を出力する出力回路と同様の回路構成を持つZQ較正回路を用いる。ZQ較正回路でパラメータを探索し、同様の回路構成を持つ出力回路に適用することで、出力回路の出力インピーダンスを較正することができる。
ZQ較正回路23では、ZQcode_pによってインピーダンスを設定可能なプルアップ回路231が、インピーダンスが既知の値である基準抵抗9を介して、ノードN30をプルアップする。ノードN30に出力される信号ZQ_Pと基準電圧VREFを比較し、信号ZQ_Pが基準電圧VREFと略等しくなる信号ZQcode_pを探索することで、プルアップ回路231の出力インピーダンスを較正することができる。
例えば、基準電圧VREFが電源電圧VDDの半分の電位であれば、信号ZQ_Pが基準電圧VREFと略等しくなる信号ZQcode_pを探索することで、プルアップ回路231の出力インピーダンスを、基準抵抗9のインピーダンスと略等しくすることができる。
レプリカプルアップ回路232は、プルアップ回路231と同様の構成を持つ。よって、プルアップ回路231を較正して得られたZQcode_pを、レプリカプルアップ回路232に適用することで、レプリカプルアップ回路232の出力インピーダンスを、基準抵抗9のインピーダンスと略等しくすることができる。
プルダウン回路233は、レプリカプルアップ回路232の出力ノードであるノードN34をプルダウンする。ノードN34に出力される信号ZQ_Nと基準電圧VREFを比較し、信号ZQ_Nが基準電圧VREFと略等しくなる信号ZQcode_nを探索することで、プルダウン回路233の出力インピーダンスを較正することができる。
例えば、基準電圧VREFが電源電圧VDDの半分の電位であれば、信号ZQ_Nが基準電圧VREFと略等しくなる信号ZQcode_nを探索することで、プルダウン回路233の出力インピーダンスを、レプリカプルアップ回路232の出力インピーダンスと略等しくすることができる。すなわち、プルダウン回路233の出力インピーダンスを、基準抵抗9のインピーダンスと略等しくすることができる。
このように、シーケンサ27は、比較器62の出力である信号FLGPと、比較器63の出力である信号FLGNを用いて、補正コードを探索する。しかし、第1実施形態で説明したとおり、比較器は判定閾値にばらつきが生じ得る。このばらつきを、ばらつきを持たない理想的な比較器と、入力端子に接続された電圧源で等価的に表現することができる。比較器62の入力換算オフセット電圧を入力換算オフセット電圧Voffp、比較器63の入力換算オフセット電圧を入力換算オフセット電圧Voffnとし、反転入力端子に寄与する場合を例に説明する。
図22は、ZQ較正動作に関して、各種信号電位と補正コードを表したダイアグラムである。図22の例では、補正コードであるZQcode_p及びZQcode_nは5ビットの信号であり、ビット列に10進数表記をカッコ付きで付している。また、図22の例では、入力換算オフセット電圧Voffp及びVoffnはどちらも正であり、VoffnはVoffpよりも大きい場合を示している。期間PD40は、図21のステップS100において、第1のZQcode_pが決定した状態に対応する。期間PD50は、図21のステップS101において、第2のZQcode_pが決定した状態に対応する。期間PD60は、図21のステップS102において、第3のZQcode_pを設定した状態に対応する。期間PD70は、図21のステップS103において、第1のZQcode_nが決定した状態に対応する。期間PD60は、図21のステップS104において、第2のZQcode_nが決定した状態に対応する。期間PD70は、図21のステップS105において、第3のZQcode_nを設定した状態に対応する。
期間PD40において、切替部52及び53は第1の接続となっている。すなわち、比較器62の反転入力端子に印加される基準電圧VREFは、入力換算オフセット電圧Voffpの影響を受けると見なすことができる。基準電圧VREFに入力換算オフセット電圧Voffpが加わった電位を破線で示している。この結果、第1のZQcode_pとして例えば、信号ZQ_Pが基準電圧VREFよりも大きくなる、ビット列“10100”が決定された。10進数で表記すると“20”である。
対して期間PD50では、切替部52及び53は第2の接続となっている。すなわち、比較器62の反転入力端子に印加される信号ZQ_Pは、入力換算オフセット電圧Voffpの影響を受けると見なすことができる。信号ZQ_Pに入力換算オフセット電圧Voffpが加わった電位を破線で示している。その結果、第2のZQcode_pとして例えば、信号ZQ_Pが基準電圧VREFよりも小さくなる、ビット列“10000”が決定された。10進数で表記すると“16”である。
そして期間PD60において、第1のZQcode_pと第2のZQcode_pから、第3のZQcode_pとしてビット列“10010”が算出される。10進数で表記すると“18”である。このように、第1のZQcode_pと第2のZQcode_pから第3のZQcode_pを算出することで、入力換算オフセット電圧Voffpの影響を相殺し、補正コードに対する電圧Voffpの影響を抑制することができる。この結果、信号ZQ_Pは、基準電圧VREFと略等しくなっている。
信号ZQ_Nについても同様に、入力換算オフセット電圧Voffnの影響を相殺し、補正コードに対する電圧Voffnの影響を抑制することができる。この結果、信号ZQ_Nは、基準電圧VREFと略等しくなっている。
上記の結果、半導体記憶装置5は、比較器のオフセットによる影響を抑制しつつZQ較正動作を実行でき、半導体記憶装置5の動作信頼性を向上させることができる。
5. 第5実施形態
次に、第5実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第4実施形態において図22を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第4実施形態と同様の点についての説明を省略する。
次に、第5実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第4実施形態において図22を用いて説明した補正コードの取得方法の詳細に関するものである。以下では、第4実施形態と同様の点についての説明を省略する。
5.1 第1のZQcode_p取得動作について
第5実施形態に係る半導体記憶装置のZQ較正動作について、まず第1のZQcode_p取得について説明する。図23は、第4実施形態において説明された図21のステップS100に対応するフローチャートである。
第5実施形態に係る半導体記憶装置のZQ較正動作について、まず第1のZQcode_p取得について説明する。図23は、第4実施形態において説明された図21のステップS100に対応するフローチャートである。
図23に示すように、ステップS120において、シーケンサ27は、切替部を第1の接続にする。これにより、比較器62の非反転入力端子には信号ZQ_Pが印加される。同様に、比較器62の反転入力端子には基準電圧VREFが印加される。
ステップS121において、シーケンサ27は、補正コードZQcode_pを初期化する。以下では、補正コードZQcode_pが5ビットであり、初期化された状態のビット列を“00000”とする。
ステップS122において、シーケンサ27は、複数ビットの信号である補正コードのうち、参照すべきビットを指定するための変数“j”を初期化する。初期化された変数“j”は例えば“0”である。
次にステップS123において、シーケンサ27は、補正コードZQcode_pの複数ビット(Nビット)のうち、変数jにより指定されるビットの値を、所定の値に設定する。本例の場合、ZQcode_pは5ビットであるからN=“5”であり、変数j=“0”である。そしてシーケンサは、(N−j)番目の桁に“1”を代入する。すなわち、初期化された補正コードZQcode_p=“00000”において、(5−0)=“5”番目の桁、つまり最上位ビットを“1”とすることで、補正コードZQcode_pを“10000”に更新する。なお、この更新の仕方は種々の方法を用いることができ、本方法は一例にすぎない。補正コードZQcode_pが更新されることで、プルアップ回路231の出力インピーダンスが変化し、信号ZQ_Pが変化する。
引き続きステップS124において、シーケンサ27は、信号FLGPに基づいて、信号ZQ_Pの電位が基準電圧VREFよりも小さいかを判定する。FLGP=“H”の場合(ステップS124、No)、すなわち信号ZQ_Pが基準電圧VREFよりも大きいと判定し、ステップS125を実行する。
ステップS125において、シーケンサ27は、ZQcode_pの“N−j”桁に0を代入する。例えば、ZQcode_pが“11000”、N=5、j=1の場合、4桁目に0が代入され、ZQcode_pは“10000”となる。そして、シーケンサ27はステップS126を実行する。
また、ステップS124において、シーケンサ27は、FLGP=“L”であった場合(ステップS124、Yes)、すなわち信号ZQ_PがVREFよりも小さいと判定した場合、シーケンサ27はステップS126を実行する。
ステップS126において、シーケンサ27は、変数“j”が桁数“N”よりも小さいかを判定する。すなわち、変数“j”をインクリメントして参照することのできる桁が残っているかを判定する。j<Nである場合(ステップS126、Yes)、シーケンサ27はステップS127を実行する。
ステップS127において、シーケンサ27は、変数“j”をインクリメントする。そしてステップS128において、シーケンサ27は、ZQcode_pの“N−j”桁に1を代入する。例えば、ZQcode_pが“10000”、N=5、j=1の場合、4桁目に1が代入され、ZQcode_pは“11000”と更新される。そして、シーケンサ27はステップS124以降の動作を繰り返す。
このようにシーケンサ27は、ステップS124〜S126を繰り返す。すなわち、各ビットに “1”を代入して信号ZQ_Pと基準電圧VREFとを比較し、信号ZQ_Pが基準電圧VREFよりも大きければ参照しているビットに“0”を代入し、基準電圧VREFが信号ZQ_Pよりも大きければ参照しているビットの値を維持する。
そして、ステップS126において、シーケンサ27は、j≧Nの場合(ステップS126、No)、すなわち、変数“j”が全てのビットを参照するまでインクリメントされた場合、シーケンサ27はステップS129を実行する。
ステップS129において、シーケンサ27は、ZQcode_pを第1のZQcode_pとして取得する。そして、第1のZQcode_p取得動作は終了する。
5.2 第2のZQcode_p取得動作について
続いて、第2のZQcode_p取得について説明する。図24は、第4実施形態において説明された図21のステップS101に対応するフローチャートである。図示するように第2のZQcode_p取得動作は、図23で説明した第1のZQcode_p取得動作において、ステップS120が後述するステップS130に変更され、ステップS124が後述するステップS131に変更されたものであり、その他は図23と同様である。
続いて、第2のZQcode_p取得について説明する。図24は、第4実施形態において説明された図21のステップS101に対応するフローチャートである。図示するように第2のZQcode_p取得動作は、図23で説明した第1のZQcode_p取得動作において、ステップS120が後述するステップS130に変更され、ステップS124が後述するステップS131に変更されたものであり、その他は図23と同様である。
ステップS130において、シーケンサ27は、切替部を第2の接続にする。これにより、比較器62の非反転入力端子には基準電圧VREFが印加される。同様に、比較器62の反転入力端子には信号ZQ_Pが印加される。
ステップS131において、シーケンサ27は、信号FLGPに基づいて、信号ZQ_Pが基準電圧VREFよりも大きいかを判定する。FLGP=“H”であった場合(ステップS131、Yes)、すなわち信号ZQ_Pが基準電圧VREFよりも小さいと判定した場合、ステップS126が実行される。対して、ステップS131において、シーケンサ27は、FLGP=“L”の場合(ステップS131、No)、すなわち信号ZQ_Pが基準電圧VREFよりも大きいと判定し、ステップS125が実行される。
すなわち、第2のZQcode_p取得動作では、切替部が第2の接続となったことで、信号ZQ_Pと基準電圧VREFとの大小関係と、信号FLGPの“H”レベル又は“L”レベルを出力する関係とが、第1のZQcode_p取得動作に対して反転している。
5.3 第1及び第2のZQcode_n取得動作について
第4実施形態において説明された図21のステップS103、S104に対応する、第1及び第2のZQcode_n取得動作についても、第1及び第2のZQcode_p取得動作と同様である。
第4実施形態において説明された図21のステップS103、S104に対応する、第1及び第2のZQcode_n取得動作についても、第1及び第2のZQcode_p取得動作と同様である。
5.4 第5実施形態に係る効果
上記のように、第4実施形態で説明した第1及び第2のZQcode_p取得動作、並びに第1及び第2のZQcode_n取得動作は、例えば本実施形態で説明した方法を用いて実行することができる。
上記のように、第4実施形態で説明した第1及び第2のZQcode_p取得動作、並びに第1及び第2のZQcode_n取得動作は、例えば本実施形態で説明した方法を用いて実行することができる。
6. 第6実施形態
次に、第6実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第4実施形態で説明したZQ較正回路23によって求められたパラメータを、入出力回路22における信号DQSを生成するトランジスタを制御するために用いるものである。以下では、第1実施形態及び第4実施形態と同様の点についての説明を省略する。また第6実施形態においては、補正コードZQcode_p及びZQcode_nが5ビットの場合を例に説明する。
次に、第6実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第4実施形態で説明したZQ較正回路23によって求められたパラメータを、入出力回路22における信号DQSを生成するトランジスタを制御するために用いるものである。以下では、第1実施形態及び第4実施形態と同様の点についての説明を省略する。また第6実施形態においては、補正コードZQcode_p及びZQcode_nが5ビットの場合を例に説明する。
6.1 ZQ較正回路の構成について
まず本実施形態に係るZQ較正回路23におけるプルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233について説明する。
まず本実施形態に係るZQ較正回路23におけるプルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233について説明する。
図25は本例に係るプルアップ回路231の回路図である。図示するように本例に係るプルアップ回路231は、5つのpチャネルMOSトランジスタ401<4:0>を備えている。トランジスタ401<4:0>は、ソースに電源電圧VDDが印加され、ドレインがノードN30に接続されている。シーケンサ27は、信号ZQcode_p<4:0>を、トランジスタ401<4:0>のゲートに印加する。トランジスタ401<4:0>はそれぞれ、ゲートに印加される信号のビットに対応した電流駆動能力を持つ。例えば、トランジスタ401<m>のサイズはトランジスタ401<m−1>のサイズの倍である。ただし、mは1以上4以下の整数である。
以上のように構成されることで、プルアップ回路231は、信号ZQcode_p<4:0>によって選択されたトランジスタがオン状態となる。すなわち、信号ZQcode_p<4:0>に基づいた出力インピーダンスで、ノードN30を電源電圧VDDへと駆動する。
図26は本例に係るレプリカプルアップ回路232の回路図である。図示するように本例に係るレプリカプルアップ回路232は、5つのpチャネルMOSトランジスタ402<4:0>を備えている。トランジスタ402<4:0>は、ソースに電源電圧VDDが印加され、ドレインがノードN34に接続されている。シーケンサ27は、信号ZQcode_p<4:0>を、トランジスタ402<4:0>のゲートに印加する。レプリカプルアップ回路232は、プルアップ回路231と同様の構成である。
以上のように構成されることで、レプリカプルアップ回路232は、プルアップ回路231と等しい出力インピーダンスで、ノードN34を電源電圧VDDへと駆動する。
図27は本例に係るプルダウン回路233の回路図である。図示するように本例に係るプルダウン回路233は、5つのnチャネルMOSトランジスタ403<4:0>を備えている。トランジスタ403<4:0>は、ソースが接地され、ドレインがノードN34に接続されている。シーケンサ27は、信号ZQcode_n<4:0>を、トランジスタ403<4:0>のゲートに印加する。トランジスタ403<4:0>はそれぞれ、ゲートに印加される信号のビットに対応した電流駆動能力を持つ。例えば、トランジスタ403<m>のサイズはトランジスタ403<m−1>のサイズの倍である。ただし、mは1以上4以下の整数である。
以上のように構成されることにより、プルダウン回路233は、信号ZQcode_n<4:0>によって選択されたトランジスタがオン状態となる。すなわち、信号ZQcode_n<4:0>に基づいた出力インピーダンスで、ノードN34を接地電位GNDへと駆動する。
6.2 入出力回路に含まれる回路の構成について
次に、本実施形態に係る入出力回路22の較正について説明する。図28は、本例に係る入出力回路22の一部領域を示した回路図である。
次に、本実施形態に係る入出力回路22の較正について説明する。図28は、本例に係る入出力回路22の一部領域を示した回路図である。
まず出力回路222_dqsについて説明する。図28に示すように、出力回路222_dqsは、5つのpチャネルMOSトランジスタ404<4:0>、5つのnチャネルMOSトランジスタ405<4:0>、5つのNANDゲート410<4:0>、及び5つのNORゲート411<4:0>を備える。
トランジスタ404<4:0>は、プルアップ回路231と同様の構成を有し、トランジスタ405<4:0>は、プルダウン回路233と同様の構成を有する。すなわち、トランジスタ404<4:0>は、ソースに電源電圧VDDが印加され、ドレインがパッド32_dqsに接続されている。トランジスタ405<4:0>は、ソースが接地され、ドレインがパッド32_dqsに接続されている。
また、NANDゲート410<4:0>は、信号DQS_inと信号ZQcode_p<4:0>のNAND演算を行い、結果を“L”レベル、又は“H”レベルの信号として、トランジスタ404<4:0>のゲートに印加する。NORゲート411<4:0>は、信号DQS_inと信号ZQcode_n<4:0>とのNOR演算を行い、結果を“L”レベル、又は“H”レベルの信号として、トランジスタ405<4:0>のゲートに印加する。
以上のように構成されることで、出力回路222_dqsは、信号DQS_inが“H”レベルの場合、トランジスタ404<4:0>のうち、信号ZQcode_p<4:0>によって選択されたトランジスタがオン状態となり、パッド32_dqsの電位をVDDへと駆動する。また、出力回路222_dqsは、信号DQS_inが“L”レベルの場合、トランジスタ405<4:0>のうち、信号ZQcode_n<4:0>によって選択されたトランジスタがオン状態となり、パッド32_dqsの電位を接地電位GNDへと駆動する。すなわち、出力回路222_dqsは、信号ZQcode_p及びZQcode_nによって設定された出力インピーダンスで、パッド32_dqsから信号DQSを出力する。
次に、出力回路222_bdqsについて説明する。同じく図28に示すように、出力回路222_bdqsは、5つのpチャネルMOSトランジスタ406<4:0>、5つのnチャネルMOSトランジスタ407<4:0>、5つのNANDゲート412<4:0>、及び5つのNORゲート413<4:0>を備える。
トランジスタ406<4:0>は、プルアップ回路231と同様の構成を有し、トランジスタ407<4:0>は、プルダウン回路233と同様の構成を有する。トランジスタ406<4:0>は、ソースに電源電圧VDDが印加され、ドレインがパッド32_bdqsに接続されている。トランジスタ407<4:0>は、ソースが接地され、ドレインがパッド32_bdqsに接続されている。
また、NANDゲート412<4:0>は、信号/DQS_inと信号ZQcode_p<4:0>のNAND演算を行い、結果を“L”レベル、又は“H”レベルの信号として、トランジスタ406<4:0>のゲートに印加する。NORゲート413<4:0>は、信号/DQS_inと信号ZQcode_n<4:0>とのNOR演算を行い、結果を“L”レベル、又は“H”レベルの信号として、トランジスタ407<4:0>のゲートに印加する。
以上のように構成されることで、出力回路222_bdqsは、信号/DQS_inが“H”レベルの場合、トランジスタ406<4:0>のうち、信号ZQcode_p<4:0>によって選択されたトランジスタがオン状態となり、パッド32_bdqsの電位をVDDへと駆動する。また、出力回路222_bdqsは、信号/DQS_inが“L”レベルの場合、トランジスタ407<4:0>のうち、信号ZQcode_n<4:0>によって選択されたトランジスタがオン状態となり、パッド32_bdqsの電位を接地電位GNDへと駆動する。すなわち、出力回路222_bdqsは、信号ZQcode_p及びZQcode_nによって設定された出力インピーダンスで、パッド32_bdqsから信号/DQSを出力する。
6.3 第6実施形態に係る効果
第4実施形態で説明したZQ較正回路23と、第1実施形態で説明した入出力回路22としては、例えば本実施形態で説明した構成が適用可能である。本実施形態に係る構成では、出力回路にZQ較正回路23で得られた補正コードを適用することで、半導体記憶装置5が出力する信号の品質を向上でき、半導体記憶装置5の動作信頼性を向上させることができる。
第4実施形態で説明したZQ較正回路23と、第1実施形態で説明した入出力回路22としては、例えば本実施形態で説明した構成が適用可能である。本実施形態に係る構成では、出力回路にZQ較正回路23で得られた補正コードを適用することで、半導体記憶装置5が出力する信号の品質を向上でき、半導体記憶装置5の動作信頼性を向上させることができる。
7. 変形例等
実施形態は、上記の第1乃至第6実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第2実施形態及び第4実施形態で詳細が説明された、シーケンサ27が比較器の出力に基づいて設定値を探索する方法は、種々の変形が適用可能である。例えば、デューティ比補正回路における設定値の探索に、複数ビットの補正コードを用いて、上位ビットから順に決定していく方法を用いても良い。また、ZQ較正回路における設定値の探索に、補正コードをインクリメント又はデクリメントする方法を用いてもよい。また、実施形態は、デューティ比補正やZQ較正に限らず、比較器を用いて補正値を探索するシステムに適用可能である。
実施形態は、上記の第1乃至第6実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第2実施形態及び第4実施形態で詳細が説明された、シーケンサ27が比較器の出力に基づいて設定値を探索する方法は、種々の変形が適用可能である。例えば、デューティ比補正回路における設定値の探索に、複数ビットの補正コードを用いて、上位ビットから順に決定していく方法を用いても良い。また、ZQ較正回路における設定値の探索に、補正コードをインクリメント又はデクリメントする方法を用いてもよい。また、実施形態は、デューティ比補正やZQ較正に限らず、比較器を用いて補正値を探索するシステムに適用可能である。
また、デューティ比補正やZQ較正の実行タイミングは、第1実施形態の図7で説明した、半導体記憶装置5の電源投入時に限らない。例えば、コントローラ2からデューティ比補正動作又はZQ較正動作の実行命令を受けた際でもよい。
第4実施形態に示した半導体記憶装置についても、種々の変形が可能である。第4実施形態に示した例では、プルアップ回路231とレプリカプルアップ回路232とのそれぞれは、シーケンサ27から信号ZQcode_pを受信する。例えば、プルアップ回路231はシーケンサ27から信号ZQcode_p1を受信し、レプリカプルアップ回路232はシーケンサ27から、信号ZQcode_p1とは異なる信号ZQcode_p2を受信してもよい。また、基準抵抗9のインピーダンスと、プルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233のそれぞれの出力インピーダンスとは、略等しい値でなくとも良い。例えば、基準抵抗9のインピーダンスは300オームであり、プルアップ回路231の出力インピーダンスは300オームであり、レプリカプルアップ回路232の出力インピーダンスは300オームよりも小さい100オームであり、プルダウン回路233の出力インピーダンスは300オームよりも小さい100オームであっても良い。
第6実施形態に示したプルアップ回路231、レプリカプルアップ回路232、プルダウン回路233についても、種々の変形が可能である。図29は、プルアップ回路231の変形例を示す回路図である。例えば、図29に示すように、プルアップ回路231において、トランジスタ401<4:0>のそれぞれのドレインと、ノード33との間に、それぞれ抵抗421<4:0>が設けられても良い。また、例えばトランジスタ401<n>のサイズは、トランジスタ401<n−1>のサイズの2倍であり、抵抗421<n>の抵抗値は、抵抗421<n−1>の1/2倍であってもよい。抵抗値を1/2倍の関係にする方法として、例えば抵抗421<n>は、抵抗421<n−1>と同じ抵抗値を持つ抵抗素子を並列に接続して構成しても良い。ただし、nは1以上4以下の整数である。レプリカプルアップ回路232及びプルダウン回路233についても、プルアップ回路231と同様の変形が可能である。また、入出力回路22に含まれる出力回路222<7:0>、222_dqs、及び222_bdqsのそれぞれについても、同様の変形が可能である。
第4乃至第6実施形態に示した半導体記憶装置について、出力インピーダンスに関するZQ較正動作を例に説明したが、これに限定されない。例えば、第4乃至第6実施形態に示した半導体記憶装置では、終端抵抗のインピーダンスを調整することが出来る。
終端抵抗は、信号の反射を防ぎ信号品質を確保するために、例えば入力回路221<7:0>、221_dqs、及び221_bdqsのそれぞれに設けられる。終端抵抗は、信号線と例えば終端電圧の印加されたノードとの間に設けられ、信号線と当該ノードとの間を、あるインピーダンスで電気的に接続する。終端抵抗回路は、インピーダンスが調整可能な終端抵抗として動作する。終端抵抗回路は、プロセスのばらつきなどの影響を抑制するために、シーケンサ27から信号を受信し、信号に基づいてインピーダンスを調整出来る。
第4乃至第6実施形態に示した例は、終端抵抗の調整に適用することが出来る。すなわち、プルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233の少なくともいずれかと同様の回路構成を用いて終端抵抗回路を構成しても良い。例えば、入力回路221<7:0>、221_dqs、及び221_bdqsのそれぞれは、複数のトランジスタと複数の抵抗とを含む終端抵抗回路を含み、シーケンサ27から受信した補正コードに基づいて終端抵抗を調整してもよい。また、シーケンサ27は、終端抵抗回路に適用する補正コードを、ZQ較正回路23で用いられる補正コードに基づいて生成してもよい。
上記説明した複数の変形例は、組み合わせても良い。例えば、入出力回路22は、出力回路222<7:0>、222_dqs、及び222_bdqsのそれぞれが、複数のトランジスタと抵抗素子とを含み、それぞれの出力インピーダンスを調整してもよい。且つ、入出力回路22は、入力回路221<7:0>、221_dqs、及び221_bdqsのそれぞれが、複数のトランジスタと複数の抵抗とを含む終端抵抗回路を含み、終端抵抗を調整してもよい。且つ、ZQ較正回路23は、プルアップ回路231、レプリカプルアップ回路232、及びプルダウン回路233のそれぞれが、複数のトランジスタと抵抗素子とを含み、出力インピーダンスを調整してもよい。
第4実施形態に示した例では、切替部52及び53と、比較器62及び63とが用いられている。例えば、複数の入力から1つを選択して転送することが出来る選択部を用いて、切替部及び比較器を複数の信号に対して共用してもよい。
図30は、ZQ較正回路23において、選択部71を用いて切替部54及び比較器64を共用した変形例を示すブロック図である。図30に示すように、変形例に係るZQ較正回路23は、切替部52及び53と、比較器62及び63とに換えて、選択部71、切替部54、及び比較器63を備えている。
選択部71は、シーケンサ27から受信した信号SEL2に基づいて、ノードN30をノードN41に接続し、またはノードN34をノードN41に接続する。すなわち、シーケンサ27から受信した信号SEL2に基づいて、信号ZQ_P又はZQ_NをノードN41に転送する。
切替部54は、シーケンサ27から受信した信号SELに基づいて、ノードN41をノードN43またはノードN44に接続し、ノードN42をノードN44またはノードN43に接続する。接続の仕方は、切替部52及び53と同様である。すなわち、信号SELが例えば“L”レベルの際に、切替部54は、ノードN41をノードN43に接続し、ノードN42をノードN44に接続する。一方、信号SELが例えば“H”レベルの際に、切替部54は、ノードN41をノードN44に接続し、ノードN42をノードN43に接続する。ノードN42には、基準電圧VREFが印加されている。基準電圧VREFは、例えば電源電圧VDDの半分の電圧である。
比較器64は、非反転入力端子がノードN43に接続され、反転入力端子がノードN44に接続されている。そして比較器64は、ノードN43の電圧とノードN44の電圧とを比較し、比較結果を出力端子から信号FLG2としてシーケンサ27へ出力する。
続いて、図30に示した変形例に係るZQ較正回路23に関する動作について説明する。図30に示した例では、選択部71に関する動作以外は、第4実施形態と同様である。
はじめに、シーケンサ27は、選択部71に信号SELを送信し、信号ZQ_PをノードN41へ転送させる。その後、第4実施形態の図21で説明した、ステップS100、S101、及びS102に対応する動作が実行される。すなわちシーケンサ27は、第4実施形態における切替部52、比較器62、及び信号FLGPに換わって、変形例の切替部54、比較器64、及び信号FLG2を用いて、第3のZQcode_pを算出して設定する。
続いて、シーケンサ27は、選択部71に信号SELを送信し、信号ZQ_NをノードN41に転送させる。その後、第4実施形態の図21で説明した、ステップS103、S104、及びS105に対応する動作が実行される。すなわちシーケンサ27は、第4実施形態における切替部53、比較器63、及び信号FLGNに換わって、変形例の切替部54、比較器64、及び信号FLG2を用いて、第3のZQcode_nを算出して設定する。
このように、図30に示した変形例に係るZQ較正回路23は、選択部71によって信号を選択することで、切替部54及び比較器64を複数の信号に対して共用することが出来る。第4実施形態の変形はこれに限定されず、その他の信号についても選択部71によって選択可能とすることで、切替部54及び比較器64を共用してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリシステム、2…コントローラ、5…半導体記憶装置、9…基準抵抗、11…プロセッサ、12…内蔵メモリ、13…NANDインタフェース回路、14…バッファメモリ、15…ホストインタフェース回路、21…メモリセルアレイ、22…入出力回路、23…ZQ較正回路、24…ロジック制御回路、25…温度センサ、26…レジスタ、27…シーケンサ、28…電圧生成回路、29…ドライバセット、30…ロウデコーダ、31…センスアンプ、32…入出力用パッド群、34…ロジック制御用パッド群、41…スイッチ、42…スイッチ、51,52,53…切替部、61,62,63…比較器、221…入力回路、222…出力回路、223…出力制御回路、224…抵抗制御回路、225…検出回路、231…プルアップ回路、232…レプリカプルアップ回路、233…プルダウン回路、241…補正回路。
Claims (20)
- データを保持可能なメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを外部装置に出力する際に、前記外部装置から第1信号と第2信号を受信し、第3信号に基づいて第1信号と第2信号のデューティ比を制御して、前記外部装置へ第4信号と第5信号を出力する第1回路と、
前記第4信号と前記第5信号のデューティ比に関する情報を取得する第2回路と、
前記第2回路で取得された情報に基づいて、前記第3信号を制御する第3回路と
を具備し、前記第2回路は、
第6信号に基づいて、前記第4信号を第1ノードに転送し前記第5信号を第2ノードに転送し、又は前記第4信号を前記第2ノードに転送し前記第5信号を前記第1ノードに転送する切り替え回路と、
前記第1ノードにおける信号電位と前記第2ノードにおける信号電位とを比較し、該比較結果を前記情報として前記第3回路に出力する比較器と
を備える半導体記憶装置。 - 前記第3回路は、
前記第6信号を制御することにより、前記切り替え回路に対して、前記第4信号を前記第1ノードに転送させ、更に前記第5信号を前記第2ノードに転送させ、前記第3信号を変化させることにより、前記比較器における前記比較結果が変化する際の前記第3信号を第1コードとして保持し、
前記第6信号を制御することにより、前記切り替え回路に対して、前記第4信号を前記第2ノードに転送させ、更に前記第5信号を前記第1ノードに転送させ、前記第3信号を変化させることにより、前記比較器における前記比較結果が変化する際の前記第3信号を第2コードとして保持し、
前記第1コードと前記第2コードに基づいて第3コードを生成し、生成された該第3コードを前記第3信号に置換することで、前記第4信号及び前記第5信号のデューティ比を制御する、
ように構成されている請求項1記載の半導体記憶装置。 - 前記第3信号は複数ビットの信号であり、
前記第3回路は、前記第1コードを得る際に、
前記第3信号のビットを初期化し、
前記第3信号を初期化された状態で前記比較器における前記比較結果が第1の論理レベルであった際には、前記第3信号のビットカウントをインクリメントして、前記比較結果が変化する際の前記第3信号を探索し、
前記第3信号を初期化された状態で前記比較器における前記比較結果が前記第1の論理レベルと異なる第2の論理レベルであった際には、前記第3信号のビットカウントをデクリメントして、前記比較結果が変化する際の前記第3信号を探索する、
ように構成されている請求項2記載の半導体記憶装置。 - 前記第3回路は、前記第2コードを得る際に、
前記第3信号のビットを初期化し、
前記第3信号を初期化された状態で前記比較器における前記比較結果が前記第1の論理レベルであった際には、前記第3信号のビットカウントをデクリメントして、前記比較結果が変化する際の前記第3信号を探索し、
前記第3信号を初期化された状態で前記比較器における前記比較結果が前記第2の論理レベルであった際には、前記第3信号のビットカウントをインクリメントして、前記比較結果が変化する際の前記第3信号を探索する、請求項3記載の半導体記憶装置。 - 前記第1信号と前記第2信号は、互いに相補的なクロック信号であり、前記半導体記憶装置を制御するコントローラから送信される、
請求項1記載の半導体記憶装置。 - 前記第4信号と前記第5信号は、互いに相補的なクロック信号であり、
前記メモリセルアレイからデータが前記コントローラへ送信される際において、当該データは、前記第4信号及び前記第5信号に基づく第7信号及び第8信号と共に前記コントローラへ送信される、請求項5記載の半導体記憶装置。 - 前記第2回路は、第1ローパスフィルタと第2ローパスフィルタとを更に備え、
前記第4信号は、前記第1ローパスフィルタを通過後に前記切り替え回路に入力され、
前記第5信号は、前記第2ローパスフィルタを通過後に前記切り替え回路に入力される、請求項1記載の半導体記憶装置。 - データを保持可能なメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを外部装置に出力可能であり且つ外部装置からの信号を受信可能であり、出力インピーダンス及び終端抵抗を調整可能である第1回路と、
出力インピーダンスを調整可能な第2回路と、
前記第2回路の前記出力インピーダンスを制御するための情報を取得する第3回路と、
前記第3回路で取得された前記情報に基づいて、前記第1回路の前記出力インピーダンス又は前記終端抵抗及び前記第2回路の前記出力インピーダンスを制御する第4回路と
を具備し、
前記第2回路は、
抵抗素子が接続された第1ノードにおける第1信号の信号電位をプルアップし、第2信号に基づいて出力インピーダンスが変化する第1プルアップ回路と、
第2ノードにおける第3信号の信号電位をプルアップし、第4信号に基づいて出力インピーダンスが変化する第2プルアップ回路と、
前記第2ノードにおける前記第3信号の信号電位をプルダウンさせ、第5信号に基づいて出力インピーダンスが変化するプルダウン回路と、
を含み、
前記第3回路は、
第6信号に基づいて、前記第1信号を第3ノードに転送し第7信号を第4ノードに転送し、又は前記第1信号を前記第4ノードに転送し前記第7信号を前記第3ノードに転送する第1切り替え回路と、
前記第3ノードにおける信号電位と前記第4ノードにおける信号電位とを比較し、該比較結果を前記第4回路に出力する第1比較器と、
前記第6信号に基づいて、前記第3信号を第5ノードに転送し第8信号を第6ノードに転送し、又は前記第3信号を前記第6ノードに転送し前記第8信号を前記第5ノードに転送する第2切り替え回路と、
前記第5ノードにおける信号電位と前記第6ノードにおける信号電位とを比較し、該比較結果を前記第4回路に出力する第2比較器と
を備える、半導体記憶装置。 - 前記第4回路は、
前記第2信号を変化させることにより、前記第1比較器における前記比較結果が変化する際の前記第2信号に基づいて第1コードを取得し、
前記第5信号を変化させることにより、前記第2比較器における前記比較結果が変化する際の前記第5信号に基づいて第2コードを取得し、
前記第1コードと前記第2コードに基づいて、前記第1回路の前記出力インピーダンス又は前記終端抵抗及び前記第2回路の前記出力インピーダンスを制御する、
ように構成されている請求項8記載の半導体記憶装置。 - 前記第4回路は、
前記第6信号を制御することにより、前記第1切り替え回路に対して、前記第1信号を前記第3ノードに転送させ、更に前記第7信号を前記第4ノードに転送させ、前記第2信号を変化させることにより、前記第1比較器における前記比較結果が変化する際の前記第2信号を第3コードとして保持し、
前記第6信号を制御することにより、前記第1切り替え回路に対して、前記第1信号を前記第4ノードに転送させ、更に前記第7信号を前記第3ノードに転送させ、前記第2信号を変化させることにより、前記第1比較器における前記比較結果が変化する際の前記第2信号を第4コードとして保持し、
前記第3コードと前記第4コードとに基づいて前記第1コードを生成して保持し、生成された前記第1コードを前記第4信号に置換することで、前記第2プルアップ回路の前記出力インピーダンスを設定し、
前記第6信号を制御することにより、前記第2切り替え回路に対して、前記第3信号を前記第5ノードに転送させ、更に前記第8信号を前記第6ノードに転送させ、前記第5信号を変化させることにより、前記第2比較器における前記比較結果が変化する際の前記第5信号を第5コードとして保持し、
前記第6信号を制御することにより、前記第2切り替え回路に対して、前記第3信号を前記第6ノードに転送させ、更に前記第8信号を前記第5ノードに転送させ、前記第5信号を変化させることにより、前記第2比較器における前記比較結果が変化する際の前記第5信号を第6コードとして保持し、
前記第5コードと前記第6コードとに基づいて前記第2コードを生成して保持する、請求項9記載の半導体記憶装置。 - データを保持可能なメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを外部装置に出力可能であり且つ外部装置からの信号を受信可能であり、出力インピーダンス及び終端抵抗を調整可能である第1回路と、
出力インピーダンスを調整可能な第2回路と、
前記第2回路の出力インピーダンスを制御するための情報を取得する第3回路と、
前記第3回路で取得された前記情報に基づいて、前記第1回路の前記出力インピーダンス又は前記終端抵抗及び前記第2回路の前記出力インピーダンスを制御する第4回路と
を具備し、
前記第2回路は、
抵抗素子が接続された第1ノードにおける第1信号の信号電位をプルアップし、第2信号に基づいて出力インピーダンスが変化する第1プルアップ回路と、
第2ノードにおける第3信号の信号電位をプルアップし、第4信号に基づいて出力インピーダンスが変化する第2プルアップ回路と、
前記第2ノードにおける前記第3信号の信号電位をプルダウンさせ、第5信号に基づいて出力インピーダンスが変化するプルダウン回路と、
を含み、
前記第3回路は、
第6信号に基づいて、前記第1信号又は前記第3信号のいずれかを第3ノードに転送する選択回路と、
第7信号に基づいて、前記第3ノードの信号を第4ノードに転送し第8信号を第5ノードに転送し、又は前記第3ノードの信号を第5ノードに転送し前記第8信号を第4ノードに転送する第1切り替え回路と、
前記第4ノードにおける信号電位と前記第5ノードにおける信号電位とを比較し、該比較結果を前記第4回路に出力する第1比較器と
を備える、半導体記憶装置。 - 前記第4回路は、
前記選択回路が前記第1信号を前記第3ノードに転送する場合、前記第2信号を変化させることにより、前記第1比較器における前記比較結果が変化する際の前記第2信号に基づいて第1コードを取得し、
前記選択回路が前記第3信号を前記第3ノードに転送する場合、前記第5信号を変化させることにより、前記第1比較器における前記比較結果が変化する際の前記第5信号に基づいて第2コードを取得し、
前記第1コードと前記第2コードに基づいて、前記第1回路の前記出力インピーダンス又は前記終端抵抗及び前記第2回路の前記出力インピーダンスを制御する、
ように構成されている請求項11記載の半導体記憶装置。 - 前記第1コード及び前記第2コードは複数ビットの信号であり、
前記第1回路は当該第1回路の前記出力インピーダンス又は前記終端抵抗を制御する複数のトランジスタを含み、
前記第1コード、及び前記第2コードに基づいて、前記複数のトランジスタのうち、オン状態となるトランジスタが決定される、
請求項9または12記載の半導体記憶装置。 - 前記第1回路は、それぞれ第1抵抗素子と第2抵抗素子とを含み、
前記複数のトランジスタは、前記第1抵抗素子に接続された第1トランジスタと、前記第2抵抗素子に接続された第2トランジスタとを含み、
前記第1トランジスタと前記第2トランジスタは、前記第2信号、前記第6信号、前記第7信号、前記第1コード、及び前記第2コードのいずれかにより制御される、請求項13記載の半導体記憶装置。 - 前記第1プルアップ回路、前記第2プルアップ回路、及び前記プルダウン回路は、それぞれが当該回路の前記出力インピーダンスを制御する複数のトランジスタを含み、
前記第2信号、前記第6信号、前記第7信号、前記第1コード、及び前記第2コードのいずれかに基づいて、前記複数のトランジスタのうち、オン状態となるトランジスタが決定される、
請求項9または12記載の半導体記憶装置。 - 前記第1プルアップ回路、前記第2プルアップ回路、及び前記プルダウン回路は、それぞれ第1抵抗素子と第2抵抗素子とを含み、
前記複数のトランジスタは、前記第1抵抗素子に接続された第1トランジスタと、前記第2抵抗素子に接続された第2トランジスタとを含み、
前記第1トランジスタと前記第2トランジスタは、前記第2信号、前記第6信号、前記第7信号、前記第1コード、及び前記第2コードのいずれかにより制御される、請求項15記載の半導体記憶装置。 - 前記第1トランジスタの電流駆動能力は、前記第2トランジスタの電流駆動能力のN倍(Nは自然数)であり、前記第1抵抗素子の抵抗値は前記第2抵抗素子の抵抗値の1/N倍である、請求項14または16記載の半導体記憶装置。
- 前記第4回路は、前記第2信号を前記第6信号として前記第2プルアップ回路に与える、請求項8または11記載の半導体記憶装置。
- 前記第2プルアップ回路は、前記第1プルアップ回路のレプリカ回路である、請求項8または11記載の半導体記憶装置。
- 前記第1コード及び前記第2コードは複数ビットの信号であり、
前記第1回路は当該第1回路の前記出力インピーダンス又は前記終端抵抗を制御する第1トランジスタ及び第2トランジスタと、前記第1トランジスタに接続された第1抵抗素子と、前記第2トランジスタに接続された第2抵抗素子とを含み、
前記第1プルアップ回路、前記第2プルアップ回路、及び前記プルダウン回路は、それぞれが当該回路の前記出力インピーダンスを制御する第3トランジスタ及び第4トランジスタと、前記第3トランジスタに接続された第3抵抗素子と、前記第4トランジスタに接続された第4抵抗素子とを含み、
前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタは、前記第2信号、前記第6信号、前記第7信号、前記第1コード、及び前記第2コードのいずれかにより制御される、
請求項9または12記載の半導体記憶装置。
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