JP2020145228A - Wiring board with support, electronic component package with support, and manufacturing method thereof - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
本発明は、支持体付き配線基板、支持体付き電子部品パッケージ及びこれらの製造方法に関するものである。 The present invention relates to a wiring board with a support, an electronic component package with a support, and a method for manufacturing the same.
近年、電子機器の小型化、薄型化に伴い、これらの電子機器用の半導体素子を搭載するための半導体素子搭載用パッケージ基板（以下、パッケージ基板ということがある。）は薄いものが用いられている。また、このようなパッケージ基板に半導体素子が搭載された半導体パッケージ自体の厚さも薄くなる傾向にある。 In recent years, as electronic devices have become smaller and thinner, thin package substrates for mounting semiconductor elements (hereinafter, may be referred to as package substrates) for mounting semiconductor elements for these electronic devices have been used. There is. Further, the thickness of the semiconductor package itself in which the semiconductor element is mounted on such a package substrate tends to be thin.
このような薄型化に対応した半導体パッケージとして、支持基板付きのパッケージ基板を用いて半導体素子を搭載することで、支持基板付きの半導体パッケージとしたものが知られている（特許文献１〜３）。 As a semiconductor package corresponding to such thinning, a semiconductor package with a support substrate is known by mounting a semiconductor element using a package substrate with a support substrate (Patent Documents 1 to 3). ..
支持基板付きの半導体パッケージとすることで、薄くても実装時の反りを抑制することが可能になる。しかし、電子機器を組み立てる際に用いる半導体パッケージを作製するためには、支持基板を分離する必要がある。また、支持基板を分離した後の単独の半導体パッケージを、はんだ付け等で電子機器に搭載できるようにするには、半導体パッケージの実装面（半導体素子搭載面の裏面側）は、絶縁層上にソルダーレジスト形成されるのが望ましい。また、実装端子上には保護めっきが形成されるのが望ましい。 By using a semiconductor package with a support substrate, it is possible to suppress warpage during mounting even if it is thin. However, in order to manufacture a semiconductor package used when assembling an electronic device, it is necessary to separate the support substrate. Further, in order to enable a single semiconductor package after separating the support substrate to be mounted on an electronic device by soldering or the like, the mounting surface of the semiconductor package (the back surface side of the semiconductor element mounting surface) is placed on the insulating layer. It is desirable that a solder resist is formed. Further, it is desirable that protective plating is formed on the mounting terminals.
特許文献１及び２では、キャリア付き金属箔のキャリアと金属箔との界面で剥離することで、支持基板を分離する。このとき、半導体パッケージの表面には、キャリア付き金属箔の金属箔が残るため、これをエッチングで除去する。そうすると、表面（実装面）に露出するのは接着剤層と、導体（導体ポスト、導体パターン、導電ビア）である。このため、支持基板から分離した半導体パッケージを電子機器に搭載できるようにするには、実装面にソルダーレジストや保護めっきを形成する必要がある。 In Patent Documents 1 and 2, the support substrate is separated by peeling at the interface between the carrier of the metal foil with a carrier and the metal foil. At this time, since the metal foil of the metal foil with a carrier remains on the surface of the semiconductor package, it is removed by etching. Then, what is exposed on the surface (mounting surface) is the adhesive layer and the conductor (conductor post, conductor pattern, conductive via). Therefore, in order to enable the semiconductor package separated from the support substrate to be mounted on an electronic device, it is necessary to form a solder resist or protective plating on the mounting surface.
特許文献３では、特許文献１及び２と同様に、キャリア付き金属箔のキャリアと金属箔との界面で剥離することで、支持基板を分離する。そして、支持基板から分離した半導体パッケージの実装面に、ソルダーレジストが現れるようにする例が記載されている。しかし、この場合のソルダーレジストは、内層配線との絶縁層を兼ねるように一括形成されている。この場合、表層配線の粗密のあるパターンの凹凸に対して流動させて追従させ、かつ絶縁層を兼ねるソルダーレジストの厚さを確保するために、ソルダーレジスト（絶縁層）の厚さを充分に厚くする必要がある。このため、パターンの凹凸や粗密によって、絶縁層を兼ねるソルダーレジストの厚さにばらつきが生じやすいうえ、薄型化という要求に応え難い問題がある。 In Patent Document 3, similarly to Patent Documents 1 and 2, the support substrate is separated by peeling at the interface between the carrier of the metal foil with a carrier and the metal foil. Then, an example is described in which the solder resist appears on the mounting surface of the semiconductor package separated from the support substrate. However, the solder resist in this case is collectively formed so as to also serve as an insulating layer with the inner layer wiring. In this case, the thickness of the solder resist (insulating layer) is made sufficiently thick in order to allow the solder resist to flow and follow the unevenness of the rough pattern of the surface layer wiring and to secure the thickness of the solder resist that also serves as the insulating layer. There is a need to. For this reason, there is a problem that the thickness of the solder resist that also serves as an insulating layer tends to vary due to the unevenness and density of the pattern, and it is difficult to meet the demand for thinning.
本発明は、上記問題点に鑑みてなされたものであり、薄くても実装時の反りを抑制することを可能にしつつ、支持体を分離した後の電子部品パッケージを電子機器に搭載する工程を簡略化可能な、支持体付き配線基板、これを用いた支持体付き電子部品パッケージ及びこれらの製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and a step of mounting an electronic component package after separating a support on an electronic device while making it possible to suppress warpage at the time of mounting even if it is thin. It is an object of the present invention to provide a simplified wiring board with a support, an electronic component package with a support using the same, and a method for manufacturing the same.
本発明は、以下に関する。
［１］ 支持層と、この支持層の表裏面の少なくとも一方に配置され、複数層の金属箔が少なくとも何れかの金属箔同士の境界で剥離可能な状態で積層された複層金属箔と、を備える支持体と、前記支持体の前記複層金属箔上に配置されたソルダーレジスト及び配線パターンと、前記ソルダーレジスト上及び配線パターン上に配置された絶縁層と、を備える配線基板と、を有する、支持体付き配線基板。
［２］ 前記配線パターンが、前記複層金属箔側に配置された保護めっきを備える、上記［１］に記載の支持体付き配線基板。
［３］ 前記支持体の前記複層金属箔における剥離可能な金属箔同士の境界が、少なくとも、前記ソルダーレジスト及び配線パターンが表面に配置された第一金属箔と隣接する第二金属箔との境界に、設けられる、上記［１］又は［２］に記載の支持体付き配線基板。
［４］ 上記［１］から［３］の何れか一項に記載の支持体付き配線基板と、この支持体付き配線基板の前記支持体とは反対側の面に配置された電子部品素子と、を有する、支持体付き電子部品パッケージ。
［５］ 支持体に備えられた複層金属箔上にソルダーレジスト及び配線パターンを形成する工程（Ａ）と、前記ソルダーレジスト及び配線パターンを表裏面の少なくとも一方に備えた配線基板を形成する工程（Ｂ）と、を有する、支持体付き配線基板の製造方法。
［６］ 前記工程（Ａ）において、前記配線パターンの複層金属箔側に保護めっきを形成する、上記［５］に記載の支持体付き配線基板の製造方法。
［７］ 前記工程（Ｂ）の後、前記支持体付き配線基板の前記支持体とは反対側の面に電子部品素子を配置する工程（Ｃ）を有する、支持体付き電子部品パッケージの製造方法。
［８］ 前記工程（Ｃ）の後、前記支持体における複層金属箔の金属箔同士の境界で剥離して、前記支持体と電子部品パッケージとを分離する工程（Ｄ）を有する、電子部品パッケージの製造方法。
The present invention relates to the following.
[1] A support layer and a multi-layer metal foil which is arranged on at least one of the front and back surfaces of the support layer and in which a plurality of layers of metal foils are laminated in a state where they can be peeled off at a boundary between at least one of the metal foils. A support including, a solder resist and a wiring pattern arranged on the multilayer metal foil of the support, and a wiring board including an insulating layer arranged on the solder resist and the wiring pattern. A wiring board with a support.
[2] The wiring board with a support according to the above [1], wherein the wiring pattern includes protective plating arranged on the multilayer metal foil side.
[3] The boundary between the peelable metal foils in the multi-layer metal foil of the support is at least the first metal foil on which the solder resist and the wiring pattern are arranged on the surface and the second metal foil adjacent to the solder resist. The wiring board with a support according to the above [1] or [2], which is provided at the boundary.
[4] The wiring board with a support according to any one of the above [1] to [3], and the electronic component element arranged on the surface of the wiring board with a support opposite to the support. , With support electronic component package.
[5] A step (A) of forming a solder resist and a wiring pattern on a multilayer metal foil provided on a support, and a step of forming a wiring board having the solder resist and the wiring pattern on at least one of the front and back surfaces. (B), a method for manufacturing a wiring board with a support.
[6] The method for manufacturing a wiring board with a support according to the above [5], wherein protective plating is formed on the multilayer metal foil side of the wiring pattern in the step (A).
[7] A method for manufacturing an electronic component package with a support, which comprises a step (C) of arranging an electronic component element on a surface of the wiring board with a support opposite to the support after the step (B). ..
[8] An electronic component having a step (D) of separating the support and the electronic component package by peeling at the boundary between the metal foils of the multilayer metal foil in the support after the step (C). How to make the package.
本発明によれば、薄くても実装時の反りを抑制することを可能にしつつ、支持体を分離した後の電子部品（半導体）パッケージを電子機器に搭載する工程を簡略化可能な、支持体付き配線基板、これを用いた支持体付き電子部品パッケージ及びこれらの製造方法を提供することができる。 According to the present invention, it is possible to suppress warpage at the time of mounting even if it is thin, and it is possible to simplify the process of mounting an electronic component (semiconductor) package on an electronic device after separating the support. It is possible to provide an attached wiring board, an electronic component package with a support using the attached wiring board, and a method for manufacturing the same.
以下、本発明を実施するための形態について詳細に説明する。但し、本発明は以下の実施形態に限定されるものではない。以下の実施形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合を除き、必須ではない。数値及びその範囲についても同様であり、本発明を制限するものではない。
以下の実施形態において、「工程」との語には、他の工程から独立した工程に加え、他の工程と明確に区別できない場合であってもその工程の目的が達成されれば、当該工程も含まれる。
以下の実施形態において、「〜」を用いて示された数値範囲には、「〜」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。
以下の実施形態において、「層」との語には、当該層が存在する領域を観察したときに、当該領域の全体に形成されている場合に加え、当該領域の一部にのみ形成されている場合も含まれる。
Hereinafter, embodiments for carrying out the present invention will be described in detail. However, the present invention is not limited to the following embodiments. In the following embodiments, the components (including element steps and the like) are not essential unless otherwise specified. The same applies to the numerical values and their ranges, and does not limit the present invention.
In the following embodiments, the term "process" refers to a process that is independent of the other process, and even if it cannot be clearly distinguished from the other process, if the purpose of the process is achieved. Is also included.
In the following embodiments, the numerical range indicated by using "~" includes the numerical values before and after "~" as the minimum value and the maximum value, respectively.
In the following embodiments, the term "layer" is used when observing the region in which the layer exists, in addition to the case where the layer is formed in the entire region, it is formed only in a part of the region. It is also included if there is.
［実施形態１］
（支持体付き配線基板）
図１及び図２に、本発明の一例である実施形態１の支持体付き配線基板１を示す。本実施形態の支持体付き配線基板１は、支持層３３と、この支持層３３の表裏面の少なくとも一方に配置され、複数層の金属箔が少なくとも何れかの金属箔同士の境界で剥離可能な状態で積層された複層金属箔３１と、を備える支持体３と、前記支持体３の前記複層金属箔３１上に配置されたソルダーレジスト８及び配線パターン５と、前記ソルダーレジスト８上及び配線パターン５上に配置された絶縁層７と、を備える配線基板２と、を有する。
[Embodiment 1]
(Wiring board with support)
1 and 2 show a wiring board 1 with a support according to the first embodiment of the present invention. The wiring substrate 1 with a support of the present embodiment is arranged on at least one of the support layer 33 and the front and back surfaces of the support layer 33, and a plurality of layers of metal foils can be peeled off at the boundary between at least one of the metal foils. A support 3 including a multilayer metal foil 31 laminated in a state, a solder resist 8 and a wiring pattern 5 arranged on the multilayer metal foil 31 of the support 3, and the solder resist 8 and It has an insulating layer 7 arranged on the wiring pattern 5 and a wiring board 2 including the insulating layer 7.
支持体付き配線基板１は、支持体３を備えた配線基板２である。本実施形態の支持体付き配線基板１は、配線基板２としてパッケージ基板２を備えており、支持体付きパッケージ基板１ともいう。パッケージ基板２は、半導体素子等の電子部品素子１１を搭載することで半導体パッケージ（電子部品パッケージ）１９を構成するものである。配線基板２としては、半導体素子を搭載するパッケージ基板２に限られず、例えば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子、コンデンサ、抵抗、コイル等の表面実装型電子部品素子などを搭載するものであってもよい。 The wiring board 1 with a support is a wiring board 2 provided with a support 3. The wiring board 1 with a support of the present embodiment includes a package board 2 as the wiring board 2, and is also referred to as a package board 1 with a support. The package substrate 2 constitutes a semiconductor package (electronic component package) 19 by mounting an electronic component element 11 such as a semiconductor element. The wiring board 2 is not limited to the package board 2 on which the semiconductor element is mounted, and may be, for example, a board on which a surface mount type electronic component element such as an LED (Light Emitting Diode) element, a capacitor, a resistor, or a coil is mounted. Good.
（支持体）
支持体３は、配線基板２の製造プロセス又は半導体素子の実装プロセスにおいて、配線基板２の剛性を高めて、反りを抑制するものである。図１及び図２に示すように、支持体３は、支持層３３と、この支持層３３の表裏面に配置され（図１、２では表面のみ）、複数層の金属箔が金属箔同士の境界で剥離可能な状態で積層された複層金属箔３１とを備えている。本実施の形態では、支持層３３として、ガラスエポキシ製の絶縁樹脂を用い、その片面に、複層金属箔３１として、機械的に剥離可能な、いわゆるピーラブル銅箔３１を張り合わせた支持体３としての銅箔張り積層板を用いている。支持体３は、支持層３３の表裏面の少なくとも一方に複層金属箔３１を備え、配線基板２の製造プロセス又は半導体素子の実装プロセスにおいて、剛性を高めて配線基板２の反りを抑制可能なものであれば、特に限定はない。支持体３として、配線基板２の製造に一般的に用いられる材料、構成のものを用いることができる。ここで、「境界」は、複層金属箔３１の金属箔同士の界面又は金属箔同士が剥離層を介して積層する場合は、剥離層３１３と金属箔との界面及び剥離層自体を含む。
(Support)
The support 3 increases the rigidity of the wiring board 2 and suppresses warpage in the manufacturing process of the wiring board 2 or the mounting process of the semiconductor element. As shown in FIGS. 1 and 2, the support 3 is arranged on the support layer 33 and the front and back surfaces of the support layer 33 (only the front surface in FIGS. 1 and 2), and a plurality of layers of metal foils are formed of metal foils. It includes a multi-layer metal foil 31 laminated in a state where it can be peeled off at a boundary. In the present embodiment, an insulating resin made of glass epoxy is used as the support layer 33, and a so-called peelable copper foil 31 that can be mechanically peeled off as a multi-layer metal foil 31 is attached to one side of the support layer 33. Copper foil-clad laminate is used. The support 3 is provided with the multilayer metal foil 31 on at least one of the front and back surfaces of the support layer 33, and can increase the rigidity and suppress the warp of the wiring board 2 in the manufacturing process of the wiring board 2 or the mounting process of the semiconductor element. If it is a thing, there is no particular limitation. As the support 3, a material and a structure generally used for manufacturing the wiring board 2 can be used. Here, the "boundary" includes the interface between the metal foils of the multilayer metal foil 31 or the interface between the release layer 313 and the metal foil and the release layer itself when the metal foils are laminated via the release layer.
支持体３に用いる支持層３３は、剛性を高めるとともに、複層金属箔３１を密着させて保持するものである。本実施の形態では、補強材であるガラス繊維に、耐熱性及び耐薬品性の良好な熱硬化樹脂組成物であるエポキシ樹脂を含浸させて半硬化状態としたプリプレグを加熱加圧して硬化した、いわゆるガラスエポキシ樹脂を支持層３３に用いるが、これに限られない。複層金属箔３１を密着させて保持するものであれば、材料及び形成方法等は限定されない。例えば、ガラス繊維のような補強材を有しない半硬化状態の樹脂フィルムを用いて、同様に加熱加圧により硬化させてもよく、ワニスの状態の熱硬化樹脂組成物を塗布して乾燥、硬化させてもよい。また、熱硬化樹脂組成物としては、本実施の形態で用いたエポキシ樹脂以外に、フェノ−ル樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンオキサイド樹脂、フッ素樹脂等の樹脂の１種類又は２種類以上を混合して用いてもよい。感光性樹脂組成物を用いてフォトリソグラフィーで支持層３３を形成してもよい。 The support layer 33 used for the support 3 increases the rigidity and holds the multilayer metal foil 31 in close contact with the support layer 33. In the present embodiment, the glass fiber as a reinforcing material is impregnated with an epoxy resin which is a thermosetting resin composition having good heat resistance and chemical resistance, and a prepreg in a semi-cured state is heated and pressed to cure. A so-called glass epoxy resin is used for the support layer 33, but the present invention is not limited to this. The material, forming method, and the like are not limited as long as the multilayer metal foil 31 is held in close contact with the foil. For example, a semi-cured resin film having no reinforcing material such as glass fiber may be similarly cured by heating and pressurizing, and a thermosetting resin composition in a varnish state is applied and dried and cured. You may let me. In addition to the epoxy resin used in the present embodiment, the heat-curable resin composition includes one or two types of resins such as phenol resin, polyimide resin, unsaturated polyester resin, polyphenylene oxide resin, and fluororesin. The above may be mixed and used. The support layer 33 may be formed by photolithography using the photosensitive resin composition.
本実施形態のガラスエポキシで形成した支持層３３は、厚さ０．１ｍｍのプリプレグを５枚重ねて、加熱加圧して積層一体化することにより、支持層の厚さを０．５ｍｍとした。支持体３に用いる支持層３３の厚さは、複層金属箔３１とともに形成した支持体３が、配線基板２の剛性を高めて反りを抑制可能であればよく、特に限定はない。支持層３３の厚さとして、例えば、０．０１〜１ｍｍが用いられる。 In the support layer 33 formed of the glass epoxy of the present embodiment, five prepregs having a thickness of 0.1 mm are stacked, heated and pressed, and integrated to obtain a thickness of the support layer of 0.5 mm. The thickness of the support layer 33 used for the support 3 is not particularly limited as long as the support 3 formed together with the multilayer metal foil 31 can increase the rigidity of the wiring board 2 and suppress the warp. As the thickness of the support layer 33, for example, 0.01 to 1 mm is used.
支持体３に用いる複層金属箔３１は、複数層の金属箔が金属箔同士の境界で剥離可能な状態で積層されたものである。本実施の形態では、このような複層金属箔３１として、極薄銅箔３１１（第一金属箔３１１）とキャリア銅箔３１２（第二金属箔３１２）の２層の銅箔を備え、極薄銅箔３１１とキャリア銅箔３１２との境界３１３で機械的に剥離可能な、いわゆるピーラブル銅箔（複層金属箔３１）を用いている。また、本実施の形態では、極薄銅箔３１１の厚さが３μｍであり、キャリア銅箔３１２の厚さが９μｍのピーラブル銅箔を複層金属箔３１に用いている。ピーラブル銅箔としては、極薄銅箔３１１の厚さが１〜１０μｍであり、キャリア銅箔３１２の厚さが５〜３５μｍのものが挙げられるが、特に厚さに限定はなく、設計仕様に合わせて選択できる。 The multi-layer metal foil 31 used for the support 3 is formed by laminating a plurality of layers of metal foil in a state where they can be peeled off at a boundary between the metal foils. In the present embodiment, as such a multi-layer metal foil 31, a two-layer copper foil of an ultrathin copper foil 311 (first metal foil 311) and a carrier copper foil 312 (second metal foil 312) is provided, and a pole is provided. A so-called peelable copper foil (multilayer metal foil 31) that can be mechanically peeled off at the boundary 313 between the thin copper foil 311 and the carrier copper foil 312 is used. Further, in the present embodiment, a peelable copper foil having a thickness of 3 μm of the ultrathin copper foil 311 and a thickness of 9 μm of the carrier copper foil 312 is used for the multilayer metal foil 31. Examples of the peelable copper foil include those having an ultrathin copper foil 311 having a thickness of 1 to 10 μm and a carrier copper foil 312 having a thickness of 5 to 35 μm, but the thickness is not particularly limited and may be specified in the design specifications. You can also select it.
図１及び図２に示すように、本実施形態では、極薄銅箔３１１とキャリア銅箔３１２の２層の銅箔を備えたピーラブル銅箔（複層金属箔３１）のキャリア銅箔３１２側が、支持体３の支持層３３の一方の表面に密着して配置される。これにより、ピーラブル銅箔を分離した場合、支持体３側には厚いキャリア銅箔３１２が移行し、配線基板２側には薄い極薄銅箔３１１が移行する。このため、配線基板２側に移行した極薄銅箔３１１の除去が必要な際には、エッチングする厚さが１０μｍ以下のクイックエッチングで容易に除去が可能である。
また、逆に、極薄銅箔３１１側が、支持体３の支持層３３の一方の表面に密着して配置されてもよい。これにより、半導体パッケージ１９を構成する配線基板２側に厚いキャリア銅箔３１２が移行するため、例えば、外部接続端子５３に対応する箇所のキャリア銅箔３１２を残してエッチング除去することで、パッケージ基板２の外部接続端子５３をより大きく突出させて形成することが可能である。このとき、用いるキャリア銅箔３１２の厚さを選択することにより、外部接続端子５３の突出高さを自由に設定できる。
As shown in FIGS. 1 and 2, in the present embodiment, the carrier copper foil 312 side of the peelable copper foil (multilayer metal foil 31) including the two layers of copper foil of the ultrathin copper foil 311 and the carrier copper foil 312 is , Is arranged in close contact with one surface of the support layer 33 of the support 3. As a result, when the peelable copper foil is separated, the thick carrier copper foil 312 is transferred to the support 3 side, and the thin ultrathin copper foil 311 is transferred to the wiring board 2 side. Therefore, when it is necessary to remove the ultrathin copper foil 311 that has migrated to the wiring board 2 side, it can be easily removed by quick etching having a thickness of 10 μm or less to be etched.
On the contrary, the ultrathin copper foil 311 side may be arranged in close contact with one surface of the support layer 33 of the support 3. As a result, the thick carrier copper foil 312 shifts to the wiring board 2 side constituting the semiconductor package 19. Therefore, for example, the carrier copper foil 312 at the portion corresponding to the external connection terminal 53 is left and removed by etching to remove the package substrate. It is possible to form the external connection terminal 53 of 2 with a larger protrusion. At this time, the protruding height of the external connection terminal 53 can be freely set by selecting the thickness of the carrier copper foil 312 to be used.
複層金属箔３１は、複数層の金属箔が金属箔同士の境界で、人手で機械的に剥離可能な状態で積層されたものであれば、特に層数に限定はない。例えば、複層金属箔３１は２層に限られず、３層以上であってもよい。ここで、複層金属箔３１の層数は、剥離可能な境界（剥離層）３１３で厚さ方向を仕切ったときの層数である。例えば、複層金属箔３１の層数が２層であれば、剥離可能な境界３１３は１つであり、複層金属箔３１の層数が３層であれば、剥離可能な境界３１３は２つである。 The number of layers of the multilayer metal foil 31 is not particularly limited as long as the plurality of layers of metal foils are laminated at the boundary between the metal foils in a state where they can be manually peeled off. For example, the multilayer metal foil 31 is not limited to two layers, and may be three or more layers. Here, the number of layers of the multilayer metal foil 31 is the number of layers when the peelable boundary (peeling layer) 313 partitions the thickness direction. For example, if the number of layers of the multilayer metal foil 31 is two, the peelable boundary 313 is one, and if the number of layers of the multilayer metal foil 31 is three, the peelable boundary 313 is two. It is one.
図１及び図２に示すように、支持体３の複層金属箔３１における剥離可能な金属箔３１１、３１２同士の境界３１３が、少なくとも、ソルダーレジスト８及び配線パターン５が表面に配置された第一金属箔３１１と隣接する第二金属箔３１２との境界３１３に、設けられる。本実施の形態では、複層金属箔３１として、極薄銅箔３１１（第一金属箔３１１）とキャリア銅箔３１２（第二金属箔３１２）の２層の複層金属箔３１を用いているため、剥離可能な境界３１３は、極薄銅箔３１１とキャリア銅箔３１２との境界３１３に１つ設けられている。このため、図８のＤ−１に示すように、支持体付き電子部品パッケージ１８（支持体付き半導体パッケージ１８）から支持体３を分離する際に剥離する境界（以下、剥離境界ということがある。）の位置が、ソルダーレジスト８及び配線パターン５が表面に配置された第一金属箔３１１と、ソルダーレジスト８及び配線パターン５が配置された表面とは反対面側（裏面側）に隣接する第二金属箔３１２との境界３１３に設定される。これにより、図８のＤ−２、図９及び図１０に示すように、第一金属箔３１１は、配線基板２（パッケージ基板２）側に移行するため、第一金属箔３１１をエッチングで除去することで容易に配線基板２の外部接続端子５３を形成することが可能になる。 As shown in FIGS. 1 and 2, at least the solder resist 8 and the wiring pattern 5 are arranged on the surface at the boundary 313 between the peelable metal foils 311 and 312 in the multi-layer metal foil 31 of the support 3. It is provided at the boundary 313 between the one metal foil 311 and the adjacent second metal foil 312. In the present embodiment, as the multilayer metal foil 31, a two-layer multilayer metal foil 31 consisting of an ultrathin copper foil 311 (first metal foil 311) and a carrier copper foil 312 (second metal foil 312) is used. Therefore, one peelable boundary 313 is provided at the boundary 313 between the ultrathin copper foil 311 and the carrier copper foil 312. Therefore, as shown in D-1 of FIG. 8, the boundary to be peeled off when the support 3 is separated from the electronic component package 18 with a support (semiconductor package 18 with a support) (hereinafter, may be referred to as a peeling boundary). The position of) is adjacent to the first metal foil 311 on which the solder resist 8 and the wiring pattern 5 are arranged on the front surface and the side opposite to the front surface (back surface side) on which the solder resist 8 and the wiring pattern 5 are arranged. It is set at the boundary 313 with the second metal foil 312. As a result, as shown in D-2, 9 and 10 of FIG. 8, the first metal foil 311 moves to the wiring board 2 (package board 2) side, so that the first metal foil 311 is removed by etching. By doing so, it becomes possible to easily form the external connection terminal 53 of the wiring board 2.
３層以上の複層金属箔３１を用いる場合、剥離可能な境界３１３が２つ以上存在するが、剥離境界（剥離可能な境界３１３のうち、支持体付き電子部品パッケージ１８から支持体３を分離する際に剥離する境界３１３）は、第一金属箔３１１とは隣接しない金属箔（図示しない）との境界３１３に設けられてもよい。ここで、第一金属箔３１１と隣接しない金属箔とは、第一金属箔３１１に隣接して積層された第二金属箔３１２ではないことを意味し、例えば、第二金属箔３１２の第一金属箔３１１とは反対側に積層された金属箔をいう。
このような例として、第一金属箔３１１、第二金属箔３１２、第三金属箔（図示しない）の３層の複層金属箔３１を用いる場合について説明する。この複層金属箔３１は、剥離可能な境界３１３を２つ有している。ここで、支持体付き配線基板１（支持体付きパッケージ基板１）から支持体３を分離するための剥離境界を、第二金属箔３１２と第三金属箔との境界に設定する。そして、この剥離境界で剥離して支持体３を分離すると、第一金属箔３１１と第二金属箔３１２の両方が、配線基板２（パッケージ基板２）側に移行する。そうすると、移行した第一金属箔３１１と第二金属箔３１２のうち、露出している第二金属箔３１２を剥離することにより、支持体３を分離する工程の後で第二金属箔３１２の表面に付着した異物や傷等の欠陥に繋がる要因を取り除くことが可能になる。そして、欠陥に繋がる要因を取り除いた第一金属箔３１１を用いて、エッチング等の回路加工が可能になるため、電子部品パッケージ１９（半導体パッケージ１９）を構成する配線基板２（パッケージ基板２）に欠陥の少ない外部接続端子５３等の配線パターン５を形成することが可能になる。
When the multi-layer metal foil 31 having three or more layers is used, there are two or more peelable boundaries 313, but the support 3 is separated from the peelable boundary 313, which is the electronic component package with a support. The boundary 313) that is peeled off at the time of the operation may be provided at the boundary 313 with a metal foil (not shown) that is not adjacent to the first metal foil 311. Here, the metal foil not adjacent to the first metal foil 311 means that it is not the second metal foil 312 laminated adjacent to the first metal foil 311. For example, the first metal foil 312 of the second metal foil 312. A metal foil laminated on the opposite side of the metal foil 311.
As such an example, a case where a three-layer multi-layer metal foil 31 of a first metal foil 311, a second metal foil 312, and a third metal foil (not shown) is used will be described. The multilayer metal foil 31 has two peelable boundaries 313. Here, the peeling boundary for separating the support 3 from the wiring board 1 with the support (package board 1 with the support) is set at the boundary between the second metal foil 312 and the third metal foil. Then, when the support 3 is separated by peeling at the peeling boundary, both the first metal foil 311 and the second metal foil 312 move to the wiring board 2 (package board 2) side. Then, of the transferred first metal foil 311 and second metal foil 312, the surface of the second metal foil 312 is after the step of separating the support 3 by peeling off the exposed second metal foil 312. It is possible to remove factors that lead to defects such as foreign matter and scratches attached to the foil. Then, since circuit processing such as etching becomes possible by using the first metal foil 311 from which the factors leading to defects have been removed, the wiring board 2 (package board 2) constituting the electronic component package 19 (semiconductor package 19) can be used. It is possible to form a wiring pattern 5 such as an external connection terminal 53 having few defects.
複層金属箔３１の剥離可能な境界における剥離強度は、人手で機械的に剥離可能なレベルであればよく、例えば、２〜１００Ｎ／ｍである。 The peel strength at the peelable boundary of the multilayer metal foil 31 may be a level that can be mechanically peeled manually, and is, for example, 2 to 100 N / m.
複層金属箔３１を構成する金属箔は、電気的な導通性を有し、エッチング除去可能なものであれば、特に限定なく使用できる。本実施の形態では銅箔を用いているが、これ以外に、例えば、配線基板で一般的に用いられる金属箔が挙げられ、このようなものとして、銅箔、ニッケル箔、はんだ箔、アルミニウム箔等が挙げられる。 The metal foil constituting the multilayer metal foil 31 can be used without particular limitation as long as it has electrical conductivity and can be removed by etching. In this embodiment, copper foil is used, but in addition to this, for example, metal foil generally used in wiring substrates can be mentioned, and examples thereof include copper foil, nickel foil, solder foil, and aluminum foil. And so on.
図１及び図２に示すように、本実施形態で用いるピーラブル銅箔（複層金属箔３１）は、極薄銅箔３１１とキャリア銅箔３１２との境界３１３には、剥離層３１３を備えている。剥離層３１３は、極薄銅箔３１１とキャリア銅箔３１２とを、機械的に剥離しやすくするとともに、適切な剥離強度で保持するものである。剥離層３１３としては、ベンゾトリアゾール等の有機物、クロム、銅、ニッケル、モリブデン、タングステン等の金属、これら金属の酸化物などを用いるものが挙げられる。このようなものとして、ニッケル及びタングステンの金属酸化物又はニッケル及びモリブデンの金属酸化物を含有するものや、Ｃｕ−Ｎｉ−Ｍｏ合金からなるものなどが挙げられる。配線基板２の製造プロセスにおける加熱加圧等の熱履歴によって、剥離強度が変化し難い点で、モリブデンやタングステン等の金属とこれらの酸化物をその組成を傾斜的に変化させて分布させた剥離層が好ましい。これは、１つの剥離層中の酸化物の多い層が剥離機能を発現し、金属の多い層が銅の拡散を防止して剥離強度を安定させ、また、組成が傾斜的に変化することで、熱膨張係数の不整合などを緩和し、剥離強度の安定に寄与するためと考えられる。この剥離層３１３の厚さは、４０〜５０ｎｍが好ましい。 As shown in FIGS. 1 and 2, the peelable copper foil (multilayer metal foil 31) used in the present embodiment is provided with a release layer 313 at the boundary 313 between the ultrathin copper foil 311 and the carrier copper foil 312. There is. The peeling layer 313 makes it easy to mechanically peel the ultrathin copper foil 311 and the carrier copper foil 312, and holds the ultrathin copper foil 311 with an appropriate peeling strength. Examples of the release layer 313 include those using organic substances such as benzotriazole, metals such as chromium, copper, nickel, molybdenum, and tungsten, and oxides of these metals. Examples thereof include those containing a metal oxide of nickel and tungsten, a metal oxide of nickel and molybdenum, and those made of a Cu—Ni—Mo alloy. Peeling of metals such as molybdenum and tungsten and their oxides by changing their composition in a gradient manner, because the peel strength is unlikely to change due to the heat history of heating and pressurizing in the manufacturing process of the wiring substrate 2. Layers are preferred. This is because the oxide-rich layer in one peeling layer exhibits the peeling function, the metal-rich layer prevents the diffusion of copper to stabilize the peeling strength, and the composition changes in a gradient manner. It is considered that this is to alleviate the inconsistency of the coefficient of thermal expansion and contribute to the stabilization of the peeling strength. The thickness of the release layer 313 is preferably 40 to 50 nm.
なお、この剥離層３１３は、極薄銅箔３１１とキャリア銅箔３１２を剥離する際に、支持体３側に移行する金属箔側に付着した状態で剥離し、配線基板２側に移行する金属箔側の表面には残留しないものが望ましい。本実施の形態では、配線基板２（半導体素子搭載用パッケージ基板２）側に残った極薄銅箔３１１側に、剥離層３１３が移行しないように剥離層３１３が形成されている。これにより、配線基板２側に移行した金属箔の回路形成性に、剥離層３１３が影響を与えるのを抑制することができる。 When the ultrathin copper foil 311 and the carrier copper foil 312 are peeled off, the peeling layer 313 is peeled off in a state of being attached to the metal foil side that is transferred to the support 3 side, and is transferred to the wiring board 2 side. It is desirable that it does not remain on the surface on the foil side. In the present embodiment, the release layer 313 is formed on the ultrathin copper foil 311 side remaining on the wiring board 2 (semiconductor element mounting package substrate 2) side so that the release layer 313 does not migrate. As a result, it is possible to suppress the peeling layer 313 from affecting the circuit formability of the metal foil transferred to the wiring board 2 side.
（配線基板）
図１及び図２に示すように、配線基板２は、支持体３の複層金属箔３１上に配置されたソルダーレジスト８及び配線パターン５と、ソルダーレジスト８上及び配線パターン５上に配置された絶縁層７と、を備えている。本実施の形態では、３層の配線パターン５と、これらの間に設けられた２層の絶縁層７と、これらの絶縁層７（第一の絶縁層７１及び第二の絶縁層７２）をそれぞれ貫通して配線パターン５同士を電気的に接続するように形成された層間接続６（導電体６２）とを有する配線基板２を用いている。支持体３を備えることで、電子部品素子１１を搭載して支持することが可能な配線基板２であれば、特に限定はなく、配線基板２として用いられる材料、構成のものを用いることができる。配線基板２単体では、電子部品素子１１を搭載する実装プロセスにおいて、反りを生じてしまうものであってもよい。例えば、配線基板２としての全体の厚さが、０．１５ｍｍ以下のものが挙げられる。
(Wiring board)
As shown in FIGS. 1 and 2, the wiring board 2 is arranged on the solder resist 8 and the wiring pattern 5 arranged on the multilayer metal foil 31 of the support 3, and on the solder resist 8 and the wiring pattern 5. It is provided with an insulating layer 7. In the present embodiment, the three-layer wiring pattern 5, the two-layer insulating layer 7 provided between them, and these insulating layers 7 (the first insulating layer 71 and the second insulating layer 72) are provided. A wiring board 2 having an interlayer connection 6 (conductor 62) formed so as to penetrate the wiring patterns 5 and electrically connect the wiring patterns 5 to each other is used. The wiring board 2 is not particularly limited as long as it can mount and support the electronic component element 11 by providing the support 3, and materials and configurations used as the wiring board 2 can be used. .. The wiring board 2 alone may cause warpage in the mounting process for mounting the electronic component element 11. For example, a wiring board 2 having an overall thickness of 0.15 mm or less can be mentioned.
本実施形態の配線基板２をより詳細に説明する（図３を参照）。
図１及び図２に示すように、本実施形態の配線基板２では、支持体３となる銅箔張り積層板（支持体３）側のピーラブル銅箔（複層金属箔３１）の極薄銅箔３１１上に、密着してソルダーレジスト８及び配線パターン５が形成される。このソルダーレジスト８及び配線パターン５は、支持体３の構成ではなく、配線基板２の構成に含まれるものである。配線パターン５に備えられるランド５３は、外部接続端子５３である。ソルダーレジスト８及び配線パターン５上に密着して形成された絶縁層７（第一の絶縁層７１）の上に、配線パターン５としてライン５１とランド５２が形成されている。ランド５２は内部接続端子５２であり、ランド５３（外部接続端子５３）との間に、第一の絶縁層７１を貫通して形成された層間接続６によって電気的に接続される。層間接続６（図５参照、導電体６２）は、第一の絶縁層７１に形成した層間接続孔６１（図５参照）に、導電体６２を形成することで形成される。層間接続孔６１は、例えば、レーザ加工等で形成した非貫通孔６１を用いることができる。導電体６２としては、例えば、所定の添加剤を含んだ硫酸銅めっき液であるフィルドめっき液を用いて、層間接続孔６１内が銅めっきで充填されるように形成したフィルドめっきを用いることができる。第一の絶縁層７１上のライン５１及びランド５２の上には、第二の絶縁層７２が形成され、この第二の絶縁層７２上には配線パターン５としてライン５１とランド５２が形成されている。ランド５２は内部接続端子５２であり、第一の絶縁層７１上のランド５２との間に、第二の絶縁層７２を貫通して形成された層間接続６によって電気的に接続される。
また、図３に示すように、第二の絶縁層７２上のランド５２は、半導体素子等の電子部品素子１１を搭載して支持体付き電子部品（半導体）パッケージ１８（電子部品パッケージ１９）を形成する際に、半導体素子（電子部品素子）１１との接続を行うための内部接続端子５２として用いられる。図３に示すように、配線パターン５上には、内部接続端子５２となるランド５２が露出し、ライン５１を含む他の配線パターン５を保護するように、ソルダーレジスト８を形成してもよい。ランド５２上には、保護めっき５４としてニッケル・金めっきを形成してもよい。内部接続端子５２となるランド５２のうち、例えばフリップチップ接続を行うランド５２上には、半導体素子１１と接続するための予備はんだ１０を形成してもよい。
The wiring board 2 of this embodiment will be described in more detail (see FIG. 3).
As shown in FIGS. 1 and 2, in the wiring board 2 of the present embodiment, the ultra-thin copper of the peelable copper foil (multilayer metal foil 31) on the copper foil-clad laminate (support 3) side serving as the support 3. The solder resist 8 and the wiring pattern 5 are formed in close contact with each other on the foil 311. The solder resist 8 and the wiring pattern 5 are included in the configuration of the wiring board 2 rather than the configuration of the support 3. The land 53 provided in the wiring pattern 5 is an external connection terminal 53. A line 51 and a land 52 are formed as a wiring pattern 5 on an insulating layer 7 (first insulating layer 71) formed in close contact with the solder resist 8 and the wiring pattern 5. The land 52 is an internal connection terminal 52, and is electrically connected to the land 53 (external connection terminal 53) by an interlayer connection 6 formed through the first insulating layer 71. The interlayer connection 6 (see FIG. 5, conductor 62) is formed by forming the conductor 62 in the interlayer connection hole 61 (see FIG. 5) formed in the first insulating layer 71. As the interlayer connection hole 61, for example, a non-through hole 61 formed by laser processing or the like can be used. As the conductor 62, for example, it is possible to use a filled plating solution formed so that the inside of the interlayer connection hole 61 is filled with copper plating by using a filled plating solution which is a copper sulfate plating solution containing a predetermined additive. it can. A second insulating layer 72 is formed on the line 51 and the land 52 on the first insulating layer 71, and the line 51 and the land 52 are formed on the second insulating layer 72 as a wiring pattern 5. ing. The land 52 is an internal connection terminal 52, and is electrically connected to the land 52 on the first insulating layer 71 by an interlayer connection 6 formed through the second insulating layer 72.
Further, as shown in FIG. 3, the land 52 on the second insulating layer 72 mounts an electronic component element 11 such as a semiconductor element and mounts an electronic component (semiconductor) package 18 with a support (electronic component package 19). When forming, it is used as an internal connection terminal 52 for connecting to a semiconductor element (electronic component element) 11. As shown in FIG. 3, a solder resist 8 may be formed on the wiring pattern 5 so as to expose the land 52 serving as the internal connection terminal 52 and protect the other wiring pattern 5 including the line 51. .. Nickel / gold plating may be formed on the land 52 as the protective plating 54. Of the lands 52 serving as the internal connection terminals 52, for example, a preliminary solder 10 for connecting to the semiconductor element 11 may be formed on the lands 52 to be connected by flip chips.
ソルダーレジスト８は、配線基板２の表面を保護するものであり、後述するように、配線基板２と支持体３とを分離した後も、配線基板２の表面に残って、配線基板２を構成するものである。配線基板２に半導体素子１１を実装する際又は配線基板２自体を電子機器に搭載する際のはんだ耐熱性及び耐薬品性等を有していれば、特に限定はなく、半導体素子搭載用パッケージ基板２に用いられるものを使用できる。本実施形態では、感光性のソルダーレジストを用いて、支持体３の複層金属箔３１の表面（極薄銅箔３１１の表面）に密着させて、所定パターン状にソルダーレジスト８を形成する。詳細には、まず、液状感光性のフォトソルダーレジストインクをスクリーン印刷することによって、複層金属箔３１の極薄銅箔３１１の表面に塗布した。次に、溶剤を乾燥した後に、所定のパターンに紫外線を露光し、現像することによって、複層金属箔３１上に密着したソルダーレジスト８を形成する。このときのソルダーレジスト８の厚さは１０μｍであるが、特に限定はなく、この後に形成する配線パターン５の厚さに応じて設定してよい。例えば、５〜３０μｍであってもよい。 The solder resist 8 protects the surface of the wiring board 2, and as will be described later, even after the wiring board 2 and the support 3 are separated, the solder resist 8 remains on the surface of the wiring board 2 to form the wiring board 2. Is what you do. There is no particular limitation as long as it has solder heat resistance, chemical resistance, etc. when the semiconductor element 11 is mounted on the wiring board 2 or when the wiring board 2 itself is mounted on an electronic device, and there is no particular limitation. The one used in 2 can be used. In the present embodiment, a photosensitive solder resist is used to bring the support 3 into close contact with the surface of the multi-layer metal foil 31 (the surface of the ultrathin copper foil 311) to form the solder resist 8 in a predetermined pattern. Specifically, first, a liquid photosensitive photosolder resist ink was screen-printed to be applied to the surface of the ultrathin copper foil 311 of the multilayer metal foil 31. Next, after the solvent is dried, ultraviolet rays are exposed to a predetermined pattern and developed to form a solder resist 8 in close contact with the multilayer metal foil 31. The thickness of the solder resist 8 at this time is 10 μm, but is not particularly limited, and may be set according to the thickness of the wiring pattern 5 to be formed later. For example, it may be 5 to 30 μm.
配線基板２の配線パターン５は、電気的な接続を行うものであり、ライン５１、内部接続端子５２及び外部接続端子５３を含む。本実施の形態では、支持体３の複層金属箔３１の表面（極薄銅箔３１１の表面）に密着させて、所定パターン状に形成したソルダーレジスト８の間隙に、外部接続端子５３となる配線パターン５を形成する。詳細には、複層金属箔３１を給電層とし、先に形成したソルダーレジスト８をめっきレジストとして、硫酸銅めっき浴を用いて、パターン電気銅めっきを行うことにより、極薄銅箔３１１上に密着した配線パターン５を形成する。このときの配線パターン５の厚さ（パターン電気銅めっきの厚さ）は、ソルダーレジスト８の厚さと同等（５〜３０μｍ）になるようにする。これにより、配線パターン５とソルダーレジスト８の表面の高さが同程度になり、段差が小さくなるため、後述する絶縁層７を形成する際に、段差に追従して流動させる必要がない。このため、絶縁層７が薄く流動性の小さいものであっても、厚さを均一に保つことができ、絶縁性等の電気特性を確保できる。 The wiring pattern 5 of the wiring board 2 is for making an electrical connection, and includes a line 51, an internal connection terminal 52, and an external connection terminal 53. In the present embodiment, the external connection terminal 53 is formed in the gap of the solder resist 8 formed in a predetermined pattern by being brought into close contact with the surface of the multilayer metal foil 31 (the surface of the ultrathin copper foil 311) of the support 3. The wiring pattern 5 is formed. Specifically, the multi-layer metal foil 31 is used as a feeding layer, and the previously formed solder resist 8 is used as a plating resist, and pattern electrolytic copper plating is performed using a copper sulfate plating bath on the ultrathin copper foil 311. The tightly adhered wiring pattern 5 is formed. The thickness of the wiring pattern 5 (thickness of the pattern electrolytic copper plating) at this time is set to be equal to the thickness of the solder resist 8 (5 to 30 μm). As a result, the heights of the surfaces of the wiring pattern 5 and the solder resist 8 become about the same, and the step becomes smaller. Therefore, when the insulating layer 7 described later is formed, it is not necessary to follow the step and flow. Therefore, even if the insulating layer 7 is thin and has low fluidity, the thickness can be kept uniform and electrical characteristics such as insulation can be ensured.
配線基板２の絶縁層７は、同一の配線層内の配線パターン５同士の間隙又は異なる配線層の配線パターン５同士の間隙を絶縁するものである。本実施の形態では、絶縁層７は、ソルダーレジスト８上及び配線パターン５上の両方に配置される。詳細には、ソルダーレジスト８とこの間隙を埋めるように形成された配線パターン５の上に跨って、全面を覆うように形成される。絶縁層７としては、上述したように、薄く流動性の小さいものでよいため、厚さ１０〜１００μｍのガラスエポキシを用いることができる。このため、配線基板２自体の厚さをより薄くすることができる。なお、本実施形態では、絶縁層７として、ガラスエポキシを用いているが、これに限られない。上述した支持層３３と同様の材料、製法を用いることができる。 The insulating layer 7 of the wiring board 2 insulates the gap between the wiring patterns 5 in the same wiring layer or the gap between the wiring patterns 5 in different wiring layers. In this embodiment, the insulating layer 7 is arranged on both the solder resist 8 and the wiring pattern 5. Specifically, it is formed so as to cover the entire surface over the solder resist 8 and the wiring pattern 5 formed so as to fill the gap. As the insulating layer 7, as described above, a thin and low-fluidity layer may be used, so a glass epoxy having a thickness of 10 to 100 μm can be used. Therefore, the thickness of the wiring board 2 itself can be made thinner. In this embodiment, glass epoxy is used as the insulating layer 7, but the present invention is not limited to this. The same materials and manufacturing methods as those of the support layer 33 described above can be used.
（支持体付き半導体パッケージ）
図３に示すように、本実施形態の支持体付き半導体パッケージ１８は、上記で説明した支持体付き配線基板１（支持体付きパッケージ基板１）と、この支持体付き配線基板１の支持体３（銅箔張り積層板３）とは反対側の面に配置された電子部品素子１１（半導体素子１１）と、を有する。
(Semiconductor package with support)
As shown in FIG. 3, the semiconductor package 18 with a support of the present embodiment includes the wiring board 1 with a support (package substrate 1 with a support) described above and the support 3 of the wiring board 1 with a support. It has an electronic component element 11 (semiconductor element 11) arranged on a surface opposite to (copper foil-clad laminate 3).
本実施の形態では、２つの半導体素子１１が積層され、これらの半導体素子１１同士は電気的に接続されている。半導体素子１１は２つに限られず、１つでもよく、３つ以上が積層されてもよい。また、複数の場合の配置も、積層に限られず、並べて配置してもよい。
下層の半導体素子１１の下部にはフリップチップ端子１１１が配置され、リフローした予備はんだ１０により、支持体付きパッケージ基板１の内部接続端子５２とフリップチップ接続されている。下層の半導体素子１１と支持体付きパッケージ基板１の内部接続端子５２との接続方法は、フリップチップ接続に限られず、後述するワイヤボンド接続等の他の方法でもよい。ワイヤボンド接続の場合は、下層の半導体素子１１を上層の半導体素子１１よりも一回り大きくして、上層の半導体素子１１からはみ出した領域（下層の半導体素子１１の周辺部）における、下層の半導体素子１１の上部に、フリップチップ端子１１１を設けることが考えられる。下層の半導体素子１１と支持体付きパッケージ基板１との間隙には、アンダーフィル材１２が充填されている。アンダーフィル材１２は、後述するモールド成形の際に、モールド樹脂１４が下層の半導体素子１１と支持体付きパッケージ基板１との間隙に充填されてもよい。
上層の半導体素子１１の上部にはワイヤボンド端子１１２が配置され、ボンディングワイヤ１３により、支持体付きパッケージ基板１の内部接続端子５２とワイヤボンド接続されている。
支持体付きパッケージ基板１に搭載された半導体素子１１は、ボンディングワイヤ１３まで含むようにモールド樹脂１４でモールド成形され、支持体付きパッケージ基板１と一体化した支持体付き半導体パッケージ１８とされる。
In the present embodiment, two semiconductor elements 11 are laminated, and these semiconductor elements 11 are electrically connected to each other. The number of semiconductor elements 11 is not limited to two, and may be one, or three or more may be laminated. Further, the arrangement in the case of a plurality of cases is not limited to stacking, and may be arranged side by side.
A flip-chip terminal 111 is arranged below the semiconductor element 11 in the lower layer, and is flip-chip-connected to the internal connection terminal 52 of the package substrate 1 with a support by the reflowed preliminary solder 10. The connection method between the lower layer semiconductor element 11 and the internal connection terminal 52 of the package substrate 1 with a support is not limited to the flip chip connection, and may be another method such as a wire bond connection described later. In the case of wire bond connection, the lower layer semiconductor element 11 is made one size larger than the upper layer semiconductor element 11, and the lower layer semiconductor in the region protruding from the upper layer semiconductor element 11 (the peripheral portion of the lower layer semiconductor element 11). It is conceivable to provide the flip chip terminal 111 on the upper part of the element 11. The gap between the lower semiconductor element 11 and the package substrate 1 with a support is filled with the underfill material 12. The underfill material 12 may be filled with the mold resin 14 in the gap between the lower semiconductor element 11 and the package substrate 1 with a support during molding, which will be described later.
A wire bond terminal 112 is arranged above the upper semiconductor element 11, and is wire-bonded to the internal connection terminal 52 of the package substrate 1 with a support by a bonding wire 13.
The semiconductor element 11 mounted on the package substrate 1 with a support is molded with a mold resin 14 so as to include the bonding wire 13 to form a semiconductor package 18 with a support integrated with the package substrate 1 with a support.
（支持体付き配線基板の製造方法）
図４から図６に、本発明の一例である実施形態１の支持体付き配線基板１の製造方法を示す。本実施形態の支持体付き配線基板１の製造方法は、支持体３に備えられた複層金属箔３１上にソルダーレジスト８及び配線パターン５を形成する工程（Ａ）と、前記ソルダーレジスト８及び配線パターン５を表裏面の少なくとも一方に備えた配線基板２を形成する工程（Ｂ）と、を有する。以下に、本実施形態の支持体付き配線基板１の製造方法を、詳細に説明する。
(Manufacturing method of wiring board with support)
4 to 6 show a method of manufacturing the wiring board 1 with a support according to the first embodiment, which is an example of the present invention. The method for manufacturing the wiring board 1 with a support according to the present embodiment includes a step (A) of forming a solder resist 8 and a wiring pattern 5 on a multilayer metal foil 31 provided on the support 3, and the solder resist 8 and the solder resist 8. It includes a step (B) of forming a wiring board 2 having a wiring pattern 5 on at least one of the front and back surfaces. The method for manufacturing the wiring board 1 with a support of the present embodiment will be described in detail below.
（工程（Ａ））
図４のＡ−１に示すように、支持体３として銅箔張り積層板を準備する。この銅箔張り積層板は、支持層３３として、厚さ０．１ｍｍのプリプレグを５枚重ねて加熱加圧した、厚さ０．５ｍｍのガラスエポキシ樹脂（支持層３３）（ガラスエポキシ製の絶縁樹脂）を用いている。支持層３３の一方（図４の上面）には複層金属箔３１が配置され、他方（図４の下面）には、単層の金属箔３２が配置されている。複層金属箔３１及び金属箔３２は、支持層３３を形成する際に、プリプレグと一緒に重ねて加熱加圧されることにより、支持層３３のそれぞれの面に接着されている。複層金属箔３１としては、極薄銅箔３１１（第一金属箔３１１）とキャリア銅箔３１２（第二金属箔３１２）の２層の銅箔を備え、極薄銅箔３１１とキャリア銅箔３１２との境界３１３で機械的に剥離可能な、いわゆるピーラブル銅箔３１を用いている。本実施の形態では、極薄銅箔３１１の厚さが３μｍであり、キャリア銅箔３１２の厚さが９μｍのピーラブル銅箔３１を用いている。また、ピーラブル銅箔３１のキャリア銅箔３１２側が、ガラスエポキシ樹脂（支持層３３）に接着している。
(Step (A))
As shown in A-1 of FIG. 4, a copper foil-clad laminate is prepared as the support 3. This copper foil-clad laminate is a glass epoxy resin (support layer 33) (insulation made of glass epoxy) having a thickness of 0.5 mm, which is obtained by stacking five prepregs having a thickness of 0.1 mm and heating and pressing them as a support layer 33. Resin) is used. A multi-layer metal foil 31 is arranged on one of the support layers 33 (upper surface of FIG. 4), and a single-layer metal foil 32 is arranged on the other (lower surface of FIG. 4). When the support layer 33 is formed, the multilayer metal foil 31 and the metal foil 32 are adhered to each surface of the support layer 33 by being overlapped with the prepreg and heated and pressed. The multi-layer metal foil 31 includes two layers of copper foil, an ultrathin copper foil 311 (first metal foil 311) and a carrier copper foil 312 (second metal foil 312), and the ultrathin copper foil 311 and a carrier copper foil. A so-called peelable copper foil 31 that can be mechanically peeled off at the boundary 313 with 312 is used. In the present embodiment, the peelable copper foil 31 having an ultrathin copper foil 311 having a thickness of 3 μm and a carrier copper foil 312 having a thickness of 9 μm is used. Further, the carrier copper foil 312 side of the peelable copper foil 31 is adhered to the glass epoxy resin (support layer 33).
図４のＡ−２に示すように、銅箔張り積層板（支持体３）に備えられたピーラブル銅箔３１上（詳細には極薄銅箔３１１上）に、ソルダーレジスト８を形成する。ソルダーレジスト８は、液状感光性のフォトソルダーレジストインクを極薄銅箔３１１上にスクリーン印刷法で塗布した。次に、溶剤を乾燥した後に、所定のパターンに紫外線を露光し、現像することによって、極薄銅箔３１１上に密着したソルダーレジスト８を形成した。このときのソルダーレジスト８のパターンは、この後に形成する配線パターン５の逆パターン（ネガパターン）であり、厚さは１０μｍである。 As shown in A-2 of FIG. 4, the solder resist 8 is formed on the peelable copper foil 31 (specifically, on the ultrathin copper foil 311) provided on the copper foil-clad laminate (support 3). For the solder resist 8, a liquid photosensitive photosolder resist ink was applied onto an ultrathin copper foil 311 by a screen printing method. Next, after the solvent was dried, ultraviolet rays were exposed to a predetermined pattern and developed to form a solder resist 8 in close contact with the ultrathin copper foil 311. The pattern of the solder resist 8 at this time is the reverse pattern (negative pattern) of the wiring pattern 5 formed after this, and the thickness is 10 μm.
図４のＡ−３に示すように、銅箔張り積層板（支持体３）に備えられた極薄銅箔３１１上に、配線パターン５を形成する。支持体３の極薄銅箔３１１の表面に密着させて、所定パターン状に形成したソルダーレジスト８の間隙に、外部接続端子５３となる配線パターン５を形成する。詳細には、ピーラブル銅箔３１を給電層とし、先に形成したソルダーレジスト８をめっきレジストとして、硫酸銅めっき浴を用いて、パターンめっきを形成することにより、極薄銅箔３１１上に密着した配線パターン５を形成する。このときの配線パターン５の厚さ（パターン電気銅めっきの厚さ）は、ソルダーレジスト８の厚さと同等（１０μｍ）になるようにする。配線パターン５とソルダーレジスト８の表面の高さが同程度になり、段差が小さくなるようにする。このためには、エッチング又は研磨等を行って、配線パターン５とソルダーレジスト８の高さを合わせる方法を用いてもよい。 As shown in A-3 of FIG. 4, the wiring pattern 5 is formed on the ultrathin copper foil 311 provided on the copper foil-clad laminate (support 3). A wiring pattern 5 serving as an external connection terminal 53 is formed in the gaps between the solder resists 8 formed in a predetermined pattern by being brought into close contact with the surface of the ultrathin copper foil 311 of the support 3. Specifically, the peelable copper foil 31 was used as the feeding layer, the solder resist 8 formed earlier was used as the plating resist, and pattern plating was formed using a copper sulfate plating bath, so that the solder resist 8 was adhered onto the ultrathin copper foil 311. The wiring pattern 5 is formed. The thickness of the wiring pattern 5 (thickness of the pattern electrolytic copper plating) at this time is set to be equal to the thickness of the solder resist 8 (10 μm). The heights of the surfaces of the wiring pattern 5 and the solder resist 8 are about the same, and the step is made small. For this purpose, a method of matching the heights of the wiring pattern 5 and the solder resist 8 by etching or polishing may be used.
（工程（Ｂ））
図５のＢ−１に示すように、配線パターン５とソルダーレジスト８の上に跨って、第一の絶縁層７１となるガラスエポキシ樹脂及び導体層１６となる銅箔１６を配置する。詳細には、厚さ０．０５ｍｍのプリプレグを１枚と、その上に厚さ９μｍの銅箔１６を重ねて加熱加圧する。
(Step (B))
As shown in B-1 of FIG. 5, a glass epoxy resin serving as the first insulating layer 71 and a copper foil 16 serving as the conductor layer 16 are arranged over the wiring pattern 5 and the solder resist 8. Specifically, one prepreg having a thickness of 0.05 mm and a copper foil 16 having a thickness of 9 μm are placed on the prepreg and heated and pressed.
図５のＢ−２に示すように、銅箔１６に開口１７を形成し、ガラスエポキシ樹脂（第一の絶縁層７１）に層間接続孔６１を形成する。詳細には、銅箔１６表面に対して、レーザ光を吸収し易くするための表面処理（粗化処理）を行った後、レーザ加工によって、銅箔１６に開口１７を形成するとともにガラスエポキシ樹脂（第一の絶縁層７１）を除去し、パターンめっきで形成した配線パターン５（ランド５３）に到るように、層間接続孔６１である非貫通孔６１を形成する。このように本実施形態では、いわゆるダイレクトレーザ工法を用いている。加工方法に限定はなく、銅箔１６にエッチングで開口１７を形成し、銅箔１６をレーザ加工の際のマスクとして、ガラスエポキシ樹脂に層間接続孔６１を形成する、いわゆるコンフォマルマスク工法を用いてもよい。 As shown in B-2 of FIG. 5, an opening 17 is formed in the copper foil 16 and an interlayer connection hole 61 is formed in the glass epoxy resin (first insulating layer 71). Specifically, after surface treatment (roughening treatment) is performed on the surface of the copper foil 16 to facilitate absorption of laser light, an opening 17 is formed in the copper foil 16 and a glass epoxy resin is formed by laser processing. (First insulating layer 71) is removed, and a non-through hole 61, which is an interlayer connection hole 61, is formed so as to reach the wiring pattern 5 (land 53) formed by pattern plating. As described above, in this embodiment, the so-called direct laser method is used. The processing method is not limited, and a so-called conformal mask method is used in which an opening 17 is formed in the copper foil 16 by etching, and the copper foil 16 is used as a mask for laser processing to form an interlayer connection hole 61 in a glass epoxy resin. You may.
図５のＢ−３に示すように、層間接続孔６１内に導電体６２を形成し、表層の導体層１６（銅箔１６）とパターンめっきで形成した配線パターン５（ランド５３）とを電気的に接続する。詳細には、まず、銅箔１６の表面に対しては、エッチングにより、表面処理層（粗化層）及びレーザ加工残渣を除去する。次に、層間接続孔６１の内壁及び底面の配線パターン５（ランド５３）に対しては、いわゆるデスミア処理を行って、レーザ加工残渣等を除去する。デスミア処理には、配線基板の製造で一般的に用いられる、アルカリ過マンガン酸処理、プラズマ処理等を用いることができる。次に、下地として、薄付け用の無電解めっき（以下、「無電解めっき」ということがある。）を形成する。次に、これを給電層として、電気めっきで層間接続孔６１内が銅めっきで充填されたフィルドめっき６２を形成する。フィルドめっき６２は、所定の添加剤を含んだ硫酸銅めっき液であるフィルドめっき液を用いて行う。フィルドめっき液は、一般に硫酸銅めっき液中に、めっき成長を抑制するめっき抑制剤と、めっき成長を促進するめっき促進剤とを添加したものである。これら所定の添加剤は、一般に配線基板の製造方法で用いるものを使用できる。 As shown in B-3 of FIG. 5, a conductor 62 is formed in the interlayer connection hole 61, and the conductor layer 16 (copper foil 16) on the surface layer and the wiring pattern 5 (land 53) formed by pattern plating are electrically connected. Connect to. Specifically, first, the surface of the copper foil 16 is etched to remove the surface treatment layer (roughening layer) and the laser processing residue. Next, the wiring pattern 5 (land 53) on the inner wall and bottom surface of the interlayer connection hole 61 is subjected to so-called desmear treatment to remove laser processing residue and the like. For the desmear treatment, alkaline permanganic acid treatment, plasma treatment and the like, which are generally used in the production of wiring boards, can be used. Next, electroless plating for thinning (hereinafter, may be referred to as "electroless plating") is formed as a base. Next, using this as a feeding layer, a filled plating 62 in which the inside of the interlayer connection hole 61 is filled with copper plating by electroplating is formed. The field plating 62 is performed using a filled plating solution which is a copper sulfate plating solution containing a predetermined additive. The field plating solution is generally a copper sulfate plating solution to which a plating inhibitor that suppresses plating growth and a plating accelerator that promotes plating growth are added. As these predetermined additives, those generally used in the method for manufacturing a wiring board can be used.
図５のＢ−４に示すように、表層の導体層１６をエッチングして配線パターン５（ライン５１、ランド５２）を形成する。上述したフィルドめっき６２は、層間接続孔６１の内部だけでなく、表層の導体層１６（銅箔１６）上にも析出する傾向がある。表層の導体層１６をエッチングして形成する配線パターン５（ライン５１、ランド５２）を微細化するには、表層の導体層１６の厚さを薄くするのが有利である。このためには、表層の導体層１６を所定の厚さになるように全面エッチングして、薄くする方法を用いることができる。本実施形態では、表層の導体層１６の厚さが９μｍとなるように全面エッチングを行ってから、エッチングレジストを形成してエッチングにより配線パターン５を形成している。 As shown in B-4 of FIG. 5, the conductor layer 16 of the surface layer is etched to form the wiring pattern 5 (line 51, land 52). The above-mentioned filled plating 62 tends to be deposited not only inside the interlayer connection hole 61 but also on the surface conductor layer 16 (copper foil 16). In order to miniaturize the wiring pattern 5 (lines 51, lands 52) formed by etching the surface conductor layer 16, it is advantageous to reduce the thickness of the surface conductor layer 16. For this purpose, a method of thinning the surface conductor layer 16 by etching the entire surface so as to have a predetermined thickness can be used. In the present embodiment, the entire surface is etched so that the thickness of the surface conductor layer 16 is 9 μm, an etching resist is formed, and the wiring pattern 5 is formed by etching.
図６のＢ−５に示すように、第一の絶縁層７１（ガラスエポキシ樹脂）及び配線パターン５（ライン５１、ランド５２）上に、第二の絶縁層７２（ガラスエポキシ樹脂）及び配線パターン５（ライン５１、ランド５２）を形成する。この方法は、上述した図５のＢ−１からＢ−４までと同様である。 As shown in B-5 of FIG. 6, the second insulating layer 72 (glass epoxy resin) and the wiring pattern are placed on the first insulating layer 71 (glass epoxy resin) and the wiring pattern 5 (line 51, land 52). 5 (line 51, land 52) is formed. This method is the same as B-1 to B-4 in FIG. 5 described above.
図６のＢ−６に示すように、第二の絶縁層７２（ガラスエポキシ樹脂）及び配線パターン５（ライン５１、ランド５２）の上に、半導体素子１１との接続に用いる部分（内部接続端子５２の少なくとも一部）等を除いて、ソルダーレジスト８を形成する。ソルダーレジスト８は、上述した図４のＡ−２と同様に、液状感光性のフォトソルダーレジストインクを用いて、同様の方法で形成することができる。後述する電子部品素子１１（半導体素子１１）との接続に用いる内部接続端子５２（ランド５２）は、ソルダーレジスト８から半導体素子１１との接続に用いる部分（内部接続端子５２の少なくとも一部）が、ソルダーレジスト８から露出するようにする。 As shown in B-6 of FIG. 6, a portion (internal connection terminal) used for connection with the semiconductor element 11 is placed on the second insulating layer 72 (glass epoxy resin) and the wiring pattern 5 (line 51, land 52). The solder resist 8 is formed except for at least a part of 52) and the like. The solder resist 8 can be formed in the same manner as in A-2 of FIG. 4 described above by using a liquid photosensitive photosolder resist ink. The internal connection terminal 52 (land 52) used for connecting to the electronic component element 11 (semiconductor element 11) described later has a portion (at least a part of the internal connection terminal 52) used for connecting the solder resist 8 to the semiconductor element 11. , So that it is exposed from the solder resist 8.
図６のＢ−７に示すように、ソルダーレジスト８から露出した部分の内部接続端子５２（ランド５２）に、保護めっき５４を形成する。詳細には、まず、内部接続端子５２上に、ニッケルめっきを形成する。ニッケルめっきの形成には、無電解ニッケルめっき、電気ニッケルめっき等のニッケルめっきを用いることができる。ニッケルめっきの厚さは、０．５〜１０μｍとするのが一般的である。次に、ニッケルめっき上に金めっきを形成する。金めっきの形成には、置換金めっき、無電解金めっき、電気金めっき等の金めっきを用いることができる。金めっきの厚さは、０．０１〜１μｍとするのが一般的である。なお、金めっきを形成する前に、ニッケルめっき上にパラジウムめっき等の貴金属をめっきしてから、金めっきを形成してもよい。また、本実施形態では、上記のような保護めっき５４を用いるが、内部接続端子５２（ランド５２）を構成する銅箔の表面が、半導体素子１１との接続を妨げるほどに酸化するのを抑制することが可能であれば、保護処理の種類は、めっきに限られない。はんだ、有機防錆皮膜等の一般的に配線基板に用いられる銅箔表面の保護処理を用いることができる。 As shown in B-7 of FIG. 6, the protective plating 54 is formed on the internal connection terminal 52 (land 52) of the portion exposed from the solder resist 8. Specifically, first, nickel plating is formed on the internal connection terminal 52. Nickel plating such as electroless nickel plating and electro-nickel plating can be used for forming nickel plating. The thickness of nickel plating is generally 0.5 to 10 μm. Next, gold plating is formed on the nickel plating. Gold plating such as replacement gold plating, electroless gold plating, and electrogold plating can be used for forming the gold plating. The thickness of gold plating is generally 0.01 to 1 μm. Before forming the gold plating, a noble metal such as palladium plating may be plated on the nickel plating, and then the gold plating may be formed. Further, in the present embodiment, the protective plating 54 as described above is used, but the surface of the copper foil constituting the internal connection terminal 52 (land 52) is suppressed from being oxidized to such an extent that the connection with the semiconductor element 11 is hindered. If possible, the type of protective treatment is not limited to plating. A copper foil surface protection treatment generally used for wiring boards such as solder and an organic rust preventive film can be used.
また、図６のＢ−７に示すように、半導体素子１１とフリップチップ接続する内部接続端子５２（ランド５２）上に、予備はんだ１０を形成する。詳細には、メタルマスクを用いた印刷法を用いて、はんだペーストを供給してリフローすることにより、内部接続端子５２上に予備はんだ１０を形成することができる。フリップチップ接続する内部接続端子５２は、平面視において、半導体素子１１の内側に配置される。予備はんだ１０の厚さは、例えば、１〜２０μｍが用いられる。以上により、本実施形態の支持体付きパッケージ基板１を製造することができる。 Further, as shown in B-7 of FIG. 6, the preliminary solder 10 is formed on the internal connection terminal 52 (land 52) that is flip-chip connected to the semiconductor element 11. Specifically, the preliminary solder 10 can be formed on the internal connection terminal 52 by supplying the solder paste and reflowing it by using a printing method using a metal mask. The internal connection terminal 52 for flip-chip connection is arranged inside the semiconductor element 11 in a plan view. As the thickness of the preliminary solder 10, for example, 1 to 20 μm is used. From the above, the package substrate 1 with a support of the present embodiment can be manufactured.
（支持体付き電子部品パッケージの製造方法）
図７に、本発明の一例である実施形態１の支持体付き電子部品パッケージ１８（支持体付き半導体パッケージ１８）の製造方法を示す。本実施形態の支持体付き半導体パッケージ１８の製造方法は、前記工程（Ｂ）の後、前記支持体付き配線基板の前記支持体とは反対側の面に半導体素子を配置する工程（Ｃ）を有している。以下に、本実施形態の支持体付き半導体パッケージ１８の製造方法を、詳細に説明する。
(Manufacturing method of electronic component package with support)
FIG. 7 shows a method for manufacturing the electronic component package 18 with a support (semiconductor package 18 with a support) according to the first embodiment, which is an example of the present invention. In the method for manufacturing the semiconductor package 18 with a support of the present embodiment, after the step (B), a step (C) of arranging the semiconductor element on the surface of the wiring board with the support opposite to the support is performed. Have. The method for manufacturing the semiconductor package 18 with a support of the present embodiment will be described in detail below.
（工程（Ｃ））
図７のＣ−１に示すように、支持体付きパッケージ基板１の内部接続端子５２上に、半導体素子１１をフリップチップ接続する。詳細には、半導体素子１１の下部にはフリップチップ接続用のフリップチップ端子１１１が備えられている。このフリップチップ端子１１１を、フラックスを塗布した支持体付きパッケージ基板１の内部接続端子５２と対向するように配置する。予備はんだ１０が溶融する温度に加熱する、リフローソルダリングにより、フリップチップ端子１１１と内部接続端子５２とをはんだで接続する。
(Step (C))
As shown in C-1 of FIG. 7, the semiconductor element 11 is flip-chip-connected on the internal connection terminal 52 of the package substrate 1 with a support. Specifically, a flip chip terminal 111 for connecting a flip chip is provided below the semiconductor element 11. The flip chip terminal 111 is arranged so as to face the internal connection terminal 52 of the package substrate 1 with a support coated with flux. The flip-chip terminal 111 and the internal connection terminal 52 are connected by solder by reflow soldering, which heats the preliminary solder 10 to a temperature at which it melts.
図７のＣ−２に示すように、支持体付きパッケージ基板１と半導体素子１１との間隙には、アンダーフィル材１２を充填する。このアンダーフィル材１２は、後述するモールド樹脂１４をモールド成形する際に、モールド樹脂１４が下層の半導体素子１１と支持体付きパッケージ基板１との間隙に充填されてもよい。 As shown in C-2 of FIG. 7, the gap between the package substrate 1 with a support and the semiconductor element 11 is filled with the underfill material 12. The underfill material 12 may be filled in the gap between the lower semiconductor element 11 and the package substrate 1 with a support when the mold resin 14 described later is molded.
図７のＣ−３に示すように、半導体素子１１（下層）上にさらに半導体素子１１（上層）を積層して配置し、上層の半導体素子１１と支持体付きパッケージ基板１とをワイヤボンド接続する。詳細には、上層の半導体素子１１の上部には、ワイヤボンド端子１１２が設けられており、このワイヤボンド端子１１２と、支持体付きパッケージ基板１の内部接続端子５２とがボンディングワイヤ１３で接続される。ワイヤボンド接続される支持体付きパッケージ基板１の内部接続端子５２は、フリップチップ接続には用いられない内部接続端子５２であり、半導体素子１１よりも平面視において外側に配置されている。 As shown in C-3 of FIG. 7, the semiconductor element 11 (upper layer) is further laminated and arranged on the semiconductor element 11 (lower layer), and the upper semiconductor element 11 and the package substrate 1 with a support are connected by wire bond. To do. Specifically, a wire bond terminal 112 is provided on the upper portion of the upper layer semiconductor element 11, and the wire bond terminal 112 and the internal connection terminal 52 of the package substrate 1 with a support are connected by a bonding wire 13. To. The internal connection terminal 52 of the package substrate 1 with a support to be wire-bonded is an internal connection terminal 52 that is not used for flip-chip connection, and is arranged outside the semiconductor element 11 in a plan view.
図７のＣ−４に示すように、支持体付きパッケージ基板１に搭載された半導体素子１１は、ボンディングワイヤ１３まで含むようにモールド樹脂１４でモールド成形され、支持体付きパッケージ基板１と一体化した支持体付き半導体パッケージ１８とされる。以上のようにして、本実施形態の支持体付き半導体パッケージ１８が形成される。 As shown in C-4 of FIG. 7, the semiconductor element 11 mounted on the package substrate 1 with a support is molded with a mold resin 14 so as to include the bonding wire 13 and integrated with the package substrate 1 with a support. It is a semiconductor package 18 with a support. As described above, the semiconductor package 18 with a support of the present embodiment is formed.
（電子部品パッケージの製造方法）
図８に、本発明の一例である実施形態１の電子部品パッケージ１９（半導体パッケージ１９）の製造方法を示す。本実施形態の半導体パッケージ１９の製造方法は、前記工程（Ｃ）の後、前記支持体３における複層金属箔３１の金属箔３１１、３１２同士の境界３１３で剥離して、前記支持体３と電子部品パッケージ１９である半導体パッケージ１９とを分離する工程（Ｄ）を有する。以下に、本実施形態の半導体パッケージ１９の製造方法の詳細を説明する。
(Manufacturing method of electronic component package)
FIG. 8 shows a method for manufacturing the electronic component package 19 (semiconductor package 19) of the first embodiment, which is an example of the present invention. In the method for manufacturing the semiconductor package 19 of the present embodiment, after the step (C), the metal foils 311, 312 of the multilayer metal foil 31 in the support 3 are peeled off at the boundary 313 between the metal foils 31 and 312, and the support 3 and the support 3 are separated from each other. It has a step (D) of separating the electronic component package 19 from the semiconductor package 19. The details of the manufacturing method of the semiconductor package 19 of this embodiment will be described below.
（工程（Ｄ））
図８のＤ−１に示すように、銅箔張り積層板（支持体３）のピーラブル銅箔（複合金属箔３１）における、極薄銅箔３１１とキャリア銅箔３１２との境界３１３で剥離することにより、銅箔張り積層板（支持体３）と半導体パッケージ１９とを分離する。極薄銅箔３１１とキャリア銅箔３１２との境界３１３には、支持体付きパッケージ基板１を製造する際の加熱加圧プレス、半導体素子１１を搭載する際のリフロー、モールド成形の際の加熱加圧等の熱履歴においても、剥離強度の変動を抑制することが可能な剥離層３１３が形成されている。この剥離層３１３によれば、上記のような熱履歴後においても、剥離強度は当初と同様に、人力による剥離が可能なレベルを維持している。また、剥離を行った後において、剥離層３１３は、銅箔張り積層板側に移行しやすく調整されるため、支持体付きパッケージ基板１側に残った極薄銅箔３１１の表面への移行が抑制される。このため、極薄銅箔３１１に対して、エッチング等の回路加工を行う際に、剥離層３１３による回路加工への悪影響が抑制される。
(Step (D))
As shown in D-1 of FIG. 8, the peelable copper foil (composite metal foil 31) of the copper foil-clad laminate (support 3) is peeled off at the boundary 313 between the ultrathin copper foil 311 and the carrier copper foil 312. As a result, the copper foil-clad laminate (support 3) and the semiconductor package 19 are separated. At the boundary 313 between the ultrathin copper foil 311 and the carrier copper foil 312, a heating and pressurizing press for manufacturing the package substrate 1 with a support, a reflow when mounting the semiconductor element 11, and heating and applying during molding are performed. A peeling layer 313 capable of suppressing fluctuations in peeling strength is formed even in a thermal history such as pressure. According to the peeling layer 313, even after the heat history as described above, the peeling strength is maintained at a level capable of being peeled by human power as in the initial stage. Further, after the peeling is performed, the peeling layer 313 is adjusted so as to easily move to the copper foil-clad laminate side, so that the ultrathin copper foil 311 remaining on the support-equipped package substrate 1 side moves to the surface. It is suppressed. Therefore, when the ultrathin copper foil 311 is subjected to circuit processing such as etching, the adverse effect of the release layer 313 on the circuit processing is suppressed.
図８のＤ−２に示すように、上記Ｄ−１の分離によって、ソルダーレジスト８上及び外部接続端子５３となるパターンめっきによる配線パターン５上に密着した状態で残った極薄銅箔３１１を、全面エッチングによって除去し、ソルダーレジスト８を露出させる。これにより、ソルダーレジスト８及び外部接続端子５３（配線パターン５）を下面に備えた半導体パッケージ１９を得ることができる。 As shown in D-2 of FIG. 8, the ultra-thin copper foil 311 remaining in close contact with the solder resist 8 and the wiring pattern 5 by pattern plating to be the external connection terminal 53 due to the separation of D-1. , Removed by full surface etching to expose the solder resist 8. As a result, a semiconductor package 19 having a solder resist 8 and an external connection terminal 53 (wiring pattern 5) on the lower surface can be obtained.
（電子部品パッケージの製造方法の変形例１）
図９に、本発明の一例である実施形態１の電子部品パッケージ１９（半導体パッケージ１９）の製造方法の変形例１を示す。この変形例１は、図８のＤ−１のように、支持層３と複合金属箔の一部と半導体パッケージ１９とを分離するところまでは、上記と同様であるが、Ｄ−２以降の工程が異なっている。以下に、本実施形態の半導体パッケージ１９の製造方法の変形例１の詳細を説明する。
(Modification example 1 of the manufacturing method of the electronic component package)
FIG. 9 shows a modification 1 of the manufacturing method of the electronic component package 19 (semiconductor package 19) of the first embodiment, which is an example of the present invention. This modification 1 is the same as above up to the point where the support layer 3, a part of the composite metal foil, and the semiconductor package 19 are separated as shown in D-1 of FIG. 8, but after D-2. The process is different. The details of the modification 1 of the manufacturing method of the semiconductor package 19 of the present embodiment will be described below.
（工程（Ｄ））
図９のＤ−３に示すように、上記Ｄ−１の分離によって、ソルダーレジスト８上及び外部接続端子５３となるパターンめっきによる配線パターン５上に密着した状態で残った極薄銅箔３１１をそのまま残し、その上に、めっきレジスト２０を形成する。次に、図９のＤ−４に示すように、半導体パッケージ１９側に残った極薄銅箔３１１を給電層として、硫酸銅めっき浴を用いて、パターン銅めっき２１を形成することにより、極薄銅箔３１１上に銅バンプ２２を形成する。次に、図９のＤ−５に示すように、めっきレジスト２０を剥離し、その後、全面エッチングを行うことにより、ソルダーレジスト８上に残った極薄銅箔３１１を除去して、ソルダーレジスト８を露出させる。これにより、ソルダーレジスト８及び外部接続端子５３である銅バンプ２２を下面に備えた半導体パッケージ１９を得ることができる。
(Step (D))
As shown in D-3 of FIG. 9, the ultra-thin copper foil 311 remaining in close contact with the solder resist 8 and the wiring pattern 5 by pattern plating to be the external connection terminal 53 due to the separation of D-1. It is left as it is, and the plating resist 20 is formed on it. Next, as shown in D-4 of FIG. 9, the pattern copper plating 21 is formed by using the ultrathin copper foil 311 remaining on the semiconductor package 19 side as a feeding layer and using a copper sulfate plating bath. A copper bump 22 is formed on the thin copper foil 311. Next, as shown in D-5 of FIG. 9, the plating resist 20 is peeled off, and then the entire surface is etched to remove the ultrathin copper foil 311 remaining on the solder resist 8, and the solder resist 8 is removed. To expose. As a result, a semiconductor package 19 having a solder resist 8 and a copper bump 22 which is an external connection terminal 53 on the lower surface can be obtained.
（電子部品パッケージの製造方法の変形例２）
図１０に、本発明の一例である実施形態１の電子部品パッケージ１９（半導体パッケージ１９）の製造方法の変形例２を示す。この変形例２は、図８のＤ−１のように、支持層３と複合金属箔の一部と半導体パッケージ１９とを分離するところまでは、上記と同様であるが、Ｄ−２以降の工程が異なっている。以下に、本実施形態の半導体パッケージ１９の製造方法の変形例２の詳細を説明する。
(Modification 2 of the manufacturing method of electronic component package)
FIG. 10 shows a modified example 2 of the manufacturing method of the electronic component package 19 (semiconductor package 19) of the first embodiment, which is an example of the present invention. This modification 2 is the same as above up to the point where the support layer 3, a part of the composite metal foil, and the semiconductor package 19 are separated as shown in D-1 of FIG. 8, but after D-2. The process is different. The details of the second modification of the method for manufacturing the semiconductor package 19 of the present embodiment will be described below.
（工程（Ｄ））
図１０のＤ−７に示すように、上記Ｄ−１の分離によって、ソルダーレジスト８上及び外部接続端子５３となるパターンめっきによる配線パターン５上に密着した状態で残った極薄銅箔３１１をそのまま残し、その上に、エッチングレジスト２３を形成する。このとき、エッチングレジスト２３は、外部接続端子５３（図４のＡ−３で形成したパターンめっきによる配線パターン５）に対応する領域を覆うパターンとなるように形成する。次に、図１０のＤ−８に示すように、エッチングを行うことにより、ソルダーレジスト８上に残った極薄銅箔３１１を除去して、ソルダーレジスト８を露出させる。次に、エッチングレジスト２３を除去する。これにより、ソルダーレジスト８及び配線パターン５（外部接続端子５３）を下面に備えた半導体パッケージ１９を得ることができる。
(Step (D))
As shown in D-7 of FIG. 10, the ultra-thin copper foil 311 remaining in close contact with the solder resist 8 and the wiring pattern 5 by pattern plating to be the external connection terminal 53 due to the separation of D-1. It is left as it is, and the etching resist 23 is formed on it. At this time, the etching resist 23 is formed so as to cover a region corresponding to the external connection terminal 53 (wiring pattern 5 by pattern plating formed in A-3 of FIG. 4). Next, as shown in D-8 of FIG. 10, the ultrathin copper foil 311 remaining on the solder resist 8 is removed by etching to expose the solder resist 8. Next, the etching resist 23 is removed. As a result, a semiconductor package 19 having a solder resist 8 and a wiring pattern 5 (external connection terminal 53) on the lower surface can be obtained.
（作用・効果）
本実施の形態の支持体付き配線基板１又は支持体付き電子部品（半導体）パッケージ１８によれば、支持体３の複層金属箔３１上に配置されたソルダーレジスト８及び配線パターン５と、ソルダーレジスト８上及び配線パターン５上の両方に跨って配置された絶縁層７と、を有する。これにより、以下に説明するように、ソルダーレジスト８と配線パターン５とを形成した後に、絶縁層７の形成を個別に行うことができる。
即ち、まず、支持体３の複層金属箔３１上にソルダーレジスト８を形成した後、複層金属箔３１を給電層とし、ソルダーレジスト８をめっきレジストとしてパターンめっき１５を行うことができる。このとき、ソルダーレジスト８と配線パターン５の表面の高さを同程度にして、配線パターン５の凹凸による段差を抑制することができる。
次に、ソルダーレジスト８上及び配線パターン５上の両方に跨って絶縁層７を形成するが、配線パターン５の凹凸による段差が抑制されているので、絶縁層７を段差に追従して流動させる必要がない。このため、絶縁層７が薄く流動性の小さいものであっても、厚さを均一に保つことができ、絶縁性等の電気特性を確保できる。これにより、配線基板２自体の厚さをより薄くすることができ、しかも、分離可能な支持体３を設けることが可能になる。
また、支持体付き電子部品（半導体）パッケージ１８から支持体３を分離した後は、支持体付き電子部品（半導体）パッケージ１８側に移行した金属箔をエッチングで除去する、又は回路加工等するといった簡易な工程を行うだけで、ソルダーレジスト８と外部接続端子５３等の配線パターン５が形成される。
したがって、薄くても実装時の反りを抑制することを可能にしつつ、支持体３を分離した後の電子部品パッケージを電子機器に搭載する工程を簡略化可能な、支持体付き配線基板１又は支持体付き電子部品パッケージ１８を提供することができる。
(Action / effect)
According to the wiring board 1 with a support or the electronic component (semiconductor) package 18 with a support of the present embodiment, the solder resist 8 and the wiring pattern 5 arranged on the multilayer metal foil 31 of the support 3 and the solder It has an insulating layer 7 arranged across both the resist 8 and the wiring pattern 5. As a result, as described below, the insulating layer 7 can be individually formed after the solder resist 8 and the wiring pattern 5 are formed.
That is, first, after forming the solder resist 8 on the multilayer metal foil 31 of the support 3, the pattern plating 15 can be performed using the multilayer metal foil 31 as a feeding layer and the solder resist 8 as a plating resist. At this time, the heights of the surfaces of the solder resist 8 and the wiring pattern 5 can be made about the same, and the step difference due to the unevenness of the wiring pattern 5 can be suppressed.
Next, the insulating layer 7 is formed over both the solder resist 8 and the wiring pattern 5, but since the step due to the unevenness of the wiring pattern 5 is suppressed, the insulating layer 7 is made to flow following the step. There is no need. Therefore, even if the insulating layer 7 is thin and has low fluidity, the thickness can be kept uniform and electrical characteristics such as insulation can be ensured. As a result, the thickness of the wiring board 2 itself can be made thinner, and the separable support 3 can be provided.
Further, after the support 3 is separated from the electronic component (semiconductor) package 18 with a support, the metal foil transferred to the electronic component (semiconductor) package 18 with a support is removed by etching or circuit processing is performed. A wiring pattern 5 such as a solder resist 8 and an external connection terminal 53 is formed only by performing a simple step.
Therefore, the wiring board 1 or the support with a support can simplify the process of mounting the electronic component package on the electronic device after the support 3 is separated, while making it possible to suppress the warp at the time of mounting even if it is thin. An electronic component package 18 with a body can be provided.
［実施形態２］
（支持体付き配線基板）
図１１及び図１２に、本発明の一例である実施形態２の支持体付き配線基板１を示す。本実施形態の支持体付き配線基板１は、上記実施形態１の支持体付き配線基板１の構成に加えて、さらに、前記配線パターン５が、前記複層金属箔３１側に配置された保護めっき５４を備える。以下に、本実施形態の支持体付き配線基板１を詳細に説明する。
[Embodiment 2]
(Wiring board with support)
11 and 12 show a wiring board 1 with a support according to a second embodiment of the present invention. In the wiring board 1 with a support of the present embodiment, in addition to the configuration of the wiring board 1 with a support of the first embodiment, the wiring pattern 5 is further arranged on the side of the multilayer metal foil 31 for protective plating. 54 is provided. The wiring board 1 with a support of this embodiment will be described in detail below.
（支持体）
本実施形態の支持体付き配線基板１に用いる支持体３は、上述した実施形態１と同様であるため、説明を省略する。
(Support)
Since the support 3 used for the wiring board 1 with a support of the present embodiment is the same as that of the above-described first embodiment, the description thereof will be omitted.
（配線基板）
図１１及び図１２に示すように、上述した実施形態１と同様に、配線基板２は、支持体３の複層金属箔３１上に配置されたソルダーレジスト８及び配線パターン５と、ソルダーレジスト８上及び配線パターン５上に配置された絶縁層７と、を備えている。この実施形態１の構成に加えて、実施形態２の配線基板２は、さらに、配線パターン５が、複層金属箔３１側に配置された保護めっき５４を備えている。つまり、配線パターン５の複層金属箔３１側に密着する部分には、保護めっき５４が配置されている。これ以外は、実施形態１で用いた配線基板２と同様である。
(Wiring board)
As shown in FIGS. 11 and 12, similarly to the first embodiment described above, the wiring board 2 has a solder resist 8 and a wiring pattern 5 arranged on the multilayer metal foil 31 of the support 3, and the solder resist 8. It includes an insulating layer 7 arranged on the top and on the wiring pattern 5. In addition to the configuration of the first embodiment, the wiring board 2 of the second embodiment further includes a protective plating 54 in which the wiring pattern 5 is arranged on the side of the multilayer metal foil 31. That is, the protective plating 54 is arranged at the portion of the wiring pattern 5 that is in close contact with the multilayer metal foil 31 side. Other than this, it is the same as the wiring board 2 used in the first embodiment.
本実施形態の配線基板２をより詳細に説明する。図１１及び図１２に示すように、本実施形態の配線基板２では、支持体３となる銅箔張り積層板側のピーラブル銅箔（複層金属箔３１）の極薄銅箔３１１上に、密着してソルダーレジスト８及び配線パターン５が形成される。配線パターン５の複層金属箔３１側に密着する部分には、保護めっき５４としてのニッケル・金めっきが配置されている。この保護めっき５４は、配線パターン５の構成の一部であり、配線パターン５に含まれるものである。ソルダーレジスト８及び保護めっき５４を含む配線パターン５は、支持体３の構成ではなく、配線基板２の構成に含まれるものである。配線パターン５に備えられるランド５３は、外部接続端子５３である。このランド５３のピーラブル銅箔側の先端には、ニッケル・金めっき（保護めっき５４）が形成され、ニッケル・金めっきはランド５３の構成の一部であり、ランド５３に含まれるものである。これ以外の詳細な構成は、実施形態１で用いた配線基板２と同様である。 The wiring board 2 of this embodiment will be described in more detail. As shown in FIGS. 11 and 12, in the wiring board 2 of the present embodiment, on the ultrathin copper foil 311 of the peelable copper foil (multilayer metal foil 31) on the copper foil-clad laminate side serving as the support 3, The solder resist 8 and the wiring pattern 5 are formed in close contact with each other. Nickel / gold plating as the protective plating 54 is arranged on the portion of the wiring pattern 5 that is in close contact with the multilayer metal foil 31 side. The protective plating 54 is a part of the configuration of the wiring pattern 5, and is included in the wiring pattern 5. The wiring pattern 5 including the solder resist 8 and the protective plating 54 is included in the configuration of the wiring board 2 rather than the configuration of the support 3. The land 53 provided in the wiring pattern 5 is an external connection terminal 53. Nickel / gold plating (protective plating 54) is formed at the tip of the land 53 on the peelable copper foil side, and the nickel / gold plating is a part of the structure of the land 53 and is included in the land 53. Other detailed configurations are the same as those of the wiring board 2 used in the first embodiment.
（支持体付き半導体パッケージ）
図１３に示すように、本実施形態の支持体付き半導体パッケージ１８は、上記で説明した支持体付き配線基板１（支持体付きパッケージ基板１）と、この支持体付き配線基板１の支持体３（銅箔張り積層板）とは反対側の面に配置された電子部品素子１１（半導体素子１１）と、を有する。つまり、配線基板２（パッケージ基板２）における、配線パターン５の複層金属箔３１側に密着する部分に、保護めっき５４としてのニッケル・金めっきが配置されている点以外は、上述した実施形態１の支持体付き半導体パッケージ１８と同様である。このため、詳細な説明は省略する。
(Semiconductor package with support)
As shown in FIG. 13, the semiconductor package 18 with a support of the present embodiment includes the wiring board 1 with a support (package substrate 1 with a support) described above and the support 3 of the wiring board 1 with a support. It has an electronic component element 11 (semiconductor element 11) arranged on a surface opposite to the (copper foil-clad laminate). That is, the above-described embodiment except that nickel / gold plating as the protective plating 54 is arranged on the portion of the wiring board 2 (package substrate 2) that is in close contact with the multilayer metal foil 31 side of the wiring pattern 5. It is the same as the semiconductor package 18 with a support of 1. Therefore, detailed description thereof will be omitted.
（支持体付き配線基板の製造方法）
図１４に、本発明の一例である実施形態２の支持体付き配線基板１の製造方法を示す。本実施形態２の支持体付き配線基板１の製造方法は、上述した実施形態１の製造方法と同様に、支持体３に備えられた複層金属箔３１上にソルダーレジスト８及び配線パターン５を形成する工程（Ａ）と、前記ソルダーレジスト８及び配線パターン５を表裏面の少なくとも一方に備えた配線基板２を形成する工程（Ｂ）と、を有する。ただ、本実施形態２の製造方法は、前記工程（Ａ）において、前記配線パターン５の複層金属箔３１側に保護めっき５４を形成する点だけが、上記実施形態１の製造方法とは異なっている。以下に、本実施形態２の支持体付き配線基板１の製造方法を、詳細に説明する。
(Manufacturing method of wiring board with support)
FIG. 14 shows a method for manufacturing the wiring board 1 with a support according to the second embodiment, which is an example of the present invention. The method for manufacturing the wiring board 1 with a support according to the second embodiment is the same as the manufacturing method for the first embodiment described above, in which the solder resist 8 and the wiring pattern 5 are formed on the multilayer metal foil 31 provided on the support 3. It includes a step (A) of forming and a step (B) of forming a wiring board 2 having the solder resist 8 and the wiring pattern 5 on at least one of the front and back surfaces. However, the manufacturing method of the second embodiment is different from the manufacturing method of the first embodiment only in that the protective plating 54 is formed on the multilayer metal foil 31 side of the wiring pattern 5 in the step (A). ing. The method for manufacturing the wiring board 1 with a support according to the second embodiment will be described in detail below.
（工程（Ａ））
図１４のＡ−１に示すように、実施形態１の製造方法と同様にして、支持体３として、ピーラブル銅箔（複層金属箔３１）を備えた支持体３となる銅箔張り積層板を準備する。
(Step (A))
As shown in A-1 of FIG. 14, a copper foil-clad laminate serving as a support 3 provided with a peelable copper foil (multi-layer metal foil 31) as the support 3 in the same manner as in the manufacturing method of the first embodiment. Prepare.
図１４のＡ−２に示すように、実施形態１の製造方法と同様にして、銅箔張り積層板に備えられたピーラブル銅箔（複層金属箔３１）上（詳細には極薄銅箔３１１上）に、ソルダーレジスト８を形成する。 As shown in A-2 of FIG. 14, on the peelable copper foil (multilayer metal foil 31) provided on the copper foil-clad laminate in the same manner as in the manufacturing method of the first embodiment (specifically, the ultrathin copper foil). A solder resist 8 is formed on 311).
図１４のＡ−３に示すように、実施形態１の製造方法と同様にして、銅箔張り積層板に備えられた極薄銅箔３１１上に、配線パターン５を形成する。支持体３の極薄銅箔３１１の表面に密着させて、所定パターン状に形成したソルダーレジスト８の間隙に、外部接続端子５３となる配線パターン５を形成する。ただ、実施形態１の製造方法とは異なり、配線パターン５の極薄銅箔３１１側の先端には、保護めっき５４を形成する。
詳細には、ピーラブル銅箔を給電層とし、先に形成したソルダーレジスト８をめっきレジストとして、まず、保護めっき５４としてのニッケル・金めっきを、以下のように形成する。極薄銅箔３１１上に、電気金めっきを用いて、金めっきを形成する。金めっきの厚さは、０．０１〜１μｍが挙げられる。次に、金めっき上に、電気ニッケルめっきを用いてニッケルめっきを形成する。ニッケルめっきの厚さは、例えば、０．５〜１０μｍが挙げられる。なお、ニッケルめっきを形成する前に、金めっき上にパラジウムめっき等の貴金属をめっきしてから、ニッケルめっきを形成してもよい。
次に、実施形態１の製造方法と同様にして、ニッケルめっき上に、硫酸銅めっき浴を用いて、パターンめっきを形成することにより、極薄銅箔３１１上に密着し、極薄銅箔３１１側の先端にニッケル・金めっき５４を備えた配線パターン５を形成する。これ以外は、実施形態１と同様にして、配線パターン５を形成する。
As shown in A-3 of FIG. 14, the wiring pattern 5 is formed on the ultrathin copper foil 311 provided on the copper foil-clad laminate in the same manner as in the manufacturing method of the first embodiment. A wiring pattern 5 serving as an external connection terminal 53 is formed in the gaps between the solder resists 8 formed in a predetermined pattern by being brought into close contact with the surface of the ultrathin copper foil 311 of the support 3. However, unlike the manufacturing method of the first embodiment, the protective plating 54 is formed at the tip of the wiring pattern 5 on the ultrathin copper foil 311 side.
Specifically, the peelable copper foil is used as the feeding layer, the solder resist 8 formed earlier is used as the plating resist, and first, nickel / gold plating as the protective plating 54 is formed as follows. Gold plating is formed on the ultrathin copper foil 311 by using electrogold plating. The thickness of gold plating is 0.01 to 1 μm. Next, nickel plating is formed on the gold plating by using electric nickel plating. The thickness of the nickel plating is, for example, 0.5 to 10 μm. Before forming the nickel plating, a noble metal such as palladium plating may be plated on the gold plating, and then the nickel plating may be formed.
Next, in the same manner as in the manufacturing method of the first embodiment, pattern plating is formed on the nickel plating using a copper sulfate plating bath, so that the pattern plating is formed on the ultrathin copper foil 311 and adheres to the ultrathin copper foil 311. A wiring pattern 5 having nickel / gold plating 54 at the tip on the side is formed. Other than this, the wiring pattern 5 is formed in the same manner as in the first embodiment.
（工程（Ｂ））
図５のＢ−１〜Ｂ−４に示すように、そして、図６のＢ−５〜Ｂ−７に示すように、実施形態１と同様にして、配線基板（パッケージ基板）２を形成した。
(Step (B))
As shown in B-1 to B-4 of FIG. 5, and as shown in B-5 to B-7 of FIG. 6, the wiring board (package board) 2 was formed in the same manner as in the first embodiment. ..
（支持体付き電子部品パッケージの製造方法）
図７に示すのと同様にして、本発明の一例である実施形態２の支持体付き電子部品パッケージ１８（支持体付き半導体パッケージ１８）の製造方法を示す。本実施形態２の支持体付き半導体パッケージ１８の製造方法は、上述した実施形態１の製造方法と同様に、前記工程（Ｂ）の後、前記支持体付き配線基板の前記支持体とは反対側の面に半導体素子を配置する工程（Ｃ）を有している。実施形態１と同様であるため、詳細は省略する。
(Manufacturing method of electronic component package with support)
In the same manner as shown in FIG. 7, a method for manufacturing the electronic component package 18 with a support (semiconductor package 18 with a support) according to the second embodiment of the present invention is shown. The method for manufacturing the semiconductor package 18 with a support according to the second embodiment is the same as the manufacturing method for the first embodiment described above, after the step (B), the side of the wiring board with the support opposite to the support. It has a step (C) of arranging a semiconductor element on the surface of. Since it is the same as the first embodiment, the details will be omitted.
（電子部品パッケージの製造方法）
図８に示すのと同様にして、本発明の一例である実施形態２の電子部品パッケージ１９（半導体パッケージ１９）の製造方法を示す。本実施形態２の電子部品（半導体）パッケージ１９の製造方法は、前記工程（Ｃ）の後、前記支持体３における複層金属箔３１の金属箔３１１、３１２同士の境界３１３で剥離して、前記支持体３と電子部品パッケージ１９である半導体パッケージ１９とを分離する工程（Ｄ）を有する。以下に、本実施形態の半導体パッケージ１９の製造方法の詳細を説明する。
(Manufacturing method of electronic component package)
A method for manufacturing the electronic component package 19 (semiconductor package 19) of the second embodiment, which is an example of the present invention, is shown in the same manner as shown in FIG. In the method of manufacturing the electronic component (semiconductor) package 19 of the second embodiment, after the step (C), the metal foils 311 and 312 of the multilayer metal foil 31 in the support 3 are peeled off at the boundary 313 between the two. It has a step (D) of separating the support 3 and the semiconductor package 19 which is an electronic component package 19. The details of the manufacturing method of the semiconductor package 19 of this embodiment will be described below.
（工程（Ｄ））
図８のＤ−１に示すのと同様に、実施形態１の製造方法と同様にして、銅箔張り積層板（支持体３）のピーラブル銅箔（複合金属箔３１）における、極薄銅箔３１１とキャリア銅箔３１２との境界３１３で剥離することにより、銅箔張り積層板（支持体３）と半導体パッケージ１９とを分離する。
(Step (D))
As shown in D-1 of FIG. 8, in the same manner as in the manufacturing method of the first embodiment, the ultrathin copper foil in the peelable copper foil (composite metal foil 31) of the copper foil-clad laminate (support 3). The copper foil-clad laminate (support 3) and the semiconductor package 19 are separated by peeling at the boundary 313 between the 311 and the carrier copper foil 312.
図８のＤ−２に示すように、上記Ｄ−１の分離によって、ソルダーレジスト８上及び外部接続端子５３となるパターンめっき上に密着した状態で残った極薄銅箔３１１を、全面エッチングによって除去し、ソルダーレジスト８を露出させる。このとき、パターンめっきの先端（表面）には、ニッケル・金めっき５４を備えている。このため、パターンめっき上の極薄銅箔３１１が完全に除去された後は、このニッケル・金めっき５４がエッチングレジストとして機能し、過剰にパターンめっき１５がエッチングされるのを抑制することができる。即ち、ソルダーレジスト８の表面とパターンめっき１５の表面とは段差のない平坦な状態が得られる。これにより、ソルダーレジスト８及び外部接続端子５３を下面に備えた半導体パッケージ１９を得ることができる。 As shown in D-2 of FIG. 8, the ultra-thin copper foil 311 remaining in close contact with the solder resist 8 and the pattern plating serving as the external connection terminal 53 due to the separation of D-1 is entirely etched. Remove to expose the solder resist 8. At this time, the tip (surface) of the pattern plating is provided with nickel / gold plating 54. Therefore, after the ultrathin copper foil 311 on the pattern plating is completely removed, the nickel / gold plating 54 functions as an etching resist, and it is possible to prevent the pattern plating 15 from being excessively etched. .. That is, a flat state with no steps can be obtained between the surface of the solder resist 8 and the surface of the pattern plating 15. As a result, a semiconductor package 19 having a solder resist 8 and an external connection terminal 53 on the lower surface can be obtained.
（作用・効果）
本実施形態２によれば、実施形態１と同様の作用効果を有することに加え、以下のような作用効果を有する。即ち、支持体付き半導体（電子部品）パッケージ１８から支持体３を分離した後、支持体付き半導体パッケージ１８側に移行した極薄銅箔３１１をエッチングで除去する際に、配線パターン５の先端に備えられた保護めっき５４が、過剰に配線パターン５がエッチングされないようにするためのエッチングレジストとして機能する。これにより、ソルダーレジスト８及び外部接続端子５３を下面に備えた半導体パッケージ１９を、管理裕度の広い安定したプロセスで得ることができる。また、後から外部接続端子５３上に保護めっき５４を形成する工程を不要にすることができる。
(Action / effect)
According to the second embodiment, in addition to having the same action and effect as that of the first embodiment, it has the following actions and effects. That is, when the support 3 is separated from the support-equipped semiconductor (electronic component) package 18 and then the ultrathin copper foil 311 transferred to the support-equipped semiconductor package 18 side is removed by etching, the tip of the wiring pattern 5 is attached. The protective plating 54 provided functions as an etching resist to prevent the wiring pattern 5 from being excessively etched. As a result, the semiconductor package 19 having the solder resist 8 and the external connection terminal 53 on the lower surface can be obtained by a stable process with a wide management margin. Further, the step of forming the protective plating 54 on the external connection terminal 53 afterwards can be eliminated.
１．支持体付き配線基板（支持体付きパッケージ基板）
２．配線基板（パッケージ基板）
３．支持体（銅箔張り積層板）
３１．複層金属箔（ピーラブル銅箔）
３１１．第一金属箔（極薄銅箔）
３１２．第二金属箔（キャリア銅箔）
３１３．境界（剥離層）
３２．金属箔（銅箔）
３３．支持層（ガラスエポキシ樹脂）
５．配線パターン
５１．ライン
５２．ランド（内部接続端子）
５３．ランド（外部接続端子）
５４．保護めっき（ニッケル・金めっき）
６．層間接続（非貫通ビア）
６１．層間接続孔（非貫通孔）
６２．導電体（フィルドめっき）
７．絶縁層（ガラスエポキシ樹脂）
７１．第一の絶縁層（ガラスエポキシ樹脂）
７２．第二の絶縁層（ガラスエポキシ樹脂）
８．ソルダーレジスト
１０．予備はんだ
１１．電子部品素子（半導体素子）
１１１．フリップチップ端子
１１２．ワイヤボンド端子
１２．アンダーフィル材
１３．ボンディングワイヤ
１４．モールド樹脂
１５．パターンめっき
１６．導体層（銅箔）
１７．開口
１８．支持体付き電子部品パッケージ（支持体付き半導体パッケージ）
１９．電子部品パッケージ（半導体パッケージ）
２０．めっきレジジスト
２１．パターン銅めっき
２２．銅バンプ
２３．エッチングレジスト
1. 1. Wiring board with support (package board with support)
2. 2. Wiring board (package board)
3. 3. Support (copper foil-clad laminate)
31. Multi-layer metal foil (peelable copper foil)
311. First metal foil (ultra-thin copper foil)
312. Second metal foil (carrier copper foil)
313. Boundary (peeling layer)
32. Metal foil (copper foil)
33. Support layer (glass epoxy resin)
5. Wiring pattern 51. Line 52. Land (internal connection terminal)
53. Land (external connection terminal)
54. Protective plating (nickel / gold plating)
6. Interlayer connection (non-penetrating via)
61. Interlayer connection hole (non-through hole)
62. Conductor (filled plating)
7. Insulation layer (glass epoxy resin)
71. First insulating layer (glass epoxy resin)
72. Second insulating layer (glass epoxy resin)
8. Solder resist 10. Preliminary solder 11. Electronic component element (semiconductor element)
111. Flip chip terminal 112. Wire bond terminal 12. Underfill material 13. Bonding wire 14. Mold resin 15. Pattern plating 16. Conductor layer (copper foil)
17. Opening 18. Electronic component package with support (semiconductor package with support)
19. Electronic component package (semiconductor package)
20. Plating Regist 21. Pattern copper plating 22. Copper bump 23. Etching resist
Claims (8)
前記支持体の前記複層金属箔上に配置されたソルダーレジスト及び配線パターンと、前記ソルダーレジスト上及び配線パターン上に配置された絶縁層と、を備える配線基板と、
を有する、支持体付き配線基板。 A support including a support layer and a multi-layer metal foil arranged on at least one of the front and back surfaces of the support layer, and a plurality of layers of metal foils are laminated in a state where they can be peeled off at a boundary between at least one of the metal foils. With the body
A wiring board including a solder resist and a wiring pattern arranged on the multilayer metal foil of the support, and an insulating layer arranged on the solder resist and the wiring pattern.
A wiring board with a support.
前記ソルダーレジスト及び配線パターンを表裏面の少なくとも一方に備えた配線基板を形成する工程（Ｂ）と、
を有する、支持体付き配線基板の製造方法。 A step (A) of forming a solder resist and a wiring pattern on a multi-layer metal foil provided on a support, and
The step (B) of forming a wiring board provided with the solder resist and the wiring pattern on at least one of the front and back surfaces, and
A method for manufacturing a wiring board with a support.
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