JP2020137110A - キャリブレーション回路及びこれを含む半導体装置 - Google Patents
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Abstract
Description
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- 基準抵抗ノードを介して前記外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、
前記キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことを特徴とする、キャリブレーション回路。 - 前記基準抵抗ノードの電圧レベルと基準電圧の電圧レベルとを比較して、電圧感知信号及び前記キャリブレーションコードを生成するキャリブレーションコード生成回路をさらに含み、
前記エンファシス回路は、前記基準抵抗レッグが前記基準抵抗ノードの電圧レベルを変化させる時、前記電圧感知信号及び前記キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させることを特徴とする、請求項1に記載のキャリブレーション回路。 - 前記キャリブレーションコード生成回路は、前記基準抵抗ノードの電圧レベルと前記基準電圧の電圧レベルとの比較結果に基づいて前記電圧感知信号のロジックレベルを遷移させ、前記キャリブレーションコードのコード値を増加又は減少させることを特徴とする、請求項2に記載のキャリブレーション回路。
- 前記エンファシス回路は、前記キャリブレーションコードに基づいてエンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、請求項2に記載のキャリブレーション回路。 - 前記エンファシス制御信号生成器は、前記キャリブレーションコードの少なくとも一部の遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項4に記載のキャリブレーション回路。
- 前記エンファシスドライバは、前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも低い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも高い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項4に記載のキャリブレーション回路。 - 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項4に記載のキャリブレーション回路。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項7に記載のキャリブレーション回路。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項8に記載のキャリブレーション回路。
- 基準抵抗ノードを介して外部基準抵抗と連結し、キャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;
前記キャリブレーションコードに基づいて、エンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、キャリブレーション回路。 - クロック信号に同期して前記基準抵抗ノードの電圧レベルを基準電圧の電圧レベルと比較して、電圧感知信号及び前記キャリブレーションコードを生成するキャリブレーションコード生成回路をさらに含むことを特徴とする、請求項10に記載のキャリブレーション回路。
- 前記キャリブレーションコード生成回路は、前記基準抵抗ノードの電圧レベルと前記基準電圧の電圧レベルとの比較結果に基づいて、前記電圧感知信号のロジックレベルを遷移させ、前記キャリブレーションコードのコード値を増加又は減少させることを特徴とする、請求項11に記載のキャリブレーション回路。
- 前記エンファシス制御信号生成器は、前記キャリブレーションコードの少なくとも一部の遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項10に記載のキャリブレーション回路。
- 前記エンファシスドライバは、前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも低い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗ノードの電圧レベルが前記基準電圧の電圧レベルよりも高い時、前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項11に記載のキャリブレーション回路。 - 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項11に記載のキャリブレーション回路。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項15に記載のキャリブレーション回路。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項16に記載のキャリブレーション回路。
- 外部基準抵抗と共通に連結し、順次キャリブレーション動作を遂行する複数のダイを含み、
前記複数のダイの少なくとも一つは、基準抵抗パッドを介して前記外部基準抵抗と連結し、第1のキャリブレーションコード及び第2のキャリブレーションコードを生成するキャリブレーション回路;及び、
前記第1及び第2のキャリブレーションコードに基づいてインピーダンスが設定されてデータを出力するデータ出力回路を含み、
前記キャリブレーション回路は、前記基準抵抗パッドと連結する基準抵抗ノードと連結し、前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させる基準抵抗レッグ;及び、
前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシス回路を含むことを特徴とする、半導体装置。 - 前記基準抵抗ノードの電圧レベルと基準電圧の電圧レベルとを比較して、電圧感知信号及び前記第1のキャリブレーションコードを生成する第1のキャリブレーションコード生成回路をさらに含み、
前記エンファシス回路は、前記基準抵抗レッグが前記基準抵抗ノードの電圧レベルを変化させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを変化させることを特徴とする、請求項18に記載の半導体装置。 - 前記エンファシス回路は、前記基準抵抗レッグが前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを上昇させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを上昇させ、
前記基準抵抗レッグが前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを下降させる時、前記電圧感知信号及び前記第1のキャリブレーションコードに基づいて前記基準抵抗ノードの電圧レベルを下降させることを特徴とする、請求項19に記載の半導体装置。 - 前記エンファシス回路は、前記キャリブレーションコードに基づいて、エンファシス制御信号を生成するエンファシス制御信号生成器;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを変化させるエンファシスドライバを含むことを特徴とする、請求項19に記載の半導体装置。 - 前記エンファシス制御信号生成器は、前記キャリブレーションコードの一部のビットの遷移を感知して、前記エンファシス制御信号をイネーブルさせることを特徴とする、請求項21に記載の半導体装置。
- 前記エンファシスドライバは、前記電圧感知信号及び前記エンファシス制御信号の相補信号に基づいて、前記基準抵抗ノードの電圧レベルを上昇させるプルアップエンファシスドライバ;及び、
前記電圧感知信号及び前記エンファシス制御信号に基づいて、前記基準抵抗ノードの電圧レベルを下降させるプルダウンエンファシスドライバを含むことを特徴とする、請求項21に記載の半導体装置。 - 前記外部基準抵抗は第1の電源電圧端子及び前記基準抵抗ノード間に連結し、前記基準抵抗レッグは前記基準抵抗ノード及び接地電圧端子間に連結し、
前記プルアップエンファシスドライバは第2の電源電圧端子及び前記基準抵抗ノード間に連結し、前記プルダウンエンファシスドライバは前記基準抵抗ノード及び前記接地電圧端子間に連結することを特徴とする、請求項23に記載の半導体装置。 - 前記第2の電源電圧は、前記第1の電源電圧よりも高い電圧レベルを持つことを特徴とする、請求項24に記載の半導体装置。
- 前記キャリブレーション回路は、前記第1のキャリブレーションコードに基づいて抵抗値が設定されるプルダウン抵抗レッグ;
前記第2のキャリブレーションコードに基づいて抵抗値が設定されるプルアップ抵抗レッグ;及び、
前記プルアップ抵抗レッグ及び前記プルダウン抵抗レッグの抵抗比による電圧レベルと前記基準電圧の電圧レベルとを比較して、前記第2のキャリブレーションコードを生成する第2のキャリブレーションコード生成回路をさらに含むことを特徴とする、請求項19に記載の半導体装置。
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