JP2020107633A

JP2020107633A - 光源装置、および発光制御回路

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Publication number: JP2020107633A
Application number: JP2018242244A
Authority: JP
Inventors: 啓石丸; Hiroshi Ishimaru
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2018-12-26
Filing date: 2018-12-26
Publication date: 2020-07-09

Abstract

【課題】発光素子に流す電流を一定（所定の範囲内）とし、光量の調整精度が低下することが抑制された光源装置を提供する。【解決手段】発光制御回路１００は、第１のスイッチ素子ＱＮ１を制御するために第１の制御信号を生成する駆動回路３０と、第２のスイッチ素子ＱＮ２を制御するために第２の制御信号を生成するスイッチング制御回路５０と、を備える。発光制御回路１００は、第１のスイッチ素子ＱＮ１をオン状態とする第１の制御信号のオンデューティー比が第１の所定値以上のとき、第１の制御信号が非活性化状態の期間は、第１の周波数を有する第２の制御信号を非活性化状態に維持し、第１の制御信号のオンデューティー比が第１の所定値未満で且つ第１の所定値より小さい第２の所定値以上のとき、第１の制御信号が非活性化されている期間の一部において、第１の周波数より低い第２の周波数を有する第２の制御信号を活性化状態に維持する。【選択図】図１

Description

本発明は、レーザーダイオードや発光ダイオード等の発光素子を用いる光源装置、および、該光源装置において発光を制御する発光制御回路に関する。

レーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）等の発光素子を用いる光源装置において明るさを調節する手法として、アナログ調光とデジタル調光とが知られている。例えば、アナログ調光は、発光素子を駆動するスイッチングレギュレーターを制御して、発光素子に流れる電流の大きさを調節することによって実現される。一方、デジタル調光は、発光素子に直列に接続されたスイッチ素子をオン／オフ制御して、発光素子に電流が流れる期間の長さを調節することによって実現される。

従来、例えば、特許文献１に記載されているように、デジタル調光において発光素子に電流を流す期間が短い場合に、デジタル調光用の第１の制御信号（特許文献１の図２１のＤＤＲＶ信号）が活性化されている期間において、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止することできる発光制御回路が開示されている。

具体的には、特許文献１の図８、図１３に示されているように、発光制御回路が有するスイッチング制御回路はデジタル調光にて、第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が活性化状態から非活性化状態に遷移してから所定の期間においてアナログ調光用の第２の制御信号（特許文献１の図２１のＧＡＴＥ信号）の活性化状態を維持する。それにより、第２の制御信号が印加されるトランジスターがオン状態となる期間を第１の制御信号が非活性化されてから所定の期間だけ延長して、インダクターに補填されるエネルギーを連続的に増加させて、必要なエネルギーの蓄積を行う。

米国特許ＵＳ２０１８／０１８０９７８号明細書

特許文献１に記載の発光制御回路では、第１の制御信号のオンデューティー比が所定の値未満である場合に、第１の制御信号が活性化状態であるときに、第２の制御信号のパルス数は１つ、もしくは、２つ以上になる場合がある。
前記第２の制御信号のパルス数が２つ以上の場合に、第２の制御信号が印加されるトランジスターのオン状態となる期間が延長されて、必要以上のエネルギーがインダクターに蓄積される。その結果、発光素子に流す電流を所定の範囲内に保てずに、光量の調整精度が低下する、という課題があった。

本願の光源装置は、第１のノードと第２のノードとの間に接続される発光素子と、前記第１のノードと前記第２のノードとの間で、前記発光素子と直列に接続される第１のスイッチ素子と、前記第２のノードと、直列に接続された前記発光素子および前記第１のスイッチ素子と、の間に接続されるインダクターと、前記インダクターと前記第２のノードとの間に接続される第２のスイッチ素子と、活性化状態にすることで前記第１のスイッチ素子をオン状態とし、非活性化状態にすることで前記第１のスイッチ素子をオフ状態とする第１の制御信号と、活性化状態にすることで前記第２のスイッチ素子をオン状態とし、非活性化状態にすることで前記第２のスイッチ素子をオフ状態とする第２の制御信号と、を出力する発光制御回路と、を備え、前記発光制御回路は、前記第１のスイッチ素子をオン状態とする前記第１の制御信号のオンデューティー比が第１の所定値以上のとき、前記第１の制御信号が非活性化状態の期間は、第１の周波数を有する前記第２の制御信号を非活性化状態に維持し、前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第１の所定値より小さい第２の所定値以上のとき、前記第１の制御信号が非活性化されている期間の一部において、前記第１の周波数より低い第２の周波数を有する前記第２の制御信号を活性化状態に維持する、ことを特徴とする。

上記の光源装置において、前記第２の周波数は、前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第２の所定値以上のとき、前記第２の制御信号の１周期が、前記第１の制御信号が活性化状態の期間より長くなる周波数であることが好ましい。

上記の光源装置において、前記発光制御回路は、前記第１の制御信号のオンデューティー比が前記第２の所定値未満のとき、前記第１の制御信号が活性化状態から非活性化状態に遷移してから所定の期間、前記第２の周波数を有する前記第２の制御信号を活性化状態に維持することが好ましい。

上記の光源装置において、前記発光制御回路は、電流源と、一端が前記電流源と接続された第１のキャパシターと、一端が前記電流源と接続された第３のスイッチ素子と、一端が前記第３のスイッチ素子の他端と接続された第２のキャパシターと、を有する発振回路を備えることが好ましい。

上記の光源装置において、前記発光制御回路は、電流源と、一端が前記電流源と接続された第４のスイッチ素子と、一端が前記第４のスイッチ素子の他端と接続された第１のキャパシターと、一端が前記電流源と接続された第５のスイッチ素子と、一端が前記第５のスイッチ素子の他端と接続された、前記第１のキャパシターより容量値が大きい第２のキャパシターと、を有する発振回路を備えることが好ましい。

上記の光源装置において、前記発光制御回路は、第１の電流源と、一端が前記第１の電流源と接続された第１のキャパシターと、第２の電流源と、一端が前記第２の電流源と接続され、他端が前記第１のキャパシターの一端に接続された第６のスイッチ素子と、を有する発振回路を備えることが好ましい。

上記の光源装置において、前記発光制御回路は、第１の電流源と、一端が前記第１の電流源と接続され、他端が第１のキャパシターの一端に接続された第７のスイッチ素子と、前記第１の電流源より電流値が小さい第２の電流源と、一端が前記第２の電流源と接続され、他端が前記第１のキャパシターの一端に接続された第８のスイッチ素子と、を有する発振回路を備えることが好ましい。

本願の発光制御回路は、第１のノードと第２のノードとの間に接続される発光素子と、前記第１のノードと前記第２のノードとの間で、前記発光素子と直列に接続される第１のスイッチ素子と、前記第２のノードと、直列に接続された前記発光素子および前記第１のスイッチ素子と、の間に接続されるインダクターと、前記インダクターと前記第２のノードとの間に接続される第２のスイッチ素子と、を備える光源装置を制御する発光制御回路であって、活性化状態にすることで前記第１のスイッチ素子をオン状態とし、非活性化状態にすることで前記第１のスイッチ素子をオフ状態とする第１の制御信号と、活性化状態にすることで前記第２のスイッチ素子をオン状態とし、非活性化状態にすることで前記第２のスイッチ素子をオフ状態とする第２の制御信号と、を出力し、前記第１のスイッチ素子をオン状態とする前記第１の制御信号のオンデューティー比が第１の所定値以上のとき、前記第１の制御信号が非活性化状態の期間は、第１の周波数を有する前記第２の制御信号を非活性化状態に維持し、前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第１の所定値より小さい第２の所定値以上のとき、前記第１の制御信号が非活性化されている期間の一部において、前記第１の周波数より低い第２の周波数を有する前記第２の制御信号を活性化状態に維持する、ことを特徴とする。

本発明の実施形態に係る発光制御回路を備える光源装置の回路図。本発明の実施形態に係る光源装置の動作を説明する図。本発明の実施形態に係る光源装置の動作を説明する図。図１に示すクロック信号生成回路の構成例を示す回路図。従来技術でのタイミングチャート。本発明の実施形態でのタイミングチャート。変形例１に係るクロック信号生成回路の構成例を示す回路図。変形例２に係るクロック信号生成回路の構成例を示す回路図。変形例３に係るクロック信号生成回路の構成例を示す回路図。

以下、本発明の実施形態について、図面を参照して説明する。

（実施形態１）
図１は、実施形態１に係る発光制御回路を備える光源装置１の構成例を示す回路図である。図１に示すように、光源装置１は、発光制御回路１００と、発光素子１１０と、インダクターＬ１と、第１のスイッチ素子であるＮチャネルＭＯＳトランジスターＱＮ１と、第２のスイッチ素子であるＮチャネルＭＯＳトランジスターＱＮ２と、ダイオードＤ１〜Ｄ３と、ツェナーダイオードＤ４と、抵抗Ｒ１〜Ｒ４と、キャパシターＣ３〜Ｃ８とを含んでいる。

また図１に示すように、発光制御回路１００は、内部レギュレーター１０と、レベルシフター２１および２２と、駆動回路３０と、クロック信号生成回路４０と、スイッチング制御回路５０と、駆動回路６０と、出力回路６１と、スイッチング制御回路５０のフィードバックループに設けられたスロープ補償回路７１、電流センスアンプ７２、オペアンプ７３、スイッチ回路７４、コンパレーター７５、サンプルホールド回路７６と、電流センスアンプ７７と、選択回路７８を含んでいる。

光源装置１の第１のノードＮ１には、高電位側の電源電位ＶＤＤが供給され、第２のノードＮ２には、低電位側の電源電位ＶＳＳが供給される。図１には、電源電位ＶＳＳが接地電位（０Ｖ）である場合が示されている。第１のノードＮ１と第２のノードＮ２との間には、ＮチャネルＭＯＳトランジスターＱＮ１と、発光素子１１０と、抵抗Ｒ１と、インダクターＬ１と、ＮチャネルＭＯＳトランジスターＱＮ２と、抵抗Ｒ２とが直列に接続されている。発光素子１１０は、例えば、少なくとも１つのレーザーダイオード（ＬＤ）または発光ダイオード（ＬＥＤ）等を含み、供給される電流の大きさに応じた明るさで発光する。

ＮチャネルＭＯＳトランジスターＱＮ１は、発光素子１１０とインダクターＬ１の間に接続されている。ＮチャネルＭＯＳトランジスターＱＮ１は、発光素子１１０に接続されたドレインと、インダクターＬ１の一端に接続されたソースと、キャパシターＣ５の一端に接続されたゲートとを有している。ＮチャネルＭＯＳトランジスターＱＮ１は、デジタル調光のために設けられており、抵抗Ｒ１とＮチャネルＭＯＳトランジスターＱＮ１のドレインとの間に接続された発光素子１１０に流れる電流を制御する。

キャパシターＣ５は、第１の制御信号ＤＤＲＶが印加される一端と、ＮチャネルＭＯＳトランジスターＱＮ１のゲートが接続される他端とを有している。キャパシターＣ６は、第３の制御信号ＧＡＴＥ’が印加される一端と、ダイオードＤ２のカソードとダイオードＤ３のアノードが接続される他端とを有している。

ダイオードＤ２とダイオードＤ３は、ＮチャネルＭＯＳトランジスターＱＮ１のソースと、キャパシターＣ５の他端の間に直列で接続されている。ダイオードＤ２のアノードがＮチャネルＭＯＳトランジスターＱＮ１のソースに接続されて、ダイオードＤ３のカソードがキャパシターＣ５の他端に接続される。

ツェナーダイオードＤ４は、アノードがＮチャネルＭＯＳトランジスターＱＮ１のソースに接続されて、カソードがＮチャネルＭＯＳトランジスターＱＮ１のゲートに接続されている。抵抗Ｒ４は、ＮチャネルＭＯＳトランジスターＱＮ１のゲートとソースの間に接続される。

抵抗Ｒ１は、第１のノードＮ１と発光素子１１０との間に接続されて、例えば、５０ｍΩ程度の小さい抵抗値を有しており、ＮチャネルＭＯＳトランジスターＱＮ１および発光素子１１０に流れる電流を検出するために用いられる。ＮチャネルＭＯＳトランジスターＱＮ２は、インダクターＬ１の他端に接続されたドレインと、抵抗Ｒ２を介して第２のノードＮ２に接続されたソースと、第２の制御信号ＧＡＴＥが印加されるゲートとを有している。

ＮチャネルＭＯＳトランジスターＱＮ２は、アナログ調光のために設けられており、インダクターＬ１の他端から第２のノードＮ２に流れる電流を制御する。ＮチャネルＭＯＳトランジスターＱＮ２は、第２の制御信号ＧＡＴＥがハイレベルに活性化されているときにオン状態となり、第２の制御信号ＧＡＴＥがローレベルに非活性化されているときにオフ状態となる。第２の制御信号ＧＡＴＥが交互に活性化および非活性化されると、ＮチャネルＭＯＳトランジスターＱＮ２がスイッチング動作を行う。

抵抗Ｒ２は、ＮチャネルＭＯＳトランジスターＱＮ２のソースと第２のノードＮ２との間に接続されて、例えば、１００ｍΩ程度の小さい抵抗値を有しており、ＮチャネルＭＯＳトランジスターＱＮ２に流れる電流を検出するために用いられる。なお、スイッチング素子としては、ＭＯＳトランジスター以外にも、バイポーラトランジスター、ＩＧＢＴ（絶縁ゲートバイポーラトランジスター）、または、サイリスター等を使用することができる。

ダイオードＤ１は、インダクターＬ１の他端と第１のノードＮ１との間に接続されており、インダクターＬ１の他端に接続されたアノードと、第１のノードＮ１に接続されたカソードとを有している。ダイオードＤ１としては、例えば、ＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオード等が用いられる。

キャパシターＣ３は、第１のノードＮ１と第２のノードＮ２との間に接続され、電源電圧（ＶＤＤ−ＶＳＳ）を平滑化する。キャパシターＣ４は、インダクターＬ１の一端と第１のノードＮ１との間に接続され、電源電圧（ＶＤＤ−ＶＳＳ）を降圧して得られる降圧電圧を平滑化する。

図２、図３は、光源装置１の動作を説明する図であり、第１の制御信号ＤＤＲＶ、第２の制御信号ＧＡＴＥ、第３の制御信号ＧＡＴＥ’のタイミング例を示す。また、図２中のｖｇｓは、図１のＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧に相当する。図２に示すように、第１の制御信号ＤＤＲＶおよび第２の制御信号ＧＡＴＥは、ローレベル（例えば、０Ｖ）とハイレベル（例えば、７．５Ｖ）との間で遷移する。駆動回路３０の出力として第１の制御信号ＤＤＲＶがハイレベルに活性化されると、駆動回路３０からキャパシターＣ５を介してＮチャネルＭＯＳトランジスターＱＮ１のゲートに電流が流れ、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが上昇して、ＮチャネルＭＯＳトランジスターＱＮ１がオン状態となる。ツェナーダイオードＤ４は、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが所定の電圧（例えば、７．５Ｖ）を超えないようにクランプする。

図１に示すように、ＮチャネルＭＯＳトランジスターＱＮ１のゲートとソースの間に抵抗Ｒ４が設けられている。図２に示すように、第１の制御信号ＤＤＲＶがローレベルからハイレベルに遷移したとき、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが上昇する。デジタル調光において、第１の制御信号ＤＤＲＶのオンデューティーが大きい場合には、第１の制御信号ＤＤＲＶがハイレベルとなっている期間が長くなる。このとき、抵抗Ｒ４によってＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが徐々に低下していく。第３の制御信号ＧＡＴＥ’は、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓを維持するために用いられる。すなわち、図２に示すように、第１の制御信号ＤＤＲＶが活性化状態に維持されている期間において、第３の制御信号ＧＡＴＥ'がローレベルとハイレベルとの間で遷移する。それにより、キャパシターＣ６とダイオードＤ２およびＤ３とが整流動作を行うので、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが閾値電圧以上に維持される。すなわち、出力回路６１の出力端子とダイオードＤ３のアノード端子との間にキャパシターＣ６が設けられている。第３の制御信号ＧＡＴＥ’がローレベルのとき、ダイオードＤ２によって、ダイオードＤ３のアノード端子は、ほぼＮチャネルＭＯＳトランジスターＱＮ１のソース電圧になっている。第３の制御信号ＧＡＴＥ’がローレベルからハイレベルに遷移したとき、ダイオードＤ３のアノード端子の電圧が上昇する。これにより、ダイオードＤ３のカソード端子に接続されたＮチャネルＭＯＳトランジスターＱＮ１のゲートの電圧が上昇する。このようにして、第１の制御信号ＤＤＲＶがハイレベルの期間において、第３の制御信号ＧＡＴＥ’によりＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓを維持できる。

駆動回路３０の出力として第１の制御信号ＤＤＲＶがローレベルに非活性化されると、ＮチャネルＭＯＳトランジスターＱＮ１のソースからダイオードＤ２およびＤ３とキャパシターＣ５とを介して駆動回路３０に電流が流れ、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓが下降して、ＮチャネルＭＯＳトランジスターＱＮ１がオフ状態となる。抵抗Ｒ４は、スタンバイ時等において発光素子１１０が発光を長時間停止する場合に、ＮチャネルＭＯＳトランジスターＱＮ１のゲート・ソース間電圧ｖｇｓを低下させて、ＮチャネルＭＯＳトランジスターＱＮ１をオフ状態に維持する。

＜発光制御回路＞
発光制御回路１００は、外部のマイクロコンピューター等からデジタル調光信号ＤＣＳおよびアナログ調光信号ＡＣＳが供給されて、光源装置１のＮチャネルＭＯＳトランジスターＱＮ１およびＱＮ２を制御する。図１には、発光制御回路１００が１つの半導体装置（ＩＣ）に内蔵されている例が示されているが、発光制御回路１００は、複数のディスクリート部品またはＩＣで構成されても良い。また、ダイオードＤ１、抵抗Ｒ１、または、抵抗Ｒ２等をＩＣに内蔵しても良い。

内部レギュレーター１０は、例えば、バンドギャップリファレンス回路等で構成された基準電圧生成回路を含み、電源電位ＶＤＤに基づいて、ＩＣの内部回路に供給される内部電源電位ＶＤＡを生成する。キャパシターＣ７は、内部レギュレーター１０の出力端子と第２のノードＮ２との間に接続されて、内部電源電圧（ＶＤＡ−ＶＳＳ）を平滑化する。レベルシフター（Ｌ／Ｓ）２１および２２は、デジタル調光信号ＤＣＳのハイレベルの電位をＩＣの内部回路に適合する電位にシフトする。

駆動回路３０は、デジタル調光信号ＤＣＳに従って、ＮチャネルＭＯＳトランジスターＱＮ１をオン状態とするために第１の制御信号ＤＤＲＶをハイレベルに活性化し、ＮチャネルＭＯＳトランジスターＱＮ１をオフ状態とするために第１の制御信号ＤＤＲＶをローレベルに非活性化する。

クロック信号生成回路４０は、例えば、ＣＲ発振回路等を含み、発振動作を行うことにより、所定の周波数を有するクロック信号ＣＬＫを生成する。ＣＲ発振回路の発振周波数は、ＣＲ発振回路が有するキャパシターの容量値と抵抗の抵抗値との積である時定数で定まる。抵抗Ｒ３は、ＣＲ発振回路の発振周波数を調整するために、ＩＣに外付けされている。また周波数切替え信号ＯＳＣＳＷに基づいて、キャパシターの容量値を切り替える。

図４は、図１に示すクロック信号生成回路４０の構成例を示す回路図である。クロック信号生成回路４０は、ＩＣの内部電源電位ＶＤＡおよび電源電位ＶＳＳが供給されて動作する。以下においては、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。

図４に示すように、クロック信号生成回路４０は、電流源としての定電流源４１と、定電流源４２と、コンパレーター４３と、バッファー回路４４と、インバーター４５と、インバーター４６と、ＰチャネルＭＯＳトランジスターＱＰ１と、ＮチャネルＭＯＳトランジスターＱＮ９〜ＱＮ１１と、抵抗Ｒ５〜Ｒ７と、第１のキャパシターＣ１、第２のキャパシターＣ２、第３のスイッチ素子ＳＷ３を含んでいる。第３のスイッチ素子ＳＷ３は、ＰチャネルＭＯＳトランジスターＱＰ３とＮチャネルＭＯＳトランジスターＱＮ３とで構成されたトランスミッションゲートである。

定電流源４１は、ＩＣの内部電源電位ＶＤＡの配線とコンパレーター４３の非反転入力端子との間に接続されている。定電流源４２は、コンパレーター４３の非反転入力端子と電源電位ＶＳＳの配線との間にＮチャネルＭＯＳトランジスターＱＮ１０を介して接続されている。例えば、定電流源４１および４２は、所定のバイアス電圧がゲート・ソース間に印加されて定電流を供給するＰチャネルＭＯＳトランジスターおよびＮチャネルＭＯＳトランジスターでそれぞれ構成される。

コンパレーター４３は、非反転入力端子に供給される入力電位Ｖ１と反転入力端子に供給される入力電位Ｖ２とを比較することにより、比較結果に応じたクロック信号ＣＬＫを出力端子から出力する。バッファー回路４４は、コンパレーター４３から供給されるクロック信号ＣＬＫをバッファーして出力する。インバーター４５は、デジタル調光信号ＤＣＳを反転して出力する。

ＰチャネルＭＯＳトランジスターＱＰ１は、コンパレーター４３の非反転入力端子に接続されたソースと、コンパレーター４３の反転入力端子に接続されたドレインと、デジタル調光信号ＤＣＳが印加されるゲートとを有している。ＮチャネルＭＯＳトランジスターＱＮ９は、コンパレーター４３の出力端子に接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースと、インバーター４５の出力信号が印加されるゲートとを有している。

第１のキャパシターＣ１は、コンパレーター４３の非反転入力端子と電源電位ＶＳＳの配線との間に接続されている。抵抗Ｒ５は、ＩＣの内部電源電位ＶＤＡの配線とコンパレーター４３の反転入力端子との間に接続されている。抵抗Ｒ６およびＲ７は、コンパレーター４３の反転入力端子と電源電位ＶＳＳの配線との間に直列に接続されている。第３のスイッチ素子ＳＷ３は、コンパレーター４３の非反転入力端子と第２のキャパシターＣ２の一端の間に接続されている。第２のキャパシターＣ２の他端は、電源電位ＶＳＳの配線と接続されている。

すなわち、発光制御回路１００は、定電流源４１と、一端が定電流源４１と接続された第１のキャパシターＣ１と、一端が定電流源４１と接続された第３のスイッチ素子ＳＷ３と、一端が第３のスイッチ素子ＳＷ３の他端と接続された第２のキャパシターＣ２と、を有する発振回路を備えている。

第３のスイッチ素子ＳＷ３は、ＰチャネルＭＯＳトランジスターＱＰ３と、ＮチャネルＭＯＳトランジスターＱＮ３とで構成されたトランスミッションゲートである。周波数切替え信号ＯＳＣＳＷはＮチャネルＭＯＳトランジスターＱＮ３のゲートと、インバーター４６の入力端子に接続されている。インバーター４６の出力は、ＰチャネルＭＯＳトランジスターＱＰ３のゲートに接続されている。周波数切替え信号ＯＳＣＳＷによって、第３のスイッチ素子ＳＷ３のオン状態とオフ状態の切替えを行う。

ＮチャネルＭＯＳトランジスターＱＮ１０は、コンパレーター４３の非反転入力端子に接続されたドレインと、定電流源４２を介して電源電位ＶＳＳの配線に接続されたソースと、コンパレーター４３の出力信号が印加されるゲートとを有している。ＮチャネルＭＯＳトランジスターＱＮ１１は、抵抗Ｒ６と抵抗Ｒ７との接続点に接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースと、コンパレーター４３の出力信号が印加されるゲートとを有している。

デジタル調光信号ＤＣＳがローレベル（ＶＳＳ）に非活性化されているときには、ＰチャネルＭＯＳトランジスターＱＰ１およびＱＮ９がオン状態となっている。それにより、コンパレーター４３から出力されるクロック信号ＣＬＫがローレベルとなり、ＮチャネルＭＯＳトランジスターＱＮ１０およびＱＮ１１がオフ状態となっている。

従って、コンパレーター４３に供給される入力電位Ｖ１およびＶ２は、電源電圧ＶＤＡを抵抗Ｒ５〜Ｒ７で分圧した分圧電圧ＶＨに略等しくなっている。
ＶＨ＝｛（Ｒ６＋Ｒ７）／（Ｒ５＋Ｒ６＋Ｒ７）｝ＶＤＡ・・・（１）
実際には、入力電位Ｖ１およびＶ２は、定電流源４１から供給される電流によって、式（１）によって表される分圧電圧ＶＨよりも若干高くなっている。また、周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは、第１のキャパシターＣ１は、入力電位Ｖ１によって充電される。周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは、第３のスイッチ素子ＳＷ３がオン状態となり、第１のキャパシターＣ１と第２のキャパシターＣ２は、入力電位Ｖ１によって充電される。

デジタル調光信号ＤＣＳがハイレベル（ＶＤＡ）に活性化されると、ＰチャネルＭＯＳトランジスターＱＰ１およびＱＮ９がオフ状態となる。それにより、コンパレーター４３の非反転入力端子と反転入力端子とが電気的に分離される。コンパレーター４３の反転入力端子の入力電位Ｖ２は、式（１）によって表される分圧電圧ＶＨまで低下して、コンパレーター４３の非反転入力端子の入力電位Ｖ１よりも低くなるので、コンパレーター４３から出力されるクロック信号ＣＬＫがハイレベルに遷移して、ＮチャネルＭＯＳトランジスターＱＮ１０およびＱＮ１１がオン状態となる。

従って、周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは第１のキャパシターＣ１に、周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは第１のキャパシターＣ１と第２のキャパシターＣ２に充電されていた電荷がＮチャネルＭＯＳトランジスターＱＮ１０および定電流源４２を介して放電されるので、コンパレーター４３の非反転入力端子の入力電位Ｖ１が、電源電位ＶＳＳに向けて徐々に低下する。また、コンパレーター４３の反転入力端子の入力電位Ｖ２は、次式（２）によって表される分圧電圧ＶＬまで直ちに低下する。
ＶＬ＝｛Ｒ６／（Ｒ５＋Ｒ６）｝ＶＤＡ・・・（２）

コンパレーター４３の非反転入力端子の入力電位Ｖ１が分圧電圧ＶＬよりも低下すると、コンパレーター４３から出力されるクロック信号ＣＬＫがローレベルに遷移して、ＮチャネルＭＯＳトランジスターＱＮ１０およびＱＮ１１がオフ状態となる。従って、定電流源４１から供給される電流によって、周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは第１のキャパシターＣ１が、周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは第１のキャパシターＣ１と第２のキャパシターＣ２が充電されるので、コンパレーター４３の非反転入力端子の入力電位Ｖ１が、ＩＣの内部電源電位ＶＤＡに向けて徐々に上昇する。また、コンパレーター４３の反転入力端子の入力電位Ｖ２は、式（１）によって表される分圧電圧ＶＨまで直ちに上昇する。

コンパレーター４３の非反転入力端子の入力電位Ｖ１が分圧電圧ＶＨよりも上昇すると、コンパレーター４３から出力されるクロック信号ＣＬＫがハイレベルに遷移する。このような動作を繰り返すことにより、クロック信号生成回路４０は、所定の周波数を有するクロック信号ＣＬＫを生成する。

この構成において、周波数切替え信号ＯＳＣＳＷを切り替えることにより、クロック信号生成回路４０は生成するクロック信号ＣＬＫの周波数の切替えを行うことができる。

図１に示すように、スイッチング制御回路５０は、クロック信号ＣＬＫ、比較結果信号ＣＯＭＰ、および、レベルシフター２１から供給されるデジタル調光信号ＤＣＳに基づいて、トランジスターＱＮ２をオン状態またはオフ状態とするために第２の制御信号ＧＡＴＥを活性化または非活性化する。第２の制御信号ＧＡＴＥは、ドライバーアンプ等で構成される駆動回路６０を介して、トランジスターＱＮ２のゲートに印加される。第２の制御信号ＧＡＴＥの周波数は、クロック信号生成回路４０で生成されるクロック信号ＣＬＫと同じ周波数になる。駆動回路６０に供給される電源電位は、内部電源電位ＶＤＡでも良いし、内部電源電位ＶＤＡよりも高い別の電源電位でも良い。

図２に示すように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’がハイレベルである場合には、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。第１の制御信号ＤＤＲＶがローレベルの期間において第３の制御信号ＧＡＴＥ’はローレベルである。第１の制御信号ＤＤＲＶがローレベルのときに第３の制御信号ＧＡＴＥ’がハイレベルになっていると、キャパシターＣ６およびダイオードＤ３によってＮチャネルＭＯＳトランジスターＱＮ１がオンになる可能性がある。このため、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。

これに対し、図３に示すように、デジタル調光において、第１の制御信号ＤＤＲＶのオンデューティーが小さい場合には、第１の制御信号ＤＤＲＶがハイレベルとなっている期間が短くなる。このとき、上述したようにＮチャネルＭＯＳトランジスターＱＮ１がオフになるタイミングでＮチャネルＭＯＳトランジスターＱＮ２をオフにしたとすると、第１の制御信号ＤＤＲＶがハイレベルの期間においてのみ、ＮチャネルＭＯＳトランジスターＱＮ２がオンになる。ＮチャネルＭＯＳトランジスターＱＮ２がオンのときにインダクターＬ１にエネルギーが蓄積されるので、ＮチャネルＭＯＳトランジスターＱＮ２のオン期間が短いとインダクターＬ１にエネルギーが蓄積されにくくなる。すなわち、第１の制御信号ＤＤＲＶのオンデューティーが小さい場合において、発光素子１１０の発光の明るさが、デジタル調光において期待される明るさよりも不足するおそれがある。

このため、図３に示すように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移した後、所定の期間が経過した後に、第２の制御信号ＧＡＴＥがハイレベルからローレベルに遷移する。これにより、ＮチャネルＭＯＳトランジスターＱＮ２のオン期間が延長されるので、第１の制御信号ＤＤＲＶのオンデューティーが小さい場合であっても、デジタル調光において発光素子１１０を適切な明るさで発光させることができる。上述したように、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移したとき、第３の制御信号ＧＡＴＥ’はローレベルに遷移する。すなわち、第３の制御信号ＧＡＴＥ’は、第２の制御信号ＧＡＴＥとは異なる信号である。

前述のＮチャネルＭＯＳトランジスターＱＮ２のオン期間の延長について、第１の制御信号ＤＤＲＶがハイレベルからローレベルに遷移した後から、例えばスイッチング制御回路５０に内蔵の遅延回路で作る所定時間の範囲内で、比較結果信号ＣＯＭＰの活性化タイミングにより、第２の制御信号ＧＡＴＥをローレベルに非活性化するまで、延長が行われる。

図１に示すように、発光制御回路１００は、第３の制御信号ＧＡＴＥ’を出力する出力回路６１を含む。例えば、出力回路６１はＡＮＤ回路である。出力回路６１は、第１の制御信号ＤＤＲＶと第２の制御信号ＧＡＴＥとの論理積を求め、その結果を第３の制御信号ＧＡＴＥ’として出力する。なお、出力回路６１はスイッチング制御回路５０に含まれてもよい。また、出力回路６１は、第１の制御信号ＤＤＲＶとスイッチング制御回路５０の出力信号とに基づいて、第３の制御信号ＧＡＴＥ’を出力してもよい。スイッチング制御回路５０の出力信号は、スイッチング制御回路５０が駆動回路６０に対して出力する信号である。また出力回路６１は、デジタル調光信号ＤＣＳと第２の制御信号ＧＡＴＥとに基づいて、または、デジタル調光信号ＤＣＳとスイッチング制御回路５０の出力信号とに基づいて、第３の制御信号ＧＡＴＥ’を出力してもよい。

なお、第１の制御信号ＤＤＲＶの非活性化期間において第２の制御信号ＧＡＴＥが非活性化状態に維持されてもよい場合には、第２の制御信号ＧＡＴＥを第３の制御信号ＧＡＴＥ'としても使用することができる。

スロープ補償回路７１は、電流検出用の抵抗Ｒ２の両端間電圧にバイアス電圧を加算して検出信号ＤＥＴを生成し、検出信号ＤＥＴをコンパレーター７５の非反転入力端子に供給する。電流センスアンプ７２は、発光素子１１０に流れる電流に比例する抵抗Ｒ１の両端間電圧（電流検出電圧）を増幅して出力信号を生成する。サンプルホールド回路７６は、電源電位ＶＤＤ（例えば、５０Ｖ）および電源電位ＶＨＢ（例えば、４５Ｖ）が供給されて動作し、第１の制御信号ＤＤＲＶが活性化されているときに発光素子１１０に流れる電流に比例する電流検出電圧をサンプリングして保持する。

第１の制御信号ＤＤＲＶのオンデューティー比が小さくなると発光素子１１０に電流が流れる期間が短くなるが、サンプルホールド回路７６は、動作速度がオペアンプよりも高速であり、発光素子１１０に流れる電流を精度良く測定することができる。電流センスアンプ７７は、サンプルホールド回路７６に保持された電流検出電圧を増幅して出力信号を生成する。

選択回路７８は、スイッチング制御回路５０から供給される選択信号に従って、電流センスアンプ７２の出力信号と電流センスアンプ７７の出力信号との内の一方を選択して、選択された信号をオペアンプ７３の反転入力端子に供給する。オペアンプ７３の非反転入力端子には、アナログ調光信号ＡＣＳが供給される。オペアンプ７３は、アナログ調光信号ＡＣＳの電圧と選択回路７８によって選択された信号の電圧との差を増幅して誤差信号ＥＲＲを生成し、誤差信号ＥＲＲをスイッチ回路７４に供給する。

スイッチ回路７４は、スイッチング制御回路５０から供給される制御信号に従って、デジタル調光信号ＤＣＳがローレベルに非活性化されている期間および所定のマスク期間においてオフ状態となり、それ以外の期間においてオン状態となる。それにより、スイッチ回路７４がオン状態となっているときに生成された誤差信号ＥＲＲの電圧が、キャパシターＣ８に保持されて、コンパレーター７５の反転入力端子に供給される。

コンパレーター７５は、スロープ補償回路７１から供給される検出信号ＤＥＴの電圧を誤差信号ＥＲＲの電圧と比較することにより、比較結果に応じた比較結果信号ＣＯＭＰを生成し、比較結果信号ＣＯＭＰをスイッチング制御回路５０に供給する。

＜動作例＞
動作例において、発光制御回路１００は、デジタル調光のオンデューティー比を、デジタル調光信号ＤＣＳのオンデューティー比から取得する。発光制御回路１００は、デジタル調光信号ＤＣＳを外部のマイクロコンピューター等から受信する。スイッチング制御回路５０は、デジタル調光信号ＤＣＳのオンデューティー比に基づいて、第２の制御信号ＧＡＴＥの非活性化タイミングを調整することができる。また、レベルシフター（Ｌ／Ｓ）２１と駆動回路３０は、第１の制御信号ＤＤＲＶのオンデューティー比がデジタル調光信号ＤＣＳのオンデューティー比になる、ように反映する。

例えば、第１の制御信号ＤＤＲＶのオンデューティー比に応じて、現在の調光モードをスイッチング制御回路５０内の組み合わせ回路または順序回路を含む論理回路等にて特定を行い、２種類の調光モードを設定している。第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値（例えば１０％）以上の場合は、第１の調光モードである。第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値未満の場合は、第２の調光モードである。なお、本実施形態または他の実施形態において、オンデューティー比に下限値（例えば、１％）を設けても良い。

第１の調光モードにおいて、スイッチング制御回路５０の制御により、選択回路７８は、電流センスアンプ７２の出力信号がオペアンプ７３の反転入力端子に供給されるように選択する。また第１の制御信号ＤＤＲＶが非活性化されている期間において第２の制御信号ＧＡＴＥが非活性化状態に維持される。

第２の調光モードにおいて、スイッチング制御回路５０の制御により、選択回路７８は、電流センスアンプ７７の出力信号がオペアンプ７３の反転入力端子に供給されるように選択する。また第１の制御信号ＤＤＲＶが非活性化されている期間の一部において第２の制御信号ＧＡＴＥが活性化状態に維持される。

図５と図６は、第１と第２の調光モードにおける発光制御回路１００の動作例を説明するためのタイミングチャートである。第１の制御信号ＤＤＲＶ（例えば、３０ｋＨｚ）のオンデューティー比が第１の所定値（例えば１０％）以上の状態から、第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値（例えば１％）以上で且つ第１の所定値未満の状態に切替わった場合の、第１の制御信号ＤＤＲＶと第２の制御信号ＧＡＴＥを示している。

また図５については、従来技術におけるタイミングを示しており、周波数切替え信号ＯＳＣＳＷは非活性化されており、クロック信号生成回路４０から出力されるクロック信号ＣＬＫの第１の周波数（例えば、４００ｋＨｚ）の設定は、第１と第２の調光モードの切替えによって変更されない。従来技術では、調光モードの切替えによってクロック信号生成回路４０が生成するクロック信号ＣＬＫの周波数を変更すること、つまり、第２の制御信号ＧＡＴＥの周波数を変更することは行っていない。

従来技術では、図５に示すように、第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値以上で且つ第１の所定値未満で、第１の制御信号ＤＤＲＶが活性化状態にあるときは第２の制御信号ＧＡＴＥのパルス数が２つになる場合がある。このとき第２の調光モードに遷移されるため、第１の制御信号ＤＤＲＶが非活性化されてから、第２の制御信号ＧＡＴＥの活性化状態を維持する期間の延長が行われてしまい、発光素子１１０に流れる電流を一定（所定の範囲内）に保てずに、光量の調整精度が低下する。第１の制御信号ＤＤＲＶが活性化状態の期間に、第２の制御信号ＧＡＴＥのパルス数が２つ以上ある場合、または、第２の制御信号ＧＡＴＥのパルス数が１つで第１の制御信号ＤＤＲＶが非活性化状態に遷移する前に立ち下がる場合、発光素子１１０に所望の電流を流すために必要なエネルギーをインダクターＬ１に蓄積することができるため、延長は不要である。

そこで本実施形態では、図６に示すように、第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値以上である場合は、周波数切替え信号ＯＳＣＳＷをローレベルに非活性化して、クロック信号生成回路４０から出力されるクロック信号ＣＬＫの周波数を、第１の周波数（例えば、４００ｋＨｚ）に設定する。また第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値以上で且つ第１の所定値未満である場合は、周波数切替え信号ＯＳＣＳＷをハイレベルに活性化して、クロック信号生成回路４０から出力されるクロック信号ＣＬＫの周波数を、第２の周波数（例えば２５０ｋＨｚ）に設定して、第１の制御信号ＤＤＲＶの活性化期間よりも、クロック信号生成回路４０から出力されるクロック信号ＣＬＫの周期（すなわち、第２の制御信号ＧＡＴＥの周期）を長くする。

これにより、第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値以上で且つ第１の所定値未満である場合は、第２の制御信号ＧＡＴＥのパルス数は２つ以上発生することはない。そのために、発光素子１１０に流す電流を一定（所定の範囲内）に保つことができて、光量の調整精度の低下は回避できる。

また、第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値以上で且つ第１の所定値未満である場合で、第１の制御信号ＤＤＲＶが活性化しているときに、発光素子１１０に流れる電流が所望の値に到達していない場合は、第１の制御信号ＤＤＲＶが非活性化されている期間の一部において、第２の制御信号ＧＡＴＥが活性化する期間を延長する。これにより、発光素子１１０に所望の電流を流すために必要なエネルギーをインダクターＬ１に蓄積することができる。

すなわち、第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値以上のとき、第１の制御信号ＤＤＲＶが非活性化状態の期間は、第１の周波数を有する第２の制御信号ＧＡＴＥを非活性化状態に維持し、第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値未満で且つ第２の所定値以上のとき、第１の制御信号ＤＤＲＶが非活性化されている期間の一部において、第１の周波数より低い第２の周波数を有する第２の制御信号ＧＡＴＥを活性化状態に維持している。

また、第２の周波数は、第１の制御信号ＤＤＲＶのオンデューティー比が第１の所定値未満で且つ第２の所定値以上のとき、第２の制御信号ＧＡＴＥの１周期が、第１の制御信号が活性化状態の期間より長くなる周波数である。

第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値未満のときは、図３に示しているように第１の制御信号ＤＤＲＶが非活性化に遷移後の所定の期間、第２の制御信号ＧＡＴＥが活性化する期間を延長する。これにより、発光素子１１０に所望の電流を流すために必要なエネルギーをインダクターＬ１に蓄積することができる。

すなわち、第１の制御信号ＤＤＲＶのオンデューティー比が第２の所定値未満のとき、第１の制御信号ＤＤＲＶが活性化状態から非活性化状態に遷移してから所定の期間、第２の周波数を有する第２の制御信号ＧＡＴＥを活性化状態に維持している。

なお、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。

（変形例１）
図７は、変形例１に係る発光制御回路に含まれるクロック信号生成回路の構成例を示す回路図である。変形例１においては、図４に示す第３のスイッチ素子ＳＷ３に替わり、第４のスイッチ素子ＳＷ４と第５のスイッチ素子ＳＷ５が備えられる。第４のスイッチ素子ＳＷ４は、ＰチャネルＭＯＳトランジスターＱＰ４と、ＮチャネルＭＯＳトランジスターＱＮ４とで構成されたトランスミッションゲートである。第５のスイッチ素子ＳＷ５は、ＰチャネルＭＯＳトランジスターＱＰ５と、ＮチャネルＭＯＳトランジスターＱＮ５とで構成されたトランスミッションゲートである。その他の点に関しては、実施形態１と同様でも良い。

図７にて、第４のスイッチ素子ＳＷ４は、コンパレーター４３の非反転入力端子と第１のキャパシターＣ１の一端の間に接続されて、第１のキャパシターＣ１の他端と電源電位ＶＳＳの配線が接続されている。第５のスイッチ素子ＳＷ５は、コンパレーター４３の非反転入力端子と第２のキャパシターＣ２の一端の間に接続されている。第２のキャパシターＣ２の他端は、電源電位ＶＳＳの配線と接続されている。インバーター４６の入力端子に、周波数切替え信号ＯＳＣＳＷが接続されている。第２のキャパシターＣ２の容量値は、第１のキャパシターＣ１の容量値より大きい。

第４のスイッチ素子ＳＷ４において、ＰチャネルＭＯＳトランジスターＱＰ４のゲートに、周波数切替え信号ＯＳＣＳＷが接続されている。また、ＮチャネルＭＯＳトランジスターＱＮ４のゲートに、インバーター４６の出力が接続されている。周波数切替え信号ＯＳＣＳＷによって、第４のスイッチ素子ＳＷ４のオン状態とオフ状態の切替えを行う。

第５のスイッチ素子ＳＷ５において、ＮチャネルＭＯＳトランジスターＱＮ５のゲートに、周波数切替え信号ＯＳＣＳＷが接続されている。また、ＰチャネルＭＯＳトランジスターＱＰ５のゲートに、インバーター４６の出力が接続されている。周波数切替え信号ＯＳＣＳＷによって、第５のスイッチ素子ＳＷ５のオン状態とオフ状態の切替えを行う。

すなわち、本変形例の発光制御回路は、定電流源４１と、一端が定電流源４１と接続された第４のスイッチ素子ＳＷ４と、一端が第４のスイッチ素子ＳＷ４の他端と接続された第１のキャパシターＣ１と、一端が定電流源４１と接続された第５のスイッチ素子ＳＷ５と、一端が第５のスイッチ素子ＳＷ５の他端と接続された、第１のキャパシターＣ１より容量値が大きい第２のキャパシターＣ２とを有する、発振回路を備えている。

周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは、第４のスイッチ素子ＳＷ４はオン状態となり、第１のキャパシターＣ１は、入力電位Ｖ１によって充電もしくは放電される。また、第５のスイッチ素子ＳＷ５はオフ状態となり、第２のキャパシターＣ２は、入力電位Ｖ１によって充電も放電もされることはない。
周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは、第４のスイッチ素子ＳＷ４はオフ状態となり、第１のキャパシターＣ１は、入力電位Ｖ１によって充電も放電もされることはない。また、第５のスイッチ素子ＳＷ５はオン状態となり、第２のキャパシターＣ２は、入力電位Ｖ１によって充電もしくは放電される。

この構成においても、周波数切替え信号ＯＳＣＳＷを切り替えることにより、クロック信号生成回路は生成するクロック信号ＣＬＫの周波数の切替えを行うことができる。

（変形例２）
図８は、変形例２に係る発光制御回路に含まれるクロック信号生成回路の構成例を示す回路図である。変形例２においては、図４に示す第３のスイッチ素子ＳＷ３と第２のキャパシターＣ２が無くなり、第６のスイッチ素子ＳＷ６と、第１の電流源としての定電流源４１に対して更に第２の電流源としての定電流源４７が追加される。第６のスイッチ素子ＳＷ６は、ＰチャネルＭＯＳトランジスターＱＰ６と、ＮチャネルＭＯＳトランジスターＱＮ６とで構成されたトランスミッションゲートである。その他の点に関しては、実施形態１と同様でも良い。例えば、定電流源４７は、所定のバイアス電圧がゲート・ソース間に印加されて定電流を供給するＰチャネルＭＯＳトランジスターで構成される。

図８にて、第６のスイッチ素子ＳＷ６は、定電流源４７とコンパレーター４３の非反転入力端子との間に接続されている。定電流源４７はＩＣの内部電源電位ＶＤＡの配線と第６のスイッチ素子ＳＷ６との間に接続されている。

第６のスイッチ素子ＳＷ６において、ＮチャネルＭＯＳトランジスターＱＮ６のゲートに、周波数切替え信号ＯＳＣＳＷが接続されている。また、ＰチャネルＭＯＳトランジスターＱＰ６のゲートに、インバーター４６の出力が接続されている。周波数切替え信号ＯＳＣＳＷによって、第６のスイッチ素子ＳＷ６のオン状態とオフ状態の切替えを行う。

すなわち、本変形例の発光制御回路は、定電流源４１と、一端が定電流源４１と接続された第１のキャパシターＣ１と、定電流源４７と、一端が定電流源４７と接続され、他端が第１のキャパシターＣ１の一端に接続された第６のスイッチ素子ＳＷ６と、を有する、発振回路を備えている。

周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは、第６のスイッチ素子ＳＷ６はオフ状態となり、定電流源４７から第１のキャパシターＣ１に電流が供給されない。周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは、第６のスイッチ素子ＳＷ６はオン状態となり、定電流源４７から第１のキャパシターＣ１に電流が供給される。

（変形例３）
図９は、変形例３に係る発光制御回路に含まれるクロック信号生成回路の構成例を示す回路図である。変形例３においては、図４に示す第３のスイッチ素子ＳＷ３と第２のキャパシターＣ２が無くなり、第７のスイッチ素子ＳＷ７と、第８のスイッチ素子ＳＷ８と、第１の電流源としての定電流源４１に対して更に第２の電流源としての定電流源４７が追加される。第７のスイッチ素子ＳＷ７は、ＰチャネルＭＯＳトランジスターＱＰ７と、ＮチャネルＭＯＳトランジスターＱＮ７とで構成されたトランスミッションゲートである。第８のスイッチ素子ＳＷ８は、ＰチャネルＭＯＳトランジスターＱＰ８と、ＮチャネルＭＯＳトランジスターＱＮ８とで構成されたトランスミッションゲートである。定電流源４７は、定電流源４１より電流値が小さい。その他の点に関しては、実施形態１と同様でも良い。

図９にて、第７のスイッチ素子ＳＷ７は、定電流源４１とコンパレーター４３の非反転入力端子との間に接続されている。定電流源４１は、ＩＣの内部電源電位ＶＤＡの配線と第７のスイッチ素子ＳＷ７との間に接続されている。第８のスイッチ素子ＳＷ８は、定電流源４７とコンパレーター４３の非反転入力端子との間に接続されている。定電流源４７は、ＩＣの内部電源電位ＶＤＡの配線と第８のスイッチ素子ＳＷ８との間に接続されている。

第７のスイッチ素子ＳＷ７において、ＰチャネルＭＯＳトランジスターＱＰ７のゲートに、周波数切替え信号ＯＳＣＳＷが接続されている。また、ＮチャネルＭＯＳトランジスターＱＮ７のゲートに、インバーター４６の出力が接続されている。周波数切替え信号ＯＳＣＳＷによって、第７のスイッチ素子ＳＷ７のオン状態とオフ状態の切替えを行う。

第８のスイッチ素子ＳＷ８において、ＮチャネルＭＯＳトランジスターＱＮ８のゲートに、周波数切替え信号ＯＳＣＳＷが接続されている。また、ＰチャネルＭＯＳトランジスターＱＰ８のゲートに、インバーター４６の出力が接続されている。周波数切替え信号ＯＳＣＳＷによって、第８のスイッチ素子ＳＷ８のオン状態とオフ状態の切替えを行う。

すなわち、本変形例の発光制御回路は、定電流源４１と、一端が定電流源４１と接続され、他端が第１のキャパシターＣ１の一端に接続された第７のスイッチ素子ＳＷ７と、定電流源４１より電流値が小さい定電流源４７と、一端が定電流源４７と接続され、他端が第１のキャパシターＣ１の一端に接続された第８のスイッチ素子ＳＷ８と、を有する、発振回路を備えている。

周波数切替え信号ＯＳＣＳＷがローレベルに非活性化しているときは、第７のスイッチ素子ＳＷ７はオン状態となり、定電流源４１から第１のキャパシターＣ１に電流が供給される。第８のスイッチ素子ＳＷ８はオフ状態となり、定電流源４７から第１のキャパシターＣ１に電流が供給されない。周波数切替え信号ＯＳＣＳＷがハイレベルに活性化しているときは、第７のスイッチ素子ＳＷ７はオフ状態となり、定電流源４１から第１のキャパシターＣ１に電流が供給されない。第８のスイッチ素子ＳＷ８はオン状態となり、定電流源４７から第１のキャパシターＣ１に電流が供給される。

この構成においても、周波数切替え信号ＯＳＣＳＷを切り替えることにより、クロック信号生成回路は、生成するクロック信号ＣＬＫの周波数の切替えを行うことができる。

以下に、実施形態から導き出される内容を記載する。

この構成によれば、第１の制御信号のオンデューティー比が第２の所定値以上で且つ第１の所定値未満である場合は、第２の制御信号のパルス数は２つ以上発生することがなくなり、これによって、発光素子に流す電流を一定（所定の範囲内）に保つことができて、光量の調整精度の低下は回避できる。また、第１の制御信号が活性化しているときに、発光素子に流れる電流が所望の値に到達していない場合は、第１の制御信号が非活性化されている期間の一部において、第２の制御信号が活性化する期間を延長するため、これによって、発光素子に所望の電流を流すために必要なエネルギーをインダクターに蓄積することができる。

この構成によれば、クロック信号生成回路から出力されるクロック信号の周期（すなわち、第２の制御信号の周期）が長くなるため、これによって、第２の制御信号の周期のパルス数が２つ以上発生することを止めることができる。

この構成によれば、第１の制御信号が非活性化に遷移後の所定の期間、第２の制御信号が活性化する期間を延長するため、これによって、発光素子に所望の電流を流すために必要なエネルギーをインダクターに蓄積することができる。

この構成によれば、周波数切り替え信号を切替えることで、キャパシターの容量値を切替えることができるので、クロック信号生成回路が生成するクロック信号の周波数の切替えを行うことができる。

この構成によれば、周波数切り替え信号を切替えることで、使用するキャパシターを切替えることができるので、クロック信号生成回路が生成するクロック信号の周波数の切替えを行うことができる。

この構成によれば、周波数切り替え信号を切替えることで、キャパシターの充電電流値を切替えることができるので、クロック信号生成回路が生成するクロック信号の周波数の切替えを行うことができる。

この構成によれば、第１の制御信号のオンデューティー比が第２の所定値以上で且つ第１の所定値未満である場合は、第２の制御信号のパルス数は２つ以上発生することがなくなり、これによって、光源装置が有する発光素子に流す電流を一定（所定の範囲内）に保つことができて、光量の調整精度の低下は回避できる。また、第１の制御信号が活性化しているときに、発光素子に流れる電流が所望の値に到達していない場合は、第１の制御信号が非活性化されている期間の一部において、第２の制御信号が活性化する期間を延長するため、これによって、発光素子に所望の電流を流すために必要なエネルギーをインダクターに蓄積することができる。つまり、本願の発光制御回路を用いることにより、光量の調整精度が低下することが抑制された光源装置を提供することができる。

１…光源装置、１０…内部レギュレーター、２１，２２…レベルシフター、３０…駆動回路、４０…クロック信号生成回路、４１，４２，４７…定電流源、４３…コンパレーター、４４…バッファー回路、４５，４６…インバーター、５０…スイッチング制御回路、６０…駆動回路、６１…出力回路、７１…スロープ補償回路、７２，７７…電流センスアンプ、７３…オペアンプ、７４…スイッチ回路、７５…コンパレーター、７６…サンプルホールド回路、７８…選択回路、１００…発光制御回路、１１０…発光素子、ＱＰ１，ＱＰ３〜ＱＰ８…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ１１…ＮチャネルＭＯＳトランジスター、Ｄ１〜Ｄ３…ダイオード、Ｄ４…ツェナーダイオード、Ｌ１…インダクター、Ｃ１〜Ｃ８…キャパシター、Ｒ１〜Ｒ７…抵抗、ＳＷ３〜ＳＷ８…スイッチ素子。

Claims

第１のノードと第２のノードとの間に接続される発光素子と、
前記第１のノードと前記第２のノードとの間で、前記発光素子と直列に接続される第１のスイッチ素子と、
前記第２のノードと、直列に接続された前記発光素子および前記第１のスイッチ素子と、の間に接続されるインダクターと、
前記インダクターと前記第２のノードとの間に接続される第２のスイッチ素子と、
活性化状態にすることで前記第１のスイッチ素子をオン状態とし、非活性化状態にすることで前記第１のスイッチ素子をオフ状態とする第１の制御信号と、活性化状態にすることで前記第２のスイッチ素子をオン状態とし、非活性化状態にすることで前記第２のスイッチ素子をオフ状態とする第２の制御信号と、を出力する発光制御回路と、を備え、
前記発光制御回路は、
前記第１のスイッチ素子をオン状態とする前記第１の制御信号のオンデューティー比が第１の所定値以上のとき、
前記第１の制御信号が非活性化状態の期間は、第１の周波数を有する前記第２の制御信号を非活性化状態に維持し、
前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第１の所定値より小さい第２の所定値以上のとき、
前記第１の制御信号が非活性化されている期間の一部において、前記第１の周波数より低い第２の周波数を有する前記第２の制御信号を活性化状態に維持する、ことを特徴とする光源装置。
前記第２の周波数は、前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第２の所定値以上のとき、前記第２の制御信号の１周期が、前記第１の制御信号が活性化状態の期間より長くなる周波数であることを特徴とする請求項１に記載の光源装置。
前記発光制御回路は、前記第１の制御信号のオンデューティー比が前記第２の所定値未満のとき、前記第１の制御信号が活性化状態から非活性化状態に遷移してから所定の期間、前記第２の周波数を有する前記第２の制御信号を活性化状態に維持することを特徴とする請求項１または請求項２に記載の光源装置。
前記発光制御回路は、
電流源と、
一端が前記電流源と接続された第１のキャパシターと、
一端が前記電流源と接続された第３のスイッチ素子と、
一端が前記第３のスイッチ素子の他端と接続された第２のキャパシターと、を有する発振回路を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光源装置。
前記発光制御回路は、
電流源と、
一端が前記電流源と接続された第４のスイッチ素子と、
一端が前記第４のスイッチ素子の他端と接続された第１のキャパシターと、
一端が前記電流源と接続された第５のスイッチ素子と、
一端が前記第５のスイッチ素子の他端と接続された、前記第１のキャパシターより容量値が大きい第２のキャパシターと、を有する発振回路を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光源装置。
前記発光制御回路は、
第１の電流源と、
一端が前記第１の電流源と接続された第１のキャパシターと、
第２の電流源と、
一端が前記第２の電流源と接続され、他端が前記第１のキャパシターの一端に接続された第６のスイッチ素子と、を有する発振回路を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光源装置。
前記発光制御回路は、
第１の電流源と、
一端が前記第１の電流源と接続され、他端が第１のキャパシターの一端に接続された第７のスイッチ素子と、
前記第１の電流源より電流値が小さい第２の電流源と、
一端が前記第２の電流源と接続され、他端が前記第１のキャパシターの一端に接続された第８のスイッチ素子と、を有する発振回路を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光源装置。
第１のノードと第２のノードとの間に接続される発光素子と、前記第１のノードと前記第２のノードとの間で、前記発光素子と直列に接続される第１のスイッチ素子と、前記第２のノードと、直列に接続された前記発光素子および前記第１のスイッチ素子と、の間に接続されるインダクターと、前記インダクターと前記第２のノードとの間に接続される第２のスイッチ素子と、を備える光源装置を制御する発光制御回路であって、
活性化状態にすることで前記第１のスイッチ素子をオン状態とし、非活性化状態にすることで前記第１のスイッチ素子をオフ状態とする第１の制御信号と、活性化状態にすることで前記第２のスイッチ素子をオン状態とし、非活性化状態にすることで前記第２のスイッチ素子をオフ状態とする第２の制御信号と、を出力し、
前記第１のスイッチ素子をオン状態とする前記第１の制御信号のオンデューティー比が第１の所定値以上のとき、
前記第１の制御信号が非活性化状態の期間は、第１の周波数を有する前記第２の制御信号を非活性化状態に維持し、
前記第１の制御信号のオンデューティー比が前記第１の所定値未満で且つ前記第１の所定値より小さい第２の所定値以上のとき、
前記第１の制御信号が非活性化されている期間の一部において、前記第１の周波数より低い第２の周波数を有する前記第２の制御信号を活性化状態に維持する、ことを特徴とする発光制御回路。