JP2020105038A - Semiconductor substrate, production method of semiconductor substrate and semiconductor device using the same - Google Patents
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Abstract
Description
本発明は、半導体基板、半導体基板の製造方法およびそれを用いた半導体装置に係り、特にバンドギャップが広く、結晶の対称性が高く、かつキャリア移動度の高い半導体基板、半導体基板の製造方法およびそれを用いた半導体装置に関する。 The present invention relates to a semiconductor substrate, a method for manufacturing the semiconductor substrate, and a semiconductor device using the same, and particularly to a semiconductor substrate having a wide band gap, high crystal symmetry, and high carrier mobility, a method for manufacturing the semiconductor substrate, and The present invention relates to a semiconductor device using the same.
近年、パワーデバイスは、需要が急激に高まっていて、すでにハイブリッド車や高効率電車のキーデバイスになっている。そして、パワーデバイスは、今後のスマート社会を支えるキーデバイスと位置づけられている。このため、パワーデバイスの需要は今後も益々高まっていくものと考えられている。 In recent years, the demand for power devices has rapidly increased, and they have already become key devices for hybrid vehicles and high-efficiency trains. And power devices are positioned as key devices that support the future smart society. For this reason, it is considered that the demand for power devices will continue to increase.
パワーデバイスを提供するためにはバンドギャップの広い半導体が必要になる。
広バンドギャップの半導体の中でも酸化ガリウム（Ｇａ２Ｏ３）は、４．８〜５．０ｅＶという極めて広いバンドギャップを有するため、近年特に注目を集めている半導体である。このため、Ｇａ２Ｏ３を用いた半導体装置の開発が精力的に進められており、例えば特許文献１および非特許文献１に開示がある。そこでは、酸化ガリウム半導体としてβ−Ｇａ２Ｏ３が用いられている。
To provide power devices, semiconductors with a wide bandgap are needed.
Among semiconductors with a wide band gap, gallium oxide (Ga 2 O 3 ) has an extremely wide band gap of 4.8 to 5.0 eV, and thus is a semiconductor that has been particularly attracting attention in recent years. Therefore, development of a semiconductor device using Ga 2 O 3 has been vigorously pursued, and is disclosed in, for example, Patent Document 1 and Non-Patent Document 1. There, β-Ga 2 O 3 is used as a gallium oxide semiconductor.
ここで、β−Ｇａ２Ｏ３は安定な構造の結晶であり、結晶格子がａ＝１．２２１４ｎｍ、ｂ＝０．３０３７１ｎｍ、ｃ＝０．５７９８１ｎｍ、α＝γ＝９０°、β＝１０８．８３°の単斜晶系の結晶である。そのバンドギャップは４．８〜４．９ｅＶであり、臨界電界強度は約８ＭＶ／ｃｍと見積られている。 Here, β-Ga 2 O 3 is a crystal having a stable structure, and the crystal lattice has a=1.2214 nm, b=0.30371 nm, c=0.57981 nm, α=γ=90°, β=108. It is a monoclinic system crystal of 83°. Its band gap is 4.8 to 4.9 eV, and the critical electric field strength is estimated to be about 8 MV/cm.
β−Ｇａ２Ｏ３半導体は広いバンドギャップを有し、絶縁耐圧が高いため、パワー用途の半導体装置（例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））用の半導体基板として注目を集めている。 Since the β-Ga 2 O 3 semiconductor has a wide bandgap and a high withstand voltage, it is used for power semiconductor devices (for example, MISFET (Metal Insulator Semiconductor Effect Effect Transistor) and MOSFET (Metal Oxide Semiconductor Transistor FET)). Has attracted attention as a semiconductor substrate of.
一方で、β−Ｇａ２Ｏ３は、単斜晶系の材料であるため結晶の対称性が低く、キャリア移動度やバンドギャップの結晶方位依存性が懸念され、また、ＡｌＮ、ＢＮ、ＧａＮなどの窒化物半導体との組み合わせで良質なヘテロ接合を形成しにくいという問題がある。 On the other hand, since β-Ga 2 O 3 is a monoclinic material, its crystal symmetry is low, and carrier mobility and bandgap dependence on crystal orientation are a concern, and AlN, BN, GaN, and the like. There is a problem that it is difficult to form a high-quality heterojunction in combination with the nitride semiconductor.
本発明が解決しようとする課題は、バンドギャップが広くて絶縁耐圧に優れ、キャリアの移動度が高く、キャリア移動度やバンドギャップの結晶方位依存性が少なく、かつ窒化物半導体とのヘテロ接合特性に優れる半導体基板、半導体基板の製造方法およびそれを用いた半導体装置を提供することである。 The problem to be solved by the present invention is that the band gap is wide and the withstand voltage is excellent, the carrier mobility is high, the crystal orientation dependence of the carrier mobility and the band gap is small, and the heterojunction property with the nitride semiconductor is high. An object of the present invention is to provide a semiconductor substrate which is excellent in manufacturing, a method for manufacturing a semiconductor substrate, and a semiconductor device using the same.
本発明の構成を下記に示す。
（構成１）
酸化ガリウムの結晶を含む半導体層および剛性を有する基体を備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体基板。
（構成２）
酸化ガリウムの結晶からなる半導体層および剛性を有する基体を備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体基板。
（構成３）
前記酸化ガリウムの結晶は、六方晶および立方晶からなる群から選ばれる１以上の結晶構造をもつ、構成１または２記載の半導体基板。
（構成４）
前記半導体層の表面粗さが０ｎｍ以上０．５ｎｍ以下である、構成１から３の何れか１に記載の半導体基板。
（構成５）
前記半導体層の表面粗さが０ｎｍ以上０．２ｎｍ以下である、構成１から３の何れか１に記載の半導体基板。
（構成６）
前記基体は、少なくとも前記半導体層と接する面が導電性を有する基体である、構成１から５の何れか１記載の半導体基板。
（構成７）
前記基体の少なくとも前記半導体層と接する面は、ＴｉＮ、Ｔｉ、Ｗ、Ａｌ、Ｐｔ、Ａｕ、ＮｉおよびＨｆからなる群から選ばれる１以上を有する、構成６記載の半導体基板。
（構成８）
前記基体は、少なくとも前記半導体層と接する面が絶縁性の基体である、構成１から５の何れか１記載の半導体基板。
（構成９）
前記基体の少なくとも前記半導体層と接する面は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、アルミニウム酸窒化物、ハフニウム酸化物およびマグネシウム酸化物からなる群から選ばれる１以上を有する、構成８記載の半導体基板。
（構成１０）
窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に第１の酸化ガリウム半導体層を形成する第１の酸化ガリウム半導体層形成工程と、
前記第１の酸化ガリウム半導体層の上に第２の酸化ガリウム半導体層をエピタキシャル形成する第２の酸化ガリウム半導体層形成工程と、
前記第２の酸化ガリウム半導体層の上に剛性を有する基体を被着形成する基体形成工程と、
前記窒化ガリウム結晶基板を除去する窒化ガリウム結晶基板除去工程と、を有し、
前記第１の酸化ガリウム半導体層はａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶からなる、半導体基板の製造方法。
（構成１１）
前記窒化ガリウム結晶基板は、ウルツ鉱構造の単結晶ＧａＮからなる、構成１０記載の半導体基板の製造方法。
（構成１２）
前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、硫酸、過酸化水素水、アンモニア、フッ酸、塩酸、硝酸、リン酸および水酸化カリウムからなる群から選ばれる１以上を使用して酸化するステップを含む、構成１０または１１記載の半導体基板の製造方法。
（構成１３）
前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を酸素ガス雰囲気下で２０℃以上８００℃以下の熱酸化を行うステップを含む、構成１０または１１記載の半導体基板の製造方法。
（構成１４）
前記酸素ガスの圧力は大気圧である、構成１３記載の半導体基板の製造方法。
（構成１５）
前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を１５０℃以上５００℃以下でプラズマＣＶＤ酸化を行うステップを含む、構成１０または１１記載の半導体基板の製造方法。
（構成１６）
前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板に第１の酸化膜を形成するステップと、前記第１の酸化膜をウェットエッチングにより除去するステップを含む、構成１０または１１記載の半導体基板の製造方法。
（構成１７）
前記第１の酸化膜は、ＳｉＯ２である、構成１６記載の半導体基板の製造方法。
（構成１８）
前記第１の酸化膜を形成するステップは、原子層堆積法による、構成１６または１７記載の半導体基板の製造方法。
（構成１９）
前記第２の酸化ガリウム半導体層形成工程は、前記第１の酸化ガリウム半導体層を、１５０℃以上５００℃以下でプラズマ酸化またはオゾン酸化の少なくとも何れか１の酸化処理をするステップを含む、構成１０から１８の何れか１記載の半導体基板の製造方法。
（構成２０）
前記第２の酸化ガリウム半導体層形成工程は、前記第１の酸化ガリウム半導体層上に、１５０℃以上７００℃以下で電子ビーム蒸着、１５０℃以上７００℃以下でＭＢＥ、１５０℃以上８７０℃以下でＣＶＤ、１５０℃以上７００℃以下でＨＶＰＥ、１５０℃以上４００℃以下でＡＬＤおよび１５０℃以上５００℃以下でスパッタリングからなる群から選ばれる１以上の方法を使用して酸化物を形成するステップを含む、構成１０から１８の何れか１記載の半導体基板の製造方法。
（構成２１）
前記窒化ガリウム結晶基板除去工程は、ドライエッチング、機械研磨および化学機械研磨からなる群から選ばれる１以上を行う第１のステップと、
前記第１のステップを行った後に、光を照射しながらエッチングを行う第２のステップを含み、
前記光は、３．４ｅＶ以上３．８ｅＶ以下のエネルギーをもつ光である、構成１０から２０の何れか１記載の半導体基板の製造方法。
（構成２２）
前記第２のステップのエッチングは、触媒基準エッチングである、構成２１記載の半導体基板の製造方法。
（構成２３）
前記窒化ガリウム結晶基板除去工程は、前記第１のステップと前記第２のステップの間に、窒化ガリウムの結晶方位依存性をもったウェットエッチングのステップを含む、構成２１または２２記載の半導体基板の製造方法。
（構成２４）
前記窒化ガリウムの結晶方位依存性をもったウェットエッチングは、熱リン酸、水酸化ナトリウムおよび水酸化カリウムからなる群から選ばれる１以上のエッチング液を使用してなされる、構成２３に記載の半導体基板の製造方法。
（構成２５）
前記基体は、少なくとも前記第２の酸化ガリウム半導体層と接する面が導電性を有する基体である、構成１０から２４の何れか１記載の半導体基板の製造方法。
（構成２６）
前記基体の少なくとも前記第２の酸化ガリウム半導体層と接する面は、ＴｉＮ、Ｔｉ、Ｗ、Ａｌ、Ｐｔ、Ａｕ、ＮｉおよびＨｆからなる群から選ばれる１以上を有する、構成２５記載の半導体基板の製造方法。
（構成２７）
前記基体は、少なくとも前記第２の酸化ガリウム半導体層と接する面が絶縁性の基体である、構成１０から２４の何れか１記載の半導体基板の製造方法。
（構成２８）
前記基体の少なくとも前記第２の酸化ガリウム半導体層と接する面は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、アルミニウム酸窒化物、ハフニウム酸化物およびマグネシウム酸化物からなる群から選ばれる１以上を有する、構成２７記載の半導体基板の製造方法。
（構成２９）
構成１から９の何れか１記載の半導体基板を有する半導体装置。
The constitution of the present invention is shown below.
(Structure 1)
A semiconductor layer including gallium oxide crystals and a rigid substrate,
The gallium oxide crystal is a semiconductor substrate having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
(Configuration 2)
A semiconductor layer made of gallium oxide crystal and a substrate having rigidity,
The gallium oxide crystal is a semiconductor substrate having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
(Structure 3)
3. The semiconductor substrate according to Structure 1 or 2, wherein the gallium oxide crystal has one or more crystal structures selected from the group consisting of hexagonal crystals and cubic crystals.
(Structure 4)
4. The semiconductor substrate according to any one of configurations 1 to 3, wherein the semiconductor layer has a surface roughness of 0 nm or more and 0.5 nm or less.
(Structure 5)
4. The semiconductor substrate according to any one of configurations 1 to 3, wherein the surface roughness of the semiconductor layer is 0 nm or more and 0.2 nm or less.
(Structure 6)
6. The semiconductor substrate according to any one of configurations 1 to 5, wherein the base is a base having conductivity at least on a surface in contact with the semiconductor layer.
(Structure 7)
7. The semiconductor substrate according to configuration 6, wherein at least a surface of the base body that is in contact with the semiconductor layer has one or more selected from the group consisting of TiN, Ti, W, Al, Pt, Au, Ni, and Hf.
(Structure 8)
6. The semiconductor substrate according to any one of configurations 1 to 5, wherein the base is an insulating base at least a surface in contact with the semiconductor layer.
(Configuration 9)
At least the surface of the substrate in contact with the semiconductor layer is made of one or more selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum oxynitride, hafnium oxide and magnesium oxide. The semiconductor substrate according to Structure 8, which has.
(Configuration 10)
A substrate preparation step of preparing a gallium nitride crystal substrate,
A first gallium oxide semiconductor layer forming step of forming a first gallium oxide semiconductor layer on the gallium nitride crystal substrate;
A second gallium oxide semiconductor layer forming step of epitaxially forming a second gallium oxide semiconductor layer on the first gallium oxide semiconductor layer;
A base forming step of depositing and forming a base having rigidity on the second gallium oxide semiconductor layer;
And a gallium nitride crystal substrate removing step of removing the gallium nitride crystal substrate,
The method for manufacturing a semiconductor substrate, wherein the first gallium oxide semiconductor layer is made of a crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
(Configuration 11)
11. The method for manufacturing a semiconductor substrate according to Configuration 10, wherein the gallium nitride crystal substrate is made of single crystal GaN having a wurtzite structure.
(Configuration 12)
In the first gallium oxide semiconductor layer forming step, one or more of the gallium nitride crystal substrate is selected from the group consisting of sulfuric acid, hydrogen peroxide solution, ammonia, hydrofluoric acid, hydrochloric acid, nitric acid, phosphoric acid and potassium hydroxide. 12. The method for manufacturing a semiconductor substrate according to the constitution 10 or 11, including the step of using and oxidizing.
(Configuration 13)
12. The method of manufacturing a semiconductor substrate according to Configuration 10 or 11, wherein the first gallium oxide semiconductor layer forming step includes a step of thermally oxidizing the gallium nitride crystal substrate at 20° C. or higher and 800° C. or lower in an oxygen gas atmosphere.
(Configuration 14)
14. The method of manufacturing a semiconductor substrate according to configuration 13, wherein the pressure of the oxygen gas is atmospheric pressure.
(Structure 15)
12. The method of manufacturing a semiconductor substrate according to configuration 10 or 11, wherein the first gallium oxide semiconductor layer forming step includes a step of subjecting the gallium nitride crystal substrate to plasma CVD oxidation at 150° C. or higher and 500° C. or lower.
(Configuration 16)
The configuration 10 or 11, wherein the step of forming the first gallium oxide semiconductor layer includes a step of forming a first oxide film on the gallium nitride crystal substrate and a step of removing the first oxide film by wet etching. Of manufacturing a semiconductor substrate of.
(Configuration 17)
17. The method for manufacturing a semiconductor substrate according to the structure 16, wherein the first oxide film is SiO 2 .
(Structure 18)
18. The method of manufacturing a semiconductor substrate according to configuration 16 or 17, wherein the step of forming the first oxide film is an atomic layer deposition method.
(Structure 19)
Configuration 10 wherein the second gallium oxide semiconductor layer forming step includes a step of subjecting the first gallium oxide semiconductor layer to at least one oxidation treatment of plasma oxidation and ozone oxidation at 150° C. or higher and 500° C. or lower. 19. The method for manufacturing a semiconductor substrate according to any one of 1 to 18.
(Configuration 20)
In the second gallium oxide semiconductor layer forming step, electron beam evaporation is performed on the first gallium oxide semiconductor layer at 150° C. to 700° C., MBE at 150° C. to 700° C., and 150° C. to 870° C. Forming an oxide using one or more methods selected from the group consisting of CVD, HVPE at 150° C. to 700° C., ALD at 150° C. to 400° C., and sputtering at 150° C. to 500° C. The method for manufacturing a semiconductor substrate according to any one of configurations 10 to 18.
(Configuration 21)
The gallium nitride crystal substrate removing step includes a first step of performing one or more selected from the group consisting of dry etching, mechanical polishing and chemical mechanical polishing;
After performing the first step, including a second step of performing etching while irradiating light,
21. The method for manufacturing a semiconductor substrate according to any one of Configurations 10 to 20, wherein the light is light having energy of 3.4 eV or more and 3.8 eV or less.
(Configuration 22)
22. The method of manufacturing a semiconductor substrate according to configuration 21, wherein the etching in the second step is a catalyst-based etching.
(Structure 23)
23. The semiconductor substrate according to Configuration 21 or 22, wherein the gallium nitride crystal substrate removing step includes a wet etching step having crystal orientation dependence of gallium nitride between the first step and the second step. Production method.
(Configuration 24)
24. The semiconductor according to Structure 23, wherein the wet etching having the crystal orientation dependence of gallium nitride is performed using one or more etching solutions selected from the group consisting of hot phosphoric acid, sodium hydroxide and potassium hydroxide. Substrate manufacturing method.
(Structure 25)
25. The method for manufacturing a semiconductor substrate according to any one of Configurations 10 to 24, wherein the base is a base having conductivity at least on a surface in contact with the second gallium oxide semiconductor layer.
(Configuration 26)
26. The semiconductor substrate according to Structure 25, wherein at least a surface of the base body that is in contact with the second gallium oxide semiconductor layer has one or more selected from the group consisting of TiN, Ti, W, Al, Pt, Au, Ni, and Hf. Production method.
(Structure 27)
25. The method for manufacturing a semiconductor substrate according to any one of configurations 10 to 24, wherein the base is an insulating base at least on a surface in contact with the second gallium oxide semiconductor layer.
(Structure 28)
At least the surface of the substrate in contact with the second gallium oxide semiconductor layer is selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum oxynitride, hafnium oxide, and magnesium oxide. 28. The method for manufacturing a semiconductor substrate according to the structure 27, having at least one selected.
(Configuration 29)
A semiconductor device having the semiconductor substrate according to any one of configurations 1 to 9.
本発明によれば、バンドギャップが広くて絶縁耐圧に優れ、キャリアの移動度が高く、キャリア移動度やバンドギャップの結晶方位依存性が少なく、かつ窒化物半導体とのヘテロ接合特性に優れる半導体基板、その製造方法および半導体装置を提供することが可能になる。 According to the present invention, a semiconductor substrate having a wide bandgap and excellent withstand voltage, high carrier mobility, low crystal orientation dependence of carrier mobility and bandgap, and excellent heterojunction characteristics with a nitride semiconductor. It is possible to provide the manufacturing method and the semiconductor device.
＜半導体基板の構造＞
以下、本発明を実施するための形態を、図面を参照しながら説明する。
本発明の半導体基板１０１０は、図１に示すように、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である酸化ガリウムの結晶を含む半導体層１５と剛性を有する基体１４を備える。あるいは、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である酸化ガリウムの結晶からなる半導体層１５と剛性を有する基体１４を備える。
<Structure of semiconductor substrate>
Hereinafter, modes for carrying out the present invention will be described with reference to the drawings.
As shown in FIG. 1, a semiconductor substrate 1010 of the present invention includes a semiconductor layer 15 including a gallium oxide crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, and a rigid base 14. Alternatively, a semiconductor layer 15 made of a gallium oxide crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less and a rigid base 14 are provided.
ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である酸化ガリウムの結晶を含む、あるいはその結晶からなる膜は、欠陥およびトラップサイトが少なく、表面粗さも少ない膜にすることができる。この膜を半導体層１５として用いることにより、欠陥が少なく、トラップサイトも少なく、かつ表面粗さも小さな半導体基板１０１０を提供することが可能になる。 A film containing a crystal of gallium oxide having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less or formed of the crystal can be a film with few defects and trap sites and a small surface roughness. By using this film as the semiconductor layer 15, it becomes possible to provide a semiconductor substrate 1010 having few defects, few trap sites, and small surface roughness.
ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である酸化ガリウムの結晶を含む膜が、欠陥が少なく、トラップサイトも少なく、かつ表面粗さも小さな膜となる理由は、製造方法のところでも述べるように、この酸化膜が単結晶の窒化ガリウム（ＧａＮ）、特にウルツ鉱構造のＧａＮを基板として形成できることによる。
ウルツ鉱構造のＧａＮの結晶構造はａ軸の格子定数が０．３１９ｎｍの六方晶である。この構造のＧａＮと０．２８ｎｍ以上０．３４ｎｍ以下のａ軸の格子定数をもつ酸化ガリウムは結晶格子の整合性が高く、その両結晶が形成する界面は平滑度が極めて高く、粗さが極めて抑えられた界面になる。
その結果、ＧａＮを基板として半導体層１５を作製すると、半導体層１５は欠陥およびトラップサイトが少なく、その表面は、平滑度が極めて高く、粗さが極めて抑えられた表面になる。
The reason why a film containing a gallium oxide crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less has few defects, few trap sites, and small surface roughness is also due to the manufacturing method. As described above, this oxide film can be formed by using single crystal gallium nitride (GaN), particularly wurtzite structure GaN as a substrate.
The wurtzite GaN crystal structure is a hexagonal crystal having an a-axis lattice constant of 0.319 nm. GaN of this structure and gallium oxide having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less have high crystal lattice matching, and the interface formed by both crystals has extremely high smoothness and extremely low roughness. It becomes a suppressed interface.
As a result, when the semiconductor layer 15 is manufactured using GaN as a substrate, the semiconductor layer 15 has few defects and trap sites, and its surface has a very high smoothness and an extremely suppressed roughness.
半導体層１５がａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量は、５０体積％以上が好ましく、７０体積％以上がより好ましく、１００体積％がさらに一層好ましい。
ここで、半導体層１５は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量が多いほど好ましい。この量が増えるほど半導体層１５の欠陥は少なくなり、トラップサイトは少ないものとなり、さらに半導体層１５の表面粗さも少なくなる。
The amount of the semiconductor layer 15 containing a gallium oxide crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less is preferably 50% by volume or more, more preferably 70% by volume or more, and further 100% by volume. preferable.
Here, it is preferable that the semiconductor layer 15 has a larger amount of crystals of gallium oxide having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. As this amount increases, the number of defects in the semiconductor layer 15 decreases, the number of trap sites decreases, and the surface roughness of the semiconductor layer 15 decreases.
半導体層１５は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶、または六方晶および立方晶の酸化ガリウムからなることが好ましい。
六方晶および／または立方晶の結晶は、結晶対称性がよく、キャリア移動度やバンドギャップの結晶方位依存性が小さなものとなる。
その上で、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶および／または立方晶の結晶を用いた膜は、欠陥やトラップサイトが少ないものとなる。さらに、その膜は、平滑度が極めて高く、粗さが極めて抑えられた表面になる。
この半導体層を形成するときに用いる基板として用いるウルツ鉱構造のＧａＮの結晶構造は、上述のように、ａ軸の格子定数が０．３１９ｎｍの六方晶であり、この構造のＧａＮと上記構造の酸化ガリウムは結晶格子の整合性が高い。このため、半導体層１５の欠陥は少なく、トラップサイトも少ないものとなる。さらに、その両結晶が形成する界面は平滑度が極めて高く、粗さが極めて抑えられた界面になる。そして、その結果、半導体層１５の表面は、平滑度が極めて高く、粗さが極めて抑えられた表面になる。
The semiconductor layer 15 is preferably made of hexagonal crystal, cubic crystal, or hexagonal and cubic gallium oxide having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
A hexagonal crystal and/or a cubic crystal has good crystal symmetry, and carrier mobility and band gap have a small crystal orientation dependence.
In addition, a film using a hexagonal crystal and/or a cubic crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less has few defects and trap sites. Further, the film has a surface with extremely high smoothness and extremely low roughness.
As described above, the crystal structure of wurtzite GaN used as a substrate when forming this semiconductor layer is a hexagonal crystal having an a-axis lattice constant of 0.319 nm. Gallium oxide has high crystal lattice matching. Therefore, the semiconductor layer 15 has few defects and trap sites. Furthermore, the interface formed by both crystals has an extremely high smoothness and an extremely suppressed roughness. As a result, the surface of the semiconductor layer 15 becomes a surface having extremely high smoothness and extremely suppressed roughness.
ここで、本発明におけるａ軸の格子定数とは、六方晶結晶の場合は，通常のａ軸の格子定数を指し、立方晶結晶の場合は、（１１１）面でスライスしたときの切り口における結晶格子の格子定数を指す。 Here, the a-axis lattice constant in the present invention refers to a normal a-axis lattice constant in the case of a hexagonal crystal, and in the case of a cubic crystal, the crystal at the cut end when sliced on the (111) plane. Refers to the lattice constant of the lattice.
図２は、立方晶の酸化ガリウム、例えばγ―Ｇａ２Ｏ３の結晶を（１００）面から見た図で、同図の２００１は酸素原子（Ｏ）を、２００２はガリウム原子（Ｇａ）を表す。
（１００）面でスライスした面（インプレーン）においては、六角形の酸素原子配置は認められない。このため、（１００）面はＧａＮ結晶とは格子整合はしない。
FIG. 2 is a diagram of a cubic gallium oxide, for example, a crystal of γ-Ga 2 O 3 viewed from the (100) plane, in which 2001 represents an oxygen atom (O) and 2002 represents a gallium atom (Ga). Represent
No hexagonal oxygen atom arrangement is observed in the plane (in-plane) sliced with the (100) plane. Therefore, the (100) plane is not lattice-matched with the GaN crystal.
図３は、立方晶の酸化ガリウム、例えばγ―Ｇａ２Ｏ３の結晶を（１１１）面から見た図である。ここで、図２の場合と同様に、図３の２００１は酸素原子（Ｏ）を、２００２はガリウム原子（Ｇａ）を表す。そして、この結晶を（１１１）面、かつ酸素原子２００１がある場所でスライスしたとき、その切り口に位置する原子の配置を図４に示す。図４からわかるように、この切り口における（このインプレーンにおける）酸素原子２００１は六方晶と同じ結晶配置（結晶格子２０１１）をなす。
本発明では、このインプレーンでの図４の２０２１に示されるａ１、２０２２に示されるａ２、２０２３に示されるａ３をａ軸の格子定数とするが、ほぼ正六角形をなすため、ａ１、ａ２およびａ３の値はほぼ等しく、格子定数ａで表される。
FIG. 3 is a view of a crystal of cubic gallium oxide, for example, γ-Ga 2 O 3 as viewed from the (111) plane. Here, as in the case of FIG. 2, reference numeral 2001 in FIG. 3 represents an oxygen atom (O), and 2002 represents a gallium atom (Ga). Then, when this crystal is sliced in the (111) plane and in the place where the oxygen atom 2001 is present, the arrangement of the atoms located at the cut end is shown in FIG. As can be seen from FIG. 4, the oxygen atom 2001 (in this in-plane) at this cut has the same crystal arrangement (crystal lattice 2011) as the hexagonal crystal.
In the present invention, a 1 indicated by 2021 in FIG. 4, a 2 indicated by 2022 in FIG. 4 and a 3 indicated by 2023 in this in-plane are lattice constants of the a-axis, but since they are substantially regular hexagons, a The values of 1 , a 2 and a 3 are almost equal and are represented by the lattice constant a.
半導体層１５は、ε構造の酸化ガリウム若しくはγ構造の酸化ガリウムから構成され、または、ε構造の酸化ガリウムおよびγ構造の酸化ガリウムの組合せから構成されてもよい。
ここで、ε構造の酸化ガリウムは、六方晶の結晶であり、そのａ軸の結晶格子定数は０．２９０ｎｍである。また、γ構造の酸化ガリウムは、立方晶の結晶であり、（１１１）面におけるそのａ軸の結晶格子定数は０．２９１ｎｍである。
The semiconductor layer 15 may be composed of gallium oxide having an ε structure or gallium oxide having a γ structure, or a combination of gallium oxide having an ε structure and gallium oxide having a γ structure.
Here, gallium oxide having an ε structure is a hexagonal crystal, and its a-axis crystal lattice constant is 0.290 nm. Further, gallium oxide having a γ structure is a cubic crystal, and its a-axis crystal lattice constant in the (111) plane is 0.291 nm.
半導体層１５は、ε―Ｇａ２Ｏ３を５０体積％以上、好ましくは７０体積％以上１００体積％以下含むガリウム酸化膜が好ましい。
また、半導体層１５は、ε―Ｇａ２Ｏ３を７０体積％以上９０体積％以下、γ―Ｇａ２Ｏ３を１０体積％以上３０体積％以下含んでよい。
The semiconductor layer 15 is preferably a gallium oxide film containing 50 vol% or more, preferably 70 vol% or more and 100 vol% or less of ε-Ga 2 O 3 .
Further, the semiconductor layer 15 may include ε-Ga 2 O 3 in an amount of 70% by volume to 90% by volume and γ-Ga 2 O 3 in an amount of 10% by volume to 30% by volume.
半導体層１５が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を５０体積％以上含むガリウム酸化膜である場合は、半導体層１５の欠陥は少なく、さらに半導体層１５の表面の粗さも小さなものになる。
また、半導体層１５が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを５０体積％以上含むガリウム酸化膜である場合は、半導体層１５の欠陥は少なく、トラップサイトも少なく、さらに半導体層１５の表面の粗さも小さなものになる。
また、酸化物結晶膜１５がε―Ｇａ２Ｏ３またはε―Ｇａ２Ｏ３とγ―Ｇａ２Ｏ３を含むこと、およびε―Ｇａ２Ｏ３またはε―Ｇａ２Ｏ３とγ―Ｇａ２Ｏ３を上で示した比率で含むこと、を満たす場合は、半導体層１５の欠陥は少なく、トラップサイトも少なく、さらに半導体層１５の表面の粗さも小さなものになる。
When the semiconductor layer 15 is a gallium oxide film containing 50% by volume or more of a gallium oxide crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, the semiconductor layer 15 has few defects and the semiconductor layer The surface roughness of 15 is also small.
Further, when the semiconductor layer 15 is a gallium oxide film containing 50 vol% or more of at least one of gallium oxide of hexagonal crystal and cubic crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, The layer 15 has few defects, few trap sites, and the surface roughness of the semiconductor layer 15 is also small.
Further, the oxide crystal film 15 contains ε-Ga 2 O 3 or ε-Ga 2 O 3 and γ-Ga 2 O 3 , and ε-Ga 2 O 3 or ε-Ga 2 O 3 and γ-Ga. When 2 O 3 is contained in the above-described ratio, the semiconductor layer 15 has few defects, few trap sites, and the surface roughness of the semiconductor layer 15 is small.
ここで、半導体層１５の膜厚は２ｎｍ以上３０ｎｍ以下が好ましく、より好ましくは５ｎｍ以上３０ｎｍ以下が好ましい。なお、ε―Ｇａ２Ｏ３およびγ―Ｇａ２Ｏ３は準安定のガリウム酸化膜と位置づけられているガリウム酸化膜の結晶構造体である。 Here, the thickness of the semiconductor layer 15 is preferably 2 nm or more and 30 nm or less, more preferably 5 nm or more and 30 nm or less. Note that ε-Ga 2 O 3 and γ-Ga 2 O 3 are crystal structures of a gallium oxide film which is positioned as a metastable gallium oxide film.
また、半導体層１５の表面粗さは、ＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）で表して０ｎｍ以上０．５ｎｍ以下が好ましく、より好ましくは０ｎｍ以上０．２ｎｍ以下が好ましい。半導体層１５の表面粗さがこの範囲にあると、キャリアの散乱が少なくなり、高いキャリア移動度を得ることが可能になる。 The surface roughness of the semiconductor layer 15 is preferably 0 nm or more and 0.5 nm or less, more preferably 0 nm or more and 0.2 nm or less, as expressed by RMS (Root Mean Square). When the surface roughness of the semiconductor layer 15 is within this range, carrier scattering is reduced and high carrier mobility can be obtained.
半導体層１５は、ｎ型のドーパントを有するＧａＮ基板を用いて形成した場合、ｎ型のドーパントが引き継がれて形成されるため、半導体層１５にはＧａＮ基板と同種のドーパントが存在する。かつ、ドーパントとして活性であるため、半導体層１５はｎ型半導体として機能する。また、半導体層１５には微量の窒素（Ｎ）や炭素（Ｃ）も取り込まれる。
ここで、ｎ型のドーパントを半導体層１５に注入してドーパント量の調整を行ってもよい。そのドーパントとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、フッ素（Ｆ）、塩素（Ｃｌ）の群から選ばれる少なくとも１以上を挙げることができる。このドーパントの注入方法としては、イオン注入法、不純物拡散法などを挙げることができる。
When the semiconductor layer 15 is formed by using a GaN substrate having an n-type dopant, the n-type dopant is inherited and formed, so that the semiconductor layer 15 has the same dopant as that of the GaN substrate. Moreover, since it is active as a dopant, the semiconductor layer 15 functions as an n-type semiconductor. Further, a small amount of nitrogen (N) or carbon (C) is also taken into the semiconductor layer 15.
Here, an n-type dopant may be injected into the semiconductor layer 15 to adjust the dopant amount. Examples of the dopant include at least one selected from the group consisting of silicon (Si), germanium (Ge), tin (Sn), fluorine (F), and chlorine (Cl). Examples of the method of implanting this dopant include an ion implantation method and an impurity diffusion method.
基体１４は、半導体層１５を支え、自立するに十分な剛性を有する基体であって、導電性あるいは絶縁性を有する。 The base 14 is a base having sufficient rigidity to support the semiconductor layer 15 and to stand by itself, and has conductivity or insulation.
基体１４が導電性を有する場合は、基体１４を電極として利用することが可能になる。その場合、半導体層１５の基体１４側とは反対側の面に電極を形成すると、半導体層１５を挟んでその両主表面に電極が配置された両面電極半導体を簡便に供給することが可能となる。両面電極半導体は発光素子などで多用される。 When the base 14 has conductivity, the base 14 can be used as an electrode. In that case, if electrodes are formed on the surface of the semiconductor layer 15 opposite to the base 14 side, it is possible to easily supply a double-sided electrode semiconductor having electrodes on both main surfaces of the semiconductor layer 15 with the electrodes sandwiched therebetween. Become. Double-sided electrode semiconductors are often used in light emitting devices and the like.
基体１４が導電性を有する例としては、基体１４の少なくとも半導体層１５と接する面が、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）およびハフニウム（Ｈｆ）からなる群から選ばれる１以上を有する基板を挙げることができる。
基体１４は、これらの材料からなる単層膜でもよいし、積層膜でもよい。また、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）などの半導体基板、炭化ケイ素（ＳｉＣ）などのセラミックス基板、合成石英やアルカリソーダガラスなどのガラス基板およびポリカードネート樹脂、アクリル樹脂などの樹脂基板上に上記材料が形成されたものを挙げることもできる。
As an example of the substrate 14 having conductivity, at least the surface of the substrate 14 in contact with the semiconductor layer 15 is titanium nitride (TiN), titanium (Ti), tungsten (W), aluminum (Al), platinum (Pt), gold. A substrate having one or more selected from the group consisting of (Au), nickel (Ni) and hafnium (Hf) can be mentioned.
The base 14 may be a single layer film made of these materials or a laminated film. Also, on semiconductor substrates such as silicon (Si) and gallium arsenide (GaAs), ceramics substrates such as silicon carbide (SiC), glass substrates such as synthetic quartz and alkali soda glass, and resin substrates such as polycarbonate resin and acrylic resin. It is also possible to cite a material in which the above material is formed.
基体１４が絶縁性を有する場合は、基体１４を介したリーク電流の発生が少ない半導体基板１０１０を提供することが可能になる。すなわち、半導体基板１０１０をＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として使用することが可能になる。 When the base 14 has an insulating property, it is possible to provide the semiconductor substrate 1010 in which the leak current generated through the base 14 is small. That is, the semiconductor substrate 1010 can be used as an SOI (Semiconductor On Insulator) substrate.
基体１４が絶縁性を有する例としては、基体１４の少なくとも半導体層１５と接する面が、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）アルミニウム酸化物（ＡｌＯｘ）、アルミニウム酸窒化物（ＡｌＯｘＮｙ）、ハフニウム酸化物（ＨｆＯｘ）およびマグネシウム酸化物（ＭｇＯｘ）からなる群から選ばれる１以上を有する基板を挙げることができる。
基体１４は、これらの材料からなる単層膜でもよいし、積層膜でもよい。また、合成石英やアルカリソーダガラスなどのガラス基板およびポリカードネート樹脂、アクリル樹脂などの樹脂基板も挙げることができる。
As an example in which the substrate 14 has an insulating property, at least the surface of the substrate 14 in contact with the semiconductor layer 15 is silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ) aluminum. A substrate having one or more selected from the group consisting of oxide (AlO x ), aluminum oxynitride (AlO x N y ), hafnium oxide (HfO x ) and magnesium oxide (MgO x ) can be mentioned.
The base 14 may be a single layer film made of these materials or a laminated film. Further, a glass substrate such as synthetic quartz or alkali soda glass and a resin substrate such as a polycardnate resin or an acrylic resin can also be used.
なお、半導体基板１０１０は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶を含む、あるいはａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶からなる半導体層１５を有するためＡｌＮ、ＢＮ、ＧａＮなどの窒化物半導体と結晶格子の整合性が高い。その上で、半導体層１５の表面の平滑度が高い。このため、ＡｌＮ、ＢＮ、ＧａＮなどの窒化物半導体とのヘテロ接合特性に優れる。 Note that the semiconductor substrate 1010 includes a semiconductor layer 15 including a crystal whose a-axis lattice constant is 0.28 nm or more and 0.34 nm or less, or a crystal whose a-axis lattice constant is 0.28 nm or more and 0.34 nm or less. Therefore, the matching of the crystal lattice with the nitride semiconductor such as AlN, BN, and GaN is high. In addition, the smoothness of the surface of the semiconductor layer 15 is high. Therefore, it has excellent heterojunction characteristics with a nitride semiconductor such as AlN, BN, and GaN.
＜半導体基板の製造方法＞
次に、半導体基板１０１０の製造工程を、製造工程を示すフローチャート図である図５と製造フローを断面概要図で示した図６を参照しながら説明する。
<Method of manufacturing semiconductor substrate>
Next, the manufacturing process of the semiconductor substrate 1010 will be described with reference to FIG. 5 which is a flowchart showing the manufacturing process and FIG. 6 which is a schematic sectional view showing the manufacturing flow.
最初に、窒化ガリウム結晶基板（ＧａＮ基板）１１を準備する（図５の工程Ｓ１、図６（ａ））。ここで、ＧａＮ基板１１には、例えばｎ型のドーパントを含有させておいてもよい。
ＧａＮ基板１１は、ＧａＮからなる基板でも、ＧａＮからなる基板やＡｌＧａＮ基板上にエピタキシャル成長法でＧａＮ単結晶からなる半導体層を形成したものでも構わない。エピタキシャル形成法によりＧａＮ半導体層を形成した場合は、例えば、ＧａＮ半導体層の厚さを２μｍとすることができる。
ドーパントとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）からなる群から選ばれる少なくとも１以上を挙げることができる。ドーパントの量としては５×１０１５／ｃｍ３以上５×１０１９／ｃｍ３以下が好ましい。
First, a gallium nitride crystal substrate (GaN substrate) 11 is prepared (step S1 in FIG. 5, FIG. 6A). Here, the GaN substrate 11 may contain, for example, an n-type dopant.
The GaN substrate 11 may be a substrate made of GaN, or a substrate made of GaN or an AlGaN substrate on which a semiconductor layer made of GaN single crystal is formed by an epitaxial growth method. When the GaN semiconductor layer is formed by the epitaxial formation method, the thickness of the GaN semiconductor layer can be set to 2 μm, for example.
Examples of the dopant include at least one selected from the group consisting of silicon (Si), germanium (Ge), and oxygen (O). The amount of the dopant is preferably 5×10 15 /cm 3 or more and 5×10 19 /cm 3 or less.
次に、ＧａＮ基板１１の主面上に酸化ガリウムからなる、あるいは酸化ガリウムを含む第１の半導体層（第１の酸化ガリウム半導体層）１２を形成する（工程Ｓ２、図６（ｂ））。
ここで、第１の酸化ガリウム半導体層１２は、上述のａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の酸化ガリウムの結晶を含む膜、好ましくは、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶、または六方晶および立方晶の酸化ガリウムを含む膜である。これらの酸化ガリウムの量は多いほど好ましく、これらの酸化ガリウムからなる膜が好ましい。ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶の例としては、ε−Ｇａ２Ｏ３を、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の立方晶の例としては、γ−Ｇａ２Ｏ３を挙げることができる。
Next, a first semiconductor layer (first gallium oxide semiconductor layer) 12 made of gallium oxide or containing gallium oxide is formed on the main surface of the GaN substrate 11 (step S2, FIG. 6B).
Here, the first gallium oxide semiconductor layer 12 is a film containing a gallium oxide crystal having an a-axis lattice constant of 0.28 nm to 0.34 nm, preferably an a-axis lattice constant of 0.28 nm. It is a film containing hexagonal crystal, cubic crystal, or hexagonal crystal and cubic crystal gallium oxide having a size of 0.34 nm or more. The larger the amount of these gallium oxides, the more preferable, and a film made of these gallium oxides is preferable. As an example of a hexagonal crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, ε-Ga 2 O 3 is used as an example of a cubic crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. Can include γ-Ga 2 O 3 .
一般に、酸化ガリウムの結晶はβ構造が安定構造で、ε構造やγ構造は準安定構造とされているが、ＧａＮ基板１１上に形成されたε構造やγ構造の酸化ガリウム結晶は、ＧａＮの影響を受けて、半導体層として好適な欠陥もトラップサイトも少なく、かつ表面が平滑で粗さの少ないものとなる。また、通常使用の使用環境では経時変化も少ないものとなる。 Generally, a gallium oxide crystal has a stable β structure and an ε structure or a γ structure is a metastable structure. However, a gallium oxide crystal having an ε structure or a γ structure formed on a GaN substrate 11 has a GaN structure. As a result, the number of defects and trap sites suitable for the semiconductor layer is small, and the surface is smooth and has a small roughness. Further, in a normal use environment, the change with time is small.
第１の酸化ガリウム半導体層１２を形成する第１の方法は、ＧａＮ基板１１の表面を、硫酸、過酸化水素水、アンモニア、フッ酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ １）（ＮＨ４ＯＨ（アンモニア水）−Ｈ２Ｏ２（過酸化水素）−Ｈ２Ｏ（水））、ＳＣ２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ ２）（ＨＣｌ（塩酸）−Ｈ２Ｏ２−Ｈ２Ｏ）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）（Ｈ２ＳＯ４（硫酸）−Ｈ２Ｏ２−Ｈ２Ｏ）、バッファードフッ酸溶液（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＢＨＦ）など通常は洗浄として用いられる方法を挙げることができる。バッファードフッ酸溶液は通常酸化膜を除去する方法として知られているが、除去とともに生成される酸化膜は、第１の酸化ガリウム半導体層１２として好適な膜となる。
The first method of forming the first gallium oxide semiconductor layer 12 is to form the surface of the GaN substrate 11 from the group consisting of sulfuric acid, hydrogen peroxide solution, ammonia, hydrofluoric acid, hydrochloric acid, nitric acid, phosphoric acid, and potassium hydroxide. It is a method of oxidizing with at least one selected chemical solution.
As the oxidation method, SC1 (Standard Cleaning solution 1) (NH 4 OH ( ammonia water) -H 2 O 2 (hydrogen peroxide) -H 2 O (water)), SC2 (Standard Cleaning solution 2) (HCl ( hydrochloride) -H 2 O 2 -H 2 O ), SPM (sulfuric acid hydrogen Peroxide Mixture) (H 2 SO 4 ( sulfuric acid) -H 2 O 2 -H 2 O ), buffered hydrofluoric acid solution (buffered Hydrogen fluoride: BHF) and the like which are usually used for washing can be mentioned. Although the buffered hydrofluoric acid solution is generally known as a method for removing the oxide film, the oxide film formed by the removal becomes a film suitable as the first gallium oxide semiconductor layer 12.
この第１の方法によると、第１の酸化ガリウム半導体層１２の結晶面（酸化ガリウムの結晶面）はＧａＮ基板１１表面の結晶面に揃えて配列される。このため、トラップの少ない良質な第１の酸化ガリウム半導体層１２を形成する上で第１の方法は特に好ましい。 According to the first method, the crystal plane of the first gallium oxide semiconductor layer 12 (the crystal plane of gallium oxide) is aligned with the crystal plane of the surface of the GaN substrate 11. Therefore, the first method is particularly preferable in forming the good quality first gallium oxide semiconductor layer 12 with few traps.
なお、この第１の方法に際し、光照射を併用してもよい（Ｐｈｏｔｏ−Ｅｌｃｔｒｏｃｈｅｍｉｃａｌ Ｏｘｉｄａｔｉｏｎを合わせてもちいてもよい）。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液にＧａＮ基板１１を浸し、ＧａＮ基板１１の表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、ＧａＮ基板１１の表面を酸化させて第１の酸化ガリウム半導体層１２を形成してもよい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、ドーパントのプロファイルが変化する、応力が発生するなどの問題を生じやすい。
In addition, in the first method, light irradiation may be used together (Photo-Electrochemical Oxidation may be used together). For example, the GaN substrate 11 is immersed in a chemical solution such as potassium hydroxide, phosphoric acid, glycol, etc., and ultraviolet (UV) light having a wavelength of 280 nm or more and less than 380 nm or hyperopic light having a wavelength of 190 nm or more and less than 280 nm ( The surface of the GaN substrate 11 may be oxidized by irradiation with DUV to form the first gallium oxide semiconductor layer 12.
Further, the first method is characterized in that the heat load is smaller than that in the thermal oxidation treatment because it is a treatment at 280° C. or lower even at room temperature or when heat treatment is applied. When a large heat load is applied, problems such as changes in the dopant profile and stress are likely to occur.
第１の酸化ガリウム半導体層１２を形成する第２の方法は、ＧａＮ基板１１の表面を酸素ガス雰囲気下で２０℃以上８００℃以下の熱処理することによって酸化膜を形成する方法である。ここで、酸素ガスの圧力は大気圧が好ましい。
第２の方法において、２０℃を下回る温度で熱処理を行うと、第１の酸化ガリウム半導体層１２の成長速度が遅くなって製造効率上好ましくない。一方、８００℃を超える温度で熱処理を行うと、β−Ｇａ２Ｏ３などのａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の範囲外のガリウム酸化物が生成されるので好ましくない。
A second method of forming the first gallium oxide semiconductor layer 12 is a method of forming an oxide film by heat-treating the surface of the GaN substrate 11 at 20° C. or higher and 800° C. or lower in an oxygen gas atmosphere. Here, the pressure of the oxygen gas is preferably atmospheric pressure.
In the second method, if the heat treatment is performed at a temperature lower than 20° C., the growth rate of the first gallium oxide semiconductor layer 12 becomes slow, which is not preferable in terms of manufacturing efficiency. On the other hand, if the heat treatment is performed at a temperature higher than 800° C., gallium oxide such as β-Ga 2 O 3 having an a-axis lattice constant outside the range of 0.28 nm or more and 0.34 nm or less is generated, which is not preferable.
第１の酸化ガリウム半導体層１２を形成する第３の方法は、ＧａＮ基板１１の表面を、１５０℃以上５００℃以下の雰囲気においてプラズマＣＶＤ酸化処理することによって酸化させて酸化膜を形成する方法である。また、ＧａＮ基板１１の表面を、１５０℃以上５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、酸化膜を形成してもよい。
第３の方法において、１５０℃を下回る温度で熱処理を行うと、第１の酸化ガリウム半導体層１２の成長速度が遅くなって製造効率上好ましくない。一方、５００℃を超える温度で熱処理を行うと、０．２８ｎｍ以上０．３４ｎｍ以下の範囲外のガリウム酸化物が生成される、界面が荒れる、結晶の単一性が落ちる等の悪影響が生じるので好ましくない。
A third method of forming the first gallium oxide semiconductor layer 12 is a method of oxidizing the surface of the GaN substrate 11 by plasma CVD oxidation in an atmosphere of 150° C. or higher and 500° C. or lower to form an oxide film. is there. Further, the surface of the GaN substrate 11 may be oxidized by ozone oxidation treatment in an atmosphere of 150° C. or higher and 500° C. or lower to form an oxide film.
In the third method, if the heat treatment is performed at a temperature lower than 150° C., the growth rate of the first gallium oxide semiconductor layer 12 becomes slow, which is not preferable in terms of manufacturing efficiency. On the other hand, if heat treatment is performed at a temperature higher than 500° C., adverse effects such as generation of gallium oxide outside the range of 0.28 nm or more and 0.34 nm or less, rough interface, and deterioration of crystal unity may occur. Not preferable.
第１の酸化ガリウム半導体層１２を形成する第４の方法は、ＧａＮ基板１１の表面上に第１の酸化膜を形成し、その後ウェットエッチングを行って第１の酸化膜を除去することにより第１の酸化ガリウム半導体層１２を形成する方法である。
第１の酸化膜としては、酸化シリコン、特に好ましくはＳｉＯ２を挙げることができる。この場合、ウェットエッチング液としてはフッ酸水溶液およびフッ酸とフッ化アンモンの混酸溶液を好んで挙げることができる。なお、第１の酸化膜の膜厚は１０ｎｍ以上３０ｎｍ以下とすることが好ましい。なお、第１の酸化膜としては、酸化アルミニウム、好ましくはＡｌ２Ｏ３も挙げることができる。
第１の酸化膜の形成方法としては、原子堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）を好んで挙げることができる。ＡＬＤ法を用いることにより第１の酸化ガリウム半導体層１２は欠陥の少ないものとなる。第１の酸化膜をＳｉＯ２としたときのＡＬＤ法の前駆体としては、例えばｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ（ＴＤＭＡＳ）を挙げることができる。
A fourth method of forming the first gallium oxide semiconductor layer 12 is to form a first oxide film on the surface of the GaN substrate 11 and then perform wet etching to remove the first oxide film. 1 is a method of forming the gallium oxide semiconductor layer 12 of No. 1.
As the first oxide film, silicon oxide, particularly preferably SiO 2 , can be mentioned. In this case, as the wet etching solution, a hydrofluoric acid aqueous solution and a mixed acid solution of hydrofluoric acid and ammonium fluoride can be preferably mentioned. The thickness of the first oxide film is preferably 10 nm or more and 30 nm or less. The first oxide film may also be aluminum oxide, preferably Al 2 O 3 .
As a method of forming the first oxide film, an atomic deposition method (ALD: Atomic Layer) is used.
Deposition) can be mentioned as a preferred example. By using the ALD method, the first gallium oxide semiconductor layer 12 has few defects. Examples of the precursor of the ALD method when the first oxide film is SiO 2 include tris(dimethylamino)silane (TDMAS).
その後、第１の酸化ガリウム半導体層１２上に第２の半導体層として第２の酸化ガリウム半導体層１３をエピタキシャル形成する（図５の工程Ｓ３、図６（ｃ））。第２の酸化ガリウム半導体層１３は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶を有する、あるいはａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶からなる第１の酸化ガリウム半導体層１２を種結晶としてエピタキシャル形成する膜なので、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶を有する、あるいはａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶からなる膜となる。 Then, the second gallium oxide semiconductor layer 13 is epitaxially formed as a second semiconductor layer on the first gallium oxide semiconductor layer 12 (step S3 in FIG. 5, FIG. 6C). The second gallium oxide semiconductor layer 13 has a crystal whose a-axis lattice constant is 0.28 nm or more and 0.34 nm or less, or a crystal whose a-axis lattice constant is 0.28 nm or more and 0.34 nm or less. Since the gallium oxide semiconductor layer 12 is a film that is epitaxially formed using the gallium oxide semiconductor layer 12 as a seed crystal, it has a crystal with an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, or has an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. The film is made of crystals.
第２の酸化ガリウム半導体層１３を形成する第１の方法は、第１の酸化ガリウム半導体層１２の表面を、１５０℃以上５００℃以下の雰囲気においてプラズマＣＶＤ酸化処理することによって酸化させて酸化膜を形成する方法である。また、第１の酸化ガリウム半導体層１２の表面を、１５０℃以上５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、酸化膜を形成してもよい。
この第１の方法において、１５０℃を下回る温度で熱処理を行うと、第２の酸化ガリウム半導体層１３の成長速度が遅くなって製造効率上好ましくない。一方、５００℃を超える温度で熱処理を行うと、０．２８ｎｍ以上０．３４ｎｍ以下の範囲外のガリウム酸化物が生成される、界面が荒れる、結晶の単一性が落ちる等の悪影響が生じるので好ましくない。
A first method of forming the second gallium oxide semiconductor layer 13 is to oxidize the surface of the first gallium oxide semiconductor layer 12 by plasma CVD oxidation treatment in an atmosphere of 150° C. or higher and 500° C. or lower to form an oxide film. Is a method of forming. Further, the surface of the first gallium oxide semiconductor layer 12 may be oxidized by ozone oxidation treatment in an atmosphere at 150° C. or higher and 500° C. or lower to form an oxide film.
In the first method, if the heat treatment is performed at a temperature lower than 150° C., the growth rate of the second gallium oxide semiconductor layer 13 becomes slow, which is not preferable in terms of manufacturing efficiency. On the other hand, if heat treatment is performed at a temperature higher than 500° C., adverse effects such as generation of gallium oxide outside the range of 0.28 nm or more and 0.34 nm or less, rough interface, and deterioration of crystal unity may occur. Not preferable.
第２の酸化ガリウム半導体層１３を形成する第２の方法は、第１の酸化ガリウム半導体層１２の表面に、１５０℃以上７００℃以下の雰囲気において電子ビーム蒸着法および／または分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）法によって酸化膜を堆積させる方法である。また、第１の酸化ガリウム半導体層１２の表面に、１５０℃以上８７０℃以下の雰囲気において化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって酸化膜を堆積させる方法でもよい。また、第１の酸化ガリウム半導体層１２の表面に、１５０℃以上７００℃以下の雰囲気においてハイドライド気相成長（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）法によって酸化膜を堆積させる方法でもよい。また、第１の酸化ガリウム半導体層１２の表面に、１５０℃以上４００℃以下の雰囲気において原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法によって酸化膜を堆積させる方法でもよい。また、第１の酸化ガリウム半導体層１２の表面に、１５０℃以上５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行って酸化膜を堆積させる方法でもよい。また、これらの方法は組み合わせてもよい。
ここで、この際、ｎ型のドーパントを注入してもよい。ｎ型のドーパントとしては、Ｓｉ、Ｇｅ、スズ（Ｓｎ）、フッ素（Ｆ）、塩素（Ｃｌ）からなる群から選ばれる少なくとも１以上を挙げることができる。ドーパントの注入方法としては、堆積時に上記のドーパント元素を添加する方法、堆積後にイオン注入を行う方法、不純物拡散を行う方法、これらの組み合わせを行う方法などを挙げることができる。
A second method for forming the second gallium oxide semiconductor layer 13 is an electron beam evaporation method and/or molecular beam epitaxy (Molecular) on the surface of the first gallium oxide semiconductor layer 12 in an atmosphere of 150° C. or higher and 700° C. or lower. This is a method of depositing an oxide film by the Beam Epitaxy (MBE) method. Alternatively, an oxide film may be deposited on the surface of the first gallium oxide semiconductor layer 12 by a chemical vapor deposition (CVD) method in an atmosphere of 150° C. or higher and 870° C. or lower. Alternatively, an oxide film may be deposited on the surface of the first gallium oxide semiconductor layer 12 by a hydride vapor phase epitaxy (HVPE) method in an atmosphere of 150° C. or higher and 700° C. or lower. Alternatively, an oxide film may be deposited on the surface of the first gallium oxide semiconductor layer 12 by an atomic layer deposition (ALD) method in an atmosphere of 150° C. or higher and 400° C. or lower. Alternatively, a method may be used in which gallium oxide is deposited on the surface of the first gallium oxide semiconductor layer 12 by a sputtering method in an atmosphere at 150° C. or higher and 500° C. or lower, and then annealing is performed to deposit an oxide film. Also, these methods may be combined.
Here, at this time, an n-type dopant may be injected. Examples of the n-type dopant include at least one selected from the group consisting of Si, Ge, tin (Sn), fluorine (F), and chlorine (Cl). Examples of the dopant implantation method include a method of adding the above-mentioned dopant element at the time of deposition, a method of performing ion implantation after the deposition, a method of diffusing impurities, and a method of performing a combination thereof.
なお、これらの第２の酸化ガリウム半導体層１３の形成において酸素リッチな条件で成膜すると、ε構造の酸化ガリウムおよび／またはγ構造の酸化ガリウムが形成される。この例を図７および図８に示す。図７はε構造の酸化ガリウムの例であり、図８はγ構造の酸化ガリウムの例である。 When the second gallium oxide semiconductor layer 13 is formed under oxygen-rich conditions, gallium oxide having an ε structure and/or gallium oxide having a γ structure is formed. This example is shown in FIGS. 7 and 8. FIG. 7 shows an example of gallium oxide having a ε structure, and FIG. 8 shows an example of gallium oxide having a γ structure.
次に、基体１４を第２の酸化ガリウム半導体層１３の上に被着する（図５の工程Ｓ４、図６（ｄ））。被着方法としては貼り合わせ法を挙げることができる。 Next, the base 14 is deposited on the second gallium oxide semiconductor layer 13 (step S4 in FIG. 5, FIG. 6D). A laminating method can be used as the attaching method.
基体１４は、第１の酸化ガリウム半導体層１２および第２の酸化ガリウム半導体層１３からなる半導体層１５を支え、自立するに十分な剛性を有する基体であって、導電性または絶縁性を有するものであればよい。 The base 14 is a base having sufficient rigidity to support the semiconductor layer 15 composed of the first gallium oxide semiconductor layer 12 and the second gallium oxide semiconductor layer 13 and to be self-supporting, and has conductivity or insulation. If
基体１４が導電性を有する例としては、基体１４の少なくとも半導体層１５と接する面が、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）およびハフニウム（Ｈｆ）からなる群から選ばれる１以上を有する基板を挙げることができる。
基体１４は、これらの材料からなる単層膜でもよいし、積層膜でもよい。また、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）などの半導体基板、炭化ケイ素（ＳｉＣ）などのセラミックス基板、合成石英やアルカリソーダガラスなどのガラス基板およびポリカードネート樹脂、アクリル樹脂などの樹脂基板上に上記材料が形成されたものを挙げることもできる。
As an example of the substrate 14 having conductivity, at least the surface of the substrate 14 in contact with the semiconductor layer 15 is titanium nitride (TiN), titanium (Ti), tungsten (W), aluminum (Al), platinum (Pt), gold. A substrate having one or more selected from the group consisting of (Au), nickel (Ni) and hafnium (Hf) can be mentioned.
The base 14 may be a single layer film made of these materials or a laminated film. Also, on semiconductor substrates such as silicon (Si) and gallium arsenide (GaAs), ceramics substrates such as silicon carbide (SiC), glass substrates such as synthetic quartz and alkali soda glass, and resin substrates such as polycarbonate resin and acrylic resin. It is also possible to cite a material in which the above material is formed.
基体１４が絶縁性を有する例としては、基体１４の少なくとも半導体層１５と接する面が、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）アルミニウム酸化物（ＡｌＯｘ）、アルミニウム酸窒化物（ＡｌＯｘＮｙ）、ハフニウム酸化物（ＨｆＯｘ）およびマグネシウム酸化物（ＭｇＯｘ）からなる群から選ばれる１以上を有する基板を挙げることができる。
基体１４は、これらの材料からなる単層膜でもよいし、積層膜でもよい。また、合成石英やアルカリソーダガラスなどのガラス基板およびポリカードネート樹脂、アクリル樹脂などの樹脂基板も挙げることができる。
As an example in which the substrate 14 has an insulating property, at least the surface of the substrate 14 in contact with the semiconductor layer 15 is silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ) aluminum. A substrate having one or more selected from the group consisting of oxide (AlO x ), aluminum oxynitride (AlO x N y ), hafnium oxide (HfO x ) and magnesium oxide (MgO x ) can be mentioned.
The base 14 may be a single layer film made of these materials or a laminated film. Further, a glass substrate such as synthetic quartz or alkali soda glass and a resin substrate such as a polycardnate resin or an acrylic resin can also be used.
次に、ＧａＮ基板１１を第１の酸化ガリウム半導体層１２に機械的および電気的ダメージを極力与えないようにして除去する（図５の工程Ｓ５、図６（ｅ））。このようにして、基体１４上に第２の酸化ガリウム半導体層１３と第１の酸化ガリウム半導体層１２からなる半導体層（酸化ガリウム半導体層）１５が形成された半導体基板１０１０が製造される。 Next, the GaN substrate 11 is removed so as not to give mechanical and electrical damage to the first gallium oxide semiconductor layer 12 as much as possible (step S5 in FIG. 5, FIG. 6E). In this way, the semiconductor substrate 1010 in which the semiconductor layer (gallium oxide semiconductor layer) 15 including the second gallium oxide semiconductor layer 13 and the first gallium oxide semiconductor layer 12 is formed on the base 14 is manufactured.
ＧａＮ基板１１の除去は、除去レートの速い第１の除去ステップと、第２の酸化ガリウム半導体層１３へのダメージを極力避け、かつ第２の酸化ガリウム半導体層１３表面に高い平滑性を与える第２の除去ステップからなる２段階除去とする。 The removal of the GaN substrate 11 includes a first removal step with a fast removal rate, a first removal step that avoids damage to the second gallium oxide semiconductor layer 13 as much as possible, and a high smoothness on the surface of the second gallium oxide semiconductor layer 13. Two-step removal consisting of two removal steps is performed.
第１の除去ステップは、第２の酸化ガリウム半導体層１３の極近傍までＧａＮ基板１１を除去することが半導体基板１０１０の製造時間を短くして製造効率を上げるために好ましい。
ここで、第１の除去ステップとしては、ドライエッチング、機械研磨（ＭＰ：Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を挙げることができる。
ドライエッチングとしては、Ｃｌ２やＢＣｌ３などの塩素ガス系の反応性イオンエッチングを挙げることができるが、イオンミリングでもよい。
化学機械研磨は、スラリーをＡｌ２Ｏ３やＳｉＯ２とし、そこに酸化剤とＦｅ等の触媒を加えたものを挙げることができる。
In the first removing step, it is preferable to remove the GaN substrate 11 to the very vicinity of the second gallium oxide semiconductor layer 13 in order to shorten the manufacturing time of the semiconductor substrate 1010 and increase the manufacturing efficiency.
Here, as the first removing step, dry etching, mechanical polishing (MP: Mechanical Polishing), and chemical mechanical polishing (CMP: Chemical Mechanical Polishing) can be mentioned.
Examples of dry etching include chlorine gas-based reactive ion etching such as Cl 2 and BCl 3, but ion milling may also be used.
Examples of the chemical mechanical polishing include those in which Al 2 O 3 or SiO 2 is used as a slurry and an oxidizing agent and a catalyst such as Fe are added thereto.
第２の除去ステップとしては、３．４ｅＶ以上３．８ｅＶ以下、波長で表すと３２６．３ｎｍ以上３６４．７ｎｍ以下の光を照射しながらエッチングすることが好ましい。
ＧａＮは、ＧａＮを酸化してガリウム酸化物あるいは水和したガリウム酸化物という中間体を経て、その中間体をエッチングするというメカニズムに沿うと比較的効率よくエッチングを行うことができる。
ＧａＮのバンドギャップは３．４ｅＶ（３．４４ｅＶ）であるため、この値より大きなエネルギーを外部から光の形で与えるとＧａＮは中間体に変化しやすい。特に高パワーでこの光を照射するとこの中間体が急激に生成し、その結果酸化ガリウム結晶ではなく、構造の乱れたガリウム酸化物中間体が主に生成される。このようなガリウム酸化物中間体は、一般に、酸化ガリウム結晶よりウェットエッチングなどの化学的エッチングに対してエッチングレートが速い。
一方、半導体層１１を構成する酸化ガリウムのバンドギャップは３．８ｅＶより高い４．８ｅＶ〜５．０ｅＶなので、この波長の光に対して半導体層１５は影響を受けない。その結果、ＧａＮ基板１１のエッチングレートは半導体層１５のエッチングレートより速くなり、半導体層１５への影響を抑えてＧａＮ基板１１を除去することが可能になる。
ここで、３．４ｅＶ以上３．８ｅＶ以下のエネルギーをもつ高パワーの光源としては、３２６．３ｎｍ以下の波長の光をフィルターでカットした水銀ランプを挙げることができる。
As the second removing step, it is preferable to perform etching while irradiating light having a wavelength of 3.4 eV or more and 3.8 eV or less, which is represented by a wavelength of 326.3 nm or more and 364.7 nm or less.
GaN can be etched relatively efficiently by following the mechanism of etching the intermediate through an intermediate such as gallium oxide or hydrated gallium oxide obtained by oxidizing GaN.
Since the band gap of GaN is 3.4 eV (3.44 eV), when energy larger than this value is externally applied in the form of light, GaN easily changes to an intermediate. When this light is irradiated with a particularly high power, this intermediate is abruptly produced, and as a result, not the gallium oxide crystal but a gallium oxide intermediate having a disordered structure is mainly produced. Such a gallium oxide intermediate generally has a higher etching rate than chemical etching such as wet etching than gallium oxide crystals.
On the other hand, the band gap of gallium oxide forming the semiconductor layer 11 is 4.8 eV to 5.0 eV, which is higher than 3.8 eV, so the semiconductor layer 15 is not affected by light of this wavelength. As a result, the etching rate of the GaN substrate 11 becomes faster than the etching rate of the semiconductor layer 15, and the GaN substrate 11 can be removed while suppressing the influence on the semiconductor layer 15.
Here, as a high-power light source having energy of 3.4 eV or more and 3.8 eV or less, a mercury lamp obtained by cutting light having a wavelength of 326.3 nm or less with a filter can be given.
第２の除去ステップのエッチング方式としては、ウェットエッチング、ＣＭＰ、触媒基準エッチング（ＣＡＲＥ：Ｃａｔａｌｙｓｔ−Ｒｅｆｅｒｒｅｄ Ｅｔｃｈｉｎｇ）を挙げることができる。
ここで、ウェットエッチングとしては、例えば、４７％以上の濃度のフッ酸水溶液を挙げることができる。また、ＣＭＰとしては、スラリーをＡｌ２Ｏ３やＳｉＯ２とし、そこに酸化剤とＦｅ等の触媒を加えたものを挙げることができる。酸化剤としては、例えばＳ２Ｏ８ ２−イオンを挙げることができる。
Examples of the etching method of the second removing step include wet etching, CMP, and catalyst-referenced etching (CARE).
Here, as the wet etching, for example, a hydrofluoric acid aqueous solution having a concentration of 47% or more can be used. Further, as CMP, there can be mentioned one in which a slurry is Al 2 O 3 or SiO 2 and an oxidizer and a catalyst such as Fe are added thereto. Examples of the oxidizing agent include S 2 O 8 2− ion.
半導体層１５へのダメージを極力小さくしてＧａＮ基板１１を除去する方法としては触媒基準エッチングが優れる。この方法は、純水やｐＨが７付近に調整された水溶液中で触媒となる白金（Ｐｔ）や二酸化ケイ素（ＳｉＯ２）で構成された基準プレートに被加工面を極近接させて被加工膜をエッチングする方法で、触媒の極近傍にのみ発生するＯＨ−によりエッチングが進む方法と考えられている。このため、エッチングは薄皮を剥ぐように単原子レベルの層を原子レベルで除去しながら進むのでエッチングダメージが入りにくい。その上で、被エッチング表面の平滑度が高い。３．４ｅＶ以上３．８ｅＶ以下の光を照射していると、ＧａＮ基板１１と半導体層１５のエッチングレート差もとれるので、ＧａＮ基板１１除去後の半導体層１５は、欠陥が少なく、トラップサイトも少なく、かつ表面の平滑度も高い（表面粗さが少ない）良好な半導体層になる。
なお、ｐＨ７付近に調整された水溶液としては、例えばリン酸緩衝液に極微量のＧａイオンを添加したものを挙げることができる。
Catalyst-based etching is excellent as a method for removing the GaN substrate 11 while minimizing damage to the semiconductor layer 15. In this method, the surface to be processed is brought into close proximity to a reference plate made of platinum (Pt) or silicon dioxide (SiO 2 ) which serves as a catalyst in pure water or an aqueous solution whose pH is adjusted to around 7 It is considered that the etching proceeds by OH − generated only in the immediate vicinity of the catalyst. For this reason, etching proceeds while removing the layer at the single atom level at the atomic level so that the thin skin is peeled off, so that etching damage is less likely to occur. In addition, the smoothness of the surface to be etched is high. Irradiation with light of 3.4 eV or more and 3.8 eV or less causes a difference in etching rate between the GaN substrate 11 and the semiconductor layer 15, so the semiconductor layer 15 after removal of the GaN substrate 11 has few defects and trap sites. A good semiconductor layer having less surface smoothness (less surface roughness) is obtained.
The aqueous solution adjusted to have a pH of around 7 may be, for example, a phosphate buffer solution to which an extremely small amount of Ga ions is added.
触媒基準エッチング装置の一例を図９に示す。
触媒基準エッチング装置３００１は、試料１０１に自転を与える回転軸１０３とそれに繋がれた試料台１０２、試料台１０２に設置された試料１０１に対向するように設置された例えば石英ガラスからなる触媒基準体１０４、触媒基準体を回転させる回転軸１０５、少なくとも試料１０１表面と触媒基準体１０４の表面の間を満たす純水やｐＨが７付近に調整された液体１０７、液体１０７がこぼれないようにする壁１０６を備える。
試料１０１は、回転軸１０３による自転と回転軸１０５による公転が組み合わさって、均一な研磨的エッチングを受ける。
さらに、触媒基準エッチング装置３００１は、３．４ｅＶ以上３．８ｅＶ以下の光１０９を発する光源１０８を備える。ここで、光源１０８は、光１０９が触媒基準体１０４を介して試料１０１に届くように配置される。
この触媒基準エッチング装置３００１により、第１の除去ステップで除去されずに残ったＧａＮ基板１１を完全に除去して、欠陥が少なく、トラップサイトも少なく、かつ表面の平滑度も高い（表面粗さが少ない）良好な半導体層１５を得ることができる。
なお、触媒基準エッチングに関しては、例えば非特許文献２に開示がある。
An example of the catalyst reference etching apparatus is shown in FIG.
The catalyst reference etching apparatus 3001 includes a rotating shaft 103 for rotating the sample 101, a sample base 102 connected to the rotating shaft 103, and a catalyst reference body made of, for example, quartz glass installed so as to face the sample 101 installed on the sample base 102. 104, a rotating shaft 105 for rotating the catalyst reference body, pure water that fills at least the surface of the sample 101 and the surface of the catalyst reference body 104, a liquid 107 whose pH is adjusted to around 7, and a wall that prevents the liquid 107 from spilling 106 is provided.
The sample 101 undergoes uniform abrasive etching due to the combination of the rotation of the rotating shaft 103 and the revolution of the rotating shaft 105.
Further, the catalyst reference etching apparatus 3001 includes a light source 108 that emits light 109 of 3.4 eV or more and 3.8 eV or less. Here, the light source 108 is arranged so that the light 109 reaches the sample 101 via the catalyst reference body 104.
The catalyst reference etching apparatus 3001 completely removes the GaN substrate 11 remaining without being removed in the first removal step, resulting in few defects, few trap sites, and high surface smoothness (surface roughness). A good semiconductor layer 15 can be obtained.
Note that catalyst-based etching is disclosed in Non-Patent Document 2, for example.
さらに一層半導体層１５へのダメージを極力小さくしてＧａＮ基板１１を除去する方法としては、第１の除去ステップの後、３．４ｅＶ以上３．８ｅＶ以下の光照射を伴う触媒基準エッチングの前に、ＧａＮの結晶方位依存性をもったウェットエッチングを行う方法を挙げることができる。
ここで、ＧａＮの結晶方位依存性をもったウェットエッチングとしては、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）、２００℃以上の熱リン酸（Ｈ３ＰＯ４）によるウェットエッチングを挙げることができる。また、これらのエッチングの組み合わせでもよい。この種の液でＧａＮをウェットエッチングすると、ＧａＮはピラミッド状に加工される。ＧａＮがピラミッド状に加工された状態で触媒基準エッチングを行うと、ピラミッドの先の突出した部分が選択的に触媒基準エッチングされる。しかも立体形状は平面形状に比べてエッチング速度が速い。
このため、半導体層１５をほとんどエッチングすることなく選択的に残されたＧａＮ基板１１を除去することが可能になる。
As a method of removing the GaN substrate 11 by further reducing the damage to the semiconductor layer 15 as much as possible, after the first removing step and before the catalyst reference etching accompanied by light irradiation of 3.4 eV or more and 3.8 eV or less. , A method of performing wet etching depending on the crystal orientation of GaN can be mentioned.
Here, as the wet etching having the crystal orientation dependence of GaN, potassium hydroxide (KOH), sodium hydroxide (NaOH), and wet etching with hot phosphoric acid (H 3 PO 4 ) at 200° C. or higher are mentioned. You can Further, a combination of these etchings may be used. When GaN is wet-etched with this kind of liquid, GaN is processed into a pyramid shape. When catalyst-based etching is performed in a state where GaN is processed into a pyramid shape, the protruding portion at the tip of the pyramid is selectively subjected to catalyst-based etching. Moreover, the three-dimensional shape has a higher etching rate than the planar shape.
Therefore, it becomes possible to remove the GaN substrate 11 selectively left without etching the semiconductor layer 15.
以上述べてきたように、実施の形態による半導体基板１０１０は、酸化ガリウムを半導体層１５としているためバンドギャップが広く、絶縁耐圧に優れ、キャリア移動度が高い。半導体層１５の表面の平滑性が高いため、キャリアの散乱が抑制されて高い移動度をもつ半導体基板となる。
また、半導体層１５は、結晶対称性が高いため、キャリア移動度やバンドギャップの結晶方位依存性が少ない。
さらに、半導体層の欠陥が少なく、トラップサイトも少ないので、高パワー用途などに好適な半導体基板である。
また、実施の形態による半導体基板１０１０は、窒化物半導体とのヘテロ接合特性に優れる。
As described above, since the semiconductor substrate 1010 according to the embodiment uses gallium oxide as the semiconductor layer 15, it has a wide band gap, excellent withstand voltage, and high carrier mobility. Since the surface of the semiconductor layer 15 has high smoothness, carrier scattering is suppressed and the semiconductor substrate has high mobility.
Also, the semiconductor layer 15 has high crystal symmetry, small crystal orientation dependence of carrier mobility and band gap.
Furthermore, since the semiconductor layer has few defects and few trap sites, the semiconductor substrate is suitable for high power applications and the like.
Further, the semiconductor substrate 1010 according to the embodiment has excellent heterojunction characteristics with the nitride semiconductor.
＜半導体装置＞
半導体基板１０１０を用いた半導体装置について断面構造図で示した図１２を参照しながら説明する。
半導体装置４０１０は、基体１４、半導体層１５、ゲート絶縁膜２０１、ゲート電極２０２、ソース電極２０３およびドレイン電極２０４を有する。
<Semiconductor device>
A semiconductor device using the semiconductor substrate 1010 will be described with reference to FIG. 12 which is a cross-sectional structure diagram.
The semiconductor device 4010 has a base 14, a semiconductor layer 15, a gate insulating film 201, a gate electrode 202, a source electrode 203, and a drain electrode 204.
ゲート絶縁膜２０１としては、Ａｌ２Ｏ３，ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯｘなどを、その形成方法としてはＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法およびＣＶＤ法などを挙げることができる。ここで、ゲート絶縁膜２０１は単層膜でも二層膜でも多層膜でもよい。 As the gate insulating film 201, Al 2 O 3, SiO 2, SiN, SiON, Ta 2 O 3, and HfO 2, HfSiO x, ALD method as a method for forming, PE-ALD method, a sputtering method and a CVD method And so on. Here, the gate insulating film 201 may be a single layer film, a double layer film, or a multilayer film.
ゲート電極２０２は、半導体層１５にゲート絶縁膜２０１を介して設けられた電極であり、その材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選ばれた１以上、およびこれらの群から選ばれた１以上を含む合金、これらの群から選ばれた１以上を含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。また、これらの積層膜でもよい。
この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。これらの中から、半導体装置４０１０のゲート電極としての仕事関数、抵抗率、製造プロセス工程での耐熱性、汚染および加工性を鑑みて最適な材料が選択される。
The gate electrode 202 is an electrode provided on the semiconductor layer 15 via the gate insulating film 201, and its material is aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold ( From the group consisting of Au), silver (Ag), ruthenium (Ru), rhodium (Rh), palladium (Pd), nickel (Ni), tin (Sn), zinc (Zn), and polycrystalline silicon (poly-Si). Examples include compounds selected from one or more and alloys containing one or more selected from these groups, and nitrides, carbides, carbonitrides containing one or more selected from these groups. Further, a laminated film of these may be used.
Examples of the method of depositing the electrode material include vapor deposition method, sputtering method, and CVD method. From these, the optimum material is selected in view of the work function as the gate electrode of the semiconductor device 4010, the resistivity, the heat resistance in the manufacturing process, the contamination, and the workability.
ソース電極２０３およびドレイン電極２０４は、半導体層１５に接して設けられた電極であり、その材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選ばれた１以上、およびこれらの群から選ばれた１以上を含む合金、これらの群から選ばれた１以上を含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。また、これらの積層膜でもよい。
この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。
The source electrode 203 and the drain electrode 204 are electrodes provided in contact with the semiconductor layer 15, and the material thereof is aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold (Au). ), silver (Ag), ruthenium (Ru), rhodium (Rh), palladium (Pd), nickel (Ni), tin (Sn), zinc (Zn), and polycrystalline silicon (poly-Si). And alloys containing one or more selected from these groups, and compounds such as nitrides, carbides and carbonitrides containing one or more selected from these groups. Further, a laminated film of these may be used.
Examples of the method of depositing the electrode material include vapor deposition method, sputtering method, and CVD method.
半導体装置４０１０の半導体層１５は結晶対称性が高くてキャリア移動度やバンドギャップの結晶方位依存性が少なく、さらに、半導体層の欠陥が少なく、トラップサイトも少ないので、半導体装置４０１０は、キャリア移動度の高いパワー用途に適した半導体装置になる。 Since the semiconductor layer 15 of the semiconductor device 4010 has high crystal symmetry, carrier mobility and bandgap are less dependent on crystal orientation, and the semiconductor layer 40 has few defects and few trap sites. It becomes a semiconductor device suitable for high power applications.
以下、本発明の実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。 Examples of the present invention will be described below. Of course, the present invention is not limited to this particular form, and the technical scope of the present invention is defined by the claims.
（実施例１）
実施例１ではガリウム窒化物半導体基板（ＧａＮ基板）上に形成される酸化ガリウムについて述べる。
まず、ＨＶＰＥ法で作製したｃ−ｐｌａｎｅのＧａＮ（０００１）基板を準備し、そのＧａＮ基板の主表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨した。ＧａＮ基板の厚さは３３０μｍで、フリースタンディングであり、その結晶転移密度は１０６／ｃｍ２台で、キャリア密度は１．４×１０１８／ｃｍ３である。ここで、このＧａＮはウルツ鉱構造の単結晶である。
そして、このＧａＮ基板を超音波浴槽中でアセトンおよびエタノールにより有機洗浄し、その後、硫酸と過酸化水素水を体積比で１：１の比率で混合させた混合液を用いて洗浄を行ってＧａＮ基板の表面に酸化膜を形成した。
(Example 1)
Example 1 describes gallium oxide formed on a gallium nitride semiconductor substrate (GaN substrate).
First, a c-plane GaN (0001) substrate prepared by the HVPE method was prepared, and the main surface of the GaN substrate was polished by CMP (Chemical Mechanical Polishing). The GaN substrate has a thickness of 330 μm, is free-standing, has a crystal transition density of the order of 10 6 /cm 2 , and a carrier density of 1.4×10 18 /cm 3 . Here, this GaN is a single crystal with a wurtzite structure.
Then, this GaN substrate is organically washed with acetone and ethanol in an ultrasonic bath, and then washed with a mixed liquid in which sulfuric acid and hydrogen peroxide water are mixed at a volume ratio of 1:1 to perform GaN. An oxide film was formed on the surface of the substrate.
次に、室温２３℃のクリンルーム中に１日放置した時点でのＧａＮ（０００１）基板上１に形成された酸化膜の状態を、断面ＴＥＭおよびそのデータを基にしたＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）解析により調べた。ＦＦＴ解析により、結晶の格子整合性が調べられる。断面ＴＥＭとしてはＪＥＭ−ＡＲＭ２００Ｆ（ＪＥＯＬ製）を用い、２００ｋＶで観察した。 Next, the state of the oxide film formed on the GaN(0001) substrate 1 when left in a clean room at room temperature of 23° C. for 1 day was shown by a cross-sectional TEM and FFT (Fast Fourier Transform) based on the data. It was examined by analysis. The lattice matching of the crystal is examined by FFT analysis. As a cross-section TEM, JEM-ARM200F (manufactured by JEOL) was used and observed at 200 kV.
断面観察結果を図１０および図１１に示す。図１０の（ａ）は［１−１００］方向の断面観察図であり、（ｂ）は（ａ）の断面ＴＥＭ像にＦＦＴ信号解析を施した像である。図１１の（ａ）は［１−２１０］方向の断面観察図であり、（ｂ）は（ａ）の断面ＴＥＭ像にＦＦＴ信号解析を施した像である。図１０（ｂ）および図１１（ｂ）の白線は回折パターンを示す。その白線が一直線上にあると基板の結晶とその上に形成された膜の結晶格子が格子整合されていることになる。
観察の結果、白線は一直線上に並んでおり、ＧａＮ基板上に形成された膜はＧａＮ基板の結晶と結晶格子が整合し、その結晶面は基板であるＧａＮ（０００１）基板の結晶面に揃っていることが確認された。したがって、ＧａＮ基板上に形成された膜はａ軸の結晶格子が０．３１９ｎｍの結晶である。
なお、ここでは、ＧａＮ基板上に形成された膜の厚さが約１ｎｍの場合を例示したが、膜の厚さがより厚い場合（例えば３ｎｍ）でもその膜の結晶格子は整合し、また結晶面も基板であるＧａＮ（０００１）に揃っていることは確認されている。
次に、低速イオン散乱分光を行って、ＧａＮ基板上に形成された膜が６回対称性をもつガリウム酸化物であることを確認した。
したがって、この層を種層にして酸化ガリウム層をエピタキシャル形成すると、この層とエピタキシャル成長された層からなる酸化ガリウム半導体層を形成することができる。
The cross-section observation results are shown in FIGS. 10 and 11. 10A is a cross-sectional observation view in the [1-100] direction, and FIG. 10B is an image obtained by performing FFT signal analysis on the cross-sectional TEM image of FIG. 10A. 11A is a cross-sectional observation view in the [1-210] direction, and FIG. 11B is an image obtained by performing FFT signal analysis on the cross-sectional TEM image of FIG. 11A. White lines in FIGS. 10B and 11B show diffraction patterns. If the white line is on a straight line, it means that the crystal of the substrate and the crystal lattice of the film formed thereon are lattice-matched.
As a result of the observation, the white lines are aligned, and the film formed on the GaN substrate has a crystal lattice matching with the crystal of the GaN substrate, and the crystal plane is aligned with the crystal plane of the GaN (0001) substrate which is the substrate. Was confirmed. Therefore, the film formed on the GaN substrate is a crystal whose a-axis crystal lattice is 0.319 nm.
Although the thickness of the film formed on the GaN substrate is about 1 nm is illustrated here, the crystal lattice of the film is matched even when the thickness of the film is thicker (for example, 3 nm), and the crystal is also crystalline. It has been confirmed that the surface is also aligned with GaN (0001) which is the substrate.
Next, slow ion scattering spectroscopy was performed, and it was confirmed that the film formed on the GaN substrate was gallium oxide having 6-fold symmetry.
Therefore, when a gallium oxide layer is epitaxially formed using this layer as a seed layer, a gallium oxide semiconductor layer including this layer and an epitaxially grown layer can be formed.
以上説明したように、本発明により、高パワーデバイスに好適な、バンドギャップが広く、絶縁耐圧に優れ、キャリア移動度の高く、結晶方位依存性の小さな半導体基板、その製造方法および半導体装置が提供される。
絶縁耐圧が高く、キャリア移動度も高い半導体基板および半導体装置は、高パワー下での高周波デバイスおよびロジックデバイスへの道を開くものであり、産業の発展に大いに寄与するものと考えられる。
As described above, according to the present invention, a semiconductor substrate having a wide bandgap, an excellent withstand voltage, a high carrier mobility, and a small crystal orientation dependence, which is suitable for a high power device, and a manufacturing method thereof and a semiconductor device are provided. To be done.
Semiconductor substrates and semiconductor devices having high withstand voltage and high carrier mobility open the way to high frequency devices and logic devices under high power, and are considered to greatly contribute to industrial development.
１１：ＧａＮ基板
１２：第１の半導体層（第１の酸化ガリウム半導体層）
１３：第２の半導体層（第２の酸化ガリウム半導体層、酸化ガリウムエピタキシャル層）
１４：基体
１５：半導体層（酸化ガリウム半導体層）
１０１：試料
１０２：試料台
１０３：回転軸
１０４：触媒基準体（石英ガラス）
１０５：回転軸
１０６： 壁
１０７：液体
１０８：紫外線照射装置
１０９：紫外線
２０１： ゲート絶縁膜
２０２：ゲート電極
２０３：ソース電極
２０４：ドレイン電極
１０１０：半導体基板
２００１：酸素原子（Ｏ）
２００２：ガリウム原子（Ｇａ）
２０１１：結晶格子
２０２１：格子定数ａ１
２０２２：格子定数ａ２
２０２３：格子定数ａ３
３００１：触媒基準エッチング装置
４０１０：半導体装置
11: GaN substrate 12: first semiconductor layer (first gallium oxide semiconductor layer)
13: Second semiconductor layer (second gallium oxide semiconductor layer, gallium oxide epitaxial layer)
14: Substrate 15: Semiconductor layer (gallium oxide semiconductor layer)
101: sample 102: sample stage 103: rotating shaft 104: catalyst reference body (quartz glass)
105: rotating shaft 106: wall 107: liquid 108: ultraviolet irradiation device 109: ultraviolet ray 201: gate insulating film 202: gate electrode 203: source electrode 204: drain electrode 1010: semiconductor substrate 2001: oxygen atom (O)
2002: Gallium atom (Ga)
2011: Crystal lattice 2021: Lattice constant a 1
2022: Lattice constant a 2
2023: Lattice constant a 3
3001: Catalyst reference etching device 4010: Semiconductor device
Claims (29)
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体基板。 A semiconductor layer including gallium oxide crystals and a rigid substrate,
The gallium oxide crystal is a semiconductor substrate having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体基板。 A semiconductor layer made of gallium oxide crystal and a substrate having rigidity,
The gallium oxide crystal is a semiconductor substrate having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記窒化ガリウム結晶基板上に第１の酸化ガリウム半導体層を形成する第１の酸化ガリウム半導体層形成工程と、
前記第１の酸化ガリウム半導体層の上に第２の酸化ガリウム半導体層をエピタキシャル形成する第２の酸化ガリウム半導体層形成工程と、
前記第２の酸化ガリウム半導体層の上に剛性を有する基体を被着形成する基体形成工程と、
前記窒化ガリウム結晶基板を除去する窒化ガリウム結晶基板除去工程と、を有し、
前記第１の酸化ガリウム半導体層はａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の結晶からなる、半導体基板の製造方法。 A substrate preparation step of preparing a gallium nitride crystal substrate,
A first gallium oxide semiconductor layer forming step of forming a first gallium oxide semiconductor layer on the gallium nitride crystal substrate;
A second gallium oxide semiconductor layer forming step of epitaxially forming a second gallium oxide semiconductor layer on the first gallium oxide semiconductor layer;
A base forming step of depositing and forming a base having rigidity on the second gallium oxide semiconductor layer;
And a gallium nitride crystal substrate removing step of removing the gallium nitride crystal substrate,
The method for manufacturing a semiconductor substrate, wherein the first gallium oxide semiconductor layer is made of a crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記第１のステップを行った後に、光を照射しながらエッチングを行う第２のステップを含み、
前記光は、３．４ｅＶ以上３．８ｅＶ以下のエネルギーをもつ光である、請求項１０から２０の何れか１記載の半導体基板の製造方法。 The gallium nitride crystal substrate removing step includes a first step of performing one or more selected from the group consisting of dry etching, mechanical polishing and chemical mechanical polishing;
After performing the first step, including a second step of performing etching while irradiating light,
21. The method for manufacturing a semiconductor substrate according to claim 10, wherein the light is light having an energy of 3.4 eV or more and 3.8 eV or less.
A semiconductor device comprising the semiconductor substrate according to claim 1.
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