JP2020096408A - 電源制御装置 - Google Patents

Abstract

【課題】スイッチング電源の音鳴りを防止する。【解決手段】電源制御装置２００は、スイッチ出力段１１０を駆動することにより入力電圧ＩＮから所望の出力電圧ＯＵＴを生成して負荷Ｚに供給するスイッチング電源１００の制御主体であって、負荷Ｚとは別にスイッチ出力段１１０に接続された負荷抵抗回路１３０と、軽負荷時には出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰を繰り返すとともにスイッチング周波数が下限値を下回らないように負荷抵抗回路１３０の負荷抵抗値を調整する制御回路１４０と、を有する。【選択図】図１

Description

本明細書中に開示されている発明は、電源制御装置に関する。

従来のスイッチング電源には、軽負荷時にスイッチングパルスを間引いてスイッチング損失を低減する動作モード（いわゆる軽負荷モード）を備えた機種が存在する。このような軽負荷モードでは、負荷電流に応じてスイッチング周波数が変動するので、負荷電流の量によっては、スイッチング周波数がヒトの可聴帯域（一般に２０ｋＨｚ以下）まで低下してしまい、入力コンデンサや出力コンデンサなどから耳障りな音（いわゆるスイッチング電源の音鳴り）を生じるおそれがあった。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５−１７７７２２号公報

スイッチング電源の音鳴りを防止する手法としては、例えば、音鳴り防止機能をオンした場合に、電源制御ＩＣの内部に設けた負荷抵抗をスイッチ出力段に繋ぐことにより、定常的に負荷電流を増やしてスイッチング周波数を意図的に引き上げることが考えられる。しかし、このような従来手法では、負荷抵抗を繋ぐ必要のない場合（＝負荷抵抗を繋がなくてもスイッチング周波数がヒトの可聴帯域に入らない場合）であっても、定常的に負荷電流が増大されるので、不必要に効率が低下してしまう。また、外付け素子の定数によって必要な負荷電流が変わるので、外付け素子の定数設定の自由度が損なわれる。

また、ヒステリシス制御方式のスイッチング電源では、音鳴り防止機能をオンした場合において、前回のスイッチングタイミングから一定時間が経過した時点でスイッチ出力段の下側トランジスタをオンし、出力コンデンサに蓄えられた電荷を強制的に放電することで、スイッチング周波数の低下を抑えることが考えられる。しかしながら、このような従来手法は、あくまでヒステリシス制御方式のスイッチング電源を適用対象とするものであり、軽負荷モードを備えた電圧モード制御方式ないし電流モード制御方式のスイッチング電源にそのまま適用することができなかった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、スイッチング電源の音鳴りを防止することのできる電源制御装置を提供することを主たる目的とする。

本明細書中に開示されている電源制御装置は、スイッチ出力段を駆動することにより入力電圧から所望の出力電圧を生成して負荷に供給するスイッチング電源の制御主体であって、前記負荷とは別に前記スイッチ出力段に接続された負荷抵抗回路と、軽負荷時には前記出力電圧が目標値を下回らない範囲で前記スイッチ出力段の駆動停止と駆動復帰を繰り返すとともにスイッチング周波数が下限値を下回らないように前記負荷抵抗回路の負荷抵抗値を調整する制御回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源制御装置において、前記制御回路は、前記スイッチング周波数が前記下限値よりも低いときに前記負荷抵抗値を引き下げ、前記スイッチング周波数が前記下限値よりも高いときに前記負荷抵抗値を引き上げる構成（第２の構成）にするとよい。

また、上記第２の構成から成る電源制御装置において、前記制御回路は、前記スイッチ出力段に供給されるスイッチングパルスの間隔を測定して、現サイクルで前記スイッチングパルスの間隔が上限値よりも大きければ次サイクルで前記負荷抵抗値を引き下げ、現サイクルで前記スイッチングパルスの間隔が前記上限値よりも小さければ次サイクルで前記負荷抵抗値を引き上げる構成（第３の構成）にするとよい。

また、上記第３の構成から成る電源制御装置において、前記制御回路は、ｍビット（ただしｍ≧２）の負荷抵抗制御信号を用いて前記負荷抵抗値を調整する構成（第４の構成）にするとよい。

また、上記第４の構成から成る電源制御装置において、前記負荷抵抗回路は、前記スイッチ出力段に対してｍ列並列に接続されており、それぞれ、前記負荷抵抗制御信号の第１ビット〜第ｍビットそれぞれの論理値に応じてオン／オフされる第１列〜第ｍ列のスイッチと、第１列〜第ｍ列のスイッチと接地端との間に接続されており、それぞれ、２^ｍ−ｋＲ（ただしｋ＝１、２、…、ｍ）の抵抗値を持つ第１列〜第ｍ列の抵抗と、を含む構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成る電源制御装置において、前記制御回路は、前記負荷抵抗値を引き下げるときに前記負荷抵抗制御信号をｘ（ただしｘ≧１）インクリメントし、前記負荷抵抗値を引き上げるときに前記負荷抵抗制御信号を１デクリメントする構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源制御装置において、前記制御回路は、前記スイッチ出力段の駆動復帰時にｙ発（ただし１＜ｙ≦ｘ）の前記スイッチングパルスを出力する構成（第７の構成）にするとよい。

また、上記の第１〜第７いずれかの構成から成る電源制御装置において、前記制御回路は、記憶部に格納されたイネーブル信号に基づいて前記負荷抵抗値の調整動作を行うか否かを決定する構成（第８の構成）にするとよい。

また、上記第１〜第８いずれかの構成から成る電源制御装置は、半導体装置に集積化されている構成（第９の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源は、上記第１〜第９いずれかの構成から成る電源制御装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、スイッチング電源の音鳴りを防止することのできる電源制御装置を提供することが可能となる。

スイッチング電源の第１実施形態を示す図 制御回路の一構成例を示す図 負荷抵抗回路の一構成例を示す図 負荷抵抗制御信号とスイッチ状態及び負荷抵抗値との関係を示す図 負荷抵抗制御信号と負荷抵抗値との関係を示す図 ロジック回路の一構成例を示す図 負荷抵抗調整動作の第１例を示す図 負荷抵抗調整動作の第２例を示す図 スイッチング電源の第２実施形態を示す図

＜スイッチング電源（第１実施形態）＞
図１は、スイッチング電源の第１実施形態を示す図である。本実施形態のスイッチング電源１００は、入力電圧ＩＮから所望の出力電圧ＯＵＴを生成して負荷Ｚに供給するＤＣ／ＤＣコンバータであり、スイッチ出力段１１０と、帰還電圧生成回路１２０と、負荷抵抗回路１３０と、制御回路１４０と、を有する。

上記の構成要素は、スイッチ出力段１１０に含まれる一部の構成要素（本図ではインダクタ１１３とコンデンサ１１４及び１１５）を除き、スイッチング電源１００の制御主体となる半導体装置２００（いわゆる電源制御ＩＣ）に集積化するとよい。なお、半導体装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。

また、半導体装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子Ｔ１〜Ｔ３を備えている。

スイッチ出力段１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流ＩＬを駆動して入力電圧ＩＮから所望の出力電圧ＯＵＴを生成する降圧型のスイッチ出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、コンデンサ１１４及び１１５を含む。

出力トランジスタ１１１は、スイッチ出力段１１０の上側スイッチとして機能するＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］である。半導体装置２００の内部において、出力トランジスタ１１１のドレインは、外部端子Ｔ１（＝入力電圧ＩＮの印加端）に接続されている。出力トランジスタ１１１のソースは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオンし、上側ゲート信号Ｇ１がローレベルであるときにオフする。出力トランジスタ１１１としてＮＭＯＳＦＥＴを用いる場合、上側ゲート信号Ｇ１のハイレベルを入力電圧ＩＮよりも高い電圧値まで引き上げるためのブートストラップ回路やチャージポンプ回路（本図では不図示）が必要となる。

同期整流トランジスタ１１２は、スイッチ出力段１１０の下側スイッチとして機能するＮＭＯＳＦＥＴである。半導体装置２００の内部において、同期整流トランジスタ１１２のドレインは、外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。同期整流トランジスタ１１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。

インダクタ１１３とコンデンサ１１４及び１１５は、半導体装置２００に外付けされるディスクリート部品である。コンデンサ１１４の第１端は、半導体装置２００の外部端子Ｔ１に接続されている。コンデンサ１１４の第２端は、接地端に接続されている。インダクタ１１３の第１端は、半導体装置２００の外部端子Ｔ２に接続されている。インダクタ１１３の第２端とコンデンサ１１５の第１端は、出力電圧ＯＵＴの印加端と半導体装置２００の外部端子Ｔ３に接続されている。コンデンサ１１５の第２端は、接地端に接続されている。なお、コンデンサ１１４は、入力電圧ＩＮを平滑するための入力コンデンサとして機能する。また、インダクタ１１３とコンデンサ１１５は、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＯＵＴを生成するＬＣフィルタとして機能する。

出力トランジスタ１１１と同期整流トランジスタ１１２は、基本的に、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＩＮと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含むものとして理解すべきである。また、軽負荷時には、出力トランジスタ１１１と同期整流トランジスタ１１２がいずれもオフされてスイッチ出力段１１０の駆動が一時的に停止され得る（詳細は後述）。

なお、スイッチ出力段１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチ出力段１１０の整流方式についても、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式を採用してもよい。

また、出力トランジスタ１１１をＰＭＯＳＦＥＴに置換することもできる。その場合には、先述のブートストラップ回路やチャージポンプ回路が不要となる。

また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体装置２００に外付けすることも可能である。その場合には、外部端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ装置外部に出力するための外部端子が必要となる。

また、スイッチ出力段１１０に高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

帰還電圧生成回路１２０は、外部端子Ｔ３（＝出力電圧ＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＯＵＴの分圧電圧）を出力する。

なお、出力電圧ＯＵＴが制御回路１４０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成回路１２０を省略し、出力電圧ＯＵＴそのものを帰還電圧ＦＢとして制御回路１４０に直接入力してもよい。

負荷抵抗回路１３０は、静音軽負荷モード（ＱＬＬＭ［quiet light load mode］、詳細は後述）を実現するために導入された回路ブロックであり、負荷Ｚとは別にスイッチ出力段１１０に接続されている。具体的に述べると、負荷抵抗回路１３０は、半導体装置２００の内部において、外部端子Ｔ３と接地端との間に接続されている。負荷抵抗回路１３０の負荷抵抗値Ｒｔｏｔａｌは、ｍビット（ただしｍ≧２）の負荷抵抗制御信号ＱＬＬＭに応じて調整される。負荷抵抗値Ｒｔｏｔａｌが小さいほどコンデンサ１１５の放電電流ＩＤが大きくなるので、出力電圧ＯＵＴの低下が急峻となる。逆に、負荷抵抗値Ｒｔｏｔａｌが大きいほど放電電流ＩＤが小さくなるので、出力電圧ＯＵＴの低下が緩慢となる。

制御回路１４０は、基本的な出力帰還制御として、帰還電圧ＦＢが所定の目標値（後出の基準電圧ＲＥＦ）と一致するように、上側ゲート信号Ｇ１及び下側ゲート信号Ｇ２のパルス幅変調制御（ＰＷＭ［pulse width modulation］制御）を行う。

また、制御回路１４０は、軽負荷時には出力電圧ＯＵＴが目標値を下回らない範囲で、スイッチ出力段１１０の駆動停止と駆動復帰を繰り返すことにより、スイッチング損失を低減する軽負荷モード（ＰＦＭ［pulse frequency modulation］モード）も備えている。

さらに、制御回路１４０は、先述の静音軽負荷モードを実現するために、軽負荷モードでもスイッチング周波数Ｆｓｗが下限値ＦｓｗＬ（＝スイッチング電源１００の音鳴りを生じない周波数であり、例えば、ヒトの可聴帯域よりも高い２１〜２５ｋＨｚ程度）を下回らないように、負荷抵抗制御信号ＱＬＬＭを用いて負荷抵抗回路１３０の負荷抵抗値Ｒｔｏｔａｌを動的に調整する機能を備えている（詳細は後述）。

＜制御回路＞
図２は、制御回路１４０の一構成例を示す図である。本構成例の制御回路１４０は、基準電圧生成回路１４１と、エラーアンプ１４２と、ランプ信号生成回路１４３と、オシレータ１４４と、コンパレータ１４５と、ロジック回路１４６と、駆動回路１４７を含む。

基準電圧生成回路１４１は、出力電圧ＯＵＴの目標値を設定するための基準電圧ＲＥＦを生成する。なお、基準電圧生成回路１４１としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＯＵＴを調整したりすることが可能となる。

エラーアンプ１４２は、反転入力端（−）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。

ランプ信号生成回路１４３は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。また、インダクタ電流ＩＬに応じた電流センス信号をランプ信号ＲＡＭＰに足し合わせることにより、電流モード制御方式の出力帰還制御を行うこともできる。

オシレータ１４４は、所定周波数でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。

コンパレータ１４５は、非反転入力端（＋）に印加される誤差信号ＥＲＲと、反転入力端（−）に印加されるランプ信号ＲＡＭＰを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。

ロジック回路１４６は、基本的に、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。より具体的に述べると、ロジック回路１４６は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１をハイレベルに立ち上げて下側制御信号Ｓ２をローレベルに立ち下げる。その結果、出力トランジスタ１１１がオンして同期整流トランジスタ１１２がオフするので、スイッチ電圧ＳＷがハイレベル（≒ＶＩＮ）に立ち上がる。一方、ロジック回路１４６は、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１をローレベルに立ち下げて、下側制御信号Ｓ２をハイレベルに立ち上げる。その結果、出力トランジスタ１１１がオフして同期整流トランジスタ１１２がオンするので、スイッチ電圧ＳＷがローレベル（≒ＧＮＤ）に立ち下がる。

従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなるようにＰＷＭ制御される。すなわち、出力トランジスタ１１１のオンデューティＤ（＝一周期に占めるオン期間Ｔｏｎの割合）は、誤差信号ＥＲＲが高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。

また、ロジック回路１４６は、先述の軽負荷モード（ＰＦＭモード）において、スイッチ出力段１１０の駆動停止と駆動復帰を繰り返す際に、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬ（例えば２１〜２５ｋＨｚ）を下回らないように、負荷抵抗制御信号ＱＬＬＭを生成する機能を備えている。

より具体的に述べると、ロジック回路１４６は、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも低いときに負荷抵抗値Ｒｔｏｔａｌを引き下げ、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも高いときに負荷抵抗値Ｒｔｏｔａｌを引き上げるように、負荷抵抗制御信号ＱＬＬＭのデジタル信号値を決定する（詳細は後述）。

駆動回路１４７は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１４７ａと、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１４７ｂを含む。なお、上側ドライバ１４７ａ及び下側ドライバ１４７ｂとしては、それぞれ、バッファやインバータを用いることができる。

＜負荷抵抗回路＞
図３は、負荷抵抗回路１３０の一構成例を示す図である。本図の負荷回路１３０は、スイッチ１３１（１）〜１３１（ｍ）と、抵抗１３２（１）〜１３２（ｍ）を含む。

スイッチ１３１（１）〜１３１（ｍ）それぞれの第１端は、いずれも、外部端子Ｔ３に接続されている。スイッチ１３１（１）〜１３１（ｍ）それぞれの第２端は、それぞれ、抵抗１３２（１）〜１３２（ｍ）それぞれの第１端に接続されている。抵抗１３２（１）〜１３２（ｍ）それぞれの第２端は、いずれも、接地端に接続されている。

なお、スイッチ１３１（１）〜１３１（ｍ）は、外部端子Ｔ３（延いてはスイッチ出力段１１０の出力端）に対してｍ列並列に接続されており、それぞれ、負荷抵抗制御信号ＱＬＬＭの第１ビット（ＬＳＢ［least significant bit］）〜第ｍビット（ＭＳＢ［most significant bit］）それぞれの論理値に応じてオン／オフされる第１列〜第ｍ列のスイッチに相当する。

また、抵抗１３２（１）〜１３２（ｍ）は、スイッチ１３１（１）〜１３１（ｍ）と接地端との間に接続されており、それぞれ、２^ｍ−ｋＲ（ただしｋ＝１、２、…、ｍ）の抵抗値を持つ第１列〜第ｍ列の抵抗に相当する。例えば、４ビットの負荷抵抗制御信号ＱＬＬＭ［３：０］に対応して、抵抗１３２（１）〜１３２（４）を設ける場合、それぞれの抵抗値としては、８Ｒ（＝２^４−１Ｒ）、４Ｒ（＝２^４−２Ｒ）、２Ｒ（＝２^４−３Ｒ）、及び、Ｒ（２^４−４Ｒ）に設定すればよい。

図４は、負荷抵抗制御信号ＱＬＬＭ［３：０］のデジタル信号値（０ｄ〜１５ｄ）と、スイッチ１３１（１）〜（４）それぞれのオン／オフ状態及び負荷抵抗値Ｒｔｏｔａｌとの関係を示す図である。

ＱＬＬＭ＝０ｄ（００００ｂ）である場合、スイッチ１３１（１）〜１３１（４）がいずれもオフする。従って、外部端子Ｔ３と接地端との間が遮断される。その結果、Ｒｔｏｔａｌ＝∞となる。

ＱＬＬＭ＝１ｄ（０００１ｂ）である場合、スイッチ１３１（１）がオンして、スイッチ１３１（２）、１３１（３）及び１３１（４）がいずれもオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）だけが接続される。その結果、Ｒｔｏｔａｌ＝８Ｒとなる。

ＱＬＬＭ＝２ｄ（００１０ｂ）である場合、スイッチ１３１（２）がオンして、スイッチ１３１（１）、１３１（３）及び１３１（４）がいずれもオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（２）だけが接続される。その結果、Ｒｔｏｔａｌ＝４Ｒとなる。

ＱＬＬＭ＝３ｄ（００１１ｂ）である場合、スイッチ１３１（１）及び１３１（２）がオンして、スイッチ１３１（３）及び１３１（４）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）及び１３２（２）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／３（≒２．７Ｒ）となる。

ＱＬＬＭ＝４ｄ（０１００ｂ）である場合、スイッチ１３１（３）がオンして、スイッチ１３１（１）、１３１（２）及び１３１（４）がいずれもオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（３）だけが接続される。その結果、Ｒｔｏｔａｌ＝２Ｒとなる。

ＱＬＬＭ＝５ｄ（０１０１ｂ）である場合、スイッチ１３１（１）及び１３１（３）がオンして、スイッチ１３１（２）及び１３１（４）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）及び１３２（３）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／５（≒１．６Ｒ）となる。

ＱＬＬＭ＝６ｄ（０１１０ｂ）である場合、スイッチ１３１（２）及び１３１（３）がオンして、スイッチ１３１（１）及び１３１（４）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（２）及び１３２（３）が並列接続される。その結果、Ｒｔｏｔａｌ＝４Ｒ／３（≒１．３Ｒ）となる。

ＱＬＬＭ＝７ｄ（０１１１ｂ）である場合、スイッチ１３１（１）、１３１（２）及び１３１（３）がオンして、スイッチ１３１（４）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）、１３２（２）及び１３２（３）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／７（≒１．１Ｒ）となる。

ＱＬＬＭ＝８ｄ（１０００ｂ）である場合、スイッチ１３１（４）がオンして、スイッチ１３１（１）、１３１（２）及び１３１（３）がいずれもオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（４）だけが接続される。その結果、Ｒｔｏｔａｌ＝Ｒとなる。

ＱＬＬＭ＝９ｄ（１００１ｂ）である場合、スイッチ１３１（１）及び１３１（４）がオンして、スイッチ１３１（２）及び１３１（３）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）及び１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／９（≒０．９Ｒ）となる。

ＱＬＬＭ＝１０ｄ（１０１０ｂ）である場合、スイッチ１３１（２）及び１３１（４）がオンして、スイッチ１３１（１）及び１３１（３）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（２）及び１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝４Ｒ／５（≒０．８Ｒ）となる。

ＱＬＬＭ＝１１ｄ（１０１１ｂ）である場合、スイッチ１３１（１）、１３１（２）及び１３１（４）がオンして、スイッチ１３１（３）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）、１３２（２）、及び、１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／１１（≒０．７Ｒ）となる。

ＱＬＬＭ＝１２ｄ（１１００ｂ）である場合、スイッチ１３１（３）及び１３１（４）がオンして、スイッチ１３１（１）及び１３１（２）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（３）及び１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝２Ｒ／３（≒０．６７Ｒ）となる。

ＱＬＬＭ＝１３ｄ（１１０１ｂ）である場合、スイッチ１３１（１）、１３１（３）及び１３１（４）がオンして、スイッチ１３１（２）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）、１３２（３）、及び、１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／１３（≒０．６１Ｒ）となる。

ＱＬＬＭ＝１４ｄ（１１１０ｂ）である場合、スイッチ１３１（２）、１３１（３）及び１３１（４）がオンして、スイッチ１３１（１）がオフする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（２）、１３２（３）、及び、１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝４Ｒ／７（≒０．５７Ｒ）となる。

ＱＬＬＭ＝１５ｄ（１１１１ｂ）である場合、スイッチ１３１（１）〜１３１（４）がオンする。従って、外部端子Ｔ３と接地端との間には、抵抗１３２（１）〜１３２（４）が並列接続される。その結果、Ｒｔｏｔａｌ＝８Ｒ／１５（≒０．５３Ｒ）となる。

図５は、負荷抵抗制御信号ＱＬＬＭ［３：０］のデジタル信号値（０ｄ〜１５ｄ）と負荷抵抗値Ｒｔｏｔａｌとの関係を示す図である。本図で示すように、負荷抵抗値Ｒｔｏｔａｌは、負荷抵抗制御信号ＱＬＬＭのデジタル信号値と反比例の関係にある（Ｒｔｏｔａｌ＝８Ｒ／ＱＬＬＭ）。すなわち、負荷抵抗制御信号ＱＬＬＭをインクリメントすると負荷抵抗値Ｒｔｏｔａｌが小さくなり、逆に、負荷抵抗制御信号ＱＬＬＭをデクリメントすると負荷抵抗値Ｒｔｏｔａｌが大きくなる。

＜ロジック回路＞
図６は、ロジック回路１４６の一構成例を示す図である。本構成例のロジック回路１４６は、パルス生成部１４６ａと、カウンタ１４６ｂと、負荷抵抗調整部１４６ｃを含む。

パルス生成部１４６ａは、基本的に、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成することにより、出力トランジスタ１１１と同期整流トランジスタ１１２を相補的にオン／オフする。

ただし、スイッチング電源１００が軽負荷モードに移行すると、パルス生成部１４６ａは、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベルとする場合がある。この場合、出力トランジスタ１１１と同期整流トランジスタ１１２の双方がオフされるので、スイッチ出力段１１０が駆動停止状態（＝外部端子Ｔ２がハイインピーダンスとされた状態）となる。

なお、軽負荷モードへの移行については、例えば、出力電圧ＯＵＴが目標値よりも高くなり、帰還電圧ＦＢが軽負荷移行電圧（＝α×ＶＲＥＦ、ただしα＞１）を上回ったときに、通常モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に移行するとよい。

また、軽負荷モードからの復帰については、例えば、出力電圧ＯＵＴが目標値の近傍まで低下し、帰還電圧ＦＢが軽負荷解除電圧（＝β×ＶＲＥＦ、ただし１＜β＜α）を下回ったときに、軽負荷モードから通常モードに復帰するとよい。

もちろん、軽負荷モードの移行／復帰条件は、何ら上記に限定されるものではなく、例えば、誤差信号ＥＲＲがランプ信号ＲＡＭＰのＤＣオフセット値を下回っているか否かを検出してもよいし、或いは、オフ信号ＯＦＦが所定期間に亘ってローレベルに固定されているか否かを検出してもよい。

カウンタ１４６ｂは、上側制御信号Ｓ１（＝スイッチ出力段１１０に供給されるスイッチングパルスに相当）のパルス間隔を測定し、その測定結果をカウント出力値ＣＮＴＯとして出力する。具体的に述べると、カウント出力値ＣＮＴＯは、ロジッククロック信号ＣＬＫのパルスでインクリメントされ、上側制御信号Ｓ１のパルスでリセットされる。

負荷抵抗調整部１４６ｃは、上側制御信号Ｓ１のパルス生成毎にカウント出力値ＣＮＴＯと所定の閾値ＴＨとを比較し、その結果に応じて負荷抵抗制御信号ＱＬＬＭのデジタル信号値を決定する。

より具体的に述べると、負荷抵抗調整部１４６ｃは、ＣＮＴＯ＞ＴＨであれば、負荷抵抗値Ｒｔｏｔａｌを引き下げるように、負荷抵抗制御信号ＱＬＬＭをインクリメントし、逆に、ＣＮＴＯ＜ＴＨであれば、負荷抵抗値Ｒｔｏｔａｌを引き上げるように、負荷抵抗制御信号ＱＬＬＭをデクリメントする（詳細は後述）。

また、ロジック回路１４６（特にカウンタ１４６ｂ及び負荷抵抗調整部１４６ｃ）は、記憶部１５０に格納されたイネーブル信号ＥＮ（＝静音軽負荷モードの有効／無効を切り替えるためのフラグ信号）に基づいて、軽負荷時に負荷抵抗値Ｒｔｏｔａｌの調整動作を行うか否かを決定する。

静音軽負荷モードを有効とする場合（例えばＥＮ＝Ｈ）には、ロジッククロック信号ＣＬＫが生成され、カウンタ１４６ｂによるスイッチングパルス間隔の測定、並びに、負荷抵抗調整部１４６ｃによる負荷抵抗制御信号ＱＬＬＭの生成が行われる。

一方、静音軽負荷モードを無効とする場合（例えばＥＮ＝Ｌ）には、ロジッククロック信号ＣＬＫの生成が停止され、カウンタ１４６ｂ及び負荷抵抗調整部１４６ｃへの電力供給が遮断される。このとき、負荷抵抗制御信号ＱＬＬＭのデジタル信号値は０ｄとなり、負荷抵抗回路１３０は、スイッチ出力段１１０から切り離される。

このような構成とすることにより、静音化と効率向上のいずれを優先するかに応じて、静音軽負荷モードの有効／無効を切り替えることが可能となる。

なお、先出の記憶部１５０としては、例えば、ＯＴＰＲＯＭ［one time programmable ROM］などの不揮発性メモリを用いることが望ましい。

＜負荷抵抗調整動作＞
図７は、静音軽負荷モードにおける負荷抵抗調整動作の第１例を示す図であり、上から順番に、出力電圧ＯＵＴ、上側制御信号Ｓ１、カウント出力値ＣＮＴＯ、負荷抵抗制御信号ＱＬＬＭ［７：０］、及び、負荷抵抗値Ｒｔｏｔａｌが描写されている。

静音軽負荷モードが有効とされている場合には、通常の軽負荷モード（ＰＦＭモード）と同じく、出力電圧ＯＵＴが目標値を下回らない範囲でスイッチ出力段１１０の駆動停止と駆動復帰が繰り返される一方、スイッチング周波数Ｆｓｗが所定の下限値ＦｓｗＬ（例えば２１〜２５ｋＨｚ）を下回らないように、負荷抵抗制御信号ＱＬＬＭを用いた負荷抵抗Ｒｔｏｔａｌの調整動作が行われる。以下では、本図に即して具体的に説明する。

時刻ｔ１では、出力電圧ＯＵＴが所定の下限値ＯＵＴＬ（＞目標値）まで低下したことに伴い、上側制御信号Ｓ１にパルスが生成されている。その結果、出力電圧ＯＵＴは、一旦上昇した後、スイッチ出力段１１０の駆動停止により再び低下に転じる。なお、この時点では、ＱＬＬＭ＝０ｄであり、Ｒｔｏｔａｌ＝∞であることから、出力電圧ＯＵＴは、負荷Ｚに流れる負荷電流に応じた傾きで緩やかに低下していく。また、カウント出力値ＣＮＴＯは、上側制御信号Ｓ１のパルスでゼロ値にリセットされた後、ロジッククロック信号ＣＬＫのパルスでインクリメントされていく。

その後、時刻ｔ２では、出力電圧ＯＵＴが下限値ＯＵＴＬまで再低下したことに伴い、上側制御信号Ｓ１にパルスが生成されている。このとき、リセット直前のカウント出力値ＣＮＴＯが閾値ＴＨを超えている。これは、上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘ（＝１／Ｆｓｗ、例えば４０〜４８μｓ）よりも大きいこと、延いては、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも低いことと等価である。この比較結果を受けて負荷抵抗制御信号ＱＬＬＭがｘ（ただしｘ≧１であり、例えばｘ＝５）だけインクリメントされる。従って、ＱＬＬＭ＝５ｄとなり、Ｒｔｏｔａｌ＝１２８Ｒ／５となる。

このように、現サイクル（＝時刻ｔ１〜ｔ２）で上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも大きければ、次サイクル（＝時刻ｔ２〜ｔ３）で負荷抵抗値Ｒｔｏｔａｌが引き下げられる。その結果、出力電圧ＯＵＴの低下が現サイクルよりも急峻となるので、次サイクルのスイッチング周波数Ｆｓｗを引き上げることができる。

その後、時刻ｔ３では、未だＣＮＴＯ＞ＴＨであることから、ＱＬＬＭがさらに５インクリメントされる。その結果、ＱＬＬＭ＝１０ｄとなり、Ｒｔｏｔａｌ＝１２８Ｒ／１０となるので、出力電圧ＯＵＴの低下がさらに急峻となる。

一方、時刻ｔ４では、リセット直前のカウント出力値ＣＮＴＯが閾値ＴＨを超えていない。これは、上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも小さいこと、延いては、スイッチング周波数Ｆｓｗが下限値ＦｓｗＬよりも高いことと等価である。この比較結果を受けて、負荷抵抗制御信号ＱＬＬＭが１デクリメントされる。従って、ＱＬＬＭ＝９ｄとなり、Ｒｔｏｔａｌ＝１２８Ｒ／９となる。

このように、現サイクル（＝時刻ｔ３〜ｔ４）で上側制御信号Ｓ１のパルス間隔Ｔが上限値Ｔｍａｘよりも小さければ、次サイクル（＝時刻ｔ４〜ｔ５）で負荷抵抗値Ｒｔｏｔａｌが引き上げられる。その結果、出力電圧ＯＵＴの低下が現サイクルよりも緩慢となるので、次サイクルのスイッチング周波数Ｆｓｗを引き下げることができる。

時刻ｔ５以降も、上記と同様の負荷抵抗調整動作を行うことにより、軽負荷モード（ＰＦＭモード）におけるスイッチング損失の低減効果をできる限り損なうことなく、スイッチング周波数Ｆｓｗの低下を適切に抑制して、スイッチング電源１００の音鳴りを防止することがが可能となる。

なお、本図では、負荷抵抗制御信号ＱＬＬＭのインクリメント量を＋５とし、デクリメント量を−１とした例を挙げたが、その理由については、以下の第２動作例（図８）を参照しながら詳細に説明する。

図８は、静音軽負荷モードにおける負荷抵抗調整動作の第２例を示す図であり、上から順番に、出力電圧ＯＵＴ、上側制御信号Ｓ１、負荷抵抗制御信号ＱＬＬＭ［７：０］、及び、負荷抵抗値Ｒｔｏｔａｌが描写されている。

本図の動作例では、出力電圧ＯＵＴが下限値ＯＵＴＬまで低下してスイッチ出力段１１０の駆動が復帰される際、上側制御信号Ｓ１にｙ発（ただし、１＜ｙ≦ｘ、例えばｙ＝ｘ＝５）のパルスが連続して生成されている（時刻ｔ１１〜ｔ１２、若しくは、時刻ｔ１３〜ｔ１４を参照）。

従って、上側制御信号Ｓ１に１発目のパルスが生成されたタイミングで、Ｔ＞Ｔｍａｘという判定がなされていた場合、その結果を受けて負荷抵抗制御信号ＱＬＬＭがｘインクリメントされるが、その後、短いパルス間隔（Ｔ＜Ｔｍａｘ）でさらに２発目〜ｙ発目のパルスが生成されると、負荷抵抗制御信号ＱＬＬＭが（ｙ−１）デクリメントされることになる。その結果、最終的には、ＱＬＬＭ＝（ｘ−（ｙ−１））ｄとなる。

ここで、仮にｘ＜ｙであると、負荷抵抗制御信号ＱＬＬＭをｘインクリメントしても、上側制御信号Ｓ１の連続パルスにより、常にゼロ値（０ｄ）に戻されるので、負荷抵抗値Ｒｔｏｔａｌを引き下げて出力電圧ＯＵＴの低下を促すことが不可能となってしまう。

一方、ｘ≧ｙであれば、上側制御信号Ｓ１にｙ発の連続パルスが生成されても、負荷抵抗制御信号ＱＬＬＭを確実にインクリメントすることができる。従って、負荷抵抗値Ｒｔｏｔａｌを引き下げて出力電圧ＯＵＴの低下を促すことが可能となり、延いては、スイッチング周波数Ｆｓｗの低下を抑えて、スイッチング電源１００の音鳴りを防止することが可能となる。

なお、負荷抵抗制御信号ＱＬＬＭのインクリメント量ｘについては、ｘ＝＋５に限定されるものではなく、先出の記憶部１５０を用いて任意の値ｘに調節可能としておくことが望ましい。例えば、スイッチング電源１００でスキップモード（ｙ＝１）が採用されている場合には、ｘ＝＋１に設定すればよい。一方、負荷抵抗制御信号ＱＬＬＭのデクリメント量については、常に−１に固定しておけば足りる。

＜スイッチング電源（第２実施形態）＞
図９は、スイッチング電源の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、第１実施形態（図１）をベースとしつつ幾つかの変更が加えられている。

まず、第１の変更点として、帰還電圧生成回路１２０が半導体装置２００に外付けされている。この変更に伴い、出力電圧ＯＵＴの入力を受け付ける外部端子Ｔ３が廃止され、帰還電圧ＦＢの入力を受け付ける外部端子Ｔ４が新たに設けられている。

次に、第２の変更点として、外部端子Ｔ３の廃止に伴い、負荷抵抗回路１３０が外部端子Ｔ２（＝スイッチ電圧ＳＷの印加端）と接地端との間に設けられている。このような接続位置の変更により、第１実施形態（図１）と同様の効果を享受することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている電源制御装置は、種々のアプリケーションに搭載されるスイッチング電源の制御主体として利用することが可能である。

１００ スイッチング電源
１１０ スイッチ出力段
１１１ 出力トランジスタ
１１２ 同期整流トランジスタ
１１３ インダクタ
１１４、１１５ コンデンサ
１２０ 帰還電圧生成回路
１３０ 負荷抵抗回路
１３１（１）〜１３１（ｍ） スイッチ
１３２（１）〜１３２（ｍ） 抵抗
１４０ 制御回路
１４１ 基準電圧生成回路
１４２ エラーアンプ
１４３ ランプ信号生成回路
１４４ オシレータ
１４５ コンパレータ
１４６ ロジック回路
１４６ａ パルス生成部
１４６ｂ カウンタ
１４６ｃ 負荷抵抗調整部
１４７ 駆動回路
１４７ａ 上側ドライバ
１４７ｂ 下側ドライバ
１５０ 記憶部
２００ 半導体装置（電源制御ＩＣ）
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 外部端子
Ｚ 負荷

Claims (10)

1. スイッチ出力段を駆動することにより入力電圧から所望の出力電圧を生成して負荷に供給するスイッチング電源の制御主体となる電源制御装置であって、
   前記負荷とは別に前記スイッチ出力段に接続された負荷抵抗回路と、
   軽負荷時には前記出力電圧が目標値を下回らない範囲で前記スイッチ出力段の駆動停止と駆動復帰を繰り返すとともにスイッチング周波数が下限値を下回らないように前記負荷抵抗回路の負荷抵抗値を調整する制御回路と、
   を有することを特徴とする電源制御装置。
2. 前記制御回路は、前記スイッチング周波数が前記下限値よりも低いときに前記負荷抵抗値を引き下げ、前記スイッチング周波数が前記下限値よりも高いときに前記負荷抵抗値を引き上げることを特徴とする請求項１に記載の電源制御装置。
3. 前記制御回路は、前記スイッチ出力段に供給されるスイッチングパルスの間隔を測定して、現サイクルで前記スイッチングパルスの間隔が上限値よりも大きければ次サイクルで前記負荷抵抗値を引き下げ、現サイクルで前記スイッチングパルスの間隔が前記上限値よりも小さければ次サイクルで前記負荷抵抗値を引き上げることを特徴とする請求項２に記載の電源制御装置。
4. 前記制御回路は、ｍビット（ただしｍ≧２）の負荷抵抗制御信号を用いて前記負荷抵抗値を調整することを特徴とする請求項３に記載の電源制御装置。
5. 前記負荷抵抗回路は、
   前記スイッチ出力段に対してｍ列並列に接続されており、それぞれ、前記負荷抵抗制御信号の第１ビット〜第ｍビットそれぞれの論理値に応じてオン／オフされる第１列〜第ｍ列のスイッチと、
   第１列〜第ｍ列のスイッチと接地端との間に接続されており、それぞれ、２^ｍ−ｋＲ（ただしｋ＝１、２、…、ｍ）の抵抗値を持つ第１列〜第ｍ列の抵抗と、
   を含むことを特徴とする請求項４に記載の電源制御装置。
6. 前記制御回路は、前記負荷抵抗値を引き下げるときに前記負荷抵抗制御信号をｘ（ただしｘ≧１）インクリメントし、前記負荷抵抗値を引き上げるときに前記負荷抵抗制御信号を１デクリメントすることを特徴とする請求項４または請求項５に記載の電源制御装置。
7. 前記制御回路は、前記スイッチ出力段の駆動復帰時にｙ発（ただし１＜ｙ≦ｘ）の前記スイッチングパルスを出力することを特徴とする請求項６に記載の電源制御装置。
8. 前記制御回路は、記憶部に格納されたイネーブル信号に基づいて前記負荷抵抗値の調整動作を行うか否かを決定することを特徴とする請求項１〜請求項７のいずれか一項に記載の電源制御装置。
9. 半導体装置に集積化されていることを特徴とする請求項１〜請求項８のいずれか一項に記載の電源制御装置。
10. 請求項１〜請求項９のいずれか一項に記載の電源制御装置を有するスイッチング電源。

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