JP2020088528A - 歪補償回路、送信装置および歪補償方法 - Google Patents
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Abstract
Description
本開示の目的は、かかる事情に鑑み、常に精度が高い歪補償を実現することを可能にする歪補償回路、送信装置および歪補償方法を提供することにある。
歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成を有し、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする。
歪補償を行う歪補償回路を有し、
前記歪補償回路が、
歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成からなり、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする。
歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成からなる歪補償回路において歪補償を行い、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする。
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、複数段の歪補償演算処理部をカスケード接続した構成からなる歪補償回路において、後段側の歪補償演算処理部に歪補償係数を格納したルックアップテーブル(LUT:Look Up Table)を用いる場合、後段側の該ルックアップテーブル(LUT)の参照アドレス範囲を、前段側から入力される入力信号のレベル範囲に対応させた範囲に更新することを主要な特徴としている。而して、後段側の歪補償演算処理部のルックアップテーブル(LUT)を常に最適なアドレス分解能で作成することを可能にし、歪補償効果を向上させたデジタルプリディストーション(DPD:Digital Predistorsion)方式の歪補償回路を実現することができる。なお、本発明は、特に、非線形性を有する電力増幅器の出力信号の歪補償を行う歪補償回路として好適に適用することができる。
次に、本発明の実施形態の構成例について、図面を参照して詳細に説明する。
次に、本発明の一実施形態として図1に示した送信装置100の歪補償動作について、その一例を、図面を参照しながら詳細に説明する。
以上に詳細に説明したように、本発明の実施形態は、ルックアップテーブルモデル(LUT:Look Up Table model)によるデジタルプリディストーション(DPD)方式を適用した歪補償演算処理部を2個以上カスケード接続した構成からなる歪補償回路に関するものであり、以下のような効果が得られる。
2 第2歪補償演算処理部
3 制御部
4 アドレス範囲計算部
11 第1アドレス計算部
12 第1歪補償係数データメモリ
13 第1歪補償演算部
21 第2アドレス計算部
22 第2歪補償係数データメモリ
23 第2歪補償演算部
100 送信装置
100A 送信装置
101 歪補償回路
101A 歪補償回路
Claims (10)
- 歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成を有し、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする歪補償回路。 - 前段側が前記歪補償演算処理部の場合、
前段側の前記歪補償演算処理部の前記ルックアップテーブルの全てのアドレスに対して、それぞれのアドレスと該アドレスに対応する歪補償係数とをそれぞれ乗算して得られた値の中から、後段側の前記歪補償演算処理部に対して入力されると予測される前記入力信号の前記最大値と前記最小値とをあらかじめ算出する、
ことを特徴とする請求項1に記載の歪補償回路。 - 前記歪補償演算処理部それぞれにおいて、
自歪補償演算処理部の前記ルックアップテーブルのアドレス範囲更新後の新しいアドレスに歪補償係数を設定し直す際に、
自歪補償演算処理部の前記ルックアップテーブルのアドレス範囲更新後の新しいアドレスに対応する歪補償係数の設定アドレスを数式によって表現することができない場合、
更新後のアドレス範囲の更新前のアドレス範囲からの変化率を算出し、算出した該変化率を、アドレス範囲更新前のアドレスそれぞれに乗算して求めたアドレスそれぞれを、アドレス範囲更新後の新しいアドレスと見做して、該新しいアドレスと見做したアドレスそれぞれにアドレス範囲更新前の前記アドレスそれぞれに設定されている歪補償係数を設定することにより、
アドレス範囲更新後の新しいアドレスに歪補償係数を設定し直す、
ことを特徴とする請求項1または2に記載の歪補償回路。 - 自歪補償回路に入力された入力信号と自歪補償回路の出力側の回路からフィードバックされてきた帰還信号との比較結果に基づいて新しい歪補償係数を再計算し、再計算した該歪補償係数を用いて、カスケード接続された前記歪補償演算処理部それぞれの前記ルックアップテーブルに格納されている歪補償係数を更新する、
ことを特徴とする請求項1ないし3のいずれかに記載の歪補償回路。 - 前記歪補償演算処理部それぞれは、
入力されてくる入力信号に対応するアドレスに基づいて自歪補償演算処理部の前記ルックアップテーブルを参照して取得した歪補償係数を該入力信号に乗算することにより歪補償を行った結果を、出力信号として出力する、
ことを特徴とする請求項1ないし4のいずれかに記載の歪補償回路。 - 歪補償を行う歪補償回路を有し、
前記歪補償回路が、
歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成からなり、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする送信装置。 - 歪補償係数を格納したルックアップテーブルに基づいて歪補償を行う歪補償演算処理部を複数カスケード接続した構成からなる歪補償回路において歪補償を行い、
前記歪補償演算処理部それぞれに対して入力される入力信号の最大値と最小値とをあらかじめ算出した結果に基づいて、それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際の最大アドレスと最小アドレスとを求めることにより、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルを参照する際のアドレス範囲を更新し、
かつ、
それぞれ、自歪補償演算処理部の前記ルックアップテーブルに設定されている歪補償係数を、アドレス範囲更新後の該ルックアップテーブルの新しいアドレスに設定し直す、
ことを特徴とする歪補償方法。 - 前段側が前記歪補償演算処理部の場合、
前段側の前記歪補償演算処理部の前記ルックアップテーブルの全てのアドレスに設定されている歪補償係数それぞれを前段側の前記歪補償演算処理部の前記ルックアップテーブルのアドレスの値にそれぞれ乗算して得られた値の中から、後段側の前記歪補償演算処理部に対して入力されると予測される前記入力信号の前記最大値と前記最小値とをあらかじめ算出する、
ことを特徴とする請求項7に記載の歪補償方法。 - 前記歪補償演算処理部それぞれにおいて、
自歪補償演算処理部の前記ルックアップテーブルのアドレス範囲更新後の新しいアドレスに歪補償係数を設定し直す際に、
自歪補償演算処理部の前記ルックアップテーブルのアドレス範囲更新後の新しいアドレスに対応する歪補償係数の設定アドレスを数式によって表現することができない場合、
更新後のアドレス範囲の更新前のアドレス範囲からの変化率を算出し、算出した該変化率を、アドレス範囲更新前のアドレスそれぞれに乗算して求めたアドレスそれぞれを、アドレス範囲更新後の新しいアドレスと見做して、該新しいアドレスと見做したアドレスそれぞれにアドレス範囲更新前の前記アドレスそれぞれに設定されている歪補償係数を設定することにより、
アドレス範囲更新後の新しいアドレスに歪補償係数を設定し直す、
ことを特徴とする請求項7または8に記載の歪補償方法。 - 前記歪補償回路に入力された入力信号と該歪補償回路の出力側の回路からフィードバックされてきた帰還信号との比較結果に基づいて新しい歪補償係数を再計算し、再計算した該歪補償係数を用いて、カスケード接続された前記歪補償演算処理部それぞれの前記ルックアップテーブルに格納されている歪補償係数を更新する、
ことを特徴とする請求項7ないし9のいずれかに記載の歪補償方法。
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---|---|---|---|---|
CN114421902A (zh) * | 2022-01-21 | 2022-04-29 | 上海物骐微电子有限公司 | 适用于WiFi无记忆功放的预失真校准方法及应用 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347944A (ja) * | 2002-05-24 | 2003-12-05 | Fujitsu Ltd | 歪補償送信装置 |
JP2005333353A (ja) * | 2004-05-19 | 2005-12-02 | Hitachi Kokusai Electric Inc | プリディストータ |
WO2006087864A1 (ja) * | 2005-02-17 | 2006-08-24 | Hitachi Kokusai Electric Inc. | プリディストータ |
JP2006352635A (ja) * | 2005-06-17 | 2006-12-28 | Hitachi Kokusai Electric Inc | プリディストーション方式歪補償増幅装置 |
JP2009089118A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Kokusai Electric Inc | 歪補償装置 |
US20140294120A1 (en) * | 2013-03-28 | 2014-10-02 | Texas Intsruments Incorporated | Dual loop digital predistortion for power amplifiers |
JP2018166325A (ja) * | 2017-03-02 | 2018-10-25 | 住友電気工業株式会社 | 歪補償装置及び歪補償方法 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347944A (ja) * | 2002-05-24 | 2003-12-05 | Fujitsu Ltd | 歪補償送信装置 |
JP2005333353A (ja) * | 2004-05-19 | 2005-12-02 | Hitachi Kokusai Electric Inc | プリディストータ |
WO2006087864A1 (ja) * | 2005-02-17 | 2006-08-24 | Hitachi Kokusai Electric Inc. | プリディストータ |
JP2006352635A (ja) * | 2005-06-17 | 2006-12-28 | Hitachi Kokusai Electric Inc | プリディストーション方式歪補償増幅装置 |
JP2009089118A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Kokusai Electric Inc | 歪補償装置 |
US20140294120A1 (en) * | 2013-03-28 | 2014-10-02 | Texas Intsruments Incorporated | Dual loop digital predistortion for power amplifiers |
JP2018166325A (ja) * | 2017-03-02 | 2018-10-25 | 住友電気工業株式会社 | 歪補償装置及び歪補償方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114421902A (zh) * | 2022-01-21 | 2022-04-29 | 上海物骐微电子有限公司 | 适用于WiFi无记忆功放的预失真校准方法及应用 |
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