JP2020088239A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング動作による過渡電流分布を制御することにより、素子形成領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供する。【解決手段】半導体装置１は、半導体基板２の主面２１側に、複数のトランジスタセルＴが並設されるセル領域３と、トランジスタセルＴのゲート電極１０に接続されるゲート配線部４と、ゲート配線部４を介してゲート電極１０にゲート電位を付与するゲートパッド部ＧＰとを備える。ゲート配線部４は、低抵抗配線部４Ａと、低抵抗配線部４Ａよりも高電気抵抗の高抵抗配線部４Ｂとを有しており、高抵抗配線部４Ｂは、セル領域３の外周縁部に沿う領域に配置され、低抵抗配線部４Ａは、高抵抗配線部４Ｂが配置される領域よりも内側で、かつ、セル領域３の中央部を含む領域に配置される。【選択図】図１

Description

本発明は、スイッチング素子等に用いられる半導体装置に関する。

例えば、電力用スイッチング素子に用いられる半導体装置は、大電流を制御するために比較的大きなチップ面積を有する。この場合、発熱部となるトランジスタセルが形成されたセル領域において、中心部と周辺部の温度差が大きくなりやすく、温度分布が生じやすい。一方、半導体装置のチップサイズは、発熱領域の最高温度が耐熱温度を超えないように制限されるため、コスト増を抑制しつつ大電流化を進めるには、温度分布を均一にすることが求められる。

特許文献１には、チップ面内の温度アンバランスを緩和するために、ストライプ状に配置されるユニットセルを、発熱量が大きく、放熱性の悪いチップ中央部では、疎に配置し、発熱量が小さく、放熱性のよいチップ周辺部では、密に配置することで、チップ中央部の放熱性を向上させた半導体装置が提案されている。特許文献１では、このようなセル配置により、チップ面内の温度アンバランスを緩和し、温度分布の均一性向上を図っている。

特開２００４-３６３３２７号公報

特許文献１の構成では、ユニットセルが配置される間隔を可変させ、チップ面内を流れる電流分布を調整している。ところが、中心部を流れる電流が周辺部に対して抑制されることで、中央部の発熱量は抑制されるものの、周辺部により多くの電流が流れることで、導通損失に偏りが生じる。これは、損失が電流の二乗に比例（すなわち、Ｉ²×Ｒ）して発生するためであり、中央部に対して周辺部の導通損失がより大きくなることで、結果的に、チップ全体としての導通損失が増加してしまう。

一方、スイッチング時には、スイッチング動作に伴う過渡電流が流れ、スイッチング損失が発生する。その際に、セル領域に温度分布が存在すると、スイッチング動作を規定する閾値電圧にばらつきが生じ、温度が高い領域ほど閾値電圧が低下して、ターンオン電流又はターンオフ電流が集中しやすくなる。特に、ゲート配線構造の工夫等により、高速スイッチング化した場合には、ターンオフ損失の割合が相対的に増加することから、ターンオフ損失が集中する領域で、温度が高くなりやすく、さらに温度分布を加速させるおそれがある。

本発明は、かかる課題に鑑みてなされたものであり、スイッチング動作による過渡電流分布を制御することにより、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供しようとするものである。

本発明の一態様は、
半導体基板（２）の主面（２１）側に、複数のトランジスタセル（Ｔ）が並設されるセル領域（３）と、上記トランジスタセルのゲート電極（１０）に接続されるゲート配線部（４）と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部（ＧＰ）と、を備える半導体装置（１）であって、
上記ゲート配線部は、低抵抗配線部（４Ａ）と、上記低抵抗配線部よりも高電気抵抗の高抵抗配線部（４Ｂ）とを有しており、
上記高抵抗配線部は、上記セル領域の外周縁部に沿う領域に配置され、上記低抵抗配線部は、上記高抵抗配線部が配置される領域よりも内側で、かつ、上記セル領域の中央部を含む領域に配置される、半導体装置にある。

上記半導体装置のようにゲート配線部を構成することで、セル領域の中央部を含む領域に配置される低抵抗配線部に対して、その外側に配置される高抵抗配線部が、遅延を有してターンオン又はターンオフする。したがって、ターンオフ時には、セル領域の外周側の領域にターンオフ電流が集中して温度が上昇しやすくなり、一方、セル領域の中央部を含む領域では温度上昇が抑制されることになり、全体として、セル領域の温度分布を緩和することが可能になる。

以上のごとく、上記態様によれば、スイッチング動作による過渡電流分布を制御することにより、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。

実施形態１における、半導体装置の概略構成を示す平面図とそのＩ−Ｉ線断面図。 実施形態１における、半導体装置のセル領域に形成される半導体素子の構成例を示す図で、図１のII部拡大断面図及び半導体素子の回路図記号を示す図。 試験例１における、試験用の半導体装置における基本的なスイッチング特性を、低速スイッチング時と高速スイッチング時とで比較して示す動作波形図。 試験例１において、試験用の半導体装置における基本的なスイッチング特性を評価するためのダブルパルス試験回路図。 試験例１において、試験用の半導体装置における配線構造例を示す平面図。 試験例１において、試験用の半導体装置における、セル領域の面内の温度分布と、そのＡ−Ａ断面における温度（熱抵抗）分布を示す図。 試験例１において、試験用の半導体装置の冷却構造例を示す概略断面図。 試験例１において、試験用の半導体装置における、セル領域の面内の温度分布と、閾値電圧の温度特性を示す図。 試験例１において、試験用の半導体装置における、セル領域のスイッチング特性を、閾値電圧の異なる領域で比較して示す動作波形図。 試験例１において、実施形態１の半導体装置による温度分布の緩和効果を示す図で、セル領域における位置とターンオフ損失及び温度との関係を示す図。 試験例１において、実施形態１の半導体装置における、セル領域の面内の位置によるスイッチング特性の違いを比較して示す動作波形図。 試験例１において、実施形態１の半導体装置における効果を示す図で、セル領域のＢ−Ｂ断面における位置とターンオフ損失及び温度との関係を示す図。 実施形態２における、半導体装置の概略構成を示す平面図。 実施形態３における、半導体装置の概略構成を示す平面図。 実施形態３における、半導体装置のセル領域の配線ピッチとドレイン電流及びターンオフ損失との関係を比較して示す図。 実施形態４における、半導体装置の概略構成を示す平面図。 実施形態５における、半導体装置の概略構成を示す平面図。 実施形態６における、半導体装置の概略構成を示す平面図。 実施形態７における、半導体装置の概略構成を示す平面図。 実施形態８における、半導体装置の概略構成を示す平面図。 実施形態９における、半導体装置の概略構成を示す平面図。

（実施形態１）
半導体装置に係る実施形態について、図面を参照して説明する。
本形態の半導体装置は、例えば、大電流用のスイッチング素子として電力変換装置等に用いられるものであり、高速スイッチングに伴う温度分布を抑制可能に構成されている。
以下に、その概略を示す。
図１、図２に示すように、半導体装置１は、半導体基板２の主面２１側に、複数のトランジスタセルＴが並設されるセル領域３と、トランジスタセルＴのゲート電極１０に接続されるゲート配線部４と、ゲートパッド部ＧＰと、を備えている。ゲート配線部４は、セル領域３の表面に形成されて、トランジスタセルＴのゲート電極１０に接続されており、ゲートパッド部ＧＰは、ゲート配線部４を介してゲート電極１０にゲート電位を付与するように構成されている。

詳細を後述するように、ゲート配線部４は、低抵抗配線部４Ａと、低抵抗配線部４Ａよりも高電気抵抗の高抵抗配線部４Ｂとを有している。高抵抗配線部４Ｂは、セル領域３の外周縁部に沿う領域に配置され、低抵抗配線部４Ａは、高抵抗配線部４Ｂが配置される領域よりも内側で、かつ、セル領域３の中央部を含む領域に配置される。低抵抗配線部４Ａは、例えば、金属を含む低抵抗配線材料にて構成され、高抵抗配線部４Ｂは、低抵抗配線材料よりも高電気抵抗の高抵抗配線材料にて構成することができる。

このような配置により、ゲートパッド部ＧＰからゲート配線部４へ入力されるゲート制御信号は、低抵抗配線部４Ａに対して遅延を有して高抵抗配線部４Ｂへ伝播する。これに伴い、高抵抗配線部４Ｂの近傍において、トランジスタセルＴのスイッチングに遅延が生じ、セル領域３に流れるターンオフ電流が局所的に集中することで、セル領域３の温度分布を緩和することが可能になる。

ゲート配線部４は、例えば、セル領域３の周辺部に配置される外周側ゲート配線４０と、外周側ゲート配線４０の内側に接続される複数の内周側ゲート配線４１、４２と、を組み合わせた配線形状に形成することができる。内周側ゲート配線４１、４２は、少なくとも外周側ゲート配線４０と接続される一部を除いて、低抵抗配線部４Ａとして構成され、外周側ゲート配線４０は、少なくともゲートパッド部ＧＰに隣接する領域を除いて、高抵抗配線部４Ｂとして構成することができる。

具体的には、内周側ゲート配線４１、４２は、ゲートパッド部ＧＰに接続され、セル領域３の中央部に配置される帯状の主ゲート配線４１と、主ゲート配線４１の長手方向の複数箇所から分岐して外周側ゲート配線４０に接続される複数の分岐配線４２と、を有する構成とすることができる。主ゲート配線４１は、例えば、ゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続される。

ゲートパッド部ＧＰから入力されるゲート制御信号は、低抵抗配線部４Ａである主ゲート配線４１から分岐配線４２へ速やかに伝播するのに対して、高抵抗配線部４Ｂである外周側ゲート配線４０へは、遅れを有して伝播する。このとき、セル領域３において、トランジスタセルＴは、主ゲート配線４１が配置される中央部が先にターンオン・ターンオフし、外周側ゲート配線４０が配置される周辺部は後からターンオン・ターンオフする。
これにより、例えば、ターンオフ時には、高抵抗配線部４Ｂが配置される領域にターンオフ電流が集中しやすくなることで、セル領域３の周辺部にターンオフ電流集中エリアＡ（すなわち、図１中に示す網掛領域）が形成され、セル領域３の温度分布の緩和に寄与する。

次に、半導体装置１の各部構成について具体的に説明する。
図１において、半導体装置１は、概略矩形の半導体基板２を有し、その主面２１側に、セル領域３を有する半導体層２０が積層されている。本形態において、半導体層２０は、半導体基板２の外周形状に沿う概略矩形の領域を、図２に示すトレンチ構造のトランジスタセルＴが形成されるセル領域３としており、セル領域３の外側を取り囲む矩形環状の領域を、ゲートパッド部ＧＰやケルビン・ソースパッドＫＳＰが配置される周辺領域３０としている。
複数のトランジスタセルＴは、電気的に並列に接続され、例えば、セル領域３の一辺に沿う方向とトレンチの延出方向（例えば、図１上図中に示すＸ方向）が平行となるようにストライプ状に配置されている。
半導体基板２の主面２１は、半導体基板２の厚さ方向（例えば、図１下図中に示すＹ方向）における一方の面であり、以降、主面２１と反対側の面を半導体基板２の裏面２２とする。

セル領域３の表面には、ゲートパッド部ＧＰと電気的に接続されるゲート配線部４が配置されており、ゲート配線部４の配線形状は、外周側ゲート配線４０と内周側ゲート配線４１、４２とを組み合わせた形状となっている。外周側ゲート配線４０は、セル領域３の外周縁部を取り囲むように配置される、概略矩形状の配線部であり、内周側ゲート配線４１、４２は、その内側に配置される、複数の帯状の配線部からなる。
ゲートパッド部ＧＰは、セル領域３の外側において、その一辺の中央部に隣接して配置され、ゲートパッド部ＧＰから延びるゲート接続部４Ｃは、内周側ゲート配線４１、４２と接続される。ゲート接続部４Ｃは、例えば、ゲートパッド部ＧＰに隣接する外周側ゲート配線４０の一部であり、金属を含む低抵抗配線材料にて構成される矩形部４０１からなる。

具体的には、内周側ゲート配線は、帯状の主ゲート配線４１と、主ゲート配線４１の両側へ分岐する、複数対の帯状の分岐配線４２を有する。主ゲート配線４１は、セル領域３の中央部において、トレンチの延出方向（すなわち、Ｘ方向）を長手方向として配置されており、その一端側は、外周側ゲート配線４０の位置にあるゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続し、他端側は、ゲートパッド部ＧＰが配置される一辺と対向する一辺の近傍まで延びている。
複数対の分岐配線４２は、主ゲート配線４１の延出端を含む複数箇所（例えば、図１では５箇所）から両側へ分岐して、それぞれＸ方向と直交する方向に延びており、その分岐端部４２１は、延出方向に位置する外周側ゲート配線４０の内周に、電気的に接続される。

本形態において、ゲート配線部４は、主ゲート配線４１と、主ゲート配線４１から分岐する複数対の分岐配線４２の主要部が、低抵抗配線部４Ａとして構成される。低抵抗配線部４Ａは、相対的に低電気抵抗の導電性材料を用いて形成される。ゲートパッド部ＧＰと主ゲート配線４１とを接続するゲート接続部４Ｃも、同様の低電気抵抗の導電性材料を用いて形成される。
また、外周側ゲート配線４０は、ゲート接続部４Ｃとなる矩形部４０１が配置される一部を除いて、高抵抗配線部４Ｂとして構成される。外周側ゲート配線４０に接続される複数対の分岐配線４２の分岐端部４２１も、高抵抗配線部４Ｂとして構成される。高抵抗配線部４Ｂは、低抵抗配線部４Ａの構成材料に比べて、相対的に高電気抵抗の導電性材料を用いて形成される。

すなわち、セル領域３の周辺部には、ゲート接続部４Ｃが配置される領域を除いて、低抵抗配線部４Ａよりも電気抵抗率の高い、高抵抗配線部４Ｂが配置される。高抵抗配線部４Ｂが配置される周辺部よりも内側に位置する、セル領域３の中央部を含む領域には、低抵抗配線部４Ａが配置される。配線幅は、例えば、ゲート配線部４の全体で同等であり、ゲート配線部４の各配線は、主ゲート配線４１を対称軸とする線対称形状に配置されている。

ここで、低抵抗配線部４Ａを構成する、相対的に低電気抵抗の導電性材料としては、例えば、アルミニウム、銅等の金属又は金属合金を含む金属系配線材料が挙げられる（例えば、アルミニウムの電気抵抗率：〜３×１０^-8Ωｍ）。
また、高抵抗配線部４Ｂを構成する、相対的に高電気抵抗の導電性材料は、金属又は金属合金を含む金属系配線材料よりも電気抵抗率の高い導電性材料であり、例えば、ポリシリコン等の多結晶半導体を含む高抵抗配線材料が挙げられる（例えば、ポリシリコンの電気抵抗率：〜１×１０^-5Ωｍ）。
なお、低抵抗配線部４Ａは、低電気抵抗の導電性材料を用いて、所望の低電気抵抗となるように調整されていればよく、例えば、金属系配線材料を複層構造としてもよい。また、下地層として、例えば、ポリシリコン層等が積層された構造であってもよい。

図２に示すように、トランジスタセルＴを構成する半導体素子としては、例えば、ＭＯＳＦＥＴ（すなわち、金属酸化膜半導体電界効果トランジスタ）、ＩＧＢＴ（すなわち、絶縁ゲート型バイポーラトランジスタ)等のトランジスタが挙げられる。半導体基板２には、ＳｉＣ、ＧａＮ等の半導体を用いることができる。

一例として、図２に縦型のＭＯＳＦＥＴの構成例と回路図記号を示すように、ｎ型の半導体基板２の主面２１には、ｎ⁻型ドリフト層２００が設けられており、ｎ⁻型ドリフト層２００の表層部にｐ型ベース領域１１が設けられる。ｐ型ベース領域１１の表層部には、ｎ^＋型ソース領域１２が設けられる。これらｐ型ベース領域１１とｎ^＋型ソース領域１２を貫通して、ｎ⁻型ドリフト層２００に達するトレンチ１３が設けられ、その内表面とｎ^＋型ソース領域１２の表面の一部に、例えば、酸化シリコンからなるゲート酸化膜１４が設けられる。

トレンチ１３の内部には、例えば、ポリシリコンからなるゲート電極１０が埋設されており、ゲート電極１０を覆って、例えば、酸化シリコンからなる絶縁膜１５が設けられる。この絶縁膜１５と、ｐ型ベース領域１１及びｎ^＋型ソース領域１２の表面を覆って、ソース電極１６が設けられ、半導体基板２の裏面２２側には、ドレイン電極１７が設けられる。ゲート電極１０、ソース電極１６及びドレイン電極１７は、それぞれゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄに接続されている。

上記構成のＭＯＳＦＥＴにおいて、ゲート端子Ｇは、例えば、図１におけるゲートパッド部ＧＰに対応して設けられ、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０に接続される。ソース端子Ｓ及びドレイン端子Ｄは、図示しないソースパッド及びドレインパッドを介して、ソース電極１６及びドレイン電極１７に接続される。
そして、図示しない外部の駆動装置から出力されるゲート制御信号が、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０へ入力されることによって、ソース端子Ｓとドレイン端子Ｄとの間の導通が制御される。すなわち、ゲート電極１０に所定のゲート電圧が供給されることで、ＭＯＳＦＥＴがターンオンして、ソース電極１６とドレイン電極１７との間に、半導体基板２に対して縦方向（すなわち、図１におけるＹ方向）に電流が流れる。
なお、図２の回路図において、ソース電極１６とソース端子Ｓとの間から引き出される配線の終端は、ケルビン・ソースパッドＫＳＰ（例えば、図１参照）を介して、ケルビン・ソース端子ＫＳに接続される。

図１において、半導体層２０のセル領域３には、図２の構成のＭＯＳＦＥＴを基本単位とする多数のトランジスタセルＴが並列に配設される。
セル領域３の表面に配置されるゲート配線部４は、低抵抗配線部４Ａである主ゲート配線４１が、セル領域３の中央部を通って、トランジスタセルＴのトレンチと平行にＸ方向に配置され、さらに、その分岐配線４２が、Ｘ方向と直交する方向に延びて、下層に位置する各トランジスタセルＴのゲート電極１０と電気的に接続される。低抵抗配線部４Ａの外側には、高抵抗配線部４Ｂである分岐配線４２の分岐端部４２１と、分岐端部４２１に接続される外周側ゲート配線４０とが配置され、下層に位置する各トランジスタセルＴのゲート電極１０と電気的に接続される。

このとき、セル領域３に、ゲートパッド部ＧＰからゲート制御信号が入力することにより、トランジスタセルＴが順次ターンオン又はターンオフする。また、セル領域３は、スイッチングに伴い、トランジスタセルＴに電流が流れることで、発熱が生じる発熱領域となり、流れる電流量が多いほど、発熱により温度が上昇しやすくなる。

そこで、本形態においては、発熱量を調整するためにゲート配線部４の配置を工夫し、熱抵抗が大きいセル領域３の中央部を含む領域には、低抵抗配線部４Ａを配置し、熱抵抗が小さいセル領域３の周辺部には、低抵抗配線部４Ａよりも電気抵抗率の高い、高抵抗配線部４Ｂを配置する。
このような配置により、ゲートパッド部ＧＰから入力するゲート制御信号は、ゲート接続部４Ｃから低抵抗配線部４Ａへ速やかに伝播するのに対して、高抵抗配線部４Ｂへの信号伝播に遅延が生じる。このとき、高抵抗配線部４Ｂが配置されるセル領域３の外側の領域では、低抵抗配線部４Ａに遅れてターンオン・ターンオフし、特にターンオフ電流が集中することで、相対的に温度が上昇し、温度分布を緩和する作用を有する。

（試験例１）
次に、上記実施形態１の構成による効果について、図３〜図１２を用いて説明する。
図３は、半導体装置１のゲート配線部４を均一に形成した場合の基本的なスイッチング特性を示すもので、図４に示すダブルパルス試験用回路１００を用いて測定される。図５に示すように、試験用の半導体装置１において、ゲート配線部４は、セル領域３の全体で低抵抗配線部４Ａとなっている。具体的には、ゲート配線部４は、矩形形状の外周側ゲート配線４０と、その内側の帯状の複数のゲート配線４１０からなり、ゲート配線４１０は、外周側ゲート配線４０の対向する二辺間を架け渡すように、トランジスタセルＴのトレンチが延出するＸ方向と直交する方向に配置される。
その場合には、図中に矢印で示すように、ゲートパッド部ＧＰから入力するゲート制御信号が、ゲート配線部４の全体から概略均一に伝播する。

図４において、ダブルパルス試験用回路１００は、半導体装置１を構成するＭＯＳＦＥＴ１０１をハーフブリッジ回路の上下アームとする半導体モジュールを備え、半導体モジュールは、直流電源１０２の正負極間に、コンデンサ１０３と並列に接続されている。
下アームとなるＭＯＳＦＥＴ１０１のドレインソース間には、インダクタンス負荷１０４が並列に接続されており、上アームとなるＭＯＳＦＥＴ１０１のゲートには、ゲート抵抗Ｒｇを介して、ゲート制御信号としてパルス状の電圧信号が入力される。このとき、ゲート抵抗Ｒｇによってスイッチング速度を調整可能となっている。

ここで、図３の上段に、低速スイッチング時の動作波形を示すように、ＭＯＳＦＥＴ１０１へのパルス信号の印加により、ゲートソース電圧Ｖgsが上昇を開始し（時点ｔ１）、所定の閾値電圧Ｖthに達すると（時点ｔ２）、各トランジスタセルＴがターンオンする。これにより、ＭＯＳＦＥＴ１０１のドレインソース間が導通して、ドレイン電流Ｉｄが徐々に増加し、ドレインソース電圧Ｖdsは、オン電圧Ｖonとなるまで徐々に低下する（時点ｔ３）。その後、パルス信号の停止により、ゲートソース電圧Ｖgsが低下すると、ドレインソース電圧Ｖdsが上昇し始める（時点ｔ４）。次いで、ドレイン電流Ｉｄが徐々に減少し、ゲートソース電圧Ｖgsが閾値電圧Ｖthに達すると（時点ｔ５）、各トランジスタセルＴがターンオフする。

スイッチング時のような過渡期間においては、コンデンサ１０３と半導体モジュール間のループの寄生インダクタンスＬｓにより、ドレイン電流Ｉｄの電流変化率ｄｉ／ｄｔとの積で表される誘導電圧Ｌｓ×ｄｉ／ｄｔが発生し、電流変化を妨げる方向に作用する。すなわち、ターンオン時には、ドレインソース電圧Ｖdsがその分だけ低下し、ターンオフ時には、ドレインソース電圧Ｖdsがその分だけ上昇することになる。

このとき、ＭＯＳＦＥＴ１０１の損失Ｐは、ドレイン電流Ｉｄとドレインソース電圧Ｖdsとの積で表され、スイッチング時に発生するターンオン損失又はターンオフ損失は、導通期間中の導通損失（Ｉｄ×Ｖon）に比べて、大きくなる。
特に、図３の下段に示すように、高速スイッチング時には、ターンオフ損失の割合が大きくなりやすい。これは、低速スイッチング時に比べて、ゲートソース電圧Ｖgsの立ち上がり又は立ち下がりが早くなることで、電流変化率ｄｉ／ｄｔが大きくなるためである。これにより、誘導電圧Ｌｓ×ｄｉ／ｄｔも大きくなり、ターンオン時の電圧降下が大きくなることで、ターンオン損失は相対的に小さくなる。一方、ターンオフ時には、ドレインソース電圧Ｖdsに重畳される電圧が大きくなるために、ターンオン損失に対して、ターンオフ損失は相対的に大きくなる。
その場合には、損失Ｐによる発熱も大きくなることから、スイッチング損失の抑制が重要となる。

また、図６上図に示すように、損失Ｐが一定の条件において、半導体装置１のセル領域３の面内における温度（熱抵抗）分布は、セル領域３の面中心Ｃを含む中央部で温度が高く、中央部から離れるほど温度が低くなる分布を示す。すなわち、セル領域３の面中心Ｃを通るＡ−Ａ断面においては、図６下図のように、面中心Ｃに近い領域ほど温度が高く、熱抵抗が大きくなり、外周縁部に近い領域ほど温度が低く、熱抵抗が小さくなる山状の分布を示す。
なお、図６の温度（熱抵抗）分布の測定に際しては、例えば、図７に示す半導体装置１の冷却構造を考慮し、所定の冷却温度とした冷却部との温度差に基づいて、熱抵抗を算出することができる。

具体的には、図７において、半導体装置１は、基板５を介して冷却部となるヒートシンク６に載置される。基板５は、例えば、絶縁用のセラミックス板５１の両面に銅板５２が接合された積層板であり、半田６１を用いて、半導体装置１の裏面２２及びヒートシンク６の載置面と、それぞれ接合される。基板５の外形は、半導体装置１の外形よりも大きく、ヒートシンク６の載置面の外形は、基板５の外形よりも大きくなっている。このとき、図７中に点線で示すように、半導体装置１の裏面２２側から、基板５を介してヒートシンク６へ、放熱経路が外方へ拡がるように放熱されるので、半導体装置１の中央部よりも、放熱しやすい外周側で、熱抵抗が小さくなる。

また、図８に示すように、半導体装置１のセル領域３において、トランジスタセルＴのオンオフタイミングを決定する閾値電圧Ｖthは、温度によって変動する。具体的には、図８下図のように、温度が高いほど閾値電圧Ｖthが低くなる傾向を示し、図８上図のような温度分布温度を示す場合には、温度が高い中央部では閾値電圧Ｖthが低く、温度が低い周辺部では閾値電圧Ｖthが高くなる。その場合には、閾値電圧Ｖthの大きさに応じて、ターンオン及びターンオフのタイミングにずれが生じることになる。

そのため図９に示すように、ターンオン時には、閾値電圧Ｖthの低い中央部が先にターンオンし（時点ｔ１１）、閾値電圧Ｖthの高い周辺部では後にターンオンする（時点ｔ１２）。また、ターンオフ時には、閾値電圧Ｖthの高い周辺部が先にターンオフし（時点ｔ１３）、閾値電圧Ｖthの低い中央部が後からターンオフする（時点ｔ１４）。

このとき、閾値電圧Ｖthが低い中央部では、ターンオンがより早くなることで、ターンオン時にドレイン電流Ｉｄがより多く流れ、また、ターンオフがより遅くなることで、ターンオフ時にもドレイン電流Ｉｄがより多く流れる。すなわち、温度が高くなる領域に、ターンオン電流及びターンオフ電流が集中する。
このように、セル領域３に流れる電流を均一にすることは容易でなく、例えば、ゲート配線部４からのゲート制御信号の伝播が均等になされるように構成しても、熱抵抗の差により閾値電圧Ｖthにバラツキが生じると、セル領域３の一部に電流が集中しやすくなる。特に、高速スイッチング時に割合が高くなるターンオフ電流が集中することで、さらに温度が上昇しやすくなり、その結果、温度分布を加速させるおそれがある。

これに対して、図１０に示すように、上記実施形態１の構成では、セル領域３に配置されるゲート配線部４からの信号伝播を制御することで、セル領域３の周辺部におけるターンオフ損失を中央部に対して増加させ、温度分布を緩和させる。
具体的には、図１１に示すように、ゲート配線部４に、低抵抗配線部４Ａと高抵抗配線部４Ｂを設け、セル領域３のうち熱抵抗が小さくなりやすい周辺部に、高抵抗配線部４Ｂを配置してターンオフ電流集中エリアＡを形成する。熱抵抗が大きくなりやすい中央部には、低抵抗配線部４Ａを配置する。このとき、ゲートパッド部ＧＰから入力するゲート制御信号は、主ゲート配線４１が配置される中央部から分岐配線４２を経て、分岐配線４２の両側に位置するトランジスタセルＴのゲート電極１０へ順次印加される。また、低抵抗配線部４Ａに遅れて、高抵抗配線部４Ｂの近傍に位置するトランジスタセルＴへ、ゲート制御信号が伝播する。

したがって、ターンオフ時には、ゲートソース電圧Ｖgsの低下によりドレインソース電圧Ｖdsが上昇し（時点ｔ２１）、次いでドレイン電流Ｉｄが減少し始め（時点ｔ２２）、ゲートソース電圧Ｖgsが閾値電圧Ｖthへ低下すると（時点ｔ２３）、ドレイン電流Ｉｄはほぼ０となる。このとき、セル領域３の各トランジスタセルＴへの信号伝播にずれが生じることで、各トランジスタセルのターンオフのタイミングのずれにより、セル領域３の各領域に流れるドレイン電流Ｉｄに差が生じる。例えば、セル領域３の面中心Ｃからの距離が異なる３つの点Ｂ１〜Ｂ３における電流を、ドレイン電流Ｉｄ１〜Ｉｄ３とすると、面中心Ｃに近い中央部の点Ｂ１におけるドレイン電流Ｉｄ１が速やかに低下するのに比べて、面中心Ｃからより離れる中間部の点Ｂ２、周辺部の点Ｂ３の順に、ドレイン電流Ｉｄ２、Ｉｄ３のピーク電流が上昇している。
なお、中央部の点Ｂ１は、面中心Ｃに近い２つの分岐配線４２間に位置し、中間部の点Ｂ２は、その外側の２つの分岐配線４２間に位置する。また、周辺部の点Ｂ３は、その外側の分岐配線４２と外周側ゲート配線４０との間に位置する。

これにより、高抵抗配線部４Ｂが配置されるセル領域３の周辺部に、ターンオフ電流集中エリアＡが形成される。そして、図１２に示すように、電流集中が抑制される中央部に対して、外周側ほどターンオフ損失が増加し、発熱量が増大する。これに伴い、中央部の温度が低くなり、外周側の温度が高くなることで、セル領域３における温度分布を緩和する効果が得られる。なお、図中、点線は、均一発熱の場合である。

その際、図１２中に示すように、ゲート配線部４の配線ピッチを調整することで、ターンオフ損失の分布を積極的に形成することができる。具体的には、中央部の２つの分岐配線４２の配線ピッチＰ１を、より外側の中間部の２つの分岐配線４２の配線ピッチＰ２よりも小さくし、Ｐ１＜Ｐ２とする。さらに、外側の分岐配線４２と外周側ゲート配線４０の配線ピッチＰ３に対しては、Ｐ１／２＜Ｐ２／２＜Ｐ３となるように設定する。これは、中央部及び中間部においては、低抵抗配線部４Ａである２つの分岐配線４２の両側から信号伝播が可能であるためである。
これにより、中央部においては、対応するトランジスタセルのゲート電極１０へ、より速やかにゲート制御信号を伝播させて、ターンオフ損失を低下させ、より外側の周辺部へターンオフ損失を集中させることが可能になる。

また、上述したように、セル領域３の各部を流れるドレイン電流Ｉｄ１〜Ｉｄ３に差が生じることで、ドレイン電流Ｉｄが０となるタイミングにおける電流変化率ｄｉ／ｄｔが緩和される（例えば、図１１参照）。したがって、電流変化率ｄｉ／ｄｔによるサージ電圧の印加やリンギングの発生が抑制される効果が得られる。

よって、本形態の構成によれば、高速スイッチング時の過渡電流分布を制御することで、温度分布を緩和し、半導体装置１の耐熱性を確保しながら、大電流化が可能になる。

（実施形態２）
図１３により、半導体装置１の実施形態２について説明する。
本形態の半導体装置１の基本構成は、上記実施形態１と同様であり、ゲート配線部４の低抵抗配線部４Ａとなる主ゲート配線４１又は分岐配線４２の構成が異なっている。以下、相違点を中心に説明する。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。

図１３に示すように、本形態においても、半導体装置１のセル領域３の表面には、ゲート接続部４Ｃにてゲートパッド部ＧＰに接続されるゲート配線部４が形成されている。ゲート配線部４は、低抵抗配線部４Ａと高抵抗配線部４Ｂとを有し、セル領域３の周辺部に高抵抗配線部４Ｂが配置されることにより、ターンオフ電流集中エリアＡを形成して温度分布を緩和する、実施形態１と同様の効果が得られる。

ここで、上記実施形態１では、ゲート配線部４の全体で同等の配線幅としたが、本形態では、低抵抗配線部４Ａとなる主ゲート配線４１の配線幅Ｗ１を、それ以外の配線である分岐配線４２及び外周側ゲート配線４０の配線幅Ｗ２よりも幅広に形成する（すなわち、Ｗ１＞Ｗ２）。主ゲート配線４１の一端側に接続される低抵抗配線であるゲート接続部４Ｃも、主ゲート配線４１と同等の配線幅Ｗ１に形成される。

このようにすると、ゲートパッド部ＧＰに接続される主ゲート配線４１の配線抵抗を小さくし、通電に伴う発熱を抑制することができる。したがって、ゲート配線部４の配置による上記効果をより向上させることができる

（実施形態３）
図１４〜図１５により、半導体装置１の実施形態３について説明する。
本形態は、上記実施形態２の変形例であり、ゲート配線部４の配線ピッチＰを一定としている。主ゲート配線４１の配線幅Ｗ１は、分岐配線４２及び外周側ゲート配線４０の配線幅Ｗ２よりも幅広に形成されている。その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態１、２では、ゲート配線部４の分岐配線４２を、中央部の配線ピッチＰ１と中間部の配線ピッチＰ２が異なるように配置したが、必ずしも可変とする必要はなく、図１４に示すように、分岐配線４２を一定の配線ピッチＰで配置してもよい。ここでは、配線ピッチＰは、例えば、Ｐ１＜Ｐ＜Ｐ２となるように設定されている。例えば、分岐配線４２と外周側ゲート配線４０との間の配線ピッチも同等となるように形成してもよい。

図１５に示すように、配線ピッチが異なる場合に比べて、同じ配線ピッチとした場合には、セル領域の中央部におけるドレイン電流Ｉｄ１と、中間部におけるドレイン電流Ｉｄ２との差がほとんどなくなる。そのために、中央部におけるターンオフ損失の低減効果は、配線ピッチが異なる場合よりも小さくなるが、周辺部におけるターンオフ損失の低減効果は、配線ピッチが異なる場合と同等となっている。
よって、セル領域３の周辺部に高抵抗配線部４Ｂが配置されることにより、ターンオフ電流集中エリアＡを形成して温度分布を緩和する同様の効果が得られる。

（実施形態４）
図１６により、半導体装置１の実施形態４について説明する。
本形態は、上記実施形態１の変形例であり、ゲート配線部４の分岐配線４２の全体を、低抵抗配線部４Ａとして構成している。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態１〜３では、外周側ゲート配線４０に接続される分岐配線４２の分岐端部４２１を、高抵抗配線部４Ｂとして構成したが、分岐端部４２１を含む分岐配線４２の全体を、低抵抗配線部４Ａとして構成してもよい。その場合には、低抵抗配線部４Ａが、外周側ゲート配線４０との接続位置まで配置されることになり、この領域でスイッチングのタイミングが早くなる。一方、低抵抗配線部４Ａが、外周側ゲート配線４０と接続されない二辺においては、セル領域３の周辺部に、高抵抗配線部４Ｂが配置されるので、ターンオフ電流集中エリアＡを形成して温度分布を緩和する同様の効果が得られる。

（実施形態５）
図１７により、半導体装置１の実施形態５について説明する。
本形態では、ゲート配線部４の主ゲート配線４１と平行に、複数の副ゲート配線４３を設けている。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態１〜４では、ゲート配線部４の内周側ゲート配線として、主ゲート配線４１と分岐配線４２とを設けたが、分岐配線４２を設けず、ゲートパッド部ＧＰに接続される複数の配線を有する構成としてもよい。具体的には、内周側ゲート配線は、セル領域３の中央部に配置される主ゲート配線４１と、その両側に間隔をおいて、対称配置される複数（例えば、２つ）の帯状の副ゲート配線４３とを有する。
本形態では、主ゲート配線４１及び副ゲート配線４３は同形状であり、いずれも低抵抗配線部４Ａとして構成されている。

ゲートパッド部ＧＰは、セル領域３の外側において、その一辺の中央部に隣接して配置され、ゲートパッド部ＧＰに隣接してゲート接続部４Ｃが設けられる。ゲート接続部４Ｃは、例えば、ゲートパッド部ＧＰに隣接する外周側ゲート配線４０の一辺の一部となる帯状部４０２からなる。ゲート接続部４Ｃは、主ゲート配線４１及び副ゲート配線４３の一端側と、それぞれ接続されている。主ゲート配線４１及び副ゲート配線４３の他端側は、ゲートパッド部ＧＰと対向する外周側ゲート配線４０の一辺へ向けて延び、その内側にそれぞれ接続されている。

本形態では、ゲートパッド部ＧＰが配置される一辺の方向を、Ｘ方向としており、この方向に、セル領域３に形成されるトランジスタセルＴのトレンチが延出するように配置している。すなわち、主ゲート配線４１及び副ゲート配線４３の延出方向は、Ｘ方向と直交する方向となっている。
ゲート接続部４Ｃは、低電気抵抗の金属系配線材料で構成されており、外周側ゲート配線４０は、ゲート接続部４Ｃが設けられる帯状部４０２を除いて、高抵抗配線部４Ｂとして構成されている。

この構成において、ゲートパッド部ＧＰから入力されるゲート制御信号は、ゲート接続部４Ｃから、低抵抗配線部４Ａである主ゲート配線４１及び副ゲート配線４３へ速やかに伝播し、下層に位置する各トランジスタセルＴのゲート電極１０に入力される。このとき、図中に示すように、主ゲート配線４１及び副ゲート配線４３から両側へ、順次、信号伝播が可能であるため、セル領域３の中央部においては、スイッチングのタイミングが早くなる。
一方、副ゲート配線４３の外側に位置する二辺においては、低抵抗配線部４Ａが外周側ゲート配線４０と接続されないので、セル領域３の周辺部におけるスイッチングのタイミングに遅延が生じる。これにより、セル領域３の周辺部にターンオフ電流集中エリアＡが形成されて、温度分布を緩和する同様の効果が得られる。

（実施形態６）
図１８により、半導体装置１の実施形態６について説明する。
本形態は、上記実施形態５の変形例であり、主ゲート配線４１と複数の副ゲート配線４３の一端を、高抵抗配線部４Ｂとして構成している。その他の半導体装置１の基本構成は、上記実施形態５と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態５では、主ゲート配線４１の全体を、低抵抗配線部４Ａとして構成したが、外周側ゲート配線４０と接続される延出端部４１１を、高抵抗配線部４Ｂとして構成してもよい。同様に、副ゲート配線４３についても、外周側ゲート配線４０と接続される延出端部４３１を、高抵抗配線部４Ｂとして構成することができる。

このように構成すると、主ゲート配線４１及び副ゲート配線４３が外周側ゲート配線４０と接続される一辺側においても、信号伝播の遅延が生じる。これにより、セル領域３の周辺部に、概略コ字状のターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。

（実施形態７）
図１９により、半導体装置１の実施形態７について説明する。
本形態は、上記実施形態５の変形例であり、ゲートパッド部ＧＰの配置を変更すると共に、主ゲート配線４１と複数の副ゲート配線４３の両端を、高抵抗配線部４Ｂとして構成している。その他の半導体装置１の基本構成は、上記実施形態５と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態５では、ゲートパッド部ＧＰを、セル領域３の外側において、一辺の中央部に隣接して配置したが、セル領域３の中央に配置することもできる。その場合には、主ゲート配線４１は、ゲートパッド部ＧＰの両側からＸ方向と直交する方向へ向けて延びる一対の延出端部４１１が、それぞれ対向する外周側ゲート配線４０と接続される。一対の延出端部４１１は、高抵抗配線部４Ｂとして構成される。同様に、複数の副ゲート配線４３についても、外周側ゲート配線４０と接続される両端側の延出端部４３１を、高抵抗配線部４Ｂとして構成することができる。

また、複数の副ゲート配線４３には、主ゲート配線４１に対向する側の中間部から分岐する分岐配線４４がそれぞれ設けられる。各分岐配線４４は、ゲートパッド部ＧＰへ向けてＸ方向に延び、ゲートパッド部ＧＰの両側に直接接続される。各分岐配線４４は、低抵抗配線部４Ａとして構成することができる。

このように構成すると、主ゲート配線４１及び副ゲート配線４３が外周側ゲート配線４０と接続される二辺において、信号伝播の遅延が生じる。これにより、セル領域３の周辺部の全体に、ターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。

（実施形態８）
図２０により、半導体装置１の実施形態８について説明する。
本形態は、上記実施形態１の変形例であり、ゲートパッド部ＧＰの配置とゲート配線部４の配置方向を変更している。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態１では、ゲートパッド部ＧＰを、セル領域３の外側において、その一辺の中央部に隣接して配置したが、セル領域３の角部の外側に配置してもよい。その場合には、主ゲート配線４１は、セル領域３の対角線の方向に配置され、トランジスタセルＴのトレンチの方向も対角線の方向となる。主ゲート配線４１は、外周側ゲート配線４０の一部となり、低電気抵抗の金属系配線材料で構成される角部４０３からなるゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続される。
主ゲート配線４１の両側には、分岐配線４２が設けられ、外周側ゲート配線４０の内側に接続される。外周側ゲート配線４０と分岐配線４２の分岐端部４２１は、高抵抗配線部４Ｂとして構成され、分岐端部４２１を除く分岐配線４２と主ゲート配線４１は、低抵抗配線部４Ａとして構成される。

このような構成によっても、セル領域３の周辺部の全体にターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。

（実施形態９）
図２１により、半導体装置１の実施形態９について説明する。
本形態は、上記実施形態２の変形例であり、半導体装置１の外形形状を変更している。その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。

上記実施形態２では、半導体装置１の半導体層２０及びその下層の半導体基板２を矩形形状としたが、基板形状は、矩形に限らず任意の形状とすることができ、例えば、四角形以上の多角形状とすることができる。ここでは、例えば、八角形の半導体基板２上に、半導体層２０を形成した半導体装置１としており、セル領域３も八角形状となっている。

本形態においても、ゲートパッド部ＧＰは、八角形の一辺の中央部に隣接して配置され、ゲート接続部４Ｃを介して、主ゲート配線４１が接続される。主ゲート配線４１の両側に分岐する分岐配線４２は、主ゲート配線４１と直交する方向に、互いに平行に延び、分岐配線４２の分岐端部４２１は、対向する外周側ゲート配線４０の二辺の内側に接続される。外周側ゲート配線４０と分岐配線４２の分岐端部４２１は、高抵抗配線部４Ｂとして構成され、分岐端部４２１を除く分岐配線４２と主ゲート配線４１は、低抵抗配線部４Ａとして構成される。

このような構成によっても、セル領域３の周辺部の全体にターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。

本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、半導体装置をスイッチング素子として電力変換装置に適用する例を示したが、これに限らない任意の用途に用いることができる。
また、上記各実施形態においては、半導体装置１のセル領域３にトランジスタセルＴのトレンチをストライプ状に配置した例を示したが、これに限らず、トレンチが格子状に配置される構成としてもよい。トランジスタセルＴは、トレンチを有する縦型のＭＯＳＦＥＴとして構成したがＩＧＢＴであってもよく、プレーナ構造の横型のＭＯＳＦＥＴ又はＩＧＢＴ等であってもよい。
さらに、ゲート配線部４の配線形状は図示の例に限らず、主ゲート配線４１と分岐配線４２又は副ゲート配線４３とを組み合わせた形状、位置関係等は適宜変更することができる。また、副ゲート配線４３を主ゲート配線４１に接続する構成としてもよい。

１ 半導体装置
２ 半導体基板
２１ 主面
３ セル領域
４ ゲート配線部
４０ 外周側ゲート配線
４１ 主ゲート配線
４２ 分岐配線
４Ａ 低抵抗配線部
４Ｂ 高抵抗配線部

Claims (9)

1. 半導体基板（２）の主面（２１）側に、複数のトランジスタセル（Ｔ）が並設されるセル領域（３）と、上記トランジスタセルのゲート電極（１０）に接続されるゲート配線部（４）と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部（ＧＰ）と、を備える半導体装置（１）であって、
   上記ゲート配線部は、低抵抗配線部（４Ａ）と、上記低抵抗配線部よりも高電気抵抗の高抵抗配線部（４Ｂ）とを有しており、
   上記高抵抗配線部は、上記セル領域の外周縁部に沿う領域に配置され、上記低抵抗配線部は、上記高抵抗配線部が配置される領域よりも内側で、かつ、上記セル領域の中央部を含む領域に配置される、半導体装置。
2. 上記ゲート配線部は、上記セル領域の周辺部に配置される外周側ゲート配線（４０）と、上記外周側ゲート配線の内側に接続される複数の内周側ゲート配線（４１、４２）とからなり、
   上記内周側ゲート配線は、少なくとも上記外周側ゲート配線と接続される一部を除いて、上記低抵抗配線部として構成され、
   上記外周側ゲート配線は、少なくとも上記ゲートパッド部に隣接する領域を除いて、上記高抵抗配線部として構成される、請求項１に記載の半導体装置。
3. 上記内周側ゲート配線は、上記ゲートパッド部に接続され、上記セル領域の中央部に配置される帯状の主ゲート配線（４１）と、上記主ゲート配線の長手方向の複数箇所から分岐して上記外周側ゲート配線に接続される複数の分岐配線（４２）とを有する、請求項２に記載の半導体装置。
4. 複数の上記分岐配線は、上記外周側ゲート配線に接続される分岐端部（４２１）が、上記高抵抗配線部として構成される、請求項３に記載の半導体装置。
5. 複数の上記分岐配線は、上記主ゲート配線の長手方向と直交する方向に平行配置され、上記セル領域の中央部において、隣り合う複数の上記分岐配線の配線ピッチ（Ｐ１）は、それより外側における配線ピッチ（Ｐ２）よりも小さく形成されており、
   上記主ゲート配線の配線幅（Ｗ１）は、上記分岐配線及び上記外周側ゲート配線の配線幅（Ｗ２）よりも幅広に形成される、請求項３又は４に記載の半導体装置。
6. 上記内周側ゲート配線は、上記ゲートパッド部に接続され、上記セル領域の中央部に配置される帯状の主ゲート配線（４２）と、上記ゲートパッド部又は上記主ゲート配線に接続され、上記主ゲート配線と平行に配置される１以上の副ゲート配線（４３）とを有する、請求項２に記載の半導体装置。
7. 上記半導体基板は、四角形以上の多角形状であり、上記外周側ゲート配線及び上記内周側ゲート配線は、上記主ゲート配線に対して、線対称に配置される、請求項３〜６のいずれか１項に記載の半導体装置。
8. 上記ゲートパッド部は、上記セル領域において、上記外周側ゲート配線よりも内側に配置されており、上記内周側ゲート配線は、上記ゲートパッド部に直接接続される、請求項２〜７のいずれか１項に記載の半導体装置。
9. 上記ゲートパッド部は、上記セル領域の外側に配置されており、上記ゲートパッド部に隣接し低抵抗配線材料にて構成されるゲート接続部（４Ｃ）を介して、上記内周側ゲート配線と接続される、請求項２〜７のいずれか１項に記載の半導体装置。