JP2020088239A - 半導体装置 - Google Patents
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Abstract
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半導体基板(2)の主面(21)側に、複数のトランジスタセル(T)が並設されるセル領域(3)と、上記トランジスタセルのゲート電極(10)に接続されるゲート配線部(4)と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部(GP)と、を備える半導体装置(1)であって、
上記ゲート配線部は、低抵抗配線部(4A)と、上記低抵抗配線部よりも高電気抵抗の高抵抗配線部(4B)とを有しており、
上記高抵抗配線部は、上記セル領域の外周縁部に沿う領域に配置され、上記低抵抗配線部は、上記高抵抗配線部が配置される領域よりも内側で、かつ、上記セル領域の中央部を含む領域に配置される、半導体装置にある。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
半導体装置に係る実施形態について、図面を参照して説明する。
本形態の半導体装置は、例えば、大電流用のスイッチング素子として電力変換装置等に用いられるものであり、高速スイッチングに伴う温度分布を抑制可能に構成されている。
以下に、その概略を示す。
図1、図2に示すように、半導体装置1は、半導体基板2の主面21側に、複数のトランジスタセルTが並設されるセル領域3と、トランジスタセルTのゲート電極10に接続されるゲート配線部4と、ゲートパッド部GPと、を備えている。ゲート配線部4は、セル領域3の表面に形成されて、トランジスタセルTのゲート電極10に接続されており、ゲートパッド部GPは、ゲート配線部4を介してゲート電極10にゲート電位を付与するように構成されている。
これにより、例えば、ターンオフ時には、高抵抗配線部4Bが配置される領域にターンオフ電流が集中しやすくなることで、セル領域3の周辺部にターンオフ電流集中エリアA(すなわち、図1中に示す網掛領域)が形成され、セル領域3の温度分布の緩和に寄与する。
図1において、半導体装置1は、概略矩形の半導体基板2を有し、その主面21側に、セル領域3を有する半導体層20が積層されている。本形態において、半導体層20は、半導体基板2の外周形状に沿う概略矩形の領域を、図2に示すトレンチ構造のトランジスタセルTが形成されるセル領域3としており、セル領域3の外側を取り囲む矩形環状の領域を、ゲートパッド部GPやケルビン・ソースパッドKSPが配置される周辺領域30としている。
複数のトランジスタセルTは、電気的に並列に接続され、例えば、セル領域3の一辺に沿う方向とトレンチの延出方向(例えば、図1上図中に示すX方向)が平行となるようにストライプ状に配置されている。
半導体基板2の主面21は、半導体基板2の厚さ方向(例えば、図1下図中に示すY方向)における一方の面であり、以降、主面21と反対側の面を半導体基板2の裏面22とする。
ゲートパッド部GPは、セル領域3の外側において、その一辺の中央部に隣接して配置され、ゲートパッド部GPから延びるゲート接続部4Cは、内周側ゲート配線41、42と接続される。ゲート接続部4Cは、例えば、ゲートパッド部GPに隣接する外周側ゲート配線40の一部であり、金属を含む低抵抗配線材料にて構成される矩形部401からなる。
複数対の分岐配線42は、主ゲート配線41の延出端を含む複数箇所(例えば、図1では5箇所)から両側へ分岐して、それぞれX方向と直交する方向に延びており、その分岐端部421は、延出方向に位置する外周側ゲート配線40の内周に、電気的に接続される。
また、外周側ゲート配線40は、ゲート接続部4Cとなる矩形部401が配置される一部を除いて、高抵抗配線部4Bとして構成される。外周側ゲート配線40に接続される複数対の分岐配線42の分岐端部421も、高抵抗配線部4Bとして構成される。高抵抗配線部4Bは、低抵抗配線部4Aの構成材料に比べて、相対的に高電気抵抗の導電性材料を用いて形成される。
また、高抵抗配線部4Bを構成する、相対的に高電気抵抗の導電性材料は、金属又は金属合金を含む金属系配線材料よりも電気抵抗率の高い導電性材料であり、例えば、ポリシリコン等の多結晶半導体を含む高抵抗配線材料が挙げられる(例えば、ポリシリコンの電気抵抗率:〜1×10-5Ωm)。
なお、低抵抗配線部4Aは、低電気抵抗の導電性材料を用いて、所望の低電気抵抗となるように調整されていればよく、例えば、金属系配線材料を複層構造としてもよい。また、下地層として、例えば、ポリシリコン層等が積層された構造であってもよい。
そして、図示しない外部の駆動装置から出力されるゲート制御信号が、ゲートパッド部GP及びゲート配線部4を介して、ゲート電極10へ入力されることによって、ソース端子Sとドレイン端子Dとの間の導通が制御される。すなわち、ゲート電極10に所定のゲート電圧が供給されることで、MOSFETがターンオンして、ソース電極16とドレイン電極17との間に、半導体基板2に対して縦方向(すなわち、図1におけるY方向)に電流が流れる。
なお、図2の回路図において、ソース電極16とソース端子Sとの間から引き出される配線の終端は、ケルビン・ソースパッドKSP(例えば、図1参照)を介して、ケルビン・ソース端子KSに接続される。
セル領域3の表面に配置されるゲート配線部4は、低抵抗配線部4Aである主ゲート配線41が、セル領域3の中央部を通って、トランジスタセルTのトレンチと平行にX方向に配置され、さらに、その分岐配線42が、X方向と直交する方向に延びて、下層に位置する各トランジスタセルTのゲート電極10と電気的に接続される。低抵抗配線部4Aの外側には、高抵抗配線部4Bである分岐配線42の分岐端部421と、分岐端部421に接続される外周側ゲート配線40とが配置され、下層に位置する各トランジスタセルTのゲート電極10と電気的に接続される。
このような配置により、ゲートパッド部GPから入力するゲート制御信号は、ゲート接続部4Cから低抵抗配線部4Aへ速やかに伝播するのに対して、高抵抗配線部4Bへの信号伝播に遅延が生じる。このとき、高抵抗配線部4Bが配置されるセル領域3の外側の領域では、低抵抗配線部4Aに遅れてターンオン・ターンオフし、特にターンオフ電流が集中することで、相対的に温度が上昇し、温度分布を緩和する作用を有する。
次に、上記実施形態1の構成による効果について、図3〜図12を用いて説明する。
図3は、半導体装置1のゲート配線部4を均一に形成した場合の基本的なスイッチング特性を示すもので、図4に示すダブルパルス試験用回路100を用いて測定される。図5に示すように、試験用の半導体装置1において、ゲート配線部4は、セル領域3の全体で低抵抗配線部4Aとなっている。具体的には、ゲート配線部4は、矩形形状の外周側ゲート配線40と、その内側の帯状の複数のゲート配線410からなり、ゲート配線410は、外周側ゲート配線40の対向する二辺間を架け渡すように、トランジスタセルTのトレンチが延出するX方向と直交する方向に配置される。
その場合には、図中に矢印で示すように、ゲートパッド部GPから入力するゲート制御信号が、ゲート配線部4の全体から概略均一に伝播する。
下アームとなるMOSFET101のドレインソース間には、インダクタンス負荷104が並列に接続されており、上アームとなるMOSFET101のゲートには、ゲート抵抗Rgを介して、ゲート制御信号としてパルス状の電圧信号が入力される。このとき、ゲート抵抗Rgによってスイッチング速度を調整可能となっている。
特に、図3の下段に示すように、高速スイッチング時には、ターンオフ損失の割合が大きくなりやすい。これは、低速スイッチング時に比べて、ゲートソース電圧Vgsの立ち上がり又は立ち下がりが早くなることで、電流変化率di/dtが大きくなるためである。これにより、誘導電圧Ls×di/dtも大きくなり、ターンオン時の電圧降下が大きくなることで、ターンオン損失は相対的に小さくなる。一方、ターンオフ時には、ドレインソース電圧Vdsに重畳される電圧が大きくなるために、ターンオン損失に対して、ターンオフ損失は相対的に大きくなる。
その場合には、損失Pによる発熱も大きくなることから、スイッチング損失の抑制が重要となる。
なお、図6の温度(熱抵抗)分布の測定に際しては、例えば、図7に示す半導体装置1の冷却構造を考慮し、所定の冷却温度とした冷却部との温度差に基づいて、熱抵抗を算出することができる。
このように、セル領域3に流れる電流を均一にすることは容易でなく、例えば、ゲート配線部4からのゲート制御信号の伝播が均等になされるように構成しても、熱抵抗の差により閾値電圧Vthにバラツキが生じると、セル領域3の一部に電流が集中しやすくなる。特に、高速スイッチング時に割合が高くなるターンオフ電流が集中することで、さらに温度が上昇しやすくなり、その結果、温度分布を加速させるおそれがある。
具体的には、図11に示すように、ゲート配線部4に、低抵抗配線部4Aと高抵抗配線部4Bを設け、セル領域3のうち熱抵抗が小さくなりやすい周辺部に、高抵抗配線部4Bを配置してターンオフ電流集中エリアAを形成する。熱抵抗が大きくなりやすい中央部には、低抵抗配線部4Aを配置する。このとき、ゲートパッド部GPから入力するゲート制御信号は、主ゲート配線41が配置される中央部から分岐配線42を経て、分岐配線42の両側に位置するトランジスタセルTのゲート電極10へ順次印加される。また、低抵抗配線部4Aに遅れて、高抵抗配線部4Bの近傍に位置するトランジスタセルTへ、ゲート制御信号が伝播する。
なお、中央部の点B1は、面中心Cに近い2つの分岐配線42間に位置し、中間部の点B2は、その外側の2つの分岐配線42間に位置する。また、周辺部の点B3は、その外側の分岐配線42と外周側ゲート配線40との間に位置する。
これにより、中央部においては、対応するトランジスタセルのゲート電極10へ、より速やかにゲート制御信号を伝播させて、ターンオフ損失を低下させ、より外側の周辺部へターンオフ損失を集中させることが可能になる。
図13により、半導体装置1の実施形態2について説明する。
本形態の半導体装置1の基本構成は、上記実施形態1と同様であり、ゲート配線部4の低抵抗配線部4Aとなる主ゲート配線41又は分岐配線42の構成が異なっている。以下、相違点を中心に説明する。
なお、実施形態2以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
図14〜図15により、半導体装置1の実施形態3について説明する。
本形態は、上記実施形態2の変形例であり、ゲート配線部4の配線ピッチPを一定としている。主ゲート配線41の配線幅W1は、分岐配線42及び外周側ゲート配線40の配線幅W2よりも幅広に形成されている。その他の半導体装置1の基本構成は、上記実施形態2と同様であり、説明を省略する。以下、相違点を中心に説明する。
よって、セル領域3の周辺部に高抵抗配線部4Bが配置されることにより、ターンオフ電流集中エリアAを形成して温度分布を緩和する同様の効果が得られる。
図16により、半導体装置1の実施形態4について説明する。
本形態は、上記実施形態1の変形例であり、ゲート配線部4の分岐配線42の全体を、低抵抗配線部4Aとして構成している。その他の半導体装置1の基本構成は、上記実施形態1と同様であり、説明を省略する。以下、相違点を中心に説明する。
図17により、半導体装置1の実施形態5について説明する。
本形態では、ゲート配線部4の主ゲート配線41と平行に、複数の副ゲート配線43を設けている。その他の半導体装置1の基本構成は、上記実施形態1と同様であり、説明を省略する。以下、相違点を中心に説明する。
本形態では、主ゲート配線41及び副ゲート配線43は同形状であり、いずれも低抵抗配線部4Aとして構成されている。
ゲート接続部4Cは、低電気抵抗の金属系配線材料で構成されており、外周側ゲート配線40は、ゲート接続部4Cが設けられる帯状部402を除いて、高抵抗配線部4Bとして構成されている。
一方、副ゲート配線43の外側に位置する二辺においては、低抵抗配線部4Aが外周側ゲート配線40と接続されないので、セル領域3の周辺部におけるスイッチングのタイミングに遅延が生じる。これにより、セル領域3の周辺部にターンオフ電流集中エリアAが形成されて、温度分布を緩和する同様の効果が得られる。
図18により、半導体装置1の実施形態6について説明する。
本形態は、上記実施形態5の変形例であり、主ゲート配線41と複数の副ゲート配線43の一端を、高抵抗配線部4Bとして構成している。その他の半導体装置1の基本構成は、上記実施形態5と同様であり、説明を省略する。以下、相違点を中心に説明する。
図19により、半導体装置1の実施形態7について説明する。
本形態は、上記実施形態5の変形例であり、ゲートパッド部GPの配置を変更すると共に、主ゲート配線41と複数の副ゲート配線43の両端を、高抵抗配線部4Bとして構成している。その他の半導体装置1の基本構成は、上記実施形態5と同様であり、説明を省略する。以下、相違点を中心に説明する。
図20により、半導体装置1の実施形態8について説明する。
本形態は、上記実施形態1の変形例であり、ゲートパッド部GPの配置とゲート配線部4の配置方向を変更している。その他の半導体装置1の基本構成は、上記実施形態1と同様であり、説明を省略する。以下、相違点を中心に説明する。
主ゲート配線41の両側には、分岐配線42が設けられ、外周側ゲート配線40の内側に接続される。外周側ゲート配線40と分岐配線42の分岐端部421は、高抵抗配線部4Bとして構成され、分岐端部421を除く分岐配線42と主ゲート配線41は、低抵抗配線部4Aとして構成される。
図21により、半導体装置1の実施形態9について説明する。
本形態は、上記実施形態2の変形例であり、半導体装置1の外形形状を変更している。その他の半導体装置1の基本構成は、上記実施形態2と同様であり、説明を省略する。以下、相違点を中心に説明する。
また、上記各実施形態においては、半導体装置1のセル領域3にトランジスタセルTのトレンチをストライプ状に配置した例を示したが、これに限らず、トレンチが格子状に配置される構成としてもよい。トランジスタセルTは、トレンチを有する縦型のMOSFETとして構成したがIGBTであってもよく、プレーナ構造の横型のMOSFET又はIGBT等であってもよい。
さらに、ゲート配線部4の配線形状は図示の例に限らず、主ゲート配線41と分岐配線42又は副ゲート配線43とを組み合わせた形状、位置関係等は適宜変更することができる。また、副ゲート配線43を主ゲート配線41に接続する構成としてもよい。
2 半導体基板
21 主面
3 セル領域
4 ゲート配線部
40 外周側ゲート配線
41 主ゲート配線
42 分岐配線
4A 低抵抗配線部
4B 高抵抗配線部
Claims (9)
- 半導体基板(2)の主面(21)側に、複数のトランジスタセル(T)が並設されるセル領域(3)と、上記トランジスタセルのゲート電極(10)に接続されるゲート配線部(4)と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部(GP)と、を備える半導体装置(1)であって、
上記ゲート配線部は、低抵抗配線部(4A)と、上記低抵抗配線部よりも高電気抵抗の高抵抗配線部(4B)とを有しており、
上記高抵抗配線部は、上記セル領域の外周縁部に沿う領域に配置され、上記低抵抗配線部は、上記高抵抗配線部が配置される領域よりも内側で、かつ、上記セル領域の中央部を含む領域に配置される、半導体装置。 - 上記ゲート配線部は、上記セル領域の周辺部に配置される外周側ゲート配線(40)と、上記外周側ゲート配線の内側に接続される複数の内周側ゲート配線(41、42)とからなり、
上記内周側ゲート配線は、少なくとも上記外周側ゲート配線と接続される一部を除いて、上記低抵抗配線部として構成され、
上記外周側ゲート配線は、少なくとも上記ゲートパッド部に隣接する領域を除いて、上記高抵抗配線部として構成される、請求項1に記載の半導体装置。 - 上記内周側ゲート配線は、上記ゲートパッド部に接続され、上記セル領域の中央部に配置される帯状の主ゲート配線(41)と、上記主ゲート配線の長手方向の複数箇所から分岐して上記外周側ゲート配線に接続される複数の分岐配線(42)とを有する、請求項2に記載の半導体装置。
- 複数の上記分岐配線は、上記外周側ゲート配線に接続される分岐端部(421)が、上記高抵抗配線部として構成される、請求項3に記載の半導体装置。
- 複数の上記分岐配線は、上記主ゲート配線の長手方向と直交する方向に平行配置され、上記セル領域の中央部において、隣り合う複数の上記分岐配線の配線ピッチ(P1)は、それより外側における配線ピッチ(P2)よりも小さく形成されており、
上記主ゲート配線の配線幅(W1)は、上記分岐配線及び上記外周側ゲート配線の配線幅(W2)よりも幅広に形成される、請求項3又は4に記載の半導体装置。 - 上記内周側ゲート配線は、上記ゲートパッド部に接続され、上記セル領域の中央部に配置される帯状の主ゲート配線(42)と、上記ゲートパッド部又は上記主ゲート配線に接続され、上記主ゲート配線と平行に配置される1以上の副ゲート配線(43)とを有する、請求項2に記載の半導体装置。
- 上記半導体基板は、四角形以上の多角形状であり、上記外周側ゲート配線及び上記内周側ゲート配線は、上記主ゲート配線に対して、線対称に配置される、請求項3〜6のいずれか1項に記載の半導体装置。
- 上記ゲートパッド部は、上記セル領域において、上記外周側ゲート配線よりも内側に配置されており、上記内周側ゲート配線は、上記ゲートパッド部に直接接続される、請求項2〜7のいずれか1項に記載の半導体装置。
- 上記ゲートパッド部は、上記セル領域の外側に配置されており、上記ゲートパッド部に隣接し低抵抗配線材料にて構成されるゲート接続部(4C)を介して、上記内周側ゲート配線と接続される、請求項2〜7のいずれか1項に記載の半導体装置。
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