JP2020088017A - Detection device - Google Patents
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Abstract
Description
本発明は、湿度検出装置等の検出装置に関する。 The present invention relates to a detection device such as a humidity detection device.
検出装置として、例えば湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が電極間に配置され、この電極間の静電容量を測定することにより湿度(相対湿度)が求められる(例えば、特許文献1参照)。 As a detection device, for example, a humidity detection device includes an electrostatic capacitance type device using a moisture sensitive film formed of a polymer material whose dielectric constant changes according to the amount of absorbed water as a dielectric. In this capacitance type humidity detection device, a humidity sensitive film is arranged between the electrodes, and the humidity (relative humidity) is obtained by measuring the capacitance between the electrodes (for example, refer to Patent Document 1).
特許文献1に記載の湿度検出装置では、湿度により静電容量が変化するセンサ部と、センサ部から出力される電荷を電圧に変換する処理等を行う回路部とを、基板上に並設している。 In the humidity detection device described in Patent Document 1, a sensor unit whose electrostatic capacity changes depending on humidity and a circuit unit which performs a process of converting charges output from the sensor unit into a voltage are arranged side by side on a substrate. ing.
このような静電容量式の湿度検出装置に用いられる回路部として、センサ部から出力される電荷をチャージアンプにより電圧に変換する構成が知られている(例えば、特許文献2参照)。この回路部には、チャージアンプの他に、センサ部を矩形波の交流駆動信号で駆動する駆動回路等が設けられる。 As a circuit unit used in such a capacitance type humidity detecting device, a configuration is known in which charges output from a sensor unit are converted into a voltage by a charge amplifier (for example, refer to Patent Document 2). In addition to the charge amplifier, the circuit section is provided with a drive circuit for driving the sensor section with a rectangular-wave AC drive signal.
特許文献1に記載の湿度検出装置では、センサ部と回路部とを並設しているが、小型化や低コスト化の要請から、センサ部と回路部とをチップ状とし、回路部上にセンサ部を実装したスタック構造とすることが想定される。 In the humidity detecting device described in Patent Document 1, the sensor unit and the circuit unit are arranged in parallel, but the sensor unit and the circuit unit are formed in a chip shape on the circuit unit because of the demand for downsizing and cost reduction. It is assumed to have a stack structure in which the sensor unit is mounted.
センサ部と回路部とを並設した場合には、両者が離れていることから、両者の間で伝達されるノイズの影響は小さいが、スタック構造とした場合には、センサ部と回路部とが近接するため、ノイズの影響が懸念される。 When the sensor unit and the circuit unit are arranged side by side, they are separated from each other, so that the influence of noise transmitted between them is small, but when the stack structure is adopted, the sensor unit and the circuit unit are Are close to each other, so there is concern about the influence of noise.
特に、上記のように、回路部からセンサ部を交流駆動信号で駆動する場合には、センサ部と回路部との両方で大きなノイズが発生し得るため、ノイズ耐性の向上を図ることが望まれる。 In particular, as described above, when the sensor unit is driven by the AC drive signal from the circuit unit, a large amount of noise can occur in both the sensor unit and the circuit unit, so it is desirable to improve noise resistance. .
本発明は、ノイズ耐性の向上を図ることを目的とする。 An object of the present invention is to improve noise resistance.
開示の技術は、半導体基板と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、前記湿度検出部の下方における前記半導体基板内に、極性が交互に反転するように積層された複数の半導体層からなるノイズ抑制部と、を有する検出装置である。 The disclosed technology is such that polarities are alternately inverted in a semiconductor substrate, a detection unit provided above the semiconductor substrate and outputting a signal according to a physical quantity, and the semiconductor substrate below the humidity detection unit. And a noise suppression unit including a plurality of semiconductor layers stacked on top of each other.
本発明によれば、ノイズ耐性の向上を図ることができる。 According to the present invention, noise resistance can be improved.
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In each drawing, the same components may be denoted by the same reference numerals, and duplicate description may be omitted. In the present disclosure, the humidity in the case where it is simply described as humidity means relative humidity.
<第1実施形態>
[概略構成]
本発明の第1実施形態に係る湿度検出装置10の構成について説明する。
<First Embodiment>
[Schematic configuration]
The configuration of the
図1は、第1実施形態に係る湿度検出装置10の概略構成を例示する図である。図1(A)は、湿度検出装置10を上方から見た平面図である。図1(B)は、湿度検出装置10を下方から見た下面図である。図1(C)は、湿度検出装置10を横方向から見た側面図である。また、図2は、図1(A)中のA−A線沿う断面を概略的に示す断面図である。
FIG. 1 is a diagram illustrating a schematic configuration of a
湿度検出装置10は、平面形状がほぼ矩形状であって、対向する2組の二辺の一方がX方向に平行であって、他方がY方向に平行である。X方向とY方向とは互いに直交する。また、湿度検出装置10は、X方向及びY方向に直交するZ方向に厚みを有する。なお、湿度検出装置10の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。
The
湿度検出装置10は、第1半導体チップとしてのセンサチップ20と、第2半導体チップとしてのASIC(Application Specific Integrated Circuit)チップ30と、封止部材としてのモールド樹脂40と、複数のリード端子41とを有する。
The
センサチップ20は、ASICチップ30上に第1DAF(Die Attach Film)42を介して積層されている。すなわち、センサチップ20とASICチップ30とは、スタック構造となっている。
The
センサチップ20とASICチップ30とは、複数の第1ボンディングワイヤ43により電気的に接続されている。ASICチップ30と複数のリード端子41とは、複数の第2ボンディングワイヤ44により電気的に接続されている。
The
このように積層化されたセンサチップ20及びASICチップ30、複数の第1ボンディングワイヤ43、複数の第2ボンディングワイヤ44、及び複数のリード端子41は、モールド樹脂40により封止されてパッケージ化されている。このパッケージ方式は、PLP(Plating Lead Package)方式と呼ばれるものである。
The thus laminated
ASICチップ30の下面には、詳しくは後述するが、PLP方式によりパッケージ化する際に使用された第2DAF45が残存している。第2DAF45は、ASICチップ30の下面を絶縁する役割を有する。湿度検出装置10の下面には、第2DAF45と、複数のリード端子41とが露出している。
As will be described later in detail, the
各リード端子41は、ニッケルや銅により形成されている。第1DAF42及び第2DAF45は、それぞれ樹脂とシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂40は、カーボンブラックやシリカなどの混合物を含むエポキシ樹脂等の遮光性を有する黒色系の樹脂である。
Each
湿度検出装置10の上面側には、センサチップ20の一部をモールド樹脂40から露出させる開口部50が形成されている。この開口部50は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部50のうち、実際にセンサチップ20を露出させる最下端の部分を有効開口部51という。
An
開口部50を形成する際には、金型をセンサチップ20に押しあてながらモールド樹脂40により封止する。このときの金型によるセンサチップ20とASICチップ30とへの押圧力によって、チップ割れ等の破損が生じるおそれがある。この破損を防止するために、センサチップ20の厚みT1とASICチップ30の厚みT2は、それぞれ例えば200μm以上であることが好ましい。
When forming the
図3は、モールド樹脂40を除去した状態における湿度検出装置10の平面図である。図3に示すように、センサチップ20とASICチップ30とは、それぞれ平面形状がほぼ矩形状であって、X方向に平行な二辺と、Y方向に平行な二辺とを有する。センサチップ20は、ASICチップ30より小さく、ASICチップ30の表面上に第1DAF42を介して積層されている。
FIG. 3 is a plan view of the
センサチップ20には、有効開口部51により露出される領域に、湿度検出部21と、温度検出部22と、加熱部23とが設けられている。加熱部23は、湿度検出部21の下面側に、湿度検出部21の形成領域を覆うように形成されている。すなわち、加熱部23の面積は、湿度検出部21より大きい。このように、封止部材としてのモールド樹脂40は、湿度検出部21及び温度検出部22を露出させた状態でセンサチップ20等を封止している。
The
また、センサチップ20の端部には、複数のボンディングパッド(以下、単にパッドという。)24が形成されている。本実施形態では、6個のパッド24が形成されている。パッド24は、例えばアルミニウムやアルミシリコン合金(AlSi)により形成されている。
In addition, a plurality of bonding pads (hereinafter, simply referred to as pads) 24 are formed at the ends of the
ASICチップ30は、信号処理及び制御用の半導体チップであって、後述する湿度計測処理部31、温度計測処理部32、加熱制御部33、及び故障判定部34(いずれも図13参照)が形成されている。
The
また、ASICチップ30の表面においてセンサチップ20で覆われていない領域には、複数の第1パッド35と、複数の第2パッド36とが設けられている。第1パッド35及び第2パッド36は、例えばアルミニウムやアルミシリコン合金(AlSi)により形成されている。
Further, a plurality of
第1パッド35は、第1ボンディングワイヤ43を介して、センサチップ20の対応するパッド24に接続されている。第2パッド36は、第2ボンディングワイヤ44を介して、対応するリード端子41に接続されている。リード端子41は、ASICチップ30の周囲に配置されている。
The
製造時において、ASICチップ30の実装位置は、リード端子41を基準として決定される。センサチップ20のASICチップ30上の実装位置は、ASICチップ30の位置又はリード端子41のいずれかを基準として決定される。開口部50は、金型を用いたトランスファモールド法等により形成されるが、この金型の位置は、リード端子41を基準として決定される。
At the time of manufacturing, the mounting position of the
図3に示す符号25は、センサチップ20上における湿度検出部21及び温度検出部22の形成許容領域を表す。この形成許容領域25は、実装時に、ASICチップ30、センサチップ20、及び金型の間に位置ずれが最も大きく発生した場合であっても、開口部50から確実に露出するように、開口部50の形成領域内に設定されている。湿度検出部21及び温度検出部22は、形成許容領域25内に形成されていれば、上記位置ずれにかかわらず、開口部50から確実に露出する。
[センサチップの構成]
次に、センサチップ20の構成について説明する。
[Configuration of sensor chip]
Next, the configuration of the
図4は、センサチップ20の構成を示す概略平面図である。前述のパッド24は、外部からの電圧印加や、電位検出に使用される端子である。図4では、図3に示した複数のパッド24を、パッド24a〜24fと区別して示している。なお、パッド24a〜24fを区別する必要がない場合は、単にパッド24という。
FIG. 4 is a schematic plan view showing the configuration of the
パッド24aは、グランド電位に接地されるグランド電極端子(GND)として機能する。このパッド24aは、配線や基板を介して、温度検出部22や加熱部23等の各部に電気的に接続される。また、パッド24aは、センサチップ20を構成するp型半導体基板70(図9参照)に電気的に接続される。
The
パッド24bは、湿度検出部21の下部電極83に電気的に接続された信号端子(TS)である。パッド24cは、湿度検出部21の上部電極84に電気的に接続された第1駆動端子(T1)である。パッド24dは、湿度検出部21の参照電極82(図9参照)に電気的に接続された第2駆動端子(T2)である。
The
パッド24eは、温度検出部22に電気的に接続された温度検出用端子(TMP)である。パッド24eは、温度の検出信号を取得するために用いられる。パッド24fは、加熱部23に電気的に接続された加熱用端子(HT)である。パッド24fは、加熱部23を駆動するための駆動電圧を供給するために用いられる。
The
また、パッド24a以外のパッド24b〜24fには、それぞれ静電気放電(ESD:Electro-Static Discharge)保護回路60が接続されている。各ESD保護回路60は、入力端子又は出力端子としてのパッド24b〜24fのそれぞれと、グランド電極端子としてのパッド24aとの間に接続されている。本実施形態では、ESD保護回路60は、1つのダイオード61により構成されている。ダイオード61は、アノード側がパッド24aに接続され、カソード側がパッド24b〜24fのうちのいずれかに接続されている。
An electrostatic discharge (ESD)
ESD保護回路60は、有効開口部51から可能な限り離すように、パッド24b〜24fの近傍に配置することが好ましい。ESD保護回路60は、モールド樹脂40により覆われているので、光電効果による不要な電荷発生が生じることはない。
The
[ESD保護回路の構成]
次に、ESD保護回路60の構成について説明する。
[Configuration of ESD protection circuit]
Next, the configuration of the
図5は、ESD保護回路60の構成を例示する回路図である。図5に示すように、ESD保護回路60を構成するダイオード61は、例えば、NチャネルMOS(Metal-Oxide-Semiconductor)トランジスタ(以下、NMOSトランジスタという。)により形成されている。具体的には、ダイオード61は、NMOSトランジスタのソースとゲートとバックゲートを短絡(いわゆるダイオード接続)したものである。この短絡部は、アノードとして機能する。このNMOSトランジスタのドレインは、カソードとして機能する。
FIG. 5 is a circuit diagram illustrating the configuration of the
図6は、ESD保護回路60を構成するNMOSトランジスタの層構造を例示する図である。このNMOSトランジスタは、センサチップ20を構成するためのp型半導体基板70の表層に形成された2つのn型拡散層71,72と、コンタクト層73と、ゲート電極74とを有する。ゲート電極74は、p型半導体基板70の表面上にゲート絶縁膜75を介して形成されている。ゲート電極74は、2つのn型拡散層71,72の間に配置されている。
FIG. 6 is a diagram illustrating a layered structure of an NMOS transistor included in the
例えば、n型拡散層71がソースとして機能し、n型拡散層72がドレインとして機能する。コンタクト層73は、バックゲートとしてのp型半導体基板70との電気的接続のための低抵抗層(p型拡散層)である。n型拡散層71とゲート電極74とコンタクト層73とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、n型拡散層72がカソードとして機能する。
For example, the n-
p型半導体基板70は、例えばp型シリコン基板である。ゲート電極74は、金属や多結晶シリコン(ポリシリコン)により形成されている。ゲート絶縁膜75は、例えば、二酸化シリコン等の酸化膜により形成されている。
The p-
[湿度検出部の構成]
次に、湿度検出部21の構成について説明する。
[Configuration of humidity detector]
Next, the configuration of the
図7は、湿度検出部21の構成を例示する回路図である。図7に示すように、湿度検出部21は、湿度検出用キャパシタ80と参照用キャパシタ81とを有する。
FIG. 7 is a circuit diagram illustrating the configuration of the
湿度検出部21の一方の電極(下部電極83)は、信号端子TSとしてのパッド24bに接続されている。湿度検出部21の他方の電極(上部電極84)は、第1駆動端子T1としてのパッド24cに接続されている。参照用キャパシタ81の一方の電極は、湿度検出部21の一方の電極(下部電極83)と共通である。参照用キャパシタ81の他方の電極(参照電極82)は、第2駆動端子T2としてのパッド24dに接続されている。
One electrode (lower electrode 83) of the
湿度検出用キャパシタ80は、電極間に後述する感湿膜86が設けられている。感湿膜86は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ80は、感湿膜86が吸収する水分量に応じて静電容量が変化する。
The
参照用キャパシタ81は、電極間に後述する第2絶縁膜111(図9参照)が設けられている。第2絶縁膜111は、水分を吸収しない二酸化シリコン(SiO2)等の絶縁材料で形成されている。したがって、参照用キャパシタ81は、静電容量は変化しないか、変化したとしても極僅かである。
The
感湿膜86に含まれる水分量は、湿度検出装置10の周囲の湿度に対応するので、湿度検出用キャパシタ80の静電容量と参照用キャパシタ81の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、ASICチップ30内の湿度計測処理部31(図13参照)によって行われる。
The amount of water contained in the moisture
[温度検出部の構成]
次に、温度検出部22の構成について説明する。
[Configuration of temperature detector]
Next, the configuration of the
図8は、温度検出部22の構成を例示する回路図である。温度検出部22は、半導体のバンドギャップで温度変化により電気特性が比例的に変化する特性を利用して温度を検出するバンドギャップ型の温度センサである。例えば、温度検出部22は、ベース、エミッタ、コレクタのいずれか2つを接続して2端子とされた1又は複数のバイポーラトランジスタを含む。この2端子間の抵抗値を検出することにより、温度を測定することができる。
FIG. 8 is a circuit diagram illustrating the configuration of the
図8に示すように、本実施形態では、温度検出部22は、ベースとコレクタを接続したnpn型のバイポーラトランジスタ90を、複数個(例えば8個)並列に接続することにより構成されている。このように、複数個のバイポーラトランジスタ90を並列接続することにより、pn接合の接合面積が増大し、ESD耐性が向上する。
As shown in FIG. 8, in the present embodiment, the
バイポーラトランジスタ90のエミッタは、グランド電極端子としてのパッド24aに接続されている。バイポーラトランジスタ90のベース及びコレクタは、温度検出用端子としてのパッド24eに接続されている。
The emitter of the
温度の測定は、パッド24eの電位に基づき、ASICチップ30内の温度計測処理部32(図13参照)によって行われる。
The temperature measurement is performed by the temperature measurement processing unit 32 (see FIG. 13) in the
[センサチップの素子構造]
次に、センサチップ20の素子構造について説明する。
[Element structure of sensor chip]
Next, the element structure of the
図9は、センサチップ20の素子構造を説明するための概略断面図である。なお、図9では、パッド24a,24b,24c,24eを、湿度検出部21、温度検出部22、及び加熱部23と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部21、温度検出部22、及び加熱部23の断面についても、構造の理解を容易にするために簡略化しており、各部の位置関係等は実際とは異なる。
FIG. 9 is a schematic cross-sectional view for explaining the element structure of the
図9に示すように、センサチップ20は、前述のp型半導体基板70を用いて形成されている。このp型半導体基板70には、第1ディープnウェル100aと、第2ディープnウェル100bとが形成されている。第1ディープnウェル100aには、温度検出部22が形成されている。第2ディープnウェル100bには、加熱部23が形成されている。
As shown in FIG. 9, the
第1ディープnウェル100aと第2ディープnウェル100bとのいずれも形成されていないp型半導体基板70の表層には、p型拡散層103a,103bが形成されている。p型拡散層103a,103bの表層には、それぞれp型のコンタクト層104a,104bが形成されている。コンタクト層104a,104bは、p型半導体基板70上に形成される所定の配線層とp型半導体基板70との電気的接続のための低抵抗層(p型拡散層)である。
P-
第1ディープnウェル100aの表層には、pウェル101とnウェル102とが形成されている。pウェル101の表層には、n型拡散層91及びp型拡散層92が形成されている。nウェル102の表層には、n型拡散層93が形成されている。n型拡散層91、p型拡散層92、及びn型拡散層93は、前述のnpn型のバイポーラトランジスタ90を構成し、それぞれエミッタ、ベース、及びコレクタとして機能する。
A p well 101 and an n well 102 are formed in the surface layer of the first
第2ディープnウェル100bの表層には、pウェル105が形成されている。pウェル105の表層には、1又は2以上のn型拡散層106が形成されている。本実施形態では、複数のn型拡散層106が形成されている。例えば、各n型拡散層106は、紙面に直交する方向に延伸しており、全体として1次元格子状となっている(図11参照)。n型拡散層106は、所定の抵抗値(例えば、約3Ωのシート抵抗値)を有し、電流が流れることにより発熱する抵抗体として機能する。すなわち、n型拡散層106は、前述の加熱部23を構成する。
A p-
また、第2ディープnウェル100bの表層には、加熱部23を構成するn型拡散層106が形成されたpウェル105の周囲に、n型拡散層109aが形成されている。n型拡散層109aの表層には、n型のコンタクト層109bが形成されている。
On the surface layer of the second deep n-
n型拡散層109aは、pウェル105の周囲を取り囲むように形成されている。また、前述のp型拡散層103bは、n型拡散層109aの周囲を取り囲むように形成されている。n型拡散層109a及びp型拡散層103bは、後述するガードリング200(図11参照)を構成している。
The n-
p型半導体基板70内の各層は、通常の半導体製造工程(CMOSプロセス)を用いて形成される。したがって、抵抗体としてのn型拡散層106は、温度検出部22の一部に含まれるn型拡散層91,93と同一の製造工程で形成される。n型拡散層106,91,93、及びコンタクト層109bは、n型不純物(例えばリン)をイオン注入することにより基板中への不純物添加を行うイオン注入工程により同時に形成される。すなわち、抵抗体としてのn型拡散層106は、温度検出部22の一部に含まれるn型拡散層91,93と、p型半導体基板70の表面からの深さが同一である。また、n型拡散層106は、温度検出部22の一部に含まれるp型拡散層92と、p型半導体基板70の表面からの深さが同一であってもよい。
Each layer in the p-
なお、n型拡散層106,91,93、及びコンタクト層109bは、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。
Note that the n-type diffusion layers 106, 91, 93 and the
また、前述のESD保護回路60のn型拡散層71,72についてもn型拡散層106,91,93、及びコンタクト層109bと同一の製造工程(イオン注入工程又は熱拡散工程)で作成される。コンタクト層73は、p型拡散層92、コンタクト層104a,104b等と同一の製造工程(イオン注入工程又は熱拡散工程)で作成される。
Further, the n-type diffusion layers 71, 72 of the
p型半導体基板70の表面上には、第1絶縁膜110、第2絶縁膜111、及び第3絶縁膜112が順に積層されている。これらは、二酸化シリコン(SiO2)や窒化シリコン(SiN)等の絶縁材料で形成されている。
A first insulating
第1絶縁膜110上には、第1配線層120が形成されている。第2絶縁膜111上には、第2配線層121が形成されている。第2絶縁膜111は、第1配線層120上を覆っている。第3絶縁膜112は、第2配線層121上を覆っている。第1配線層120及び第2配線層121は、アルミニウム等の導電性材料により形成されている。
A first wiring layer 120 is formed on the first insulating
第1絶縁膜110中には、第1配線層120をp型半導体基板70に接続するための複数の第1プラグを有する第1プラグ層122が形成されている。第2絶縁膜111中には、第1配線層120と第2配線層121とを接続するための複数の第2プラグを有する第2プラグ層123が形成されている。第1プラグ層122及び第2プラグ層123は、タングステン等の導電性材料により形成されている。
A first plug layer 122 having a plurality of first plugs for connecting the first wiring layer 120 to the p-
例えば、前述のバイポーラトランジスタ90のベースとコレクタとを接続するための配線94は、第1配線層120により形成され、第1プラグ層122を介してp型拡散層92及びn型拡散層93に接続される。また、配線94は、第2プラグ層123及び第2配線層121を介して、温度検出用端子としてのパッド24eに接続される。また、バイポーラトランジスタ90のエミッタとしてのn型拡散層91は、第1プラグ層122、第1配線層120、及び第2配線層121を介して、グランド電極端子としてのパッド24aに接続される。
For example, the
加熱部23の一端をグランド電位に接地するための配線107は、第1配線層120により形成され、第1プラグ層122を介してn型拡散層106及びコンタクト層104bに接続される。また、加熱部23の他端を加熱用端子としてのパッド24fに接続するための配線108は、第1プラグ層122を介してn型拡散層106及びコンタクト層109bに接続され、かつ、第2プラグ層123及び第2配線層121を介してパッド24fに接続される。
The
参照用キャパシタ81の参照電極82は、第1配線層120により形成され、第2プラグ層123及び第2配線層121を介して、第2駆動端子T2としてのパッド24d(図9では図示せず)に接続される。
The
また、湿度検出用キャパシタ80の下部電極83は、第2配線層121により形成され、信号端子TSとしてのパッド24bに接続されている。さらに、湿度検出用キャパシタ80の上部電極84を第1駆動端子T1としてのパッド24cに接続するための配線85は、第2配線層121により形成されている。なお、下部電極83は、第2絶縁膜111を介して参照電極82に対向する位置に配置されている。
The
パッド24a〜24fは、アルミニウム等の導電性材料によって、第3絶縁膜112上に形成され、第3絶縁膜112を貫通して第2配線層121に接続されている。
The
第3絶縁膜112上には、感湿膜86が形成されている。感湿膜86は、厚みが0.5μm〜1.5μmであって、湿度に応じて水分子を吸着及び脱着しやすい高分子材料で形成されている。感湿膜86は、例えば、厚みが1μmのポリイミド膜である。なお、感湿膜86を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート(PMMA)、ポリビニルアルコール(PVA)などであってもよい。
A moisture
感湿膜86の上面は平坦であり、この上面に、平板状の上部電極84が形成されている。上部電極84は、感湿膜86を介して下部電極83に対向する位置に形成されている。上部電極84の一部は、配線85に接続されている。上部電極84は、例えば、厚みが200nmのアルミニウム等で形成された導電膜である。また、上部電極84には、空気中の水分子を感湿膜86に効率的に取り込むために、複数の開口84aが形成されている。
The upper surface of the moisture
感湿膜86上には、上部電極84を覆うようにオーバーコート膜87が設けられている。オーバーコート膜87は、高分子材料、例えば、感湿膜86と同一の材料で形成されている。オーバーコート膜87の厚みは、例えば0.5μm〜10μmである。
An
感湿膜86及びオーバーコート膜87には、パッド24a〜24fを露出させる開口が形成されている。
The moisture
このように、下部電極83と上部電極84とによって平行平板の湿度検出用キャパシタ80が構成されている。また、下部電極83と参照電極82とによって、平行平板の参照用キャパシタ81が構成されている。また、湿度検出用キャパシタ80と参照用キャパシタ81とは、加熱部23の上方に配置されている。
Thus, the
したがって、加熱部23が発熱することにより、下部電極83と上部電極84との間の感湿膜86が加熱される。これにより、感湿膜86は、加熱により温度が上昇することで湿度に応じた量の水分子を吸着するので、誘電率が変化し、湿度検出用キャパシタ80の静電容量が低下する。また、温度検出部22は、加熱部23により生じる温度上昇を検出する。
Therefore, when the
図10は、下部電極83及び上部電極84の形状を例示する平面図である。図10に示すように、下部電極83と上部電極84とはともに矩形状である。上部電極84は、下部電極83上を覆うように形成されている。
FIG. 10 is a plan view illustrating the shapes of the
開口84aは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが防止される。実際は、多数の開口84aが形成されている。なお、開口84aは、正方形には限られず、細長い短冊状であってもよいし、円形であってもよい。また、開口84aは、千鳥状に配列されていてもよい。開口84aは、円形であって、かつ千鳥状配列であることが望ましい。
The
なお、図10では図示を省略しているが、下部電極83の下方には、矩形状の参照電極82が形成されている。
Although not shown in FIG. 10, a
図11は、加熱部23を構成するn型拡散層106の形状を例示する平面図である。図11に示すように、n型拡散層106は、細長い短冊状の領域が複数平行に並べられた一次元格子状となっている。この一次元格子状のn型拡散層106の一端が前述の配線107に接続され、他端が前述の配線108に接続されている。加熱部23は、温度検出部22の全体を覆うように、温度検出部22の下方に位置している。
FIG. 11 is a plan view illustrating the shape of the n-
また、図11には、n型拡散層109a及びp型拡散層103bで構成されるガードリング200が示されている。n型拡散層109aは、第2ディープnウェル100bに接続されており、加熱用端子HTとしてのパッド24fの電位が付与される。n型拡散層109aは、配線107を介してpウェル105と電気的に接続されており、pウェル105にグランド電位を付与する。
Further, FIG. 11 shows a
ガードリング200は、湿度検出部21の下方のp型半導体基板70内に構成されるノイズ抑制部210(図12参照)の電位を安定化させる。
The
なお、参照電極82は、ノイズ抑制部210と下部電極83との間に配置される。
The
[ノイズ抑制部]
次に、上記ノイズ抑制部の機能及び作用について説明する。
[Noise suppressor]
Next, the function and action of the noise suppression unit will be described.
図12は、p型半導体基板70に構成されるノイズ抑制部210の等価回路を例示する図である。図12において、CJ1は、n型拡散層106とpウェル105との層間に形成されるpn接合の接合容量を表している。CJ2は、pウェル105と第2ディープnウェル100bとの層間に形成されるpn接合の接合容量を表している。CJ3は、第2ディープnウェル100bとp型半導体基板70との層間に形成されるpn接合の接合容量を表している。
FIG. 12 is a diagram illustrating an equivalent circuit of the
R1は、n型拡散層106の拡散抵抗を表している。R2は、pウェル105の拡散抵抗を表している。R3は、第2ディープnウェル100bの拡散抵抗を表している。p型半導体基板70の基板抵抗を表している。
R1 represents the diffusion resistance of the n-
ノイズ抑制部210は、n型拡散層106と、pウェル105と、第2ディープnウェル100bと、p型半導体基板70とにより構成されている。すなわち、ノイズ抑制部210は、極性が交互に反転された4つの半導体層を積層構造とすることにより構成されている。本実施形態では、ノイズ抑制部210は、npnp型構造である。
The
加熱用端子HTとしてのパッド24fには、プルダウン抵抗RP及びスイッチ回路SWを介して、例えば電源電圧VDDが供給される。加熱部23を駆動する場合には、スイッチ回路SWがオンとされ、駆動電圧として電源電圧VDDがパッド24aに印加される。このとき、抵抗体としてのn型拡散層106が発熱するとともに、ノイズ抑制部210に含まれる各pn接合は逆バイアスの状態となる。
The power supply voltage VDD, for example, is supplied to the
加熱部23を駆動しない場合には、スイッチ回路SWがオフとされてプルダウン状態となり、パッド24aはプルダウン抵抗RPを介してグランドに接続される。
When the
図12中の矢印Npは、ASICチップ30で発生して湿度検出部21へ向かうノイズのピーク電圧の大きさを表している。このように、ノイズ抑制部210は、ノイズのピーク電圧を、各pn接合で形成されたキャパシタで分圧することにより減衰させる。湿度検出部21には、ノイズ抑制部210によりピーク電圧が減衰したノイズNが伝達される。湿度検出部21では、湿度検出動作に対するノイズの影響が抑制される。
The arrow Np in FIG. 12 represents the magnitude of the peak voltage of noise generated in the
なお、ノイズ抑制部210は、センサチップ20で発生してASICチップ30へ向かうノイズに対しても同様の抑制効果を有する。
The
[ASICチップの構成]
次に、ASICチップ30の構成について説明する。
[Configuration of ASIC chip]
Next, the configuration of the
図13は、ASICチップ30の構成を例示するブロック図である。図13に示すように、ASICチップ30には、湿度計測処理部31、温度計測処理部32、加熱制御部33、及び故障判定部34が構成されている。
FIG. 13 is a block diagram illustrating the configuration of the
まず、湿度計測処理部31の構成について説明する。
First, the configuration of the humidity
図14は、湿度計測処理部31の構成を例示する図である。図14に示すように、湿度計測処理部31は、駆動部300と、チャージアンプ301と、制御部302と、ADコンバータ(ADC)303とを有する。
FIG. 14 is a diagram illustrating a configuration of the humidity
駆動部300は、第1駆動回路DRV1と、第2駆動回路DRV2とを含む。チャージアンプ301は、キャパシタC1と、オペアンプOP1と、スイッチ回路SW1とを含んで構成された電荷電圧変換(CV変換)部である。
The
第1駆動回路DRV1は、制御部302からの制御に基づいて、センサチップ20の第1駆動端子T1に、矩形波の交流駆動信号である第1駆動信号を印加する。第2駆動回路DRV2は、制御部302からの制御に基づいて、センサチップ20の第2駆動端子T2に、矩形波の交流駆動信号であって、第1駆動信号とは逆送の第2駆動信号を印加する。第1駆動信号及び第2駆動信号のハイレベルは、例えば電源電圧VDDと等しく、ローレベルは、例えばグランド電位GNDと等しい。
The first drive circuit DRV1 applies a first drive signal, which is a rectangular-wave AC drive signal, to the first drive terminal T1 of the
第1駆動信号と第2駆動信号とは、互いに逆位相である。すなわち、第1駆動信号がハイレベルの場合には第2駆動信号はローレベルであり、第1駆動信号がローレベルの場合には第2駆動信号はハイレベルである。 The first drive signal and the second drive signal have opposite phases. That is, when the first drive signal is high level, the second drive signal is low level, and when the first drive signal is low level, the second drive signal is high level.
キャパシタC1は、一端がセンサチップ20の信号端子TSに接続され、他端がオペアンプOP1の出力に接続されている。
The capacitor C1 has one end connected to the signal terminal TS of the
オペアンプOP1は、反転入力端子が信号端子TSに接続され、非反転入力端子には基準電圧Vrefが入力される。基準電圧Vrefは、例えば、第1駆動信号及び第2駆動信号におけるハイレベルとローレベルとの中間の値である。 The inverting input terminal of the operational amplifier OP1 is connected to the signal terminal TS, and the reference voltage Vref is input to the non-inverting input terminal. The reference voltage Vref is, for example, an intermediate value between the high level and the low level in the first drive signal and the second drive signal.
オペアンプOP1は電圧ゲインが非常に大きいので、信号端子TSの電圧はほぼ基準電圧Vrefと等しくなる。また、オペアンプOP1は反転入力端子の入力インピーダンスは非常に高いので、反転入力端子にはほとんど電流が流れ込まない。オペアンプOP1は、信号端子TSの電圧と基準電圧Vrefとの差を増幅した電圧Voを出力する。 Since the operational amplifier OP1 has a very large voltage gain, the voltage of the signal terminal TS becomes substantially equal to the reference voltage Vref. Further, since the operational amplifier OP1 has a very high input impedance at the inverting input terminal, almost no current flows into the inverting input terminal. The operational amplifier OP1 outputs a voltage Vo obtained by amplifying the difference between the voltage of the signal terminal TS and the reference voltage Vref.
スイッチ回路SW1は、キャパシタC1に蓄積される電荷を放電するための回路であり、キャパシタC1と並列に接続される。スイッチ回路SW1は、制御部302からの制御に基づいて、オン又はオフする。
The switch circuit SW1 is a circuit for discharging the electric charge accumulated in the capacitor C1, and is connected in parallel with the capacitor C1. The switch circuit SW1 is turned on or off under the control of the
ADC303は、制御部302からの制御に基づいて、オペアンプOP1の出力電圧Voをデジタル信号Dsに変換する。
The
制御部302は、ASICチップ30内の各部を制御する。制御部302は、駆動部300による駆動信号の発生、スイッチ回路SW1によるキャパシタC1の放電、ADC303によるアナログ−デジタル変換動作を所定の測定シーケンスに基づいて実行する。
The
図15は、測定シーケンスを説明するタイミングチャートである。測定シーケンスにおいて、制御部302はリセット期間Trstと電荷転送期間Tchgを交互に繰り返すように各部を制御する。制御部302は、リセット期間Trstでは、スイッチ回路SW1をオンとしてキャパシタC1の電荷を放電するとともに、第1駆動信号をハイレベルとし、第2駆動信号をローレベルとする。制御部302は、電荷転送期間Tchgでは、スイッチ回路SW1をオフとしてキャパシタC1を充電可能な状態にするとともに、第1駆動信号をローレベルとし、第2駆動信号をハイレベルとする。
FIG. 15 is a timing chart explaining the measurement sequence. In the measurement sequence, the
この制御により、電荷転送期間Tchgにおいて、チャージアンプ301から下式(1)で表される電圧Voが出力される。
By this control, during the charge transfer period Tchg, the voltage Vo represented by the following equation (1) is output from the
Vo=VDD×(Cs−Cr)/C1+Vref ・・・(1)
ここで、Csは、湿度検出用キャパシタ80の静電容量であり、Crは、参照用キャパシタ81の静電容量である。
Vo=VDD×(Cs−Cr)/C1+Vref (1)
Here, Cs is the capacitance of the
制御部302は、ADC303から出力されるデジタル信号Dsを用いて湿度算出処理を行い、相対湿度(%RH)を算出する。
The
温度計測処理部32は、温度検出用端子としてのパッド24eの電位を検出し、検出電位に対応する温度を算出する。
The temperature
加熱制御部33は、加熱用端子としてのパッド24fに所定の駆動電圧(例えば、上述の電源電圧VDD)を印加することにより、加熱部23に電流(例えば10mA程度)を流して発熱させる。加熱制御部33は、パッド24fへの印加電圧を制御することにより、発熱量の制御を行う。
The
故障判定部34は、湿度計測処理部31により計測された相対湿度と、温度計測処理部32により計測された温度とに基づいて故障判定を行う。故障判定部34は、故障判定時に、加熱部23の加熱開始及び終了に関する指示を、加熱制御部33に与える。
The
例えば、故障判定部34は、加熱部23が発熱していない初期状態において、湿度計測処理部31から湿度H1を取得し、温度計測処理部32から温度T1を取得する。そして、故障判定部34は、加熱部23による加熱を開始させ、一定時間の経過後に、再度、湿度計測処理部31から湿度H2を取得し、温度計測処理部32から温度T2を取得する。
For example, the
故障判定部34は、加熱により温度が上昇し(T2>T1)、かつ、加熱により湿度が低下した(H2<H1)場合には、湿度検出装置10が正常であると判定し、その他の場合には、湿度検出装置10が故障した状態にあると判定する。
When the temperature rises due to heating (T2>T1) and the humidity falls due to heating (H2<H1), the
[効果]
上記測定シーケンスのように、ASICチップ30は、交流の駆動信号を生成してセンサチップ20の湿度検出部21に印加するので、ASICチップ30で大きなノイズが発生し得る。本実施形態によれば、湿度検出部21の下方(ASICチップ30側)に配置されたノイズ抑制部210が、ASICチップ30から湿度検出部21へ向かうノイズのピーク電圧を減衰させるので、湿度検出部21へのノイズの影響が抑制され、ノイズ耐性が向上する。
[effect]
As in the above measurement sequence, the
このようなノイズを抑制するには、センサチップ20とASICチップ30との間に、絶縁層を介在させることが考えられるが、チップ間に絶縁層を配置することは、小型化や薄型化の要請から各チップを薄膜化する必要が生じるので好ましくない。
In order to suppress such noise, it is conceivable to interpose an insulating layer between the
[変形例]
なお、上記実施形態では、ノイズ抑制部210を、極性が交互に反転するように積層された4つの半導体層により構成しているが、ノイズ抑制部を構成する半導体層の数は限定されず、2以上であればよい。
[Modification]
In the above embodiment, the
また、上記実施形態では、センサチップ20をp型半導体基板70により構成されているが、これに代えて、n型半導体基板を用いて構成することも可能である。
Further, although the
また、上記実施形態では、湿度検出部21を、静電容量変化型の湿度センサとしているが、吸脱湿による感湿膜の抵抗の変化を検出するピエゾ抵抗式等の抵抗変化型湿度センサとしてもよい。
Further, in the above embodiment, the
また、本発明は、湿度以外の物理量を検出する検出装置に適用することも可能である。すなわち、湿度検出部21に代えて、湿度以外の物理量に応じた信号を出力する検出部を設けることが可能である。
The present invention can also be applied to a detection device that detects a physical quantity other than humidity. That is, instead of the
また、本開示において、「覆う」や「上」という文言により表される2つの要素の位置関係は、第1の要素を第2の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。 Further, in the present disclosure, the positional relationship between the two elements represented by the words “cover” and “upper” means that the first element is indirectly provided on the surface of the second element via the other element. Both when provided and when provided directly.
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。 Although the preferred embodiments of the present invention have been described above in detail, the present invention is not limited to the above-described embodiments, and various modifications are made to the above-described embodiments without departing from the scope of the present invention. And substitutions can be added.
10 湿度検出装置(検出装置)、20 センサチップ(第1半導体チップ)、21 湿度検出部(検出部)、22 温度検出部、23 加熱部、24 ボンディングパッド、25 形成許容領域、30 ASICチップ(第2半導体チップ)、40 モールド樹脂、50 開口部、60 ESD保護回路、80 湿度検出用キャパシタ、81 参照用キャパシタ、82 参照電極、83 下部電極、84 上部電極、84a 開口、86 感湿膜、106 n型拡散層、200 ガードリング、210 ノイズ抑制部、300 駆動部、301 チャージアンプ(電荷電圧変換部) 10 Humidity Detection Device (Detection Device), 20 Sensor Chip (First Semiconductor Chip), 21 Humidity Detection Part (Detection Part), 22 Temperature Detection Part, 23 Heating Part, 24 Bonding Pad, 25 Forming Allowable Area, 30 ASIC Chip ( Second semiconductor chip), 40 mold resin, 50 opening, 60 ESD protection circuit, 80 humidity detecting capacitor, 81 reference capacitor, 82 reference electrode, 83 lower electrode, 84 upper electrode, 84a opening, 86 moisture sensitive film, 106 n-type diffusion layer, 200 guard ring, 210 noise suppressor, 300 driver, 301 charge amplifier (charge-voltage converter)
Claims (9)
前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、
前記検出部の下方における前記半導体基板内に、極性が交互に反転するように積層された複数の半導体層からなるノイズ抑制部と、
を有する検出装置。 A semiconductor substrate,
A detection unit which is provided above the semiconductor substrate and outputs a signal according to a physical quantity,
In the semiconductor substrate below the detection unit, a noise suppression unit composed of a plurality of semiconductor layers stacked so that the polarity is alternately inverted,
And a detection device.
前記拡散層は、電流が流れることにより発熱する抵抗体として機能する請求項1又は2に記載の検出装置。 The noise suppression unit includes a diffusion layer formed on the surface layer of the semiconductor substrate,
The detection device according to claim 1, wherein the diffusion layer functions as a resistor that generates heat when a current flows.
前記半導体基板の上方に形成された下部電極と、
前記感湿膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に配置された前記感湿膜と、
を有する請求項4に記載の検出装置。 The humidity detecting capacitor,
A lower electrode formed above the semiconductor substrate,
An upper electrode formed on the moisture-sensitive film,
The moisture-sensitive film disposed between the lower electrode and the upper electrode,
The detection device according to claim 4, further comprising:
前記下部電極と、
前記ノイズ抑制部と前記下部電極との間に配置された参照電極と、
前記参照電極と前記下部電極との間に配置された絶縁膜と、
により構成された参照用キャパシタを有する請求項5に記載の検出装置。 The detection unit,
The lower electrode,
A reference electrode disposed between the noise suppression unit and the lower electrode,
An insulating film disposed between the reference electrode and the lower electrode,
The detection device according to claim 5, comprising a reference capacitor configured by.
前記検出部を駆動する駆動部と、前記検出部から出力される電荷を電圧に変換する電荷電圧変換部とを含む第2半導体チップと、
を有し、
前記第1半導体チップは、前記第2半導体チップ上に積層されている請求項1ないし7いずれか1項に記載の検出装置。 A first semiconductor chip including the semiconductor substrate and the detection unit;
A second semiconductor chip including a drive unit that drives the detection unit, and a charge-voltage conversion unit that converts the charge output from the detection unit into a voltage;
Have
The detection device according to claim 1, wherein the first semiconductor chip is stacked on the second semiconductor chip.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018215856A JP7176676B2 (en) | 2018-11-16 | 2018-11-16 | detector |
US16/663,625 US20200158677A1 (en) | 2018-11-16 | 2019-10-25 | Detecting device |
CN201911053764.6A CN111198214A (en) | 2018-11-16 | 2019-10-31 | Detection device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018215856A JP7176676B2 (en) | 2018-11-16 | 2018-11-16 | detector |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020088017A true JP2020088017A (en) | 2020-06-04 |
JP7176676B2 JP7176676B2 (en) | 2022-11-22 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP7176676B2 (en) |
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JP7176676B2 (en) | 2022-11-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20190530 |
|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20211012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211018 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220816 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221011 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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