JP2020085501A - Humidity detector - Google Patents

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健智 中根
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Abstract

To provide a humidity detector which improves a yield during manufacture.SOLUTION: A humidity detector includes: a humidity detection part; a first semiconductor chip on which a plurality of pads are formed along a first side facing a second side; a second semiconductor chip on which the first semiconductor chip is mounted, and which performs signal processing on the basis of signals input via bonding wires connected to the pads; and a sealing member including an opening which exposes the humidity detection part and whose center is positioned closer to the second side than the center position of the first semiconductor chip.SELECTED DRAWING: Figure 13

Description

本発明は、湿度検出装置に関する。 The present invention relates to a humidity detecting device.

湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が一対の電極間に配置され、この電極間の静電容量を測定することにより湿度（相対湿度）が求められる。 As the humidity detecting device, there is an electrostatic capacitance type device using a moisture sensitive film formed of a polymer material whose dielectric constant changes according to the amount of absorbed water, as a dielectric. In this capacitance type humidity detection device, a humidity sensitive film is arranged between a pair of electrodes, and the humidity (relative humidity) is obtained by measuring the capacitance between the electrodes.

このような湿度検出装置は、例えば、湿度検出部を有するセンサチップを他の基板等に実装してスタック構造とし、これらを封止部材としての樹脂で封止することによりパッケージ化される。また、センサチップは、他の基板等に、例えば、ボンディングワイヤによって電気的に接続される。 Such a humidity detecting device is packaged, for example, by mounting a sensor chip having a humidity detecting unit on another substrate or the like to form a stack structure and sealing these with a resin as a sealing member. Further, the sensor chip is electrically connected to another substrate or the like, for example, by a bonding wire.

湿度検出部は、検出対象の外気に接する必要がある。このため、センサチップ等を封止した封止部材には、湿度検出部を露出させるための開口部が形成される（例えば、特許文献１参照）。 The humidity detector needs to be in contact with the outside air to be detected. Therefore, an opening for exposing the humidity detecting portion is formed in the sealing member that seals the sensor chip and the like (see, for example, Patent Document 1).

特開２０１８−５９７１６号公報JP, 2018-59716, A

湿度検出装置では、湿度検出部を封止部材から露出させるため開口部を形成する必要がある一方で、ボンディングワイヤは、外部に露出しないように封止部材で覆われる必要がある。 In the humidity detecting device, the opening needs to be formed to expose the humidity detecting portion from the sealing member, while the bonding wire needs to be covered with the sealing member so as not to be exposed to the outside.

湿度検出部を封止部材から確実に露出させるためには開口部を大きくすればよいが、単純に開口部を大きくすると、製造時に生じる実装誤差等により、ボンディングワイヤが開口部から露出する恐れがある。このため、開口部を大きくすることなく、開口部をセンサチップ上の適切な位置に設定する必要がある。 In order to surely expose the humidity detecting portion from the sealing member, the opening may be enlarged, but if the opening is simply enlarged, the bonding wire may be exposed from the opening due to a mounting error or the like that occurs during manufacturing. is there. Therefore, it is necessary to set the opening at an appropriate position on the sensor chip without increasing the size of the opening.

したがって、湿度検出装置の製造時には、開口部を適切な位置に設定しない限り、開口部の形成時にボンディングワイヤの露出等の不良が発生し、歩留りの低下が生じる可能性がある。 Therefore, when the humidity detecting device is manufactured, unless the opening is set at an appropriate position, a defect such as exposure of the bonding wire may occur at the time of forming the opening, and the yield may decrease.

本発明は、製造時における歩留りを向上させることを可能とする湿度検出装置を提供することを目的とする。 It is an object of the present invention to provide a humidity detecting device capable of improving the yield during manufacturing.

開示の技術は、湿度検出部を有し、対向する第１辺及び第２辺のうちの前記第１辺に沿って複数のパッドが形成された第１半導体チップと、前記第１半導体チップを積載し、前記パッドに接続されたボンディングワイヤを介して入力される信号に基づいて信号処理を行う第２半導体チップと、前記湿度検出部を露出させ、中心位置が前記第１半導体チップの中心位置よりも前記第２辺側に位置する開口部を有する封止部材と、を備える湿度検出装置である。 The disclosed technology includes a first semiconductor chip having a humidity detector, and a plurality of pads formed along the first side of the opposing first and second sides, and the first semiconductor chip. A second semiconductor chip that is loaded and performs signal processing based on a signal input via a bonding wire connected to the pad, and the humidity detecting unit are exposed, and the center position is the center position of the first semiconductor chip. And a sealing member having an opening located closer to the second side than the humidity detecting device.

本発明によれば、製造時における歩留りを向上させることができる。 According to the present invention, the yield at the time of manufacturing can be improved.

本発明の一実施形態に係る湿度検出装置の概略構成を例示する図である。It is a figure which illustrates the schematic structure of the humidity detection apparatus which concerns on one Embodiment of this invention. 図１中のＡ−Ａ線に沿う断面を概略的に示す断面図である。It is sectional drawing which shows the cross section which follows the AA line in FIG. 1 schematically. モールド樹脂を除去した状態における湿度検出装置の平面図である。It is a top view of the humidity detecting device in a state where the mold resin is removed. センサチップの構成を示す概略平面図である。It is a schematic plan view which shows the structure of a sensor chip. ＥＳＤ保護回路の構成を例示する回路図である。It is a circuit diagram which illustrates the structure of an ESD protection circuit. ＥＳＤ保護回路を構成するＮＭＯＳトランジスタの層構造を例示する図である。It is a figure which illustrates the layer structure of the NMOS transistor which comprises an ESD protection circuit. 湿度検出部の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of a humidity primary detecting element. 温度検出部の構成を例示する回路図である。It is a circuit diagram which illustrates the structure of a temperature detection part. センサチップの素子構造を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating the element structure of a sensor chip. 下部電極及び上部電極の形状を例示する平面図であるIt is a top view which illustrates the shape of a lower electrode and an upper electrode. 加熱部を構成するｎ型拡散層の形状を例示する平面図である。It is a top view which illustrates the shape of the n-type diffusion layer which comprises a heating part. ＡＳＩＣチップの機能構成を例示するブロック図である。It is a block diagram which illustrates the functional composition of an ASIC chip. 開口部の形成位置を説明する図である。It is a figure explaining the formation position of an opening. 湿度検出装置の製造工程を例示する図である。It is a figure which illustrates the manufacturing process of a humidity detection apparatus. 湿度検出装置の製造工程を例示する図である。It is a figure which illustrates the manufacturing process of a humidity detection apparatus. 湿度検出装置の製造工程を例示する図である。It is a figure which illustrates the manufacturing process of a humidity detection apparatus. 湿度検出装置の製造工程を例示する図である。It is a figure which illustrates the manufacturing process of a humidity detection apparatus. 温度検出部を抵抗型温度センサとした例を示す図である。It is a figure which shows the example which used the resistance type temperature sensor for the temperature detection part.

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In each drawing, the same components may be denoted by the same reference numerals, and duplicate description may be omitted. In the present disclosure, the humidity in the case where it is simply described as humidity means relative humidity.

［概略構成］
本発明の一実施形態に係る湿度検出装置１０の構成について説明する。 [Schematic configuration]
A configuration of the humidity detecting device 10 according to the embodiment of the present invention will be described.

図１は、本発明の一実施形態に係る湿度検出装置１０の概略構成を例示する図である。図１（Ａ）は、湿度検出装置１０を上方から見た平面図である。図１（Ｂ）は、湿度検出装置１０を下方から見た下面図である。図１（Ｃ）は、湿度検出装置１０を横方向から見た側面図である。また、図２は、図１（Ａ）中のＡ−Ａ線に沿う断面を概略的に示す断面図である。 FIG. 1 is a diagram illustrating a schematic configuration of a humidity detection device 10 according to an embodiment of the present invention. FIG. 1A is a plan view of the humidity detecting device 10 as viewed from above. FIG. 1B is a bottom view of the humidity detecting device 10 as viewed from below. FIG. 1C is a side view of the humidity detecting device 10 as viewed from the lateral direction. Further, FIG. 2 is a sectional view schematically showing a section taken along the line AA in FIG.

湿度検出装置１０は、平面形状がほぼ矩形状であって、対向する２組の二辺の一方がＸ方向に平行であって、他方がＹ方向に平行である。Ｘ方向とＹ方向とは互いに直交する。また、湿度検出装置１０は、Ｘ方向及びＹ方向に直交するＺ方向に厚みを有する。なお、湿度検出装置１０の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。 The humidity detecting device 10 has a substantially rectangular planar shape, and one of two opposing two sides is parallel to the X direction and the other is parallel to the Y direction. The X direction and the Y direction are orthogonal to each other. Further, the humidity detecting device 10 has a thickness in the Z direction orthogonal to the X direction and the Y direction. The planar shape of the humidity detecting device 10 is not limited to the rectangular shape, and may be a circle, an ellipse, a polygon, or the like.

湿度検出装置１０は、第１半導体チップとしてのセンサチップ２０と、第２半導体チップとしてのＡＳＩＣ（Application Specific Integrated Circuit）チップ３０と、モールド樹脂４０と、複数のリード端子４１とを有する。 The humidity detection device 10 includes a sensor chip 20 as a first semiconductor chip, an ASIC (Application Specific Integrated Circuit) chip 30 as a second semiconductor chip, a mold resin 40, and a plurality of lead terminals 41.

センサチップ２０は、ＡＳＩＣチップ３０上に第１ＤＡＦ（Die Attach Film）４２を介して積層されている。すなわち、センサチップ２０とＡＳＩＣチップ３０とは、ＡＳＩＣチップ３０がセンサチップ２０を積載したスタック構造となっている。 The sensor chip 20 is stacked on the ASIC chip 30 via a first DAF (Die Attach Film) 42. That is, the sensor chip 20 and the ASIC chip 30 have a stack structure in which the sensor chip 20 is stacked on the ASIC chip 30.

センサチップ２０とＡＳＩＣチップ３０とは、複数の第１ボンディングワイヤ４３により電気的に接続されている。ＡＳＩＣチップ３０と複数のリード端子４１とは、複数の第２ボンディングワイヤ４４により電気的に接続されている。 The sensor chip 20 and the ASIC chip 30 are electrically connected by a plurality of first bonding wires 43. The ASIC chip 30 and the lead terminals 41 are electrically connected by the second bonding wires 44.

このように積層化されたセンサチップ２０及びＡＳＩＣチップ３０、複数の第１ボンディングワイヤ４３、複数の第２ボンディングワイヤ４４、及び複数のリード端子４１は、封止部材としてのモールド樹脂４０により封止されてパッケージ化されている。このパッケージ方式は、ＰＬＰ（Plating Lead Package）方式と呼ばれるものである。 The thus laminated sensor chip 20 and ASIC chip 30, the plurality of first bonding wires 43, the plurality of second bonding wires 44, and the plurality of lead terminals 41 are sealed with a mold resin 40 as a sealing member. Has been packaged. This package method is called a PLP (Plating Lead Package) method.

ＡＳＩＣチップ３０の下面には、詳しくは後述するが、ＰＬＰ方式によりパッケージ化する際に使用された第２ＤＡＦ４５が残存している。第２ＤＡＦ４５は、ＡＳＩＣチップ３０の下面を絶縁する役割を有する。湿度検出装置１０の下面には、第２ＤＡＦ４５と、複数のリード端子４１とが露出している。 As will be described later in detail, the second DAF 45 used for packaging by the PLP method remains on the lower surface of the ASIC chip 30. The second DAF 45 has a role of insulating the lower surface of the ASIC chip 30. The second DAF 45 and a plurality of lead terminals 41 are exposed on the lower surface of the humidity detecting device 10.

各リード端子４１は、ニッケルや銅により形成されている。第１ＤＡＦ４２及び第２ＤＡＦ４５は、それぞれ樹脂とシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂４０は、カーボンブラックやシリカなどの混合物を含むエポキシ樹脂等の遮光性を有する黒色系の樹脂である。 Each lead terminal 41 is made of nickel or copper. The first DAF 42 and the second DAF 45 are each made of an insulating material made of a mixture of resin and silica. The mold resin 40 is a light-shielding black resin such as an epoxy resin containing a mixture of carbon black and silica.

湿度検出装置１０の上面側には、センサチップ２０の一部をモールド樹脂４０から露出させる開口部５０が形成されている。この開口部５０は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部５０のうち、実際にセンサチップ２０を露出させる最下端の部分を有効開口部５１という。 An opening 50 for exposing a part of the sensor chip 20 from the molding resin 40 is formed on the upper surface side of the humidity detecting device 10. The opening 50 has, for example, a tapered wall portion, and the opening area becomes smaller as it goes downward. Of the openings 50, the lowermost portion where the sensor chip 20 is actually exposed is called an effective opening 51.

図３は、モールド樹脂４０を除去した状態における湿度検出装置１０の平面図である。図３に示すように、センサチップ２０とＡＳＩＣチップ３０とは、それぞれ平面形状がほぼ矩形状であって、Ｘ方向に平行な二辺と、Ｙ方向に平行な二辺とを有する。センサチップ２０は、ＡＳＩＣチップ３０より小さく、ＡＳＩＣチップ３０の表面上に第１ＤＡＦ４２を介して積層されている。 FIG. 3 is a plan view of the humidity detecting device 10 with the mold resin 40 removed. As shown in FIG. 3, each of the sensor chip 20 and the ASIC chip 30 has a substantially rectangular planar shape, and has two sides parallel to the X direction and two sides parallel to the Y direction. The sensor chip 20 is smaller than the ASIC chip 30 and is stacked on the surface of the ASIC chip 30 via the first DAF 42.

センサチップ２０には、有効開口部５１により露出される領域に、湿度検出部２１と、温度検出部２２と、加熱部２３とが設けられている。加熱部２３は、湿度検出部２１の下面側に、湿度検出部２１の形成領域を覆うように形成されている。すなわち、加熱部２３の面積は、湿度検出部２１より大きい。このように、封止部材としてのモールド樹脂４０は、湿度検出部２１及び温度検出部２２を露出させた状態でセンサチップ２０等を封止している。 The sensor chip 20 is provided with a humidity detecting section 21, a temperature detecting section 22, and a heating section 23 in a region exposed by the effective opening 51. The heating unit 23 is formed on the lower surface side of the humidity detecting unit 21 so as to cover the formation region of the humidity detecting unit 21. That is, the area of the heating unit 23 is larger than that of the humidity detecting unit 21. As described above, the mold resin 40 as the sealing member seals the sensor chip 20 and the like with the humidity detecting unit 21 and the temperature detecting unit 22 exposed.

また、センサチップ２０の端部には、複数のボンディングパッド（以下、単にパッドという。）２４が形成されている。本実施形態では、６個のパッド２４が形成されている。パッド２４は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。 In addition, a plurality of bonding pads (hereinafter, simply referred to as pads) 24 are formed at the ends of the sensor chip 20. In this embodiment, six pads 24 are formed. The pad 24 is formed of, for example, aluminum or aluminum silicon alloy (AlSi).

ＡＳＩＣチップ３０は、信号処理及び制御用の半導体チップであって、後述する湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４（いずれも図１２参照）が形成されている。 The ASIC chip 30 is a semiconductor chip for signal processing and control, and has a humidity measurement processing unit 31, a temperature measurement processing unit 32, a heating control unit 33, and a failure determination unit 34 (all of which are shown in FIG. 12) described later. Has been done.

また、ＡＳＩＣチップ３０の表面においてセンサチップ２０で覆われていない領域には、複数の第１パッド３５と、複数の第２パッド３６とが設けられている。第１パッド３５及び第２パッド３６は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。 Further, a plurality of first pads 35 and a plurality of second pads 36 are provided in a region of the surface of the ASIC chip 30 which is not covered with the sensor chip 20. The first pad 35 and the second pad 36 are made of, for example, aluminum or aluminum silicon alloy (AlSi).

第１パッド３５は、第１ボンディングワイヤ４３を介して、センサチップ２０の対応するパッド２４に接続されている。第２パッド３６は、第２ボンディングワイヤ４４を介して、対応するリード端子４１に接続されている。リード端子４１は、ＡＳＩＣチップ３０の周囲に配置されている。 The first pad 35 is connected to the corresponding pad 24 of the sensor chip 20 via the first bonding wire 43. The second pad 36 is connected to the corresponding lead terminal 41 via the second bonding wire 44. The lead terminal 41 is arranged around the ASIC chip 30.

製造時において、ＡＳＩＣチップ３０の実装位置は、リード端子４１を基準として決定される。センサチップ２０のＡＳＩＣチップ３０上の実装位置は、ＡＳＩＣチップ３０の位置又はリード端子４１のいずれかを基準として決定される。開口部５０は、金型を用いたトランスファモールド法等により形成されるが、この金型の位置は、リード端子４１を基準として決定される。 At the time of manufacturing, the mounting position of the ASIC chip 30 is determined with the lead terminal 41 as a reference. The mounting position of the sensor chip 20 on the ASIC chip 30 is determined based on either the position of the ASIC chip 30 or the lead terminal 41. The opening 50 is formed by a transfer molding method or the like using a mold, and the position of this mold is determined with the lead terminal 41 as a reference.

図３に示す符号２５は、センサチップ２０上における湿度検出部２１及び温度検出部２２の形成許容領域を表す。この形成許容領域２５は、実装時に、ＡＳＩＣチップ３０、センサチップ２０、及び金型の間に位置ずれが最も大きく発生した場合であっても、開口部５０から確実に露出するように、開口部５０の形成領域内に設定されている。湿度検出部２１及び温度検出部２２は、形成許容領域２５内に形成されていれば、上記位置ずれにかかわらず、開口部５０から確実に露出する。 Reference numeral 25 shown in FIG. 3 represents a formation permissible region of the humidity detecting portion 21 and the temperature detecting portion 22 on the sensor chip 20. The formation allowance region 25 is formed so as to be surely exposed from the opening 50 even when the largest displacement occurs between the ASIC chip 30, the sensor chip 20, and the mold during mounting. It is set within 50 forming regions. If the humidity detecting portion 21 and the temperature detecting portion 22 are formed in the formation permitting region 25, the humidity detecting portion 21 and the temperature detecting portion 22 are surely exposed from the opening 50 regardless of the positional deviation.

［センサチップの構成］
次に、センサチップ２０の構成について説明する。 [Configuration of sensor chip]
Next, the configuration of the sensor chip 20 will be described.

図４は、センサチップ２０の構成を示す概略平面図である。前述のパッド２４は、外部からの電圧印加や、電位検出に使用される端子である。図４では、図３に示した複数のパッド２４を、パッド２４ａ〜２４ｆと区別して示している。なお、パッド２４ａ〜２４ｆを区別する必要がない場合は、単にパッド２４という。 FIG. 4 is a schematic plan view showing the configuration of the sensor chip 20. The pad 24 described above is a terminal used for voltage application from the outside and potential detection. In FIG. 4, the plurality of pads 24 shown in FIG. 3 are shown separately from the pads 24a to 24f. When it is not necessary to distinguish the pads 24a to 24f, they are simply referred to as the pads 24.

パッド２４ａは、グランド電位に接地されるグランド電極端子（ＧＮＤ）として機能する。このパッド２４ａは、配線や基板を介して、温度検出部２２や加熱部２３等の各部に電気的に接続される。 The pad 24a functions as a ground electrode terminal (GND) that is grounded to the ground potential. The pad 24a is electrically connected to each part such as the temperature detecting part 22 and the heating part 23 via a wiring or a substrate.

パッド２４ｂは、湿度検出部２１の下部電極８３に電気的に接続された下部電極端子（ＢＯＴ）である。パッド２４ｂは、下部電極８３に駆動電圧を供給するために用いられる。パッド２４ｃは、湿度検出部２１の上部電極８４に電気的に接続された湿度検出用端子（ＨＭＤ）である。パッド２４ｃは、上部電極８４から相対湿度の検出信号を取得するために用いられる。パッド２４ｄは、湿度検出部２１の参照電極８２に電気的に接続された参照電極端子（ＲＥＦ）である。パッド２４ｄは、参照電極８２から湿度検出用の参照信号を取得するために用いられる。 The pad 24b is a lower electrode terminal (BOT) electrically connected to the lower electrode 83 of the humidity detector 21. The pad 24b is used to supply a drive voltage to the lower electrode 83. The pad 24c is a humidity detection terminal (HMD) electrically connected to the upper electrode 84 of the humidity detection unit 21. The pad 24c is used to obtain a relative humidity detection signal from the upper electrode 84. The pad 24d is a reference electrode terminal (REF) electrically connected to the reference electrode 82 of the humidity detector 21. The pad 24d is used to acquire a reference signal for humidity detection from the reference electrode 82.

パッド２４ｅは、温度検出部２２に電気的に接続された温度検出用端子（ＴＭＰ）である。パッド２４ｅは、温度の検出信号を取得するために用いられる。パッド２４ｆは、加熱部２３に電気的に接続された加熱用端子（ＨＴ）である。パッド２４ｆは、加熱部２３を駆動するための駆動電圧を供給するために用いられる。 The pad 24e is a temperature detection terminal (TMP) electrically connected to the temperature detection unit 22. The pad 24e is used to acquire a temperature detection signal. The pad 24f is a heating terminal (HT) electrically connected to the heating unit 23. The pad 24f is used to supply a drive voltage for driving the heating unit 23.

また、パッド２４ａ以外のパッド２４ｂ〜２４ｆには、それぞれ静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路６０が接続されている。各ＥＳＤ保護回路６０は、入力端子又は出力端子としてのパッド２４ｂ〜２４ｆのそれぞれと、グランド電極端子としてのパッド２４ａとの間に接続されている。本実施形態では、ＥＳＤ保護回路６０は、１つのダイオード６１により構成されている。ダイオード６１は、アノード側がパッド２４ａに接続され、カソード側がパッド２４ｂ〜２４ｆのうちのいずれかに接続されている。 An electrostatic discharge (ESD) protection circuit 60 is connected to each of the pads 24b to 24f other than the pad 24a. Each ESD protection circuit 60 is connected between each of the pads 24b to 24f as input terminals or output terminals and the pad 24a as a ground electrode terminal. In the present embodiment, the ESD protection circuit 60 is composed of one diode 61. The diode 61 has an anode side connected to the pad 24a and a cathode side connected to any of the pads 24b to 24f.

ＥＳＤ保護回路６０は、有効開口部５１から可能な限り離すように、パッド２４ｂ〜２４ｆの近傍に配置することが好ましい。ＥＳＤ保護回路６０は、モールド樹脂４０により覆われているので、光電効果による不要な電荷発生が生じることはない。 The ESD protection circuit 60 is preferably arranged near the pads 24b to 24f so as to be separated from the effective opening 51 as much as possible. Since the ESD protection circuit 60 is covered with the mold resin 40, unnecessary charge generation due to the photoelectric effect does not occur.

［ＥＳＤ保護回路の構成］
次に、ＥＳＤ保護回路６０の構成について説明する。 [Configuration of ESD protection circuit]
Next, the configuration of the ESD protection circuit 60 will be described.

図５は、ＥＳＤ保護回路６０の構成を例示する回路図である。図５に示すように、ＥＳＤ保護回路６０を構成するダイオード６１は、例えば、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタという。）により形成されている。具体的には、ダイオード６１は、ＮＭＯＳトランジスタのソースとゲートとバックゲートを短絡（いわゆるダイオード接続）したものである。この短絡部は、アノードとして機能する。このＮＭＯＳトランジスタのドレインは、カソードとして機能する。 FIG. 5 is a circuit diagram illustrating the configuration of the ESD protection circuit 60. As shown in FIG. 5, the diode 61 forming the ESD protection circuit 60 is formed of, for example, an N-channel MOS (Metal-Oxide-Semiconductor) transistor (hereinafter referred to as an NMOS transistor). Specifically, the diode 61 is a NMOS transistor whose source, gate, and back gate are short-circuited (so-called diode connection). This short circuit portion functions as an anode. The drain of this NMOS transistor functions as a cathode.

図６は、ＥＳＤ保護回路６０を構成するＮＭＯＳトランジスタの層構造を例示する図である。このＮＭＯＳトランジスタは、センサチップ２０を構成するためのｐ型半導体基板７０の表層に形成された２つのｎ型拡散層７１，７２と、コンタクト層７３と、ゲート電極７４とを有する。ゲート電極７４は、ｐ型半導体基板７０の表面上にゲート絶縁膜７５を介して形成されている。ゲート電極７４は、２つのｎ型拡散層７１，７２の間に配置されている。 FIG. 6 is a diagram illustrating a layered structure of an NMOS transistor included in the ESD protection circuit 60. This NMOS transistor has two n-type diffusion layers 71 and 72 formed on the surface layer of a p-type semiconductor substrate 70 for forming the sensor chip 20, a contact layer 73, and a gate electrode 74. The gate electrode 74 is formed on the surface of the p-type semiconductor substrate 70 via a gate insulating film 75. The gate electrode 74 is arranged between the two n-type diffusion layers 71 and 72.

例えば、ｎ型拡散層７１がソースとして機能し、ｎ型拡散層７２がドレインとして機能する。コンタクト層７３は、バックゲートとしてのｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。ｎ型拡散層７１とゲート電極７４とコンタクト層７３とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、ｎ型拡散層７２がカソードとして機能する。 For example, the n-type diffusion layer 71 functions as a source and the n-type diffusion layer 72 functions as a drain. The contact layer 73 is a low resistance layer (p-type diffusion layer) for electrical connection with the p-type semiconductor substrate 70 as a back gate. The n-type diffusion layer 71, the gate electrode 74, and the contact layer 73 are commonly connected and short-circuited. This short circuit portion functions as an anode, and the n-type diffusion layer 72 functions as a cathode.

ｐ型半導体基板７０は、例えばｐ型シリコン基板である。ゲート電極７４は、金属や多結晶シリコン（ポリシリコン）により形成されている。ゲート絶縁膜７５は、例えば、二酸化シリコン等の酸化膜により形成されている。 The p-type semiconductor substrate 70 is, for example, a p-type silicon substrate. The gate electrode 74 is formed of metal or polycrystalline silicon (polysilicon). The gate insulating film 75 is formed of, for example, an oxide film such as silicon dioxide.

［湿度検出部の構成］
次に、湿度検出部２１の構成について説明する。 [Configuration of humidity detector]
Next, the configuration of the humidity detector 21 will be described.

図７は、湿度検出部２１の構成を例示する回路図である。図７に示すように、湿度検出部２１は、湿度検出用キャパシタ８０と参照用キャパシタ８１とを有する。 FIG. 7 is a circuit diagram illustrating the configuration of the humidity detector 21. As shown in FIG. 7, the humidity detecting section 21 has a humidity detecting capacitor 80 and a reference capacitor 81.

湿度検出部２１の一方の電極（下部電極８３）は、下部電極端子としてのパッド２４ｂに接続されている。湿度検出部２１の他方の電極（上部電極８４）は、湿度検出用端子としてのパッド２４ｃに接続されている。参照用キャパシタ８１の一方の電極は、湿度検出部２１の一方の電極（下部電極８３）と共通である。参照用キャパシタ８１の他方の電極（参照電極８２）は、参照電極端子としてのパッド２４ｄに接続されている。 One electrode (lower electrode 83) of the humidity detecting section 21 is connected to the pad 24b as a lower electrode terminal. The other electrode (upper electrode 84) of the humidity detecting portion 21 is connected to the pad 24c as a humidity detecting terminal. One electrode of the reference capacitor 81 is common with one electrode (lower electrode 83) of the humidity detecting section 21. The other electrode (reference electrode 82) of the reference capacitor 81 is connected to the pad 24d as a reference electrode terminal.

湿度検出用キャパシタ８０は、電極間に後述する感湿膜８６が設けられている。感湿膜８６は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ８０は、感湿膜８６が吸収する水分量に応じて静電容量が変化する。 The humidity detecting capacitor 80 is provided with a moisture sensitive film 86 described below between the electrodes. The moisture sensitive film 86 is formed of a polymer material such as polyimide that absorbs moisture in the air and has a dielectric constant that changes according to the amount of absorbed moisture. Therefore, the capacitance of the humidity detecting capacitor 80 changes according to the amount of water absorbed by the moisture sensitive film 86.

参照用キャパシタ８１は、電極間に後述する第２絶縁膜１１１（図９参照）が設けられている。第２絶縁膜１１１は、水分を吸収しない二酸化シリコン（ＳｉＯ２）等の絶縁材料で形成されている。したがって、参照用キャパシタ８１は、静電容量は変化しないか、変化したとしても極僅かである。 The reference capacitor 81 is provided with a second insulating film 111 (see FIG. 9) described later between the electrodes. The second insulating film 111 is formed of an insulating material such as silicon dioxide (SiO 2 ) that does not absorb moisture. Therefore, the capacitance of the reference capacitor 81 does not change, or even if it changes, it is very small.

感湿膜８６に含まれる水分量は、湿度検出装置１０の周囲の湿度に対応するので、湿度検出用キャパシタ８０の静電容量と参照用キャパシタ８１の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、湿度検出用端子としてのパッド２４ｃの電位と、参照電極端子としてのパッド２４ｄの電位とに基づき、ＡＳＩＣチップ３０内の湿度計測処理部３１（図１２参照）によって行われる。 The amount of water contained in the moisture sensitive film 86 corresponds to the humidity around the humidity detecting device 10. Therefore, by detecting the difference between the capacitance of the humidity detecting capacitor 80 and the capacitance of the reference capacitor 81. , Relative humidity can be measured. The measurement of the relative humidity is performed by the humidity measurement processing unit 31 (see FIG. 12) in the ASIC chip 30 based on the potential of the pad 24c as the humidity detecting terminal and the potential of the pad 24d as the reference electrode terminal. ..

［温度検出部の構成］
次に、温度検出部２２の構成について説明する。 [Configuration of temperature detector]
Next, the configuration of the temperature detection unit 22 will be described.

図８は、温度検出部２２の構成を例示する回路図である。温度検出部２２は、半導体のバンドギャップで温度変化により電気特性が比例的に変化する特性を利用して温度を検出するバンドギャップ型の温度センサである。例えば、温度検出部２２は、ベース、エミッタ、コレクタのいずれか２つを接続して２端子とされた１又は複数のバイポーラトランジスタを含む。この２端子間の抵抗値を検出することにより、温度を測定することができる。 FIG. 8 is a circuit diagram illustrating the configuration of the temperature detection unit 22. The temperature detection unit 22 is a bandgap type temperature sensor that detects a temperature by utilizing a characteristic in which the electrical characteristics of the semiconductor bandgap change proportionally with a temperature change. For example, the temperature detection unit 22 includes one or a plurality of bipolar transistors having two terminals by connecting any two of a base, an emitter, and a collector. The temperature can be measured by detecting the resistance value between the two terminals.

図８に示すように、本実施形態では、温度検出部２２は、ベースとコレクタを接続したｎｐｎ型のバイポーラトランジスタ９０を、複数個（例えば８個）並列に接続することにより構成されている。このように、複数個のバイポーラトランジスタ９０を並列接続することにより、ｐｎ接合の接合面積が増大し、ＥＳＤ耐性が向上する。 As shown in FIG. 8, in the present embodiment, the temperature detection unit 22 is configured by connecting a plurality of (e.g., 8) npn-type bipolar transistors 90 whose base and collector are connected in parallel. By connecting the plurality of bipolar transistors 90 in parallel in this manner, the junction area of the pn junction is increased and the ESD resistance is improved.

バイポーラトランジスタ９０のエミッタは、グランド電極端子としてのパッド２４ａに接続されている。バイポーラトランジスタ９０のベース及びコレクタは、温度検出用端子としてのパッド２４ｅに接続されている。 The emitter of the bipolar transistor 90 is connected to the pad 24a as the ground electrode terminal. The base and collector of the bipolar transistor 90 are connected to the pad 24e as a temperature detecting terminal.

温度の測定は、パッド２４ｅの電位に基づき、ＡＳＩＣチップ３０内の温度計測処理部３２（図１２参照）によって行われる。 The temperature measurement is performed by the temperature measurement processing unit 32 (see FIG. 12) in the ASIC chip 30 based on the potential of the pad 24e.

［センサチップの素子構造］
次に、センサチップ２０の素子構造について説明する。 [Element structure of sensor chip]
Next, the element structure of the sensor chip 20 will be described.

図９は、センサチップ２０の素子構造を説明するための概略断面図である。なお、図９では、パッド２４ａ，２４ｂ，２４ｃ，２４ｅを、湿度検出部２１、温度検出部２２、及び加熱部２３と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部２１、温度検出部２２、及び加熱部２３の断面についても、構造の理解を容易にするために簡略化しており、各部の位置関係等は実際とは異なる。 FIG. 9 is a schematic cross-sectional view for explaining the element structure of the sensor chip 20. In FIG. 9, the pads 24a, 24b, 24c, 24e are shown in the same cross section as the humidity detecting section 21, the temperature detecting section 22, and the heating section 23, but this facilitates understanding of the structure. However, it does not mean that they actually exist in the same cross section. The cross sections of the humidity detecting unit 21, the temperature detecting unit 22, and the heating unit 23 are also simplified for easy understanding of the structure, and the positional relationship of each unit is different from the actual one.

図９に示すように、センサチップ２０は、前述のｐ型半導体基板７０を用いて形成されている。このｐ型半導体基板７０には、第１ディープｎウェル１００ａと、第２ディープｎウェル１００ｂとが形成されている。第１ディープｎウェル１００ａには、温度検出部２２が形成されている。第２ディープｎウェル１００ｂには、加熱部２３が形成されている。 As shown in FIG. 9, the sensor chip 20 is formed using the p-type semiconductor substrate 70 described above. A first deep n-well 100a and a second deep n-well 100b are formed on the p-type semiconductor substrate 70. The temperature detector 22 is formed in the first deep n-well 100a. The heating unit 23 is formed in the second deep n-well 100b.

第１ディープｎウェル１００ａと第２ディープｎウェル１００ｂとのいずれも形成されていないｐ型半導体基板７０の表層には、ｐウェル１０３ａ，１０３ｂが形成されている。ｐウェル１０３ａ，１０３ｂの表層には、それぞれｐ型拡散領域からなるコンタクト層１０４ａ，１０４ｂが形成されている。コンタクト層１０４ａ，１０４ｂは、ｐ型半導体基板７０上に形成される所定の配線層とｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。 P wells 103a and 103b are formed in the surface layer of the p-type semiconductor substrate 70 in which neither the first deep n well 100a nor the second deep n well 100b is formed. Contact layers 104a and 104b made of p-type diffusion regions are formed on the surface layers of the p wells 103a and 103b, respectively. The contact layers 104a and 104b are low resistance layers (p-type diffusion layers) for electrically connecting a predetermined wiring layer formed on the p-type semiconductor substrate 70 and the p-type semiconductor substrate 70.

第１ディープｎウェル１００ａの表層には、ｐウェル１０１とｎウェル１０２とが形成されている。ｐウェル１０１の表層には、ｎ型拡散層９１及びｐ型拡散層９２が形成されている。ｎウェル１０２の表層には、ｎ型拡散層９３が形成されている。ｎ型拡散層９１、ｐ型拡散層９２、及びｎ型拡散層９３は、前述のｎｐｎ型のバイポーラトランジスタ９０を構成し、それぞれエミッタ、ベース、及びコレクタとして機能する。 A p well 101 and an n well 102 are formed in the surface layer of the first deep n well 100a. An n-type diffusion layer 91 and a p-type diffusion layer 92 are formed on the surface layer of the p-well 101. An n-type diffusion layer 93 is formed on the surface layer of the n-well 102. The n-type diffusion layer 91, the p-type diffusion layer 92, and the n-type diffusion layer 93 configure the npn-type bipolar transistor 90 described above, and function as an emitter, a base, and a collector, respectively.

第２ディープｎウェル１００ｂの表層には、ｐウェル１０５が形成されている。ｐウェル１０５の表層には、１又は２以上のｎ型拡散層１０６が形成されている。本実施形態では、複数のｎ型拡散層１０６が形成されている。例えば、各ｎ型拡散層１０６は、紙面に直交する方向に延伸しており、全体として１次元格子状となっている（図１１参照）。ｎ型拡散層１０６は、所定の抵抗値（例えば、約３Ωのシート抵抗値）を有し、電流が流れることにより発熱する抵抗体として機能する。すなわち、ｎ型拡散層１０６は、前述の加熱部２３を構成する。 A p-well 105 is formed on the surface of the second deep n-well 100b. One or more n-type diffusion layers 106 are formed on the surface layer of the p-well 105. In this embodiment, a plurality of n-type diffusion layers 106 are formed. For example, each n-type diffusion layer 106 extends in a direction orthogonal to the paper surface and has a one-dimensional lattice shape as a whole (see FIG. 11). The n-type diffusion layer 106 has a predetermined resistance value (for example, a sheet resistance value of about 3Ω), and functions as a resistor that generates heat when a current flows. That is, the n-type diffusion layer 106 constitutes the heating unit 23 described above.

ｐ型半導体基板７０内の各層は、通常の半導体製造工程（ＣＭＯＳプロセス）を用いて形成される。したがって、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と同一の製造工程で形成される。すなわち、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と、ｐ型半導体基板７０の表面からの深さが同一である。また、ｎ型拡散層１０６は、温度検出部２２の一部に含まれるｐ型拡散層９２と、ｐ型半導体基板７０の表面からの深さが同一であってもよい。 Each layer in the p-type semiconductor substrate 70 is formed using a normal semiconductor manufacturing process (CMOS process). Therefore, the n-type diffusion layer 106 as a resistor is formed in the same manufacturing process as the n-type diffusion layers 91 and 93 included in a part of the temperature detection unit 22. That is, the n-type diffusion layer 106 as a resistor has the same depth from the surface of the p-type semiconductor substrate 70 as the n-type diffusion layers 91 and 93 included in a part of the temperature detection unit 22. The n-type diffusion layer 106 may have the same depth from the surface of the p-type semiconductor substrate 70 as the p-type diffusion layer 92 included in a part of the temperature detection unit 22.

なお、ｎ型拡散層１０６，９１，９３は、ｎ型不純物（例えばリン）をイオン注入することにより基板中への不純物添加を行うイオン注入工程により同時に形成される。なお、ｎ型拡散層１０６，９１，９３は、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。 The n-type diffusion layers 106, 91, and 93 are simultaneously formed by an ion implantation process in which an n-type impurity (for example, phosphorus) is ion-implanted to add an impurity into the substrate. Note that the n-type diffusion layers 106, 91, 93 can be formed by a thermal diffusion process in which impurities are added by heat treatment instead of the ion implantation process.

また、前述のＥＳＤ保護回路６０のｎ型拡散層７１，７２についてもｎ型拡散層１０６，９１，９３と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。コンタクト層７３は、ｐ型拡散層９２、コンタクト層１０４ａ，１０４ｂ等と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。 The n-type diffusion layers 71, 72 of the ESD protection circuit 60 described above are also formed by the same manufacturing process (ion implantation process or thermal diffusion process) as the n-type diffusion layers 106, 91, 93. The contact layer 73 is formed in the same manufacturing process (ion implantation process or thermal diffusion process) as the p-type diffusion layer 92 and the contact layers 104a and 104b.

ｐ型半導体基板７０中のその他の層は、主にコンタクト層として機能するものであるので、説明は省略する。 Since the other layers in the p-type semiconductor substrate 70 mainly function as contact layers, the description thereof will be omitted.

ｐ型半導体基板７０の表面上には、第１絶縁膜１１０、第２絶縁膜１１１、及び第３絶縁膜１１２が順に積層されている。これらは、二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料で形成されている。 A first insulating film 110, a second insulating film 111, and a third insulating film 112 are sequentially stacked on the surface of the p-type semiconductor substrate 70. These are formed of an insulating material such as silicon dioxide (SiO 2 ) or silicon nitride (SiN).

第１絶縁膜１１０上には、第１配線層１２０が形成されている。第２絶縁膜１１１上には、第２配線層１２１が形成されている。第２絶縁膜１１１は、第１配線層１２０上を覆っている。第３絶縁膜１１２は、第２配線層１２１上を覆っている。第１配線層１２０及び第２配線層１２１は、アルミニウム等の導電性材料により形成されている。 A first wiring layer 120 is formed on the first insulating film 110. A second wiring layer 121 is formed on the second insulating film 111. The second insulating film 111 covers the first wiring layer 120. The third insulating film 112 covers the second wiring layer 121. The first wiring layer 120 and the second wiring layer 121 are made of a conductive material such as aluminum.

第１絶縁膜１１０中には、第１配線層１２０をｐ型半導体基板７０に接続するための複数の第１プラグを有する第１プラグ層１２２が形成されている。第２絶縁膜１１１中には、第１配線層１２０と第２配線層１２１とを接続するための複数の第２プラグを有する第２プラグ層１２３が形成されている。第１プラグ層１２２及び第２プラグ層１２３は、タングステン等の導電性材料により形成されている。 A first plug layer 122 having a plurality of first plugs for connecting the first wiring layer 120 to the p-type semiconductor substrate 70 is formed in the first insulating film 110. A second plug layer 123 having a plurality of second plugs for connecting the first wiring layer 120 and the second wiring layer 121 is formed in the second insulating film 111. The first plug layer 122 and the second plug layer 123 are formed of a conductive material such as tungsten.

例えば、前述のバイポーラトランジスタ９０のベースとコレクタとを接続するための配線９４は、第１配線層１２０により形成され、第１プラグ層１２２を介してｐ型拡散層９２及びｎ型拡散層９３に接続される。また、配線９４は、第２プラグ層１２３及び第２配線層１２１を介して、温度検出用端子としてのパッド２４ｅに接続される。また、バイポーラトランジスタ９０のエミッタとしてのｎ型拡散層９１は、第１プラグ層１２２、第１配線層１２０、及び第２配線層１２１を介して、グランド電極端子としてのパッド２４ａに接続される。 For example, the wiring 94 for connecting the base and collector of the bipolar transistor 90 described above is formed by the first wiring layer 120, and is formed in the p-type diffusion layer 92 and the n-type diffusion layer 93 via the first plug layer 122. Connected. Further, the wiring 94 is connected to the pad 24e as the temperature detecting terminal via the second plug layer 123 and the second wiring layer 121. The n-type diffusion layer 91 as the emitter of the bipolar transistor 90 is connected to the pad 24a as the ground electrode terminal via the first plug layer 122, the first wiring layer 120, and the second wiring layer 121.

加熱部２３の一端をグランド電位に接地するための配線１０７は、第１配線層１２０により形成され、第１プラグ層１２２を介してｎ型拡散層１０６及びコンタクト層１０４ｂに接続される。また、加熱部２３の他端を加熱用端子としてのパッド２４ｆに接続するための配線１０８は、第１プラグ層１２２を介してｎ型拡散層１０６に接続され、かつ、第２プラグ層１２３及び第２配線層１２１を介してパッド２４ｆに接続される。なお、配線１０８は、加熱部２３に大きな電流を流すことによるエレクトロマイグレーションを防止するために、他の配線より幅を太くすることが好ましい。 The wiring 107 for grounding one end of the heating unit 23 to the ground potential is formed by the first wiring layer 120 and is connected to the n-type diffusion layer 106 and the contact layer 104b via the first plug layer 122. The wiring 108 for connecting the other end of the heating unit 23 to the pad 24f as a heating terminal is connected to the n-type diffusion layer 106 via the first plug layer 122, and the second plug layer 123 and It is connected to the pad 24f via the second wiring layer 121. Note that the wiring 108 is preferably wider than the other wirings in order to prevent electromigration due to a large current flowing through the heating portion 23.

参照用キャパシタ８１の参照電極８２は、第１配線層１２０により形成され、第２プラグ層１２３及び第２配線層１２１を介して、参照電極端子としてのパッド２４ｄ（図９では図示せず）に接続される。 The reference electrode 82 of the reference capacitor 81 is formed by the first wiring layer 120, and is connected to the pad 24d (not shown in FIG. 9) as a reference electrode terminal via the second plug layer 123 and the second wiring layer 121. Connected.

また、湿度検出用キャパシタ８０の下部電極８３は、第２配線層１２１により形成され、下部電極端子としてのパッド２４ｂに接続されている。さらに、湿度検出用キャパシタ８０の上部電極８４を湿度検出用端子としてのパッド２４ｃに接続するための配線８５は、第２配線層１２１により形成されている。なお、下部電極８３は、第２絶縁膜１１１を介して参照電極８２に対向する位置に配置されている。 The lower electrode 83 of the humidity detecting capacitor 80 is formed by the second wiring layer 121 and is connected to the pad 24b as the lower electrode terminal. Further, the wiring 85 for connecting the upper electrode 84 of the humidity detecting capacitor 80 to the pad 24c as the humidity detecting terminal is formed by the second wiring layer 121. The lower electrode 83 is arranged at a position facing the reference electrode 82 via the second insulating film 111.

パッド２４ａ〜２４ｆは、アルミニウム等の導電性材料によって、第３絶縁膜１１２上に形成され、第３絶縁膜１１２を貫通して第２配線層１２１に接続されている。 The pads 24a to 24f are formed of a conductive material such as aluminum on the third insulating film 112, penetrate the third insulating film 112, and are connected to the second wiring layer 121.

第３絶縁膜１１２上には、感湿膜８６が形成されている。感湿膜８６は、厚みが０．５μｍ〜１．５μｍであって、湿度に応じて水分子を吸着及び脱着しやすい高分子材料で形成されている。感湿膜８６は、例えば、厚みが１μｍのポリイミド膜である。なお、感湿膜８６を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート（ＰＭＭＡ）、ポリビニルアルコール（ＰＶＡ）などであってもよい。 A moisture sensitive film 86 is formed on the third insulating film 112. The moisture sensitive film 86 has a thickness of 0.5 μm to 1.5 μm and is made of a polymer material that easily adsorbs and desorbs water molecules depending on humidity. The moisture sensitive film 86 is, for example, a polyimide film having a thickness of 1 μm. The polymer material forming the moisture sensitive film 86 is not limited to polyimide, and may be cellulose, polymethylmethacrylate (PMMA), polyvinyl alcohol (PVA), or the like.

感湿膜８６の上面は平坦であり、この上面に、平板状の上部電極８４が形成されている。上部電極８４は、感湿膜８６を介して下部電極８３に対向する位置に形成されている。上部電極８４の一部は、配線８５に接続されている。上部電極８４は、例えば、厚みが２００ｎｍのアルミニウム等で形成された導電膜である。また、上部電極８４には、空気中の水分子を感湿膜８６に効率的に取り込むために、複数の開口８４ａが形成されている。 The upper surface of the moisture sensitive film 86 is flat, and the flat upper electrode 84 is formed on this upper surface. The upper electrode 84 is formed at a position facing the lower electrode 83 via the moisture sensitive film 86. Part of the upper electrode 84 is connected to the wiring 85. The upper electrode 84 is a conductive film made of, for example, aluminum having a thickness of 200 nm. Further, in the upper electrode 84, a plurality of openings 84a are formed in order to efficiently take in water molecules in the air into the moisture sensitive film 86.

感湿膜８６上には、上部電極８４を覆うようにオーバーコート膜８７が設けられている。オーバーコート膜８７は、高分子材料、例えば、感湿膜８６と同一の材料で形成されている。オーバーコート膜８７の厚みは、例えば０．５μｍ〜１０μｍである。 An overcoat film 87 is provided on the moisture sensitive film 86 so as to cover the upper electrode 84. The overcoat film 87 is formed of a polymer material, for example, the same material as the moisture sensitive film 86. The overcoat film 87 has a thickness of, for example, 0.5 μm to 10 μm.

感湿膜８６及びオーバーコート膜８７には、パッド２４ａ〜２４ｆを露出させる開口が形成されている。 The moisture sensitive film 86 and the overcoat film 87 have openings for exposing the pads 24a to 24f.

このように、下部電極８３と上部電極８４とによって平行平板の湿度検出用キャパシタ８０が構成されている。また、下部電極８３と参照電極８２とによって、平行平板の参照用キャパシタ８１が構成されている。また、湿度検出用キャパシタ８０と参照用キャパシタ８１とは、加熱部２３の上方に配置されている。 Thus, the lower electrode 83 and the upper electrode 84 form a parallel plate humidity detecting capacitor 80. The lower electrode 83 and the reference electrode 82 form a parallel plate reference capacitor 81. The humidity detecting capacitor 80 and the reference capacitor 81 are arranged above the heating unit 23.

したがって、加熱部２３が発熱することにより、下部電極８３と上部電極８４との間の感湿膜８６が加熱される。これにより、感湿膜８６は、加熱により温度が上昇することで湿度に応じた量の水分子を吸着するので、誘電率が変化し、湿度検出用キャパシタ８０の静電容量が低下する。また、温度検出部２２は、加熱部２３により生じる温度上昇を検出する。 Therefore, when the heating unit 23 generates heat, the moisture sensitive film 86 between the lower electrode 83 and the upper electrode 84 is heated. As a result, the moisture-sensitive film 86 adsorbs water molecules in an amount corresponding to humidity as the temperature rises due to heating, so that the dielectric constant changes and the capacitance of the humidity detecting capacitor 80 decreases. Further, the temperature detection unit 22 detects a temperature rise caused by the heating unit 23.

図１０は、下部電極８３及び上部電極８４の形状を例示する平面図である。図１０に示すように、下部電極８３と上部電極８４とはともに矩形状である。上部電極８４は、下部電極８３上を覆うように形成されている。 FIG. 10 is a plan view illustrating the shapes of the lower electrode 83 and the upper electrode 84. As shown in FIG. 10, both the lower electrode 83 and the upper electrode 84 have a rectangular shape. The upper electrode 84 is formed so as to cover the lower electrode 83.

開口８４ａは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが防止される。実際は、多数の開口８４ａが形成されている。なお、開口８４ａは、正方形には限られず、細長い短冊状であってもよいし、円形であってもよい。また、開口８４ａは、千鳥状に配列されていてもよい。開口８４ａは、円形であって、かつ千鳥状配列であることが望ましい。 The opening 84a is preferably as small as possible, and the smaller the size, the more the leakage of the electric field into the air is prevented. In reality, many openings 84a are formed. The opening 84a is not limited to a square shape, and may be an elongated strip shape or a circular shape. The openings 84a may be arranged in a staggered pattern. The openings 84a are preferably circular and staggered.

なお、図１０では図示を省略しているが、下部電極８３の下方には、矩形状の参照電極８２が形成されている。 Although not shown in FIG. 10, a rectangular reference electrode 82 is formed below the lower electrode 83.

図１１は、加熱部２３を構成するｎ型拡散層１０６の形状を例示する平面図である。図１１に示すように、ｎ型拡散層１０６は、細長い短冊状の領域が複数平行に並べられた一次元格子状となっている。この一次元格子状のｎ型拡散層１０６の一端が前述の配線１０７に接続され、他端が前述の配線１０８に接続されている。加熱部２３は、温度検出部２２の全体を覆うように、温度検出部２２の下方に位置している。 FIG. 11 is a plan view illustrating the shape of the n-type diffusion layer 106 that constitutes the heating unit 23. As shown in FIG. 11, the n-type diffusion layer 106 has a one-dimensional lattice shape in which a plurality of elongated strip-shaped regions are arranged in parallel. One end of the one-dimensional lattice-shaped n-type diffusion layer 106 is connected to the wiring 107 described above, and the other end is connected to the wiring 108 described above. The heating unit 23 is located below the temperature detection unit 22 so as to cover the entire temperature detection unit 22.

［ＡＳＩＣチップの機能構成］
次に、ＡＳＩＣチップ３０に構成される機能部について説明する。 [Functional configuration of ASIC chip]
Next, the functional units included in the ASIC chip 30 will be described.

図１２は、ＡＳＩＣチップ３０の機能構成を例示するブロック図である。図１２に示すように、ＡＳＩＣチップ３０には、湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４が構成されている。 FIG. 12 is a block diagram illustrating the functional configuration of the ASIC chip 30. As shown in FIG. 12, the ASIC chip 30 includes a humidity measurement processing unit 31, a temperature measurement processing unit 32, a heating control unit 33, and a failure determination unit 34.

湿度計測処理部３１は、下部電極端子としてのパッド２４ｂに所定の駆動電圧を印加するとともに、湿度検出用端子としてのパッド２４ｃの電位と、参照電極端子としてのパッド２４ｄの電位とを検出する。そして、湿度計測処理部３１は、両者の検出値の差（電位差）に基づいて信号処理を行うことにより、相対湿度（％ＲＨ）を算出する。 The humidity measurement processing unit 31 applies a predetermined drive voltage to the pad 24b serving as the lower electrode terminal, and detects the potential of the pad 24c serving as the humidity detecting terminal and the potential of the pad 24d serving as the reference electrode terminal. Then, the humidity measurement processing unit 31 calculates the relative humidity (%RH) by performing signal processing based on the difference (potential difference) between the detected values of the two.

温度計測処理部３２は、温度検出用端子としてのパッド２４ｅの電位を検出し、検出電位に対応する温度を算出する。 The temperature measurement processing unit 32 detects the potential of the pad 24e as the temperature detecting terminal and calculates the temperature corresponding to the detected potential.

加熱制御部３３は、加熱用端子としてのパッド２４ｆに所定の駆動電圧を印加することにより、加熱部２３に電流（例えば１０ｍＡ程度）を流して発熱させる。加熱制御部３３は、パッド２４ｆへの印加電圧を制御することにより、発熱量の制御を行う。 The heating control unit 33 applies a predetermined driving voltage to the pad 24f serving as a heating terminal to cause a current (for example, about 10 mA) to flow through the heating unit 23 to generate heat. The heating control unit 33 controls the amount of heat generated by controlling the voltage applied to the pad 24f.

故障判定部３４は、湿度計測処理部３１により計測された相対湿度と、温度計測処理部３２により計測された温度とに基づいて故障判定を行う。故障判定部３４は、故障判定時に、加熱部２３の加熱開始及び終了に関する指示を、加熱制御部３３に与える。具体的には、故障判定部３４は、加熱部２３を発熱させた後、温度が上昇しない場合、及び、温度は上昇するが湿度が低下しない場合に、故障と判定する。 The failure determination unit 34 makes a failure determination based on the relative humidity measured by the humidity measurement processing unit 31 and the temperature measured by the temperature measurement processing unit 32. The failure determination unit 34 gives instructions to the heating control unit 33 regarding the start and end of heating of the heating unit 23 at the time of failure determination. Specifically, the failure determination unit 34 determines a failure when the temperature does not rise after heating the heating unit 23 and when the temperature rises but the humidity does not drop.

［開口部の形成位置］
次に、湿度検出装置１０の製造時における開口部５０の形成に伴う歩留りの低下を抑制するための開口部５０の形成位置について説明する。 [Position forming position]
Next, the formation position of the opening 50 for suppressing the decrease in yield due to the formation of the opening 50 at the time of manufacturing the humidity detecting device 10 will be described.

図１３は、開口部５０の形成位置を説明する図である。 FIG. 13 is a diagram illustrating the formation position of the opening 50.

本実施形態では、センサチップ２０は、Ｘ方向に対向する第１辺２０ａ及び第２辺２０ｂと、Ｙ方向に対向する第３辺２０ｃ及び第４辺２０ｄとを有し、第１辺２０ａ及び第２辺２０ｂを短辺とする長方形である。 In the present embodiment, the sensor chip 20 has a first side 20a and a second side 20b that face each other in the X direction, and a third side 20c and a fourth side 20d that face each other in the Y direction. It is a rectangle having the second side 20b as the short side.

同様に、ＡＳＩＣチップ３０は、Ｘ方向に対向する第１辺３０ａ及び第２辺３０ｂと、Ｙ方向に対向する第３辺３０ｃ及び第４辺３０ｄとを有し、第１辺３０ａ及び第２辺３０ｂを短辺とする長方形である。 Similarly, the ASIC chip 30 has a first side 30a and a second side 30b facing in the X direction, a third side 30c and a fourth side 30d facing in the Y direction, and the first side 30a and the second side 30a. It is a rectangle whose side is short side 30b.

センサチップ２０の第１辺２０ａ及び第２辺２０ｂは、ＡＳＩＣチップ３０の第１辺３０ａ及び第２辺３０ｂと平行である。センサチップ２０の第３辺２０ｃ及び第４辺２０ｄは、ＡＳＩＣチップ３０の第３辺３０ｃ及び第４辺３０ｄと平行である。 The first side 20a and the second side 20b of the sensor chip 20 are parallel to the first side 30a and the second side 30b of the ASIC chip 30. The third side 20c and the fourth side 20d of the sensor chip 20 are parallel to the third side 30c and the fourth side 30d of the ASIC chip 30.

センサチップ２０において、複数のパッド２４は、センサチップ２０の第１辺２０ａに沿って配置されている。パッド２４と第１ボンディングワイヤ４３を介して接続されるＡＳＩＣチップ３０の第１パッド３５は、第１辺３０ａに沿って配置されている。 In the sensor chip 20, the plurality of pads 24 are arranged along the first side 20a of the sensor chip 20. The first pad 35 of the ASIC chip 30, which is connected to the pad 24 via the first bonding wire 43, is arranged along the first side 30a.

センサチップ２０の中心位置をＣ１、開口部５０の中心位置をＣ２とする。開口部５０は、中心位置Ｃ２が、センサチップ２０の中心位置をＣ１よりも、パッド２４が形成されていない第２辺２０ｂ側に変位した位置に形成されている。 The center position of the sensor chip 20 is C1 and the center position of the opening 50 is C2. The opening 50 is formed such that the center position C2 is displaced from the center position of the sensor chip 20 to the second side 20b side where the pad 24 is not formed, as compared with C1.

また、開口部５０の中心位置Ｃ２は、センサチップ２０の中心位置Ｃ１を通るＹ方向に平行な直線上に位置することが好ましい。 The center position C2 of the opening 50 is preferably located on a straight line passing through the center position C1 of the sensor chip 20 and parallel to the Y direction.

また、センサチップ２０の中心位置Ｃ１は、開口部５０内に位置していることが好ましい。 The center position C1 of the sensor chip 20 is preferably located inside the opening 50.

さらに、開口部５０は、センサチップ２０上に位置し、かつ、前述の湿度検出部２１及び温度検出部２２の形成許容領域２５を露出させる大きさであることが好ましい。 Further, it is preferable that the opening 50 is located on the sensor chip 20 and has a size that exposes the formation permitting region 25 of the humidity detecting unit 21 and the temperature detecting unit 22 described above.

［湿度検出装置の製造方法］
次に、湿度検出装置１０の製造方法について説明する。 [Humidity detection device manufacturing method]
Next, a method of manufacturing the humidity detecting device 10 will be described.

図１４〜図１７は、湿度検出装置１０の製造工程を例示する図である。図１４〜図１７では、ＹＺ面に沿った断面を概略的に示している。 14 to 17 are diagrams illustrating the manufacturing process of the humidity detection device 10. 14 to 17, a cross section along the YZ plane is schematically shown.

まず、図１４（Ａ）に示すように、平板状のプレート２００上に、リード端子４１を、ニッケル（Ｎｉ）や銅（Ｃｕ）を用いて電鋳などの方法により形成する。プレート２００は、例えばステンレス製である。 First, as shown in FIG. 14A, the lead terminals 41 are formed on the flat plate 200 using nickel (Ni) or copper (Cu) by a method such as electroforming. The plate 200 is made of stainless steel, for example.

次に、図１４（Ｂ）に示すように、プレート２００の表面上に、半導体製造方法を用いて製造された複数のＡＳＩＣチップ３０を、第２ＤＡＦ４５を介して固着する。なお、実際には多数のセンサチップ２０がプレート２００上に固着されるが、図１４（Ｂ）では、簡略化のため、２つのセンサチップ２０のみを示している。 Next, as shown in FIG. 14B, a plurality of ASIC chips 30 manufactured by using the semiconductor manufacturing method are fixed on the surface of the plate 200 via the second DAF 45. Although many sensor chips 20 are actually fixed on the plate 200, only two sensor chips 20 are shown in FIG. 14B for simplification.

次に、図１５（Ａ）に示すように、各ＡＳＩＣチップ３０の表面上に、半導体製造方法を用いて製造されたセンサチップ２０を、第１ＤＡＦ４２を介して固着する。 Next, as shown in FIG. 15A, the sensor chip 20 manufactured by the semiconductor manufacturing method is fixed on the surface of each ASIC chip 30 via the first DAF 42.

そして、図１５（Ｂ）に示すように、各ＡＳＩＣチップ３０上の第２パッド３６とリード端子４１との間を第２ボンディングワイヤ４４で接続し、各センサチップ２０上のパッド２４とＡＳＩＣチップ３０上の第１パッド３５との間を、第１ボンディングワイヤ４３で接続する。以下、図１５（Ｂ）に示す構成を、以下、被成形品２１０という。 Then, as shown in FIG. 15B, the second pad 36 on each ASIC chip 30 and the lead terminal 41 are connected by a second bonding wire 44, and the pad 24 on each sensor chip 20 and the ASIC chip. The first bonding wire 43 is connected to the first pad 35 on the 30. Hereinafter, the configuration shown in FIG. 15B will be referred to as a molded product 210.

次に、図１６（Ａ）に示すように、上型２２１と下型２２２とからなる金型２２０を用意し、下型２２２の上に被成形品２１０を載置する。 Next, as shown in FIG. 16(A), a mold 220 including an upper mold 221 and a lower mold 222 is prepared, and the molded product 210 is placed on the lower mold 222.

金型２２０は、トランスファモールド法による樹脂封止用の金型である。上型２２１には、上述のモールド樹脂４０に開口部５０を形成するための複数の凸部２２１ａが設けられている。凸部２２１ａは、断面が台形状である。 The mold 220 is a mold for resin sealing by the transfer molding method. The upper mold 221 is provided with a plurality of protrusions 221a for forming the openings 50 in the mold resin 40 described above. The convex portion 221a has a trapezoidal cross section.

離型フィルム２３０は、上型２２１の内面全体を覆う面積を有し、上型２２１の内面の凹凸に倣って変形する柔軟性を有する。また、離型フィルム２３０は、樹脂成型時の加熱温度に耐え得る耐熱性と、モールド樹脂４０及び金型２２０から容易に剥離することが可能な剥離性を有する。離型フィルム２３０は、例えば、ＥＴＦＥ（エチレン−テトラフロロエチレン）によって形成されている。 The release film 230 has an area that covers the entire inner surface of the upper die 221, and has the flexibility of being deformed according to the unevenness of the inner surface of the upper die 221. Further, the release film 230 has heat resistance capable of withstanding the heating temperature at the time of resin molding, and peelability capable of being easily peeled from the mold resin 40 and the mold 220. The release film 230 is formed of, for example, ETFE (ethylene-tetrafluoroethylene).

次に、図１６（Ｂ）に示すように、上型２２１を、離型フィルム２３０を介して下型２２２に当接させる。このとき、各凸部２２１ａの先端面がセンサチップ２０の表面の開口形成領域に当接するように位置調整を行う。具体的には、凸部２２１ａにより形成される開口部５０の中心位置Ｃ１が、センサチップ２０の中心位置Ｃ１よりも第２辺２０ｂ側に位置し、中心位置Ｃ１が開口形成領域に含まれるように、凸部２２１ａの位置調整を行う。 Next, as shown in FIG. 16B, the upper mold 221 is brought into contact with the lower mold 222 via the release film 230. At this time, position adjustment is performed so that the tip end surface of each convex portion 221a abuts on the opening forming region of the surface of the sensor chip 20. Specifically, the central position C1 of the opening 50 formed by the convex portion 221a is located closer to the second side 20b than the central position C1 of the sensor chip 20, and the central position C1 is included in the opening formation region. Then, the position of the convex portion 221a is adjusted.

このとき、センサチップ２０及びＡＳＩＣチップ３０が上型２２１により押されて密着する際にかかる応力によって破損しないように、センサチップ２０の厚みＴ１（図２参照）とＡＳＩＣチップ３０の厚みＴ２（図２参照）とを、それぞれ２００μｍ以上とすることが好ましい。 At this time, the thickness T1 of the sensor chip 20 (see FIG. 2) and the thickness T2 of the ASIC chip 30 (see FIG. 2) and are preferably 200 μm or more.

なお、金型２２０の内部空間の高さＷは、上型２２１が第１ボンディングワイヤ４３や第２ボンディングワイヤ４４に接触することのない値に設定されている。 The height W of the internal space of the mold 220 is set to a value such that the upper mold 221 does not contact the first bonding wire 43 and the second bonding wire 44.

このように上型２２１と下型２２２とを離型フィルム２３０を介して閉じた状態として、金型２２０を加熱し、金型２２０の内部空間へ、矢印で示すように供給路を介してモールド樹脂４０を流し込む。これにより、センサチップ２０、ＡＳＩＣチップ３０、第１ボンディングワイヤ４３、第２ボンディングワイヤ４４、及びリード端子４１がモールド樹脂４０で封止される。 In this way, the upper mold 221 and the lower mold 222 are closed with the release film 230 interposed therebetween, and the mold 220 is heated to mold into the internal space of the mold 220 via the supply path as indicated by the arrow. The resin 40 is poured. As a result, the sensor chip 20, the ASIC chip 30, the first bonding wire 43, the second bonding wire 44, and the lead terminal 41 are sealed with the mold resin 40.

モールド樹脂４０が固化した後、図１７（Ａ）に示すように、上型２２１を下型２２２から分離し、湿度検出装置１０を取り出し、離型フィルム２３０を湿度検出装置１０から剥離する。モールド樹脂４０には、上型２２１の凸部２２１ａにより上述の開口部５０が形成される。 After the molding resin 40 is solidified, as shown in FIG. 17A, the upper mold 221 is separated from the lower mold 222, the humidity detecting device 10 is taken out, and the release film 230 is peeled from the humidity detecting device 10. In the molding resin 40, the above-mentioned opening 50 is formed by the convex portion 221 a of the upper mold 221.

そして、湿度検出装置１０の境界部分（図１７（Ａ）中の破線で示す部分）でモールド樹脂４０及びプレート２００をスクライブした後、プレート２００を剥離することにより、図１７（Ｂ）に示すように、個片化された複数の湿度検出装置１０が完成する。 Then, after scribing the mold resin 40 and the plate 200 at the boundary portion of the humidity detection device 10 (the portion indicated by the broken line in FIG. 17A), the plate 200 is peeled off, as shown in FIG. 17B. Then, the plurality of individual humidity detecting devices 10 are completed.

また、上記製造工程のように、第１ボンディングワイヤ４３及び第２ボンディングワイヤ４４の接続は、図１５（Ａ）に示すようにプレート２００上にＡＳＩＣチップ３０及びセンサチップ２０が固着された後に行うのが好ましいが、第２ボンディングワイヤ４４の接続を、図１４（Ｂ）に示すようにプレート２００上にＡＳＩＣチップ３０を固着した直後に行ってもよい。 Further, as in the above manufacturing process, the connection of the first bonding wire 43 and the second bonding wire 44 is performed after the ASIC chip 30 and the sensor chip 20 are fixed on the plate 200 as shown in FIG. However, the second bonding wire 44 may be connected immediately after fixing the ASIC chip 30 on the plate 200 as shown in FIG. 14B.

［効果］
上記製造方法では、センサチップ２０はＡＳＩＣチップ３０を基準として実装され、ＡＳＩＣチップ３０はプレート２００を基準として実装され、金型２２０はプレート２００を基準として被成形品２１０に取り付けられるので、実装誤差等により、開口部５０の形成位置にずれが生じる場合がある。開口部５０は、このようなずれが生じた場合であっても湿度検出部２１及び温度検出部２２を確実に露出させる大きさに形成されている。 [effect]
In the above manufacturing method, since the sensor chip 20 is mounted with the ASIC chip 30 as a reference, the ASIC chip 30 is mounted with the plate 200 as a reference, and the mold 220 is attached to the molded product 210 with the plate 200 as a reference, a mounting error occurs. As a result, the position where the opening 50 is formed may be displaced. The opening 50 is formed in such a size that the humidity detecting section 21 and the temperature detecting section 22 are surely exposed even if such a shift occurs.

本実施形態では、開口部５０は、その中心位置Ｃ１が、センサチップ２０の中心位置Ｃ１よりもパッド２４と反対側（第２辺２０ｂ側）に位置するように形成されるので、パッド２４に接続される第１ボンディングワイヤ４３が開口部５０から露出することが防止される。これにより、製造時における不良の発生が低減し、歩留りが向上する。 In the present embodiment, the opening 50 is formed so that the center position C1 thereof is located on the side opposite to the pad 24 (the second side 20b side) with respect to the center position C1 of the sensor chip 20, and thus the opening 24 is formed on the pad 24. The connected first bonding wire 43 is prevented from being exposed from the opening 50. This reduces the occurrence of defects during manufacturing and improves the yield.

また、本実施形態では、センサチップ２０の中心位置Ｃ１は、開口部５０内に位置しているので、開口部５０の形成時において、センサチップ２０は、中心位置Ｃ１を含む領域が凸部２２１ａにより押圧される。これにより、凸部２２１ａでの押圧によるチップ割れ等の損傷が低減され、さらに歩留りが向上する。 In addition, in the present embodiment, since the center position C1 of the sensor chip 20 is located inside the opening 50, the area including the center position C1 of the sensor chip 20 is convex when the opening 50 is formed. Is pressed by. As a result, damage such as chip cracking due to pressing by the convex portion 221a is reduced, and the yield is further improved.

［その他の変形例］
以下に、その他の各種変形例について説明する。 [Other modifications]
Various other modifications will be described below.

第１実施形態に係るＥＳＤ保護回路６０を構成するＮＭＯＳトランジスタ、又は変形例に係るＥＳＤ保護回路６０ａを構成するＰＭＯＳトランジスタのゲート電極の形成工程を、湿度検出部２１や温度検出部２２の配線層の形成工程と共通化してもよい。これにより、センサチップ２０の製造工程を簡略化することができる。 The step of forming the gate electrode of the NMOS transistor that constitutes the ESD protection circuit 60 according to the first embodiment or the PMOS transistor that constitutes the ESD protection circuit 60a according to the modification is performed by the wiring layer of the humidity detection unit 21 and the temperature detection unit 22. You may make it common with the formation process of. Thereby, the manufacturing process of the sensor chip 20 can be simplified.

また、ＥＳＤ保護回路は、ＭＯＳトランジスタに限られず、半導体基板中のｐｎ接合により構成することも可能である。この場合には、ゲート電極が不要となるので、センサチップ２０の製造工程をさらに簡略化することができる。 Further, the ESD protection circuit is not limited to the MOS transistor and can be configured by a pn junction in the semiconductor substrate. In this case, since the gate electrode is unnecessary, the manufacturing process of the sensor chip 20 can be further simplified.

上記実施形態では、温度検出部２２をｎｐｎ型のバイポーラトランジスタ９０により構成しているが、ｐｎｐ型のバイポーラトランジスタにより構成してもよい。さらに、バイポーラトランジスタに代えて、１又は複数のｐｎ接合ダイオードにより温度検出部２２を構成してもよい。 In the above embodiment, the temperature detection unit 22 is composed of the npn-type bipolar transistor 90, but it may be composed of the pnp-type bipolar transistor. Further, the temperature detection unit 22 may be configured by one or a plurality of pn junction diodes instead of the bipolar transistor.

また、温度検出部２２は、ｐｎ接合を有するバンドギャップ型以外の温度センサであってもよい。例えば、温度検出部２２は、不純物拡散層（ｎ型拡散層又はｐ型拡散層）を抵抗体として用い、抵抗値の温度依存性に基づいて温度を検出する抵抗型温度センサであってもよい。 Further, the temperature detection unit 22 may be a temperature sensor other than a band gap type sensor having a pn junction. For example, the temperature detection unit 22 may be a resistance-type temperature sensor that uses an impurity diffusion layer (n-type diffusion layer or p-type diffusion layer) as a resistor and detects the temperature based on the temperature dependence of the resistance value. ..

図１８は、温度検出部を抵抗型温度センサとした例を示す図である。図１６に示す温度検出部２２ａは、第１抵抗体３０１と、第２抵抗体３０２と、第３抵抗体３０３と、第４抵抗体３０４とが互いに接続されたブリッジ回路３００を有する。 FIG. 18 is a diagram showing an example in which the temperature detection unit is a resistance type temperature sensor. The temperature detection unit 22a illustrated in FIG. 16 includes a bridge circuit 300 in which a first resistor 301, a second resistor 302, a third resistor 303, and a fourth resistor 304 are connected to each other.

第１抵抗体３０１と第２抵抗体３０２とは、電源電位（ＶＤＤ）とグランド電位との間に直列に接続される。同様に、第３抵抗体３０３と第４抵抗体３０４とは、電源電位とグランド電位との間に直列に接続される。 The first resistor 301 and the second resistor 302 are connected in series between the power supply potential (VDD) and the ground potential. Similarly, the third resistor 303 and the fourth resistor 304 are connected in series between the power supply potential and the ground potential.

第１〜第４抵抗体３０１〜３０４は、半導体基板の表層に形成されたｎ型拡散層又はｐ型拡散層である。第１抵抗体３０１と第４抵抗体３０４とは、不純物濃度がほぼ同一であって、温度係数がほぼ同一である。第２抵抗体３０２と第３抵抗体３０３とは、不純物濃度がほぼ同一であって、温度係数がほぼ同一である。 The first to fourth resistors 301 to 304 are n-type diffusion layers or p-type diffusion layers formed on the surface layer of the semiconductor substrate. The first resistor 301 and the fourth resistor 304 have substantially the same impurity concentration and substantially the same temperature coefficient. The second resistor 302 and the third resistor 303 have almost the same impurity concentration and substantially the same temperature coefficient.

第１抵抗体３０１と第２抵抗体３０２との接続部の電位Ｖ１は、外部端子ＯＵＴ１を介して差動増幅器３１０に入力される。第３抵抗体３０３と第４抵抗体３０４との接続部の電位Ｖ２は、外部端子ＯＵＴ２を介して差動増幅器３１０に入力される。外部端子ＯＵＴ１，ＯＵＴ２は、前述の温度検出用端子に代えて２つのパッド２４により形成されたものである。 The potential V1 at the connection between the first resistor 301 and the second resistor 302 is input to the differential amplifier 310 via the external terminal OUT1. The potential V2 at the connection between the third resistor 303 and the fourth resistor 304 is input to the differential amplifier 310 via the external terminal OUT2. The external terminals OUT1 and OUT2 are formed by two pads 24 instead of the above-mentioned temperature detecting terminals.

差動増幅器３１０は、例えば、ＡＳＩＣチップ３０内に設けられており、電位Ｖ１と電位Ｖ２との差を増幅して、差動出力Ｖｏｕｔを出力する。第１抵抗体３０１と第４抵抗体３０４との抵抗値をＲ１、第２抵抗体３０２と第３抵抗体３０３との抵抗値をＲ２とすると、差動出力値Ｖｏｕｔは下式（１）で表される。 The differential amplifier 310 is provided in, for example, the ASIC chip 30, and amplifies the difference between the potential V1 and the potential V2 and outputs a differential output Vout. When the resistance value of the first resistor 301 and the fourth resistor 304 is R1 and the resistance value of the second resistor 302 and the third resistor 303 is R2, the differential output value Vout is expressed by the following equation (1). expressed.

Ｖｏｕｔ＝［（Ｒ１−Ｒ２）／（Ｒ１＋Ｒ２）］×ＶＤＤ ・・・（１）
抵抗値Ｒ１，Ｒ２の温度に対する変化がそれぞれ異なるので、差動出力Ｖｏｕｔに基づいて温度を求めることができる。なお、式（１）によると、差動出力Ｖｏｕｔは、電源電位ＶＤＤに依存するので、差動出力Ｖｏｕｔを電源電位ＶＤＤで割った値Ｖｏｕｔ／ＶＤＤに基づいて温度を求めることが好ましい。 Vout=[(R1−R2)/(R1+R2)]×VDD (1)
Since the changes of the resistance values R1 and R2 with respect to the temperature are different, the temperature can be obtained based on the differential output Vout. Since the differential output Vout depends on the power supply potential VDD according to the equation (1), it is preferable to obtain the temperature based on the value Vout/VDD obtained by dividing the differential output Vout by the power supply potential VDD.

また、上記実施形態では、ＥＳＤ保護回路６０を、ＮＭＯＳトランジスタにより構成しているが、ＰＭＯＳトランジスタにより構成することも可能である。また、ＥＳＤ保護回路６０を構成するＭＯＳトランジスタのゲート電極の形成工程を、湿度検出部２１や温度検出部２２の配線層の形成工程と共通化することにより、センサチップ２０の製造工程が簡略化される。さらに、ＥＳＤ保護回路６０を半導体基板中のｐｎ接合により構成することも可能である。この場合には、ゲート電極が不要となるので、センサチップ２０の製造工程が簡略化される。 Further, in the above embodiment, the ESD protection circuit 60 is composed of the NMOS transistor, but it may be composed of the PMOS transistor. Further, the manufacturing process of the sensor chip 20 is simplified by making the step of forming the gate electrode of the MOS transistor configuring the ESD protection circuit 60 common with the step of forming the wiring layers of the humidity detecting unit 21 and the temperature detecting unit 22. To be done. Furthermore, the ESD protection circuit 60 can be configured by a pn junction in the semiconductor substrate. In this case, since the gate electrode is unnecessary, the manufacturing process of the sensor chip 20 is simplified.

また、上記実施形態では、加熱制御部３３をＡＳＩＣチップ３０内に設けているが、加熱制御部３３をＡＳＩＣチップ３０の外部に設けてもよい。すなわち、湿度検出装置１０の外部に設けられた外部装置（例えばマイコン）によって加熱制御を行い、ＡＳＩＣチップ３０とは別の電源からセンサチップ２０の加熱用端子に駆動電圧を供給してもよい。 Further, in the above embodiment, the heating control unit 33 is provided inside the ASIC chip 30, but the heating control unit 33 may be provided outside the ASIC chip 30. That is, heating control may be performed by an external device (for example, a microcomputer) provided outside the humidity detection device 10, and a driving voltage may be supplied to the heating terminal of the sensor chip 20 from a power source different from the ASIC chip 30.

また、上記実施形態では、故障判定部３４をＡＳＩＣチップ３０内に設けているが、故障判定部３４をＡＳＩＣチップ３０の外部、すなわち湿度検出装置１０の外部の外部装置（例えばマイコン）内に設けてもよい。 In the above embodiment, the failure determination unit 34 is provided in the ASIC chip 30, but the failure determination unit 34 is provided outside the ASIC chip 30, that is, in an external device (for example, a microcomputer) outside the humidity detection device 10. May be.

また、上記実施形態では、半導体基板に温度検出部２２や加熱部２３を形成しているが、これらに限られず、例えば、アンプ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、レギュレータなどの回路を、上記半導体製造工程を用いて同時に形成することも可能である。 Further, in the above embodiment, the temperature detection unit 22 and the heating unit 23 are formed on the semiconductor substrate, but the present invention is not limited to these, and for example, circuits such as an amplifier, an A/D converter, a D/A converter, a regulator, It is also possible to form them simultaneously using the above semiconductor manufacturing process.

また、本開示において、「覆う」や「上」という文言により表される２つの要素の位置関係は、第１の要素を第２の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。 Further, in the present disclosure, the positional relationship between the two elements represented by the words “cover” and “upper” means that the first element is indirectly provided on the surface of the second element via the other element. Both when provided and when provided directly.

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。 Although the preferred embodiments of the present invention have been described above in detail, the present invention is not limited to the above-described embodiments, and various modifications are made to the above-described embodiments without departing from the scope of the present invention. And substitutions can be added.

１０ 湿度検出装置、２０ センサチップ（第１半導体チップ）、２０ａ 第１辺、２０ｂ 第２辺、２０ｃ 第３辺、２０ｄ 第４辺、２１ 湿度検出部、２２ 温度検出部、２２ａ 温度検出部、２３ 加熱部、２４ ボンディングパッド、２５ 形成許容領域、３０ ＡＳＩＣチップ（第２半導体チップ）、３０ａ 第１辺、３０ｂ 第２辺、３０ｃ 第３辺、３０ｄ 第４辺、３５ 第１パッド、３６ 第２パッド、４０ モールド樹脂、４２ 第１ＤＡＦ、４３ 第１ボンディングワイヤ、４４ 第２ボンディングワイヤ、４５ 第２ＤＡＦ、５０ 開口部、５１ 有効開口部、８０ 湿度検出用キャパシタ、８１ 参照用キャパシタ、８２ 参照電極、８３ 下部電極、８４ 上部電極、８６ 感湿膜、８７ オーバーコート膜、２００ プレート、２１０ 被成形品、２２０ 金型、２２１ 上型、２２１ａ 凸部、２２２ 下型、２３０ 離型フィルム 10 humidity detecting device, 20 sensor chip (first semiconductor chip), 20a first side, 20b second side, 20c third side, 20d fourth side, 21 humidity detecting section, 22 temperature detecting section, 22a temperature detecting section, 23 heating part, 24 bonding pad, 25 formation allowable region, 30 ASIC chip (second semiconductor chip), 30a first side, 30b second side, 30c third side, 30d fourth side, 35 first pad, 36th 2 pads, 40 mold resin, 42 1st DAF, 43 1st bonding wire, 44 2nd bonding wire, 45 2nd DAF, 50 opening, 51 effective opening, 80 humidity detecting capacitor, 81 reference capacitor, 82 reference electrode , 83 lower electrode, 84 upper electrode, 86 moisture sensitive film, 87 overcoat film, 200 plate, 210 molded product, 220 mold, 221 upper mold, 221a convex portion, 222 lower mold, 230 release film

Claims (8)

湿度検出部を有し、対向する第１辺及び第２辺のうちの前記第１辺に沿って複数のパッドが形成された第１半導体チップと、
前記第１半導体チップを積載し、前記パッドに接続されたボンディングワイヤを介して入力される信号に基づいて信号処理を行う第２半導体チップと、
前記湿度検出部を露出させ、中心位置が前記第１半導体チップの中心位置よりも前記第２辺側に位置する開口部を有する封止部材と、
を備える湿度検出装置。 A first semiconductor chip having a humidity detector and having a plurality of pads formed along the first side of the opposing first and second sides;
A second semiconductor chip on which the first semiconductor chip is mounted and which performs signal processing based on a signal input via a bonding wire connected to the pad;
A sealing member that exposes the humidity detection unit and has an opening whose center position is located closer to the second side than the center position of the first semiconductor chip;
Humidity detector equipped with. 前記第１半導体チップの中心位置は、前記開口部内に位置している請求項１に記載の湿度検出装置。 The humidity detecting device according to claim 1, wherein a center position of the first semiconductor chip is located inside the opening. 前記第１半導体チップは、前記第１辺及び第２辺を短辺とする長方形である請求項１又は２に記載の湿度検出装置。 The humidity detecting device according to claim 1, wherein the first semiconductor chip is a rectangle having the first side and the second side as short sides. 前記第１半導体チップは、温度検出部をさらに有し、
前記開口部は、前記湿度検出部及び前記温度検出部を露出させる請求項１ないし３いずれか１項に記載の湿度検出装置。 The first semiconductor chip further includes a temperature detection unit,
The humidity detector according to claim 1, wherein the opening exposes the humidity detector and the temperature detector. 前記温度検出部は、バンドギャップ型であって、１又は複数のｐｎ接合ダイオードを含む請求項４に記載の湿度検出装置。 The humidity detecting device according to claim 4, wherein the temperature detecting unit is a band gap type and includes one or a plurality of pn junction diodes. 前記封止部材は、エポキシ樹脂である請求項１ないし５いずれか１項に記載の湿度検出装置。 The humidity detecting device according to claim 1, wherein the sealing member is an epoxy resin. 前記第１半導体チップは、
半導体基板と、
前記半導体基板の上方に絶縁膜を介して形成された下部電極と、前記下部電極上に形成された感湿膜と、前記感湿膜上に形成された上部電極とを含む前記湿度検出部と、
を有し、
前記感湿膜は、前記下部電極と前記上部電極との間に形成されている請求項１ないし６いずれか１項に記載の湿度検出装置。 The first semiconductor chip is
A semiconductor substrate,
A humidity detecting unit including a lower electrode formed above the semiconductor substrate via an insulating film, a moisture sensitive film formed on the lower electrode, and an upper electrode formed on the moisture sensitive film. ,
Have
The humidity detecting device according to claim 1, wherein the moisture sensitive film is formed between the lower electrode and the upper electrode. 前記感湿膜は、ポリイミドにより形成されている請求項７に記載の湿度検出装置。 The humidity detecting device according to claim 7, wherein the moisture sensitive film is made of polyimide.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114006349A (en) * 2021-10-29 2022-02-01 广东汇芯半导体有限公司 Semiconductor circuit and electric control device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006084231A (en) * 2004-09-14 2006-03-30 Nippon Soken Inc Capacity type humidity sensor and its manufacturing method
JP2008281351A (en) * 2007-05-08 2008-11-20 Denso Corp Electronic device
JP2009175032A (en) * 2008-01-25 2009-08-06 Sharp Corp Temperature detection circuit and video device incorporating same
JP2012251933A (en) * 2011-06-06 2012-12-20 Denso Corp Humidity sensor and manufacturing method thereof
JP2014062885A (en) * 2012-08-27 2014-04-10 Denso Corp Sensor package and manufacturing method of the same
JP2018059716A (en) * 2016-09-30 2018-04-12 ミツミ電機株式会社 Sensor device
WO2018142775A1 (en) * 2017-01-31 2018-08-09 株式会社デンソー Humidity measurement device, control device for internal-combustion engine, and abnormality detection device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006084231A (en) * 2004-09-14 2006-03-30 Nippon Soken Inc Capacity type humidity sensor and its manufacturing method
JP2008281351A (en) * 2007-05-08 2008-11-20 Denso Corp Electronic device
JP2009175032A (en) * 2008-01-25 2009-08-06 Sharp Corp Temperature detection circuit and video device incorporating same
JP2012251933A (en) * 2011-06-06 2012-12-20 Denso Corp Humidity sensor and manufacturing method thereof
JP2014062885A (en) * 2012-08-27 2014-04-10 Denso Corp Sensor package and manufacturing method of the same
JP2018059716A (en) * 2016-09-30 2018-04-12 ミツミ電機株式会社 Sensor device
WO2018142775A1 (en) * 2017-01-31 2018-08-09 株式会社デンソー Humidity measurement device, control device for internal-combustion engine, and abnormality detection device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114006349A (en) * 2021-10-29 2022-02-01 广东汇芯半导体有限公司 Semiconductor circuit and electric control device

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