JP2020068258A - Compound semiconductor device and method of manufacturing the same, detector, and energy harvester - Google Patents
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Abstract
Description
本発明は、化合物半導体装置及びその製造方法、検波器、エネルギーハーベスタに関する。 The present invention relates to a compound semiconductor device, a manufacturing method thereof, a wave detector, and an energy harvester.
例えば、検波器やエネルギーハーベスタには、通常、ショットキーダイオードが用いられる。
より検波感度や変換効率を高くするために、図１４に示すようなバンド間トンネル現象を利用したバックワードダイオードが用いられる場合もある。
For example, Schottky diodes are usually used in detectors and energy harvesters.
In order to increase the detection sensitivity and the conversion efficiency, a backward diode using the band-to-band tunnel phenomenon as shown in FIG. 14 may be used.
ところで、ダイオードを高効率化するためには、ｐｎ接合部の面積を縮小して接合容量を抑制することが効果的である。
通常のメサ型のダイオードではｐｎ接合部の面積を縮小するのにも限界があるため、ダイオードをナノワイヤ化することでｐｎ接合部の面積を縮小することが考えられる（例えば図１５参照）。
By the way, in order to improve the efficiency of the diode, it is effective to reduce the area of the pn junction to suppress the junction capacitance.
Since there is a limit to the reduction of the area of the pn junction in a normal mesa type diode, it is possible to reduce the area of the pn junction by forming the diode into a nanowire (see, for example, FIG. 15).
しかしながら、この場合、ナノワイヤダイオードの周囲には絶縁膜が設けられるため、ｐｎ接合部に絶縁膜による寄生容量が追加されてしまう（例えば図１６参照）。
また、抵抗を小さくするために複数のナノワイヤダイオードを用いることも考えられるが、この場合、隣接するナノワイヤダイオード間に絶縁膜による寄生容量が追加されてしまうため、さらに寄生容量が大きくなってしまう（例えば図１７参照）。
However, in this case, since the insulating film is provided around the nanowire diode, a parasitic capacitance due to the insulating film is added to the pn junction (see, for example, FIG. 16).
Further, it is conceivable to use a plurality of nanowire diodes to reduce the resistance, but in this case, the parasitic capacitance due to the insulating film is added between the adjacent nanowire diodes, which further increases the parasitic capacitance ( For example, see FIG. 17).
本発明は、ナノワイヤダイオードの周囲の絶縁膜による寄生容量を低減することを目的とする。 An object of the present invention is to reduce the parasitic capacitance due to the insulating film around the nanowire diode.
１つの態様では、化合物半導体装置は、基板の上方に設けられた第１導電型半導体と、第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、複数のナノワイヤダイオードのそれぞれを構成する第２導電型半導体は、少なくとも上部が互いに接触しており、複数のナノワイヤダイオードのそれぞれを構成する第１導電型半導体の周囲が空洞になっている。 In one aspect, a compound semiconductor device includes a plurality of nanowire diodes having a first conductivity type semiconductor provided above a substrate and a second conductivity type semiconductor joined above the first conductivity type semiconductor, And a second conductive type semiconductor constituting each of the plurality of nanowire diodes, the insulating film provided around the nanowire diode of, and at least upper portions of the second conductivity type semiconductors being in contact with each other, A cavity is formed around the semiconductor of one conductivity type.
１つの態様では、検波器は、アンテナと、アンテナに接続された化合物半導体装置とを備え、化合物半導体装置は、基板の上方に設けられた第１導電型半導体と、第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、複数のナノワイヤダイオードのそれぞれを構成する第２導電型半導体は、少なくとも上部が互いに接触しており、複数のナノワイヤダイオードのそれぞれを構成する第１導電型半導体の周囲が空洞になっている。 In one aspect, the detector includes an antenna and a compound semiconductor device connected to the antenna, and the compound semiconductor device includes a first conductivity type semiconductor provided above the substrate and above the first conductivity type semiconductor. A second conductivity type semiconductor having a plurality of nanowire diodes each having a second conductivity type semiconductor bonded to each other, and an insulating film provided around the plurality of nanowire diodes, and each of the second conductivity type semiconductors forming each of the plurality of nanowire diodes is At least the upper portions are in contact with each other, and a cavity is formed around the first conductivity type semiconductor forming each of the plurality of nanowire diodes.
１つの態様では、エネルギーハーベスタは、アンテナと、アンテナに接続され、化合物半導体装置を含む電力変換器とを備え、化合物半導体装置は、基板の上方に設けられた第１導電型半導体と、第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、複数のナノワイヤダイオードのそれぞれを構成する第２導電型半導体は、少なくとも上部が互いに接触しており、複数のナノワイヤダイオードのそれぞれを構成する第１導電型半導体の周囲が空洞になっている。 In one aspect, the energy harvester includes an antenna and a power converter that is connected to the antenna and includes a compound semiconductor device, and the compound semiconductor device includes a first conductivity type semiconductor provided above a substrate and a first conductivity type semiconductor. A plurality of nanowire diodes having a second conductivity type semiconductor bonded above the conductivity type semiconductor, and an insulating film provided around the plurality of nanowire diodes, each of which constitutes a plurality of nanowire diodes At least upper parts of the conductive type semiconductors are in contact with each other, and a cavity is formed around the first conductive type semiconductors forming the respective nanowire diodes.
１つの態様では、化合物半導体装置の製造方法は、基板の上方に設けられた第１導電型半導体と、第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードを形成する工程と、複数のナノワイヤダイオードの周囲に設けられるように絶縁膜を形成する工程とを含み、複数のナノワイヤダイオードを形成する工程において、複数のナノワイヤダイオードのそれぞれを構成する第２導電型半導体が少なくとも上部で互いに接触し、かつ、複数のナノワイヤダイオードのそれぞれを構成する第１導電型半導体の周囲が空洞になるように、複数のナノワイヤダイオードを形成する。 In one aspect, a method of manufacturing a compound semiconductor device includes a plurality of nanowire diodes having a first conductivity type semiconductor provided above a substrate and a second conductivity type semiconductor bonded above the first conductivity type semiconductor. And a step of forming an insulating film so as to be provided around the plurality of nanowire diodes, wherein in the step of forming the plurality of nanowire diodes, a second conductivity type forming each of the plurality of nanowire diodes is formed. The plurality of nanowire diodes are formed such that the semiconductors are in contact with each other at least at the top and a cavity is formed around the first conductivity type semiconductor forming each of the plurality of nanowire diodes.
１つの側面として、ナノワイヤダイオードの周囲の絶縁膜による寄生容量を低減することができるという効果を有する。 As one aspect, there is an effect that the parasitic capacitance due to the insulating film around the nanowire diode can be reduced.
以下、図面により、本発明の実施の形態にかかる化合物半導体装置及びその製造方法、検波器、エネルギーハーベスタについて、図１〜図４１を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、ナノワイヤからなるダイオード（ナノワイヤダイオード）を含む化合物半導体装置である。
このため、化合物半導体装置を、ナノワイヤ半導体装置又はナノワイヤ型の半導体装置ともいう。また、ナノワイヤダイオードを、ナノワイヤ型ダイオードともいう。特に、抵抗を下げるために複数のナノワイヤダイオードを備える化合物半導体装置である。
A compound semiconductor device, a method for manufacturing the same, a detector, and an energy harvester according to an embodiment of the present invention will be described below with reference to the drawings with reference to FIGS. 1 to 41.
The compound semiconductor device according to the present embodiment is a compound semiconductor device including a diode made of nanowires (nanowire diode).
Therefore, the compound semiconductor device is also referred to as a nanowire semiconductor device or a nanowire semiconductor device. The nanowire diode is also called a nanowire type diode. In particular, it is a compound semiconductor device including a plurality of nanowire diodes to reduce resistance.
ここでは、ダイオード（整流素子）は、例えばバンド間トンネルダイオードであって、ナノワイヤ化したトンネルダイオードである。
特に、より検波感度や変換効率が高くするために、バンド間トンネル現象を利用したバックワードダイオードである（例えば図１４参照）。このため、ナノワイヤダイオードを、ナノワイヤ型バックワードダイオードともいう。
Here, the diode (rectifying element) is, for example, an interband tunnel diode, which is a nanowire tunnel diode.
In particular, it is a backward diode that utilizes the band-to-band tunnel phenomenon in order to further increase the detection sensitivity and conversion efficiency (see, for example, FIG. 14). Therefore, the nanowire diode is also called a nanowire type backward diode.
本実施形態の化合物半導体装置は、例えば図１に示すように、基板１の上方に設けられた第１導電型半導体２と、第１導電型半導体２の上方に接合された第２導電型半導体３とを有する複数のナノワイヤダイオード４と、複数のナノワイヤダイオード４の周囲に設けられた絶縁膜（層間絶縁膜）５とを備える。
なお、ナノワイヤダイオード４は、円柱状又は六角柱状の形状となる。また、図１では、上部電極、下部電極、コンタクト配線等は図示を省略している。また、図１中、符号８はＡｕ触媒を示しており、符号９は絶縁膜としてのＳｉＯ２膜を示している。
The compound semiconductor device of the present embodiment includes, for example, as shown in FIG. 1, a first
The
そして、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、少なくとも上部（上部側面）が互いに接触している。
また、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になっている。
本実施形態では、基板１は、例えば表面にｎ型ＧａＡｓ層６を有するＧａＡｓ基板（半導体基板）である。高周波動作を考慮すると、表面にｎ型ＧａＡｓ層６を有する半絶縁性ＧａＡｓ基板［例えば半絶縁性ＧａＡｓ（１１１）Ｂ基板］を用いるのが好ましい。
Then, at least the upper portions (upper side surfaces) of the second
Moreover, the circumference | surroundings of the 1st
In this embodiment, the
複数のナノワイヤダイオード４は、それぞれ、基板１の上方、ここでは、ｎ型ＧａＡｓ層６上に設けられている。
つまり、複数のナノワイヤダイオード４は、それぞれ、少なくともＩｎＡｓを含むｎ型半導体（第１導電型半導体）２と、少なくともＧａＳｂを含むｐ型半導体（第２導電型半導体）３とからなり、ｎ型ＧａＡｓ層６上に設けられたｎ型半導体２の上方にｐ型半導体３が接合されている。
Each of the plurality of
That is, each of the plurality of
このため、ｎ型ＧａＡｓ層６は、ＧａＡｓ基板１とｎ型半導体２の間に設けられていることになる。
ここでは、ｎ型半導体２は、ｎ型ＩｎＡｓであり、ｐ型半導体３は、ｐ型ＧａＡｓＳｂである。
なお、これに限られるものではなく、ｎ型半導体２は、少なくともＩｎＡｓを含むものであれば良く、例えばＩｎＧａＡｓなどであっても良い。また、ｐ型半導体３は、少なくともＧａＳｂを含むものであれば良く、例えばＧａＳｂ、ＡｌＧａＳｂなどであっても良い。
Therefore, the n-
Here, the n-
Note that the n-
例えば、ｎ型半導体２は、ＩｎＡｓ又はＩｎＧａＡｓからなり、ｐ型半導体３は、ＧａＳｂ、ＧａＡｓＳｂ、ＡｌＧａＳｂからなるものとすれば良い。
また、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２をｎ型ナノワイヤ又はｎ型半導体層ともいい、ｐ型半導体３をｐ型ナノワイヤ又はｐ型半導体層ともいう。また、ナノワイヤをナノワイヤ型半導体又は半導体ナノワイヤともいう。
For example, the n-
Further, the n-
また、ここでは、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の上方にｐ型半導体３が接合されてｐｎ接合部７が形成されるようにしているが、これに限られるものではなく、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の上方にｐ型半導体３が接合されていれば良い。
例えば、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の上部及びｐ型半導体３の下部の少なくとも一方をドーピングされていない部分（アンドーピング部）とし、これらが接合されてｐｉｎ接合部が形成されるようにしても良い。
Further, here, the p-
For example, at least one of the upper portion of the n-
絶縁膜５は、例えばＢＣＢからなる層間絶縁膜であり、ここでは、複数のナノワイヤダイオード３の周囲を覆っている。
また、本実施形態では、ｎ型ＧａＡｓ層６は、複数のナノワイヤダイオード４の側方へ延びており、ｎ型ＧａＡｓ層６の複数のナノワイヤダイオード４の側方へ延びている部分に第１電極（下部電極）１０が設けられており、ｐ型半導体３の上側に第２電極１１が設けられている（例えば図１３参照）。また、ｐ型半導体３上にＡｕ触媒８を備える。
The insulating
In addition, in the present embodiment, the n-
そして、本実施形態では、図１、図２に示すように、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３（ここではｐ−ＧａＡｓＳｂ；ｐ型半導体３の側面）は、全長にわたって互いに接触している。
これは、「複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３は、少なくとも上部が互いに接触している」との規定に含まれる。
In the present embodiment, as shown in FIGS. 1 and 2, the p-type semiconductors 3 (here, p-GaAsSb; the side surface of the p-type semiconductor 3) forming each of the plurality of
This is included in the definition that “at least the upper portions of the p-
ここでは、ｐ型半導体３は、ｎ型半導体２よりも断面サイズが大きくなっている。
このように、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３が互いに接触するようにし、側面同士が接続されるようにして、これらの隙間を埋めることで、絶縁膜５を形成するために絶縁材料で埋め込んでも、これらの隙間に絶縁材料が入り込まないようにすることができる。
Here, the p-
In this way, the p-
なお、絶縁材料が入り込まないようにすることができるのであれば、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３とｐ型半導体３の間の隙間は完全に埋められていなくても良い（例えば図２参照）。
但し、確実に絶縁材料が入り込まないようにするには、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３とｐ型半導体３の間の隙間がなくなるように隣接するｐ型半導体同士が接触するようにし、上部を閉じるのが好ましい（例えば図２中、符号Ｘで示す部分を右側に示した図を参照）。
Note that the gap between the p-
However, in order to ensure that the insulating material does not enter, the adjacent p-type semiconductors are contacted with each other so that the gaps between the p-
また、本実施形態では、図３に示すように、複数のナノワイヤダイオード４のうち最外周に位置する複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型半導体２（ここではｎ−ＩｎＡｓ；ｎ型半導体２の側面）は、互いに接触している。
ここでは、ｎ型半導体２の全長にわたって互いに接触しており、ｎ型半導体２の側面同士が接続されている。
In addition, in the present embodiment, as shown in FIG. 3, the n-type semiconductor 2 (here, n-InAs; n, which constitutes each of the outermost
Here, the n-
また、図１、図３に示すように、複数の最外周ナノワイヤダイオード４Ｘの内側に位置する複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成するｎ型半導体２の周囲が空洞になっている。つまり、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の周囲が空洞になっている。
この場合、最外周を構成する隣り合うナノワイヤダイオード４（４Ｘ）を構成するｎ型半導体２同士は接触しており、その内側に位置する複数のナノワイヤダイオード４（４Ｙ）のそれぞれを構成するｎ型半導体２は適度な間隔で配置され、隣り合うｎ型半導体２の間は間隔があいているものとなる。
As shown in FIGS. 1 and 3, the n-
In this case, the n-
ここでは、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型半導体２は、複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成するｎ型半導体２よりも断面サイズが大きくなっている。
ここで、図４中、上側は、内側に位置する複数のナノワイヤダイオード４Ｙの集合体を示している。また、図４中、上側に示すように、ｐ型半導体３（ここではｐ−ＧａＡｓＳｂ）同士は接触しているが、ｎ型半導体２（ここではｎ−ＩｎＡｓ）の間には適度な間隔があいている。
Here, the n-
Here, in FIG. 4, the upper side shows an assembly of a plurality of
また、図４中、下側は、最外周を構成する複数のナノワイヤダイオード４Ｘを示している。また、図４中、下側に示すように、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型半導体２（ここではｎ−ＩｎＡｓ）、ｐ型半導体３（ここではｐ−ＧａＡｓ）は、共に隣り合うもの同士が接触している。
なお、図４の上側に示すものと図４の下側に示すものは同時に形成されるが、ナノワイヤダイオード４の間隔や形状を分かりやすくするために分解して図示している。
Further, in FIG. 4, the lower side shows a plurality of
Although the one shown in the upper side of FIG. 4 and the one shown in the lower side of FIG. 4 are formed at the same time, they are disassembled and shown in order to make the intervals and shapes of the
また、確実に絶縁材料が入り込まないようにするために、例えば図５に示すように、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３とｐ型半導体３の間の隙間がなくなるようにｐ型半導体３を成長させ、隣接するｐ型半導体同士が接続されるようにするのが好ましい。
このように、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３は相互に接触しており、ｎ型半導体２は最外周のみ接触しており、それ以外の内側に位置するｎ型半導体２の周囲が空洞になっている。
Further, in order to ensure that the insulating material does not enter, for example, as shown in FIG. 5, the gap between the p-
As described above, the p-
つまり、複数のナノワイヤダイオード４は、上部を構成する隣り合うナノワイヤダイオード同士（ｐ型半導体３同士）が接触してこれらの間隔（隙間）が埋まっており、蓋状になっている（例えば図２参照）。
また、最外周を構成する隣り合うナノワイヤダイオード４Ｘ同士（最外周のｎ型半導体２同士）が接触してこれらの間隔（隙間）が埋まっており、内側のナノワイヤダイオード４Ｙ（内側のｎ型半導体２）を壁状に取り囲む構造になっている（例えば図３参照）。
That is, in the plurality of
In addition,
このように、複数のナノワイヤダイオード４は、周辺（側面）及び上面に隙間がなく、内部のみに空間があいているものとなるため（例えば図１参照）、絶縁膜（層間絶縁膜）５を形成するために絶縁材料で埋め込んでも複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の間の空間に絶縁材料が入らないようにすることができる。
この結果、複数のナノワイヤダイオード４の周囲を埋め込むように絶縁膜５を設けても、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の周囲が空洞になる。
As described above, the plurality of
As a result, even if the insulating
これにより、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２とｐ型半導体３の接合部（ｐｎ接合部７）の周囲が空洞になり、ｐｎ接合部７に絶縁膜５による寄生容量が生じるのを抑制することができる。
また、複数のナノワイヤダイオード４を設ける場合に、隣接するナノワイヤダイオード４間に絶縁膜５による寄生容量が追加されてしまい、さらに寄生容量が大きくなってしまうのを抑制することができる。
As a result, a hollow is formed around the junction (pn junction 7) of the n-
Further, when a plurality of
なお、複数のナノワイヤダイオード４を、ナノワイヤダイオード束又はナノワイヤ束ともいう。
ところで、上述のように構成される化合物半導体装置は、以下のようにして製造することができる。
本実施形態にかかる化合物半導体装置の製造方法は、基板１の上方に設けられた第１導電型半導体（ここではｎ型半導体）２と、第１導電型半導体２の上方に接合された第２導電型半導体（ここではｐ型半導体）３とを有する複数のナノワイヤダイオード４を形成する工程（例えば図６〜図１０参照）と、複数のナノワイヤダイオード４の周囲に設けられるように絶縁膜５を形成する工程とを含む（例えば図１２参照）。
The plurality of
By the way, the compound semiconductor device configured as described above can be manufactured as follows.
The method for manufacturing a compound semiconductor device according to the present embodiment is provided with a first conductivity type semiconductor (here, n type semiconductor) 2 provided above a
そして、複数のナノワイヤダイオード４を形成する工程において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３が少なくとも上部で互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になるように、複数のナノワイヤダイオード４を形成する（例えば図９、図１０参照）。
Then, in the step of forming the plurality of
特に、本実施形態では、複数のナノワイヤダイオード４を形成する工程の後に、絶縁膜５を形成する工程を行なう（例えば図１２参照）。
また、複数のナノワイヤダイオード４を形成する工程において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３が全長にわたって互いに接触し、複数のナノワイヤダイオード４のうち最外周に位置する複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第１導電型半導体２が互いに接触し、複数の最外周ナノワイヤダイオード４Ｘの内側に位置する複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成する第１導電型半導体２の周囲が空洞になるように、複数のナノワイヤダイオード４を形成する（例えば図９、図１０照）。
In particular, in this embodiment, the step of forming the insulating
In addition, in the process of forming the plurality of
また、絶縁膜５を形成する工程において、複数のナノワイヤダイオード４の周囲が絶縁膜５で埋め込まれるように絶縁膜５を形成する（例えば図１２参照）。
以下、図６〜図１３を参照しながら、具体例を挙げて、具体的に説明する。
まず、図６に示すように、半絶縁性ＧａＡｓ基板１としての半絶縁性ＧａＡｓ（１１１）Ｂ基板［Ｓ．Ｉ．ＧａＡｓ（１１１）Ｂ基板］上に、ｎ型ＧａＡｓ層６としてのｎ＋−ＧａＡｓ層（例えばドーピング濃度約５×１０１８ｃｍ−２、厚さ約２００ｎｍ）を成長させる。
In addition, in the step of forming the insulating
Hereinafter, a specific example will be described with reference to FIGS.
First, as shown in FIG. 6, a semi-insulating GaAs (111) B substrate [S. I. On a GaAs (111) B substrate], an n + -GaAs layer (for example, a doping concentration of about 5 × 10 18 cm −2 and a thickness of about 200 nm) as the n-
次いで、全面を厚さ約５０ｎｍ程度の絶縁膜９としてのＳｉＯ２膜でカバーする。
次に、図７に示すように、例えば電子ビーム（ＥＢ）リソグラフィーによって、ナノワイヤダイオード４を成長させるためのＡｕ触媒８を形成する領域を規定する。
つまり、例えば電子ビーム（ＥＢ）リソグラフィーによってＡｕ触媒８を形成する領域を規定すべく、ＳｉＯ２膜９上にレジストを塗布し、レジストに複数の開口を形成して、Ａｕ触媒８を形成する領域を規定する複数の開口を有するレジストマスク１２を形成する。
Next, the entire surface is covered with a SiO 2 film as the insulating
Next, as shown in FIG. 7, a region for forming the
That is, for example, in order to define a region where the
この時に、最外周に設けられる開口は、それらの内側に設けられる開口よりもサイズ（ここでは径）を大きくする。
そして、レジストマスク１２を用いて、例えばドライエッチングによって、ＳｉＯ２膜９をエッチングして、ＳｉＯ２膜９にＡｕ触媒８を形成する領域としての複数の開口を形成する。このようにして、ＳｉＯ２膜９に位置を制御して開口が設けられる。なお、ＳｉＯ２膜９をＳｉＯ２マスクともいう。
At this time, the openings provided on the outermost periphery have a larger size (here, diameter) than the openings provided on the inside thereof.
Then, using the resist mask 12, the SiO 2 film 9 is etched by, for example, dry etching to form a plurality of openings in the SiO 2 film 9 as regions for forming the
次に、図８に示すように、複数のナノワイヤダイオード４を成長させるために、例えば厚さ約３０ｎｍ程度のＡｕ触媒８を、例えば蒸着・リフトオフによって、ＳｉＯ２膜９に形成された複数の開口のそれぞれに設ける。
ここでは、ＳｉＯ２膜９に形成された複数の開口のそれぞれに設けられるＡｕ触媒８のサイズ（ここでは直径）は、最外周に設けられているものが、それらの内側に設けられているものよりも大きくなる。
Next, as shown in FIG. 8, in order to grow a plurality of
Here, regarding the size (here, the diameter) of the
次に、図９に示すように、複数のナノワイヤダイオード４を構成する第１導電型半導体２としてのｎ型ＩｎＡｓ（ｎ型ＩｎＡｓナノワイヤ）を、約１μmほど同時に成長させる。
ここでは、ＳｉＯ２膜９に形成された複数の開口のそれぞれに設けられたＡｕ触媒８によって、ＳｉＯ２膜９に形成された複数の開口のそれぞれのｎ＋−ＧａＡｓ層６上に、ｎ型ＩｎＡｓナノワイヤ２を成長させる。
Next, as shown in FIG. 9, n-type InAs (n-type InAs nanowires) as the first
Here, the
このとき、最外周に形成されるｎ型ＩｎＡｓナノワイヤ２は、これらの内側に形成されるｎ型ＩｎＡｓナノワイヤ２よりもサイズ（ここでは直径；ナノワイヤ径）が大きくなる。このため、最外周に形成されるｎ型ＩｎＡｓナノワイヤ２は互いに近接するもの同士が接触して、ｎ型ＩｎＡｓナノウォールを形成する。一方、これらの内側に形成されるｎ型ＩｎＡｓナノワイヤ２の間には空間が形成される。
At this time, the size (here, diameter; nanowire diameter) of the n-
続いて、図１０に示すように、複数のナノワイヤダイオード４を構成する第２導電型半導体３としてのｐ型ＧａＡｓＳｂ（ｐ型ＧａＡｓＳｂナノワイヤ）を、ｎ型ＩｎＡｓナノワイヤ２上に、約１μmほど同時に成長させる。
ここでは、ｎ型ＩｎＡｓナノワイヤ２に連続してｐ型ＧａＡｓＳｂナノワイヤ３を成長させる。
Then, as shown in FIG. 10, p-type GaAsSb (p-type GaAsSb nanowires) as the second
Here, the p-
ここで、ＧａＡｓＳｂはＩｎＡｓよりも太く成長する性質（特徴）があるため、隣り合うｐ型ＧａＡｓＳｂナノワイヤ３は互いに接触して成長することになる。なお、下側のｎ−ＩｎＡｓナノワイヤ２のピッチを適度に狭く保つことで、上側の太いｐ−ＧａＡｓＳｂナノワイヤ３は隣り合うものが接触する程度に並べることが可能である。
このようにして、複数のｎ型ＩｎＡｓナノワイヤ２のそれぞれにｐ型ＧａＡｓＳｂナノワイヤ３が接合されて、複数のナノワイヤダイオード４が形成される。
Here, since GaAsSb has a property (characteristic) of growing thicker than InAs, adjacent p-
In this way, the p-
つまり、複数のナノワイヤダイオード４のそれぞれを構成するｐ型ＧａＡｓＳｂ（ナノワイヤ）３が少なくとも上部で（ここでは全長にわたって）互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２の周囲が空洞になるように、複数のナノワイヤダイオード４が形成される。
ここでは、複数のナノワイヤダイオード４のうち最外周に位置する複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２が互いに接触し、複数の最外周ナノワイヤダイオード４Ｘの内側に位置する複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２の周囲が空洞になるように、複数のナノワイヤダイオード４が形成される（例えば図２〜図４参照）。
That is, the p-type GaAsSb (nanowires) 3 forming each of the plurality of
Here, among the plurality of
次に、図１１に示すように、例えばフォトリソグラフィーによって下部電極（第１電極）１０の領域を規定し、例えばドライエッチングでＳｉＯ２膜９を開口する。
そして、例えばＡｕＧｅ／Ａｕ（厚さ約２０ｎｍ／約４００ｎｍ）からなる金属を蒸着し、リフトオフした後、熱処理を行なうことで、ｎ＋−ＧａＡｓ層６とオーミックコンタクトを形成する。
Next, as shown in FIG. 11, the region of the lower electrode (first electrode) 10 is defined by, for example, photolithography, and the SiO 2 film 9 is opened by, for example, dry etching.
Then, for example, a metal of AuGe / Au (thickness: about 20 nm / about 400 nm) is vapor-deposited, lifted off, and then heat-treated to form an ohmic contact with the n + -
このようにして、ｎ＋−ＧａＡｓ層６の複数のナノワイヤダイオード４の側方へ延びている部分に、例えばＡｕＧｅ／Ａｕからなる下部電極（オーミック電極）１０を形成する。なお、下部電極１０をカソード電極ともいう。
次に、例えばフォトリソグラフィーによって上部電極（第２電極）１１の領域を規定し、例えばＰｔ（約３００ｎｍ）からなる金属を蒸着し、リフトオフする。
In this way, the lower electrode (ohmic electrode) 10 made of AuGe / Au, for example, is formed in the portion of the n + -
Next, a region of the upper electrode (second electrode) 11 is defined by, for example, photolithography, and a metal made of, for example, Pt (about 300 nm) is deposited and lifted off.
このようにして、複数のナノワイヤダイオード４のそれぞれを構成するｐ型ＧａＡｓＳｂナノワイヤ３の上側に、例えばＰｔからなる上部電極１１を形成する。なお、上部電極１１をアノード電極ともいう。
次に、図１２に示すように、全体を例えばＢＣＢからなる絶縁膜（層間絶縁膜；ＢＣＢ層間絶縁膜）５で埋め込んで、複数のナノワイヤダイオード４の全体をパッシベーションする。
In this way, the
Next, as shown in FIG. 12, the whole is filled with an insulating film (interlayer insulating film; BCB interlayer insulating film) 5 made of, for example, BCB, and the whole of the plurality of
このようにして、複数のナノワイヤダイオード４の周囲に設けられるように、即ち、複数のナノワイヤダイオード４の周囲が絶縁膜５で埋め込まれるように、絶縁膜５を形成する。
このように、複数のナノワイヤダイオード４を形成する工程の後に、絶縁膜５を形成する工程を行なう。
In this way, the insulating
In this way, the step of forming the insulating
次いで、例えばフォトリソグラフィーによって、上部電極１１及び下部電極１０の上面まで達するコンタクトホール１３、１４を形成し、上部電極１１及び下部電極１０の上面を露出させる。
そして、図１３に示すように、例えばフォトリソグラフィーによって、コンタクト配線１５、１６を形成する領域を規定し、例えばＡｕめっきによって、上部電極１１及び下部電極１０のそれぞれに接続されるように、コンタクト配線１５、１６を形成する。その後、レジストは除去する。
Next, contact holes 13 and 14 reaching the upper surfaces of the
Then, as shown in FIG. 13, the
このようにして、本実施形態の具体例の化合物半導体装置を製造することができる。
ところで、上述のように構成しているのは、以下の理由による。
例えば、無線通信の受信機用の検波器やエネルギーハーベスタのエネルギー変換素子として、通常はショットキーダイオードが用いられる。
より検波感度や変換効率が高い素子として、バンド間トンネル現象を利用したバックワードダイオードがある（例えば図１４参照）。
In this way, the compound semiconductor device of the specific example of this embodiment can be manufactured.
By the way, the reason why it is configured as described above is as follows.
For example, a Schottky diode is usually used as a detector for a wireless communication receiver or an energy conversion element for an energy harvester.
As an element having higher detection sensitivity and conversion efficiency, there is a backward diode utilizing the band-to-band tunnel phenomenon (see, for example, FIG. 14).
ダイオードを高効率化するためには、ｐｎ接合部の面積を縮小して接合容量を抑制することが効果的である。
通常のメサ型のダイオードではｐｎ接合部の面積を縮小するのにも限界があったため、素子をナノワイヤ化する方法が用いられる（例えば図１５参照）。
例えばＧａＡｓ（１１１）Ｂ基板の上方にｎ−ＩｎＡｓとｐ−ＧａＡｓＳｂからならナノワイヤ化したトンネルダイオードを形成することで、ｐｎ接合部の面積を縮小することが可能である。
In order to improve the efficiency of the diode, it is effective to reduce the area of the pn junction and suppress the junction capacitance.
Since there is a limit in reducing the area of the pn junction in the usual mesa type diode, a method of forming the element into a nanowire is used (for example, refer to FIG. 15).
For example, by forming a nanowire tunnel diode from n-InAs and p-GaAsSb above a GaAs (111) B substrate, the area of the pn junction can be reduced.
しかしながら、このようなナノワイヤダイオードでは、上部のｐ−ＧａＡｓＳｂにオーミック電極を設けるために、ナノワイヤダイオードの周囲に絶縁膜（層間絶縁膜）を設け、上部のｐ−ＧａＡｓＳｂの上側に電極金属を形成する。
この場合、ナノワイヤダイオードは絶縁膜の中に埋もれるため、ｐｎ接合部に絶縁膜による寄生容量が追加されてしまう（例えば図１６参照)。
However, in such a nanowire diode, an insulating film (interlayer insulating film) is provided around the nanowire diode in order to provide an ohmic electrode on the upper p-GaAsSb, and an electrode metal is formed on the upper side of the upper p-GaAsSb. .
In this case, since the nanowire diode is buried in the insulating film, a parasitic capacitance due to the insulating film is added to the pn junction (see, for example, FIG. 16).
特に、抵抗を小さくするために複数のナノワイヤダイオードを束ねた構造を採用する場合、隣接するナノワイヤダイオード間にも絶縁膜による寄生容量が追加されてしまうため、さらに寄生容量が大きくなってしまう（例えば図１７参照)。
そして、寄生容量が大きくなると高周波特性が劣化することになるため、ナノワイヤダイオード本来の特性が得られなくなる。
In particular, when adopting a structure in which a plurality of nanowire diodes are bundled in order to reduce the resistance, a parasitic capacitance due to an insulating film is added between adjacent nanowire diodes, which further increases the parasitic capacitance (for example, (See FIG. 17).
Then, as the parasitic capacitance increases, the high frequency characteristics deteriorate, so that the original characteristics of the nanowire diode cannot be obtained.
このため、例えばエネルギーハーベスタに用いた場合に電力を変換するときの変換効率の低下を招き、通信用の検波器に用いた場合に検波感度の低下を招くことになる。
そこで、ナノワイヤダイオードの周囲の絶縁膜による寄生容量を低減すべく、上述のような構成を採用している。
ところで、上述のようなナノワイヤダイオード４を含む化合物半導体装置は、例えば図１８に示すような微小電力のエネルギーハーベスティングに用いられるエネルギーハーベスタ、あるいは、例えば図１９に示すようなマイクロ波、ミリ波、テラヘルツ波などの高周波信号を検波する検波器（通信用検波器；受信機用検波器）として利用することができる。
Therefore, for example, when it is used for an energy harvester, it causes a decrease in conversion efficiency when converting electric power, and when it is used as a communication detector, it causes a decrease in detection sensitivity.
Therefore, in order to reduce the parasitic capacitance due to the insulating film around the nanowire diode, the above-mentioned configuration is adopted.
By the way, the compound semiconductor device including the
ここでは、エネルギーハーベスタは、例えば図１８に示すように、アンテナ１７と、電力変換器１８と、昇圧器１９と、二次電池２０とを備える。
また、電力変換器１８は、ダイオード２１と、キャパシタ２２と、インダクタ２３とを備える。
そして、ダイオード２１に、上述のように構成されるナノワイヤダイオード４を適用することができる。
Here, the energy harvester includes an
The power converter 18 also includes a diode 21, a
Then, the
また、検波器は、例えば図１９に示すように、アンテナ２４と、ダイオード２５と、インダクタ２６とを備える。
そして、ダイオード２５に、上述のように構成されるナノワイヤダイオード４を適用することができる。
これらのエネルギーハーベスタや検波器は、上述のように構成されるナノワイヤダイオード４を備え、ナノワイヤダイオード４の集合体の内部に空洞を設けることで、複数のナノワイヤダイオード４の周囲の絶縁膜５による寄生容量を低減することができる。
The detector includes an antenna 24, a
Then, the
These energy harvesters and wave detectors are provided with the
このため、配線後のナノワイヤダイオード４の高周波特性に劣化がなく、ナノワイヤダイオード本来の特性を得ることができる。
つまり、上述のように構成されるナノワイヤダイオード４を用いることで、ダイオードの高周波化に寄与できる。
この結果、例えばエネルギーハーベスタに用いた場合（例えば図１８参照）に、効率良く電力エネルギー変換が行なえるようになり、エネルギー変換効率が向上する。
Therefore, the high frequency characteristics of the
That is, by using the
As a result, for example, when used in an energy harvester (see, for example, FIG. 18), the power energy can be efficiently converted, and the energy conversion efficiency is improved.
また、例えば通信用検波器に用いた場合（例えば図１９参照）に、検波感度の劣化を引き起こさないようにすることができる。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法、検波器、エネルギーハーベスタは、ナノワイヤダイオード４の周囲の絶縁膜５による寄生容量を低減することができるという効果を有する。
Further, for example, when it is used for a communication detector (see, for example, FIG. 19), it is possible to prevent deterioration of detection sensitivity.
Therefore, the compound semiconductor device, the manufacturing method thereof, the wave detector, and the energy harvester according to the present embodiment have an effect that the parasitic capacitance due to the insulating
なお、上述の実施形態では、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３が、全長にわたって互いに接触しているものとしているが、これに限られるものではなく、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体（第２導電型半導体）３は、少なくとも上部が互いに接触していれば良い。
In the above-described embodiment, the second conductivity type semiconductors (here, p-type semiconductors) 3 constituting each of the plurality of
例えば、図２０に示すように、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３は、上部（上部側面）３Ｙが互いに接触しており、下部３Ｘの周囲が空洞になっていても良い。なお、これを第１変形例という。
つまり、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の上側部分３Ｙだけがその全長にわたって互いに接触し、その側面同士が接続されるようにしても良い。
For example, as shown in FIG. 20, in the second conductivity type semiconductor (here, p-type semiconductor) 3 that constitutes each of the plurality of
That is, only the
ここでは、第２導電型半導体（ここではｐ型半導体）３は、上部３Ｙの断面サイズが下部３Ｘの断面サイズよりも大きくなっている。
このように、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３の上側部分３Ｙだけが互いに接触するようにし、側面同士が接続されるようにして、これらの隙間を埋めることで、絶縁膜５を形成するために絶縁材料で埋め込んでも、これらの隙間に絶縁材料が入り込まないようにすることができる。
Here, in the second conductivity type semiconductor (here, p-type semiconductor) 3, the sectional size of the
In this way, only the
なお、絶縁材料が入り込まないようにすることができるのであれば、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３の上側部分３Ｙとｐ型半導体３の上側部分３Ｙの間の隙間は完全に埋められていなくても良い。
但し、確実に絶縁材料が入り込まないようにするには、複数のナノワイヤダイオード４のそれぞれを構成するｐ型半導体３の上側部分３Ｙとｐ型半導体３の上側部分３Ｙの間の隙間がなくなるように隣接するｐ型半導体３の上側部分３Ｙ同士が接触するようにして、上部を閉じるのが好ましい。
Note that if it is possible to prevent the insulating material from entering, the gap between the
However, in order to ensure that the insulating material does not enter, make sure that there is no gap between the
また、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３は、下部３Ｘが互いに接触しており、複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の下部３Ｘの周囲が空洞になっている。
なお、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３は、全長にわたって互いに接触していることになる。また、ここでは、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の下部３Ｘは、全長にわたって互いに接触しており、その側面同士が接続されている。
In addition, the second conductivity type semiconductors (here, p-type semiconductors) 3 constituting each of the
The second conductivity type semiconductors (here, p-type semiconductors) 3 forming each of the plurality of
ここでは、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の下部３Ｘは、複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の下部３Ｘよりも断面サイズが大きくなっている。
このように、本第１変形例では、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２の周囲が空洞になるだけでなく、ｐ型半導体３の下部３Ｘの周囲も空洞になる。
Here, the
As described above, in the first modified example, not only the periphery of the n-
これにより、複数のナノワイヤダイオード４のそれぞれを構成するｎ型半導体２とｐ型半導体３の接合部（ｐｎ接合部）７の周囲が空洞になり、ｐｎ接合部７に絶縁膜５による寄生容量が生じるのを抑制することができる。
また、複数のナノワイヤダイオード４を設ける場合に、隣接するナノワイヤダイオード４間（具体的には隣接するｎ型半導体２間及び隣接するｐ型半導体３間）に絶縁膜５による寄生容量が追加されてしまい、さらに寄生容量が大きくなってしまうのを抑制することができる。
As a result, a hollow is formed around the junction (pn junction) 7 of the n-
In addition, when a plurality of
この結果、ダイオード全体の高周波特性が改善される。
このため、例えばエネルギーハーベスタに用いた場合（例えば図１８参照）に、効率良く電力エネルギー変換が行なえるようになり、エネルギー変換効率が向上する。
また、例えば通信用検波器に用いた場合（例えば図１９参照）に、検波感度の劣化を引き起こさないようにすることができる。
As a result, the high frequency characteristics of the entire diode are improved.
Therefore, for example, when used in an energy harvester (see, for example, FIG. 18), power energy conversion can be efficiently performed, and energy conversion efficiency is improved.
Further, for example, when it is used for a communication detector (see, for example, FIG. 19), it is possible to prevent deterioration of detection sensitivity.
なお、その他の構成は上述の実施形態の場合と同様にすれば良い。
具体的には、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の上部（上側部分）３Ｙを例えばｐ型ＧａＳｂとし、下部（下側部分）３Ｘを例えばｐ型ＧａＡｓＳｂとすれば良い。
つまり、上述の実施形態の構成において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の上部３Ｙだけを例えばｐ型ＧａＳｂとすれば良い。
Note that other configurations may be similar to those in the above-described embodiment.
Specifically, the upper part (upper part) 3Y of the second conductivity type semiconductor (here, p-type semiconductor) 3 constituting each of the plurality of
That is, in the configuration of the above-described embodiment, only the
これにより、ＧａＳｂはＧａＡｓＳｂよりも太く成長する性質を利用して、隣り合うｐ型ＧａＡｓＳｂ３Ｘ間に空間（隙間）を形成するとともに、隣り合うｐ型ＧａＳｂ３Ｙ間が互いに接触してこれらの間の隙間が埋められているものとすることができる。
このように、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体（ここではｐ型半導体）３の上部３Ｙと下部３Ｘで異なるｐ型半導体を用いることで、上部３Ｙが互いに接触し、下部３Ｘの周囲が空洞になっているものとすることができる。
This makes use of the property that GaSb grows thicker than GaAsSb to form a space (gap) between the adjacent p-type GaAsSb3X, and the adjacent p-type GaSb3Y are in contact with each other to form a gap between them. It can be buried.
As described above, by using different p-type semiconductors for the
このように構成される第１変形例の化合物半導体装置は、以下のようにして製造することができる。
つまり、第１変形例の化合物半導体装置の製造方法は、上述の実施形態の化合物半導体装置の製造方法と同様に、基板１の上方に設けられた第１導電型半導体（ここではｎ型半導体）２と、第１導電型半導体２の上方に接合された第２導電型半導体（ここではｐ型半導体）３とを有する複数のナノワイヤダイオード４を形成する工程（例えば図２１〜図２６参照）と、複数のナノワイヤダイオード４の周囲に設けられるように絶縁膜５を形成する工程（例えば図２０参照）とを含む。
The compound semiconductor device of the first modified example having such a configuration can be manufactured as follows.
That is, the method of manufacturing the compound semiconductor device of the first modification is similar to the method of manufacturing the compound semiconductor device of the above-described embodiment, and the first conductivity type semiconductor (here, n-type semiconductor) provided above the
そして、上述の実施形態の化合物半導体装置の製造方法と同様に、複数のナノワイヤダイオード４を形成する工程において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３が少なくとも上部で互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になるように、複数のナノワイヤダイオード４を形成する。
Then, as in the method of manufacturing the compound semiconductor device according to the above-described embodiment, in the step of forming the plurality of
また、上述の実施形態の化合物半導体装置の製造方法と同様に、複数のナノワイヤダイオード４を形成する工程の後に、絶縁膜５を形成する工程を行なう。
一方、上述の実施形態の化合物半導体装置の製造方法と異なり、複数のナノワイヤダイオード４を形成する工程において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３の上部３Ｙが互いに接触し、複数のナノワイヤダイオード４のうち最外周に位置する複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成する第１導電型半導体２及び第２導電型半導体３の下部３Ｘが互いに接触し、複数の最外周ナノワイヤダイオード４Ｘの内側に位置する複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成する第１導電型半導体２及び第２導電型半導体３の下部３Ｘの周囲が空洞になるように、複数のナノワイヤダイオード４を形成する。また、絶縁膜５を形成する工程において、複数のナノワイヤダイオード４の周囲が絶縁膜５で埋め込まれるように絶縁膜５を形成する。
Further, similar to the method of manufacturing the compound semiconductor device of the above-described embodiment, the step of forming the insulating
On the other hand, unlike the method of manufacturing the compound semiconductor device according to the above-described embodiment, in the process of forming the plurality of
以下、図２１〜図２６を参照しながら、具体例を挙げて、具体的に説明する。
まず、図２１に示すように、上述の実施形態の場合と同様に、半絶縁性ＧａＡｓ（１１１）Ｂ基板１上に、ｎ＋−ＧａＡｓ層６を成長させ、その表面全体にＳｉＯ２を堆積させて絶縁膜９としてのＳｉＯ２膜を形成する。
次に、図２２に示すように、上述の実施形態の場合と同様に、例えば電子ビーム（ＥＢ）リソグラフィーによって、ＳｉＯ２膜９上に、ナノワイヤダイオード４を成長させるための領域を規定し、例えばドライエッチングによって、ＳｉＯ２膜９に複数の開口を形成する。
Hereinafter, a specific example will be given and specifically described with reference to FIGS. 21 to 26.
First, as shown in FIG. 21, as in the case of the above-described embodiment, the n + -
Next, as shown in FIG. 22, as in the case of the above-described embodiment, a region for growing the
次に、図２３に示すように、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４を成長させるために、Ａｕ触媒８を、例えば蒸着・リフトオフによって、ＳｉＯ２膜９に形成された複数の開口のそれぞれに設ける。
次に、図２４に示すように、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４を構成する第１導電型半導体２としてのｎ型ＩｎＡｓ（ｎ型ＩｎＡｓナノワイヤ）を同時に成長させる。
Next, as shown in FIG. 23, as in the case of the above-described embodiment, in order to grow the plurality of
Next, as shown in FIG. 24, as in the case of the above-described embodiment, n-type InAs (n-type InAs nanowires) as the first
このとき、最外周に形成されるｎ型ＩｎＡｓナノワイヤ２（４Ｘ）は、これらの内側に形成されるｎ型ＩｎＡｓナノワイヤ２（４Ｙ）よりもサイズ（ここでは直径）が大きくなる。このため、最外周に形成されるｎ型ＩｎＡｓナノワイヤ２（４Ｘ）は互いに近接するもの同士が接触して、ｎ型ＩｎＡｓナノウォールを形成する。一方、これらの内側に形成されるｎ型ＩｎＡｓナノワイヤ２（４Ｙ）の間には空間が形成される。 At this time, the size (here, diameter) of the n-type InAs nanowires 2 (4X) formed on the outermost periphery is larger than that of the n-type InAs nanowires 2 (4Y) formed inside them. Therefore, the n-type InAs nanowires 2 (4X) formed on the outermost periphery are in contact with each other so as to form n-type InAs nanowalls. On the other hand, a space is formed between the n-type InAs nanowires 2 (4Y) formed inside these.
続いて、図２５に示すように、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４を構成する第２導電型半導体３（３Ｘ）としてのｐ型ＧａＡｓＳｂ（ｐ型ＧａＡｓＳｂナノワイヤ）を、ｎ型ＩｎＡｓナノワイヤ２上に同時に成長させる。ここでは、ｎ型ＩｎＡｓナノワイヤ２に連続してｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ）を成長させる。
Subsequently, as shown in FIG. 25, as in the case of the above-described embodiment, p-type GaAsSb (p-type GaAsSb nanowires) as the second conductivity type semiconductors 3 (3X) forming the plurality of
ここで、ＧａＡｓＳｂはＩｎＡｓよりも太く成長する性質があるが、ここでは、上述のｎ型ＩｎＡｓナノワイヤ２と同様に、最外周に形成されるｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ、４Ｘ）は互いに近接するもの同士が接触して、ｐ型ＧａＡｓＳｂナノウォールを形成し、これらの内側に形成されるｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ、４Ｙ）の間には空間（隙間）が形成される。
Here, GaAsSb has a property of growing thicker than InAs, but here, like the n-
次に、図２６に示すように、複数のナノワイヤダイオード４を構成する第２導電型半導体３（３Ｙ）としてのｐ型ＧａＳｂ（ｐ型ＧａＳｂナノワイヤ）を、ｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ）上に同時に成長させる。ここでは、ｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ）に連続してｐ型ＧａＳｂナノワイヤ３（３Ｙ）を成長させる。
ここで、ＧａＳｂはＧａＡｓＳｂよりも太く成長する性質があるため、隣り合うｐ型ＧａＳｂナノワイヤ３（３Ｙ）は互いに接触して成長することになる。
Next, as shown in FIG. 26, the p-type GaSb (p-type GaSb nanowire) as the second conductivity type semiconductor 3 (3Y) forming the plurality of
Here, since GaSb has a property of growing thicker than GaAsSb, the adjacent p-type GaSb nanowires 3 (3Y) grow in contact with each other.
なお、ナノワイヤダイオード４の間隔、即ち、下側のｎ−ＩｎＡｓ２のピッチ（間隔）を調整することで、中間のｐ−ＧａＡｓＳｂ３（３Ｘ）の間には隙間ができ、上側のｐ−ＧａＳｂ３（３Ｙ）は隣り合うものが接触するようにすることが可能である。
このようにして、複数のｎ型ＩｎＡｓナノワイヤ２のそれぞれにｐ型ＧａＡｓＳｂナノワイヤ３（３Ｘ）及びｐ型ＧａＳｂナノワイヤ３（３Ｙ）が接合されて、複数のナノワイヤダイオード４が形成される。
By adjusting the interval between the
In this way, the p-type GaAsSb nanowires 3 (3X) and the p-type GaSb nanowires 3 (3Y) are bonded to each of the plurality of n-
つまり、複数のナノワイヤダイオード４のそれぞれを構成するｐ型ＧａＳｂ（ナノワイヤ）３（３Ｙ）が互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２及びｐ型ＧａＡｓＳｂ（ナノワイヤ）３（３Ｘ）の周囲が空洞になるように、複数のナノワイヤダイオード４が形成される。
ここでは、複数のナノワイヤダイオード４のうち最外周に位置する複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２及びｐ型ＧａＡｓＳｂ（ナノワイヤ）３Ｘが互いに接触し、複数の最外周ナノワイヤダイオード４Ｘの内側に位置する複数の内側ナノワイヤダイオード４Ｙのそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２及びｐ型ＧａＡｓＳｂ（ナノワイヤ）３Ｘの周囲が空洞になるように、複数のナノワイヤダイオード４が形成される。
That is, the p-type GaSb (nanowire) 3 (3Y) forming each of the plurality of
Here, the n-type InAs (nanowire) 2 and the p-type GaAsSb (nanowire) 3X forming each of the outermost
これにより、複数のナノワイヤダイオード４のそれぞれを構成するｎ型ＩｎＡｓ２とｐ型ＧａＡｓＳｂ３Ｘの接合部（ｐｎ接合部）７の周囲が空洞になり、ｐｎ接合部７に絶縁膜５による寄生容量が生じるのを抑制することができる。
また、複数のナノワイヤダイオード４を設ける場合に、隣接するナノワイヤダイオード４間（具体的には近接するｎ型ＩｎＡｓ２間及び近接するｐ型ＧａＡｓＳｂ３（３Ｘ）間）に絶縁膜５による寄生容量が追加されてしまい、さらに寄生容量が大きくなってしまうのを抑制することができる。
As a result, a cavity is formed around the junction (pn junction) 7 of the n-type InAs2 and the p-type GaAsSb3X forming each of the plurality of
In addition, when a plurality of
以降、上述の実施形態の場合と同様に、下部電極（第１電極）１０、上部電極（第２電極）１１、絶縁膜（層間絶縁膜）５、コンタクト配線１５、１６を形成して、化合物半導体装置を製造することができる。
ところで、上述の実施形態では、先に、複数のナノワイヤダイオード４を形成し、その後に、絶縁膜（層間絶縁膜）５を形成しているが、これに限られるものではなく、例えば図２７〜図４１に示すように、先に、絶縁膜（層間絶縁膜）５（５Ｘ）を形成し、その後に、複数のナノワイヤダイオード４を形成しても良い。なお、これを第２変形例という。
Thereafter, as in the case of the above-described embodiment, the lower electrode (first electrode) 10, the upper electrode (second electrode) 11, the insulating film (interlayer insulating film) 5, the
By the way, in the above-described embodiment, the plurality of
第２変形例の化合物半導体装置の製造方法は、上述の実施形態の化合物半導体装置の製造方法と同様に、基板１の上方に設けられた第１導電型半導体（ここではｎ型半導体）２と、第１導電型半導体２の上方に接合された第２導電型半導体（ここではｐ型半導体）３とを有する複数のナノワイヤダイオード４を形成する工程（例えば図３７、図３８参照）と、複数のナノワイヤダイオード４の周囲に設けられるように絶縁膜５（５Ｘ）を形成する工程（例えば図３３〜図３６参照）とを含む。
The manufacturing method of the compound semiconductor device of the second modification is similar to the manufacturing method of the compound semiconductor device of the above-described embodiment, and includes a first conductivity type semiconductor (here, n-type semiconductor) 2 provided above the
そして、上述の実施形態の化合物半導体装置の製造方法と同様に、複数のナノワイヤダイオード４を形成する工程において、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３が少なくとも上部で互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になるように、複数のナノワイヤダイオード４を形成する。
Then, as in the method of manufacturing the compound semiconductor device according to the above-described embodiment, in the step of forming the plurality of
一方、上述の実施形態の化合物半導体装置の製造方法と異なり、絶縁膜５（５Ｘ）を形成する工程の後に、複数のナノワイヤダイオード４を形成する工程を行なう。また、絶縁膜５（５Ｘ）を形成する工程において、複数のナノワイヤダイオード４を形成する領域に開口部が形成されるように絶縁膜５（５Ｘ）を形成する。また、複数のナノワイヤダイオード４を形成する工程において、開口部に複数のナノワイヤダイオード４を形成する。
On the other hand, unlike the method of manufacturing the compound semiconductor device of the above-described embodiment, the step of forming the plurality of
このようにして製造される場合、上述の実施形態の場合と異なり、絶縁膜（層間絶縁膜）５（５Ｘ）を形成する際に絶縁材料が複数のナノワイヤダイオード４の間に入り込むことを考慮しなくても良い。
このため、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型半導体２（ここではｎ−ＩｎＡｓ；ｎ型半導体２の側面）は互いに接触していなくても良い。
In the case of being manufactured in this way, unlike the case of the above-described embodiment, considering that the insulating material enters between the plurality of
Therefore, the n-type semiconductors 2 (here, n-InAs; the side surface of the n-type semiconductor 2) forming each of the plurality of
そこで、第２変形例の化合物半導体装置は、図２７に示すように、基板１の上方に設けられた第１導電型半導体（ここではｎ型半導体）２と、第１導電型半導体２の上方に接合された第２導電型半導体（ここではｐ型半導体）３とを有する複数のナノワイヤダイオード４と、複数のナノワイヤダイオード４の周囲に設けられた絶縁膜５（５Ｘ）とを備え、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、少なくとも上部が互いに接触しており、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になっているものであれば良い。
Therefore, in the compound semiconductor device of the second modification, as shown in FIG. 27, the first conductive type semiconductor (here, n type semiconductor) 2 provided above the
ここで、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、全長にわたって互いに接触しているものとすれば良い。
また、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２は、最外周のものとそれらの内側のものとで断面サイズが同一になっており、第１導電型半導体２の周囲が空洞になっているものとすれば良い。
Here, the second
Further, the first
なお、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、全長にわたって互いに接触している（少なくとも上部が互いに接触している）ものとしているのは、複数のナノワイヤダイオード４の上方に上部電極（第２電極）１１を設ける必要があるためである。
なお、その他の構成は上述の実施形態の場合と同様にすれば良い。
As in the case of the above-described embodiment, the second
Note that other configurations may be similar to those in the above-described embodiment.
以下、図２８〜図４１を参照しながら、具体例を挙げて、具体的に説明する。
まず、図２８に示すように、上述の実施形態の場合と同様に、半絶縁性ＧａＡｓ（１１１）Ｂ基板１上に、ｎ＋−ＧａＡｓ層６を成長させる。
次に、図２９に示すように、表面全体にＳｉＮを堆積させて絶縁膜９としてのＳｉＮ膜９Ｘを形成する。
Hereinafter, with reference to FIGS. 28 to 41, a specific example will be given to specifically describe.
First, as shown in FIG. 28, the n + -
Next, as shown in FIG. 29, SiN is deposited on the entire surface to form a
次に、図３０に示すように、上述の実施形態の場合と同様に、例えば電子ビーム（ＥＢ）リソグラフィーによって、ＳｉＮ膜９Ｘ上に、ナノワイヤダイオード４を成長させるための領域を規定し、例えばドライエッチングによって、ＳｉＮ膜９Ｘに複数の開口を形成する。
なお、ここでは、複数の最外周ナノワイヤダイオード４のそれぞれを構成するｎ型半導体２は互いに接触していなくても良いため、複数の開口のサイズ（ここでは径）は全て同一としている。
Next, as shown in FIG. 30, as in the case of the above-described embodiment, a region for growing the
Here, since the n-
次に、図３１に示すように、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４を成長させるために、Ａｕ触媒８を、例えば蒸着・リフトオフによって、ＳｉＮ膜９Ｘに形成された複数の開口のそれぞれに設ける。
なお、ここでは、ＳｉＮ膜９Ｘに形成された複数の開口のそれぞれに設けられるＡｕ触媒８のサイズ（ここでは直径）は全て同一となる。
Next, as shown in FIG. 31, in the same manner as in the above-described embodiment, in order to grow the plurality of
Here, the sizes (here, diameters) of the
次に、図３２に示すように、上述の実施形態の場合と同様に、例えばフォトリソグラフィーによって下部電極（第１電極）１０の領域を規定し、例えばＡｕＧｅ／Ａｕからなる金属を蒸着し、リフトオフし、ｎ＋−ＧａＡｓ層６とオーミックコンタクトを形成する。
このようにして、ｎ＋−ＧａＡｓ層６の複数のナノワイヤダイオード４の側方へ延びている部分に、例えばＡｕＧｅ／Ａｕからなる下部電極（オーミック電極）１０を形成する。
Next, as shown in FIG. 32, as in the case of the above-described embodiment, a region of the lower electrode (first electrode) 10 is defined by, for example, photolithography, and a metal such as AuGe / Au is deposited and lift-off is performed. Then, ohmic contact is formed with the n + -
In this way, the lower electrode (ohmic electrode) 10 made of AuGe / Au, for example, is formed in the portion of the n + -
次に、図３３〜図３６に示すように、複数のナノワイヤダイオード４を形成する領域に開口部が形成されるように絶縁膜（層間絶縁膜）５を形成する。
つまり、まず、図３３に示すように、フィラー２７として耐熱性樹脂をコートし、Ａｕ触媒８が設けられている領域を覆うように例えばフォトリソグラフィー及びドライエッチングを用いて加工する。これにより、複数のナノワイヤダイオード４を形成する領域にフィラー２７が形成される。
Next, as shown in FIGS. 33 to 36, an insulating film (interlayer insulating film) 5 is formed so that openings are formed in regions where a plurality of
That is, first, as shown in FIG. 33, a heat-resistant resin is coated as the filler 27 and processed by, for example, photolithography and dry etching so as to cover the region where the
次に、図３４に示すように、例えばＳＯＧなどのＳｉＯ２材をコートして、フィラー２７が埋め込まれるように絶縁膜（層間絶縁膜）５としてのＳｉＯ２膜５Ｘを形成する。
そして、図３５に示すように、例えばドライエッチングによって全体をエッチバックして、フィラー２７を露出させる。
その後、図３６に示すように、フィラー２７を選択的に除去する。
Next, as shown in FIG. 34, a SiO 2 material such as SOG is coated to form a SiO 2 film 5X as an insulating film (interlayer insulating film) 5 so that the filler 27 is embedded therein.
Then, as shown in FIG. 35, the entire body is etched back by, for example, dry etching to expose the filler 27.
Then, as shown in FIG. 36, the filler 27 is selectively removed.
このようにして、複数のナノワイヤダイオード４を形成する領域に開口部２８が形成されるように絶縁膜（層間絶縁膜）５Ｘ（５）を形成する。
次に、図３７、図３８に示すように、複数のナノワイヤダイオード４を形成する。つまり、上述のようにして形成された開口部２８に複数のナノワイヤダイオード４を形成する。
In this way, the insulating film (interlayer insulating film) 5X (5) is formed so that the
Next, as shown in FIGS. 37 and 38, a plurality of
このように、絶縁膜５Ｘ（５）を形成した後に、複数のナノワイヤダイオード４を形成する。つまり、複数のナノワイヤダイオード４の周囲に設けられるように絶縁膜５Ｘ（５）を形成する工程の後に、複数のナノワイヤダイオード４を形成する工程を行なう。
ここでは、まず、図３７に示すように、上述の実施形態の場合と同様に、Ａｕ触媒８を用いて、複数のナノワイヤダイオード４を構成する第１導電型半導体２としてのｎ型ＩｎＡｓ（ｎ型ＩｎＡｓナノワイヤ）を同時に成長させる。
In this way, after forming the insulating
Here, as shown in FIG. 37, first, as in the case of the above-described embodiment, the
なお、ここでは、ｎ型ＩｎＡｓナノワイヤ２のサイズ（ここでは直径）は全て同一となる。そして、ｎ型ＩｎＡｓナノワイヤ２の間には空間が形成される。
続いて、図３８に示すように、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４を構成する第２導電型半導体３としてのｐ型ＧａＡｓＳｂ（ｐ型ＧａＡｓＳｂナノワイヤ）を、ｎ型ＩｎＡｓナノワイヤ２上に同時に成長させる。ここでは、ｎ型ＩｎＡｓナノワイヤ２に連続してｐ型ＧａＡｓＳｂナノワイヤ３を成長させる。
Here, all the sizes (here, diameters) of the n-
Subsequently, as shown in FIG. 38, as in the case of the above-described embodiment, the p-type GaAsSb (p-type GaAsSb nanowire) as the second
ここで、ＧａＡｓＳｂはＩｎＡｓよりも太く成長する性質があるため、隣り合うｐ型ＧａＡｓＳｂナノワイヤ３は互いに接触して成長することになる。
このようにして、複数のｎ型ＩｎＡｓナノワイヤ２のそれぞれにｐ型ＧａＡｓＳｂナノワイヤ３が接合されて、複数のナノワイヤダイオード４が形成される。
つまり、複数のナノワイヤダイオード４のそれぞれを構成するｐ型ＧａＡｓＳｂ（ナノワイヤ）３が少なくとも上部で（ここでは全長にわたって）互いに接触し、かつ、複数のナノワイヤダイオード４のそれぞれを構成するｎ型ＩｎＡｓ（ナノワイヤ）２の周囲が空洞になるように、複数のナノワイヤダイオード４が形成される。
Since GaAsSb has a property of growing thicker than InAs, adjacent p-
In this way, the p-
That is, the p-type GaAsSb (nanowires) 3 forming each of the plurality of
これにより、複数のナノワイヤダイオード４のそれぞれを構成するｎ型ＩｎＡｓ２とｐ型ＧａＡｓＳｂ３の接合部（ｐｎ接合部）７の周囲が空洞になり、ｐｎ接合部７に絶縁膜５による寄生容量が生じるのを抑制することができる。
また、複数のナノワイヤダイオード４を設ける場合に、隣接するナノワイヤダイオード４間に絶縁膜５Ｘ（５）による寄生容量が追加されてしまい、さらに寄生容量が大きくなってしまうのを抑制することができる。
As a result, a cavity is formed around the junction (pn junction) 7 of the n-
Further, when a plurality of
次に、図３９に示すように、例えばフォトリソグラフィーによって上部電極（第２電極）１１の領域を規定し、例えばＰｔなどの金属を蒸着し、リフトオフする。
このようにして、複数のナノワイヤダイオード４のそれぞれを構成するｐ型ＧａＡｓＳｂナノワイヤ３の上側に、Ｐｔからなる上部電極１１を形成する。
次いで、図４０に示すように、例えばフォトリソグラフィーによってコンタクトホール２９の領域を規定し、例えばドライエッチングによって下部電極１０に達するコンタクトホール２９を形成する。
Next, as shown in FIG. 39, the region of the upper electrode (second electrode) 11 is defined by, for example, photolithography, and a metal such as Pt is deposited and lifted off.
In this way, the
Next, as shown in FIG. 40, the region of the
そして、図４１に示すように、例えばフォトリソグラフィーによって、コンタクト配線３０、３１を形成する領域を規定し、例えばＡｕめっきによって、上部電極１１及び下部電極１０のそれぞれに接続されるように、コンタクト配線３０、３１を形成する。その後、レジストは除去する。
このようにして、第２変形例の化合物半導体装置を製造することができる。
Then, as shown in FIG. 41, the
In this way, the compound semiconductor device of the second modification can be manufactured.
なお、この第２変形例は、上述の実施形態の変形例として、即ち、上述の実施形態の製造方法を変更したものとして説明しているが、この第２変形例を、上述の第１変形例に適用することもできる。
この第２変形例を上述の第１変形例に適用する場合、絶縁膜（層間絶縁膜）５（５Ｘ）を形成する際に絶縁材料が複数のナノワイヤダイオード４の間に入り込むことを考慮しなくても良い。
In addition, although this 2nd modification is demonstrated as a modification of the above-mentioned embodiment, ie, what changed the manufacturing method of the above-mentioned embodiment, this 2nd modification is a 1st above-mentioned modification. It can also be applied to examples.
When this second modified example is applied to the above-described first modified example, it is not necessary to consider that the insulating material enters between the plurality of
このため、複数の最外周ナノワイヤダイオード４Ｘのそれぞれを構成するｎ型半導体２（ｎ型半導体２の側面）及びｐ型半導体３の下部３Ｘ（ｐ型半導体３の下部３Ｘの側面）は互いに接触していなくても良い。
そこで、化合物半導体装置は、基板１の上方に設けられた第１導電型半導体（ここではｎ型半導体）２と、第１導電型半導体２の上方に接合された第２導電型半導体（ここではｐ型半導体）３とを有する複数のナノワイヤダイオード４と、複数のナノワイヤダイオード４の周囲に設けられた絶縁膜５（５Ｘ）とを備え、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体２は、少なくとも上部が互いに接触しており、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２の周囲が空洞になっているものであれば良い。
Therefore, the n-type semiconductor 2 (side surface of the n-type semiconductor 2) and the
Therefore, the compound semiconductor device includes a first conductivity type semiconductor (here, an n-type semiconductor) 2 provided above the
また、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、上部３Ｙが互いに接触しており、下部３Ｘの周囲が空洞になっているものであれば良い。
ここで、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３の上部３Ｙは、全長にわたって互いに接触しているものとすれば良い。
また、複数のナノワイヤダイオード４のそれぞれを構成する第１導電型半導体２及び第２導電型半導体３の下部３Ｘは、最外周のものとそれらの内側のものとで断面サイズが同一になっており、第１導電型半導体２及び第２導電型半導体３の下部３Ｘの周囲が空洞になっているものとすれば良い。
Moreover, the second
Here, the
Further, the
なお、上述の実施形態の場合と同様に、複数のナノワイヤダイオード４のそれぞれを構成する第２導電型半導体３は、上部３Ｙが互いに接触している（少なくとも上部が互いに接触している）ものとするのは、複数のナノワイヤダイオード４の上方に上部電極（第２電極）１１を設ける必要があるためである。
なお、上述の実施形態及び各変形例では、基板１をＧａＡｓ基板としているが、これに限られるものではなく、例えば、Ｓｉ、ＩｎＰ、ＧａＳｂなどの基板を用いても良い。
In addition, as in the case of the above-described embodiment, in the second
In addition, although the
また、高周波動作を考慮すると基板１は半絶縁性の方が望ましいため、上述の実施形態及び各変形例では、基板１を半絶縁性基板としているが、半絶縁性基板でなくても良い。
また、上述の実施形態及び各変形例では、基板１上に形成する絶縁膜９をＳｉＯ２膜としているが、これに限られるものではなく、例えばＳｉＮなどの他の絶縁膜としても良い。
Further, in consideration of the high frequency operation, the
Further, in the above-described embodiment and each modification, the insulating
また、上述の実施形態及び各変形例において、複数のナノワイヤダイオード４の全体を、例えばＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３などの絶縁膜（薄い絶縁膜）でカバーされるようにしても良い。
また、上述の実施形態及び各変形例では、ナノワイヤダイオード４を構成するｎ型半導体２（第１導電型半導体）を基板１側に設け、ｐ型半導体３（第２導電型半導体）を基板１から遠い側に設けているが、これに限られるものではなく、逆に、ナノワイヤダイオード４を構成するｐ型半導体２（第１導電型半導体）を基板１側に設け、ｎ型半導体３（第２導電型半導体）を基板１から遠い側に設けても良い。
In addition, in the above-described embodiment and each modification, the whole of the plurality of
Further, in the above-described embodiment and each modification, the n-type semiconductor 2 (first conductivity type semiconductor) forming the
なお、上述の実施形態及び各変形例では、Ａｕ触媒８を用いているが、これに限られるものではなく、Ａｕ触媒を用いないでも良い。
なお、本発明は、上述した実施形態及び各変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び各変形例に関し、更に、付記を開示する。
In addition, although the
It should be noted that the present invention is not limited to the configurations described in the above-described embodiments and modifications, and can be variously modified without departing from the spirit of the present invention.
Hereinafter, additional notes will be disclosed regarding the above-described embodiment and each modification.
（付記１）
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする化合物半導体装置。
(Appendix 1)
A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
A compound semiconductor device, wherein a cavity is formed around the first conductivity type semiconductor forming each of the plurality of nanowire diodes.
（付記２）
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、上部が互いに接触しており、下部の周囲が空洞になっていることを特徴とする、付記１に記載の化合物半導体装置。
（付記３）
前記第２導電型半導体は、上部の断面サイズが下部の断面サイズよりも大きいことを特徴とする、付記２に記載の化合物半導体装置。
(Appendix 2)
The compound semiconductor device according to
(Appendix 3)
3. The compound semiconductor device according to
（付記４）
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、全長にわたって互いに接触していることを特徴とする、付記１に記載の化合物半導体装置。
（付記５）
前記第２導電型半導体は、前記第１導電型半導体よりも断面サイズが大きいことを特徴とする、付記４に記載の化合物半導体装置。
(Appendix 4)
2. The compound semiconductor device according to
(Appendix 5)
5. The compound semiconductor device according to
（付記６）
前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体は、互いに接触しており、
前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっており、
前記複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、下部が互いに接触しており、
前記複数の内側ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の下部の周囲が空洞になっていることを特徴とする、付記２又は３に記載の化合物半導体装置。
(Appendix 6)
Of the plurality of nanowire diodes, the first conductivity type semiconductor constituting each of the plurality of outermost peripheral nanowire diodes located on the outermost periphery are in contact with each other,
A cavity is formed around the first conductivity type semiconductor forming each of the plurality of inner nanowire diodes located inside the plurality of outermost peripheral nanowire diodes,
The second conductivity type semiconductors constituting each of the plurality of outermost nanowire diodes have lower portions in contact with each other,
4. The compound semiconductor device according to
（付記７）
前記複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の下部は、前記複数の内側ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の下部よりも断面サイズが大きいことを特徴とする、付記６に記載の化合物半導体装置。
(Appendix 7)
The lower portion of the second conductivity type semiconductor forming each of the plurality of outermost peripheral nanowire diodes has a larger cross-sectional size than the lower portion of the second conductivity type semiconductor forming each of the plurality of inner nanowire diodes. The compound semiconductor device according to
（付記８）
前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体は、互いに接触しており、
前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする、付記４又は５に記載の化合物半導体装置。
(Appendix 8)
Of the plurality of nanowire diodes, the first conductivity type semiconductor constituting each of the plurality of outermost peripheral nanowire diodes located on the outermost periphery are in contact with each other,
6. The compound according to
（付記９）
前記複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体は、前記複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体よりも断面サイズが大きいことを特徴とする、付記８に記載の化合物半導体装置。
（付記１０）
前記第１導電型半導体は、ｎ型半導体であって、少なくともＩｎＡｓを含み、
前記第２導電型半導体は、ｐ型半導体であって、少なくともＧａＳｂを含むことを特徴とする、付記１〜９のいずれか１項に記載の化合物半導体装置。
(Appendix 9)
The cross-sectional size of the first conductivity type semiconductor forming each of the plurality of outermost peripheral nanowire diodes is larger than that of the first conductivity type semiconductor forming each of the plurality of inner nanowire diodes. 8. The compound semiconductor device according to
(Appendix 10)
The first conductivity type semiconductor is an n-type semiconductor and includes at least InAs,
10. The compound semiconductor device according to any one of
（付記１１）
前記第１導電型半導体は、ＩｎＡｓ又はＩｎＧａＡｓからなり、
前記第２導電型半導体は、ＧａＳｂ、ＧａＡｓＳｂ、ＡｌＧａＳｂからなることを特徴とする、付記１０に記載の化合物半導体装置。
（付記１２）
前記基板と前記第１導電型半導体の間に設けられ、前記複数のナノワイヤダイオードの側方へ延びているｎ型ＧａＡｓ層と、
前記ｎ型ＧａＡｓ層の前記複数のナノワイヤダイオードの側方へ延びている部分に設けられた第１電極と、
前記第２導電型半導体の上側に設けられた第２電極とを備えることを特徴とする、付記１０又は１１に記載の化合物半導体装置。
(Appendix 11)
The first conductivity type semiconductor is made of InAs or InGaAs,
11. The compound semiconductor device according to
(Appendix 12)
An n-type GaAs layer provided between the substrate and the first conductivity type semiconductor and extending laterally of the plurality of nanowire diodes;
A first electrode provided on a portion of the n-type GaAs layer extending laterally of the plurality of nanowire diodes;
12. The compound semiconductor device according to
（付記１３）
前記第２導電型半導体上にＡｕ触媒を備えることを特徴とする、付記１０〜１２のいずれか１項に記載の化合物半導体装置。
（付記１４）
アンテナと、
前記アンテナに接続された化合物半導体装置とを備え、
前記化合物半導体装置は、
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする検波器。
(Appendix 13)
13. The compound semiconductor device according to any one of
(Appendix 14)
An antenna,
A compound semiconductor device connected to the antenna,
The compound semiconductor device is
A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
A detector having a cavity around the first conductivity type semiconductor constituting each of the plurality of nanowire diodes.
（付記１５）
アンテナと、
前記アンテナに接続され、化合物半導体装置を含む電力変換器とを備え、
前記化合物半導体装置は、
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とするエネルギーハーベスタ。
(Appendix 15)
An antenna,
A power converter including a compound semiconductor device, the power converter being connected to the antenna,
The compound semiconductor device is
A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
An energy harvester characterized in that a cavity is formed around the first conductivity type semiconductor constituting each of the plurality of nanowire diodes.
（付記１６）
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードを形成する工程と、
前記複数のナノワイヤダイオードの周囲に設けられるように絶縁膜を形成する工程とを含み、
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体が少なくとも上部で互いに接触し、かつ、前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成することを特徴とする化合物半導体装置の製造方法。
(Appendix 16)
Forming a plurality of nanowire diodes each having a first conductivity type semiconductor provided above the substrate and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
Forming an insulating film so as to be provided around the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, the second conductivity type semiconductors constituting the plurality of nanowire diodes are in contact with each other at least at an upper portion, and the first plurality of nanowire diodes are formed. A method of manufacturing a compound semiconductor device, wherein the plurality of nanowire diodes are formed so that a periphery of a conductive type semiconductor is hollow.
（付記１７）
前記絶縁膜を形成する工程の後に、前記複数のナノワイヤダイオードを形成する工程を行ない、
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードを形成する領域に開口部が形成されるように前記絶縁膜を形成し、
前記複数のナノワイヤダイオードを形成する工程において、前記開口部に前記複数のナノワイヤダイオードを形成することを特徴とする、付記１６に記載の化合物半導体装置の製造方法。
(Appendix 17)
Performing a step of forming the plurality of nanowire diodes after the step of forming the insulating film,
In the step of forming the insulating film, the insulating film is formed so that an opening is formed in a region where the plurality of nanowire diodes are formed,
17. The method of manufacturing a compound semiconductor device according to
（付記１８）
前記複数のナノワイヤダイオードを形成する工程の後に、前記絶縁膜を形成する工程を行ない、
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の上部が互いに接触し、前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体及び前記第２導電型半導体の下部が互いに接触し、前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体及び前記第２導電型半導体の下部の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成し、
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードの周囲が前記絶縁膜で埋め込まれるように前記絶縁膜を形成することを特徴とする、付記１６に記載の化合物半導体装置の製造方法。
(Appendix 18)
Performing a step of forming the insulating film after the step of forming the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, a plurality of outermost peripheries of the plurality of nanowire diodes, which are in outermost positions, are in contact with each other at upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes. The lower parts of the first conductivity type semiconductor and the second conductivity type semiconductor forming each of the nanowire diodes are in contact with each other to form each of a plurality of inner nanowire diodes located inside the plurality of outermost peripheral nanowire diodes. The plurality of nanowire diodes are formed so that the lower portions of the first conductivity type semiconductor and the second conductivity type semiconductor are hollow.
17. The method of manufacturing a compound semiconductor device according to
（付記１９）
前記複数のナノワイヤダイオードを形成する工程の後に、前記絶縁膜を形成する工程を行ない、
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体が全長にわたって互いに接触し、前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体が互いに接触し、前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成し、
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードの周囲が前記絶縁膜で埋め込まれるように前記絶縁膜を形成することを特徴とする、付記１６に記載の化合物半導体装置の製造方法。
(Appendix 19)
Performing a step of forming the insulating film after the step of forming the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other over the entire length, and the plurality of outermost circumferences of the plurality of nanowire diodes are located at the outermost circumference. The first conductivity type semiconductors forming each of the nanowire diodes are in contact with each other, and a cavity is formed around the first conductivity type semiconductors forming each of the inner nanowire diodes located inside the outermost peripheral nanowire diodes. To form the plurality of nanowire diodes,
17. The method of manufacturing a compound semiconductor device according to
１ 基板
２ 第１導電型半導体
３ 第２導電型半導体
３Ｘ 第２導電型半導体の下部
３Ｙ 第２導電型半導体の上部
４ ナノワイヤダイオード
４Ｘ 最外周ナノワイヤダイオード
４Ｙ 内側ナノワイヤダイオード
５ 絶縁膜（層間絶縁膜）
５Ｘ ＳｉＯ２膜（絶縁膜；層間絶縁膜）
６ ｎ型ＧａＡｓ層
７ ｐｎ接合部
８ Ａｕ触媒
９ 絶縁膜（ＳｉＯ２膜）
９Ｘ 絶縁膜（ＳｉＮ膜）
１０ 第１電極（下部電極）
１１ 第２電極（上部電極）
１２ レジストマスク
１３、１４ コンタクトホール
１５、１６ コンタクト配線
１７ アンテナ
１８ 電力変換器
１９ 昇圧器
２０ 二次電池
２１ ダイオード
２２ キャパシタ
２３ インダクタ
２４ アンテナ
２５ ダイオード
２６ インダクタ
２７ フィラー
２８ 開口部
２９ コンタクトホール
３０、３１ コンタクト配線
1
5X SiO 2 film (insulating film; interlayer insulating film)
6 n-
9X insulation film (SiN film)
10 First electrode (lower electrode)
11 Second electrode (upper electrode)
12 Resist
Claims (13)
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする化合物半導体装置。 A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
A compound semiconductor device, wherein a cavity is formed around the first conductivity type semiconductor forming each of the plurality of nanowire diodes.
前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっており、
前記複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、下部が互いに接触しており、
前記複数の内側ナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の下部の周囲が空洞になっていることを特徴とする、請求項２に記載の化合物半導体装置。 Of the plurality of nanowire diodes, the first conductivity type semiconductor constituting each of the plurality of outermost peripheral nanowire diodes located on the outermost periphery are in contact with each other,
A cavity is formed around the first conductivity type semiconductor forming each of the plurality of inner nanowire diodes located inside the plurality of outermost peripheral nanowire diodes,
The second conductivity type semiconductors constituting each of the plurality of outermost nanowire diodes have lower portions in contact with each other,
The compound semiconductor device according to claim 2, wherein a periphery of a lower portion of the second conductivity type semiconductor forming each of the plurality of inner nanowire diodes is hollow.
前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする、請求項３に記載の化合物半導体装置。 Of the plurality of nanowire diodes, the first conductivity type semiconductor constituting each of the plurality of outermost peripheral nanowire diodes located on the outermost periphery are in contact with each other,
4. The compound semiconductor according to claim 3, wherein the first conductivity type semiconductor forming each of the inner nanowire diodes located inside the outermost nanowire diodes is hollow around the first conductivity type semiconductor. apparatus.
前記第２導電型半導体は、ｐ型半導体であって、少なくともＧａＳｂを含むことを特徴とする、請求項１〜５のいずれか１項に記載の化合物半導体装置。 The first conductivity type semiconductor is an n-type semiconductor and includes at least InAs,
The compound semiconductor device according to claim 1, wherein the second conductivity type semiconductor is a p-type semiconductor and contains at least GaSb.
前記ｎ型ＧａＡｓ層の前記複数のナノワイヤダイオードの側方へ延びている部分に設けられた第１電極と、
前記第２導電型半導体の上側に設けられた第２電極とを備えることを特徴とする、請求項６に記載の化合物半導体装置。 An n-type GaAs layer provided between the substrate and the first conductivity type semiconductor and extending laterally of the plurality of nanowire diodes;
A first electrode provided on a portion of the n-type GaAs layer extending laterally of the plurality of nanowire diodes;
The compound semiconductor device according to claim 6, further comprising a second electrode provided on the upper side of the second conductivity type semiconductor.
前記アンテナに接続された化合物半導体装置とを備え、
前記化合物半導体装置は、
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とする検波器。 An antenna,
A compound semiconductor device connected to the antenna,
The compound semiconductor device is
A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
A detector having a cavity around the first conductivity type semiconductor constituting each of the plurality of nanowire diodes.
前記アンテナに接続され、化合物半導体装置を含む電力変換器とを備え、
前記化合物半導体装置は、
基板の上方に設けられた第１導電型半導体と、前記第１導電型半導体の上方に接合された第２導電型半導体とを有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの周囲に設けられた絶縁膜とを備え、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体は、少なくとも上部が互いに接触しており、
前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になっていることを特徴とするエネルギーハーベスタ。 An antenna,
A power converter including a compound semiconductor device, the power converter being connected to the antenna,
The compound semiconductor device is
A plurality of nanowire diodes having a first conductivity type semiconductor provided above the substrate, and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
An insulating film provided around the plurality of nanowire diodes,
At least upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other,
An energy harvester characterized in that a cavity is formed around the first conductivity type semiconductor constituting each of the plurality of nanowire diodes.
前記複数のナノワイヤダイオードの周囲に設けられるように絶縁膜を形成する工程とを含み、
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体が少なくとも上部で互いに接触し、かつ、前記複数のナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成することを特徴とする化合物半導体装置の製造方法。 Forming a plurality of nanowire diodes each having a first conductivity type semiconductor provided above the substrate and a second conductivity type semiconductor bonded above the first conductivity type semiconductor;
Forming an insulating film so as to be provided around the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, the second conductivity type semiconductors constituting the plurality of nanowire diodes are in contact with each other at least at an upper portion, and the first plurality of nanowire diodes are formed. A method of manufacturing a compound semiconductor device, wherein the plurality of nanowire diodes are formed so that a periphery of a conductive type semiconductor is hollow.
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードを形成する領域に開口部が形成されるように前記絶縁膜を形成し、
前記複数のナノワイヤダイオードを形成する工程において、前記開口部に前記複数のナノワイヤダイオードを形成することを特徴とする、請求項１０に記載の化合物半導体装置の製造方法。 Performing a step of forming the plurality of nanowire diodes after the step of forming the insulating film,
In the step of forming the insulating film, the insulating film is formed so that an opening is formed in a region where the plurality of nanowire diodes are formed,
The method of manufacturing a compound semiconductor device according to claim 10, wherein, in the step of forming the plurality of nanowire diodes, the plurality of nanowire diodes are formed in the opening.
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体の上部が互いに接触し、前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体及び前記第２導電型半導体の下部が互いに接触し、前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体及び前記第２導電型半導体の下部の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成し、
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードの周囲が前記絶縁膜で埋め込まれるように前記絶縁膜を形成することを特徴とする、請求項１０に記載の化合物半導体装置の製造方法。 Performing a step of forming the insulating film after the step of forming the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, a plurality of outermost peripheries of the plurality of nanowire diodes, which are in outermost positions, are in contact with each other at upper portions of the second conductivity type semiconductors constituting each of the plurality of nanowire diodes. The lower parts of the first conductivity type semiconductor and the second conductivity type semiconductor forming each of the nanowire diodes are in contact with each other to form each of a plurality of inner nanowire diodes located inside the plurality of outermost peripheral nanowire diodes. The plurality of nanowire diodes are formed so that the lower portions of the first conductivity type semiconductor and the second conductivity type semiconductor are hollow.
The method of manufacturing a compound semiconductor device according to claim 10, wherein, in the step of forming the insulating film, the insulating film is formed so that the periphery of the plurality of nanowire diodes is filled with the insulating film.
前記複数のナノワイヤダイオードを形成する工程において、前記複数のナノワイヤダイオードのそれぞれを構成する前記第２導電型半導体が全長にわたって互いに接触し、前記複数のナノワイヤダイオードのうち最外周に位置する複数の最外周ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体が互いに接触し、前記複数の最外周ナノワイヤダイオードの内側に位置する複数の内側ナノワイヤダイオードのそれぞれを構成する前記第１導電型半導体の周囲が空洞になるように、前記複数のナノワイヤダイオードを形成し、
前記絶縁膜を形成する工程において、前記複数のナノワイヤダイオードの周囲が前記絶縁膜で埋め込まれるように前記絶縁膜を形成することを特徴とする、請求項１０に記載の化合物半導体装置の製造方法。 Performing a step of forming the insulating film after the step of forming the plurality of nanowire diodes,
In the step of forming the plurality of nanowire diodes, the second conductivity type semiconductors constituting each of the plurality of nanowire diodes are in contact with each other over the entire length, and the plurality of outermost circumferences of the plurality of nanowire diodes are located at the outermost circumference. The first conductivity type semiconductors forming each of the nanowire diodes are in contact with each other, and a cavity is formed around the first conductivity type semiconductors forming each of the inner nanowire diodes located inside the outermost peripheral nanowire diodes. To form the plurality of nanowire diodes,
The method of manufacturing a compound semiconductor device according to claim 10, wherein, in the step of forming the insulating film, the insulating film is formed so that the periphery of the plurality of nanowire diodes is filled with the insulating film.
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