JP2020060928A - モータ制御用の情報処理装置 - Google Patents
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Abstract
Description
マルチコアプロセッサと、
前記マルチコアプロセッサによりアクセスされるメモリと、
を備え、モータの制御に用いられるモータ制御用の情報処理装置であって、
前記マルチコアプロセッサは、
前記メモリにアクセスしながら、前記モータの回転数に基づく制御周期毎に、前記モータを制御するための所定の制御処理を繰り返し実行する制御側プロセッサコアと、
前記メモリの検査対象領域に所定のデータを書き込んだあと、前記検査対象領域からデータを読み出し、前記所定のデータと前記読み出したデータとを比較して前記メモリに異常が生じているか否かを判定する異常判定を実行する判定側プロセッサコアと、
を有し、
前記判定側プロセッサコアは、前記制御周期が一定であり、且つ、前記制御側プロセッサコアが前記所定の制御処理を終了してから次に前記所定の制御処理を開始するまでの空き期間に前記異常判定を実行する、
ことを要旨とする。
Claims (1)
- マルチコアプロセッサと、
前記マルチコアプロセッサによりアクセスされるメモリと、
を備え、モータの制御に用いられるモータ制御用の情報処理装置であって、
前記マルチコアプロセッサは、
前記メモリにアクセスしながら、前記モータの回転数に基づく制御周期毎に、前記モータを制御するための所定の制御処理を繰り返し実行する制御側プロセッサコアと、
前記メモリの検査対象領域に所定のデータを書き込んだあと、前記検査対象領域からデータを読み出し、前記所定のデータと前記読み出したデータとを比較して前記メモリに異常が生じているか否かを判定する異常判定を実行する判定側プロセッサコアと、
を有し、
前記判定側プロセッサコアは、前記制御周期が一定であり、且つ、前記制御側プロセッサコアが前記所定の制御処理を終了してから次に前記所定の制御処理を開始するまでの空き期間に前記異常判定を実行する、
モータ制御用の情報処理装置。
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JP2018191393A JP7176341B2 (ja) | 2018-10-10 | 2018-10-10 | モータ制御用の情報処理装置 |
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