JP2020050573A - Manufacturing method of group iii nitride semiconductor substrate, and group iii nitride semiconductor substrate - Google Patents

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裕次郎 石原
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Abstract

To suppress generation of a crack in a group III nitride semiconductor layer.SOLUTION: A manufacturing method of a group III nitride semiconductor substrate has a growth step for forming a group III nitride semiconductor layer by epitaxially growing a group III nitride semiconductor crystal on a principal plane of a ground substrate using, as the principal plane, a plane formed by tilting {-1-12-3} plane within 10°, by maintaining a state where irregularities constituted of a plurality of {-h0h-l} planes (h is a natural number, l is 0 or a natural number and satisfies a relation of 0≤l/h≤4) exist on a growth plane.SELECTED DRAWING: Figure 2

Description

本発明は、III族窒化物半導体基板の製造方法、及び、III族窒化物半導体基板に関する。   The present invention relates to a method for manufacturing a group III nitride semiconductor substrate and a group III nitride semiconductor substrate.

特許文献１には、ｃ面を主面とする下地基板上にＨＶＰＥ（Hydride Vapor Phase Epitaxy）法でIII族窒化物半導体層を形成することが開示されている。   Patent Document 1 discloses that a group III nitride semiconductor layer is formed on a base substrate having a c-plane as a main surface by HVPE (Hydride Vapor Phase Epitaxy).

特許文献２及び３には、サファイア基板上に、半極性面を主面とするIII族窒化物半導体層を形成する方法が開示されている。   Patent Documents 2 and 3 disclose methods of forming a group III nitride semiconductor layer having a semipolar plane as a main surface on a sapphire substrate.

特開２０１５−１８７０４３号公報JP 2015-187043 A 特許第６２６６７４２号Patent No. 6266742 特許第６２３２１５０号Patent No. 6232150

従来の手法でIII族窒化物半導体層を厚膜成長した場合、III族窒化物半導体層に鋭角な穴（ピット）や割れが生じる場合がある。本発明は、III族窒化物半導体層に鋭角な穴や割れが生じることを抑制することを課題とする。   When a group III nitride semiconductor layer is grown to a large thickness by a conventional method, sharp holes (pits) or cracks may occur in the group III nitride semiconductor layer. An object of the present invention is to suppress generation of sharp holes and cracks in a group III nitride semiconductor layer.

本発明によれば、
成長面に複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が存在する状態を維持して、｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板の前記主面上にIII族窒化物半導体結晶をエピタキシャル成長することで、III族窒化物半導体層を形成する成長工程を有するIII族窒化物半導体基板の製造方法が提供される。 According to the present invention,
Maintaining a state in which the growth surface has irregularities composed of a plurality of {-h0hl} surfaces (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ l / h ≦ 4), A growth in which a group III nitride semiconductor layer is formed by epitaxially growing a group III nitride semiconductor crystal on the main surface of the base substrate having a main surface having a surface inclined at an angle of 10 ° or less within 10 °. A method for manufacturing a group III nitride semiconductor substrate having steps is provided.

また、本発明によれば、
｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板と、
前記下地基板上に位置し、複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が主面に存在するIII族窒化物半導体層と、
を有するIII族窒化物半導体基板が提供される。 According to the present invention,
A base substrate having, as a main surface, a surface in which the {-1-12-3} plane is inclined within 10 °;
The main surface has irregularities located on the base substrate and composed of a plurality of {-h0h-l} planes (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ 1 / h ≦ 4). A group III nitride semiconductor layer,
A group III nitride semiconductor substrate having:

本発明によれば、III族窒化物半導体層に鋭角な穴や割れが生じることを抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, it can suppress that a sharp hole and a crack generate in a group III nitride semiconductor layer.

本実施形態のIII族窒化物半導体基板の側面模式図である。1 is a schematic side view of a group III nitride semiconductor substrate according to an embodiment. 成長面に維持される凹凸を説明するための図である。FIG. 3 is a diagram for explaining unevenness maintained on a growth surface. 成長面に維持される凹凸の変化を説明するための図である。FIG. 7 is a diagram for explaining a change in unevenness maintained on a growth surface. 成長面に維持される凹凸を説明するための図である。FIG. 3 is a diagram for explaining unevenness maintained on a growth surface. 本実施形態のIII族窒化物半導体基板の製造方法の処理の流れの一例を示すフローチャートである。3 is a flowchart showing an example of a processing flow of a method for manufacturing a group III nitride semiconductor substrate of the present embodiment. 本実施形態の半極性自立基板の製造方法の処理の流れの一例を示す工程図である。It is a flowchart showing an example of a flow of processing of a manufacturing method of a semipolar self-standing substrate of this embodiment. 本実施形態の準備工程の処理の流れの一例を示すフローチャートである。It is a flowchart which shows an example of the flow of a process of the preparation process of this embodiment. 本実施形態の準備工程の処理の流れの一例を示す工程図である。It is a process figure showing an example of a flow of processing of a preparation process of this embodiment. 本実施形態の準備工程で得られた半極性種基板の一例を示す模式図である。It is a schematic diagram which shows an example of the semipolar seed board | substrate obtained by the preparation process of this embodiment. 本実施形態の準備工程で得られた半極性種基板の一例を示す模式図である。It is a schematic diagram which shows an example of the semipolar seed board | substrate obtained by the preparation process of this embodiment. 本実施形態の準備工程で得られた半極性種基板の一例を示す模式図である。It is a schematic diagram which shows an example of the semipolar seed board | substrate obtained by the preparation process of this embodiment. 実施例１の下地基板の表面を示す図である。FIG. 3 is a diagram illustrating a surface of a base substrate according to the first embodiment. 比較例１の下地基板の表面を示す図である。FIG. 9 is a diagram illustrating a surface of a base substrate of Comparative Example 1. 実施例１のＧａＮ層の表面を示す図である。FIG. 3 is a diagram illustrating a surface of a GaN layer according to the first embodiment. 実施例１のＧａＮ層の表面を示す拡大図である。FIG. 2 is an enlarged view showing a surface of a GaN layer of Example 1. 比較例１のＧａＮ層の表面を示す図である。FIG. 4 is a diagram illustrating a surface of a GaN layer of Comparative Example 1. 実施例２のＧａＮ層の表面を示すＳＥＭ像である。9 is an SEM image showing the surface of a GaN layer of Example 2. 比較例２のＧａＮ層の表面を示すＳＥＭ像である。9 is an SEM image showing the surface of a GaN layer of Comparative Example 2. 実施例３のＧａＮ層の表面をｍ軸投影方向に沿って表面粗さ計で表面形状を測定した結果を示す図である。FIG. 9 is a view showing a result of measuring the surface shape of the surface of the GaN layer of Example 3 along a m-axis projection direction with a surface roughness meter. 比較例３のＧａＮ層の表面をｍ軸投影方向に沿って表面粗さ計で表面形状を測定した結果を示す図である。FIG. 11 is a diagram showing the results of measuring the surface shape of the surface of the GaN layer of Comparative Example 3 along a m-axis projection direction with a surface roughness meter.

以下、本発明のIII族窒化物半導体基板及びその製造方法の実施形態について図面を用いて説明する。なお、図はあくまで発明の構成を説明するための概略図であり、各部材の大きさ、形状、数、異なる部材の大きさの比率などは図示するものに限定されない。また、本実施形態では、III族窒化物半導体層やIII族窒化物半導体基板を構成するIII族窒化物半導体結晶のｍ軸及び−ｃ軸を当該III族窒化物半導体層やIII族窒化物半導体基板の主面（成長面）に投影した方向を、各々、「ｍ軸投影方向」及び「−ｃ軸投影方向」と呼ぶ。   Hereinafter, embodiments of a group III nitride semiconductor substrate and a method of manufacturing the same according to the present invention will be described with reference to the drawings. The drawings are merely schematic diagrams for describing the configuration of the present invention, and the size, shape, number of each member, the ratio of the sizes of different members, and the like are not limited to those illustrated. Further, in the present embodiment, the m-axis and the −c axis of the group III nitride semiconductor crystal constituting the group III nitride semiconductor layer or the group III nitride semiconductor substrate are aligned with the group III nitride semiconductor layer or the group III nitride semiconductor. The directions projected onto the main surface (growth surface) of the substrate are referred to as “m-axis projection direction” and “−c-axis projection direction”, respectively.

＜第１の実施形態＞
まず、本実施形態のIII族窒化物半導体基板の製造方法の概要を説明する。本発明者らは、特徴的な下地基板上に特徴的な成長条件でIII族窒化物半導体結晶をエピタキシャル成長した場合、特徴的な凹凸が成長面に存在する状態を維持したままIII族窒化物半導体結晶が成長することを見出した。そして、このようにIII族窒化物半導体結晶をエピタキシャル成長した場合、得られた結晶に鋭角な穴や割れが生じにくいことを見出した。 <First embodiment>
First, an outline of the method for manufacturing a group III nitride semiconductor substrate of the present embodiment will be described. The present inventors have found that when a group III nitride semiconductor crystal is epitaxially grown on a characteristic base substrate under characteristic growth conditions, the group III nitride semiconductor crystal is maintained while maintaining a state in which characteristic irregularities are present on the growth surface. It has been found that crystals grow. Then, it has been found that when the group III nitride semiconductor crystal is epitaxially grown as described above, sharp holes and cracks are hardly generated in the obtained crystal.

本実施形態は当該事実に基づき完成されたものであり、特徴的な凹凸が成長面に存在する状態を維持したままIII族窒化物半導体結晶をエピタキシャル成長してIII族窒化物半導体層を形成することで、III族窒化物半導体層に鋭角な穴や割れが生じることを抑制する。   The present embodiment has been completed based on this fact, and a group III nitride semiconductor layer is formed by epitaxially growing a group III nitride semiconductor crystal while maintaining a state where characteristic irregularities are present on the growth surface. This suppresses the formation of sharp holes and cracks in the group III nitride semiconductor layer.

次に、本実施形態のIII族窒化物半導体基板の製造方法の構成を詳細に説明する。本実施形態のIII族窒化物半導体基板の製造方法は、特徴的な下地基板上に特徴的な成長条件でIII族窒化物半導体結晶をエピタキシャル成長することで、ＩＩ族窒化物半導体層を形成する成長工程を有する。   Next, the configuration of the method for manufacturing a group III nitride semiconductor substrate of the present embodiment will be described in detail. The method for manufacturing a group III nitride semiconductor substrate according to the present embodiment includes forming a group II nitride semiconductor layer by epitaxially growing a group III nitride semiconductor crystal on a characteristic underlying substrate under characteristic growth conditions. Having a process.

下地基板は、｛−１−１２−３｝面を１０°以内傾けた面を主面とする基板である。下地基板は、III族窒化物半導体層を含む。そして、当該III族窒化物半導体層の露出面が、上記主面となる。下地基板は、１つのIII族窒化物半導体層で構成された単層であってもよいし、複数の層が積層した積層体であってもよい。積層体の例として、サファイア基板とバッファ層とIII族窒化物半導体層とがこの順に積層した積層体が例示されるが、これに限定されない。例えば、サファイア基板を他の異種基板に代えてもよい。また、バッファ層を含まなくてもよい。また、その他の層を含んでもよい。   The base substrate is a substrate whose main surface is a plane in which the {-1-12-3} plane is inclined within 10 °. The undersubstrate includes a group III nitride semiconductor layer. Then, the exposed surface of the group III nitride semiconductor layer becomes the main surface. The base substrate may be a single layer composed of one group III nitride semiconductor layer, or may be a laminate in which a plurality of layers are laminated. As an example of the laminate, a laminate in which a sapphire substrate, a buffer layer, and a group III nitride semiconductor layer are laminated in this order is exemplified, but the laminate is not limited thereto. For example, the sapphire substrate may be replaced with another different substrate. Further, the buffer layer may not be included. Further, other layers may be included.

下地基板の上記主面上にIII族窒化物半導体結晶をエピタキシャル成長する成長条件は、以下の通りである。   The growth conditions for epitaxially growing a group III nitride semiconductor crystal on the main surface of the undersubstrate are as follows.

成長方法：ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法
成長温度：９７０℃以上
ＧａＣｌ分圧（Ｇａ上ＨＣｌ流量から計算）：０．１ｋＰａ以上３．４Ｐａ以下
ＮＨ３分圧 ：１．５ｋＰａ以上５１ｋＰａ以下
Ｖ／III比：０．５以上２５以下
圧力：７０ｋＰａ以上１５０ｋＰａ以下 Growth method: HVPE (Hydride Vapor Phase Epitaxy) method Growth Temperature: 970 ° C. or higher GaCl partial pressure (calculated from Ga on HCl flow rate): 0.1 kPa or more 3.4Pa or less NH 3 partial pressure: 1.5 kPa or more 51kPa or less V / III ratio: 0.5 or more and 25 or less Pressure: 70 kPa or more and 150 kPa or less

当該製造方法により、図１に示すような、下地基板１００と、III族窒化物半導体層１０１とを有するIII族窒化物半導体基板が形成される。   By this manufacturing method, a group III nitride semiconductor substrate having a base substrate 100 and a group III nitride semiconductor layer 101 as shown in FIG. 1 is formed.

上述のような下地基板上に上述のような成長条件でIII族窒化物半導体結晶をエピタキシャル成長した場合、III族窒化物半導体層１０１の成長面１０２に特徴的な凹凸が存在する状態を維持して、III族窒化物半導体結晶がエピタキシャル成長する。   When a group III nitride semiconductor crystal is epitaxially grown on the base substrate as described above under the growth conditions as described above, a state where characteristic unevenness is present on the growth surface 102 of the group III nitride semiconductor layer 101 is maintained. , A group III nitride semiconductor crystal is epitaxially grown.

ここで、III族窒化物半導体層１０１の成長面１０２に存在する凹凸について説明する。成長面１０２には、複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が存在する。   Here, the unevenness existing on the growth surface 102 of the group III nitride semiconductor layer 101 will be described. The growth surface 102 has irregularities formed of a plurality of {-h0hl} surfaces (h is a natural number, l is 0 or a natural number, and satisfies the relationship of 0 ≦ l / h ≦ 4).

具体的には、成長面１０２には、−ｃ軸投影方向に沿って、互いに異なる第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とが交互に並んで構成された凹凸が存在する。第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とは、ｈ及びｌの少なくとも一方が異なる。第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とのなす角は、ｈ及びｌの値に応じて、また、III族窒化物半導体層１０１の膜厚が厚くなるに従い（成長が進むに従い）変化することもあるが、いずれの状態においても１００°以上１８０°未満である。   Specifically, on the growth surface 102, first {-h0hl-1} surfaces and second {-h0hl-1} surfaces which are different from each other are alternately arranged along the -c axis projection direction. There are irregularities. At least one of h and l is different between the first {-h0hl-1} plane and the second {-h0hl-1} plane. The angle formed by the first {-h0hl-1} plane and the second {-h0hl-1} plane depends on the values of h and l, and the thickness of the group III nitride semiconductor layer 101 is large. It may change as it grows (as the growth progresses), but in any state it is 100 ° or more and less than 180 °.

さらに、成長面１０２には、ｍ軸投影方向に沿って、互いに等価な第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とが交互に並んで構成された凹凸が存在する。つまり、第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とは、ｈ及びｌが一致する。第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、ｈ及びｌの値に応じて、また、III族窒化物半導体層１０１の膜厚が厚くなるに従い（成長が進むに従い）変化することもあるが、いずれの状態においても１００°以上１６０°未満である。   Further, on the growth surface 102, irregularities in which third {-h0hl-1} planes and fourth {-h0hl-1} planes equivalent to each other are alternately arranged along the m-axis projection direction. Exists. That is, h and l of the third {-h0hl-1} plane and the fourth {-h0hl-1} plane match. The angle formed between the third {-h0hl-1} plane and the fourth {-h0hl-1} plane depends on the values of h and l, and the thickness of the group III nitride semiconductor layer 101 increases. It may change as it grows (as the growth progresses), but in any state it is 100 ° or more and less than 160 °.

成長面１０２に存在する凹凸の態様は、III族窒化物半導体層１０１の膜厚が厚くなるに従い（成長が進むに従い）変化する。具体的には、III族窒化物半導体層の膜厚が厚くなるほど、第１の｛−ｈ０ｈ−ｌ｝面の面積が小さくなり、第２の｛−ｈ０ｈ−ｌ｝面の面積が大きくなる。また、III族窒化物半導体層の膜厚が厚くなるほど、第１の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが短くなり、第２の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが長くなる。   The mode of the unevenness existing on the growth surface 102 changes as the film thickness of the group III nitride semiconductor layer 101 increases (as the growth proceeds). Specifically, as the thickness of the group III nitride semiconductor layer increases, the area of the first {-h0hl-1} plane decreases and the area of the second {-h0hl-1} plane increases. Further, as the film thickness of the group III nitride semiconductor layer increases, the length of the first {-h0hl-1} plane in the -c axis projection direction decreases, and the length of the second {-h0hl-1} plane decreases. The length in the c-axis projection direction increases.

｛−ｈ０ｈ−ｌ｝面は、例えば、｛−１０１０｝、｛−１０１−１｝、｛−１０１−２｝、｛−１０１−３｝、｛−２０２−３｝、｛−２０２−５｝、｛−２０２−７｝、｛−３０３−４｝、｛−３０３−５｝、｛−３０３−７｝、｛−３０３−８｝、｛−３０３−１０｝、｛−３０３−１１｝及び、｛−１０１−４｝の中のいずれかである。   The {-h0h-1} plane is, for example, {-1010}, {-101-1}, {-101-2}, {−101-3}, {−202-3}, {−202-5}. , {-202-7}, {-303-4}, {-303-5}, {-303-7}, {-303-8}, {-303-10}, {-303-11} and , {-101-4}.

ここで、具体例を用いて、成長面１０２に形成される凹凸を説明する。なお、当該説明で示す面指数はあくまで一例であり、これに限定されない。   Here, the irregularities formed on the growth surface 102 will be described using a specific example. It should be noted that the surface index shown in the description is merely an example, and the present invention is not limited to this.

III族窒化物半導体層１０１の成長面１０２には、図２に示すような凹凸が存在する。図２は、III族窒化物半導体層１０１の膜厚が８０〜２３０μｍの時に成長面１０２に存在する凹凸について、表面形状測定から得られたデータを基とした模式図を示す。   The growth surface 102 of the group III nitride semiconductor layer 101 has irregularities as shown in FIG. FIG. 2 is a schematic diagram based on data obtained from surface shape measurement on the unevenness existing on the growth surface 102 when the film thickness of the group III nitride semiconductor layer 101 is 80 to 230 μm.

図示する例では、第１の面の｛−１０１−２｝面と第２の面の｛−ｈ０ｈ−ｌ｝面（０≦ｌ／ｈ＜２）とで構成された凹凸が示されている。具体的には、−ｃ軸投影方向に沿って、｛−１０１−２｝面と｛−ｈ０ｈ−ｌ｝面とが交互に並んで構成された凹凸が存在する。また、ｍ軸投影方向に沿って、第３の面、第４の面として｛−１０１−２｝面の等価面同士や｛−ｈ０ｈ−ｌ｝面の等価面同士が交互に並んで構成された凹凸が存在する。   In the illustrated example, irregularities formed by the {-101-2} plane of the first plane and the {−h0h−1} plane (0 ≦ l / h <2) of the second plane are shown. . Specifically, along the −c-axis projection direction, there are concavities and convexities in which {-101-2} planes and {-h0hl−1} planes are alternately arranged. Further, along the m-axis projection direction, equivalent surfaces of {-101-2} surfaces and equivalent surfaces of {-h0h-1} surfaces are alternately arranged as third and fourth surfaces. There are irregularities.

｛−１０１−２｝面の−ｃ軸投影方向の長さは２〜２０μｍであり、｛−ｈ０ｈ−ｌ｝面（０≦ｌ／ｈ＜２）の−ｃ軸投影方向の長さは１〜５μｍである。なお、｛−１０１−２｝面の−ｃ軸投影方向の長さの方が、｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さよりも長い。   The length of the {-101-2} plane in the −c axis projection direction is 2 to 20 μm, and the length of the {−h0h−1} plane (0 ≦ l / h <2) in the −c axis projection direction is 1 ５5 μm. The length of the {-101-2} plane in the −c-axis projection direction is longer than the length of the {−h0h−1} plane in the −c-axis projection direction.

また、ｍ軸投影方向に隣接する２つの｛−１０１−２｝面のｍ軸投影方向の長さは２〜１２μｍと１〜５μｍである。   The lengths of two {-101-2} planes adjacent in the m-axis projection direction in the m-axis projection direction are 2 to 12 μm and 1 to 5 μm.

当該凹凸は、III族窒化物半導体層１０１の膜厚が厚くなるに従いその態様が変化する。しかし、当該凹凸は消失せず存在し続ける。本発明者らは、III族窒化物半導体層１０１の膜厚を２３０μｍ以上１５ｍｍ以下まで厚膜化した場合においても、凹凸が消失せず存在し続けることを確認している。   The mode of the unevenness changes as the film thickness of the group III nitride semiconductor layer 101 increases. However, the irregularities do not disappear and continue to exist. The present inventors have confirmed that even when the film thickness of the group III nitride semiconductor layer 101 is increased to 230 μm or more and 15 mm or less, unevenness does not disappear and continues to exist.

図３に、−ｃ軸投影方向に沿った凹凸の変化の態様の一例を示す。III族窒化物半導体層１０１の膜厚が厚くなるに従い｛−ｈ０ｈ−ｌ｝面のｌ／ｈの値が大きくなり、結果、図示する（１）の矢印に示すように｛−ｈ０ｈ−ｌ｝面の傾斜角度が変化する。   FIG. 3 shows an example of a mode of change in the unevenness along the −c-axis projection direction. As the thickness of the group III nitride semiconductor layer 101 increases, the value of 1 / h on the {-h0h-l} plane increases, and as a result, {-h0h-l} as indicated by the arrow (1) in the drawing. The tilt angle of the surface changes.

図４に、III族窒化物半導体層１０１の膜厚が数ｍｍの時に成長面１０２に存在する凹凸の模式図を示す。図では｛−ｈ０ｈ−ｌ｝面が｛−２０２−３｝面となっている。   FIG. 4 shows a schematic diagram of the unevenness existing on the growth surface 102 when the film thickness of the group III nitride semiconductor layer 101 is several mm. In the figure, the {-h0h-1} plane is the {-202-3} plane.

図２及び図４に示すように、当該例では、III族窒化物半導体層１０１の膜厚が厚くなるほど、｛−１０１−２｝面の面積が小さくなり、III族窒化物半導体層１０１の膜厚が厚くなるほど、｛−ｈ０ｈ−ｌ｝（０≦ｌ／ｈ＜２）面の面積が大きくなる。   As shown in FIGS. 2 and 4, in this example, as the thickness of the group III nitride semiconductor layer 101 increases, the area of the {-101-2} plane decreases, and the film of the group III nitride semiconductor layer 101 decreases. As the thickness increases, the area of the {-h0h-l} (0 ≦ l / h <2) plane increases.

また、図２及び図４に示すように、当該例では、III族窒化物半導体層１０１の膜厚が厚くなるほど、｛−１０１−２｝面の−ｃ軸投影方向（第１の方向）の長さが短くなり、III族窒化物半導体層１０１の膜厚が厚くなるほど、｛−ｈ０ｈ−ｌ｝（０≦ｌ／ｈ＜２）面の−ｃ軸投影方向の長さが長くなる。   In addition, as shown in FIGS. 2 and 4, in this example, as the film thickness of the group III nitride semiconductor layer 101 increases, the {-101-2} plane is projected in the −c-axis projection direction (first direction). As the length decreases and the thickness of the group III nitride semiconductor layer 101 increases, the length of the {-h0hl} (0 ≦ l / h <2) plane in the −c-axis projection direction increases.

なお、当該説明で示す面指数はあくまで一例であり、III族窒化物半導体層１０１の成長初期段階に構成される、複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）の構成、および、面積比や、III族窒化物半導体層の膜厚が厚くなるに従い優勢になる面（面積が大きくなる面）と、劣勢にある面（面積が小さくなる面）とは、下地基板１００のｃ軸投影方向の傾斜角等に応じて変化すると予測される。   Note that the plane index shown in the description is merely an example, and a plurality of {-h0hl} planes (h is a natural number, l is 0 or a natural number) formed in the initial stage of the growth of the group III nitride semiconductor layer 101. 0 ≦ l / h ≦ 4), the area ratio, and the surface that becomes more dominant (the surface where the area becomes larger) as the film thickness of the group III nitride semiconductor layer increases, and the surface is inferior. The surface (the surface whose area is reduced) is predicted to change according to the inclination angle of the base substrate 100 in the c-axis projection direction or the like.

また、図２及び図４の模式図では、便宜上、第１、第２、第３、第４の｛−ｈ０ｈ−ｌ｝面について直線的に規則正しく書かれているが、傾向を示すものであって、これに限定されず、｛−ｈ０ｈ−ｌ｝面の各面の面積や各軸方向の長さ、配置構成などが不揃いであってもよい。   Further, in the schematic diagrams of FIGS. 2 and 4, for convenience, the first, second, third, and fourth {−h0h−1} planes are linearly and regularly written, but show a tendency. However, the present invention is not limited to this, and the surface area, the length in each axial direction, the arrangement configuration, and the like of the {-h0hl} plane may be irregular.

次に、本実施形態のIII族窒化物半導体基板の製造方法の作用効果を説明する。   Next, the function and effect of the method for manufacturing a group III nitride semiconductor substrate of the present embodiment will be described.

特徴的な下地基板１００上に特徴的な成長条件でIII族窒化物半導体結晶をエピタキシャル成長することでIII族窒化物半導体層１０１を形成する本実施形態のIII族窒化物半導体基板の製造方法の場合、特徴的な凹凸をIII族窒化物半導体層１０１の成長面に形成することができる。そして、当該特徴的な凹凸は、III族窒化物半導体層１０１の膜厚が厚くなるに従い特徴的な変化を見せるが、変化しつつも消失せず、成長面１０２に存在し続ける。III族窒化物半導体層１０１の膜厚を２３０μｍ以上１５ｍｍ以下まで厚膜化した場合においても、凹凸は消失せず存在し続けることができる。   In the case of the method for manufacturing a group III nitride semiconductor substrate of the present embodiment in which a group III nitride semiconductor layer 101 is formed by epitaxially growing a group III nitride semiconductor crystal on a characteristic underlying substrate 100 under characteristic growth conditions In addition, characteristic irregularities can be formed on the growth surface of the group III nitride semiconductor layer 101. The characteristic unevenness shows a characteristic change as the film thickness of the group III nitride semiconductor layer 101 increases, but the characteristic unevenness does not disappear but continues to exist on the growth surface 102. Even when the film thickness of the group III nitride semiconductor layer 101 is increased to 230 μm or more and 15 mm or less, the unevenness can be maintained without disappearing.

そして、凹凸が成長面に存在する状態を維持してIII族窒化物半導体結晶をエピタキシャル成長し、III族窒化物半導体層１０１を形成する本実施形態のIII族窒化物半導体基板の製造方法によれば、成長面が平坦な状態でIII族窒化物半導体結晶をエピタキシャル成長し、III族窒化物半導体層を形成する場合に比べて、III族窒化物半導体層１０１に割れが生じる不都合を抑制できる。   Then, according to the method for manufacturing a group III nitride semiconductor substrate of the present embodiment, the group III nitride semiconductor crystal is epitaxially grown while maintaining the state where the unevenness is present on the growth surface to form the group III nitride semiconductor layer 101. In addition, it is possible to suppress the inconvenience that the group III nitride semiconductor layer 101 is cracked, as compared with the case where the group III nitride semiconductor crystal is epitaxially grown while the growth surface is flat and the group III nitride semiconductor layer is formed.

この理由は明らかでないが、次のように考えられる。III族窒化物半導体（例：ＧａＮ）のヘテロエピタキシャル成長では、成長前後で格子不整や熱膨張係数差により曲げ応力が発生する。また、ホモエピタキシャル成長においても、初期に３次元的な結晶成長が行われる場合が多いため、同様に応力や歪が発生する。成長面が平坦な状態で成長する結晶の場合、その一部に異常成長や欠陥集中が起こった場合、その部分が応力集中点となり、結晶に破壊が起こる（＝割れる）。一方、成長面に凹凸が存在する状態で成長する結晶の場合、応力集中が起こりにくくなり、結果として割れ難くなると考えられる。   The reason for this is not clear, but is considered as follows. In heteroepitaxial growth of a group III nitride semiconductor (eg, GaN), bending stress occurs before and after growth due to lattice irregularities and differences in thermal expansion coefficients. In addition, even in homoepitaxial growth, three-dimensional crystal growth is often performed in the initial stage, so that stress and strain similarly occur. In the case of a crystal that grows with a flat growth surface, if abnormal growth or defect concentration occurs in a part of the crystal, that part becomes a stress concentration point, and the crystal breaks (= breaks). On the other hand, in the case of a crystal that grows in a state where the growth surface has irregularities, it is considered that stress concentration hardly occurs, and as a result, cracking hardly occurs.

また、ｃ面基板上の成長技術においては、（０００２）面以外の面として、｛１−１０１｝面、｛１−１０２｝面などのファセット面が形成されやすいが、これらファセット面のなす角（および深さ／谷幅の比）は〜５６°（０．９４）、〜９４°（０．４７）と比較的鋭角であるため深い穴を形成するとともに、これらのファセット面の谷部を起点にクラックや割れを発生することがしばしば発生する。これに対し、本実施形態では、凹凸を形成する第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とのなす角、および、第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上と比較的鈍角である。例えば、−ｃ軸投影方向の｛−１０１−４｝と｛−１０１０｝で凹凸が形成される場合のなす角（および深さ／谷幅の比）は〜１１２°（０．３４）、｛−１０１−２｝と｛−２０２−３｝で凹凸が形成される場合のなす角（および深さ／谷幅の比）は〜１７２°（０．０３）、一方、ｍ軸投影方向の｛−１０１０｝等価面で凹凸が形成される場合のなす角（および深さ／谷幅の比）は〜１００°（０．４２）、｛−１０１−２｝等価面で凹凸が形成される場合のなす角（および深さ／谷幅の比）は〜１４０°（０．１８）、｛−２０２−３｝等価面で凹凸が形成される場合のなす角は〜１３４°（０．２１）、｛−１０１−４｝等価面で凹凸が形成される場合のなす角は〜１５４°（０．１２）である。本実施形態によれば、ファセット面によるなす角を、−ｃ軸投影方向においては１００°以上１８０°未満に、ｍ軸投影方向においては１００°以上１６０°未満に鈍角化することによって深い穴を形成することを抑制するとともに、割れについては、さらに応力集中が緩和できると考えらえる。   In the growth technique on a c-plane substrate, facets such as {1-101} and {1-102} are likely to be formed as planes other than the (0002) plane. (And the ratio of depth / valley width) are relatively acute angles of ~ 56 ° (0.94) and ~ 94 ° (0.47), so that deep holes are formed. Cracks and cracks often occur at the starting point. On the other hand, in the present embodiment, the angle formed by the first {-h0hl-1} plane and the second {-h0hl-1} plane, which form the unevenness, and the third {-h0hl-1}. The angle between the surface and the fourth {-h0hl} surface is a relatively obtuse angle of 100 ° or more. For example, the angle (and the ratio of depth / valley width) formed when irregularities are formed between {−101-4} and {−1010} in the −c-axis projection direction is 112 ° (0.34), and ｛. The angle (and the ratio of depth / valley width) formed when irregularities are formed between −101-2} and {−202-3} is １７172 ° (0.03), while ｛in the m-axis projection direction. The angle (and the ratio of depth / valley width) formed when the unevenness is formed on the −1010} equivalent surface is up to 100 ° (0.42), and when the unevenness is formed on the {-101-2} equivalent surface. Angle (and the ratio of depth / valley width) is 140 ° (0.18), and the angle formed when unevenness is formed on the {-202-3} equivalent surface is 134 ° (0.21). , {-101-4} when the unevenness is formed on the equivalent surface is up to 154 ° (0.12). According to the present embodiment, a deep hole is formed by obtusely forming the angle formed by the facet plane to 100 ° or more and less than 180 ° in the −c-axis projection direction and 100 ° or more and less than 160 ° in the m-axis projection direction. It is considered that the formation of cracks can be suppressed and the stress concentration of cracks can be further reduced.

＜第２の実施形態＞
本実施形態では、第１の実施形態で説明したIII族窒化物半導体基板の製造方法を利用して、半極性自立基板を製造する。 <Second embodiment>
In the present embodiment, a semipolar free-standing substrate is manufactured using the method for manufacturing a group III nitride semiconductor substrate described in the first embodiment.

図５のフローチャートは、本実施形態の半極性自立基板の製造方法の処理の流れの一例を示す。図示するように、本実施形態の半極性自立基板の製造方法では、準備工程Ｓ１０と、III族窒化物半導体層形成工程Ｓ２０と、切出工程Ｓ３０とがこの順に行われる。   The flowchart in FIG. 5 shows an example of the processing flow of the method for manufacturing a semipolar free-standing substrate of the present embodiment. As shown in the figure, in the method for manufacturing a semipolar free-standing substrate of the present embodiment, a preparing step S10, a group III nitride semiconductor layer forming step S20, and a cutting step S30 are performed in this order.

ここで、図６の工程図を用いて、各工程の概略を説明する。   Here, the outline of each step will be described with reference to the step diagram of FIG.

準備工程Ｓ１０では、図６（１）に示すように、半極性面を主面とし、III族窒化物半導体からなる半極性種基板１を準備する。   In the preparation step S10, as shown in FIG. 6A, a semipolar seed substrate 1 having a semipolar surface as a main surface and made of a group III nitride semiconductor is prepared.

III族窒化物半導体層形成工程Ｓ２０では、図６（２）に示すように、半極性種基板１の上にIII族窒化物半導体をエピタキシャル成長して、III族窒化物半導体層２を形成する。III族窒化物半導体層形成工程Ｓ２０において、第１の実施形態で説明した成長工程を適用する。   In the group III nitride semiconductor layer forming step S20, a group III nitride semiconductor is epitaxially grown on the semipolar seed substrate 1 to form the group III nitride semiconductor layer 2, as shown in FIG. In the group III nitride semiconductor layer forming step S20, the growth step described in the first embodiment is applied.

切出工程Ｓ３０では、図６（３）に示すように、半極性種基板１からIII族窒化物半導体層２の一部（III族窒化物半導体層の分離部２−２）を分離し、半極性面を主面とする半極性自立基板を得る。なお、III族窒化物半導体層の分離部２−２をスライスして複数の半極性自立基板を得てもよい。   In the cutting step S30, as shown in FIG. 6C, a part of the group III nitride semiconductor layer 2 (separation part 2-2 of the group III nitride semiconductor layer) is separated from the semipolar seed substrate 1. A semi-polar free-standing substrate having a semi-polar surface as a main surface is obtained. Note that a plurality of semipolar free-standing substrates may be obtained by slicing the separation part 2-2 of the group III nitride semiconductor layer.

次に、各工程を詳細に説明する。   Next, each step will be described in detail.

「準備工程Ｓ１０」
準備工程Ｓ１０では、図６（１）に示すように、半極性面を主面とし、III族窒化物半導体からなる半極性種基板１を準備する。半極性種基板１の主面は、｛−１−１２−３｝面から１０°以内のオフ角を有する面である。 "Preparation step S10"
In the preparation step S10, as shown in FIG. 6A, a semipolar seed substrate 1 having a semipolar surface as a main surface and made of a group III nitride semiconductor is prepared. The main surface of the semipolar seed substrate 1 is a surface having an off angle within 10 ° from the {-1-12-3} plane.

準備工程Ｓ１０では、図７のフローチャートに示す処理を実行することで、半極性種基板１を製造する。図７に示すように、準備工程Ｓ１０では、固着工程Ｓ１１と、第１の成長工程Ｓ１２と、冷却工程Ｓ１３と、第２の成長工程Ｓ１４と、種基板切出工程Ｓ１５とがこの順に行われる。   In the preparation step S10, the semipolar seed substrate 1 is manufactured by executing the processing shown in the flowchart of FIG. As shown in FIG. 7, in the preparation step S10, a fixing step S11, a first growth step S12, a cooling step S13, a second growth step S14, and a seed substrate cutting step S15 are performed in this order. .

固着工程Ｓ１１では、下地基板１０をサセプターに固着させる。例えば、図８（１）に示すような下地基板１０を、図８（２）に示すようにサセプター２０に固着させる。   In the fixing step S11, the base substrate 10 is fixed to the susceptor. For example, a base substrate 10 as shown in FIG. 8A is fixed to a susceptor 20 as shown in FIG.

下地基板１０は、半極性面を主面とするIII族窒化物半導体層１２を含む。III族窒化物半導体層１２は、例えばＧａＮ層である。   Base substrate 10 includes a group III nitride semiconductor layer 12 having a semipolar plane as a main surface. The group III nitride semiconductor layer 12 is, for example, a GaN layer.

半極性面は、極性面及び無極性面以外の面である。III族窒化物半導体層１２の主面（図中、露出している面）は、−ｃ側の半極性面（Ｎ面側の半極性面：ミラー指数（ｈｋｍｌ）で表され、ｌが０未満の半極性面）である。   The semipolar plane is a plane other than the polar plane and the nonpolar plane. The main surface (exposed surface in the figure) of the group III nitride semiconductor layer 12 is represented by a semipolar plane on the −c side (a semipolar plane on the N plane: Miller index (hkml); Less than semipolar plane).

下地基板１０は、III族窒化物半導体層１２以外の層を含む積層体であってもよいし、III族窒化物半導体層１２のみの単層であってもよい。積層体の例としては、例えば、図８（１）に示すように、サファイア基板１１と、バッファ層（図中、省略）と、III族窒化物半導体層１２とをこの順に積層した積層体が例示されるが、これに限定されない。例えば、サファイア基板１１を他の異種基板に代えてもよい。また、バッファ層を含まなくてもよい。また、その他の層を含んでもよい。   Undersubstrate 10 may be a laminate including layers other than group III nitride semiconductor layer 12, or may be a single layer of group III nitride semiconductor layer 12 alone. As an example of the laminated body, for example, as shown in FIG. 8A, a laminated body in which a sapphire substrate 11, a buffer layer (omitted in the drawing), and a group III nitride semiconductor layer 12 are laminated in this order. Although illustrated, it is not limited to this. For example, the sapphire substrate 11 may be replaced by another different substrate. Further, the buffer layer may not be included. Further, other layers may be included.

下地基板１０の製造方法は特段制限されず、あらゆる技術を採用できる。例えば、所定の面方位となったサファイア基板１１上に、バッファ層を介してＭＯＣＶＤ（metal organic chemical vapor deposition）法でIII族窒化物半導体をエピタキシャル成長させることで、III族窒化物半導体層１２を形成してもよい。この場合、サファイア基板１１の主面の面方位や、バッファ層を形成する前のサファイア基板１１に対して行う熱処理時の窒化処理の有無や、バッファ層を形成する際の成長条件や、III族窒化物半導体層１２を形成する際の成長条件や、サファイア基板１１の主面上に金属含有ガス（例：トリメチルアルミニウム、トリエチルアルミニウム）を供給して金属膜及び炭化金属膜を形成する処理や、バッファ層やIII族窒化物半導体層１２を形成する際の成長条件等を調整することで、主面がＮ極性側及びＧａ極性側いずれかの所望の半極性面となったIII族窒化物半導体層１２を形成することができる。詳細は、特許文献２及び３に開示されている。   The method of manufacturing the base substrate 10 is not particularly limited, and any technique can be adopted. For example, a group III nitride semiconductor layer 12 is formed on a sapphire substrate 11 having a predetermined plane orientation by epitaxially growing a group III nitride semiconductor by MOCVD (metal organic chemical vapor deposition) via a buffer layer. May be. In this case, the plane orientation of the main surface of the sapphire substrate 11, the presence or absence of nitriding during heat treatment performed on the sapphire substrate 11 before the formation of the buffer layer, the growth conditions for forming the buffer layer, the group III Growth conditions for forming the nitride semiconductor layer 12, processing for supplying a metal-containing gas (eg, trimethylaluminum, triethylaluminum) onto the main surface of the sapphire substrate 11 to form a metal film and a metal carbide film, By adjusting the growth conditions and the like when forming the buffer layer and the group III nitride semiconductor layer 12, the group III nitride semiconductor whose main surface becomes a desired semipolar surface on either the N polarity side or the Ga polarity side Layer 12 can be formed. Details are disclosed in Patent Documents 2 and 3.

下地基板１０の製造方法のその他の例として、ｃ面成長して得られたIII族窒化物半導体層を加工し（例：スライス等）、所望の半極性面を主面とするIII族窒化物半導体層（下地基板１０）を得てもよい。また、加工した複数のIII族窒化物半導体層（下地基板１０）を何らかの方法で接合して面積を広くした基板を得てもよい。   As another example of the method of manufacturing base substrate 10, a group III nitride semiconductor layer obtained by processing a group III nitride semiconductor layer obtained by c-plane growth (eg, slice or the like) and having a desired semipolar plane as a main surface is used. A semiconductor layer (base substrate 10) may be obtained. Further, a plurality of processed group III nitride semiconductor layers (base substrate 10) may be joined by any method to obtain a substrate having an enlarged area.

III族窒化物半導体層１２の最大径は、例えばΦ５０ｍｍ以上Φ６インチ以下である。III族窒化物半導体層１２の厚さは、例えば５０ｎｍ以上５００μｍ以下である。サファイア基板１１の径は、例えばΦ５０ｍｍ以上Φ６インチ以下である。サファイア基板１１の厚さは、例えば１００μｍ以上１０ｍｍ以下である。   The maximum diameter of the group III nitride semiconductor layer 12 is, for example, not less than 50 mm and not more than 6 inches. The thickness of the group III nitride semiconductor layer 12 is, for example, not less than 50 nm and not more than 500 μm. The diameter of the sapphire substrate 11 is, for example, not less than 50 mm and not more than 6 inches. The thickness of the sapphire substrate 11 is, for example, not less than 100 μm and not more than 10 mm.

次に、サセプター２０について説明する。サセプター２０は、第１の成長工程Ｓ１２や第２の成長工程Ｓ１４での加熱で反り得る下地基板１０の当該反る力で変形しない特性等を有する。このようなサセプター２０の例として、カーボンサセプター、シリコンカーバイドコートカーボンサセプター、ボロンナイトライドコートカーボンサセプター、石英サセプター等が例示されるがこれらに限定されない。   Next, the susceptor 20 will be described. The susceptor 20 has such a characteristic that the base substrate 10 that can be warped by the heating in the first growth step S12 and the second growth step S14 is not deformed by the warping force. Examples of such a susceptor 20 include, but are not limited to, a carbon susceptor, a silicon carbide coated carbon susceptor, a boron nitride coated carbon susceptor, a quartz susceptor, and the like.

次に、下地基板１０をサセプター２０に固着させる方法について説明する。本実施形態では、図８（２）に示すように、下地基板１０の裏面（サファイア基板１１の裏面）をサセプター２０の面に固着する。これにより、下地基板１０の変形を抑制する。固着する方法としては、第１の成長工程Ｓ１２や第２の成長工程Ｓ１４での加熱や、当該加熱で反り得る下地基板１０の当該反る力等により剥がれない方法が要求される。例えば、アルミナ系、カーボン系、ジルコニア系、シリカ系、ナイトライド系等の接着剤を用いて固着する方法が例示される。   Next, a method of fixing the base substrate 10 to the susceptor 20 will be described. In this embodiment, as shown in FIG. 8B, the back surface of the base substrate 10 (the back surface of the sapphire substrate 11) is fixed to the surface of the susceptor 20. Thereby, the deformation of the base substrate 10 is suppressed. As a fixing method, a method is required in which the substrate is not peeled off by the heating in the first growth step S12 or the second growth step S14 or the warping force of the base substrate 10 which may be warped by the heating. For example, a fixing method using an adhesive such as an alumina-based, carbon-based, zirconia-based, silica-based, or nitride-based adhesive is exemplified.

図７に戻り、第１の成長工程Ｓ１２では、図８（３）に示すように、サセプター２０に下地基板１０を固着させた状態で、III族窒化物半導体層１２の主面上にＨＶＰＥ（Hydride Vapor Phase Epitaxy）法でIII族窒化物半導体を成長させる。これにより、単結晶のIII族窒化物半導体で構成された第１の成長層３０を形成する。例えば、以下の成長条件でＧａＮをエピタキシャル成長させ、ＧａＮ層（第１の成長層３０）を形成する。   Returning to FIG. 7, in the first growth step S12, as shown in FIG. 8 (3), with the base substrate 10 fixed to the susceptor 20, HVPE (HVPE) is formed on the main surface of the group III nitride semiconductor layer 12. A group III nitride semiconductor is grown by the Hydride Vapor Phase Epitaxy method. Thus, a first growth layer 30 made of a single-crystal group III nitride semiconductor is formed. For example, GaN is epitaxially grown under the following growth conditions to form a GaN layer (first growth layer 30).

成長温度：９７０℃〜１１００℃
成長時間：１ｈ〜５０ｈ
Ｖ／III比：１〜２０
成長膜厚：１００μｍ〜１０ｍｍ Growth temperature: 970 ° C to 1100 ° C
Growth time: 1h-50h
V / III ratio: 1-20
Growth film thickness: 100 μm to 10 mm

第１の成長工程Ｓ１２では、サセプター２０、下地基板１０及び第１の成長層３０を含む積層体の側面に沿って、多結晶のIII族窒化物半導体が形成される。多結晶のIII族窒化物半導体は、上記積層体の側面の全部又は大部分に付着する。付着した多結晶のIII族窒化物半導体は互いに繋がり、環状となる。そして、上記積層体は、環状の多結晶のIII族窒化物半導体の内部でホールドされる。   In the first growth step S12, a polycrystalline group III nitride semiconductor is formed along the side surface of the stacked body including the susceptor 20, the base substrate 10, and the first growth layer 30. The polycrystalline group III nitride semiconductor adheres to all or most of the side surfaces of the laminate. The attached polycrystalline group III nitride semiconductors are connected to each other to form a ring. Then, the stacked body is held inside the annular polycrystalline group III nitride semiconductor.

なお、第１の成長工程Ｓ１２では、上記積層体の側面に加えて、サセプター２０の裏面にも、多結晶のIII族窒化物半導体が形成され得る。多結晶のIII族窒化物半導体は、上記積層体の側面及びサセプター２０の裏面の全部又は大部分に付着する。付着した多結晶のIII族窒化物半導体は互いに繋がり、カップ状の形状となる。そして、上記積層体は、カップ状の多結晶のIII族窒化物半導体の内部でホールドされる。   In the first growth step S12, a polycrystalline group III nitride semiconductor can be formed on the back surface of the susceptor 20 in addition to the side surface of the stacked body. The polycrystalline group III nitride semiconductor adheres to all or most of the side surface of the stacked body and the back surface of the susceptor 20. The attached polycrystalline group III nitride semiconductors are connected to each other to form a cup shape. Then, the stacked body is held inside a cup-shaped polycrystalline group III nitride semiconductor.

図７に戻り、冷却工程Ｓ１３では、サセプター２０、下地基板１０及び第１の成長層３０を含む積層体を冷却する。ここでの冷却の目的は、第１の成長層３０とサファイア基板１１との線膨張係数差に起因して発生する歪み（応力）を利用して第１の成長層３０にクラックを発生させることで、応力を緩和することである。第２の成長工程Ｓ１４の前に、応力を緩和していることが望まれる。当該目的を達成できれば、その冷却の方法は特段制限されない。例えば、第１の成長工程Ｓ１２の後、上記積層体をＨＶＰＥ装置の外に一旦取り出し、室温まで冷却してもよい。   Returning to FIG. 7, in the cooling step S13, the stacked body including the susceptor 20, the base substrate 10, and the first growth layer 30 is cooled. The purpose of the cooling here is to generate cracks in the first growth layer 30 using strain (stress) generated due to a difference in linear expansion coefficient between the first growth layer 30 and the sapphire substrate 11. Is to relieve the stress. Prior to the second growth step S14, it is desired that the stress is relaxed. If the object can be achieved, the cooling method is not particularly limited. For example, after the first growth step S12, the laminate may be temporarily taken out of the HVPE apparatus and cooled to room temperature.

図８（３）に示すように、冷却工程Ｓ１３の後の第１の成長層３０には、クラック（裂け目、ひび割れ等）３１が存在する。クラック３１は、図示するように、第１の成長層３０の表面に存在し得る。なお、クラック３１は、第１の成長工程Ｓ１２の間に発生したものであってもよいし、冷却工程Ｓ１３の間に発生したものであってもよい。   As shown in FIG. 8C, cracks (cracks, cracks, etc.) 31 exist in the first growth layer 30 after the cooling step S13. The crack 31 may be present on the surface of the first growth layer 30 as shown. The crack 31 may be generated during the first growth step S12 or may be generated during the cooling step S13.

図７に戻り、第２の成長工程Ｓ１４では、図８（４）に示すように、サセプター２０に下地基板１０を固着させた状態で、第１の成長層３０の上に、ＨＶＰＥ法でIII族窒化物半導体を成長させる。これにより、単結晶のIII族窒化物半導体で構成された第２の成長層４０を形成する。例えば、以下の成長条件でＧａＮをエピタキシャル成長させ、ＧａＮ層（第２の成長層４０）を形成する。第１の成長層３０を形成するための成長条件と第２の成長層４０を形成するための成長条件は、同じであってもよいし、異なってもよい。   Returning to FIG. 7, in the second growth step S14, as shown in FIG. 8 (4), with the base substrate 10 fixed to the susceptor 20, the III layer is formed on the first growth layer 30 by HVPE. A group nitride semiconductor is grown. Thus, a second growth layer 40 made of a single crystal group III nitride semiconductor is formed. For example, GaN is epitaxially grown under the following growth conditions to form a GaN layer (second growth layer 40). The growth conditions for forming the first growth layer 30 and the growth conditions for forming the second growth layer 40 may be the same or different.

成長温度：９７０℃〜１１００℃
成長時間：１ｈ〜５０ｈ
Ｖ／III比：１〜２０
成長膜厚：１００μｍ〜１０ｍｍ Growth temperature: 970 ° C to 1100 ° C
Growth time: 1h-50h
V / III ratio: 1-20
Growth film thickness: 100 μm to 10 mm

第２の成長工程Ｓ１４では、第１の成長工程Ｓ１２で形成された環状の多結晶のIII族窒化物半導体を残した状態で、第１の成長層３０の上に第２の成長層４０を形成する。環状の多結晶のIII族窒化物半導体を残す目的は、クラック３１に起因して複数の部分に分離し得る第１の成長層３０を外周からホールドすることで、当該分離を抑制することである。第１の成長層３０が複数の部分に分離してしまうと、複数の部分ごとの面方位ずれや、ハンドリング性、作業性等が悪くなる。また、一部の部品がなくなったり、粉々になったりすることで、元の形状を再現できなくなる恐れもある。本実施形態によれば面方位ずれや分離を抑制できるので、当該不都合を抑制できる。   In the second growth step S14, the second growth layer 40 is formed on the first growth layer 30 with the ring-shaped polycrystalline group III nitride semiconductor formed in the first growth step S12 remaining. Form. The purpose of leaving the ring-shaped polycrystalline group III nitride semiconductor is to suppress the separation by holding the first growth layer 30 which can be separated into a plurality of portions due to the cracks 31 from the outer periphery. . If the first growth layer 30 is separated into a plurality of portions, the plane orientation shift, the handling property, the workability, and the like of each of the plurality of portions deteriorate. In addition, the original shape may not be able to be reproduced because some parts are missing or shattered. According to the present embodiment, since the plane orientation deviation and separation can be suppressed, the inconvenience can be suppressed.

なお、第１の成長工程Ｓ１２で形成された多結晶のIII族窒化物半導体の全部をそのまま残してもよいが、上記目的を実現できればよく、必ずしも、第１の成長工程Ｓ１２で形成された多結晶のIII族窒化物半導体の全部を残さなくてもよい。すなわち、多結晶のIII族窒化物半導体の一部を除去してもよい。   Note that the entire polycrystalline group III nitride semiconductor formed in the first growth step S12 may be left as it is, but it is sufficient if the above object can be realized, and the polycrystalline group III nitride semiconductor formed in the first growth step S12 is not necessarily required. It is not necessary to leave all of the crystalline group III nitride semiconductor. That is, a part of the polycrystalline group III nitride semiconductor may be removed.

第２の成長工程Ｓ１４においても、多結晶のIII族窒化物半導体が形成される。多結晶のIII族窒化物半導体は、サセプター２０、下地基板１０、第１の成長層３０及び第２の成長層４０を含む積層体の側面や、サセプター２０の裏面に沿って形成され得る。   Also in the second growth step S14, a polycrystalline group III nitride semiconductor is formed. The polycrystalline group III nitride semiconductor can be formed along the side surface of the stacked body including the susceptor 20, the base substrate 10, the first growth layer 30, and the second growth layer 40, and along the back surface of the susceptor 20.

また、第２の成長工程Ｓ１４では、クラック３１が存在する第１の成長層３０の表面上に、ＨＶＰＥ法でIII族窒化物半導体を成長させ、第２の成長層４０を形成する。この場合、成長面（第１の成長層３０の表面）は、クラック３１部分において不連続となる。クラック３１を境に互いに分かれた第１の表面領域及び第２の表面領域各々から成長したIII族窒化物半導体は、成長が進むと互いに接合し、一体化する。   In the second growth step S14, a group III nitride semiconductor is grown by HVPE on the surface of the first growth layer 30 where the cracks 31 are present to form the second growth layer 40. In this case, the growth surface (the surface of the first growth layer 30) is discontinuous at the crack 31 portion. The group III nitride semiconductor grown from each of the first surface region and the second surface region separated from each other by the crack 31 joins and integrates as the growth proceeds.

当該第２の成長工程Ｓ１４において、第１の実施形態で説明した成長工程を適用してもよい。すなわち、成長条件や下地基板１０の主面の面方位を、第１の実施形態で説明した条件にしてもよい。   In the second growth step S14, the growth step described in the first embodiment may be applied. That is, the growth conditions and the plane orientation of the main surface of the underlying substrate 10 may be the conditions described in the first embodiment.

図７に戻り、種基板切出工程Ｓ１５では、第２の成長層４０の少なくとも一部を半極性種基板１として切り出す。   Returning to FIG. 7, in the seed substrate cutting step S15, at least a part of the second growth layer 40 is cut as the semipolar seed substrate 1.

例えば、図８（５）に示すように、サセプター２０、下地基板１０、第１の成長層３０及び第２の成長層４０を含む積層体をスライスして第２の成長層４０の少なくとも一部をサセプター２０から分離し、半極性種基板１とする。なお、サセプター２０から分離した第２の成長層４０の少なくとも一部をスライスして、複数の半極性種基板１を得てもよい。また、スライスの他、研削、研磨、燃焼、分解、溶解などの方法を利用して、第２の成長層４０の少なくとも一部をサセプター２０から分離してもよい。   For example, as shown in FIG. 8 (5), a laminate including the susceptor 20, the base substrate 10, the first growth layer 30, and the second growth layer 40 is sliced to form at least a part of the second growth layer 40. Is separated from the susceptor 20 to obtain a semipolar seed substrate 1. Note that a plurality of semipolar seed substrates 1 may be obtained by slicing at least a part of the second growth layer 40 separated from the susceptor 20. In addition, at least a part of the second growth layer 40 may be separated from the susceptor 20 by using a method such as grinding, polishing, burning, decomposing, and melting in addition to slicing.

以上により、半極性面を主面とし、III族窒化物半導体からなる半極性種基板１が得られる。   Thus, a semipolar seed substrate 1 having a semipolar plane as a main surface and made of a group III nitride semiconductor is obtained.

当該準備工程Ｓ１０によれば、応力を緩和した第１の成長層３０の上に半導体をエピタキシャル成長させ、第２の成長層４０を形成することができる（第２の成長工程Ｓ１４）。このため、応力を緩和せずに第１の成長層３０を厚膜化して同等の厚さにした場合に比べて、第２の成長層４０にクラックや割れが生じにくい。   According to the preparation step S10, a semiconductor can be epitaxially grown on the first growth layer 30 in which the stress has been relaxed, and the second growth layer 40 can be formed (second growth step S14). For this reason, cracks and cracks are less likely to occur in the second growth layer 40 than when the first growth layer 30 is thickened to have the same thickness without relaxing the stress.

このため、当該準備工程Ｓ１０によれば、半極性面を主面とし、かつ、十分な口径のIII族窒化物半導体を厚膜成長させることが可能となる。結果、第１の成長層３０及び第２の成長層４０を含むバルク結晶が得られる。例えば、第２の成長層４０の膜厚は５００μｍ以上２０ｍｍ以下であり、その最大口径はΦ５０ｍｍ以上Φ６インチ以下である。また、第１の成長層３０の膜厚は、１００μｍ以上１０ｍｍ以下である。第１の成長層３０と第２の成長層４０をあわせると、その膜厚は６００μｍ以上３０ｍｍ以下となる。第２の成長層４０の表面は凹凸になっており、｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）ファセットが存在する。   Therefore, according to the preparation step S10, it becomes possible to grow a Group III nitride semiconductor having a semipolar surface as a main surface and a sufficient diameter in a thick film. As a result, a bulk crystal including the first growth layer 30 and the second growth layer 40 is obtained. For example, the thickness of the second growth layer 40 is not less than 500 μm and not more than 20 mm, and the maximum diameter thereof is not less than Φ50 mm and not more than Φ6 inches. The thickness of the first growth layer 30 is not less than 100 μm and not more than 10 mm. When the first growth layer 30 and the second growth layer 40 are combined, the film thickness becomes 600 μm or more and 30 mm or less. The surface of the second growth layer 40 is uneven, and there is a {-h0h-1} facet (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ 1 / h ≦ 4).

上述のように十分な口径及び十分な膜厚のバルク結晶を製造できる当該準備工程Ｓ１０によれば、当該バルク結晶から一部（III族窒化物半導体層）を切り出したりすることで、半極性面を主面とし、かつ、十分な口径及び厚さを有する半極性種基板１を効率的に製造することができる。例えば、半極性種基板１の最大径はΦ５０ｍｍ以上Φ６インチ以下であり、半極性種基板１の厚さは１００μｍ以上１０ｍｍ以下である。   According to the preparation step S10 in which a bulk crystal having a sufficient diameter and a sufficient film thickness can be manufactured as described above, a semipolar surface is obtained by cutting out a part (the group III nitride semiconductor layer) from the bulk crystal. And the semipolar seed substrate 1 having a sufficient diameter and a sufficient thickness can be efficiently manufactured. For example, the maximum diameter of the semipolar seed substrate 1 is Φ50 mm or more and Φ6 inches or less, and the thickness of the semipolar seed substrate 1 is 100 μm or more and 10 mm or less.

なお、応力を緩和する際に第１の成長層３０にはクラック３１が発生する。そして、このような第１の成長層３０の上に成長する第２の成長層４０は、クラック３１を境に互いに分かれた第１の成長層３０の第１の表面領域及び第２の表面領域各々から成長した結晶が互いに接合することで形成される。ここで、第１の表面領域及び第２の表面領域の界面上には、転位が生じ得る。そして、第１の表面領域及び第２の表面領域の面方位がずれていると、上記界面上の転位が増加する。本実施形態では、環状の多結晶のIII族窒化物半導体により、第１の成長層３０を外周からホールドする。このため、上記面方位のずれを抑制できる。結果、上記界面上における転位増加を抑制することができる。   When relaxing the stress, cracks 31 occur in the first growth layer 30. The second growth layer 40 grown on the first growth layer 30 has a first surface region and a second surface region of the first growth layer 30 separated from each other by the crack 31. The crystals grown from each are formed by joining each other. Here, dislocations may occur on the interface between the first surface region and the second surface region. If the plane orientations of the first surface region and the second surface region are shifted, the number of dislocations on the interface increases. In the present embodiment, the first growth layer 30 is held from the outer periphery by an annular polycrystalline group III nitride semiconductor. For this reason, the deviation of the plane orientation can be suppressed. As a result, an increase in dislocation on the interface can be suppressed.

また、下地基板１０をサセプター２０で拘束した状態で第１の成長工程Ｓ１２、冷却工程Ｓ１３を行う当該準備工程Ｓ１０によれば、当該拘束がない状態で同様の処理を行う場合に比べて、第１の成長層３０に発生するクラック３１の数を減らすことができる。   Further, according to the preparation step S10 in which the first growth step S12 and the cooling step S13 are performed in a state where the base substrate 10 is restrained by the susceptor 20, compared to the case where the same processing is performed in a state in which the restraint is not performed, The number of cracks 31 generated in one growth layer 30 can be reduced.

また、下地基板１０及び第１の成長層３０を含む積層体をサセプター２０で拘束した状態で第２の成長工程Ｓ１４を行う当該準備工程Ｓ１０によれば、当該拘束がない状態で同様の処理を行う場合に比べて、第１の成長層３０や第２の成長層４０に発生するクラックの数を減らすこと、分離することを抑制することができる。   Further, according to the preparation step S10 in which the second growth step S14 is performed with the stacked body including the base substrate 10 and the first growth layer 30 constrained by the susceptor 20, the same processing is performed without the constrain. The number of cracks generated in the first growth layer 30 and the second growth layer 40 can be reduced and separation can be suppressed as compared with the case where the formation is performed.

また、当該準備工程Ｓ１０によれば、図９（１）及び（２）に示すように、単結晶で構成された第１の部分５１と、多結晶で構成された第２の部分５２とで構成された半極性種基板１を製造することができる。図９（１）及び（２）は、半極性種基板１の平面図であり、主面が示されている。   According to the preparation step S10, as shown in FIGS. 9A and 9B, the first portion 51 made of a single crystal and the second portion 52 made of a polycrystal are used. The configured semipolar seed substrate 1 can be manufactured. 9 (1) and 9 (2) are plan views of the semipolar seed substrate 1, showing the main surface.

第２の部分５２は、第１の部分５１の外周に付着している。第２の部分５２は環状となり、その内部に第１の部分５１をホールドする。第２の部分５２は、図９（１）に示すようにランダムに付着した状態そのままであってもよいし、図９（２）に示すように研磨や研削等により整えられてもよい。   The second portion 52 is attached to the outer periphery of the first portion 51. The second portion 52 has an annular shape and holds the first portion 51 therein. The second portion 52 may be in a state of being randomly attached as shown in FIG. 9A, or may be prepared by polishing or grinding as shown in FIG. 9B.

このような本実施形態の半極性種基板１によれば、第２の部分５２により径を稼ぐことができる。結果、ハンドリング性や作業性が向上すること、また、半極性種基板１を種基板として利用する際に、単結晶で構成された第１の部分５１の成長面積を大きく確保することができる。例えば、第１の部分５１の最大径はΦ５０ｍｍ以上Φ６インチ以下であり、第１の部分５１及び第２の部分５２を有するIII族窒化物半導体層の最大径はΦ５１ｍｍ以上Φ６．５インチ以下である。   According to the semipolar seed substrate 1 of this embodiment, the diameter can be increased by the second portion 52. As a result, handleability and workability are improved, and when the semipolar seed substrate 1 is used as a seed substrate, a large growth area of the first portion 51 made of a single crystal can be secured. For example, the maximum diameter of the first portion 51 is Φ50 mm or more and Φ6 inches or less, and the maximum diameter of the group III nitride semiconductor layer having the first portion 51 and the second portion 52 is Φ51 mm or more and Φ6.5 inches or less. is there.

なお、多結晶で構成された第２の部分５２を除去し、単結晶で構成された第１の部分５１のみからなる半極性種基板１を得てもよい。   The semipolar seed substrate 1 composed of only the first portion 51 made of single crystal may be obtained by removing the second portion 52 made of polycrystal.

また、本実施形態の当該準備工程Ｓ１０によれば、図１０及び図１１に示すように、結晶軸の向きが互いに異なる複数の部分を含む半極性種基板１が製造される。図１１は、図１０のＡ−Ａ´の断面図である。図示する領域Ａ及び領域Ｂ各々は、クラック３１を境に互いに分かれた第１の成長層３０の第１の表面領域及び第２の表面領域各々から成長した部分である。   Further, according to the preparing step S10 of the present embodiment, as shown in FIGS. 10 and 11, the semipolar seed substrate 1 including a plurality of portions having different crystal axis directions is manufactured. FIG. 11 is a sectional view taken along line AA ′ of FIG. Each of the illustrated regions A and B is a portion grown from each of the first surface region and the second surface region of the first growth layer 30 separated from each other by the crack 31.

領域Ａ及び領域Ｂの結晶は、第１の成長層３０の第１の表面領域及び第２の表面領域間の結晶軸のずれ（クラック３１に起因するずれ）等に起因して、結晶軸の向きが互いに異なる。図示する領域Ａの結晶軸の向きＹと領域Ｂの結晶軸の向きＺは、同じ結晶軸の向きを示している。当該特徴は、当該準備工程で製造された半極性種基板１に現れる特徴である。なお、上述の通り、本実施形態では、第１の成長層３０を外周からホールドする環状の多結晶のIII族窒化物半導体の存在により、面方位のずれを抑制できる。結果、領域Ａの結晶軸の向きＹと領域Ｂの結晶軸の向きＺとのなす角を２°以下に抑えることができる。   The crystals in the regions A and B have different crystal axes due to a shift of the crystal axis between the first surface region and the second surface region of the first growth layer 30 (a shift caused by the crack 31). The directions are different from each other. The direction Y of the crystal axis in the illustrated region A and the direction Z of the crystal axis in the region B indicate the same crystal axis direction. This feature is a feature that appears in the semipolar seed substrate 1 manufactured in the preparation step. As described above, in the present embodiment, a shift in plane orientation can be suppressed by the presence of the annular polycrystalline group III nitride semiconductor that holds the first growth layer 30 from the outer periphery. As a result, the angle between the direction Y of the crystal axis of the region A and the direction Z of the crystal axis of the region B can be suppressed to 2 ° or less.

また、第２の成長工程Ｓ１４において、第１の実施形態で説明した成長工程を適用した場合、第２の成長層４０に割れが生じる不都合を抑制できる。   In addition, when the growth step described in the first embodiment is applied to the second growth step S14, it is possible to suppress a disadvantage that the second growth layer 40 is cracked.

「III族窒化物半導体層形成工程Ｓ２０」
図５に戻り、III族窒化物半導体層形成工程Ｓ２０では、図６（２）に示すように、半極性種基板１の上にIII族窒化物半導体をエピタキシャル成長して、III族窒化物半導体層２を形成する。III族窒化物半導体層形成工程Ｓ２０において、第１の実施形態で説明した成長工程を適用する。準備工程Ｓ１０で準備した半極性種基板１が、第１の実施形態で説明した下地基板１００となる。結果、III族窒化物半導体層２に割れが生じる不都合を抑制できる。 "Group III nitride semiconductor layer forming step S20"
Returning to FIG. 5, in the group III nitride semiconductor layer forming step S20, as shown in FIG. 6 (2), the group III nitride semiconductor is epitaxially grown on the semipolar seed substrate 1, and the group III nitride semiconductor layer is formed. Form 2 In the group III nitride semiconductor layer forming step S20, the growth step described in the first embodiment is applied. The semipolar seed substrate 1 prepared in the preparing step S10 becomes the base substrate 100 described in the first embodiment. As a result, the inconvenience of cracking in the group III nitride semiconductor layer 2 can be suppressed.

「切出工程Ｓ３０」
図５に戻り、切出工程Ｓ３０では、III族窒化物半導体層２から、半極性面を主面とする半極性自立基板を切り出す。 "Cutting step S30"
Returning to FIG. 5, in the cutting step S30, a semipolar self-standing substrate having a semipolar plane as a main surface is cut out from the group III nitride semiconductor layer 2.

例えば、切出工程Ｓ３０では、図６（３）に示すように、半極性種基板１及びIII族窒化物半導体層２からなる積層体をスライスし、半極性種基板１からIII族窒化物半導体層２の一部（III族窒化物半導体層の分離部２−２）を分離することで、半極性面を主面とする半極性自立基板を得ることができる。なお、III族窒化物半導体層の分離部２−２をスライスして複数の半極性自立基板を得てもよい。III族窒化物半導体層の分離部２−２を得るためのスライス位置は、例えば、半極性種基板１とIII族窒化物半導体層２との界面から積層方向に沿ってIII族窒化物半導体層２の方に１００μｍ以上５００μｍ以下移動した位置とすることができる。   For example, in the cutting step S30, as shown in FIG. 6 (3), a stacked body composed of the semipolar seed substrate 1 and the group III nitride semiconductor layer 2 is sliced, and the group III nitride semiconductor By separating a part of the layer 2 (separating part 2-2 of the group III nitride semiconductor layer), a semipolar free-standing substrate having a semipolar surface as a main surface can be obtained. Note that a plurality of semipolar free-standing substrates may be obtained by slicing the separation part 2-2 of the group III nitride semiconductor layer. The slice position for obtaining the separation part 2-2 of the group III nitride semiconductor layer is, for example, the group III nitride semiconductor layer along the stacking direction from the interface between the semipolar seed substrate 1 and the group III nitride semiconductor layer 2. The position can be moved to 100 μm or more and 500 μm or less toward 2.

半極性自立基板の主面の面方位は半極性種基板１の主面の面方位と同じであってもよい。その他、半極性自立基板の主面の面方位は半極性種基板１の主面の面方位と異なってもよい。いずれも、上記スライスにおけるスライス面の傾きの調整により実現することができる。例えば、半極性種基板１の主面が｛ｈｋ−（ｈ＋ｋ）ｌ｝面（例：｛−１−１２−３｝面）から１０°以内のオフ角を有する面である場合、半極性自立基板の主面は｛ｈｋ−（ｈ＋ｋ）ｌ｝面であってもよい。   The plane orientation of the main surface of the semipolar freestanding substrate may be the same as the plane orientation of the main surface of the semipolar seed substrate 1. In addition, the plane orientation of the main surface of the semipolar free-standing substrate may be different from the plane orientation of the main surface of the semipolar seed substrate 1. Both can be realized by adjusting the inclination of the slice plane in the slice. For example, when the main surface of the semipolar seed substrate 1 is a surface having an off angle within 10 ° from a {hk- (h + k) l} plane (eg, {1-1-12-3} plane), the semipolar self-supporting substrate is used. The principal surface of the substrate may be a {hk- (h + k) l} plane.

次に、本実施形態の半極性自立基板の製造方法の作用効果を説明する。本実施形態の半極性自立基板の製造方法では、第１の実施形態と同様な作用効果が実現される。すなわち、III族窒化物半導体層に割れが生じる不都合を抑制できる。また、III族窒化物半導体層に深い穴が生じる不都合を抑制できる。また、本実施形態の半極性自立基板の製造方法によれば、主面が半極性面となった半極性自立基板を製造できるので、自立基板上に形成されるデバイスの内部量子効率の向上等が実現される。   Next, the operation and effect of the method for manufacturing a semipolar free-standing substrate of the present embodiment will be described. According to the method for manufacturing a semipolar free-standing substrate of the present embodiment, the same operation and effect as those of the first embodiment are realized. That is, it is possible to suppress the disadvantage that the group III nitride semiconductor layer is cracked. In addition, the inconvenience of forming a deep hole in the group III nitride semiconductor layer can be suppressed. Further, according to the method for manufacturing a semi-polar free-standing substrate of the present embodiment, a semi-polar free-standing substrate whose main surface is a semi-polar surface can be manufactured, so that the internal quantum efficiency of a device formed on the free-standing substrate can be improved. Is realized.

＜深い穴と割れについて＞
複数の｛−ｈ０ｈ−ｌ｝面で構成された凹凸が成長面に存在する状態を維持してIII族窒化物半導体結晶をエピタキシャル成長することで生成したIII族窒化物半導体層は、成長面が平坦な状態でIII族窒化物半導体結晶をエピタキシャル成長することで生成したIII族窒化物半導体層よりも割れが生じ難いことを示す。また、深い穴が生じ難いことを示す。 <About deep holes and cracks>
A group III nitride semiconductor layer formed by epitaxially growing a group III nitride semiconductor crystal while maintaining a state in which a plurality of {-h0hl-1} planes exist on the growth surface has a flat growth surface. This indicates that cracks are less likely to occur than a group III nitride semiconductor layer generated by epitaxially growing a group III nitride semiconductor crystal in a proper state. It also indicates that a deep hole is unlikely to occur.

「実施例１」
図１２に、実施例１の下地基板を示す。実施例１の下地基板は、ＧａＮで構成され、一部に割れがあるが（基板の外周付近に位置する図中縦方向に伸びる割れ）、貫通孔がない。主面は｛−１−１２−３｝面を＋ｃ軸投影方向に３°程度、ｍ軸投影方向に８°程度傾けた面であり、径はΦ６０ｍｍであり、厚さは８００μｍであった。 "Example 1"
FIG. 12 shows a base substrate according to the first embodiment. The undersubstrate of Example 1 is made of GaN, and has some cracks (cracks extending in the vertical direction in the figure located near the outer periphery of the substrate), but no through holes. The main surface was a surface inclined at about 3 ° in the + c-axis projection direction and about 8 ° in the m-axis projection direction, with a diameter of Φ60 mm and a thickness of 800 μm.

当該下地基板上に、以下の成長条件でＧａＮをエピタキシャル成長して、厚さ５ｍｍ程度のＧａＮ層を形成した。   GaN was epitaxially grown on the base substrate under the following growth conditions to form a GaN layer having a thickness of about 5 mm.

成長方法：ＨＶＰＥ法
成長温度：１０４０℃
Ｖ／III比：１０
ＧａＣｌ分圧：１．９ｋＰａ
ＮＨ３分圧 ：１９ｋＰａ
不純物：アンドープ
成長時間：２０ｈ Growth method: HVPE method Growth temperature: 1040 ° C
V / III ratio: 10
GaCl partial pressure: 1.9 kPa
NH 3 partial pressure: 19 kPa
Impurity: undoped Growth time: 20h

「比較例１」
図１３に、比較例１の下地基板を示す。比較例１の下地基板は、ＧａＮで構成され、クラックは存在せず、表面にくぼみの穴がある。主面はｃ面であり、径はΦ５０ｍｍであり、厚さは４００μｍであった。 "Comparative Example 1"
FIG. 13 shows a base substrate of Comparative Example 1. The undersubstrate of Comparative Example 1 was made of GaN, had no cracks, and had recessed holes on the surface. The main surface was a c-plane, the diameter was Φ50 mm, and the thickness was 400 μm.

当該下地基板上に、ＧａＮをエピタキシャル成長して、厚さ５ｍｍ程度のＧａＮ層を形成した。成長条件は、成長時間を２５ｈとした点を除き、実施例１と同様である。   GaN was epitaxially grown on the base substrate to form a GaN layer having a thickness of about 5 mm. The growth conditions were the same as in Example 1 except that the growth time was 25 hours.

「実施例１と比較例１との対比」
図１４は、実施例１のＧａＮ層の表面写真を示す。ＧａＮ層の表面にはクラックが存在しなかった。また、半極性種基板１の表面に存在したクラックがＧａＮ層の表面では消滅していた。表面形状測定を行った結果、ＧａＮ層の表面凹凸の深さは６００μｍ以下であった。厚さ５ｍｍのＧａＮ層をスライス加工したところ、表層部以外のスライスした基板にへこみの穴や貫通穴は存在しなかった。 "Comparison between Example 1 and Comparative Example 1"
FIG. 14 shows a photograph of the surface of the GaN layer of Example 1. No crack was present on the surface of the GaN layer. Further, cracks existing on the surface of the semipolar seed substrate 1 disappeared on the surface of the GaN layer. As a result of the surface shape measurement, the depth of the surface irregularities of the GaN layer was 600 μm or less. When the GaN layer having a thickness of 5 mm was sliced, no dent holes or through holes were present in the sliced substrate other than the surface layer.

図１５は、実施例１のＧａＮ層の表面を実体顕微鏡で観察した図である。図示するように、実施例１のＧａＮ層の表面には第１の実施形態で説明した特徴的なファセット面｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）から構成される凹凸が存在した。   FIG. 15 is a diagram of the surface of the GaN layer of Example 1 observed with a stereoscopic microscope. As shown in the figure, the characteristic facet plane {−h0h−l} plane (h is a natural number, l is 0 or a natural number and 0 ≦ l / h ≦ 4).

図１６は、比較例１のＧａＮ層の表面を示す。下地基板上になかったクラックがＧａＮ層に存在することが確認できる。比較例１のＧａＮ層の表面は、深い穴部以外は平坦であり、第１の実施形態で説明した特徴的なファセット面から構成される凹凸は存在しなかった。また、深さ４ｍｍ前後の深い穴が存在しており、厚さ５ｍｍのＧａＮ層をスライス加工したところ、スライスした複数の基板には、幅がｍｍサイズの複数の貫通穴が生じた。   FIG. 16 shows the surface of the GaN layer of Comparative Example 1. It can be confirmed that cracks not existing on the underlying substrate exist in the GaN layer. The surface of the GaN layer of Comparative Example 1 was flat except for the deep hole, and there was no unevenness constituted by the characteristic facet surface described in the first embodiment. In addition, a deep hole having a depth of about 4 mm was present, and when a GaN layer having a thickness of 5 mm was sliced, a plurality of through-holes having a width of mm were formed in a plurality of sliced substrates.

＜ファセット面から構成される凹凸維持について＞
III族窒化物半導体結晶の成長条件を最適化しなければ、複数の｛−ｈ０ｈ−ｌ｝面で構成された凹凸を維持した結晶成長が実現できないことを示す。 <Maintaining irregularities composed of facet surfaces>
Unless the growth conditions of the group III nitride semiconductor crystal are optimized, it is impossible to realize the crystal growth while maintaining the irregularities constituted by the plurality of {-h0hl-1} planes.

「実施例２」
下地基板上に、ＧａＮをエピタキシャル成長して、厚さ２００μｍ程度のＧａＮ層を形成した。成長条件は、成長時間を４５ｍｉｎとした点を除き、実施例１と同様である。 "Example 2"
GaN was epitaxially grown on the base substrate to form a GaN layer having a thickness of about 200 μm. The growth conditions were the same as in Example 1 except that the growth time was 45 minutes.

「比較例２」
下地基板上に、ＧａＮをエピタキシャル成長して、厚さ２５０μｍ程度のＧａＮ層を形成した。成長条件は、成長温度を９６０℃とした点を除き、実施例２と同様である。 "Comparative Example 2"
GaN was epitaxially grown on the base substrate to form a GaN layer having a thickness of about 250 μm. The growth conditions were the same as in Example 2 except that the growth temperature was 960 ° C.

「実施例３」
図７のフローチャートで示される製造方法で、下地基板上に、第１の成長層３０（ＧａＮ）と第２の成長層４０（ＧａＮ）をエピタキシャル成長して、厚さ４ｍｍ程度のＧａＮ層（第１の成長層３０及び第２の成長層を含む）を形成した。第１の成長層３０及び第２の成長層４０の成長条件は、各々の成長時間を８時間とした点を除き、実施例１のＧａＮ層の成長条件と同じである。そして、第２の成長層４０上に厚さ０．８ｍｍ程度のＧａＮ層を形成した。当該ＧａＮ層の成長条件は、成長時間を４ｈとした点を除き、実施例１と同様である。
「比較例３」
実施例３と同一の第２の成長層４０上に、厚さ０．８ｍｍ程度のＧａＮ層を形成した。成長条件は、ＧａＣｌ分圧を３．５ｋＰａ、ＮＨ３分圧を５２ｋＰａ、成長時間を１ｈとした点を除き、実施例１と同様である。 "Example 3"
In the manufacturing method shown in the flowchart of FIG. 7, the first growth layer 30 (GaN) and the second growth layer 40 (GaN) are epitaxially grown on the underlying substrate to form a GaN layer (first (Including the growth layer 30 and the second growth layer). The growth conditions of the first growth layer 30 and the second growth layer 40 are the same as the growth conditions of the GaN layer of the first embodiment, except that each growth time is set to 8 hours. Then, a GaN layer having a thickness of about 0.8 mm was formed on the second growth layer 40. The conditions for growing the GaN layer are the same as those in Example 1 except that the growth time was set to 4 hours.
"Comparative Example 3"
A GaN layer having a thickness of about 0.8 mm was formed on the same second growth layer 40 as in the third embodiment. The growth conditions were the same as in Example 1 except that the GaCl partial pressure was 3.5 kPa, the NH 3 partial pressure was 52 kPa, and the growth time was 1 h.

「実施例１乃至３と、比較例１乃至３との対比」
図１７に、実施例２のＧａＮ層の表面を走査型電子顕微鏡（ＳＥＭ）で観察した像を示す。また、図１８に、比較例２のＧａＮ層の表面を走査型電子顕微鏡（ＳＥＭ）で観察した像を示す。図より、実施例２ではＧａＮ層の表面にファセット面で形成された凹凸が存在するが、比較例２ではＧａＮ層の表面に凹凸が存在しないことが分かる。 "Comparison between Examples 1 to 3 and Comparative Examples 1 to 3"
FIG. 17 shows an image obtained by observing the surface of the GaN layer of Example 2 with a scanning electron microscope (SEM). FIG. 18 shows an image obtained by observing the surface of the GaN layer of Comparative Example 2 with a scanning electron microscope (SEM). From the figure, it can be seen that in Example 2, there was unevenness formed on the surface of the GaN layer on the surface of the GaN layer, but in Comparative Example 2, there was no unevenness on the surface of the GaN layer.

次に、図１９に、実施例３のＧａＮ層の表面について、ｍ軸投影方向に沿って表面粗さ計で表面粗さを測定した結果を示す。また、図２０に、比較例３のＧａＮ層の表面について、ｍ軸投影方向に沿って表面粗さ計で表面粗さを測定した結果を示す。図より、実施例３ではＧａＮ層の表面に主面から規則的な角度で傾いたファセット面から成る凹凸が存在するが、比較例３ではＧａＮ層の表面に、規則的な角度で傾いたファセット面による凹凸がほとんど存在しないことが分かる。   Next, FIG. 19 shows the results of measuring the surface roughness of the surface of the GaN layer of Example 3 with a surface roughness meter along the m-axis projection direction. FIG. 20 shows the result of measuring the surface roughness of the surface of the GaN layer of Comparative Example 3 along the m-axis projection direction with a surface roughness meter. As can be seen from the drawing, in Example 3, the surface of the GaN layer has irregularities formed of facet surfaces inclined at a regular angle from the main surface, whereas in Comparative Example 3, the surface of the GaN layer has facets inclined at a regular angle. It can be seen that there are almost no surface irregularities.

以上、ｃ面を成長面として結晶成長した比較例１、及び、半極性面を成長面として結晶成長したが成長条件を最適化しなかった比較例２及び３は、特徴的なファセット面から構成される凹凸を維持した結晶成長が実現できなかった。しかし、半極性面を成長面として結晶成長し、かつ、成長条件を最適化した実施例１は、特徴的なファセット面から構成される凹凸を維持した結晶成長が実現できた。   As described above, Comparative Example 1 in which the crystal growth was performed with the c-plane as the growth plane, and Comparative Examples 2 and 3 in which the crystal growth was performed with the semipolar plane as the growth plane but the growth conditions were not optimized, were constituted by characteristic facet planes. It was not possible to realize the crystal growth while maintaining the irregularities. However, in Example 1, in which the crystal growth was performed with the semipolar plane as the growth plane and the growth conditions were optimized, the crystal growth in which the unevenness constituted by the characteristic facet plane was maintained was realized.

以下、参考形態の例を付記する。
１． 成長面に複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が存在する状態を維持して、｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板の前記主面上にIII族窒化物半導体結晶をエピタキシャル成長することで、III族窒化物半導体層を形成する成長工程を有するIII族窒化物半導体基板の製造方法。
２． １に記載のIII族窒化物半導体基板の製造方法において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１０｝、｛−１０１−１｝、｛−１０１−２｝、｛−１０１−３｝、｛−２０２−３｝、｛−２０２−５｝、｛−２０２−７｝、｛−３０３−４｝、｛−３０３−５｝、｛−３０３−７｝、｛−３０３−８｝、｛−３０３−１０｝、｛−３０３−１１｝及び、｛−１０１−４｝の中のいずれかであるIII族窒化物半導体基板の製造方法。
３． １に記載のIII族窒化物半導体基板の製造方法において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１−２｝又は｛−２０２−３｝であるIII族窒化物半導体基板の製造方法。
４． １から３のいずれかに記載のIII族窒化物半導体基板の製造方法において、
前記III族窒化物半導体結晶の−ｃ軸方向を前記成長面に投影した−ｃ軸投影方向に沿って、互いに異なる第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されるIII族窒化物半導体基板の製造方法。
５． ４に記載のIII族窒化物半導体基板の製造方法において、
前記成長工程で前記III族窒化物半導体層の膜厚が厚くなるほど、前記第１の｛−ｈ０ｈ−ｌ｝面の面積が小さくなり、前記第２の｛−ｈ０ｈ−ｌ｝面の面積が大きくなるIII族窒化物半導体基板の製造方法。
６． ４又は５に記載のIII族窒化物半導体基板の製造方法において、
前記成長工程で前記III族窒化物半導体層の膜厚が厚くなるほど、前記第１の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが短くなり、前記第２の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが長くなるIII族窒化物半導体基板の製造方法。
７． ４から６のいずれかに記載のIII族窒化物半導体基板の製造方法において、
前記第１の｛−ｈ０ｈ−ｌ｝面と前記第２の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１８０°未満であるIII族窒化物半導体基板の製造方法。
８． １から７のいずれかに記載のIII族窒化物半導体基板の製造方法において、
前記III族窒化物半導体結晶のｍ軸方向を前記成長面に投影したｍ軸投影方向に沿って、互いに等価な第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されるIII族窒化物半導体基板の製造方法。
９． ８に記載のIII族窒化物半導体基板の製造方法において、
前記第３の｛−ｈ０ｈ−ｌ｝面と前記第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１６０°未満であるIII族窒化物半導体基板の製造方法。
１０． １から９のいずれかに記載のIII族窒化物半導体基板の製造方法において、
前記成長工程では、Ｖ／ＩＩＩ比を０．５以上２５以下とし、圧力を７０ｋＰａ以上１５０ｋＰａ以下とし、成長温度を９７０℃以上とした成長条件でIII族窒化物半導体をエピタキシャル成長することで、前記凹凸が前記成長面に存在する状態を維持してIII族窒化物半導体をエピタキシャル成長するIII族窒化物半導体基の製造方法。
１１． ｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板と、
前記下地基板上に位置し、複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が主面に存在するIII族窒化物半導体層と、
を有するIII族窒化物半導体基板。
１２． １１に記載のIII族窒化物半導体基板において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１０｝、｛−１０１−１｝、｛−１０１−２｝、｛−１０１−３｝、｛−２０２−３｝、｛−２０２−５｝、｛−２０２−７｝、｛−３０３−４｝、｛−３０３−５｝、｛−３０３−７｝、｛−３０３−８｝、｛−３０３−１０｝、｛−３０３−１１｝及び、｛−１０１−４｝の中のいずれかであるIII族窒化物半導体基板。
１３． １１に記載のIII族窒化物半導体基板において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１−２｝又は｛−２０２−３｝であるIII族窒化物半導体基板。
１４． １１から１３のいずれかに記載のIII族窒化物半導体基板において、
III族窒化物半導体結晶の−ｃ軸方向を成長面に投影した−ｃ軸投影方向に沿って、互いに異なる第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されているIII族窒化物半導体基板。
１５． １４に記載のIII族窒化物半導体基板において、
前記第１の｛−ｈ０ｈ−ｌ｝面と前記第２の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１８０°未満であるIII族窒化物半導体基板。
１６． １１から１５のいずれかに記載のIII族窒化物半導体基板において、
III族窒化物半導体結晶のｍ軸方向を成長面に投影したｍ軸投影方向に沿って、互いに等価な第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されているIII族窒化物半導体基板。
１７． １６に記載のIII族窒化物半導体基板において、
前記第３の｛−ｈ０ｈ−ｌ｝面と前記第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１６０°未満であるIII族窒化物半導体基板。 Hereinafter, examples of the reference embodiment will be additionally described.
1. Maintaining a state in which the growth surface has irregularities composed of a plurality of {-h0hl} surfaces (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ l / h ≦ 4), A growth in which a group III nitride semiconductor layer is formed by epitaxially growing a group III nitride semiconductor crystal on the main surface of the base substrate having a main surface having a surface inclined at an angle of 10 ° or less within 10 °. A method for manufacturing a group III nitride semiconductor substrate having a step.
2. 1. The method for producing a group III nitride semiconductor substrate according to item 1,
The {-h0h-1} plane is {-1010}, {-101-1}, {-101-2}, {-101-3}, {-202-3}, {-202-5}, {} -202-7}, {-303-4}, {-303-5}, {-303-7}, {-303-8}, {-303-10}, {-303-11}, and { -101-4}. A method of manufacturing a group III nitride semiconductor substrate according to any one of -101-4}.
3. 1. The method for producing a group III nitride semiconductor substrate according to item 1,
The method for manufacturing a group III nitride semiconductor substrate, wherein the {-h0hl} plane is {-101-2} or {-202-3}.
4. The method for producing a group III nitride semiconductor substrate according to any one of 1 to 3,
A first {-h0hl-1} plane and a second {-h0hl-1} different from each other along a -c axis projection direction in which the -c axis direction of the group III nitride semiconductor crystal is projected onto the growth plane. A method for manufacturing a group III nitride semiconductor substrate, wherein the irregularities are formed alternately with surfaces.
5. 4. The method for producing a group III nitride semiconductor substrate according to item 4,
As the film thickness of the group III nitride semiconductor layer increases in the growth step, the area of the first {-h0hl-1} plane decreases, and the area of the second {-h0hl-1} plane increases. A method for manufacturing a group III nitride semiconductor substrate.
6. The method for producing a group III nitride semiconductor substrate according to 4 or 5, wherein
As the film thickness of the group III nitride semiconductor layer increases in the growth step, the length of the first {-h0hl-1} plane in the -c axis projection direction decreases, and the second {-h0h- A method for manufacturing a group III nitride semiconductor substrate in which the length of an l｝ plane in a −c-axis projection direction is increased.
7. 7. The method for producing a group III nitride semiconductor substrate according to any one of 4 to 6,
A method for manufacturing a group III nitride semiconductor substrate, wherein an angle between the first {-h0hl-1} plane and the second {-h0hl-1} plane is 100 ° or more and less than 180 °.
8. The method for producing a group III nitride semiconductor substrate according to any one of 1 to 7,
A third {-h0hl-1} plane and a fourth {-h0hl-1} plane, which are equivalent to each other, along an m-axis projection direction in which the m-axis direction of the group III nitride semiconductor crystal is projected on the growth plane. Are alternately arranged to form the irregularities.
9. 8. The method for producing a group III nitride semiconductor substrate according to item 8,
A method for manufacturing a group III nitride semiconductor substrate, wherein an angle formed by the third {-h0hl-1} plane and the fourth {-h0hl-1} plane is 100 ° or more and less than 160 °.
10. The method for producing a group III nitride semiconductor substrate according to any one of 1 to 9,
In the growing step, the V / III ratio is 0.5 or more and 25 or less, the pressure is 70 kPa or more and 150 kPa or less, and the growth temperature is 970 ° C. or more. A method for producing a group III nitride semiconductor group, wherein a group III nitride semiconductor is epitaxially grown while maintaining a state of being present on the growth surface.
11. A base substrate having, as a main surface, a surface in which the {-1-12-3} plane is inclined within 10 °;
The main surface has irregularities located on the base substrate and composed of a plurality of {-h0h-l} planes (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ 1 / h ≦ 4). A group III nitride semiconductor layer,
A group III nitride semiconductor substrate having:
12. 11. The group III nitride semiconductor substrate according to 11,
The {-h0h-1} plane is {-1010}, {-101-1}, {-101-2}, {-101-3}, {-202-3}, {-202-5}, {} -202-7}, {-303-4}, {-303-5}, {-303-7}, {-303-8}, {-303-10}, {-303-11}, and { A group III nitride semiconductor substrate according to any one of -101-4}.
13. 11. The group III nitride semiconductor substrate according to 11,
A group III nitride semiconductor substrate in which the {-h0hl} plane is {-101-2} or {-202-3}.
14． The group III nitride semiconductor substrate according to any one of 11 to 13, wherein
The first {-h0h-l} plane and the second {-h0h-l} plane, which are different from each other, along the -c-axis projection direction obtained by projecting the -c-axis direction of the group III nitride semiconductor crystal onto the growth plane. A group III nitride semiconductor substrate in which the irregularities are alternately arranged.
15. 14. The group III nitride semiconductor substrate according to 14,
A group III nitride semiconductor substrate, wherein an angle between the first {-h0hl-1} plane and the second {-h0hl-1} plane is 100 ° or more and less than 180 °.
16. The group III nitride semiconductor substrate according to any one of 11 to 15, wherein
Along the m-axis projection direction in which the m-axis direction of the group III nitride semiconductor crystal is projected on the growth surface, a third {-h0hl-1} plane and a fourth {-h0hl-1} plane equivalent to each other are formed. A group III nitride semiconductor substrate in which the irregularities are alternately arranged.
17． 16. The group III nitride semiconductor substrate according to 16,
A group III nitride semiconductor substrate, wherein an angle between the third {-h0hl-1} plane and the fourth {-h0hl-1} plane is 100 ° or more and less than 160 °.

１ 半極性種基板
２ III族窒化物半導体層
２−１ III族窒化物半導体層の残存部
２−２ III族窒化物半導体層の分離部
１０ 下地基板
１１ サファイア基板
１２ III族窒化物半導体層
２０ サセプター
３０ 第１の成長層
３１ クラック
４０ 第２の成長層
５１ 第１の部分
５２ 第２の部分
１００ 下地基板
１０１ III族窒化物半導体層
１０２ 成長面 Reference Signs List 1 semipolar seed substrate 2 group III nitride semiconductor layer 2-1 remaining part of group III nitride semiconductor layer 2-2 separation part of group III nitride semiconductor layer 10 base substrate 11 sapphire substrate 12 group III nitride semiconductor layer 20 Susceptor 30 First growth layer 31 Crack 40 Second growth layer 51 First part 52 Second part 100 Base substrate 101 Group III nitride semiconductor layer 102 Growth surface

Claims (17)

成長面に複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が存在する状態を維持して、｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板の前記主面上にIII族窒化物半導体結晶をエピタキシャル成長することで、III族窒化物半導体層を形成する成長工程を有するIII族窒化物半導体基板の製造方法。   Maintaining a state in which the growth surface has irregularities composed of a plurality of {-h0hl} surfaces (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ l / h ≦ 4), A growth in which a group III nitride semiconductor layer is formed by epitaxially growing a group III nitride semiconductor crystal on the main surface of the base substrate having a main surface having a surface inclined at an angle of 10 ° or less within 10 °. A method for manufacturing a group III nitride semiconductor substrate having a step. 請求項１に記載のIII族窒化物半導体基板の製造方法において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１０｝、｛−１０１−１｝、｛−１０１−２｝、｛−１０１−３｝、｛−２０２−３｝、｛−２０２−５｝、｛−２０２−７｝、｛−３０３−４｝、｛−３０３−５｝、｛−３０３−７｝、｛−３０３−８｝、｛−３０３−１０｝、｛−３０３−１１｝及び、｛−１０１−４｝の中のいずれかであるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to claim 1,
The {-h0h-1} plane is {-1010}, {-101-1}, {-101-2}, {-101-3}, {-202-3}, {-202-5}, {} -202-7}, {-303-4}, {-303-5}, {-303-7}, {-303-8}, {-303-10}, {-303-11}, and { -101-4}. A method of manufacturing a group III nitride semiconductor substrate according to any one of -101-4}. 請求項１に記載のIII族窒化物半導体基板の製造方法において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１−２｝又は｛−２０２−３｝であるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to claim 1,
The method for manufacturing a group III nitride semiconductor substrate, wherein the {-h0hl} plane is {-101-2} or {-202-3}. 請求項１から３のいずれか１項に記載のIII族窒化物半導体基板の製造方法において、
前記III族窒化物半導体結晶の−ｃ軸方向を前記成長面に投影した−ｃ軸投影方向に沿って、互いに異なる第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されるIII族窒化物半導体基板の製造方法。 The method for producing a group III nitride semiconductor substrate according to claim 1,
A first {-h0hl-1} plane and a second {-h0hl-1} different from each other along a -c axis projection direction in which the -c axis direction of the group III nitride semiconductor crystal is projected onto the growth plane. A method for manufacturing a group III nitride semiconductor substrate, wherein the irregularities are formed alternately with surfaces. 請求項４に記載のIII族窒化物半導体基板の製造方法において、
前記成長工程で前記III族窒化物半導体層の膜厚が厚くなるほど、前記第１の｛−ｈ０ｈ−ｌ｝面の面積が小さくなり、前記第２の｛−ｈ０ｈ−ｌ｝面の面積が大きくなるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to claim 4,
As the film thickness of the group III nitride semiconductor layer increases in the growth step, the area of the first {-h0hl-1} plane decreases, and the area of the second {-h0hl-1} plane increases. A method for manufacturing a group III nitride semiconductor substrate. 請求項４又は５に記載のIII族窒化物半導体基板の製造方法において、
前記成長工程で前記III族窒化物半導体層の膜厚が厚くなるほど、前記第１の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが短くなり、前記第２の｛−ｈ０ｈ−ｌ｝面の−ｃ軸投影方向の長さが長くなるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to claim 4 or 5,
As the film thickness of the group III nitride semiconductor layer increases in the growth step, the length of the first {-h0hl-1} plane in the -c axis projection direction decreases, and the second {-h0h- A method for manufacturing a group III nitride semiconductor substrate in which the length of an l｝ plane in a −c-axis projection direction is increased. 請求項４から６のいずれか１項に記載のIII族窒化物半導体基板の製造方法において、
前記第１の｛−ｈ０ｈ−ｌ｝面と前記第２の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１８０°未満であるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to any one of claims 4 to 6,
A method for manufacturing a group III nitride semiconductor substrate, wherein an angle between the first {-h0hl-1} plane and the second {-h0hl-1} plane is 100 ° or more and less than 180 °. 請求項１から７のいずれか１項に記載のIII族窒化物半導体基板の製造方法において、
前記III族窒化物半導体結晶のｍ軸方向を前記成長面に投影したｍ軸投影方向に沿って、互いに等価な第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to any one of claims 1 to 7,
A third {-h0hl-1} plane and a fourth {-h0hl-1} plane, which are equivalent to each other, along an m-axis projection direction in which the m-axis direction of the group III nitride semiconductor crystal is projected on the growth plane. Are alternately arranged to form the irregularities. 請求項８に記載のIII族窒化物半導体基板の製造方法において、
前記第３の｛−ｈ０ｈ−ｌ｝面と前記第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１６０°未満であるIII族窒化物半導体基板の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to claim 8,
A method for manufacturing a group III nitride semiconductor substrate, wherein an angle formed by the third {-h0hl-1} plane and the fourth {-h0hl-1} plane is 100 ° or more and less than 160 °. 請求項１から９のいずれか１項に記載のIII族窒化物半導体基板の製造方法において、
前記成長工程では、Ｖ／ＩＩＩ比を０．５以上２５以下とし、圧力を７０ｋＰａ以上１５０ｋＰａ以下とし、成長温度を９７０℃以上とした成長条件でIII族窒化物半導体をエピタキシャル成長することで、前記凹凸が前記成長面に存在する状態を維持してIII族窒化物半導体をエピタキシャル成長するIII族窒化物半導体基の製造方法。 The method for manufacturing a group III nitride semiconductor substrate according to any one of claims 1 to 9,
In the growing step, the V / III ratio is 0.5 or more and 25 or less, the pressure is 70 kPa or more and 150 kPa or less, and the growth temperature is 970 ° C. or more. A method for producing a group III nitride semiconductor group, wherein a group III nitride semiconductor is epitaxially grown while maintaining a state of being present on the growth surface. ｛−１−１２−３｝面を１０°以内傾けた面を主面とする下地基板と、
前記下地基板上に位置し、複数の｛−ｈ０ｈ−ｌ｝面（ｈは自然数、ｌは０あるいは自然数で０≦ｌ／ｈ≦４の関係を満たす）で構成された凹凸が主面に存在するIII族窒化物半導体層と、
を有するIII族窒化物半導体基板。 A base substrate having, as a main surface, a surface in which the {-1-12-3} plane is inclined within 10 °;
The main surface has irregularities located on the base substrate and composed of a plurality of {-h0h-l} planes (h is a natural number, l is 0 or a natural number and satisfies the relationship of 0 ≦ 1 / h ≦ 4). A group III nitride semiconductor layer,
A group III nitride semiconductor substrate having: 請求項１１に記載のIII族窒化物半導体基板において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１０｝、｛−１０１−１｝、｛−１０１−２｝、｛−１０１−３｝、｛−２０２−３｝、｛−２０２−５｝、｛−２０２−７｝、｛−３０３−４｝、｛−３０３−５｝、｛−３０３−７｝、｛−３０３−８｝、｛−３０３−１０｝、｛−３０３−１１｝及び、｛−１０１−４｝の中のいずれかであるIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to claim 11,
The {-h0h-1} plane is {-1010}, {-101-1}, {-101-2}, {-101-3}, {-202-3}, {-202-5}, {} -202-7}, {-303-4}, {-303-5}, {-303-7}, {-303-8}, {-303-10}, {-303-11}, and { A group III nitride semiconductor substrate according to any one of -101-4}. 請求項１１に記載のIII族窒化物半導体基板において、
｛−ｈ０ｈ−ｌ｝面は、｛−１０１−２｝又は｛−２０２−３｝であるIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to claim 11,
A group III nitride semiconductor substrate in which the {-h0hl} plane is {-101-2} or {-202-3}. 請求項１１から１３のいずれか１項に記載のIII族窒化物半導体基板において、
III族窒化物半導体結晶の−ｃ軸方向を成長面に投影した−ｃ軸投影方向に沿って、互いに異なる第１の｛−ｈ０ｈ−ｌ｝面と第２の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されているIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to any one of claims 11 to 13,
The first {-h0h-l} plane and the second {-h0h-l} plane, which are different from each other, along the -c-axis projection direction obtained by projecting the -c-axis direction of the group III nitride semiconductor crystal onto the growth plane. A group III nitride semiconductor substrate in which the irregularities are alternately arranged. 請求項１４に記載のIII族窒化物半導体基板において、
前記第１の｛−ｈ０ｈ−ｌ｝面と前記第２の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１８０°未満であるIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to claim 14,
A group III nitride semiconductor substrate, wherein an angle between the first {-h0hl-1} plane and the second {-h0hl-1} plane is 100 ° or more and less than 180 °. 請求項１１から１５のいずれか１項に記載のIII族窒化物半導体基板において、
III族窒化物半導体結晶のｍ軸方向を成長面に投影したｍ軸投影方向に沿って、互いに等価な第３の｛−ｈ０ｈ−ｌ｝面と第４の｛−ｈ０ｈ−ｌ｝面とが交互に並んで前記凹凸が形成されているIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to any one of claims 11 to 15,
Along the m-axis projection direction in which the m-axis direction of the group III nitride semiconductor crystal is projected on the growth surface, a third {-h0hl-1} plane and a fourth {-h0hl-1} plane equivalent to each other are formed. A group III nitride semiconductor substrate in which the irregularities are alternately arranged. 請求項１６に記載のIII族窒化物半導体基板において、
前記第３の｛−ｈ０ｈ−ｌ｝面と前記第４の｛−ｈ０ｈ−ｌ｝面とのなす角は、１００°以上１６０°未満であるIII族窒化物半導体基板。 The group III nitride semiconductor substrate according to claim 16,
A group III nitride semiconductor substrate, wherein an angle between the third {-h0hl-1} plane and the fourth {-h0hl-1} plane is 100 ° or more and less than 160 °.
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