JP2020047824A - 抵抗変化型メモリ - Google Patents

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Abstract

【課題】 メモリの特性を向上する。【解決手段】実施形態のメモリは、第１の不純物濃度を有する半導体基板９０と、半導体基板９０の表面に対して垂直な第１の方向に延在する第１の配線ＢＬと、半導体基板９０の表面に対して平行な第２の方向に延在し、第１の不純物濃度より低い第２の不純物濃度を有する第１の半導体層５０を含む第２の配線ＷＬと、第１の配線ＢＬと第１の半導体層５０との間に設けられたメモリ層２４と、第１の配線ＢＬと半導体基板９０との間に設けられた第２の半導体層２０と半導体基板９０の表面に対して平行な第３の方向において第１のゲート絶縁膜２３を介して第２の半導体層２０に対向する第１のゲート電極２５を有する第１のトランジスタＳＴと、第２の半導体層２０と基板との間に設けられ、第３の方向に延在する第３の配線と、を含む。【選択図】 図５

Description

本発明の実施形態は、抵抗変化型メモリに関する。
新しいメモリデバイスとして、ＲｅＲＡＭ及びＰＣＲＡＭのような抵抗変化型メモリの開発及び研究が、推進されている。
特開２０１５−１０３２７１号公報
メモリの信頼性を向上する。
実施形態の抵抗変化型メモリは、第１の不純物濃度を有する半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に延在する第１の配線と、前記半導体基板の表面に対して平行な第２の方向に延在し、前記第１の不純物濃度より低い第２の不純物濃度を有する第１の半導体層を含む第２の配線と、前記第１の配線と前記第１の半導体層との間に設けられたメモリ層と、前記第１の配線と前記半導体基板との間に設けられた第２の半導体層と、前記半導体基板の表面に対して平行な第３の方向において第１のゲート絶縁膜を介して前記第２の半導体層に対向する第１のゲートを有する第１のトランジスタと、 前記半導体基板と前記第２の半導体層との間に設けられ、前記第３の方向に延在する第３の配線と、を含む。
第１の実施形態の抵抗変化型メモリの構成例を示すブロック図。 第１の実施形態の抵抗変化型メモリの構造例を示す鳥瞰図。 第１の実施形態の抵抗変化型メモリの構成例を示す図。 第１の実施形態の抵抗変化型メモリの構造例を示す上面図。 第１の実施形態の抵抗変化型メモリの構造例を示す断面図。 第１の実施形態の抵抗変化型メモリの構造例を示す断面図。 第１の実施形態の抵抗変化型メモリの回路構成の一例を示す模式図。 第１の実施形態の抵抗変化型メモリの構造例の一例を示す模式図。 第１の実施形態の抵抗変化型メモリの構造例の一例を示す模式図。 第１の実施形態の抵抗変化型メモリの動作原理を説明するための図。 第１の実施形態の抵抗変化型メモリの動作原理を説明するための図。 第１の実施形態の抵抗変化型メモリの動作原理を説明するための図。 第１の実施形態の抵抗変化型メモリの動作原理を説明するための図。 第１の実施形態の抵抗変化型メモリの動作例を示すフローチャート。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第１の実施形態の抵抗変化型メモリの製造方法を示す断面工程図。 第２の実施形態の抵抗変化型メモリの構成例を示す鳥瞰図。 第２の実施形態の抵抗変化型メモリの構成例を示す断面図。 第２の実施形態の抵抗変化型メモリの構成例を示す回路図 第２の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。 第２の実施形態の抵抗変化型メモリの動作例を示すタイミングチャート。
図１乃至図４６を参照して、実施形態の抵抗変化型メモリについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図４１を参照して、第１の実施形態の抵抗変化型メモリの構成、動作（制御方法）及び製造方法について、説明する。
（ａ） 構成例
図１乃至図８を参照して、本実施形態の抵抗変化型メモリの構成例について、説明する。
図１は、本実施形態の抵抗変化型メモリの構成例を示すブロック図である。
図１に示されるように、本実施形態の抵抗変化型メモリは、メモリセルアレイ１１、ワード線制御回路１２、セレクトゲート線制御回路１３、グローバルビット線制御回路１４、センスアンプ回路１５、及び、電圧生成回路１６、及び、制御回路１７を含む。
メモリセルアレイ１１は、複数のメモリセルを含む。メモリセルアレイ１１は、複数のワード線（ロウ線又はロウ制御線ともよばれる）ＷＬ、複数のビット線（ローカルビット線、カラム線又はカラム制御線ともよばれる）、複数のセレクトゲート線ＳＧ、及び、複数のグローバルビット線（大域カラム線又は大域カラム制御線ともよばれる）ＧＢＬを含む。
メモリセルは、ワード線ＷＬ及びビット線に接続される。ビット線は、セレクトトランジスタの電流経路を介して、グローバルビット線ＧＢＬに接続される。セレクトトランジスタのゲートは、セレクトゲート線ＳＧに接続されている。以下において、共通のセレクトゲート線に接続されたセレクトトランジスタ（又は、そのセレクトゲート線）は、シートセレクタともよばれる。
メモリセルアレイ１１の内部構成は、後述される。
ワード線制御回路１２は、複数のワード線ＷＬを制御する。ワード線制御回路１２は、複数のワード線ＷＬの活性化及び非活性化を行う。ワード線制御回路１２は、ワード線ＷＬの電位を制御する。これによって、ワード線制御回路１２は、メモリセルアレイ１１のロウに関して、所定のメモリセルを選択状態に設定できる。
例えば、ワード線制御回路１２は、ワード線ドライバ１２１及びワード線デコード回路などを含む。
セレクトゲート線（ＳＧ）制御回路１３は、複数のセレクトゲート線ＳＧを制御する。セレクトゲート線制御回路１３は、セレクトゲート線ＳＧの電位を制御する。セレクトゲート線制御回路１３は、複数のセレクトゲート線ＳＧの活性化及び非活性化を制御することによって、所定のビット線ＢＬを所定のグローバルビット線ＧＢＬに電気的に接続できる。
グローバルビット線（ＧＢＬ）制御回路１４は、複数のグローバルビット線ＧＢＬを制御する。グローバルビット線制御回路１４は、グローバルビット線ＧＢＬの電位を制御する。グローバルビット線制御回路１４は、複数のグローバルビット線ＧＢＬの活性化及び非活性化を制御する。これによって、グローバルビット線制御回路１４は、メモリセルアレイ１１のカラムに関して、所定のメモリセルを選択状態に設定できる。
例えば、グローバルビット線制御回路１４は、グローバルビット線デコード回路及びグローバルビット線ドライバなどを含む。
センスアンプ回路１５は、メモリセルアレイ１１からデータを読み出す。
例えば、読み出し動作時において、選択状態のメモリセルの出力信号が、グローバルビット線ＧＢＬに出力される。センスアンプ回路１５は、グローバルビット線ＧＢＬ上の信号をセンスし、センスした信号を増幅する。センスアンプ回路１５は、取得した信号に基づいて、メモリセルが保持しているデータを判別する。
例えば、センスアンプ回路１５は、バッファ回路（バッファ機能）を有していてもよい。
尚、センスアンプ回路１５は、書き込み動作時において、グローバルビット線ＧＢＬ及びビット線の電位の制御のために駆動される場合もある。
電圧生成回路１６は、メモリセルアレイ１１に対する書き込み動作、読み出し動作及び消去動作のための様々な電圧を生成する。電圧生成回路１６は、生成した様々な電圧を、ワード線制御回路１２、セレクトゲート線制御回路１３、及び、グローバルビット線制御回路１４などに、供給する。
制御回路１７は、抵抗変化型メモリ１の動作に応じて、他の回路１２〜１６の動作を制御する。制御回路１７は、例えば、論理制御回路、Ｉ／Ｏ回路（入出力回路）、デコード回路及びレジスタ回路などを含む。
制御回路１７は、制御信号ＣＮＴ及びアドレスＡＤＲを、メモリコントローラ（図示せず）から受信する。制御回路１７とメモリコントローラとの間で、データＤＴが転送される。
制御回路１７は、制御信号（及びコマンド）ＣＮＴに基づいて、メモリセルアレイ１１に対する動作を実行する。制御回路１７は、アドレスＡＤＲ（又は、アドレスのデコード結果）を、ワード線制御回路１２、セレクトゲート線制御回路１３、及び、グローバルビット線制御回路１４に供給する。アドレスＡＤＲのデコード結果に基づいて、ワード線制御回路１２、セレクトゲート線制御回路１３及びグローバルビット線制御回路１４は、メモリセルアレイ１１のワード線ＷＬ、セレクトゲート線ＳＧ、及びグローバルビット線ＧＢＬの活性化及び非活性化を制御する。
書き込み動作時において、データＤＴが、選択されたメモリセルに書き込まれる。消去動作時において、メモリセル内のデータが、消去される。読み出し動作時において、メモリセルから読み出されたデータが、メモリコントローラへ転送される。
＜メモリセルアレイの内部構成＞
図２は、本実施形態の抵抗変化型メモリのメモリセルアレイの構造の一例を示す鳥瞰図である。
図２に示されるように、本実施形態の抵抗変化型メモリにおいて、メモリセルアレイ１１は、３次元構造を有する。
各ビット線ＢＬは、Ｚ方向に延在する。Ｚ方向は、半導体基板（チップ）９０の表面に対して垂直な方向である。垂直構造のビット線ＢＬは、基板９０のＸ−Ｙ平面において、マトリックス状に配置されている。
各ワード線ＷＬは、Ｘ方向に延在する部分を有する。Ｘ方向は、半導体基板９０の表面に対して平行な方向である。Ｚ方向に隣り合うワード線ＷＬ間に、絶縁層（図示せず）が設けられている。
各グローバルビット線ＧＢＬは、Ｙ方向に延在する。Ｙ方向は、半導体基板９０の表面に対して平行な方向である。Ｙ方向は、Ｘ方向と交差する。
複数の階層ＬＹが、Ｚ方向に積層されている。各階層ＬＹにおいて、複数のメモリセルＭＣが、Ｘ方向及びＹ方向に沿って、配列されている。メモリセルＭＣは、Ｚ方向に積層されている。
ビット線ＢＬは、複数の階層ＬＹをまたがる。各階層ＬＹにおいて、ビット線ＢＬの側面は、Ｚ方向に配列された複数のワード線ＷＬの側面に対向する。
メモリ層２４が、ビット線ＢＬとワード線ＷＬとの間に設けられている。例えば、メモリ層２４は、ビット線ＢＬのワード線ＷＬに対向する側の側面に沿って、Ｚ方向に連続している。ビット線ＢＬとワード線ＷＬとの間に挟まれたメモリ層２４の部分が、メモリセルＭＣとして、機能する。例えば、メモリセルＭＣは、可変抵抗素子又は相変化素子を含む。
メモリ層２４は、抵抗変化膜を含む。例えば、メモリ層２４には、カルコゲナイド系材料（例えば、ＧｅＳｂＴｅ）、遷移金属酸化物、半導体（例えば、ａ−Ｓｉ）と遷移金属酸化物との積層膜、などが、用いられる。例えば、メモリ層２４に用いられる遷移金属化合物は、ＨｆＯ、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｎＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等から選択される。メモリ層２４は、単層膜でもよいし、多層膜でもよい。
メモリ層２４としての抵抗変化膜の抵抗値は、その膜に印加された電圧、電流、電圧／電流によって生じる熱などによって、可逆的に変化する。抵抗変化膜２４の変化した抵抗値は、所定の電圧／電流が印加されるまで、実質的に維持される。抵抗変化膜２４は、２つ以上の抵抗値を取り得る。これによって、メモリセルＭＣの可変な抵抗値と１ビット以上のデータとが、関連付けられる。このような抵抗変化膜２４の性質によって、メモリセルＭＣは、データＤＴを、実質的に不揮発に記憶できる。
例えば、酸化ハフニウム（ＨｆＯ）のような抵抗変化材料を用いた抵抗変化膜２４において、膜２４の抵抗値は、低抵抗状態（ＬＲＳ：Low Resistance State）の抵抗値と高抵抗状態（ＨＲＳ：High Resistance State）の抵抗値との間で、遷移する。例えば、高抵抗状態の抵抗変化膜に、ある値以上の電圧が印加されると、抵抗変化膜の状態は、高抵抗状態から低抵抗状態に遷移する。低抵抗状態の抵抗変化膜に、ある値以上の電流が流れると、抵抗変化膜の状態は、低抵抗状態から高抵抗状態に遷移する。
ある抵抗変化材料を用いた膜は、抵抗変化膜における高抵抗状態から低抵抗状態の遷移、及び、低抵抗状態から高抵抗状態の遷移を、異なる極性の電圧の印加によって実行可能である。このような特性を有する抵抗変化材料を用いた素子（可変抵抗素子）は、バイポーラ動作素子とよばれる。
以下において、抵抗変化膜における高抵抗状態から低抵抗状態への遷移を、セット（ＳＥＴ）とよび、抵抗変化膜における高抵抗状態から低抵抗状態への遷移を、リセット（ＲＥＳＥＴ）とよぶ。これに伴って、抵抗変化膜の状態を、高抵抗状態から低抵抗状態へ遷移させる動作を、セット動作とよび、抵抗変化膜の状態を、低抵抗状態から高抵抗状態へ遷移させる動作を、リセット動作とよぶ。また、メモリセルＭＣ（抵抗変化膜２４）の低抵抗状態は、セット状態とよばれ、メモリセルＭＣの高抵抗状態は、リセット状態とよばれる。
メモリエリアＭＡ内において、複数のセレクトトランジスタＳＴが、メモリセルＭＣの下方（メモリセルＭＣより半導体基板側）に設けられている。複数のセレクトトランジスタＳＴは、半導体基板９０の上方に２次元に配列されている。セレクトトランジスタＳＴは、ビット線ＢＬとグローバルビット線ＧＢＬとの間に、設けられている。
セレクトトランジスタＳＴは、縦型ＴＦＴ（Thin Film Transistor）である。セレクトトランジスタＳＴの電流経路は、半導体基板９０の表面に対して垂直方向（Ｚ方向）に延在する。
セレクトトランジスタＳＴは、柱状の半導体層（ボディ部、チャネル領域）２１を有する。セレクトトランジスタＳＴの２つのソース／ドレイン層（第１及び第２の端子）２０，２２は、半導体層２１を挟んでＺ方向に並んでいる。一方のソース／ドレイン層２０は、グローバルビット線ＧＢＬと半導体層２１との間に設けられている。他方のソース／ドレイン層２２は、半導体層２１とビット線ＢＬとの間に設けられている。セレクトトランジスタＳＴのソース／ドレイン層２０は、グローバルビット線ＧＢＬに接続されている。セレクトトランジスタＳＴのソース／ドレイン層２２は、ビット線ＢＬに接続されている。
例えば、半導体層２１は、ｎ型又はｐ型ドーパントを含む。ソース／ドレイン層２０，２２は、半導体層２１より高い不純物濃度を有する半導体層（拡散層、不純物半導体層）である。
セレクトトランジスタＳＴの電流経路２０，２１，２２は、ビット線ＢＬ毎に独立している。セレクトトランジスタＳＴは、ビット線ＢＬに１対１で対応している。
例えば、セレクトトランジスタＳＴのゲート構造は、ダブルゲート構造を有する。
導電層ＳＧが、ゲート絶縁膜２３を介して、Ｙ方向における半導体層２１の側面に対向する。導電層ＳＧは、セレクトトランジスタＳＴのゲート電極である。セレクトトランジスタＳＴのゲート電極ＳＧは、Ｘ方向に延在する。Ｘ方向に配列された複数のセレクトトランジスタＳＴは、Ｘ方向に延在するゲート電極ＳＧを共有する。それゆえ、ゲート電極ＳＧは、セレクトゲート線ＳＧとして用いられる。例えば、１つの半導体層２１を挟む２つの導電層ＳＧが、１つのセレクトゲート線ＳＧとして機能する。
Ｙ方向に隣り合う２つのセレクトトランジスタＳＴは、互いに異なるセレクトゲート線ＳＧに接続されている。
Ｙ方向に隣り合う２つのセレクトトランジスタＳＴにおいて、絶縁層（図示せず）が、Ｙ方向に隣り合う２つの導電層（セレクトゲート線）ＳＧ間に、設けられている。
本実施形態において、後述の本実施形態の抵抗変化型メモリの動作原理に基づいて、メモリセルに対する動作が実行される場合、動作の効率化及び／又は信頼性の向上のため、各種の配線及び素子が、メモリセルアレイ／メモリエリア内のＸ方向又はＹ方向の端部の領域内に設けられてもよい。また、例えば、ダミー素子が、メモリセルアレイ内のある領域（以下では、ダミーエリアとよばれる）に設けられてもよい。ダミーエリア内の構造は、メモリエリアＭＡ内の構造と実質的に同じである。但し、ダミーエリア内のメモリセル（ダミーセル）は、データの記憶素子として、用いられない。
例えば、１つのメモリエリアＭＡは、例えば、ｋ本のグローバルビット線ＧＢＬを有し、ｐ個の階層ＬＹを有している。１つのメモリエリアＭＡの１つの階層ＬＹあたり、２つのワード線ＷＬを有している。
以下において、メモリエリアＭＡは、ブロックともよばれる。
＜メモリセルアレイの構成例＞
図３乃至図７を参照して、本実施形態の抵抗変化型メモリにおけるメモリセルアレイ内部構成について、説明する。
メモリセルアレイ１１の複数のワード線ＷＬは、ワード線ドライバ１２１によって、選択され、駆動される。
図３は、ワード線ドライバの構成の一例を示す図である。
図３に示されるように、ワード線ドライバ１２１は、複数のトランジスタＤＴ、複数のグローバルワード線ＧＷＬ、及び、複数のソース線ＳＬを含む。
複数のトランジスタ（以下では、ドライバトランジスタともよばれる）ＤＴは、ワード線ドライバ１２１の回路領域内において、アレイ状に配置される。トランジスタＤＴは、メモリセルアレイ１１内のワード線ＷＬに、１対１で対応する。トランジスタＤＴは、対応するワード線ＷＬに、実行すべき動作に応じた電圧を転送する。
トランジスタＤＴのゲートは、グローバルワード線ＧＷＬに接続される。トランジスタの電流経路の一端は、対応するワード線ＷＬに接続される。トランジスタの電流経路の他端は、ソース線ＳＬに接続される。
以下では、１つのブロックＭＡに割り付けられた複数のドライバトランジスタＤＴのグループＤＵは、ドライバユニットＤＵとよばれる。
グローバルワード線ＧＷＬは、ブロックＭＡに関連付けられた複数のトランジスタＤＴの制御線である。
１つのグローバルワード線ＧＷＬは、複数のトランジスタＤＴのゲートに、共通に接続されている。例えば、グローバルワード線ＧＷＬは、複数のブロックＭＡ（複数のドライバユニットＤＵ）をまたがるように、Ｘ方向に配列された複数のトランジスタのゲートに接続されている。
ソース線ＳＬは、ワード線ドライバ１２１の電源線である。
ソース線ＳＬは、Ｙ方向に配列された複数のトランジスタＤＴに共通に接続されている。例えば、ソース線ＳＬの配線長は、グローバルワード線ＧＷＬの配線長より短い。ソース線ＳＬの寄生容量は、グローバルワード線ＧＷＬの寄生容量より小さい。
メモリセルアレイ１１内において、Ｎ個のブロックＭＡがＸ方向に配列され、Ｍ個のブロックＭＡがＹ方向に配列されている。例えば、複数のグローバルビット線ＧＢＬは、Ｘ方向に配列されている。各グローバルビット線ＧＢＬは、Ｙ方向に延在する。
複数のグローバルワード線ＧＷＬのそれぞれは、２次元に配列された複数のブロックＭＡのうちＸ方向に配列された複数のブロックに、関連付けられている。複数のソース線ＳＬのそれぞれは、２次元に配列された複数のブロックＭＡのうちＹ方向に配列された複数のブロックＭＡに、関連付けられている。
Ｘ方向に並んだ複数のブロックＭＡは、１つのグローバルワード線ＧＷＬで共通に選択されることができ、Ｙ方向に並んだ複数のブロックＭＡは、１つのソース線ＳＬで共通に選択されることができる。
１つのグローバルワード線ＧＷＬ及び１つのソース線ＳＬが選択されることによって、１つのブロック（及び１つのワード線ＷＬ）が、選択される。
このように、本実施形態において、ブロックＭＡの選択は、グローバルワード線ＧＷＬ及びソース線ＳＬによって、二次元のデコードにより行うことができる。
この結果として、本実施形態の抵抗変化型メモリは、グローバルワード線ＷＬ及びソース線によるデコードによって、ブロックＭＡに対するアクセスが、高速化できる。
図４乃至図６を用いて、本実施形態の抵抗変化型メモリの構造の一例について、説明する。
図４は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの構造例を説明するための上面図である。図４において、メモリセルアレイの１つの階層の一部が抽出されて、図示されている。図５及び図６は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの構造例を説明するための断面図である。図５は、メモリセルアレイ（ブロック）のＹ方向に沿う断面図である。図６は、メモリセルアレイ（ブロック）のＸ方向に沿う断面図である。
図４乃至図６に示されるように、グローバルビット線ＧＢＬは、Ｙ方向に延在する。複数のグローバルビット線ＧＢＬは、Ｘ方向に配列されている。
Ｚ方向に延在するビット線ＢＬが、セレクトトランジスタＳＴを介して、各グローバルビット線ＧＢＬの上方に設けられている。１つのグローバルビット線の上方において、複数のビット線が、Ｙ方向に並ぶ。また、複数のビット線ＢＬが、Ｘ方向に並ぶ。Ｘ方向に並ぶ複数のビット線ＢＬは、互いに異なるグローバルビット線ＧＢＬに接続される。
ビット線ＢＬは、金属層又は導電性化合物層から形成される。
ブロックＭＡの１つの階層ＬＹに関して、２つのワード線ＷＬａ，ＷＬｂが、設けられている。階層ＬＹ内において、ワード線ＷＬａは、ワード線ＷＬｂから分離されている。
各ワード線ＷＬ（ＷＬａ，ＷＬｂ）は、櫛形状の平面形状を有する層である。
櫛形状のワード線ＷＬのうち櫛の歯の部分（以下では、フィンガーとよばれる）５０（５０ａ，５０ｂ）は、Ｘ方向に延在する。
複数のフィンガー５０は、櫛形状の層のうち櫛の軸の部分（以下では、軸部又は基幹部とよばれる）５５（５５ａ，５５ｂ）に、接続されている。軸部５５は、Ｙ方向に延在する。
ワード線ＷＬａのフィンガー５０ａは、ワード線ＷＬｂの２つのフィンガー５０ｂ間に配置されている。ワード線ＷＬａの軸部５５ａは、ブロックＭＡのＸ方向の一端側に設けられている。ワード線ＷＬｂの軸部５５ｂは、ブロックＭＡのＸ方向の他端側に設けられている。
１つのフィンガー５０は、Ｙ方向に並ぶ２つのビット線ＢＬ間に設けられている。フィンガー５０は、ビット線ＢＬのＹ方向の側面に対向する。抵抗変化膜（メモリ層）２４が、ビット線ＢＬとフィンガー５０との間に、設けられている。
ワード線ＷＬにおいて、フィンガー５０は、低ドープ半導体層（又は真性半導体層）５０を含む。ワード線ＷＬにおいて、軸部５５は、導電性化合物層（例えば、シリサイド層）を含む。
上述のように、一例としては、ワード線ＷＬの選択／非選択（活性化／非活性化）は、グローバルワード線ＧＷＬ及びソース線によって、制御される。
セレクトゲート線ＳＧは、Ｚ方向において、フィンガー５０と上下に重なる位置に設けられている。１つのフィンガー５０の下方に、セレクトゲート線ＳＧとしての２つの導電層５９が設けられている。１つのフィンガー５０の下方の２つの導電層５９は、互いに異なるアドレスに対応するセレクトゲート線ＳＧである。
例えば、メモリセルアレイ１１は、層間絶縁膜９８，９９を介して、半導体基板９０の上方に設けられている。
ＣＭＯＳ回路の複数のトランジスタＴＲが、半導体基板９０上に設けられている。ＣＭＯＳ回路は、上述のワード線ドライバ１２１のように、抵抗変化型メモリの動作を制御する回路群である。
トランジスタＴＲは、半導体基板９０のウェル領域９００上に、設けられている。トランジスタＴＲは、２つのソース／ドレイン層（拡散層）８０を有する。ソース／ドレイン層８０は、ウェル領域９００内に設けられている。２つのソース／ドレイン層８０間の領域は、トランジスタＴＲのチャネル領域となる。トランジスタＴＲのゲート電極８１は、ゲート絶縁膜を介して、チャネル領域上方に設けられている。
配線９２Ａが、コンタクトプラグ９１Ａを介して、ソース／ドレイン層８０に接続されている。配線９２Ｂが、コンタクトプラグ９１Ｂを介して、ゲート電極８１に接続されている。
トランジスタＴＲの導電型がｐ型であるかｎ型であるかに応じて、ウェル領域９００及びソース／ドレイン層８０に添加されるドーパント（不純物）の種類が、決定される。
図７は、本実施形態の抵抗変化型メモリにおける、メモリセルアレイの等価回路図である。図７において、ある１つのグローバルビット線ＧＢＬに接続された複数のビット線について、メモリセルアレイ１１内の４つの階層ＬＹが、抽出され、図示されている。
メモリセルアレイ１１（例えば、制御単位ＣＭＢ）の各階層ＬＹにおいて、複数のワード線ＷＬａ（ＷＬａ＜０＞，ＷＬａ＜１＞，ＷＬａ＜２＞，ＷＬａ＜３＞），ＷＬｂ（ＷＬｂ＜０＞，ＷＬｂ＜１＞，ＷＬｂ＜２＞，ＷＬｂ＜３＞）のそれぞれが、設けられている。
複数のワード線ＷＬａは、階層ＬＹごとに、電気的に分離されている。複数のワード線ＷＬｂは、階層ＬＹごとに、電気的に分離されている。各階層ＬＹにおいて、ワード線ＷＬａ（例えば、ワード線ＷＬａ＜３＞）は、ワード線ＷＬｂ（例えば、ワード線ＷＬｂ＜３＞）から電気的に分離されている。
ビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞）は、複数の階層ＬＹにまたがる。
メモリセルＭＣの一端は、１つのワード線ＷＬ（ＷＬａ，ＷＬｂ）に接続され、メモリセルＭＣの他端は、１つのビット線ＢＬに接続されている。
同じ階層ＬＹに位置する複数のメモリセル（例えば、可変抵抗素子）ＭＣにおいて、同じビット線ＢＬに接続された２つのメモリセルＭＣは、互いに異なるワード線ＷＬａ，ＷＬｂに接続されている。
各階層ＬＹにおいて、同じワード線ＷＬａ（又は同じワード線ＷＬｂ）に接続された複数のメモリセルＭＣは、互いに異なるビット線ＢＬに接続されている。
複数のビット線ＢＬは、対応するセレクトトランジスタＳＴ（ＳＴ＜０＞，ＳＴ＜１＞，ＳＴ＜２＞，ＳＴ＜３＞）の電流経路の一端に接続されている。セレクトトランジスタＳＴの電流経路の他端は、グローバルビット線ＧＢＬに接続されている。
各セレクトトランジスタＳＴのゲートは、互いに異なるセレクトゲート線ＳＧ（ＳＧ＜０＞，ＳＧ＜１＞，ＳＧ＜２＞，ＳＧ＜３＞）に接続されている。
ビット線ＢＬ＜０＞は、セレクトトランジスタＳＴ＜０＞の電流経路を介して、グローバルビット線ＧＢＬに接続されている。セレクトトランジスタＳＴ＜０＞のゲートは、セレクトゲート線ＳＧ＜０＞に接続されている。
ビット線ＢＬ＜１＞は、セレクトトランジスタＳＴ＜１＞の電流経路を介して、グローバルビット線ＧＢＬに接続されている。
複数の図７の回路が、ワード線、グローバルビット線及びセレクトゲート線を共有するように、Ｘ方向（及びＹ方向）に配列され、ブロックＭＡ及びメモリセルアレイ１１が、構成される。
図８は、メモリセルアレイの具体的な構造の一例を示す上面図である。
メモリセルアレイ１１内の同じ階層ＬＹにおいて、異なるブロックＭＡの対応する複数のワード線ＷＬが、接続される。
例えば、ワード線ＷＬの軸部に、配線（引き出し配線）５９が接続されている。この配線５９によって、互いに対応するワード線ＷＬが、接続される。配線５９は、導電性化合物層（例えば、シリサイド）を含む。
互いに接続された複数のワード線ＷＬは、１つのグループを形成する。
ブロックＭＡの端部に、配線ＧＢＬ−ｉが設けられている。配線ＧＢＬ−ｉは、グローバルビット線ＧＢＬと同じ階層（半導体基板の表面からの高さ）に設けられている。
Ｘ方向における配線ＧＢＬ−ｉの寸法（配線幅）Ｗ２は、Ｘ方向におけるグローバルビット線ＧＢＬの寸法Ｗ１より大きい。
この配線ＧＢＬ−ｉは、後述の本実施形態の抵抗変化型メモリ（例えば、ＲｅＲＡＭ）の動作時に、動作対象のメモリセル（以下では、選択セルとよばれる）に、所望の電流／電圧を供給するために、補助的に利用され得る。
以下では、配線ＧＢＬ−ｉは、アレイ端グローバルビット線（又は、アシスト線）ＧＢＬ−ｉともよばれる。
例えば、アレイ端グローバルビット線ＧＢＬ−ｉは、ブロックＭＡのＸ方向の一端及び他端にそれぞれ設けられている。これによって、後述の動作原理に基づくメモリセルに対する動作が、効率化され得る。尚、１つのブロックＭＡのＸ方向の一端（又は他端）にのみ、アレイ端グローバルビット線ＧＢＬ−ｉが設けられてもよい。
例えば、コンタクト（プラグ）７０は、Ｘ方向に隣り合うワード線間（軸部間）の領域に設けられている。１以上のコンタクト７０は、対応する軸部５５に接続される。以下において、コンタクト７０が配置される領域は、フックアップ領域（又は、接続領域）とよばれる。フックアップ領域ＨＡは、Ｘ−Ｙ平面において、軸部５５と配線５９とに囲まれている。フックアップ領域ＨＡは、半導体基板９０の表面に対して平行方向において、ブロック（メモリエリア）ＭＡに隣り合う。
図９は、図８のメモリセルアレイの構造の変形例を示す上面図である。
図９に示されるように、コンタクト７０は、フィンガー５０の先端と軸部５５との間の領域に設けられてもよい。
また、図９において、配線５９を設ける代わりに、櫛形状のワード線ＷＬは、Ｘ方向に隣り合う２つの軸部５５が１つに融合された構造としてもよい。尚、図９において、１つのブロック内のＸ方向の一端のみに、配線ＧＢＬ−ｉが設けられてもよい。
図４乃至図６に示されるように、本実施形態において、ワード線ＷＬのうち少なくともＹ方向においてビット線ＢＬに対向する部分（フィンガー５０の全体又はその一部）は、低ドープ半導体層（又は真性半導体層）を含む。抵抗変化膜２４は、低ドープ半導体層５０とビット線（導電体）ＢＬとの間に設けられている。低ドープ半導体層５０は、例えば、抵抗変化膜２４に直接接触する。
本実施形態において、フィンガー５０に用いられる低ドープ半導体層は、真性半導体に近い不純物濃度の半導体層である。低ドープ半導体層５０の不純物濃度は、例えば、１×１０１６ｃｍ−３以上、９×１０１７ｃｍ−３以下である。低ドープ半導体層５０は、例えば、ｎ−型半導体層である。
フィンガー５０に用いられる半導体は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、又は、ゲルマニウム（Ｇｅ）などの中から選択される。フィンガー５０がシリコン層である場合、フィンガー５０は、リン（Ｐ）又はヒ素（Ａｓ）を不純物（ｎ型ドーパント）として、含む。
ワード線ＷＬの軸部５５のように、ワード線ＷＬ内のＹ方向においてビット線ＢＬに対向しない部分（抵抗変化膜に接触しない部分）は、真性半導体以外の材料から形成されてもよい。軸部５５は、高ドープ半導体層、導電性シリコン化合物層（シリサイド層）、又は、金属などを用いた導電層（導電体）などの中から選択される。例えば、リン（Ｐ）又はヒ素（Ａｓ）が高い濃度でドープされたｎ＋型シリコン層が、高ドープ半導体層として、軸部５５に用いられる。例えば、高ドープ半導体層の不純物濃度は、１×１０１９ｃｍ−３以上である。軸部５５に用いられる半導体は、シリコン、シリコンゲルマニウム、又は、ゲルマニウムなどの中から選択される。
尚、フィンガー５０のうち抵抗変化膜２４に接触しない部分は、高ドープ半導体層でもよい。即ち、フィンガー５０の全体が、真性半導体又は低ドープ半導体でなくともよい。
ワード線ＷＬのフィンガー（低ドープ半導体層又は真性半導体層）５０の不純物濃度は、セレクトトランジスタＳＴの半導体層（チャネル領域）２１の不純物濃度より低い。また、ワード線ＷＬの低ドープ半導体層５０の不純物濃度は、半導体基板９の不純物濃度より低い。例えば、半導体層２１の不純物濃度は、１×１０１８ｃｍ−３から５×１０１８／ｃｍ３程度である。半導体基板９の不純物濃度は、１×１０１８／ｃｍ３から５×１０１８／ｃｍ３程度である。
本実施形態の抵抗変化型メモリにおいて、ビット線としての導電層とワード線（フィンガー）としての低ドープ半導体層（又は真性半導体層）との間に、ショットキー接合が、形成される。本実施形態において、ショットキー接合のバイアス状態に応じて、ワード線とビット線との間に流れる電流が、制御される。
これによって、本実施形態の抵抗変化型メモリは、消費電流を低減できる。
（ｂ） 動作原理
図１０乃至図１３を用いて、本実施形態の抵抗変化型メモリの動作原理について、説明する。
図１０は、本実施形態の抵抗変化型メモリの動作時における、各配線の状態を説明するための図である。図８において、図面の簡略化のために、メモリセルアレイの２つの階層のワード線が抽出され、図示されている。
図１０に示されるように、ブロックＭＡ（メモリセルアレイ１１）内の複数の階層の複数のワード線ＷＬのうち、選択アドレスに対応する１つのワード線ＷＬ＜ｊ＞が、選択ワード線として、選択（活性化）される。選択ワード線以外の１以上のワード線ＷＬ＜ｊ−１＞，ＷＬ＜ｊ＋１＞，ＷＬ＜ｊ＋２＞は、非選択ワード線として、設定（非活性化）される。
以下において、選択ワード線に、“ＷＬ−ｓ”の符号が、付される。非選択ワード線に、“ＷＬ−ｕ”の符号が、付される。
選択電圧ＶＷＬ−ｓが、選択ワード線ＷＬ−ｓに印加され、非選択電圧ＶＷＬ−ｕが非選択ワード線ＷＬ−ｕに印加される。
ブロックＭＡ内の複数のグローバルビット線ＧＢＬのうち、選択アドレスに対応する１以上のグローバルビット線が、選択グローバルビット線として、選択される。選択グローバルビット線以外の１以上のグローバルビット線は、非選択グローバルビット線として、設定される。
以下において、選択グローバルビット線に、“ＧＢＬ−ｓ”の符号が付される。非選択グローバルビット線に、“ＧＢＬ−ｕ”の符号が付される。 選択電圧ＶＢＬ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加され、非選択電圧ＶＶＢＬ−ｕが非選択グローバルビット線ＧＢＬ−ｕに印加される。
ブロックＭＡ内の複数のセレクトゲート線ＳＧのうち、選択アドレスに対応する１つのセレクトゲート線ＳＧ＜ｉ＋１＞は、選択セレクトゲート線として、選択される。選択セレクトゲート線以外のセレクトゲート線ＳＧ＜ｉ−２＞，ＳＧ＜ｉ−１＞，ＳＧ＜ｉ＞，ＳＧ＜ｉ＋２＞は、非選択セレクトゲート線として、設定される。
以下において、選択セレクトゲート線に、“ＳＧ−ｓ”の符号が付される。非選択セレクトゲート線に、“ＳＧ−ｕ”の符号が付される。
選択電圧ＶＳＧ−ｓが、選択セレクトゲート線ＳＧ−ｓに印加され、非選択電圧ＶＳＧ−ｕが、非選択セレクトゲート線ＳＧ−ｕに印加される。
オン状態のセレクトトランジスタを介して選択グローバルビット線ＧＢＬ−ｓに接続されたビット線（ローカルビット線）が、選択ビット線となる。
これによって、実行すべき動作に応じた電圧が、選択セルＭＣ−ｓに印加される。
尚、上述のメモリセルアレイ（ブロック）の端部のアレイ端グローバルビット線に、“ＧＢＬ−ｉ”の符号が付される。選択グローバルワード線に、“ＧＷＬ−ｓ”の符号が、付される。非選択グローバルワード線に、“ＧＷＬ−ｕ”の符号が、付される。
本実施形態において、抵抗変化型メモリの動作時に、動作に応じた様々な電圧（選択電圧及び非選択電圧）が、上述のような選択状態の配線及び非選択状態の配線に、それぞれ印加される。
選択セルＭＣ−ｓに対する動作に応じて、オフセット電圧が、所望の動作のための各種の電圧に加えられる場合もある。オフセット電圧を含む電圧が、選択電圧又は非選択電圧として、ブロックＭＡ内の配線（例えば、非選択グローバルビット線及び／又は非選択ワード線）に、印加される。
以下において、抵抗変化膜をセット状態に設定するためのバイアス条件（状態）は、セットバイアス条件とよばれる。抵抗変化膜をリセット状態に設定するためのバイアス条件は、リセットバイアス条件とよばれる。
また、メモリセルからデータを読み出す場合のバイアス条件は、リードバイアス条件とよばれる。
本実施形態において、抵抗変化膜の抵抗状態を低抵抗状態から高抵抗状態へ変化させる動作（リセット動作）は、書き込み動作とよばれる。また、抵抗変化膜の抵抗状態を高抵抗状態から低抵抗状態へ変化させる動作（セット動作）は、消去動作とよばれる。
本実施形態の抵抗変化型メモリにおいて、抵抗変化膜（メモリ層）２４は、金属（ビット線ＢＬ）と低ドープ半導体層（ワード線ＷＬのフィンガー５０）との間に挟まれている。金属ＢＬと低ドープ半導体層５０とは、抵抗変化膜を介してショットキー接合を形成する。
本実施形態の抵抗変化型メモリにおいて、キャリアの供給の無いワード線における低ドープ半導体層（フィンガー）は、高抵抗状態を維持する。そのため、本実施形態において、ビット線ＢＬと高抵抗状態のフィンガー５０との間のメモリセルに流れる電流（以下では、非選択セル電流ともよばれる）は、抵抗変化膜が２つの導電体間に挟まれた構造のメモリセルを流れる電流に比較して、大幅に低減できる。
以下の動作原理に基づいて、抵抗変化型メモリの各種の動作が、選択されたメモリセルに対して、実行される。
本実施形態の抵抗変化型メモリにおいて、選択セルに対して所望の動作を実行する場合、所望の動作を実行するために十分な量のキャリアを低ドープ半導体層に供給し、ワード線（フィンガー）の実効的な電気抵抗が低減される。
尚、以下の図１１乃至図１３において、説明の明確化のため、１つのアレイ端グローバルビット線ＧＢＬ−ｉのみを抽出して、図示する。
＜リセットバイアス条件＞
図１１は、本実施形態の抵抗変化型メモリのリセットバイアス条件におけるある階層のメモリセルの動作状態を説明するための模式図である。
本実施形態において、リセットバイアス条件時に、ショットキー接合が順バイアス状態となるように、ワード線の電位及びビット線の電位が、制御される。
図１１に示されるように、選択電圧ＶＷＬｗ−ｓが、選択ワード線ＷＬ−ｓに印加される。非選択電圧ＶＷＬｗ−ｕが、非選択ワード線ＷＬ−ｕに印加される。
リセットバイアス条件における、選択ワード線の電圧ＶＷＬｗ−ｓの電圧値は、非選択ワード線の電圧ＶＷＬｗ−ｕの電圧値より小さい。
選択電圧ＶＧＢＬｗ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加される。非選択電圧ＶＧＢＬｗ−ｕが、非選択グローバルビット線ＧＢＬ−ｕに印加される。
選択グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｓの電圧値は、非選択グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｕの電圧値より大きい。例えば、選択グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｓの電圧値は、選択ワード線の電圧ＶＷＬｗ−ｓの電圧値より大きい。非選択グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｕの電圧値は、選択ワード線の電圧ＶＷＬｗ−ｓの電圧値より大きい。非選択グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｕの電圧値は、非選択ワード線の電圧ＶＷＬｗ−ｕの電圧値と実質的に同じである。
選択電圧ＶＳＧｗ−ｓが、選択セレクトゲート線ＳＧ−ｓに印加される。非選択電圧ＶＳＧｗ−ｕが、非選択セレクトゲート線ＳＧ−ｕに印加される。
選択電圧ＶＳＧｗ−ｓは、セレクトトランジスタＳＴのオン電圧（しきい値電圧）以上の電圧値を有する。非選択電圧ＶＳＧｗ−ｕは、セレクトトランジスタＳＴのオン電圧（しきい値電圧）より小さい電圧値（例えば、０Ｖ）を有する。
これによって、選択セレクトゲート線ＳＧ−ｓに接続された複数のセレクトトランジスタ（シートセレクタ）ＳＴは、オン状態に設定される。非選択セレクトゲート線ＳＧ−ｕに接続されたセレクトトランジスタＳＴは、オフ状態に設定される。
セレクトランジスタＳＴのオン／オフに応じて、選択ワード線ＷＬの複数のフィンガーのうち、選択状態のフィンガーと非選択状態のフィンガーとが、設定される。以下において、選択ワード線の複数のフィンガーのうち、オン状態のセレクトトランジスタによって、グローバルビット線ＧＢＬに接続されたフィンガーは、選択フィンガーとよばれ、オフ状態のセレクトトランジスタによって、グローバルビット線ＧＢＬから電気的に分離されたフィンガーは、非選択フィンガーとよばれる。
オフ状態のセレクトトランジスタＳＴは、ビット線ＢＬを、グローバルビット線ＧＢＬから電気的に分離する。これによって、オフ状態のセレクトトランジスタＳＴに対応するビット線（及びメモリセル）は、電気的にフローティングな状態ＦＬＴに設定される。
オン状態のセレクトトランジスタＳＴは、ビット線ＢＬを、対応するグローバルビット線ＧＢＬに電気的に接続する。
グローバルビット線ＧＢＬの電圧ＶＧＢＬｗ−ｓ，ＶＧＢＬｗ−ｕが、オン状態のセレクトトランジスタＳＴを介して、対応するビット線（ローカルビット線）ＢＬに印加される。選択電圧ＶＧＢＬｗ−ｓ及び非選択電圧ＶＧＢＬｗ−ｕが、オン状態のセレクトトランジスタを介して、対応するビット線ＢＬに印加される。
選択ワード線ＷＬ−ｓの電位ＶＷＬｗ−ｓは、選択グローバルビット線ＧＢＬ−ｓの電位ＶＧＢＬｗ−ｓ及び非選択グローバルビット線ＧＢＬ−ｕの電位ＶＧＢＬｗ−ｕより低い。
それゆえ、選択ワード線ＷＬ−ｓの選択フィンガー５０と複数のビット線ＢＬとの間のショットキー接合のそれぞれにおいて、ショットキー接合のバイアス状態は、順バイアス状態となる。
キャリア（正孔）ＣＦが、オン状態のセレクトトランジスタＳＴに接続された全てのビット線ＢＬから、選択ワード線ＷＬ−ｓの選択フィンガー（低ドープ半導体層）５０に供給される。
これによって、選択ワード線ＷＬ−ｓの選択フィンガー５０内に、選択グローバルビット線ＧＢＬ−ｓからのキャリアＣＦが拡散する。この結果として、選択ワード線ＷＬ−ｓにおいてキャリアで満たされた選択フィンガー５０は、実効的に低抵抗化する。
非選択フィンガー（フローティング状態ＦＬＴのビット線と選択ワード線との間に接続された非選択セル）において、ビット線ＢＬから非選択フィンガー５０に供給される電流は、非常に小さい。それゆえ、非選択フィンガー５０において、キャリアの供給が生じること無しに、非選択フィンガーは、高抵抗状態を維持する。
尚、非選択状態のワード線ＷＬにおいて、オン状態のセレクトトランジスタによってビット線ＢＬが選択状態に設定されていたとしても、非選択ワード線ＷＬ−ｕと選択ビット線ＢＬとの間の電位差は、リセット電圧より小さい。それゆえ、非選択ワード線ＷＬ−ｕと選択ビット線ＢＬ−ｓとの間に接続された非選択セル（以下では、半選択セルともよばれる）において、半選択セルにおける抵抗変化膜の状態は、変化しない。
選択ワード線ＷＬ−ｓと非選択ビット線ＢＬ（非選択グローバルビット線ＧＢＬ−ｕ）との間に接続された非選択セル（半選択セル）において、その非選択セルに印加される電位差は、リセット電圧より小さい。それゆえ、半選択セルにおける抵抗変化膜の状態は、実質的に変化しない。
このように、本実施形態の抵抗変化型メモリは、順バイアス状態のショットキー接合から選択フィンガーへのキャリアの供給によって、ワード線ＷＬ内の低ドープ半導体層（又は真性半導体層）５０の実効的な電気抵抗を、低減できる。
これによって、リセットバイアス条件において、所望の電流（又は電圧）が、選択セルＭＣ−ｓに供給される。
したがって、本実施形態の抵抗変化型メモリは、リセットバイアス条件において、選択セルＭＣ−ｓの抵抗変化膜２４を、リセット状態に設定できる。
非選択セルに関して、ワード線とビット線（グローバルビット線）と間で流れる電流（キャリアの供給量）は、小さい。それゆえ、選択ワード線の非選択フィンガー及び非選択ワード線は、高い抵抗値を維持する。
したがって、本実施形態において、リセットバイアス条件において、非選択セルに流れる電流は、削減される。
＜セットバイアス条件＞
図１２は、本実施形態の抵抗変化型メモリのセットバイアス条件におけるある階層のメモリセルの動作状態を説明するための模式図である。
図１２に示されるように、セットバイアス条件において、選択電圧ＶＷＬｅ−ｓが、選択ワード線ＷＬ−ｓに印加される。非選択電圧ＶＷＬｅ−ｕが、非選択ワード線ＷＬ−ｕに印加される。
選択ワード線の電圧ＶＷＬｅ−ｓの電圧値は、非選択ワード線の電圧ＶＷＬｅ−ｕの電圧値より大きい。
選択電圧ＶＧＢＬｅ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加される。非選択電圧ＶＧＢＬｅ−ｕが、非選択グローバルビット線ＧＢＬ−ｕに印加される。
選択グローバルビット線ＧＢＬ−ｓの電圧ＶＧＢＬｅ−ｓの電圧値は、非選択グローバルビット線ＧＢＬ−ｕの電圧ＶＧＢＬｅ−ｕの電圧値より小さい。選択グローバルビット線の電圧ＶＧＢＬｅ−ｓの電圧値は、選択ワード線ＷＬ−ｓの電圧ＶＷＬｅ−ｓの電圧値より小さい。非選択グローバルビット線ＧＢＬ−ｕの電圧ＶＧＢＬｅ−ｕの電圧値は、選択ワード線の電圧ＶＷＬｅ−ｓの電圧値より小さい。例えば、非選択グローバルビット線ＧＢＬ−ｕの電圧ＶＧＢＬｅ−ｕの電圧値は、非選択ワード線ＷＬ−ｕの電圧ＶＷＬｅ−ｕの電圧値と実質的に同じである。
選択電圧ＶＳＧｅ−ｓが、選択セレクトゲート線ＳＧ−ｓに印加される。これによって、選択セレクトゲート線ＳＧ−ｓにおいて、複数のセレクトトランジスタＳＴは、オン状態に設定される。非選択電圧ＶＳＧｅ−ｕが、非選択セレクトゲートＳＧ−ｕに印加される。非選択セレクトゲートＳＧ−ｕにおいて、複数のセレクトトランジスタＳＴは、オフ状態に設定される。
オフ状態のセレクトトランジスタＳＴに対応するビット線（及びメモリセル）は、電気的なフローティング状態ＦＬＴに設定される。
セットバイアス条件における選択ワード線ＷＬ−ｓの選択フィンガー５０と選択ビット線ＢＬ−ｓの金属層との間のショットキー接合において、そのショットキー接合のバイアス状態は、逆バイアス状態となる。
本実施形態において、選択セルＭＣ−ｓがセットバイアス条件に設定される場合において、アレイ端グローバルビット線ＧＢＬ−ｉに、電圧ＶＧＢＬｅ−ｓより高い電圧ＶＧＢＬｅ−ｉが、印加される。電圧ＶＧＢＬｅ−ｉは、電圧ＶＷＬｅ−ｓより高い。
アレイ端グローバルビット線ＧＢＬ−ｉからの電圧ＶＧＢＬ−ｉによって、アレイ端グローバルビット線ＧＢＬ−ｉに接続されたビット線ＢＬ−ｉと選択フィンガー（低ドープ半導体層）５０との間において、ショットキー接合は、順バイアス状態となる。
これによって、キャリア（正孔）が、アレイ端グローバルビット線ＧＢＬ−ｉに接続されたショットキー接合からフィンガー５０に注入される。キャリアは、フィンガー５０としての低ドープ半導体層５０内に拡散する。
順バイアス状態のショットキー接合から拡散されたキャリアＣＦによって、伝導度変調（バイポーラアクション）が、フィンガー５０の延在方向に隣り合う他のショットキー接合に生じる。この伝導度変調ＢＡによって、選択セルＭＣ−ｓは、キャリアＣＦを選択フィンガー５０内に供給する。
ショットキー接合に生じる伝導度変調ＢＡは、隣り合う他のショットキー接合（メモリセル）に連続して伝搬する。
これによって、選択ワード線ＷＬ−ｓの選択フィンガーにおいて、低ドープ半導体層５０は、キャリアＣＦの拡散によって、低抵抗状態になる。
ビット線ＢＬと非選択フィンガーとの間に流れる電流は、非常に小さい。それゆえ、非選択フィンガーは、高抵抗状態を維持する。
選択ワード線ＷＬ−ｓと非選択ビット線との間の半選択セルにおいて、その半選択セルに印加される電位差は、セット電圧より小さい。また、選択ビット線ＢＬ−ｓと非選択ワード線ＷＬ−ｕとの間の半非選択セルにおいて、その半選択セルに印加される電位差は、セット電圧よりも小さい。それゆえ、非選択セルに対するセット動作（又はリセット動作）は、生じない。
尚、アレイ端グローバルビット線ＧＢＬ−ｉに接続されるメモリセルは、ダミーセルである。それゆえ、アレイ端グローバルビット線ＧＢＬ−ｉの電圧ＶＢＬ−ｉが、選択及び非選択電圧ＶＧＢＬｅ−ｓ，ＶＧＢＬｅ−ｕより高くとも、メモリセルアレイ１１内のデータにエラーが生じたり、メモリの動作に不具合が生じたりしない。
このように、本実施形態の抵抗変化型メモリは、アレイ端グローバルビット線からのキャリアの供給に起因する逆バイアス状態のショットキー接合の伝導度変調（バイポーラアクション）によって、ワード線ＷＬ内の選択フィンガーにおける低ドープ半導体層（又は真性半導体層）５０の実効的な電気抵抗を、低減できる。
これによって、セットバイアス条件において、所望の電流（又は電圧）が、メモリセルに供給される。
したがって、本実施形態の抵抗変化型メモリは、セットバイアス条件において、メモリセルの抵抗変化膜を、セット状態に設定できる。
また、非選択セルに関して、ワード線とビット線と間で流れる電流は、小さい。それゆえ、選択ワード線の非選択フィンガー及び非選択ワード線は、高い抵抗値を維持する。
したがって、本実施形態において、セットバイアス条件において、非選択セルに流れる電流は、削減される。
＜リードバイアス条件＞
図１３は、本実施形態の抵抗変化型メモリのリードバイアス条件におけるある階層のメモリセルの動作状態を説明するための模式図である。
図１３に示されるように、リードバイアス条件において、ワード線ＷＬの低ドープ半導体層５０とビット線ＢＬの導電層との間のショットキー接合が順バイアス状態となるように、所定の電位が、ワード線ＷＬ及びビット線ＢＬに、印加される。
選択電圧ＶＷＬｒ−ｓが、選択ワード線ＷＬ−ｓに印加される。非選択電圧ＶＷＬｒ−ｕが、非選択ワード線ＷＬ−ｕに印加される。選択ワード線の電圧ＶＷＬｒ−ｓの電圧値は、非選択ワード線の電圧ＶＷＬｒ−ｕの電圧値より小さい。
選択電圧ＶＧＢＬｒ−ｓが１以上の選択グローバルビット線ＧＢＬ−ｓのそれぞれに印加される。例えば、非選択電圧ＶＧＢＬｒ−ｕが、非選択グローバルビット線ＧＢＬ−ｕ及びアレイ端グローバルビット線ＧＢＬ−ｉに印加される。
例えば、選択グローバルビットのＧＢＬ−ｓの電圧ＶＧＢＬｒ−ｓの電圧値は、非選択グローバルビット線ＧＢＬ−ｕの電圧ＶＧＢＬｒ−ｕの電圧値と実質的に同じである。選択グローバルビット線ＧＢＬ−ｓの電圧ＶＧＢＬｒ−ｓの電圧値は、選択ワード線ＷＬ−ｓの電圧ＶＷＬｒ−ｓの電圧値より大きい。非選択グローバルビット線ＧＢＬ−ｕの電圧ＶＧＢＬｒ−ｕの電圧値は、非選択ワード線ＷＬ−ｕの電圧ＶＷＬｒ−ｕの電圧値と実質的に同じである。尚、電圧ＶＧＢＬｒ−ｓの電圧値は、電圧ＶＧＢＬｒ−ｕの電圧値と異なってもよい。
選択電圧ＶＳＧｒ−ｓが、選択セレクトゲート線ＳＧ−ｓに印加される。これによって、選択セレクトゲート線ＳＧ−ｓにおいて、複数のセレクトトランジスタＳＴは、オン状態に設定される。非選択電圧ＶＳＧｒ−ｕが、非選択セレクトゲートＳＧ−ｕに印加される。非選択セレクトゲートＳＧ−ｕにおいて、複数のセレクトトランジスタＳＴは、オフ状態に設定される。
オフ状態のセレクトトランジスタＳＴに対応するビット線（及びメモリセル）は、フローティング状態ＦＬＴに設定される。
リードバイアス条件において、リセットバイアス条件と同じように、選択フィンガー５０とビット線ＢＬとの間のショットキー接合は、順バイアス状態になる。
但し、フィンガー５０とビット線ＢＬとの間の電位差は、リセット電圧（及びセット電圧）より小さい。それゆえ、ショットキー接合に順バイアスの電圧が印加されたとしても、抵抗変化膜２４の抵抗状態は、変化しない。
リードバイアス条件においても、リセットバイアス条件と同じように、キャリアＣＦが、順バイアス条件のショットキー接合によって、選択フィンガーとしての低ドープ半導体層５０に供給される。
低ドープ半導体層５０内にキャリアが供給及び拡散されることによって、選択フィンガー５０の実効的な抵抗値は、低減される。
このように、本実施形態の抵抗変化型メモリは、リードバイアス条件において、ワード線ＷＬ内の低ドープ半導体層（又は真性半導体層）５０の実効的な電気抵抗を、低減できる。これによって、リードバイアス条件において、所望の電流（又は電圧）が、メモリセルに供給される。
したがって、本実施形態の抵抗変化型メモリは、リードバイアス条件において、メモリセルに、読み出し電流を供給できる。
また、上述のリセット／セットバイアス条件と同様に、リードバイアス条件下において、非選択ワード線及び非選択フィンガーは、高抵抗状態を維持する。
これによって、非選択セルにおける消費電流の発生は、抑制される。
以上のように、ワード線ＷＬとビット線ＢＬとの間に設けられたショットー接合によって、メモリセルに供給される電流（メモリセルに印加される電圧）を制御できる。
図１１乃至図１３を用いて説明した動作原理に基づいて、本実施形態の抵抗変化型メモリは、書き込み動作、消去動作及び読み出し動作を実行する。
（ｃ） 動作例
図１４乃至図１９を参照して、本実施形態の抵抗変化型メモリの動作例について、説明する。
本実施形態において、メモリセル（抵抗変化膜）のリセット動作が抵抗変化型メモリの書き込み動作に対応し、メモリセルのセット動作が抵抗変化型メモリの消去動作に対応する。但し、リセット動作が消去動作に対応し、セット動作が書き込み動作に対応する場合もある。
（ｃ１）書き込み動作
図１４乃至１６を参照して、本実施形態の抵抗変化型メモリの書き込み動作について、説明する。
図１４は、本実施形態の抵抗変化型メモリの書き込み動作を説明するためのフローチャートである。図１５は、本実施形態の抵抗変化型メモリの書き込み動作を説明するためのタイミングチャートである。
抵抗変化型メモリ（例えば、ＲｅＲＡＭ）に対する動作が要求された場合、本実施形態の抵抗変化型メモリは、コントローラからコマンド、制御信号及びアドレスを受信する。
コマンドによって、抵抗変化型メモリに書き込み動作が命令された場合、制御回路１７は、書き込み動作のために、各回路に対する各種の制御を実行する。
電圧生成回路１６は、書き込み動作のための様々な電圧を生成する。電圧生成回路１６は、生成した電圧を、ワード線制御回路１２、セレクトゲート線制御回路１３及びグローバルビット線制御回路１４などに、転送する。
以下のように、本実施形態の抵抗変化型メモリの書き込み動作（例えば、リセット動作）時において、メモリセルアレイ内の各配線ＧＢＬ，ＧＷＬ，ＷＬ，ＳＧの電位が、制御される。
[ステップＳ１]
時刻ｔ０において、制御回路１７は、全てのグローバルビット線ＧＢＬ及び全てのワード線ＷＬに、非選択電圧Ｖ１を印加する。これによって、各ブロックＭＡは、スタンバイ状態にされる。非選択電圧Ｖ１の電圧値は、例えば、１．０Ｖである。
時刻ｔ１において、制御回路１７は、ワード線グループを選択するために、グローバルワード線ＧＷＬのアドレスを設定する。制御回路１７は、例えば、選択グローバルワード線ＧＷＬ−ｓの電位を、選択電圧（以下では、選択グローバルワード線電圧とよばれる）ＶＧＷＬｗ−ｓに設定する。制御回路１７は、選択グローバルワード線ＧＷＬ−ｓ以外のグローバルワード線（非選択グローバルワード線）ＧＷＬ−ｕの電位を、グランド電圧Ｖｓｓ（例えば、０Ｖ）に設定する。例えば、選択ＶＧＷＬｗ−ｓの電圧値は、２．５Ｖである。
[ステップＳ２]
制御回路１７は、複数のグローバルビット線ＧＢＬのうち選択グローバルビット線ＧＢＬ−ｓとなるグローバルビット線のアドレスを、グローバルビット線制御回路１４に対して設定する。
時刻ｔ２において、制御回路１７は、例えば、選択グローバルビット線ＧＢＬ−ｓの電位を、選択電圧（以下では、選択グローバルビット線電圧とよばれる）ＶＧＢＬｗ−ｓに設定する。選択グローバルビット線電圧ＶＧＢＬｗ−ｓは、例えば、３．４Ｖ程度である。
制御回路１７は、アレイ端グローバルビット線ＧＢＬ−ｉの電位を、電圧Ｖ１から電圧ＶＧＢＬｗ−ｉに上昇させる。例えば、電圧ＶＧＢＬｗ−ｉは、１．５Ｖ程度である。
非選択グローバルビット線ＧＢＬ−ｕの電位は、非選択電圧Ｖ１に維持される。
尚、制御回路１７は、複数の選択グローバルビット線ＧＢＬを同時に選択し、複数のメモリセルに対して並列動作を行うことができる。これによって、本実施形態の抵抗変化型メモリは、書き込み動作の高速化を図ることが可能である。
[ステップＳ３]
制御回路１７は、選択ワード線ＷＬ−ｓとなるワード線ＷＬのアドレスを設定する。時刻ｔ３において、制御回路１７は、例えば、選択ワード線ＷＬ−ｓの電位を選択電圧（以下では、選択ワード線電圧とよばれる）ＶＷＬｗ−ｓに設定する。
制御回路１７は、選択ワード線以外の非選択ワード線ＷＬ−ｕの電位を、非選択電圧（以下では、非選択ワード線電圧とよばれる）Ｖ１に維持する。
[ステップＳ４，Ｓ５]
時刻ｔ４において、制御回路１７は、選択セル（選択ビット線）に対応するセレクトゲート線（シートセレクタ）ＳＧのアドレスを設定する。
制御回路１７は、選択するビット線ＢＬのアドレスに従い、選択セレクトゲート線ＳＧの電位（セレクトトランジスタＳＴのゲート電圧）を制御する。
制御回路１７は、選択されないセレクトゲート線（非選択セレクトゲート線）ＳＧ−ｕに、例えば、０Ｖの電圧（以下では、非選択セレクトゲート線電圧とよばれる）ＶＳＧｗ−ｕを印加する。
制御回路１７は、選択されたセレクトゲート線ＳＧ−ｓに、例えば、選択電圧（以下では、選択セレクトゲート線電圧とよばれる）ＶＳＧｗ−ｓを印加する。これによって、選択セレクトゲート線ＳＧ−ｓに接続されたセレクトトランジスタＳＴが、オンする。
ここで、上述の図１１を用いて説明されたように、選択セルに対する書き込み動作が、リセット動作である場合において、ショットキー接合のバイアス状態が順バイアス状態となるように、選択グローバルビット線の電位及び選択ワード線の電位が、制御される。
これによって、ワード線ＷＬ（低ドープ半導体層）とビット線ＢＬ（金属層）との間のショットー接合は、順バイアス状態に設定される。
キャリア（正孔）が、フィンガーとしての低ドープ半導体層５０内に供給される。これによって、選択ワード線の選択フィンガー５０は、低抵抗状態になる。
これによって、所定の大きさの書き込み電圧（リセットパルス）が、選択セルＭＣ−ｓに印加される。印加された電圧に応じた電流が、選択セルを流れる。
この一方で、非選択ワード線の各フィンガー５０及び選択ワード線の非選択フィンガー５０は、高抵抗状態を維持する。それゆえ、非選択セルに流れる電流は、非常に小さい。これによって、非選択セルの消費電流は、低減される。
尚、半選択セルに印加される電圧は、非選択ワード線及び非選択グローバルビット線の電圧Ｖ１によって、選択セルの電圧の半分程度の大きさとなる。これによって、半選択セルに対する誤書き込みが、抑制される。
時刻ｔ５において、制御回路１７は、所望のリセットパルスのパルス幅ＴＲＳに対応する時間の経過後に、セレクトゲート線ＳＧの選択を解除する。選択セレクトゲート線ＳＧ−ｓのセレクトトランジスタは、オフする。
これによって、選択セルに対する選択グローバルビット線ＧＢＬ−ｓからの電圧の印加は、停止する。
[ステップＳ６]
制御回路１７は、ステップＳ４，Ｓ５を、書き込み対象のメモリセルの所属する複数のセレクトゲート線ＳＧのループ（アドレスのインクリメント／デクリメント）で繰り返し、選択ワード線ＷＬに接続された複数のメモリセルに対する書き込み動作を、完了させる。尚、書き込み対象ではないメモリセルの所属するセレクトゲート線ＳＧは、選択セレクトゲート線として設定されない。
[ステップＳ７]
制御回路１７は、ステップＳ３〜Ｓ６を、ワード線グループ（グローバルワード線）内の複数のワード線のループで繰り返し、ワード線グループ内のメモリセルに対する書き込み動作を完了させる。
この時、時刻ｔ６において、制御回路１７は、ステップＳ３〜Ｓ６にて選択されていた選択ワード線ＷＬ−ｓの電位を、電圧Ｖ１に設定する。
[ステップＳ８]
制御回路１７は、ステップＳ２〜Ｓ７を、１ページに属するグローバルビット線ＧＢＬのループで繰り返し、１ページの範囲内の１以上のグローバルビット線に関連するメモリセルに対する書き込み動作を完了させる。
この時、時刻ｔ７において、制御回路１７は、ステップＳ２〜Ｓ７にて選択されていた選択グローバルビット線ＧＢＬ−ｉの電位及びアレイ端グローバルビット線ＧＢＬ−ｉの電位を、電圧Ｖ１に設定する。
時刻ｔ８において、制御回路１７は、選択グローバルワード線ＧＷＬの電位を、０Ｖに設定する。
時刻ｔ９において、制御回路１７は、選択／非選択ワード線ＷＬの電位、選択／非選択グローバルビット線ＧＢＬの電位、及び、アレイ端グローバルビット線ＧＢＬ−ｉの電位を、０Ｖに設定する。
制御回路１７は、ページ内のデータが、所望のデータ（書き込み予定データ）と一致しているか否か検証する。例えば、選択セルからの読み出しデータが、書き込み予定データと一致していないとき、その不一致のデータを保持する１以上の選択セルに関して、制御回路１７は、再度ステップＳ２〜Ｓ８のループを繰り返す。
制御回路１７は、ページ内のデータが所望のデータと一致していることを確認した後に、書き込み動作を完了させる。
図１６は、本実施形態の抵抗変化型メモリの書き込み動作の変形例を示す図である。
図１６に示されるように、選択セレクトゲート線ＳＧのアドレスを順次スキャンしつつ、選択ワード線ＷＬ−ｓの電位及び印加時間（パルス幅）の制御によって、書き込み対象となる選択セルに対する書き込み動作（リセット動作）が、実行されてもよい。
以上のように、本実施形態の抵抗変化型メモリにおいて、書き込み動作（例えば、リセット動作）が実行される。
（ｃ２）消去動作
図１７及び図１８を用いて、本実施形態の抵抗変化型メモリの消去動作について、説明する。
尚、本実施形態において、抵抗変化型メモリの消去動作の処理フローは、書き込み動作の処理フローと実質的に同じである。それゆえ、抵抗変化型メモリの消去動作の処理フローは、図１４を用いて、説明する。
但し、以下のように、本実施形態の抵抗変化型メモリにおいて、消去動作における各配線のバイアス条件は、書き込み動作のバイアス条件と異なる。
[ステップＳ１]
時刻ｔ０において、制御回路１７は、全てのグローバルビット線ＧＢＬ及び全てのワード線ＷＬに、非選択電圧（例えば、３．０Ｖ）Ｖ２を印加する。また、この時、全てのグローバルワード線ＧＷＬに、非選択電圧（例えば、電圧Ｖ２と同じ３．０Ｖ）を印加する。これによって、各ブロックＭＡは、スタンバイ状態にされる。
時刻ｔ１において、制御回路１７は、ワード線グループを選択するために、グローバルワード線ＧＷＬのアドレスを設定する。制御回路１７は、例えば、選択グローバルワード線ＧＷＬ−ｓの電位を、選択グローバルワード線電圧ＶＧＷＬｅ−ｓに設定する。制御回路１７は、非選択グローバルワード線ＧＷＬ−ｕの電位を、電圧Ｖ２に維持する。例えば、選択ＶＧＷＬｗ−ｓの電圧値は、６．５Ｖである。
[ステップＳ２]
制御回路１７は、選択グローバルビット線ＧＢＬ−ｓとなるグローバルビット線のアドレスを、グローバルビット線制御回路１４に対して設定する。
時刻ｔ２において、制御回路１７は、例えば、選択グローバルビット線ＧＢＬ−ｓの電位を、選択グローバルビット線電圧ＶＧＢＬｅ−ｓに設定する。
制御回路１７は、アレイ端グローバルビット線ＧＢＬ−ｉの電位を、電圧Ｖ２から電圧ＶＧＢＬｅ−ｉに上昇させる。例えば、電圧ＶＧＢＬｅ−ｉは、５Ｖ程度である。
非選択グローバルビット線ＧＢＬ−ｕの電位は、非選択電圧Ｖ２に維持される。
尚、制御回路１７は、複数の選択グローバルビット線ＧＢＬを同時に選択し、複数のメモリセルに対して並列動作を行うことができる。これによって、本実施形態の抵抗変化型メモリは、消去動作の高速化を図ることが可能である。
[ステップＳ３]
制御回路１７は、選択ワード線ＷＬ−ｓとなるワード線ＷＬのアドレスを設定する。
時刻ｔ３において、制御回路１７は、例えば、選択ワード線ＷＬ−ｓの電位を選択ワード線電圧ＶＷＬｅ−ｓに設定する。
制御回路１７は、非選択ワード線ＷＬ−ｕの電位を、非選択ワード線電圧Ｖ２に維持する。
本実施形態において、制御回路１７は、セルのバイポーラ動作を考慮して、所定の消去電圧（セットパルス）Ｖｅにオフセット電圧Ｖｏを加えた電圧（Ｖｅ＋Ｖｏ）を、選択ワード線電圧ＶＷＬｅ−ｓとして、選択ワード線ＷＬ−ｓに印加する。
制御回路１７は、非選択グローバルビット線ＧＢＬ−ｕ及び非選択ワード線ＷＬ−ｕに、所定の電圧Ｖｅｆにオフセット電圧Ｖｏを加えた電圧（Ｖｅｆ＋Ｖｏ）を、非選択電圧Ｖ２として、印加する。
ここで、電圧Ｖｅｆ＋Ｖｏは、半選択セルに印加される電圧が、選択セルに印加される電圧の半分程度になるように設定された電圧値を有する。
制御回路１７は、選択グローバルビット線ＧＢＬ−ｓに、電圧Ｖｏを、選択電圧ＶＧＢＬｅ−ｓとして、印加する。
消去動作時において、以下の理由で、上述の電圧（オフセット電圧）Ｖｏが、グローバルビット線の電圧及びワード線の電圧に追加される。
選択セルの特性に応じて、選択グローバルビット線ＧＢＬ−ｓの電位が、非選択セレクトゲート線ＳＧ−ｕの電位よりもある電圧値（例えば、１Ｖ程度）だけ高い電圧値にされた場合、非選択セルのリーク電流を大幅に削減できる。
また、負電圧回路は、比較的大きい回路面積を有する。それゆえ、グローバルビット線及びワード線の電圧を全体的にかさ上げすることで、回路面積の大きい負電圧回路の搭載を回避しつつ、所定の電位差を、グローバルビット線と非選択セレクトゲート線との間に設定できる。
[ステップＳ４，Ｓ５]
時刻ｔ４において、制御回路１７は、選択セル（選択ビット線）に対応するセレクトゲート線）ＳＧのアドレスを設定する。
制御回路１７は、選択するビット線ＢＬのアドレスに従い、選択セレクトゲート線ＳＧの電位（セレクトトランジスタＳＴのゲート電圧）を制御する。
制御回路１７は、非選択セレクトゲート線ＳＧ−ｕに、例えば、０Ｖの電圧ＶＳＧｅ−ｕを印加する。
制御回路１７は、選択セレクトゲート線ＳＧ−ｓに、例えば、選択セレクトゲート線電圧ＶＳＧｅ−ｓを印加する。これによって、選択セレクトゲート線ＳＧ−ｓに接続されたセレクトトランジスタＳＴが、オンする。
ここで、上述の図１２を用いて説明されたように、選択セルに対する消去動作が、セット動作である場合において、ショットキー接合のバイアス状態が逆バイアス状態となるように、選択グローバルビットの電位線及び選択ワード線の電位が、制御される。
一方、アレイ端グローバルビット線ＧＢＬ−ｉと選択フィンガーとの間において、ショットキー接合は、順バイアス状態に設定されている。それゆえ、キャリア（正孔）が、アレイ端グローバルビット線ＧＢＬ−ｉから低ドープ半導体層５０内に供給される。
供給されたキャリアは、グローバルビット線ＧＢＬ−ｉに接続されたショットキー接合に隣り合う他のショットキー接合において、伝導度変調（バイポーラアクション）を誘起する。この伝導度変調によって生じたキャリアによって、選択フィンガーに設けられた複数のショットキー接合（メモリセル）において、連鎖的に伝導度変調が生じる。
これによって、選択ワード線の選択フィンガー５０は、低抵抗状態になる。
これによって、所定の大きさの書き込み電圧（リセットパルス）が、選択セルＭＣ−ｓに印加される。印加された電圧に応じた電流が、選択セルを流れる。
この一方で、非選択ワード線の各フィンガー５０及び選択ワード線の非選択フィンガー５０は、高抵抗状態を維持する。それゆえ、非選択セルに流れる電流は、非常に小さい。これによって、非選択セルの消費電流は、低減される。
尚、半選択セルに印加される電圧は、非選択ワード線及び非選択グローバルビット線の電圧Ｖ２によって、選択セルの電圧の半分程度の大きさとなる。これによって、半選択セルに対する誤書き込みが、抑制される。
時刻ｔ５において、制御回路１７は、所望のセットパルスのパルス幅ＴＳに対応する時間の経過後に、セレクトゲート線ＳＧの選択を解除する。選択セレクトゲート線ＳＧ−ｓのセレクトトランジスタは、オフする。
これによって、選択セルに対する選択グローバルビット線ＧＢＬ−ｓからの電圧の印加は、停止する。
[ステップＳ６]
制御回路１７は、ステップＳ４，Ｓ５の動作を、消去対象のメモリセルの所属する複数のセレクトゲート線ＳＧのループで繰り返し、選択ワード線ＷＬに接続された複数のメモリセルに対する書き込み動作を、完了させる。尚、消去対象ではないメモリセルの所属するセレクトゲート線ＳＧは、選択セレクトゲート線として設定されない。
この後、消去動作において、制御回路１７は、書き込み動作と同様に、ステップＳ７及びＳ８の動作、消去動作の検証などを実行する。
尚、時刻ｔ６において、制御回路１７は、ステップＳ３〜Ｓ６において選択されていた選択ワード線ＷＬ−ｓの電位を、電圧Ｖ２に設定する。時刻ｔ７において、制御回路１７は、ステップＳ２〜Ｓ７において選択されていた選択グローバルビット線ＧＢＬ−ｉの電位及びアレイ端グローバルビット線ＧＢＬ−ｉの電位を、電圧Ｖ２に設定する。
時刻ｔ８において、制御回路１７は、選択グローバルワード線ＧＷＬ−ｓの電位を、電圧Ｖ２に設定する。
時刻ｔ９において、制御回路１７は、選択／非選択ワード線ＷＬの電位、選択／非選択グローバルビット線ＧＢＬの電位、及び、アレイ端グローバルビット線ＧＢＬ−ｉの電位を、グランド電圧に設定する。
制御回路１７は、消去動作の検証及び検証結果に基づく再消去を実行する。これによって、制御回路１７は、消去動作を完了させる。
図１８は、本実施形態の抵抗変化型メモリの書き込み動作の変形例を示す図である。
図１８に示されるように、選択セレクトゲート線ＳＧ−ｓのアドレスを順次スキャンしつつ、選択ワード線ＷＬ−ｓの電位及び印加時間（パルス幅）の制御によって、消去対象となる選択セルに対する消去動作（セット動作）が、実行されてもよい。
以上のように、本実施形態の抵抗変化型メモリにおいて、消去動作（例えば、セット動作）が実行される。
（ｃ３）読み出し動作
図１９を参照して、本実施形態の抵抗変化型メモリの読み出し動作について、説明する。
図１９は、本実施形態の抵抗変化型メモリの読み出し動作を説明するためのタイミングチャートである。
図１９に示されるように、上述の書き込み動作及び消去動作と同様に、コントローラからのコマンドによって、抵抗変化型メモリに読み出し動作が抵抗変化型メモリに命令された場合、制御回路１７は、読み出し動作の実行のために、制御信号に基づくタイミングで、各回路に対する各種の制御を実行する。
電圧生成回路１６は、読み出し動作のための様々な電圧を生成する。電圧生成回路１６は、生成した電圧を、ワード線制御回路１２、セレクトゲート線制御回路１３及びグローバルビット線制御回路１４などに、転送する。
コントローラからのアドレスに対して、読み出し動作が実行される。
読み出し動作時において、時刻ｔ０ｒにおいて、メモリセルアレイ１１（ブロック）を、スタンバイ状態に設定するために、電圧Ｖ３を所定の配線ＧＷＬ，ＧＢＬ，ＷＬに印加する。
制御回路１７は、時刻ｔ１ｒにおいて、選択アドレスに対応する選択グローバルワード線ＧＷＬを設定する。制御回路１７は、電圧ＶＧＷＬｒ−ｓを選択グローバルワード線ＧＷＬに印加する。
時刻ｔ２ｒにおいて、制御回路１７は、選択電圧ＶＧＢＬｒ−ｓを選択グローバルビット線ＧＢＬ−ｓに印加し、非選択電圧ＶＧＢＬｒ−ｕを非選択グローバルビット線ＧＢＬ−ｕに印加する。
グローバルビット線の電圧ＶＧＢＬｒ−ｓは、所定の読み出し電圧Ｖｒに電圧（オフセット電圧）Ｖｏを加えた電圧値を有する電圧Ｖｒ＋Ｖｏを印加する。
例えば、電圧Ｖ３の電圧値は、電圧Ｖｒ＋Ｖｏの電圧値と実質的に同じである。
時刻ｔ３ｒにおいて、制御回路１７は、選択電圧ＶＷＬｒ−ｓを選択ワード線ＷＬ−ｓに印加し、非選択電圧ＶＷＬｒ−ｕを非選択ワード線ＷＬ−ｕに印加する。
選択ワード線ＷＬ−ｓの電圧ＶＷＬｒ−ｓは、オフセット電圧Ｖｏの電圧値を有する。非選択ワード線ＷＬ−ｕの電圧ＶＷＬｒ−ｕは、電圧Ｖｒ＋Ｖｏと同じ電圧値を有する。
この状態で、選択セレクトゲート線ＳＧ−ｓに対する電圧ＶＳＧｒの印加によって、セレクトトランジスタＳＴがオン状態に設定される。
この時、選択ワード線ＷＬ−ｕの選択フィンガーとビット線ＢＬとのショットキー接合において、それらのショットキー接合は、順バイアス状態となる。順バイアス状態のショットキー接合によって、キャリア（正孔）が、選択フィンガーとしての低ドープ半導体層５０に供給される。
それゆえ、選択フィンガー５０の電気抵抗は、低下する。
これによって、時刻ｔ４ｒから時刻ｔ５ｒの期間ＴＲＤにおいて、読み出し電圧Ｖrが、選択されたビット線ＢＬを介して、選択セルＭＣに転送される。
選択セルＭＣの抵抗状態に応じて、選択セルＭＣに流れる電流の大きさが異なる。例えば、センスアンプが、選択グローバルビット線ＧＢＬ−ｓに流れる電流の電流値（又は、あるノードの電位の変動量）を、検知する。この検知結果に基づいて、選択セルＭＣに記憶されたデータが、判別される。
選択アドレスに基づくループ処理の後、例えば、時刻ｔ９ｒにおいて、制御回路１７は、各配線ＧＷＬ，ＧＢＬ，ＷＬの電位を０Ｖに設定する。
これによって、制御回路１７は、読み出し動作を完了させる。
尚、１つの選択ワード線ＷＬ−ｓは、１つのブロックＭＡから選択される。ただし、複数のグローバルビット線ＧＢＬ−ｓが同時に選択され、複数の選択グローバルビット線ＧＢＬ−ｓに対して、並列に読み出し動作が実行されてもよい。これによって、抵抗変化型メモリのバンド幅（データ転送量）を、向上できる。
以下の理由で、読み出し動作時において、グローバルビット線ＧＢＬに印加される電圧及びワード線ＷＬに印加される電圧に、オフセット電圧が追加される。
メモリセル（可変抵抗素子）に書き込み動作や消去動作が実行された直後に、そのメモリセルに読み出しが実行され、そのメモリセルが所望の抵抗値となっているか否か、検証される。もし、検証結果が所望の抵抗値の範囲と異なる場合において、追加の書き込み又は追加の消去が選択セルに対して行われる。
したがって、書き込み／消去動作のバイアス条件と読み出し動作のバイアス条件との間に、大きな電圧差が存在し、寄生容量の大きなノードにおける電圧の変化が激しい動作を行うと、消費電力の増大や動作時間の遅延を招く可能性がある。
本実施形態において、グローバルビット線の寄生容量が比較的大きいため、グローバルビット線に対する印加電圧が、書き込み／消去動作時と読み出し動作時の間で、できる限り同じ値となるように設定することが望ましい。
さらに望ましくは、動作時において、選択グローバルビット線の数よりも非選択グローバルビット線の数が多いので、非選択グローバルビット線の電位が大きく変化しない様に、電圧Ｖ１と電圧Ｖｒ＋Ｖｏとがほぼ等しく、電圧Ｖｅｆ＋Ｖｏ（電圧Ｖ２）と電圧Ｖｒ＋Ｖｏとがほぼ等しくなるように、オフセット電圧Ｖｏの電圧値が設定されることが、望ましい。
図１５乃至図１９を用いて説明したように、本実施形態の抵抗変化型メモリの書き込み動作、消去動作、及び読み出し動作において、選択ワード線ＷＬ−ｓ及びビット線ＢＬとの間のショットキー接合からのキャリアの供給によって、ワード線の低ドープ半導体層（フィンガー）の実効的な電気抵抗は、低減できる。
それゆえ、本実施形態の抵抗変化型メモリは、選択セルに対して、所定の動作を実行できる。
本実施形態において、選択／非選択のワード線において、非選択状態のフィンガーの低ドープ半導体層は、高い電気抵抗を維持される。それゆえ、本実施形態の抵抗変化型メモリは、非選択セルを流れる電流を削減できる。
この結果として、本実施形態の抵抗変化型メモリは、消費電流（消費電力）を低減できる。
したがって、本実施形態の抵抗変化型メモリは、メモリの特性を向上できる。
（ｄ） 製造方法
図２０乃至図４１を参照して、本実施形態の半導体メモリの製造方法について、説明する。
＜メモリエリアの形成工程＞
図２０乃至図３１を用いて、本実施形態の抵抗変化型メモリ（例えば、ＲｅＲＡＭ）のメモリセルアレイのメモリエリア（ブロック）の製造方法について、説明する。尚、ここでは、図２乃至図６も適宜参照して、本実施形態の抵抗変化型メモリの製造方法について、説明する。
図２０乃至図３１は、メモリエリア（ブロック）の製造工程を順次示す斜視図である。
図２０において、半導体基板（例えば、シリコン基板）９０上に、抵抗変化型メモリの動作を制御するＣＭＯＳ回路が形成される（図５及び図６参照）。例えば、シリコン基板９０の不純物濃度（例えば、ｐ型ドーパントの濃度）は、１×１０−１６ｃｍ−３より高い。
層間絶縁膜（図示せず）が、ＣＭＯＳ回路を覆うように、半導体基板９０上に形成される。
半導体基板９０上に回路が形成された後、導電層４０が、半導体基板９０を覆う層間絶縁膜上に形成される。導電層４０は、グローバルビット線ＧＢＬを形成するための層である。導電層４０は、タングステン（Ｗ）とバリアメタル（例えば、ＴｉＮ）との積層体を用いて形成される。
導電層４０上に、ｎ＋型シリコン層２０、ｐ−型シリコン層２１、及びｎ＋型シリコン層２２が順次形成される。シリコン層２０，２１，２２は、セレクトトランジスタ（シートセレクタ）の一方のソース／ドレイン層２０、チャネル領域２１、及び他方のソース／ドレイン層２２にそれぞれ相当する。
シリコン層２０，２２は、例えば、約１×１０２０ｃｍ−３の不純物濃度を有する。各シリコン層２０，２２の膜厚（Ｚ方向におけるシリコン層の寸法）は、例えば、約４０ｎｍである。シリコン層２１は、例えば、約１×１０１８ｃｍ−３の不純物濃度を有する。シリコン層２１の膜厚（Ｚ方向におけるシリコン層の寸法）は、例えば、約１２０ｎｍである。
所定の温度及び時間でのアニール処理が、シリコン層に対して実行される。これによって、シリコン層２０，２１，２２が、結晶化される。
図２１に示されるように、導電層ＧＢＬ及びシリコン層２０，２１，２２は、フォトリソグラフィ及びエッチング（例えば、ＲＩＥ）によって、パターニングされる。
これによって、複数のグローバルビット線ＧＢＬが、形成される。各グローバルビット線ＧＢＬは、Ｙ方向に延在するストライプ形状を有する。
このとき、メモリセルアレイ１１の端部（又は、ブロックの端部）において、アレイ端グローバルビット線ＧＢＬ−ｉが、グローバルビット線ＧＢＬと同時に形成される。アレイ端グローバルビット線ＧＢＬ−ｉの配線幅（Ｘ方向の寸法）Ｗ２は、グローバルビット線ＧＢＬの配線幅（Ｘ方向の寸法）Ｗ１より大きい。
図２２に示されるように、絶縁層５８が、堆積される。絶縁層５８は、ＣＭＰ法等により研削される。これによって、シリコン層２２の上面が露出される。
絶縁層５８が、Ｘ方向に隣り合うシリコン層２０，２１，２２間のスペース、及び、Ｘに隣り合う導電層ＧＢＬ間のスペースに埋め込まれる。
シリコン層２０，２１，２２及び絶縁層５８が、フォトリソグラフィ及びＲＩＥを用いて、Ｘ方向に沿ったストライプ形状にパターニングされる。
これによって、シリコン層２０，２１，２２が、選択素子（セレクトトランジスタ）ＳＴ毎に分離される。
図２３に示されるように、絶縁層４６（例えば、酸化シリコン層）が、シリコン層２０，２１，２２及び絶縁層５８上に、形成される。
形成された絶縁層４６に対して、エッチバック処理が、実行される。
これによって、絶縁層４６が、シリコン層２０，２１，２２間の溝４５の底部にのみ残存する。溝４５内において、絶縁層４６は、グローバルビット線ＧＢＬの上面を覆う。
残存された絶縁層４６の膜厚は、例えば、シリコン層２０の膜厚より薄い。溝４５の内部において、シリコン層２０の一部、及び、シリコン層２１，２２の側面は、露出する。
図２４に示されるように、絶縁層４７が、シリコン層２０，２１，２２上に形成される。絶縁膜２３は、セレクトトランジスタのゲート絶縁膜に相当する。絶縁膜２３は、シリコン層２２の上面、及び、絶縁層４６の上面から除去される。これによって、絶縁膜２３は、溝４５の側面（シリコン層２０，２１，２２の側面）にのみ残存される。
図２５に示されるように、導電層２５が、溝４５内部の側面上及び底面上と、絶縁層５８及びシリコン層２２の上面上に形成される。導電層２５は、例えば、ｎ＋型の多結晶シリコン層である。導電層２５は、セレクトゲート線ＳＧに相当する。
この後、導電層２５は、上方（基板表面に対して垂直方向）からエッチバックされる。本工程により、導電層２５の底面は、シリコン層２０，２１の界面よりも低く、導電層２５の上面は、シリコン層２１，２２の界面よりも高くされる。これと同時に、溝４５の底面の中央部における導電層２５は除去される。この結果として、Ｘ方向に延在するスリットＱが、導電層２５内に形成される。
これによって、溝内において、導電層２５は、Ｙ方向に分割される。
このように、本実施形態において、Ｘ方向に延在するセレクトゲート線ＳＧが、形成される。
図２６に示されるように、絶縁層４９（例えばシリコン酸化膜）が、導電層２５上に、形成される。その後、絶縁膜２３は、例えばＣＭＰ法により研削される。絶縁層４９は、溝内（導電層２５間のスリットＱ内）に残存される。シリコン層２２の上面が、露出する。
図２７に示されるように、シリコン層２２上及び絶縁層４９上に、絶縁層６１（例えば、シリコン酸化膜）が形成される。絶縁層６１の膜厚は、例えば、２０ｎｍ程度である。
絶縁層６１上に、複数の半導体層５０Ｚと複数の絶縁層６２とが、Ｚ方向において交互に形成される。半導体層５０Ｚは、ワード線ＷＬに相当する。半導体層５０Ｚは、例えば、シリコンを用いて形成される。半導体層５０Ｚの膜厚は、例えば、約１０ｎｍである。
シリコン層５０Ｚの不純物濃度は、シリコン基板９０の不純物濃度及び半導体層２０の不純物濃度より低い。半導体層５０Ｚは、真性半導体層又は低ドープ半導体層（例えば、ｎ−型半導体層）である。例えば、半導体層（ワード線）としてのシリコン層５０Ｚは、１×１０１７ｃｍ−３以下の濃度で、リンを平均して含む。
半導体層５０Ｚ間の絶縁層（例えばシリコン酸化膜）６２は、例えば、７ｎｍ程度の膜厚を有する。
最上層の半導体層５０Ｚ上に、絶縁層６４（例えばシリコン酸化膜）が、形成される。絶縁層６４は、例えば、１３ｎｍ程度の膜厚を有する。
図２８に示されるように、絶縁層６１，６２，６４及び半導体層５０が、フォトリソグラフィ及びエッチングによって、櫛形状にパターニングされる。これによって、各層において、２つの櫛状のワード線ＷＬが、形成される。
尚、図２８及び以降の図において、図示の明瞭化の為、櫛形状のワード線ＷＬのうち、フィンガー５０のみを示し、軸部の図示は省略する。
本工程において、エッチング（例えば、ＲＩＥ）は、絶縁層６１，６２，６４及び半導体層５０が下層の絶縁層４９上に残存するように、実行される。
ワード線ＷＬの形成と共に、パターニングにより生じた溝６９の底部において、シリコン層２２及び絶縁膜２３，５８の上面が、露出する。
図２９に示されるように、溝６９の底面、溝６９の側面、絶縁層６４の上面上に、抵抗変化膜２４が形成される。抵抗変化膜２４は、メモリ層に相当する。抵抗変化膜２４は、抵抗変化膜２４によって溝６９内部が埋め込まれないように、形成される。
その後、エッチバックによって、溝６９底部及び絶縁膜５４の上面上の抵抗変化材５６は、除去される。
溝６９の底部において、シリコン層２２及び絶縁膜５８の上面が、露出する。
図３０に示されるように、導電層６７が、形成される。形成された導電層６７が、ＣＭＰ法により研削される。これによって、導電層６７は、溝６９内部にのみ残存する。導電層６７は、例えば、金属（又は、導電性化合物）を用いて、形成される。
図３１に示されるように、導電層ＢＬが、フォトリソグラフィ及びエッチングを用いて、ピラー状にパターニングされる。本工程において、導電層ＢＬが、シリコン層２２上に残存する。これによって、ビット線ＢＬが、半導体基板９０の表面に対して垂直方向に延在するように、形成される。
この後、隣接するビット線ＢＬ間の溝に、絶縁層が埋め込まれる。
これによって、櫛形状のワード線を有するメモリセルアレイ（ブロック）１１が、形成される。
周知の技術によって、パッシベーション工程が行われた後、フックアップ領域内の配線が形成される。
＜フックアップ領域の形成工程＞
図３２乃至図４１を参照して、本実施形態の抵抗変化型メモリのフックアップ領域の製造方法について、説明する。図３２乃至図４１のそれぞれは、本実施形態の抵抗変化型メモリのフックアップ領域ＨＡの製造工程を示す鳥瞰図である。
尚、図面の明確化のため、図３２乃至４１おいて、主要な部材のみを図示し、層間絶縁膜等の図示は、省略されている。
本実施形態において、フックアップ領域の形成工程は、メモリセルアレイの形成工程と並行（実質的に同時）に実行される。
図３２に示されるように、ＣＭＯＳ回路の上部配線（層間絶縁膜９８，９９内の配線）を用いて、ワード線ＷＬの積層数に対応するように、複数の配線（金属層）１１０が形成される。配線１１０は、例えば、ワード線ドライバ１２１に接続される。
この後、絶縁層（図示せず）が、配線１１０を覆うように、形成される。この絶縁膜は、グローバルビットＧＢＬの底面に達する高さに形成される。
形成された絶縁層内に、セレクトゲート線制御回路の配線に達するように、コンタクトプラグが形成される。
メモリセルアレイ１１のグローバルビット線ＧＢＬと同じ配線レベル（階層）内に、セレクトゲート線ＳＧの迂回パターン（金属層）１１１が形成される。迂回パターン１１１は、セレクトゲート線制御回路に接続されるコンタクトプラグに接する。
この際に、メモリセルアレイ１１において、図２１を用いて説明したように、グローバルビット線が、形成される。
例えば、迂回パターン１１１は、配線１１０の上方の領域を迂回するように形成される。
フックアップ領域ＨＡにおいて、コンタクトプラグ１１２が、迂回パターン１１１に接続されるように、形成される。
コンタクトプラグ１１２は、図２５のセレクトゲート線ＳＧの形成工程において、セレクトゲート線ＳＧの導電層が、迂回パターン１１１に達するコンタクトホール内に埋め込まれることによって、形成される。
上述の図２５及び図２６の工程によって、セレクトゲート線ＳＧが形成される。
あるセレクトゲート線ＳＧにおいて、セレクトゲート線ＳＧとしての導電層は、メモリセル領域Ｒ１間で分離される。フックアップ領域内において、コンタクトプラグ１１２と、セレクトゲート線ＳＧよりも下層の配線１１１とによって形成された迂回パターンによって、分離された２つの導電層２５が接続される。
尚、配線１１０の上方の領域を通過しないセレクトゲート線ＳＧは、迂回パターンを用いずに形成されてもよい。
このように、配線１１０の上方の領域において、セレクトゲート線ＳＧが存在せず、図示せぬ絶縁層が存在する。
上述の図２５及び図２６の工程のように、セレクトトランジスタＳＴが形成された後、絶縁層６１が、メモリセルアレイ１１及びフックアップ領域ＨＡ内に形成される。その後、フックアップ領域ＨＡ内において、配線１１０に達するコンタクトホールが絶縁層６１内に形成される。
コンタクトホール内に、コンタクトプラグ（例えば、タングステン膜）１１３が、埋め込まれる。
図３３に示されるように、メモリセルアレイ１１内において、図２７の工程が実行された時、半導体層５０Ｚ及び絶縁層６２，６４を含む積層体が、フックアップ領域ＨＡ内にも形成される。
最下層の半導体層５０は、コンタクトプラグ１１３に接する。
図３４に示されるように、フォトリソグラフィ及びエッチングによって、マスク層１１７が形成される。このマスク層１１７は、メモリセル領域Ｒ１におけるワード線のパターニングのためのマスクとして機能すると共に、フックアップ領域Ｒ２において、ワード線のコンタクト領域を形成するためのマスクとして機能する。
フックアップ領域ＨＡのマスク層１１７は、同一のワード線グループに属する複数のワード線ＷＬを共通接続する部分（配線５９）と、ワード線の階段構造の引き出し部を形成するためのＹ方向に沿った領域を備えた形状を有する。そして、これらの領域の間に、溝７１が、形成される。
次に、メモリセルアレイ１１において、ワード線ＷＬのパターニング工程が、マスク層１１７を用いて、実行される。
上述の図２８の工程において、マスク層１１７の図示は省略されている。この際、図３５に示されるように、フックアップ領域ＨＡにおいても、同様のパターニング工程が行われる。
その結果として、溝７１は、絶縁層６１まで達し、溝７１の底部にはコンタクトプラグ１１３の上面が露出する。メモリセルアレイ１１において、図２９及び３０に示す工程が行われる。メモリセルアレイ１１において、図３１の構造が得られた後、隣接するビット線ＢＬ間の領域に層間絶縁膜が形成される。
メモリセルアレイ１１におけるこれらの工程の間、フックアップ領域ＨＡは、例えば、マスク材によって覆われている。
その後、フックアップ領域ＨＡの加工が行われる。
フックアップ領域ＨＡ内の半導体層５０に対して、低抵抗化処理が実行される。
例えば、サリサイド工程（半導体層のシリサイド化）によって、フックアップ領域ＨＡ内のシリコン層（ワード線の軸部）５０に対する低抵抗化処理（導体化処理）が、実行される。
フックアップ領域ＨＡの積層体５０，６２内に形成された溝７１（又は、開口パターン）内に、タングステン（Ｗ）、ニッケル（Ｎｉ）又はチタン（Ｔｉ）などの金属７９が、埋め込まれる。
この後、アニール処理が実行される。このアニール処理によって、シリコン層５０と金属７９との間で、金属−半導体化合物（シリサイド）が、形成される。この結果として、櫛状のワード線（シリコン層）において、軸部は、シリサイド層となる。
但し、ワード線ＷＬのフィンガーは、低ドープシリコン層５０を維持する。フィンガーが半導体層のまま維持されるように、軸部の寸法及びアニール処理の条件などが適宜設定される。
未反応の金属７９は、酸性溶液を用いたウェットエッチングにより選択的に除去される。
このように、フックアップ領域ＨＡ内に形成された溝７１から所定の範囲内の半導体層５０が、低抵抗材料（例えば、シリサイド層）に変換される。
尚、櫛形状のワード線の軸部の低抵抗化処理は、半導体層に対する不純物のドーピングによって、実行されてもよい。
例えば、溝（開口部）７１からのドーパント拡散によって、ワード線ＷＬの軸部の低抵抗化が、実行される。より具体的に、半導体層５０及び絶縁層６２を含む積層体内に溝７１が形成された状態で、リンを含む雰囲気ガス中でアニール処理が実行される。これによって、積層体の溝７１の端部から所定の範囲内の半導体層５０の部分に、ｎ型ドーパントが、例えば、１０２０ｃｍ−３程度の濃度で、拡散される。この結果として、ワード線ＷＬの軸部が、低抵抗化される。
尚、低抵抗化処理において、リンの代わりに、ヒ素がドーパントに用いられてもよい。また、低抵抗化処理において、ドーパントを含むガスのかわりに、高濃度のリンを含むガラスを用いた固相拡散、又は、高濃度のリンを含む溶液を用いた液相拡散が、用いられてもよい。
また、ワード線（軸部）の低抵抗化処理は、イオン注入によって実行されてもよい。この場合において、半導体層５０及び絶縁層６２内に開口部を形成すること無しに、開口部を有するレジストマスク（図示せず）が、フックアップ領域内に形成されてもよい。レジストマスクの開口部は、ワード線ＷＬの軸部の形成領域に対応する位置に、形成される。このとき、ワード線ＷＬのフィンガーは、レジストマスクの下方に位置する。
イオン注入によって、ヒ素（又はリン）が、レジストマスクの開口部を経由して、フックアップ領域ＨＡ内のシリコン層５０（ワード線ＷＬ）に添加される。この後、アニール処理が実行され、シリコン層５０内のヒ素が、活性化される。これによって、シリコン層において、ワード線の軸部に対応する部分は、比較的高い濃度（例えば、１０２０ｃｍ−３程度）の不純物を含む。
このように、櫛形状のワード線において、軸部に対応する半導体層の部分が、イオン注入によって、低抵抗化される。
尚、イオン注入において、イオンの加速度電圧及び／又はイオンの注入量（ドーズ量）が、積層体の階層に応じて調整されることによって、積層された複数のワード線を含む積層体の上層と下層との間でのドーパント濃度の偏りを抑制できる。これによって、積層体におけるワード線の抵抗値のばらつきを、小さくできる。
ワード線ＷＬの軸部の低抵抗化の後、図３６に示されるように、溝７１の側面及び底面、及び、マスク層１１７上に、例えば、絶縁層（例えば、窒化シリコン膜）７２が、ＬＰＣＶＤ法により形成される。溝７１の内部（積層体の側面）は、絶縁層７２によって比較的均一に被覆される。
その後、絶縁層７２が、エッチバックされる。これによって、絶縁層７２が、溝７１の側面にのみ残存する。この結果として、溝７１の底面において、コンタクトプラグ１１３が露出する。
図３７に示されるように、マスク層１１７上に、ハードマスク（例えば、酸化シリコンを主成分とする層）７３が形成される。ハードマスク７３は、フォトリソグラフィ及びエッチングによって、フックアップ領域ＨＡにおけるワード線ＷＬの階段部の片側の列のみを露出させるパターンを有するように、パターニングされる。これにより、溝７４が、ハードマスク７３内に形成される。
ハードマスク７３をマスクに用いたＲＩＥにより、マスク層１１７及び絶縁層７２が、エッチングされる。溝７４底部に露出した絶縁膜５４と、最上層の半導体層（ワード線）５２とが、ＲＩＥによって除去される。
その結果、ワード線ＷＬと絶縁層６２を含む積層体において、エッチングされた部分とエッチングされない部分との間で段差が生じる構造（階段構造）が、得られる。
尚、図３７において、図示を省略しているが、溝７１内部は、ハードマスク６２によって埋め込まれている。
例えば、図３７の工程において、ワード線ＷＬに接続されるコンタクトプラグの形成予定領域内に、絶縁膜５４の上面に達する溝７５が、ハードマスク７３内に形成される。
図３８に示されるように、フォトリソグラフィ及びエッチングによって、ハードマスク７３は、ワード線ＷＬの階段構造の他の列を露出させるパターンを有するように、パターニングされる。これにより、溝７６が、ハードマスク７３内に形成される。
図３９に示されるように、溝７６の底部の絶縁層７２，１１７がエッチングされる。これによって、絶縁膜５４が、露出する。
その後、溝７４，７６の内部に、マスク（例えば、フォトレジストマスク）６６が、形成される。上述のように、積層体の溝７１は、例えば、絶縁層７３で埋め込まれている。
マスク６６に対してシュリンク工程（スリミング工程）が、行われる。ウェットエッチング及び／又はアッシング等により、マスク６６の側面が、シリコン基板の表面に対して平行方向において、後退（recess）する。この際、マスク６６の上面もマスク６６の側面と同程度、シリコン基板の表面に対して垂直方向に後退する。
その結果として、溝７４の底部において、ワード線ＷＬ上の絶縁層６２が露出し、溝７６の底部において、ワード線ＷＬ上の絶縁膜５４が露出する。
図４０に示されるように、階段構造の形成のためのＲＩＥ工程が行われる。マスク６６の後退により露出されたワード線ＷＬの階段部の導電層５５及び絶縁層６２が、各２層（計４層）、ＲＩＥによりエッチングされる。この際において、絶縁層７２もエッチングされる。
この結果として、溝７４の底部において、ワード線ＷＬ上の絶縁層６２が露出され、溝７４の側面において、３つのワード線ＷＬが、露出する。溝７６の底部において、ワード線ＷＬ上の絶縁層６２が、露出され、溝７６の側面において、２つのワード線ＷＬが露出する。
シュリンク工程とＲＩＥ工程との組み合わせが、ワード線ＷＬの層数に応じて、繰り返し実行される。
例えば、図４１に示されるように、マスク６６に対するシュリンク工程が行われ、マスク６６の側面が更に後退される。後退されたマスク６６に基づいて、マスク６６の後退によって露出された部分が、所定の層数毎に、ＲＩＥによって、エッチングされる。
このように、所定の階層に達するまで、マスク層に対するシュリンク工程と半導体層（ワード線のコンタクト領域）のエッチング工程が、繰り返し実行される。
以上の複数のシュリンク工程及び複数のＲＩＥ工程によって、ワード線ＷＬの階段部が形成される。その後、マスク６６，７３は、除去される。
ワード線ＷＬの階段構造の形成工程により生じた溝内に、絶縁層（例えば、窒化シリコン層）が、形成される。
この後、対応するワード配線ＷＬに接続されるように、コンタクトプラグが形成される。
コンタクトプラグの形成の後、周知の半導体プロセスによって、配線、層間絶縁膜及びパッシベーション膜、パッド開口部が順次形成される。
これによって、本実施形態の抵抗変化型メモリのフックアップ領域ＨＡが、完成する。
尚、図３２乃至図４１を用いて説明した本実施形態の抵抗変化型メモリの製造方法（製造工程）は、一例であって、図３２乃至図４１の例に限定されない。
（ｅ）まとめ
以上のように、本実施形態の抵抗変化型メモリは、ワード線における抵抗変化膜（メモリ層）に対向する部分（例えば、フィンガー）に、低ドープ半導体層（又は真性半導体層）を含む。
ショットキー接合が、抵抗変化膜を介してビット線とワード線との間に形成される。
本実施形態の抵抗変化型メモリの動作時において、選択セルに対応する低ドープ半導体層は、ビット線（及びグローバルビット線）からのキャリアの供給によって、低抵抗化する。
これによって、本実施形態の抵抗変化型メモリは、選択セルに対して所望の動作を実行できる。
本実施形態の抵抗変化型メモリの動作時において、非選択セルに対応する低ドープ半導体層は、高抵抗状態を維持する。非選択セルにおける電流の発生が、抑制される。
これによって、本実施形態の抵抗変化型メモリは、消費電流を低減できる。
以上のように、本実施形態の抵抗変化型メモリは、メモリの特性を向上できる。
（２） 第２の実施形態
図４２乃至図４６を参照して、第２の実施形態の抵抗変化型メモリについて説明する。
（ａ） 構成例
図４２及び図４３を用いて、本実施形態の抵抗変化型メモリの構造例について、説明する。
図４２は、本実施形態の抵抗変化型メモリを説明するための鳥瞰図である。図４３は、本実施形態の抵抗変化型メモリの説明するための断面図である。
図４２及び図４３に示されるように、本実施形態の抵抗変化型メモリ（例えば、ＲｅＲＡＭ）は、セレクトゲート線ＳＧに関してシェアードゲート構造（shared gate構造）のメモリセルアレイを有する。
シェアードゲート構造を有する抵抗変化型メモリにおいて、Ｙ方向に隣り合う２つのセレクトランジスタＳＴが、１つのセレクトゲート線ＳＳＧ（ＳＳＧａ，ＳＳＧｂ）を、共有する。１つのセレクトゲート線ＳＳＧが、ゲート絶縁膜を介して２つの半導体層２１間に設けられている。互いに異なるアドレスの２つのセレクトゲート線ＳＳＧａ，ＳＳＧｂが、１つの半導体層２１を挟む。
各セレクトゲート線ＳＳＧの電位は、それぞれ独立に制御される。
図４４は、本実施形態の抵抗変化型メモリのメモリセルアレイの回廊構成を示す等価回路図である。図４４において、ある１つのグローバルビット線ＧＢＬに接続された複数のビット線について、メモリセルアレイ１１内の４つの階層ＬＹが、抽出され、図示されている。
シェアードゲート構造を有する抵抗変化型メモリにおいて、ビット線とグローバルビット線との間の回路構成は、２つのセレクトトランジスタＳＴがビット線ＢＬとグローバルビット線ＧＢＬとの間に接続された構成と等価になる。２つのセレクトトランジスタは、ビット線とグローバルビット線との間において、チャネル（電流経路）が並列に接続されている。
一方のセレクトトランジスタＳＴａのゲートは、セレクトゲート線ＳＳＧａに接続されている。他方のセレクトトランジスタＳＴｂのゲートは、セレクトゲート線ＳＳＧｂに接続されている。
１つのビット線ＢＬに対応する２つのセレクトゲート線ＳＳＧａ，ＳＳＧｂのうち一方のセレクトゲート線ＳＳＧａは、そのビット線ＢＬのＹ方向の一端側においてに隣り合う２つのセレクトトランジスタＳＴａで、共有される。１つのビット線ＢＬに対応する２つのセレクトゲート線ＳＳＧａ，ＳＳＧｂのうち他方のセレクトゲート線ＳＳＧｂは、そのビット線ＢＬのＹ方向の他端側において隣り合う２つのセレクトトランジスタＳＴｂで、共有される。
このように、シェアードゲート構造のメモリセルアレイにおいて、ある１つのセレクトゲート線ＳＳＧは、Ｙ方向に隣り合う２つのセレクトトランジスタで共有される。
メモリセルアレイの各階層において、第１の実施形態と同様に、ワード線ＷＬは、低ドープ半導体層（真性半導体層）を含むフィンガー５０を、有する。
これによって、本実施形態においても、ショットキー接合が、ビット線ＢＬとワード線ＷＬとの間に、形成される。
それゆえ、図１１乃至図１３を用いて説明した原理と同様の動作原理によって、本実施形態の抵抗変化型メモリは、動作できる。
（ｂ） 動作例
図４５及び図４６を参照して、本実施形態の抵抗変化型メモリの動作例について説明する。
（ｂ１）書き込み動作
図４５を参照して、本実施形態の抵抗変化型メモリの書き込み動作について、説明する。
図４５は、本実施形態の抵抗変化型メモリの書き込み動作を説明するためのタイミングチャートである。
図４５に示されるように、第１の実施形態の例（図１４乃至図１６参照）と同様に、書き込み動作時において、選択電圧ＶＷＬｗ−ｓが、選択ワード線ＷＬ−ｓに印加され、非選択電圧ＶＷＬｗ−ｕが、非選択ワード線ＷＬ−ｕに印加される。
選択電圧ＶＧＢＬｗ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加される。非選択電圧ＶＧＢＬｗ−ｕが、非選択グローバルビット線ＧＢＬ−ｕに印加される。
本実施形態において、選択電圧ＶＳＧ−ｓが、選択ビット線に対応する２つのセレクトゲート線ＳＳＧａ−ｓ，ＳＳＧｂ−ｓに印加され、非選択電圧ＶＳＧｗ−ｕが、非選択セレクトゲート線ＳＳＧａ−ｕ，ＳＳＧｂ−ｕに印加される。
この結果として、選択ビット線ＢＬに接続された２つのセレクトトランジスタＳＴは、選択セレクトゲート線ＳＳＧａ−ｓ，ＳＳＧｂ−ｓに印加された電圧によって、オン状態に設定される。
この時、選択ワード線ＷＬ−ｓの低ドープ半導体層（フィンガー）と選択ビット線ＢＬ−ｓの金属層との間のショットキー接合において、そのショットキー接合のバイアス状態は、順バイアス状態に設定される。
それゆえ、上述の図１１のように、低ドープ半導体層を含むフィンガーは、ビット線ＢＬからのキャリアの拡散によって、低抵抗化する。これによって、選択グローバルビット線ＧＢＬ−ｓと選択ワード線ＷＬ−ｓとの間の抵抗変化膜２４に、書き込み電圧（リセット電圧）が、印加される。
この結果として、データが、メモリセルＭＣに書き込まれる。
また、上述のように、非選択セルに対応するフィンガー５０において、低ドープ半導体層５０は、高抵抗状態を維持する。
したがって、非選択セルにおける消費電流は、削減される。
（ｂ２）消去動作
図４６を参照して、本実施形態の抵抗変化型メモリの消去動作について、説明する。
図４６は、本実施形態の抵抗変化型メモリの書き込み動作を説明するためのタイミングチャートである。
図４６に示されるように、消去動作時において、選択電圧ＶＷＬｅ−ｓが、選択ワード線ＷＬ−ｓに印加され、非選択電圧ＶＷＬｅ−ｕが、非選択ワード線ＷＬｅ−ｕに印加される。
上述のように、メモリセルがバイポーラ動作することを考慮して、選択電圧ＶＷＬｅ−ｓは、抵抗変化膜の消去電圧Ｖｅにオフセット電圧Ｖｏを加えた電圧値を有する。
選択電圧ＶＧＢＬｅ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加され、非選択電圧ＶＧＢＬｅ−ｕが、非選択グローバルビット線ＧＢＬ_uに印加される。例えば、選択電圧ＶＧＢＬｅ−ｓの電圧値は、オフセット電圧Ｖｏに電圧値に等しい。
選択電圧ＶＳＧｅ−ｓが、選択アドレスに対応する２つのセレクトゲート線ＳＳＧａ−ｓ，ＳＳＧｂ−ｓに印加され、非選択電圧（例えば、０Ｖ）ＶＳＧｅ−ｕが、非選択セレクトゲート線ＳＳＧａ−ｕ，ＳＳＧｂ−ｕに、印加される。
また、本実施形態において、上述の例と同様に、消去動作（セット動作）時に、電圧ＶＧＢＬｅ−ｉ（＞ＶＧＢＬｅ−ｓ，＞ＶＷＬｅ−ｓ）が、アレイ端グローバルビット線ＧＢＬ−ｉに印加される。
消去動作時において、選択ワード線ＷＬ−ｓの低ドープ半導体層（フィンガー）と選択ビット線ＢＬ−ｓの金属層との間のショットキー接合において、そのショットキー接合のバイアス状態は、逆バイアス状態に設定される。
キャリアは、アレイ端グローバルビット線ＧＢＬ−ｉに接続されたショットキー接合から供給される。アレイ端グローバルビット線ＧＢＬ−ｉからフィンガー５０へのキャリアの供給によって、共通の選択フィンガー５０に接続された複数のメモリセルにおいて、ショットキー接合の伝導度変調（バイポーラアクション）が、連続して生じる。
これによって、選択セルＭＣ−ｓのフィンガー５０は、低抵抗状態になる。
この結果として、所定の電位差（消去電圧Ｖｅ）が、選択セルＭＣに印加される。選択セルのデータが、消去される。
書き込み動作と同様に、非選択セルに対応するフィンガーにおいて、低ドープ半導体層５０は、高抵抗状態を維持する。
したがって、非選択セルにおける消費電流は、削減される。
（ｂ３）読み出し動作
本実施形態の抵抗変化型メモリの読み出し動作について、説明する。
本実施形態の抵抗変化型メモリの読み出し動作は、第１の実施形態の抵抗変化型メモリの読み出し動作（図１９参照）と実質的に同じ動作によって、実行される。
読み出し動作時において、選択電圧ＶＷＬｒ−ｓが、選択ワード線ＷＬ−ｓに印加され、非選択電圧ＶＷＬｒ−ｕが、非選択ワード線に印加される。
選択電圧ＶＷＬｒ−ｓの電圧値は、オフセット電圧Ｖｏの電圧値と同じである。非選択電圧ＶＷＬｒ−ｕの電圧値は、電圧Ｖｒにオフセット電圧Ｖｏを加えた電圧値を有する。
電圧ＶＧＢＬｒ−ｓが、選択グローバルビット線ＧＢＬ−ｓに印加され、及び電圧ＶＧＢＬｒ−ｕ（＝ＶＧＢＬｒ−ｓ）が、非選択グローバルビット線ＧＢＬ−ｕに印加される。
電圧ＶＧＢＬｒ−ｓ，ＶＧＢＬｒ−ｕは、読み出し電圧Ｖｒにオフセット電圧Ｖｏを加えた電圧値を有する。
選択電圧ＶＳＧｒ−ｓが、選択アドレスに対応する２つの選択セレクトゲート線ＳＳＧａ−ｓ，ＳＳＧｂ−ｓに印加され、非選択電圧（例えば、０Ｖ）ＶＳＧｒ−ｕが、非選択セレクトゲート線ＶＳＧ−ｕに印加される。
読み出し動作時において、書き込み動作時と同様に、選択ビット線と選択ワード線との間のショットキー接合において、そのショットキー接合のバイアス状態は、順バイアス状態に設定される。
それゆえ、ビット線からのキャリアの供給及び拡散によって、選択セルに接続されたフィンガーは、低抵抗状態になる。
これによって、読み出し電圧が、選択セルに印加される。
この結果として、データが。選択セルＭＣから読み出される。
書き込み動作及び消去動作と同様に、非選択セルに対応するフィンガーにおいて、低ドープ半導体層５０は、高抵抗状態を維持する。
以上のように、第２の実施形態のシェアードゲート構造の抵抗変化型メモリは、第１の実施形態の抵抗変化型メモリと同様に、ワード線の半導体層とビット線の金属層との間のショットキー接合のバイアス状態の制御によって、選択セルに対して、書き込み動作、消去動作及び読み出し動作を実行できる。
（ｃ） 製造方法
以下では、第２の実施形態の抵抗変化型メモリの製造方法について、説明する。
本実施形態の抵抗変化型メモリの製造方法は、上述の図２０乃至図４１を用いて説明した例と実質的に同じである。
但し、以下のように、本実施形態において、セレクトゲート線の形成工程が、第１の実施形態の抵抗変化型メモリの製造方法と異なる。
本実施形態において、上述の図２５及び図２６の工程において、導電層（例えば、ｎ＋型のシリコン層）４８が、溝内に埋め込まれる。
本実施形態において、半導体層（セレクトトランジスタ）２０，２１，２２間の導電層が分割されない状態で、絶縁層４９が、半導体層２２及び導電層２５上に形成される。
この後、上述の図２７乃至図３１のように、櫛形状の低ドープ半導体層（真性半導体層）及びビット線ＢＬが形成される。櫛形状の低ドープ半導体層のうち軸部に対して、低抵抗化処理が施される。
これによって、低ドープ半導体層のフィンガーと導電層の軸部を含むワード線が、形成される。
以上の工程によって、本実施形態の抵抗変化型メモリが、形成される。
（ｄ） まとめ
第２の実施形態の抵抗変化型メモリは、Ｙ方向に隣り合う２つセレクトトランジスタが、セレクトゲート線を共有する構造を有する。
本実施形態において、ワード線とビット線との間にショットキー接合が形成される。ショットキー接合のバイアス状態の制御によって、選択セルに対する所定の動作を実行できる。
本実施形態において、選択セルに対する動作時において、非選択セルに対応するフィンガーの半導体層は、高抵抗状態を維持する。それゆえ、本実施形態の抵抗変化型メモリは、消費電流を削減できる。
以上のように、第２の実施形態の抵抗変化型メモリは、メモリの特性を向上できる。
（３）その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１：メモリセルアレイ、ＭＣ：メモリセル、ＳＧ，ＳＳＧ：セレクトゲート線、ＧＢＬ：グローバルビット線、ＷＬ：ワード線、ＧＷＬ：グローバルワード線、５０：フィンガー（低ドープ半導体層又は真性半導体層）、５１：軸部（高ドープ半導体層）、ＢＬ：ビット線（金属層）。

Claims (5)

  1. 第１の不純物濃度を有する半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に延在する第１の配線と、
    前記半導体基板の表面に対して平行な第２の方向に延在し、前記第１の不純物濃度より低い第２の不純物濃度を有する第１の半導体層を含む第２の配線と、
    前記第１の配線と前記第１の半導体層との間に設けられたメモリ層と、
    前記第１の配線と前記半導体基板との間に設けられた第２の半導体層と、前記半導体基板の表面に対して平行な第３の方向において第１のゲート絶縁膜を介して前記第２の半導体層に対向する第１のゲートを有する第１のトランジスタと、
    前記半導体基板と前記第２の半導体層との間に設けられ、前記第３の方向に延在する第３の配線と、
    を具備する抵抗変化型メモリ。
  2. 前記第２の半導体層の第３の不純物濃度は、前記第２の不純物濃度より高い、
    請求項１に記載の抵抗変化型メモリ。
  3. 前記第２の配線は、前記第３の方向に延在し、前記第１の半導体層に接続される導電層を含む、
    請求項１又は２に記載の抵抗変化型メモリ。
  4. 前記第１の半導体層は、シリコンを含む層であり、
    前記導電層は、シリコンを含む化合物層である、
    請求項３に記載の抵抗変化型メモリ。
  5. 前記第２の不純物濃度は、１×１０１８ｃｍ−３より低い、
    請求項１乃至４のうちいずれか１項に記載の抵抗変化型メモリ。
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