JP2016063021A - 抵抗変化メモリ、その製造方法、及び、ｆｅｔ - Google Patents

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Abstract

【課題】高速かつ大容量の抵抗変化メモリを提案する。【解決手段】実施形態に係わる抵抗変化メモリは、第一の導電線１と、第二の導電線２と、第三の導電線３と、第一及び第三の導電線１，３間の選択トランジスタＳＳと、第二及び第三の導電線２，３間の抵抗変化層４と、を備える。選択トランジスタＳＳは、第一の導電領域５と、複数の結晶粒を含むチャネルとしての第一の半導体領域６と、第三の導電線３に接続される第二の導電領域７と、第一及び第二の導電線１，３間のゲート電極としての第四の導電線８と、を含む。第一の導電領域５と第一の半導体領域６と第二の導電領域７のうち、第一の導電領域５と第一の半導体領域６は、所定の不純物を含む。【選択図】図１

Description

実施形態は、抵抗変化メモリ、その製造方法、及び、ＦＥＴに関する。
近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、高速かつ大容量の不揮発性メモリの需要が急速に拡大してきている。例えば、ＮＡＮＤ型フラッシュメモリは、急速な記録密度の進化を遂げ、ストレージメモリとして大きな市場を形成するに至っている。しかし、ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリと比べると、動作速度が格段に遅い。
そこで、これらの揮発性メモリと同程度の動作速度を持つ不揮発性ＲＡＭとしての抵抗変化メモリが注目されている。この抵抗変化メモリは、三次元アレイによる大容量化が可能であり、かつ、データを不揮発に記憶できることから、特に、小型携帯機器などの低消費電力が望まれるシステムのワークメモリとして有望である。但し、このような特徴を生かすためには、アレイ構造やトランジスタ構造など、の工夫が必要である。
特開２００８−５３６３８号公報 特許第４４８６０５６号公報 米国特許出願公開第２０１３／０３３９５７１号明細書
実施形態は、高速かつ大容量の抵抗変化メモリを実現するためのＦＥＴ構造を提案する。
実施形態によれば、抵抗変化メモリは、半導体基板と、前記半導体基板の上方に配置される第一の導電線と、前記第一の導電線の上方に配置され、前記半導体基板の上面に平行な平行方向に延びる第二の導電線と、前記半導体基板の上方に配置され、前記半導体基板の上面に垂直な垂直方向に延びる第三の導電線と、前記第一及び第三の導電線間に配置される選択トランジスタと、前記第二及び第三の導電線間に配置される抵抗変化層と、を備える。前記選択トランジスタは、前記第一の導電線上に配置される第一の導電領域と、前記第一の導電領域上に配置され、複数の結晶粒を含むチャネルとしての第一の半導体領域と、前記第一の半導体領域上に配置され、前記第三の導電線に接続される第二の導電領域と、前記第一及び第二の導電線間に配置され、前記平行方向に延びるゲート電極としての第四の導電線と、を含む。前記第一の導電領域と前記第一の半導体領域と前記第二の導電領域のうち、前記第一の導電領域と前記第一の半導体領域に所定の不純物が含まれる。
メモリセルアレイ構造の断面図。 複数の結晶粒の結晶方位の比較例を示す図。 複数の結晶粒の結晶方位の実施例を示す図。 複数の結晶粒の結晶方位の制御を説明するイメージ図。 メモリセルアレイの部分断面図。 抵抗変化メモリのブロック図。 メモリセルアレイの回路図。 抵抗変化メモリの全体図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。 抵抗変化メモリの製造方法を示す断面図。
以下、図面を参照しながら実施形態を説明する。
１． メモリセルアレイ構造
図１は、メモリセルアレイ構造の一例を示している。
メモリセルアレイＭＡ及び選択トランジスタＳＳは、半導体基板（例えば、単結晶シリコン層）１０上の層間絶縁層（例えば、酸化シリコン層）１１上に配置される。
グローバルビット線（ＧＢＬ）１は、例えば、層間絶縁層１１上に配置され、半導体基板１０の上面に平行な方向（以下、平行方向）に延びる。選択トランジスタＳＳは、グローバルビット線１上に配置される。選択トランジスタＳＳは、例えば、ＦＥＴ（Field Effect Transistor）である。
選択トランジスタＳＳは、グローバルビット線１上のソース領域５と、ソース領域５上のチャネル領域６と、チャネル領域６上のドレイン領域７とを備える。また、選択トランジスタＳＳは、互いに分離された２つの選択ゲート線（選択ゲート電極）８(ＳＳＧ)を備える。２つの選択ゲート線８は、例えば、それぞれ、平行方向に延びる。
ゲート絶縁層９は、２つの選択ゲート線８とチャネル領域６との間に配置される。層間絶縁層１２，１３は、２つの選択ゲート線８を互いに絶縁する。
チャネル領域６は、複数の結晶粒を備える半導体層（例えば、ポリシリコン層）である。ソース領域５、及び、ドレイン領域７は、それぞれ、半導体層（例えば、ポリシリコン層）であるのが望ましいが、メタル層などの導電層であってもよい。
例えば、選択トランジスタＳＳがＮチャネル型ＦＥＴであり、かつ、ソース領域５、チャネル領域６、及び、ドレイン領域７が、それぞれ半導体層であるとき、図１に示すように、ソース領域５、及び、ドレイン領域７は、Ｎ型不純物（Ａｓ，Ｐなど）を含み、チャネル領域６は、Ｐ型不純物（Ｂなど）を含む。
また、選択トランジスタＳＳがＰチャネル型ＦＥＴであり、かつ、ソース領域５、チャネル領域６、及び、ドレイン領域７が、それぞれ半導体層であるとき、ソース領域５、及び、ドレイン領域７は、Ｐ型不純物（Ｂなど）を含み、チャネル領域６は、Ｎ型不純物（Ｐ，Ａｓなど）を含む。
また、本例では、ソース領域５及びチャネル領域６は、所定の不純物（例えば、Ge, Ar, F, Cなど）を含み、ドレイン領域７は、この所定の不純物を含まない。これは、所定の不純物を、選択トランジスタＳＳのチャネル領域６の結晶方位の制御に使用しているためである。
これについて詳しく説明する。
選択トランジスタＳＳは、セット／リセット、リード、フォーミングなどの動作において、所定の電流を流すために、できるだけ大きなオン電流を有し、かつ、そのばらつきが小さい、のが望ましい。そのためには、選択トランジスタＳＳのチャネル領域６の移動度（電子移動度／正孔移動度）を向上させるのが有効である。
ところで、ＦＥＴのチャネル領域の移動度を向上させる技術として、チャネル領域に結晶歪みを与える、例えば、Ｎチャネル型ＦＥＴでは、チャネル長方向に引張歪み(tensile strain)を与え、チャネル幅方向に圧縮歪み（compression strain）を与え、かつ、Ｐチャネル型ＦＥＴでは、チャネル長方向に圧縮歪みを与え、チャネル幅方向に引張歪みを与える技術が知られている。しかし、この技術は、チャネル領域が単結晶構造であることを前提としている。即ち、チャネル領域が複数の結晶粒（グレイン）を含む半導体層、例えば、ポリシリコン層であるとき、その半導体層内の複数の結晶粒の結晶方位がランダムであるため、チャネル領域に結晶歪みを与えても、ＦＥＴのチャネル領域の移動度を十分に向上させることができない。
そこで、結晶歪みによる選択トランジスタＳＳのチャネル領域６の移動度を向上させるためには、チャネル領域６に結晶歪みを与える前に、多結晶構造のチャネル領域６の結晶粒の結晶方位を所定方向に揃えることが重要である。
上述の所定の不純物は、そのために、ソース領域５内及びチャネル領域６内に注入される。ここで、ソース領域５内にも所定の不純物が注入されているのは、本例が垂直型（Vertical type）ＦＥＴを対象としているからである。ここで、垂直型ＦＥＴとは、半導体基板１０の上面に垂直な方向（以下、垂直方向）に電流を流すためのＦＥＴを意味する。
即ち、垂直型ＦＥＴでは、ソース領域５及びチャネル領域６を積層した後に、チャネル領域６内に所定の不純物を注入する。この時、ソース領域５内にも、所定の不純物が注入される場合がある。但し、チャネル領域６の移動度を向上させるという目的から、ソース領域５内に所定の不純物が含まれていなくてもよい。また、この後、ドレイン領域７を形成することになるため、ドレイン領域７は、所定の不純物を含まない。
なお、後述するが、選択トランジスタＳＳのチャネル領域６に所定の不純物を注入し、この後、アニールを行うと、アニール前に比べて、チャネル領域６内の複数の結晶粒のうち、垂直方向の結晶方位が<100>方向である結晶粒の数、又は、半導体基板１０の上面に平行な面（以下、平行面）の結晶方位が{001}面である結晶粒の数が増加する。
電子線後方散乱回折法による結晶方位解析（実験データ）によれば、図２に示すように、所定の不純物のイオン注入を行わない場合においては、平行面の結晶方位が{001}面である結晶粒の数（頻度0.69）は、平行面の結晶方位が{101}面である結晶粒の数（頻度0.96）よりも少ない。これに対し、図３に示すように、所定の不純物のイオン注入及びアニールを行う場合においては、平行面の結晶方位が{001}面である結晶粒の数（頻度1.17）は、平行面の結晶方位が{101}面である結晶粒の数（頻度0.45）よりも多い。
このように、本例は、チャネル領域６内に所定の不純物をイオン注入し、かつ、この後、アニールを行うことにより、例えば、図４に示すように、垂直方向におけるチャネル領域６内の複数の結晶粒の結晶方位を<100>方向に揃えることができる、即ち、平行面におけるチャネル領域６内の複数の結晶粒の結晶方位を{001}面に揃えることができる、という事実を発見したものである。
従って、選択トランジスタ（垂直型ＦＥＴ）ＳＳの多結晶構造のチャネル領域６において、このような結晶方位の制御を行った後に、チャネル領域６に結晶歪みを与えると、歪み効果によるチャネル領域６の移動度の向上を図ることができる。
また、例えば、ポリシリコン層をチャネル領域６として用いたときの移動度を、単結晶シリコン層をチャネル領域６として用いたときの移動度に近付けることができる。
メモリセルアレイ構造の説明に戻る。
メモリセルアレイＭＡは、選択トランジスタＳＳ上に配置される。
複数のワード線（ＷＬ）２は、垂直方向に積み重ねられ、例えば、平行方向に延びる。また、複数のワード線２は、層間絶縁層１４により互いに絶縁される。複数のワード線２が延びる方向と２つの選択ゲート線８が延びる方向は、同じ方向であるのが望ましい。
本例では、複数のワード線２は、５つの層内に配置されるが、これに限られることはない。例えば、複数のワード線２は、２つ以上の層内に配置されていればよい。
ローカルビット線３（ＢＬ）は、垂直方向に延びる。ローカルビット線３の一端（下端）は、選択トランジスタＳＳを介して、グローバルビット線１に接続される。ローカルビット線３の他端（上端）は、オープンである。
複数のメモリセルＭＣは、それぞれ、抵抗変化層４を含み、複数のワード線２とローカルビット線３との間に配置される。本例では、抵抗変化層４は、ローカルビット線３の周囲に配置される。但し、メモリセルＭＣとして機能するのは、複数のワード線２とローカルビット線３との間の部分のみである。抵抗変化層４は、ローカルビット線３の側面上に部分的に配置されていてもよい。
図５は、メモリセルアレイと選択トランジスタの部分断面図とその等価回路の一例を示している。
グローバルビット線１（ＧＢＬ）上には、選択トランジスタＳＳのソース領域５、チャネル領域６、及び、ドレイン領域７が、順次、積み重ねられる。この積層構造の側面に、ゲート絶縁層９が形成される。
ローカルビット線３は、例えば、導電ピラー（例えば、メタル層）を備える。ローカルビット線３の側面には、メモリセルＭＣとして機能する抵抗変化層４が配置される。
本例では、抵抗変化層４は、単層として描かれているが、多層であってもよい。
抵抗変化層４は、低抵抗状態（LRS：low resistance state）と高抵抗状態（HRS：high resistance state）の少なくとも２つの抵抗値間を遷移する素材である。例えば、抵抗変化層４は、所定値を超える電圧により、高抵抗状態から低抵抗状態に遷移する。また、抵抗変化層４は、所定値を超える電流により、低抵抗状態から高抵抗状態に遷移する。
特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれる。
なお、抵抗変化層４については、その抵抗値を３通り以上に変化させて多値化を図ることも可能である。
このように、複数のワード線２（ＷＬ）とローカルビット線３との間に設けられた抵抗変化層４を含む複数のメモリセルＭＣが、例えば、三次元マトリクス状に配置されることにより、メモリセルアレイが形成される。
本構造では、複数のワード線２及びローカルビット線３は、単なるライン＆スペースパターンを有する。即ち、複数のワード線２及びローカルビット線３は、互いに交差する位置関係（クロスポイント型）となるようにレイアウトされていればよい。このため、複数のワード線２及びローカルビット線３の位置合せ精度は、極めて緩くすることが可能であり、製造を容易に行うことができる。
２． 抵抗変化メモリの全体構成
図６は、抵抗変化メモリの全体構成を示すブロック図の一例を示している。
抵抗変化メモリ２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、コントローラ２５、及び、電源２６を備える。
ＷＬデコーダ２２は、複数のワード線ＷＬのうちの１本を選択する選択部、及び、その選択される１本のワード線ＷＬを駆動するドライバを含む。選択部は、コントローラ２５からのＷＬアドレスに基づいて、複数のワード線ＷＬのうちの１本を選択する。また、ドライバは、読み出し、書き込み、及び、消去など、の動作モードに応じて、選択される１本のワード線ＷＬ、及び、それ以外の非選択のワード線ＷＬに、それぞれ、所定の電圧を印加する。
ＧＢＬデコーダ２３は、複数のグローバルビット線ＧＢＬのうちの１本を選択する選択部、及び、その選択される１本のグローバルビット線ＧＢＬを駆動するドライバを含む。選択部は、コントローラ２５からのＧＢＬアドレスに基づいて、複数のグローバルビット線ＧＢＬのうちの１本を選択する。ドライバは、読み出し、書き込み、及び、消去など、の動作モードに応じて、選択される１本のグローバルビット線ＧＢＬ、及び、それ以外の非選択のグローバルビット線ＧＢＬに、それぞれ、所定の電圧を印加する。
セレクタデコーダ２４は、複数の選択トランジスタ（セレクタ）ＳＳのうちの１つを選択する選択部、及び、その選択される１つの選択トランジスタＳＳのゲート電極（選択ゲート線ＳＳＧ）を駆動するドライバを含む。選択部は、コントローラ２５からのセレクタアドレスに基づいて、複数の選択トランジスタＳＳのうちの１つを選択する。ドライバは、読み出し、書き込み、及び、消去など、の動作モードに応じて、選択される１つの選択トランジスタＳＳのゲート電極（選択ゲート線ＳＳＧ）、及び、それ以外の非選択の選択トランジスタＳＳのゲート電極に、それぞれ、所定の電圧を印加する。
コントローラ２５は、抵抗変化メモリ２０全体の動作を制御する。また、ＷＬアドレスをＷＬデコーダ２２に送信し、ＧＢＬアドレスをＧＢＬデコーダ２３に送信し、セレクタアドレスをセレクタデコーダ２４に送信する。
また、コントローラ２５は、データの書き込み時には、選択されたメモリセルＭＣの抵抗変化素子の抵抗値を変化させるため、ワード線ＷＬ、グローバルビット線ＧＢＬ、及び、選択ゲート線ＳＳＧに、それぞれ必要な電圧を印加するように、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４を制御する。
即ち、コントローラ２５は、例えば、図１のワード線２（ＷＬ）とローカルビット線３（ＢＬ）間に電流を流すことにより、図１の抵抗変化層４の抵抗値を変化させる。
コントローラ２５は、データの読み出し時には、選択されたメモリセルＭＣの抵抗変化素子の抵抗値を、そのメモリセルＭＣの記憶状態として検出するため、ワード線ＷＬ、グローバルビット線ＧＢＬ、及び、選択ゲート線ＳＳＧに、それぞれ必要な電圧を印加するように、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４を制御する。
さらに、コントローラ２５は、センスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータを、このセンスアンプにより、センス（増幅）することができる。
電源２６は、データの読み出し、書き込み、及び、消去に必要な所定の電圧を生成するために使用される。電源２６で生成された電圧は、ワード線ＷＬ及びビット線ＢＬに与えられる。
例えば、データの書き込みにおいては、選択されるワード線ＷＬと選択されるビット線ＢＬとの間に大きい電位差を発生させ、抵抗変化素子の抵抗状態を遷移させる。また、データの読み出しにおいては、抵抗状態の遷移が生じない範囲で、選択されるワード線ＷＬと選択されるビット線ＢＬとの間に電位差を発生させ、ビット線ＢＬ又はワード線ＷＬに流れる電流を検出する。
図７は、メモリセルアレイの回路例を示している。
ＷＬa1、ＷＬb1は、図１のFirst layer内に形成されるワード線を意味し、ＷＬa2、ＷＬb2は、図１のSecond layer内に形成されるワード線を意味する。
例えば、ＳＳ１及びＷＬb1が選択されるとき、ＳＳＧ１が“Ｈ”になることにより、ＳＳ１（ＴＲ１）がオンし、ＧＢＬの電位がＢＬ１に転送される。これにより、ＷＬb1とＢＬ１の間に電位差が発生し、選択セルＭselに対して書き込みなどの所定の動作が実行される。
本例では、選択トランジスタＳＳｋ（ｋ＝０，１，２，…）は、１本のグローバルビット線ＧＢＬと１本のビット線ＢＬｊとの間に接続される。選択トランジスタＳＳｋのゲート電極は、選択ゲート線ＳＳＧｋに接続される。
図８は、抵抗変化メモリの一例を示している。
半導体基板（例えば、シリコン基板）３１上には、ＣＭＯＳ回路を備える第一の層３２が形成される。第一の層３２上には、メモリセルアレイ部を有する複数のブロック３４、及び、複数の入出力部３５を、それぞれ備える第二の層３３が形成される。１つのブロック３４は、例えば、図１の構造を含む。
ブロック３４内のメモリセルアレイは、例えば、２０ｎｍのデザインルールにより形成される。また、図６のデコーダ２２〜２４及びコントローラ２５を含む周辺回路と呼ばれる部分は、第一の層（ＣＭＯＳ回路）３２内に形成される。
なお、第一の層３２内のＣＭＯＳ回路は、第二の層３３内のブロック（メモリセルアレイ）３４や入出力部３５などとの接続部を除き、メモリセルアレイのデザインルールよりも緩い、例えば、１００ｎｍデザインルールにより形成される。第一の層３２内のＣＭＯＳ回路と第二の層３３内のブロック３４や入出力部３５などとの電気的接続は、スルーホールを介して行われる。
このように、第一の層３２内のＣＭＯＳ回路と第二の層３３内のブロック３４や入出力部３５などとの電気的接続がスルーホールにより行われることにより、チップ面積の増大を伴わずに、データの書き込み、読み出し、及び、消去など、の動作時間の短縮や、同時に読み出し／書き込みが可能なメモリセル数の増加が可能となる。
３． 製造方法
次に、上述の実施形態に係わる抵抗変化メモリの製造方法を説明する。
図９乃至図１５は、抵抗変化メモリの製造方法の各工程を示している。
まず、図９に示すように、半導体基板（例えば、シリコン基板）１０上に、上述の実施形態に係わる抵抗変化メモリ、例えば、ＲｅＲＡＭの動作を制御するＣＭＯＳ回路が形成される。次に、このＣＭＯＳ回路を被覆するようにして、層間絶縁層１１が半導体基板１０上に形成される。
また、層間絶縁層１１上に、グローバルビット線１（ＧＢＬ）が形成される。グローバルビット線１の線幅は、例えば、約２０ｎｍであり、その厚さは、例えば、約１５０ｎｍであり、そのシート抵抗は、例えば、約１．５Ωであるのが望ましい。
グローバルビット線１は、例えば、タングステン（Ｗ）と、バリアメタルとしての窒化チタン（ＴｉＮ）と、の積層構造を含む。
引き続き、グローバルビット線１上に、第一の導電型（例えば、Ｎ型）を有するソース領域（例えば、シリコン層）５、及び、第二の導電型（例えば、Ｐ型）を有するチャネル領域（例えば、シリコン層）６を、順次、形成する。ここで、ソース領域５及びチャネル領域６は、複数の結晶粒を含む多結晶構造（ポリシリコン層）を有する。
そして、例えば、イオン注入法により、チャネル領域６の上方から、チャネル領域６内に、所定の不純物（例えば、Ge、Ar、F、及び、Cのうちの１つ）を注入する。この時、これらの所定の不純物は、ソース領域５内に注入されてもよい。
この後、ソース領域５及びチャネル領域６の再結晶化のためのアニールを行う。その結果、ソース領域５及びチャネル領域６内の複数の結晶粒のうち、垂直方向の結晶方位が<100>方向である結晶粒の数、又は、平行面の結晶方位が{001}面である結晶粒の数が増加する。
次に、図１０に示すように、チャネル領域６上に、第一の導電型（例えば、Ｎ型）を有するドレイン領域（例えば、シリコン層）７を形成する。ここで、ドレイン領域７は、複数の結晶粒を含む多結晶構造（例えば、ポリシリコン層）を有する。
なお、ソース領域５及びドレイン領域７は、例えば、約１×１０２０ｃｍ−３の不純物濃度のＮ型不純物を有し、その厚さは、例えば、約４０ｎｍであるのが望ましい。また、チャネル領域６は、例えば、約１×１０１８ｃｍ−３の不純物濃度のＰ型不純物を有し、その厚さは、例えば、約１２０ｎｍであるのが望ましい。
また、所定の不純物は、例えば、加速エネルギー６０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２により、ソース領域５及びチャネル領域６内に注入するのが望ましい。また、ソース領域５及びチャネル領域６の再結晶化のためのアニールは、例えば、約７００℃、２時間の条件で行うのが望ましい。
さらに、ソース領域５、チャネル領域６、及び、ドレイン領域７を、まとめて、１回のアニールで再結晶化することも可能である。
次に、図１１に示すように、ソース領域５、チャネル領域６、及び、ドレイン領域７は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされ、ピラーとなる。ピラーの面内サイズは、例えば、約１５ｎｍ×約２０ｎｍである。
次に、図１２に示すように、ソース領域５、チャネル領域６、及び、ドレイン領域７を覆う応力印加層（stress applying layer）１５が形成される。応力印加層１５は、例えば、窒化シリコン層である。応力印加層１５は、平行方向における、ソース領域５、チャネル領域６、及び、ドレイン領域７の側面を被覆する。
この後、チャネル領域６に歪み効果を与えるためのアニールを行う。
例えば、図１２に示すように、このアニールにより、チャネル領域６は、平行方向に圧縮応力（compression stress）を受け、かつ、垂直方向に引張応力（tensile stress）を受ける。従って、チャネル領域６は、平行方向（垂直型ＦＥＴのチャネル幅方向）に圧縮歪みを有し、かつ、垂直方向（垂直型ＦＥＴのチャネル長方向）に引張歪みを有することになる。
なお、このアニール後に、例えば、ウェットエッチングにより、応力印加層１５が除去される。但し、応力印加層１５が除去された後においても、チャネル領域６の結晶歪みは、そのまま記憶される。
これにより、垂直型ＦＥＴのチャネル領域６の垂直方向（チャネル電流が流れる方向）の結晶配向性が強くなり、オン電流の向上、さらに、そのばらつきの低減が可能となる。
次に、図１３に示すように、ピラーとしての、ソース領域５、チャネル領域６、及び、ドレイン領域７の側面を覆うように、ゲート絶縁層（例えば、酸化シリコン層）９が形成される。引き続き、層間絶縁層１２，１３及びゲート電極（選択ゲート線）８の積層構造が形成される。垂直方向におけるゲート電極８の厚さは、例えば、約１４０ｎｍである。
なお、層間絶縁層１３の上面は、ドレイン領域７の上面に一致又はほぼ一致しているのが望ましい。
次に、図１４に示すように、複数のワード線２（ＷＬ）及び複数の層間絶縁層１４の積層構造が形成される。本例では、複数のワード線２の積層数は、５層であるが、これに限られることはない。
複数のワード線２は、例えば、ＴｉＮを備え、垂直方向における厚さは、例えば、約１０ｎｍである。また、複数の層間絶縁層１４は、例えば、酸化シリコン層を備え、垂直方向における厚さは、例えば、約７ｎｍである。但し、最上層の層間絶縁層１４は、それ以外の層間絶縁層１４よりも厚いのが望ましい。
次に、図１５に示すように、複数のワード線２（ＷＬ）及び複数の層間絶縁層１４の積層構造は、フォトリソグラフィ技術とＲＩＥ技術により、パターニングされる。その結果、ドレイン領域７まで達する溝が形成される。また、この溝の内面上に、抵抗変化層４が形成される。平行方向において、抵抗変化層４は、例えば、約４ｎｍの厚さを有し、溝を満たさないように形成される。
本例では、抵抗変化層４は、単層として描かれているが、多層構造であってもよい。
最後に、溝を完全に満たすローカルビット線３（ＢＬ）を形成すれば、図１に示すメモリセルアレイ構造が完成する。
なお、この後、通常の半導体装置と同様に、パッシベーション工程が行われ、かつ、入出力部となる配線接続部が形成される。また、検査やダイシングなど、のいわゆる後工程（back-end process）が実施される。
（むすび）
以上、実施形態によれば、高速かつ大容量の抵抗変化メモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１： グローバルビット線、 ２： ワード線、 ３： ビット線、 ４： 抵抗変化層、 ５： ソース領域、 ６： チャネル領域、 ７： ドレイン領域、 ８： 選択ゲート線、 ９： ゲート絶縁層、 １０，３１： 半導体基板、 １１，１２，１３，１４： 層間絶縁層、 １５： 応力印加層、 ２０： 抵抗変化メモリ、 ２１： メモリセルアレイ、 ２２： ＷＬデコーダ、 ２３： ＧＢＬデコーダ、 ２４： セレクタデコーダ、 ２５： コントローラ、 ２６： 電源、 ３２： 第一の層、 ３３： 第二の層、 ３４： ブロック、 ３５： 入出力部。

Claims (15)

  1. 半導体基板と、前記半導体基板の上方に配置される第一の導電線と、前記第一の導電線の上方に配置され、前記半導体基板の上面に平行な平行方向に延びる第二の導電線と、前記半導体基板の上方に配置され、前記半導体基板の上面に垂直な垂直方向に延びる第三の導電線と、前記第一及び第三の導電線間に配置される選択トランジスタと、前記第二及び第三の導電線間に配置される抵抗変化層と、を具備し、
    前記選択トランジスタは、前記第一の導電線上に配置される第一の導電領域と、前記第一の導電領域上に配置され、複数の結晶粒を含むチャネルとしての第一の半導体領域と、前記第一の半導体領域上に配置され、前記第三の導電線に接続される第二の導電領域と、前記第一及び第二の導電線間に配置され、前記平行方向に延びるゲート電極としての第四の導電線と、を含み、
    前記第一の導電領域と前記第一の半導体領域と前記第二の導電領域のうち、前記第一の導電領域と前記第一の半導体領域に所定の不純物が含まれる、
    抵抗変化メモリ。
  2. 前記第一の半導体領域内の前記複数の結晶粒のうち、前記半導体基板の上面に平行な平行面の結晶方位が{001}面である結晶粒の数は、前記平行面の結晶方位が{101}面である結晶粒の数よりも多い、請求項１の抵抗変化メモリ。
  3. 前記所定の不純物は、Ge、Ar、F、及び、Cのうちの１つである、請求項１又は２の抵抗変化メモリ。
  4. 前記第一の半導体領域は、前記平行方向に圧縮歪みを有し、前記垂直方向に引張歪みを有する、請求項１乃至３のいずれか１項の抵抗変化メモリ。
  5. 前記第一及び第二の導電領域の各々は、複数の結晶粒を含む第二及び第三の半導体領域であり、前記第一の半導体領域は、第一の導電型の不純物を含み、前記第二及び第三の半導体領域は、第二の導電型の不純物を含む、請求項１乃至４のいずれか１項の抵抗変化メモリ。
  6. 前記第二の導電線上に積み重ねられ、前記平行方向に延びる第五の導電線をさらに具備し、前記抵抗変化層は、前記第三及び第五の導電線間にも配置される、請求項１乃至５のいずれか１項の抵抗変化メモリ。
  7. 前記第三の導電線の上端は、オープンである、請求項１乃至６のいずれか１項の抵抗変化メモリ。
  8. 前記第二及び第三の導電線間に電流を流すことにより、前記第二及び第三の導電線間の前記抵抗変化層の抵抗値を変化させるコントローラをさらに具備する、請求項１乃至７のいずれか１項の抵抗変化メモリ。
  9. 請求項１乃至８のいずれか１項の抵抗変化メモリを製造する方法において、
    前記第一の導電領域上に前記第一の半導体領域を形成し、
    前記第一の導電領域及び前記第一の半導体領域内にイオン注入により前記所定の不純物を注入し、
    前記所定の不純物を注入した後、前記第一の半導体領域内の前記複数の結晶粒の結晶方位を第一のアニールにより制御する、
    方法。
  10. 請求項９の方法において、
    前記第一のアニール後に、前記第一の半導体領域上に前記第二の導電領域を形成し、
    前記第一の導電領域、前記第一の半導体領域、及び、前記第二の導電領域を、ピラーにパターニングし、
    前記ピラーを覆う応力印加層を形成し、
    前記応力印加層を形成した後、前記第一の半導体領域に第二のアニールにより結晶歪みを印加し、
    前記結晶歪みを印加した後、前記応力印加層を除去する、
    方法。
  11. 前記応力印加層は、窒化シリコン層である、請求項１０の方法。
  12. 半導体基板と、前記半導体基板の上方に配置される第一の導電領域と、前記第一の導電領域上に配置され、複数の結晶粒を含むチャネルとしての第一の半導体領域と、前記第一の半導体領域上に配置される第二の導電領域と、前記半導体基板の上面に平行な平行方向に延びるゲート電極と、を具備し、前記第一の導電領域及び前記第一の半導体領域は、所定の不純物を含み、前記第二の導電領域は、前記所定の不純物を含まない、ＦＥＴ。
  13. 前記第一の半導体領域内の前記複数の結晶粒のうち、前記半導体基板の上面に平行な平行面の結晶方位が{001}面である結晶粒の数は、前記平行面の結晶方位が{101}面である結晶粒の数よりも多い、請求項１２のＦＥＴ。
  14. 前記所定の不純物は、Ge、Ar、F、及び、Cのうちの１つである、請求項１２又は１３のＦＥＴ。
  15. 前記第一の半導体領域は、前記平行方向に圧縮歪みを有し、前記半導体基板の上面に垂直な垂直方向に引張歪みを有する、請求項１２乃至１４のいずれか１項のＦＥＴ。
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