JP2020047670A - 半導体装置及び半導体記憶装置 - Google Patents

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貴士 泉田
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Abstract

【課題】ゲート長の短いトランジスタの実現を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第１の面と対向する第２の面とを有する半導体層と、ゲート電極と、第１の面とゲート電極との間に設けられたゲート絶縁層と、ゲート電極の両側の半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、第１の面から第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｔｏｒ）では、ゲート長を短くするために、ｐ型不純物領域を浅くすることが要求される。例えば、シリコン層を用いたｐ型ＭＯＳＦＥＴにおいて、ｐ型不純物であるボロンの拡散を抑制するために、炭素をｐ型不純物領域にイオン注入する方法がある。シリコン層に打ち込まれた炭素が、格子間シリコンをトラップすることにより、ボロンと格子間シリコンとの相互作用で生じるボロンの増速拡散を抑制する。したがって、ｐ型不純物領域を浅くすることが可能となる。
しかし、例えば、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリを製造する際、複数のメモリセルアレイを形成するために長時間の熱工程が必要となる。このため、メモリセルアレイに先行して形成されるｐ型ＭＯＳＦＥＴは、長時間の熱工程を経ることになる。したがって、ｐ型ＭＯＳＦＥＴのｐ型不純物領域のボロンの拡散が大きくなる。よって、３次元ＮＡＮＤフラッシュメモリでは、ゲート長の短いｐ型ＭＯＳＦＥＴを実現するために、更にボロンの拡散を抑えることが望まれる。
本発明が解決しようとする課題は、ゲート長の短いｐ型トランジスタの実現を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面と対向する第２の面とを有する半導体層と、ゲート電極と、前記第１の面と前記ゲート電極との間に設けられたゲート絶縁層と、前記ゲート電極の両側の前記半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、前記第１の面から前記第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の不純物濃度分布の説明図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第１の実施形態の半導体装置の製造途中の模式断面図。 第２の実施形態の半導体記憶装置のブロック図。 第２の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第２の実施形態の半導体記憶装置のメモリストリングの模式断面図。 第２の実施形態の半導体記憶装置の備えるｐ型ＭＯＳＦＥＴの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
本明細書中、ある半導体領域の不純物濃度とは、例えば、当該半導体領域の最大不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第１の面と対向する第２の面とを有する半導体層と、ゲート電極と、第１の面とゲート電極との間に設けられたゲート絶縁層と、ゲート電極の両側の半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、第１の面から第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、ｐ型ＭＯＳＦＥＴ１００である。ｐ型ＭＯＳＦＥＴ１００は、ホールをキャリアとするトランジスタである。
ｐ型ＭＯＳＦＥＴ１００は、シリコン層１０（半導体層）、ゲート電極１２、ゲート絶縁層１４を備える。シリコン層１０の中には、基板領域１６（ｎ型不純物領域）、ソース・ドレイン領域１８ａ（第１のｐ型不純物領域）、ソース・ドレイン領域１８ｂ（第１のｐ型不純物領域）、エクステンション領域２０ａ（第２のｐ型不純物領域）、エクステンション領域２０ｂ（第２のｐ型不純物領域）が設けられる。
シリコン層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１はシリコン層１０の表面であり、第２の面Ｐ２はシリコン層１０の裏面である。
シリコン層１０は、単結晶シリコンである。第１の面Ｐ１は、例えば、シリコンの｛１００｝面に対し５度以下のオフ角を有する面である。
ゲート電極１２は、導電体である。ゲート電極１２は、例えば、半導体又は金属である。ゲート電極１２は、例えば、導電性不純物を含む多結晶シリコンである。
ゲート電極１２は、第１のゲート長（図１中のＬｇ１）を有する。第１のゲート長Ｌｇ１は、例えば、４０ｎｍ以上１７０ｎｍ以下である。
ゲート絶縁層１４は、例えば、酸化物又は酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコンである。
基板領域１６は、ｎ型のシリコンである。基板領域１６は、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。基板領域１６のｎ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
基板領域１６の一部は、ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間に設けられる。基板領域１６の一部は、エクステンション領域２０ａとエクステンション領域２０ｂとの間に設けられる。エクステンション領域２０ａとエクステンション領域２０ｂとの間の基板領域１６は、ｐ型ＭＯＳＦＥＴ１００のチャネル領域として機能する。
基板領域１６の炭素濃度は、例えば、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度よりも低い。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、１対のｐ＋型のシリコン領域である。ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、ゲート電極１２の両側のシリコン層１０の中に設けられる。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、ｐ型不純物としてボロン（Ｂ）を含む。ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、第１のボロン濃度を有する。
第１のボロン濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、不純物として炭素（Ｃ）を含む。ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、不純物としてゲルマニウム（Ｇｅ）を含む。ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度は、例えば、５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、ボロンと炭素が局在したボロン−炭素クラスタを有する。ボロン−炭素クラスタには、ボロンと炭素の結合構造が含まれる。ボロンと炭素の結合構造は、例えば、ボロンと炭素の共有結合である。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂは、第１の面Ｐ１から第２の面Ｐ２に向かう方向に第１の深さ（図１中のｄＢ１）を有する。第１の深さｄＢ１は、第１の面Ｐ１から、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂと基板領域１６との間のｐｎ接合までの深さである。第１の深さは、例えば、５０ｎｍ以上２００ｎｍ以下である。
ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の距離は、第１の距離（図１中のＬ１）である。第１の距離Ｌ１は、例えば、５０ｎｍ以上３００ｎｍ以下である。
エクステンション領域２０ａ及びエクステンション領域２０ｂは、１対のｐ型のシリコン領域である。エクステンション領域２０ａ及びエクステンション領域２０ｂは、ゲート電極１２の両側のシリコン層１０の中に設けられる。
エクステンション領域２０ａ及びエクステンション領域２０ｂは、ｐ型不純物としてボロン（Ｂ）を含む。エクステンション領域２０ａ及びエクステンション領域２０ｂは、第２のボロン濃度を有する。
第２のボロン濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
エクステンション領域２０ａ及びエクステンション領域２０ｂは、第１の面Ｐ１から第２の面Ｐ２に向かう方向に第２の深さ（図１中のｄＢ２）を有する。第２の深さｄＢ２は、第１の面Ｐ１から、エクステンション領域２０ａ及びエクステンション領域２０ｂと基板領域１６との間のｐｎ接合までの深さである。第２の深さｄＢ２は、第１の深さｄＢ１よりも浅い。第２の深さｄＢ２は、例えば、１０ｎｍ以上４０ｎｍ以下である。
エクステンション領域２０ａとエクステンション領域２０ｂとの間の距離は、第２の距離（図１中のＬ２）である。第２の距離Ｌ２は、第１の距離Ｌ１よりも短い。第２の距離Ｌ２は、例えば、３０ｎｍ以上１６０ｎｍ以下である。
図２は、第１の実施形態の半導体装置の不純物濃度分布の説明図である。図２（ａ）はソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの不純物濃度分布、図２（ｂ）はエクステンション領域２０ａ及びエクステンション領域２０ｂの不純物濃度分布である。図２（ａ）は図１の線分ＡＡ’に沿った第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さの不純物濃度分布である。図２（ｂ）は図１の線分ＢＢ’に沿った第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さの不純物濃度分布である。
図２（ａ）は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの、ボロン、炭素、及び、ゲルマニウムの濃度分布の一例を示す。以下、炭素を含む領域を炭素領域、ゲルマニウムを含む領域をゲルマニウム領域と称する。
炭素領域の深さ（図２（ａ）中のｄＣ１）は、例えば、第１の面Ｐ１から炭素濃度が１×１０１７ｃｍ−３となる位置までの距離と定義する。また、ゲルマニウム領域の深さ（図２（ａ）中のｄＧ１）は、例えば、第１の面Ｐ１からゲルマニウム濃度が１×１０１７ｃｍ−３となる位置までの距離と定義する。
炭素領域の深さｄＣ１は、例えば、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１の深さ（図２（ａ）中のｄＢ１）よりも浅い。ゲルマニウム領域の深さｄＧ１は、例えば、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１の深さｄＢ１よりも浅い。炭素領域の深さｄＣ１は、例えば、ゲルマニウム領域の深さｄＧ１よりも浅い。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度（図２（ａ）中のＣＣ１）は、例えば、第１のボロン濃度（図２（ａ）中のＣＢ１）よりも低い。また、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度（図２（ａ）中のＣＧ１）は、例えば、第１のボロン濃度ＣＢ１よりも低い。また、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度ＣＧ１は、例えば、炭素濃度ＣＣ１よりも低い。
図２（ｂ）は、エクステンション領域２０ａ及びエクステンション領域２０ｂの、ボロンの濃度分布の一例を示す。エクステンション領域２０ａ及びエクステンション領域２０ｂの第２の深さｄＢ２は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１の深さｄＢ１よりも浅い。
エクステンション領域２０ａ及びエクステンション領域２０ｂの、第２のボロン濃度（図２（ｂ）中のＣＢ２）は、第１のボロン濃度ＣＢ１よりも低い。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素領域の深さｄＣ１は、例えば、エクステンション領域２０ａ及びエクステンション領域２０ｂの第２の深さｄＢ２よりも深い。
なお、シリコン層１０の中の不純物濃度は、例えば、二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）により、測定することが可能である。また、シリコン層１０の中の不純物濃度の大小関係、ｐｎ接合の位置、不純物領域間の距離などは、例えば、走査型静電容量顕微鏡（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて測定することが可能である。また、ゲート電極１２のゲート長などの距離は、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて測定することが可能である。また、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの中に、ボロンと炭素の結合構造が含まれるか否かは、例えば、Ｘ線光電分光分析（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いて判定することが可能である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。図３、図４、図５、図６、図７、及び、図８は、第１の実施形態の半導体装置の製造途中の模式断面図である。
最初に、第１の面Ｐ１と第２の面Ｐ２とを有するシリコン層１０の第１の面Ｐ１の上に、公知のプロセス技術を用いて、ゲート絶縁層１４及びゲート電極１２を形成する（図３）。
次に、ゲート電極１２をマスクに、イオン注入法により、ボロン（Ｂ）をシリコン層１０に注入する。注入されたボロンは、エクステンション領域２０ａ及びエクステンション領域２０ｂを形成する（図４）。
次に、ゲート電極１２の両側面に、公知のプロセス技術を用いて、側壁２２を形成する。側壁２２は、例えば、窒化シリコンである。次に、ゲート電極１２及び側壁２２をマスクに、イオン注入法により、ゲルマニウム（Ｇｅ）をシリコン層１０に注入する。ゲルマニウムを注入することにより、単結晶のシリコン層１０の一部がアモルファス化され、ゲルマニウムを含むアモルファス領域２４が形成される（図５）。
なお、ゲルマニウムにかえて、例えば、シリコン（Ｓｉ）やアルゴン（Ａｒ）をイオン注入することで、単結晶のシリコン層１０の一部をアモルファス化することも可能である。
次に、ゲート電極１２及び側壁２２をマスクに、イオン注入法により、ボロン（Ｂ）をシリコン層１０に注入する。注入されたボロンは、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂを形成する（図６）。
次に、ゲート電極１２及び側壁２２マスクに、イオン注入法により、炭素（Ｃ）をシリコン層１０に注入する（図７）。
次に、熱処理を行い、アモルファス領域２４を再結晶化する。熱処理は、例えば、９００℃以上１１００℃以下のスパイクアニールにより行う。アモルファス領域２４が再結晶化する際に、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂに、ボロンと炭素の結合構造を含むボロン−炭素クラスタが形成される（図８）。
その後、側壁２２を除去することで、図１に示すｐ型ＭＯＳＦＥＴ１００を製造することが可能となる。なお、側壁２２を除去せず、側壁２２をｐ型ＭＯＳＦＥＴ１００の構造として残すことも可能である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ｐ型ＭＯＳＦＥＴでは、ゲート長をスケーリングするために、ｐ型不純物領域を浅くすることが要求される。シリコン層を用いたｐ型ＭＯＳＦＥＴにおいて、ボロンを含むｐ型不純物領域に炭素をイオン注入する方法がある。この方法によれば、ボロンと格子間シリコンとの相互作用で生じるボロンの増速拡散を抑制できる。したがって、ｐ型不純物領域を浅くすることが可能となる。よって、ｐ型ＭＯＳＦＥＴのゲート長が短くできる。
しかし、例えば、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリを製造する際、複数のメモリセルアレイを形成するために長時間の熱工程が必要となる。このため、メモリセルアレイに先行して形成されるｐ型ＭＯＳＦＥＴは、長時間の熱工程を経ることになる。したがって、３次元ＮＡＮＤフラッシュメモリでは、例えば、ボロンの増速拡散が抑制されたとしても、ボロンのイントリンジックな拡散により、ｐ型不純物領域が深くなるおそれがある、よって、３次元ＮＡＮＤフラッシュメモリでは、ゲート長の短いｐ型ＭＯＳＦＥＴを実現するために、更にボロンの拡散を抑えることが望まれる。
第１の実施形態のｐ型ＭＯＳＦＥＴ１００は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂに、ボロンと炭素の結合構造を含むボロン−炭素クラスタを有する。ボロン−炭素クラスタは、ボロンの増速拡散を抑制する。また、ｐ型ＭＯＳＦＥＴ１００のボロン−炭素クラスタは、ボロンと炭素の結合構造を含むことで、ボロンのイントリンジックな拡散も抑制する。したがって、ソース・ドレイン領域１８ａ、ソース・ドレイン領域１８ｂ、エクステンション領域２０ａ及びエクステンション領域２０ｂが形成された後、長時間の熱工程を経たとしても、ソース・ドレイン領域１８ａ、ソース・ドレイン領域１８ｂ、エクステンション領域２０ａ及びエクステンション領域２０ｂの深さを浅く保つことが可能となる。また、ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の第１の距離Ｌ１を長く保つことが可能となる。また、エクステンション領域２０ａとエクステンション領域２０ｂとの間の第２の距離Ｌ２を長く保つことが可能となる。よって、第１のゲート長Ｌｇ１の短いｐ型ＭＯＳＦＥＴ１００が実現できる。
ボロン−炭素クラスタがボロンと炭素の結合構造を含むことにより、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのボロンの一部が不活性となる。ボロンの一部が不活性となることにより、ｐ型不純物領域の実質的なボロン濃度勾配が緩和される。実質的なボロン濃度勾配の緩和が、ボロンのイントリンジックな拡散を抑制すると考えられる。
なお、ボロンと炭素の結合構造を含むボロン−炭素クラスタは、高濃度のボロンと高濃度の炭素を含むアモルファス化したシリコン層１０を再結晶化させることにより、形成することが可能となる。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１のボロン濃度ＣＢ１は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましく、１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下であることがより好ましい。上記範囲を下回ると、ボロンと炭素の結合構造が形成されないおそれがある。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度ＣＣ１は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましく、１×１０２０ｃｍ−３以上５×１０２１ｃｍ−３以下であることがより好ましい。上記範囲を下回ると、ボロンと炭素の結合構造が形成されないおそれがある。上記範囲を上回ると、シリコン層１０中の結晶欠陥が増加し、ｐｎ接合のリーク電流が増大するおそれがある。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度ＣＧ１は、５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましく、５×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることがより好ましい。上記範囲を下回ると、シリコン層１０のアモルファス化が不十分となり、ボロンと炭素の結合構造が形成されないおそれがある。上記範囲を上回ると、シリコン層１０中の結晶欠陥が増加し、ｐｎ接合のリーク電流が増大するおそれがある。
シリコン層１０中の結晶欠陥を抑制する観点から、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度ＣＧ１は、低いことが好ましい。
ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の基板領域１６、及び、エクステンション領域２０ａとエクステンション領域２０ｂとの間の基板領域１６の炭素濃度は、低濃度であることが好ましい。ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の基板領域１６、及び、エクステンション領域２０ａとエクステンション領域２０ｂとの間の基板領域１６の炭素濃度は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度よりも低いことが好ましい。ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の基板領域１６、及び、エクステンション領域２０ａとエクステンション領域２０ｂとの間の基板領域１６の炭素濃度は、１×１０１７ｃｍ−３以下であることが好ましく、１×１０１６ｃｍ−３以下であることがより好ましく、１×１０１５ｃｍ−３以下であることが更に好ましい。
ソース・ドレイン領域１８ａとソース・ドレイン領域１８ｂとの間の基板領域１６、及び、エクステンション領域２０ａとエクステンション領域２０ｂとの間の基板領域１６の炭素濃度が高いと、ｐ型ＭＯＳＦＥＴのキャリア移動度が低下するおそれがある。
炭素領域の深さｄＣ１は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１の深さｄＢ１よりも浅いことが好ましい。シリコン層１０中に注入された炭素を効率良くボロンと炭素の結合構造に利用することが可能となる。
ゲルマニウム領域の深さｄＧ１は、ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの第１の深さｄＢ１よりも浅いことが好ましい。ゲルマニウムに起因する結晶欠陥がｐｎ接合近傍に形成されることが抑制され、ｐｎ接合のリーク電流の増大が抑制される。
炭素領域の深さｄＣ１は、ゲルマニウム領域の深さｄＧ１よりも浅いことが好ましい。シリコン層１０の最結晶化の際に、シリコン層１０中に注入された炭素を効率良くボロンと炭素の結合構造に利用することが可能となる。
ソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素領域の深さｄＣ１は、エクステンション領域２０ａ及びエクステンション領域２０ｂの第２の深さｄＢ２よりも深いことが好ましい。エクステンション領域２０ａ及びエクステンション領域２０ｂのボロンの拡散を更に抑制することが可能となる。
以上、第１の実施形態のｐ型ＭＯＳＦＥＴによれば、ボロンと炭素の結合構造を有することにより、ボロンの拡散を抑制することが可能となる。したがって、ゲート長の短いｐ型ＭＯＳＦＥＴが実現される。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の面と第１の面と対向する第２の面とを有する半導体層と、第１の面の上に設けられ、複数のメモリセルを含むメモリセルアレイと、第１のゲート電極と、第１の面と第１のゲート電極との間に設けられた第１のゲート絶縁層と、第１のゲート電極の両側の半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、第１の面から第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、を有する第１のトランジスタを備える。
第２の実施形態の半導体記憶装置は、第１の実施形態の半導体装置を備える半導体記憶装置である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体記憶装置は、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図９は、第２の実施形態の半導体記憶装置のブロック図である。図１０は、第２の実施形態の半導体記憶装置のメモリセルアレイの回路図である。図１１は、第２の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図１１は、図１０のメモリセルアレイ２１０の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。図１１中、点線で囲まれる領域が１個のメモリセルＭＣに相当し、１個のメモリセルトランジスタＭＴを含む。
３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ２１０、第１の周辺回路２０１、第２の周辺回路２０２、制御回路２０３を備える。
第２の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ２１０は、図１０に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。図１０において、ｘ方向、ｙ方向、及び、ｚ方向は、それぞれ直交する方向である。第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、いわゆる、ＢｉＣＳ（ｂｉｔ−ｃｏｓｔ ｓｃａｌａｂｌｅ）構造を備える。
図１０に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
メモリセルアレイ２１０は、図１１に示すように、シリコン層１０の上に形成される。シリコン層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。メモリセルアレイ２１０は、第１の面Ｐ１の上に設けられる。シリコン層１０は、ｐ型領域１０ａとｎ型領域１０ｂを含む。
メモリセルアレイ２１０は、複数のワード線ＷＬ、半導体チャネル層１１０、複数の層間絶縁層１１１、コア絶縁層１１５、及び、電荷蓄積層１１８を備える。複数のワード線ＷＬと複数の層間絶縁層１１１が積層体１５０を構成する。
ワード線ＷＬと層間絶縁層１１１は、シリコン層１０の上に、ｚ方向に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１１１が積層体１５０を構成する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。
層間絶縁層１１１は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１１１は、例えば、酸化シリコンである。
コア絶縁層１１５は、積層体１５０の中に設けられる。コア絶縁層１１５は、ｚ方向に延びる。コア絶縁層１１５は、積層体１５０を貫通して設けられる。コア絶縁層１１５は、半導体チャネル層１１０に囲まれる。コア絶縁層１１５は、例えば、酸化シリコンである。
半導体チャネル層１１０は、積層体１５０の中に設けられる。半導体チャネル層１１０は、ｚ方向に延びる。半導体チャネル層１１０は、積層体１５０を貫通して設けられる。半導体チャネル層１１０は、コア絶縁層１１５の周囲に設けられる。半導体チャネル層１１０は、例えば、円筒形状である。
半導体チャネル層１１０は、例えば、多結晶シリコンである。半導体チャネル層１１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
電荷蓄積層１１８は、半導体チャネル層１１０とワード線ＷＬとの間に設けられる。電荷蓄積層１１８は、電荷を蓄積する機能を有する。
電荷蓄積層１１８は、例えば、酸化シリコン、窒化シリコン、及び、酸化シリコンの積層構造を有する。
メモリセルトランジスタＭＴは、ワード線ＷＬ、電荷蓄積層１１８、及び、半導体チャネル層１１０で構成される。メモリセルトランジスタＭＴは、電荷蓄積層１１８に蓄積された電荷量のレベルに基づくデータを保持する機能を備える。
メモリセルトランジスタＭＴに保持されるデータは、例えば、電荷蓄積層１１８に蓄積された電荷量のレベルに応じたメモリセルトランジスタＭＴの閾値電圧である。メモリセルトランジスタＭＴは、例えば、異なる閾値電圧を用いて２値以上のデータを記憶することが可能である。
ビット線ＢＬは、半導体チャネル層１１０に電気的に接続される。ビット線ＢＬは、メモリセルトランジスタＭＴから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルトランジスタＭＴに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。
第１の周辺回路２０１は、複数のワード線ＷＬに接続される。第１の周辺回路２０１は、所望のワード線ＷＬを選択する機能を有する。第１の周辺回路２０１は、選択されたワード線ＷＬに、指令された電圧を印加する機能を有する。
第２の周辺回路２０２は、複数のビット線ＢＬに接続される。第２の周辺回路２０２は、所望のビット線ＢＬを選択する機能を有する。また、第２の周辺回路２０２は、選択されたビット線ＢＬから読み出されたメモリセルトランジスタＭＴのデータをセンスする機能を有する。また、第２の周辺回路２０２は、選択されたビット線ＢＬに、メモリセルトランジスタＭＴに書き込むデータを転送する機能を有する。第２の周辺回路２０２は、例えば、センスアンプ回路を含む。
制御回路２０３は、第１の周辺回路２０１の動作、及び、第２の周辺回路２０２の動作を制御する。制御回路２０３は、メモリセルトランジスタＭＴに対する、書き込みシークエンス、読み出しシークエンス、及び、消去シークエンスを、第１の周辺回路２０１及び第２の周辺回路２０２に実行させる機能を有する。
制御回路２０３は、例えば、電圧生成回路、入出力回路などを含む。
図１２は、第２の実施形態の半導体記憶装置の備えるｐ型ＭＯＳＦＥＴの模式断面図である。図１２（ａ）は、第１のｐ型ＭＯＳＦＥＴ１００（第１のトランジスタ）である。図１２（ｂ）は、第２のｐ型ＭＯＳＦＥＴ２００（第２のトランジスタ）である。
第１のｐ型ＭＯＳＦＥＴ１００は、例えば、第１の周辺回路２０１又は第２の周辺回路２０２に設けられる。第１のｐ型ＭＯＳＦＥＴ１００は、第１の実施形態のｐ型ＭＯＳＦＥＴ１００と同様の構造を有する。
第１のｐ型ＭＯＳＦＥＴ１００は、シリコン層１０（半導体層）、ゲート電極１２（第１のゲート電極）、ゲート絶縁層１４（第１のゲート絶縁層）を備える。シリコン層１０の中には、基板領域１６、ソース・ドレイン領域１８ａ（第１のｐ型不純物領域）、ソース・ドレイン領域１８ｂ（第１のｐ型不純物領域）、エクステンション領域２０ａ（第２のｐ型不純物領域）、エクステンション領域２０ｂ（第２のｐ型不純物領域）が設けられる。
第１のｐ型ＭＯＳＦＥＴ１００のゲート電極１２は、第１のゲート長（図１２（ａ）中のＬｇ１）を有する。
第２のｐ型ＭＯＳＦＥＴ２００は、例えば、制御回路２０３に設けられる。
第２のｐ型ＭＯＳＦＥＴ２００は、シリコン層１０（半導体層）、ゲート電極２１２（第２のゲート電極）、ゲート絶縁層２１４（第２のゲート絶縁層）を備える。シリコン層１０の中には、基板領域２１６、ソース・ドレイン領域２１８ａ（第３のｐ型不純物領域）、ソース・ドレイン領域２１８ｂ（第３のｐ型不純物領域）、エクステンション領域２２０ａ、エクステンション領域２２０ｂが設けられる。
第２のｐ型ＭＯＳＦＥＴ２００のゲート電極２１２は、第２のゲート長（図１２（ｂ）中のＬｇ２）を有する。第２のゲート長Ｌｇ２は、第１のゲート長Ｌｇ１よりも長い。
第２のｐ型ＭＯＳＦＥＴ２００のソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂの構成は、第１のｐ型ＭＯＳＦＥＴ１００のソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの構成と異なる。
ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂは、１対のシリコン領域である。ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂは、ゲート電極２１２の両側のシリコン層１０の中に設けられる。
ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂは、ｐ型不純物としてボロン（Ｂ）を含む。ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂのボロン濃度は、例えば、５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂの炭素濃度は、第１のｐ型ＭＯＳＦＥＴ１００のソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂの炭素濃度よりも低い。ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂの炭素濃度は、例えば、１×１０１７ｃｍ−３以下である。
ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂのゲルマニウム濃度は、第１のｐ型ＭＯＳＦＥＴ１００のソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのゲルマニウム濃度よりも低い。ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂのゲルマニウム濃度は、例えば、１×１０１７ｃｍ−３以下である。
ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂのボロンと炭素の結合構造の量は、第１のｐ型ＭＯＳＦＥＴ１００のソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂのボロンと炭素の結合構造の量よりも少ない。
例えば、第２のｐ型ＭＯＳＦＥＴ２００を製造する際には、ゲルマニウム、及び、炭素のイオン注入を行わない。これにより、ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂに、ボロンと炭素の結合構造を含むボロン−炭素クラスタを形成しないことが可能となる。
また、例えば、第２のｐ型ＭＯＳＦＥＴ２００を製造する際には、炭素のイオン注入は第１のｐ型ＭＯＳＦＥＴ１００と同様、炭素のイオン注入を行う。そして、ゲルマニウムのイオン注入を行わない。これにより、ソース・ドレイン領域２１８ａ及びソース・ドレイン領域２１８ｂに、ボロンと炭素の結合構造を含むボロン−炭素クラスタを形成しないことが可能となる。一方、イオン注入した炭素により、ボロンの増速拡散は抑制される。
なお、ボロンと炭素の結合構造の量の大小関係については、例えば、Ｘ線光電分光分析（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いて判定することが可能である。
次に、第２の実施形態の半導体記憶装置の作用及び効果について説明する。
第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、ボロンと炭素の結合構造をソース・ドレイン領域１８ａ及びソース・ドレイン領域１８ｂに有する第１のｐ型ＭＯＳＦＥＴ１００を備える。第１のｐ型ＭＯＳＦＥＴ１００は、ボロンと炭素の結合構造を有することで、ｐ型ＭＯＳＦＥＴ１００の形成後、メモリセルアレイ２１０を形成するための長時間の熱工程を経ても、ボロンの拡散が抑えられる。したがって、第１のｐ型ＭＯＳＦＥＴ１００のゲート長Ｌｇ１が短くできる。よって、３次元ＮＡＮＤフラッシュメモリのチップサイズの縮小が可能である。
第２の実施形態の３次元ＮＡＮＤフラッシュメモリの、第１の周辺回路２０１や第２の周辺回路２０２は、その機能上、多数のトランジスタを密に配置することが要求される。一方、制御回路２０３のトランジスタには、密な配置は要求されず、ゲート長やゲート幅の比較的大きなトランジスタが配置される。例えば、制御回路２０３のトランジスタにはｐｎ接合に高い電圧が配置される場合があり、ｐｎ接合のリーク電流の抑制が要求される。
第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、例えば、第１の周辺回路２０１、又は、第２の周辺回路２０２には、ゲート長Ｌｇ１を短くできる第１のｐ型ＭＯＳＦＥＴ１００を適用する。したがって、第１の周辺回路２０１、又は、第２の周辺回路２０２の面積の縮小が可能となる。よって、３次元ＮＡＮＤフラッシュメモリのチップサイズの縮小が実現できる。
一方、例えば、制御回路２０３には、ボロンと炭素の結合構造を形成するためのプロセス起因の結晶欠陥が生じない第２のｐ型ＭＯＳＦＥＴ２００を適用する。したがって、制御回路２０３におけるｐｎ接合のリーク電流が抑制される。よって、３次元ＮＡＮＤフラッシュメモリの性能が向上する。
以上、第２の実施形態の３次元ＮＡＮＤフラッシュメモリによれば、チップサイズが小さく、かつ、性能の向上した３次元ＮＡＮＤフラッシュメモリが実現される。
第２の実施形態では、半導体記憶装置が３次元ＮＡＮＤフラッシュメモリの場合を例に説明したが、本発明を２次元ＮＡＮＤフラッシュメモリ、ダイナミックランダムアクセスメモリなど、その他の半導体メモリに適用することも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン層（半導体層）
１２ ゲート電極（第１のゲート電極）
１４ ゲート絶縁層（第１のゲート絶縁層）
１６ 基板領域（ｎ型不純物領域）
１８ａ ソース・ドレイン領域（第１のｐ型不純物領域）
１８ｂ ソース・ドレイン領域（第１のｐ型不純物領域）
２０ａ エクステンション領域（第２のｐ型不純物領域）
２０ｂ エクステンション領域（第２のｐ型不純物領域）
１００ ｐ型ＭＯＳＦＥＴ（半導体装置）
１００ 第１のｐ型ＭＯＳＦＥＴ（第１のトランジスタ）
２００ 第２のｐ型ＭＯＳＦＥＴ（第２のトランジスタ）
２１０ メモリセルアレイ
２１２ ゲート電極（第２のゲート電極）
２１４ ゲート絶縁層（第２のゲート絶縁層）
２１８ａ ソース・ドレイン領域（第３のｐ型不純物領域）
２１８ｂ ソース・ドレイン領域（第３のｐ型不純物領域）
ＣＢ１ 第１のボロン濃度
ＣＢ２ 第２のボロン濃度
ｄＢ１ 第１の深さ
ｄＢ２ 第２の深さ
Ｌ１ 第１の距離
Ｌ２ 第２の距離
ＭＣ メモリセル
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (18)

  1. 第１の面と前記第１の面と対向する第２の面とを有する半導体層と、
    ゲート電極と、
    前記第１の面と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記ゲート電極の両側の前記半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、前記第１の面から前記第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、
    を備える半導体装置。
  2. 前記ゲート電極の両側の前記半導体層の中に設けられ、ボロンを含み、前記第１のボロン濃度よりも低い第２のボロン濃度を有し、前記第１の面から前記第２の面に向かう方向に前記第１の深さよりも浅い第２の深さを有し、互いの間の距離が前記第１の距離よりも短い第２の距離である１対の第２のｐ型不純物領域と、
    を更に備える請求項１記載の半導体装置。
  3. 前記第１のｐ型不純物領域の中の炭素を含む領域の前記第１の面から前記第２の面に向かう方向の深さは、前記第２の深さよりも深い請求項２記載の半導体装置。
  4. 前記第１のボロン濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のｐ型不純物領域の中の炭素濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１のｐ型不純物領域の中のゲルマニウム濃度は５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記ゲート電極のゲート長は１７０ｎｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記半導体層の前記第１のｐ型不純物領域の間に設けられ、前記第１のｐ型不純物領域の炭素濃度よりも低い炭素濃度を有するｎ型不純物領域を、
    更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 第１の面と前記第１の面と対向する第２の面とを有する半導体層と、
    ゲート電極と、
    前記第１の面と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記ゲート電極の両側の前記半導体層の中に設けられ、ボロンと炭素を含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、前記第１の面から前記第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、
    前記ゲート電極の両側の前記半導体層の中に設けられ、ボロンを含み、前記第１のボロン濃度よりも低い第２のボロン濃度を有し、前記第１の面から前記第２の面に向かう方向に前記第１の深さよりも浅い第２の深さを有し、互いの間の距離が前記第１の距離よりも短い第２の距離である１対の第２のｐ型不純物領域と、
    を備える半導体装置。
  10. 前記第１のｐ型不純物領域の中の炭素を含む領域の前記第１の面から前記第２の面に向かう方向の深さは、前記第２の深さよりも深い請求項９記載の半導体装置。
  11. 前記第１のボロン濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項９又は請求項１０記載の半導体装置。
  12. 前記第１のｐ型不純物領域の中の炭素濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項９ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記ゲート電極のゲート長は１７０ｎｍ以下である請求項９ないし請求項１２いずれか一項記載の半導体装置。
  14. 前記半導体層の前記第１のｐ型不純物領域の間に設けられ、前記第１のｐ型不純物領域の炭素濃度よりも低い炭素濃度を有するｎ型不純物領域を、
    更に備える請求項９ないし請求項１３いずれか一項記載の半導体装置。
  15. 第１の面と前記第１の面と対向する第２の面とを有する半導体層と、
    前記第１の面の上に設けられ、複数のメモリセルを含むメモリセルアレイと、
    第１のゲート電極と、前記第１の面と前記第１のゲート電極との間に設けられた第１のゲート絶縁層と、前記第１のゲート電極の両側の前記半導体層の中に設けられ、ボロンと炭素とゲルマニウムを含み、ボロンと炭素の結合構造を有し、第１のボロン濃度と、前記第１の面から前記第２の面に向かう方向に第１の深さを有し、互いの間の距離が第１の距離である１対の第１のｐ型不純物領域と、を有する第１のトランジスタと、
    を備える半導体記憶装置。
  16. 前記第１のトランジスタは、前記第１のゲート電極の両側の前記半導体層の中に設けられ、ボロンを含み、前記第１のボロン濃度よりも低い第２のボロン濃度を有し、前記第１の面から前記第２の面に向かう方向に前記第１の深さよりも浅い第２の深さを有し、互いの間の距離が前記第１の距離よりも短い第２の距離である１対の第２のｐ型不純物領域を有する請求項１５記載の半導体記憶装置。
  17. 前記第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極と、前記第１の面と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、前記第２のゲート電極の両側の前記半導体層の中に設けられ、ボロンを含み、ボロンと炭素の結合構造の量が前記第１のトランジスタのボロンと炭素の結合構造の量よりも少ない１対の第３のｐ型不純物領域と、を有する第２のトランジスタを、
    更に備える請求項１５又は請求項１６記載の半導体記憶装置。
  18. 前記第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極と、前記第１の面と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、前記第２のゲート電極の両側の前記半導体層の中に設けられ、ボロンを含み、ゲルマニウム濃度が前記第１のトランジスタよりも低い１対の第３のｐ型不純物領域と、を有する第２のトランジスタを、
    更に備える請求項１５又は請求項１６記載の半導体記憶装置。
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