JP2020036396A - コンバータ - Google Patents

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Abstract

【課題】電力伝送効率の低下を抑制しつつ、ソフトスイッチングを行うコンバータを提供する。【解決手段】ＤＣ−ＤＣコンバータ１は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０とが、トランスＴおよびインダクタＬ１を介して接続された構成である。第１フルブリッジ回路１０は低圧側であり、第２フルブリッジ回路２０は高圧側である。制御回路３０は、第２フルブリッジ回路の各スイッチング素子をソフトスイッチングし、第１フルブリッジ回路１０が有するスイッチング素子のうち、少なくとも一つをハードスイッチングし、他をソフトスイッチングする。【選択図】図１

Description

本発明は、ソフトスイッチングを行うコンバータに関する。
近年、ＤＣ−ＤＣコンバータなどの電力変換装置では、パワートランジスタに関するスイッチング制御の一つとして、ゼロボルトスイッチング（以下、ＺＶＳと言う）が広く採用されている。かかるスイッチング制御は、スイッチング損失を低減し且つ高効率で電力伝送を行い、また、ノイズを低減してスイッチングサージを抑え、耐圧の低い安価な素子の利用を可能とさせる。特許文献１には、１次側直流電圧と２次側直流電圧の電圧差が大きい場合に、ＺＶＳ動作を成立させる技術が紹介されている。このＤＣ−−ＤＣコンバータでは、１次側および２次側それぞれで電力を検出し、それら２つの電力差が最小となるように、１次側スイッチのデューティと２次側スイッチのデューティとを増減させている。このように、同装置では、ＺＶＳ動作を常に成立させる設計思想が適用されている。
特開２０１６−０１２９７０号公報
上記の取組に見られるように、双方のフルブリッジ回路についてＺＶＳ動作を成立させることは、非常に困難な要求であり、これを常に満足させることは本来的に不可能な場合がある。そこで、電力伝送効率の低下を抑えた上で、ＺＶＳから逸脱した動作制御を限定的に許容する、極めて斬新なスイッチング動作を本発明者は見出した。
本発明は、電力伝送効率の低下を抑制しつつ、ソフトスイッチングを行うコンバータを提供することを目的とする。
本願の第１発明のコンバータは、２つのスイッチング素子が直列接続された第１レグと、２つのスイッチング素子が直列接続された第２レグとを有する第１フルブリッジ回路と、２つのスイッチング素子が直列接続された第３レグと、２つのスイッチング素子が直列接続された第４レグとを有する第２フルブリッジ回路と、一端が前記第１レグの中点に接続され、他端が前記第２レグの中点に接続された第１巻線と、一端が前記第３レグの中点に接続され、他端が前記第４レグの中点に接続された第２巻線と、を有し、前記第１巻線と前記第２巻線とが磁気結合するトランスと、前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子をスイッチング制御する制御回路と、を備え、前記第１フルブリッジ回路は低圧側であり、前記第２フルブリッジ回路は高圧側であり、前記制御回路は、前記第２フルブリッジ回路の各スイッチング素子をソフトスイッチングし、前記第１フルブリッジ回路が有するスイッチング素子のうち、少なくとも一つをハードスイッチングし、他をソフトスイッチングする。
本願の第２発明のコンバータは、第１発明のコンバータであって、前記制御回路は、前記第１レグまたは前記第２レグの一方が有する２つのスイッチング素子をハードスイッチングし、他方が有する２つのスイッチング素子をソフトスイッチングする。
本願の第３発明のコンバータは、第１発明または第２発明のコンバータであって、前記制御回路は、前記第１フルブリッジ回路および前記第２フルブリッジ回路の一方から他方へ出力される有効電力と無効電力とを制御し、前記無効電力から前記有効電力への切り替え時に、前記他方のスイッチング素子をハードスイッチングする。
本願の第４発明のコンバータは、第１発明から第３発明までのいずれか一つのコンバータであって、前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分、をさらに備え、前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子は、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを有し、ソフトスイッチングの対象となる前記スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、ソフトスイッチングの対象となる前記スイッチング素子が有する前記キャパシタに蓄積されるエネルギー以上となるように、設定されている。
本願の第５発明のコンバータは、第４発明のコンバータであって、前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、Ｉref＝α・Ｖｘ√（２Ｃ／Ｌ）、を満たす。
本願の第６発明のコンバータは、第４発明のコンバータであって、前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、Ｉref＝α・Ｖｘ√（４Ｃ／Ｌ）、を満たす。
本願の第１発明〜第６発明によれば、低圧側の第１フルブリッジ回路において、制御回路は、少なくとも一つのスイッチング素子をソフトスイッチングせず、ハードスイッチングする。これにより、第１フルブリッジ回路と、第２フルブリッジ回路とで、スイッチタイミングが重なる場合でも、電力伝送効率の影響が大きい高圧側の第２フルブリッジ回路においてソフトスイッチングの条件を満たすことができ、スイッチング素子をソフトスイッチングすることができる。
実施形態に係るＤＣ−ＤＣコンバータの回路図である。 各スイッチング素子のオンオフのタイミングチャートである。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。以下では、本発明の「コンバータ」について、ＤＣ−ＤＣコンバータを例に挙げて説明する。また、以下では、ソフトスイッチングの一例として、ＺＶＳを例に挙げて説明する。
＜１．ＤＣ−ＤＣコンバータの回路構成＞
図１は、本実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。
ＤＣ−ＤＣコンバータ１は、一対の入出力端子ＩＯ１１および入出力端子ＩＯ１２と、一対の入出力端子ＩＯ２１および入出力端子ＩＯ２２と、を備える。入出力端子ＩＯ１１、ＩＯ１２には、直流電源Ｅ１が接続される。入出力端子ＩＯ２１、ＩＯ２２には、直流電源Ｅ２が接続される。ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２から入力される直流電源Ｅ１の電源電圧を変圧し、入出力端子ＩＯ２１、ＩＯ２２から出力する。また、ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ２１、ＩＯ２２から入力される直流電源Ｅ２の電源電圧を変圧し、入出力端子ＩＯ１１、ＩＯ１２から出力する。つまり、ＤＣ−ＤＣコンバータ１は、双方向に電力伝送が可能なコンバータである。
ＤＣ−ＤＣコンバータ１は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０と、トランスＴと、を備えている。
トランスＴは、第１巻線ｎ１と、第２巻線ｎ２とを備えている。第１巻線ｎ１と第２巻線ｎ２とは磁気結合する。第１巻線ｎ１は、第１フルブリッジ回路１０を介して、入出力端子ＩＯ１１、ＩＯ１２に接続されている。第２巻線ｎ２は、第２フルブリッジ回路２０を介して、入出力端子ＩＯ２１、ＩＯ２２に接続されている。
第１フルブリッジ回路１０は、スイッチング素子Ｑ１１と、スイッチング素子Ｑ１２とが直列接続された第１レグと、スイッチング素子Ｑ１３と、スイッチング素子Ｑ１４とが直列接続された第２レグと、を有している。
トランスＴの第１巻線ｎ１の一端は第１レグの中点に接続され、他端は第２レグの中点に接続されている。トランスＴの第１巻線ｎ１と、第１レグの中点との間には、インダクタＬ１が設けられている。ただし、インダクタＬ１は、第１巻線ｎ１または第２巻線ｎ２に直列接続されていればよく、その配置場所は適宜変更可能である。例えば、インダクタＬ１は、第１巻線ｎ１と第２レグの中点との間に設けられていてもよい。また、インダクタＬ１は、実素子、トランスＴの漏れインダクタンス、または、実素子と漏れインダクタンスとの組み合わせであってもよい。
スイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４には、ダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４、および、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が並列に接続されている。スイッチング素子Ｑ１１〜Ｑ１４は、ＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ１１〜Ｑ１４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ１１〜Ｄ１４は、外付けの実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ１１〜Ｃ１４は、外付けの実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
第２フルブリッジ回路２０は、スイッチング素子Ｑ２１と、スイッチング素子Ｑ２２とが直列接続された第３レグと、スイッチング素子Ｑ２３と、スイッチング素子Ｑ２４とが直列接続された第４レグと、を有している。
トランスＴの第２巻線ｎ２の一端は第３レグの中点に接続され、他端は第４レグの中点に接続されている。上記のインダクタＬ１は、第２巻線ｎ２と、第３レグまたは第４レグの中点との間に設けられていてもよい。
スイッチング素子Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４には、ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、および、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４が並列に接続されている。スイッチング素子Ｑ２１〜Ｑ２４は、ＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ２１〜Ｑ２４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ２１〜Ｄ２４は、外付けの実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ２１〜Ｃ２４は、外付けの実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
スイッチング素子Ｑ１１〜Ｑ１４およびスイッチング素子Ｑ２１〜Ｑ２４それぞれのゲート端子は、制御回路３０に接続されている。制御回路３０は、ＤＣ−ＤＣコンバータ１の出力電力が、設定される目標電力となるように、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをスイッチング制御する。本実施形態では、制御回路３０は、スイッチング損失を低減するために、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のいずれかをソフトスイッチングする。
＜２．ソフトスイッチング動作について＞
以下に、各スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のスイッチング動作について説明する。なお、本実施の形態では、３-ＬＥＶＥＬ方式のＤＡＢ制御が採用されている。
ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２および入出力端子ＩＯ２１、ＩＯ２２の一方から他方、または、他方から一方への電力伝送を行う。以下では、入出力端子ＩＯ１１、ＩＯ１２を入力側とし、入出力端子ＩＯ２１、ＩＯ２２を出力側として説明する。また、また、本実施形態では、第１フルブリッジ回路１０は低圧側、第２フルブリッジ回路２０は高圧側とする。
図２は、各スイッチング素子Ｑ１１〜Ｑ１４、および、スイッチング素子Ｑ２１〜Ｑ２４のオンオフのタイミングチャートである。図３、図４および図５は、ＤＣ−ＤＣコンバータ１での電流経路を説明するための図である。図３〜図５では、図１のインダクタＬ１およびトランスＴを等価的なインダクタＬで表している。このインダクタＬは、本発明の「インダクタンス成分」の一例である。また、各図では、各スイッチング素子は簡略化した回路記号で示している。
図２において、Ｖ１は、図１に示す、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２との中点と、スイッチング素子Ｑ１３とスイッチング素子Ｑ１４との中点との電位差である。Ｖ２は、スイッチング素子Ｑ２１とスイッチング素子Ｑ２２との中点と、スイッチング素子Ｑ２３とスイッチング素子Ｑ２４との中点との電位差である。ＩＬは、インダクタＬに流れる電流である。図２において、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４について、実線波形はゲート・ソース間電圧の波形であり、破線波形は、ドレイン電流の波形を示す。
（ｔ０〜ｔ１）
ｔ０〜ｔ１期間では、スイッチング素子Ｑ１１、Ｑ１４および、スイッチング素子Ｑ２１、Ｑ２４が共にオン、スイッチング素子Ｑ１２、Ｑ１３および、スイッチング素子Ｑ２２、Ｑ２３が共にオフである。この場合、図３（Ａ）に示すように、直流電源Ｅ１から、スイッチング素子Ｑ１１、インダクタＬ、スイッチング素子Ｑ２１、直流電源Ｅ２、スイッチング素子Ｑ２４、スイッチング素子Ｑ１４の順に電流が流れる。インダクタＬには、直流電源Ｅ１、Ｅ２の電源電圧が印加される。つまり、図２に示すように、インダクタ電流ＩＬは増加する。
タイミングｔ１では、スイッチング素子Ｑ１４がターンオフされ、スイッチング素子Ｑ１３がターンオンされる。このとき、スイッチング素子Ｑ１４のターンオフと、スイッチング素子Ｑ１３のターンオンとの間に、デッドタイムが設けられている。このデッドタイムでは、スイッチング素子Ｑ１３、Ｑ１４が共にオフとなる。インダクタＬには、その性質上、インダクタ電流ＩＬが流れ続ける。
このため、デッドタイムでは、第２フルブリッジ回路２０から、第１フルブリッジ回路１０のキャパシタＣ１３およびキャパシタＣ１４それぞれに電流が流れる。そして、キャパシタＣ１３は放電され、キャパシタＣ１４は充電される。キャパシタＣ１３の放電が完了すると、図３（Ｂ）に示すように、ダイオードＤ１３がオンとなる。つまり、スイッチング素子Ｑ１３のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１３をターンオンすると、ＺＶＳとなる。
（ｔ１〜ｔ２）
ｔ１〜ｔ２期間では、スイッチング素子Ｑ１１、Ｑ１３、および、スイッチング素子Ｑ２１、Ｑ２４が共にオン、スイッチング素子Ｑ１２、Ｑ１４、および、スイッチング素子Ｑ２２、Ｑ２３が共にオフである。この場合、図４（Ａ）に示すように、直流電源Ｅ２から、スイッチング素子Ｑ２１、インダクタＬ、スイッチング素子Ｑ１１、スイッチング素子Ｑ１３、スイッチング素子Ｑ２４の順に電流が流れる。つまり、インダクタ電流ＩＬは、ｔ０〜ｔ１期間とは逆方向に流れる。このため、図２に示すように、インダクタ電流ＩＬは減少する。
タイミングｔ２では、スイッチング素子Ｑ２４がターンオフされ、スイッチング素子Ｑ２３がターンオンされる。このとき、スイッチング素子Ｑ２４のターンオフと、スイッチング素子Ｑ２３のターンオンとの間に、デッドタイムが設けられている。タイミングｔ１での説明と同様に、デッドタイムでは、第１フルブリッジ回路１０から、第２フルブリッジ回路２０のキャパシタＣ２３およびキャパシタＣ２４それぞれに電流が流れる。そして、キャパシタＣ２３は放電され、キャパシタＣ２４は充電される。キャパシタＣ２３の放電が完了すると、ダイオードＤ２３がオンとなる。つまり、スイッチング素子Ｑ２３のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ２３をターンオンすると、ＺＶＳとなる。そして、図４（Ｂ）に示す経路に電流が流れる。
（ｔ２〜ｔ３）
ｔ２〜ｔ３期間では、スイッチング素子Ｑ１１、Ｑ１３、および、スイッチング素子Ｑ２１、Ｑ２３が共にオン、スイッチング素子Ｑ１２、Ｑ１４、および、スイッチング素子Ｑ２２、Ｑ２４が共にオフである。この場合、図４（Ｂ）に示す経路に電流が流れる。インダクタＬには、直流電源Ｅ１、Ｅ２の電源電圧が印可されず、図２に示すように、インダクタ電流ＩＬは変化しない。つまり、この期間のインダクタ電流ＩＬは無効電流であり、この期間の電力は、無効電力である。
タイミングｔ３では、第１フルブリッジ回路１０において、スイッチング素子Ｑ１１をターンオフし、スイッチング素子Ｑ１２をターンオンする。また、第２フルブリッジ回路２０において、スイッチング素子Ｑ２１をターンオフし、スイッチング素子Ｑ２２をターンオンする。この場合、第１フルブリッジ回路１０および第２フルブリッジ回路２０それぞれにおいてＺＶＳを実現するためには、後述する条件を満たす必要がある。しかしながら、本実施形態の制御では、第１フルブリッジ回路１０および第２フルブリッジ回路２０それぞれにおいて、後述する条件を満たすことができない。その理由は後述する。
本実施形態では、低圧側の第１フルブリッジ回路１０において、スイッチング素子Ｑ１１のターンオフと、スイッチング素子Ｑ１２のターンオンとの間に、スイッチング素子Ｑ１２をターンオンする。つまり、スイッチング素子Ｑ１２は、ＺＶＳ条件が満たされず、ハードスイッチングする。
一方で、高圧側の第２フルブリッジ回路２０において、スイッチング素子Ｑ２１のターンオフと、スイッチング素子Ｑ２２のターンオンとの間に、デッドタイミングが設けられている。このデッドタイミングでは、キャパシタＣ２２が放電され、ダイオードＤ２２がオンされる。そして、スイッチング素子Ｑ２２をターンオンすると、ＺＶＳとなる。
（ｔ３〜ｔ４）
ｔ３〜ｔ４期間では、スイッチング素子Ｑ１２、Ｑ１３、および、スイッチング素子Ｑ２２、Ｑ２３が共にオン、スイッチング素子Ｑ１１、Ｑ１４、および、スイッチング素子Ｑ２１、Ｑ２４が共にオフである。この場合、図５に示す経路に電流が流れる。インダクタＬには、直流電源Ｅ１、Ｅ２の電源電圧が、図３（Ａ）の場合と逆方向に印可され、図２に示すように、インダクタ電流ＩＬは減少する。
タイミングｔ４では、タイミングｔ１での説明と同様、デッドタイムにおいて、キャパシタＣ１４が放電され、ダイオードＤ１４がオンされる。そして、スイッチング素子Ｑ１４をターンオンすると、ＺＶＳとなる。
＜３．ＺＶＳの条件について＞
以下に、ＺＶＳを実現するための条件について詳細に説明する。
ここでは、タイミングｔ１を例に挙げてについて説明する。前記のように、タイミングｔ１でのデッドタイムにおいて、インダクタＬによって、キャパシタＣ１３、Ｃ１４が充放電された後に、切替対象のスイッチング素子Ｑ１３のドレイン・ソース間電圧がゼロであれば、スイッチング素子Ｑ１３のターンオンはＺＶＳとなる。つまり、インダクタＬのエネルギーは、少なくとも、キャパシタＣ１３、Ｃ１４それぞれに蓄積される全エネルギー以上であれば、スイッチング素子Ｑ１３をＺＶＳできる。
ここで、インダクタＬのインダクタンスをＬ、キャパシタＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４それぞれのキャパシタンスをＣ、直流電源Ｅ１の電源電圧をＶｘ（図１参照）で表す場合、以下の式（１）が成り立つと、上記条件が満たされる。
Figure 2020036396
 式（１）は、以下の式（２）に変換される。なお、式（２）のαは補正係数であり、必要に応じて適宜値が設定される。以下では、α＝１とする。
Figure 2020036396
式（２）のα・Ｖｘ√（２Ｃ／Ｌ）を閾値電流Ｉrefとする。タイミングｔ１でのデッドタイムにおいて、｜ＩＬ｜≧｜Ｉref｜であれば、スイッチング素子Ｑ１３のＺＶＳが可能となる。他のタイミングにおいても、｜ＩＬ｜≧｜Ｉref｜であれば、ＺＶＳが可能となる。
しかしながら、タイミングｔ３では、上記のように、第１フルブリッジ回路１０および第２フルブリッジ回路２０それぞれで、スイッチング素子がターンオン、ターンオフされる。タイミングｔ３では、図４（Ｂ）に示す経路で電流が流れる。第１フルブリッジ回路１０において、スイッチング素子Ｑ１１と、インダクタＬとは同極性となる。また、第２フルブリッジ回路１０において、スイッチング素子Ｑ２１と、インダクタＬとは逆極性となる。つまり、スイッチング素子Ｑ１１をＺＶＳするための条件は、ＩＬ＞０となり、スイッチング素子Ｑ２１をＺＶＳするための条件は、ＩＬ＜０となる。したがって、スイッチング素子Ｑ１１と、スイッチング素子Ｑ２１との両方について、ＺＶＳを実現させる条件を満たすことができない。
そこで、本実施形態では、無効電力から有効電力への切り替え時に、電力伝送効率の影響が小さい低圧側の第１フルブリッジ回路１０において、スイッチング素子Ｑ１１はＺＶＳせず、ハードスイッチングする。これにより、電力伝送効率の影響が大きい高圧側の第２フルブリッジ回路２０においてＺＶＳの条件を満たすことができ、スイッチング素子Ｑ２１をＺＶＳすることができる。
なお、タイミングｔ０において、スイッチング素子Ｑ１１をターンオン、スイッチング素子Ｑ２１をターンオフする場合も同様である。つまり、タイミングｔ０では、スイッチング素子Ｑ１１はハードスイッチングし、スイッチング素子Ｑ２１はＺＶＳする。このように、本実施の形態では、低圧側のブリッジ回路１０でのみハードスイッチングされる。
以上のように、本実施形態では、第１レグと第３レグとのスイッチングタイミングが重なるため、低圧側である第１フルブリッジ回路１０の第１レグのスイッチング素子Ｑ１１、Ｑ１２をハードスイッチングする。これにより、高圧側である第２フルブリッジ回路２０のスイッチング素子Ｑ２１、Ｑ２２をＺＶＳすることができる。第２レグ、第３レグ、第４レグの各スイッチング素子をＺＶＳすることで、スイッチング損失を低減し、電力伝送効率の低下を抑制できる。
即ち、ここでは、双方のブリッジ回路のうち少なくとも何れかが、ハードスイッチングを余儀なくされる場面であると理解されたい。この場面では、低電圧側のブリッジ回路１０で一時的にハードスイッチを許容し、高電圧側のブリッジ回路２０が常にＺＶＳ動作され続けることが分かる。このように、本実施の形態では、高電圧側のブリッジ回路２０の設計に際し、その電気的条件に見合ったパワートランジスタを選択できる。一方、低電圧側のブリッジ回路１０では、低電圧の環境下で制御される性質上、スイッチングサージは大きくならず、ここにあってもパワートランジスタの耐圧スペックを低廉なものとできる。上述の如く、本実施の形態に係るコンバータでは、この回路全体として、搭載すべきパワートランジスタのハイスペック化を招かぬ工夫が施されている。
＜４．変形例＞
以上、本発明の実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
上記の実施形態では、入出力端子ＩＯ１１、ＩＯ１２を入力側とし、入出力端子ＩＯ２１、ＩＯ２２を出力側として説明した。しかしながら、ＤＣ−ＤＣコンバータ１は双方向に電力伝送可能である。したがって、入出力端子ＩＯ１１、ＩＯ１２を出力側とし、入出力端子ＩＯ２１、ＩＯ２２を入出力側とすることが可能である。この場合、上記の実施形態と同様に説明することができため、その説明を省略する。なお、ＤＣ−ＤＣコンバータ１は、双方向型でなくてもよい。
また、ＺＶＳを満たす条件は、スイッチング素子のスイッチングタイミングに応じて、適宜変更される。例えば、第１フルブリッジ回路１０において、デッドタイミングで、スイッチング素子Ｑ１１〜Ｑ１４がオフとなる場合、インダクタＬのエネルギーは、少なくとも、キャパシタＣ１１〜Ｃ１４それぞれに蓄積される全エネルギー以上であれば、スイッチング素子Ｑ１１〜Ｑ１４をＺＶＳできる。この場合、インダクタＬに閾値電流Ｉref（Ｉref＝α・Ｖｘ√（４Ｃ／Ｌ））以上のインダクタ電流ＩＬが流れるように適宜設定することで、スイッチング素子Ｑ１１〜Ｑ１４のＺＶＳが可能となる。
また、上記の実施形態または変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
１ ：ＤＣ−ＤＣコンバータ
１０ ：第１フルブリッジ回路
２０ ：第２フルブリッジ回路
３０ ：制御回路
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４：キャパシタ
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４：キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４：ダイオード
Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４：ダイオード
Ｅ１ ：直流電源
Ｅ２ ：直流電源
ＩＯ１１ ：入出力端子
ＩＯ１２ ：入出力端子
ＩＯ２１ ：入出力端子
ＩＯ２２ ：入出力端子
Ｌ ：インダクタ
Ｌ１ ：インダクタ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４：スイッチング素子
Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４：スイッチング素子
Ｔ ：トランス
Ｖｘ ：電源電圧
Ｖｙ ：電源電圧
Ｖ１ ：電圧
Ｖ２ ：電圧
ｎ１ ：第１巻線
ｎ２ ：第２巻線

Claims (6)

  1. ２つのスイッチング素子が直列接続された第１レグと、２つのスイッチング素子が直列接続された第２レグとを有する第１フルブリッジ回路と、
    ２つのスイッチング素子が直列接続された第３レグと、２つのスイッチング素子が直列接続された第４レグとを有する第２フルブリッジ回路と、
    一端が前記第１レグの中点に接続され、他端が前記第２レグの中点に接続された第１巻線と、一端が前記第３レグの中点に接続され、他端が前記第４レグの中点に接続された第２巻線と、を有し、前記第１巻線と前記第２巻線とが磁気結合するトランスと、
    前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子をスイッチング制御する制御回路と、
    を備え、
    前記第１フルブリッジ回路は低圧側であり、前記第２フルブリッジ回路は高圧側であり、
    前記制御回路は、
    前記第２フルブリッジ回路の各スイッチング素子をソフトスイッチングし、
    前記第１フルブリッジ回路が有するスイッチング素子のうち、少なくとも一つをハードスイッチングし、他をソフトスイッチングする、
    コンバータ。
  2. 請求項１に記載のコンバータであって、
    前記制御回路は、
    前記第１レグまたは前記第２レグの一方が有する２つのスイッチング素子をハードスイッチングし、他方が有する２つのスイッチング素子をソフトスイッチングする、
    コンバータ。
  3. 請求項１または請求項２に記載のコンバータであって、
    前記制御回路は、
    前記第１フルブリッジ回路および前記第２フルブリッジ回路の一方から他方へ出力される有効電力と無効電力とを制御し、前記無効電力から前記有効電力への切り替え時に、前記他方のスイッチング素子をハードスイッチングする、
    コンバータ。
  4. 請求項１から請求項３までのいずれか一つに記載のコンバータであって、
    前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分、
    をさらに備え、
    前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子は、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを有し、
    ソフトスイッチングの対象となる前記スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、
    前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、ソフトスイッチングの対象となる前記スイッチング素子が有する前記キャパシタに蓄積されるエネルギー以上となるように、設定されている、
    コンバータ。
  5. 請求項４に記載のコンバータであって、
    前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、
    Ｉref＝α・Ｖｘ√（２Ｃ／Ｌ）、
    を満たす、コンバータ。
  6. 請求項４に記載のコンバータであって、
    前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、
    Ｉref＝α・Ｖｘ√（４Ｃ／Ｌ）、
    を満たす、コンバータ。
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