JP2020021356A

JP2020021356A - Semiconductor device

Info

Publication number: JP2020021356A
Application number: JP2018145840A
Authority: JP
Inventors: 悠介酒見; Yusuke Sakami; 崇河野; Takashi Kono
Original assignee: NEC Corp; University of Tokyo NUC
Current assignee: NEC Corp; University of Tokyo NUC
Priority date: 2018-08-02
Filing date: 2018-08-02
Publication date: 2020-02-06

Abstract

To provide a semiconductor device having high degree of integration and achieving power saving.SOLUTION: A semiconductor device comprises: an input unit 1 which applies an input voltage; a bistable circuit unit 3 in which a transition probability of an output voltage which transitions between a high level voltage and a low level voltage varies non-linearly according to the input voltage applied from the input unit 1; and an output circuit unit 4 that outputs an output current corresponding to the transition probability of the output voltage.SELECTED DRAWING: Figure 4

Description

本発明は、半導体装置に関し、特に神経形態学的アナログ回路（neuromorphic analog circuit）の構成要素として使用できる半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device that can be used as a component of a neuromorphic analog circuit.

神経形態学的システム（neuromorphic system）とは、脳神経系の情報処理からヒントを得て、又は脳神経系の情報処理を模倣することにより構築された、情報処理システムのことをいう。神経形態学的システムを用いることにより、既存のデジタルコンピュータでは難しい情報処理が、効率的に実行されることが期待されている。 A neuromorphic system refers to an information processing system that is constructed by inducing information from the information processing of the brain nervous system or by imitating information processing of the brain nervous system. By using a neuromorphological system, it is expected that information processing that is difficult with existing digital computers will be efficiently executed.

神経形態学的システムの一つであるシリコン神経ネットワーク（silicon neuronal network）は、神経ネットワークの電気生理学的活動を再現する回路である。シリコン神経ネットワークは、多数のシリコンニューロン回路（silicon neuron circuits）がシリコンシナプス回路（silicon synapse circuits）を介して結合したものである。電子回路版神経ネットワークを築くことにより、シリコン神経ネットワークは、神経ネットワークと同等の電気活動をリアルタイム又はそれ以上の速度で再現することが可能である。 A silicon neuronal network, one of the neuromorphological systems, is a circuit that reproduces the electrophysiological activity of a neural network. The silicon neural network is formed by connecting a large number of silicon neuron circuits via silicon synapse circuits. By building an electronic neural network, a silicon neural network can reproduce electrical activity equivalent to the neural network in real time or at a higher speed.

しかしながら、シリコン神経ネットワークを用いて認知機能などの高次機能を実現するためには、多数のニューロンを１チップ又はマルチチップ内に集積する必要がある。ここで、ニューロンとは、神経系を構成する細胞のことをいう。ニューロンの機能は、情報処理と情報伝達とに特化した機能であって、動物に特有のものである。 However, in order to realize higher-order functions such as a cognitive function using a silicon neural network, it is necessary to integrate many neurons in one chip or a multi-chip. Here, a neuron refers to a cell constituting the nervous system. The function of a neuron is a function specialized for information processing and information transmission, and is unique to animals.

多数のニューロンを１チップ又はマルチチップ内に集積するためには、実用化へ向けた集積度の向上、消費電力の低減、及び製造バラつきに対するロバスト性などが要求される。ここで、ロバスト性とは、応力や環境の変化といった外乱の影響によって、特性が変化することを阻止する内的な仕組みの向上のことをいう。 In order to integrate a large number of neurons in one chip or a multichip, it is required to improve the degree of integration for practical use, reduce power consumption, and robustness against manufacturing variations. Here, the robustness refers to an improvement in an internal mechanism for preventing a characteristic from changing due to a disturbance such as a stress or a change in an environment.

神経細胞は、多くの場合、膜電位などに対して非線形な電気的特性を持つことが知られている。また、シリコン神経ネットワーク回路において、非線形な入出力特性を持つ回路は基盤的な役割を担っている。 It is known that nerve cells often have non-linear electrical characteristics with respect to the membrane potential and the like. In a silicon neural network circuit, a circuit having nonlinear input / output characteristics plays a fundamental role.

ここで非線形な特性、また非線形関数とは、

で表わされる線形な入出力特性を持つ関数以外のものを一般に示す。 Here, the nonlinear characteristics and nonlinear functions are

A function other than a function having a linear input / output characteristic represented by

例えば、二次関数、指数関数、も非線形関数であり、

で表されるような関数(シグモイド関数)も非線形関数である。 For example, quadratic and exponential functions are also non-linear functions,

The function represented by (sigmoid function) is also a nonlinear function.

非特許文献１では、入出力に非関数的な特性をもつ素子を用いた技術であって、図１に示すような、シリコンニューロン回路１０を実現する技術を開示している。 Non-Patent Document 1 discloses a technology using an element having non-functional characteristics for input and output, and realizing a silicon neuron circuit 10 as shown in FIG.

図１に示されたシリコンニューロン回路１０は、複数の非線形回路を組み合わせた回路である。非線形回路は、例えば、図２に示す差動対増幅器２０や、図３に示すカスコード回路３０で実現される。 The silicon neuron circuit 10 shown in FIG. 1 is a circuit obtained by combining a plurality of nonlinear circuits. The nonlinear circuit is realized by, for example, the differential pair amplifier 20 shown in FIG. 2 or the cascode circuit 30 shown in FIG.

図１において、ｆ_ｖ回路１１およびｇ_ｖ回路１２の各々は、非線形な入出力特性をもつ回路である。図１におけるｆ_ｖ回路１１は、図２に示す差動対増幅器２０で実装されており、ｇ_ｖ回路１２は、図３に示すカスコード回路３０で実装されている。 In Figure 1, each of _{f v} circuit 11 and _{g v} circuit 12 is a circuit having a non-linear input-output characteristics. The _fv circuit 11 in FIG. 1 is implemented by the differential pair amplifier 20 shown in FIG. 2, and the _gv circuit 12 is implemented by the cascode circuit 30 shown in FIG.

図１において、Ｉ_ａｖは定電流源である。また、Ｃはキャパシタであり膜電位Ｖを保持している。さらに、このシリコンニューロン回路１０は、例えば、他のニューロンなどから刺激電流Ｉ_ｓｔｉｍを受け取ることができる。図１のシリコンニューロン回路１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）をサブスレショルド領域で用いることによって電流量を抑え、低消費電力化を実現している。 In FIG. 1, _Iav is a constant current source. C is a capacitor that holds the membrane potential V. Further, the silicon neuron circuit 10 can receive a stimulation current _Istim from another neuron, for example. The silicon neuron circuit 10 of FIG. 1 uses a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) in the sub-threshold region to reduce the amount of current and achieve low power consumption.

また、非特許文献２は、ノイズを用いた回路技術として、ストカスティックレゾナンス（stochastic resonance (SR)）という現象を利用した論理ゲートを報告している。さらに、特許文献１は、ＳＲＡＭ（Static Random Access Memory）に対してビットエラーを恣意的に起こすことで、アニーリング計算を実現する技術を開示している。 In addition, Non-Patent Document 2 reports a logic gate using a phenomenon called stochastic resonance (SR) as a circuit technique using noise. Further, Patent Literature 1 discloses a technique for arbitrarily causing a bit error in an SRAM (Static Random Access Memory) to realize an annealing calculation.

また、非特許文献３は、スイッチドキャパシタ回路（switched capacitor circuits）技術を利用した神経形態学的システムを報告している。非特許文献３は、デジタル制御されたスイッチイングパルス信号を用いてスイッチドキャパシタのスイッチを駆動することで、神経形態学的システムを構築する技術を開示している。 Non-Patent Document 3 reports a neuromorphological system using switched capacitor circuits technology. Non-Patent Document 3 discloses a technology for constructing a neuromorphological system by driving a switch of a switched capacitor using a digitally controlled switching pulse signal.

特許文献２は、複数の非線形応答部を備えた微小信号検出システムを開示している。各非線形応答部は、入力信号の電圧あるいは電流の大きさに応じて非線形に応答した信号を出力する双安定回路を含む。双安定回路は、入力信号の電圧あるいは電流の大きさと双安定回路の出力電圧あるいは電流の大きさに応じてヒステリシスに出力信号が変化するとともに、出力信号において２つの値を取り得る確率が他の値を取り得る確率よりも高くなるように構成される。各構成等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現される。 Patent Document 2 discloses a small signal detection system including a plurality of nonlinear response units. Each nonlinear response section includes a bistable circuit that outputs a signal that responds nonlinearly according to the magnitude of the voltage or current of the input signal. The bistable circuit has an output signal that changes in a hysteretic manner according to the magnitude of the voltage or current of the input signal and the magnitude of the output voltage or current of the bistable circuit, and the probability that the output signal can take two values is another. It is configured to be higher than the probability of taking a value. Each configuration or the like is realized by hardware, for example, by designing a part or all of the components using an integrated circuit.

特許文献３は、クロック信号の周波数を測定する周波数測定装置を開示している。特許文献３では、スイッチドキャパシタを含んで構成された等価抵抗回路を含む充放電回路を開示している。等価抵抗回路は、２端子回路の両端に２つの制御スイッチを直列接続すると共に、当該制御スイッチの共通接続ノードとグランドとの間にコンデンサを接続し、ＰＬＬ（phase-locked loop）回路の出力クロック信号が制御スイッチの制御端子に相補的に与えられるように接続されている。等価抵抗回路の等価抵抗値は周波数に応じて変化し、充放電回路はＰＬＬ回路の出力クロック信号の周波数に応じて充電速度が変化する。周波数測定装置は、半導体集積回路装置に備えられる。 Patent Document 3 discloses a frequency measurement device that measures the frequency of a clock signal. Patent Document 3 discloses a charge / discharge circuit including an equivalent resistance circuit including a switched capacitor. The equivalent resistance circuit connects two control switches in series at both ends of a two-terminal circuit, connects a capacitor between a common connection node of the control switches and a ground, and outputs an output clock of a PLL (phase-locked loop) circuit. The signals are connected so as to be supplied complementarily to the control terminal of the control switch. The equivalent resistance value of the equivalent resistance circuit changes according to the frequency, and the charging rate of the charge / discharge circuit changes according to the frequency of the output clock signal of the PLL circuit. The frequency measuring device is provided in a semiconductor integrated circuit device.

特開２０１６−０５１４９１号公報JP-A-2006-051491 国際公開第２０１５／１８９９２０号WO 2015/189920 特開２０１３−８８２８１号公報JP 2013-88281 A

T. Kohno, et al., “Qualitative-Modeling-Based Silicon Neurons and Their Networks”, Front. Neurosci. 10, 273 (2016)T. Kohno, et al., “Qualitative-Modeling-Based Silicon Neurons and Their Networks”, Front. Neurosci. 10, 273 (2016). K. Murali, et al., “Reliable logic circuit elements that exploit nonlinearity in the Presence of a Noise Floor” , Phys. Rev. Lett. 102, 104101 (2009).K. Murali, et al., “Reliable logic circuit elements that exploit nonlinearity in the Presence of a Noise Floor”, Phys. Rev. Lett. 102, 104101 (2009). C. Mayr, et al., “A Biological-Real time Neuromorphic System in 28 nm CMOS Using Low-Leakage Switched Capacitor Circuits”, IEEE, Transactions on Biomedical Circuits and Systems, 10, 243 (2016).C. Mayr, et al., “A Biological-Real time Neuromorphic System in 28 nm CMOS Using Low-Leakage Switched Capacitor Circuits”, IEEE, Transactions on Biomedical Circuits and Systems, 10, 243 (2016).

非特許文献１に開示されているような、シリコンニューロン回路１０は、回路規模や消費電力が小さいアナログ回路での実装が期待されている。そして、集積度の向上や、電力効率のさらなる向上が求められている。しかしながら、一般的に、アナログ回路は、デジタル回路と比較して回路の精度がより求められる。したがって、アナログ回路は、回路を構成する各要素の製造誤差許容度が、デジタル回路と比較して低い。その結果、アナログ回路は、デジタル回路で用いられるような高集積プロセスを用いて製造することが困難であるという問題がある。 The silicon neuron circuit 10 as disclosed in Non-Patent Document 1 is expected to be implemented by an analog circuit having a small circuit size and low power consumption. There is a demand for an improvement in the degree of integration and a further improvement in power efficiency. However, in general, analog circuits require higher circuit accuracy than digital circuits. Therefore, the analog circuit has a lower tolerance for the manufacturing error of each element constituting the circuit than the digital circuit. As a result, there is a problem that it is difficult to manufacture an analog circuit using a highly integrated process as used in a digital circuit.

非特許文献２は、単に、ストカスティックレゾナンスという現象を利用した、ノイズを伴う非線形システム（noisy nonlinear system）を開示しているに過ぎない。 Non-Patent Document 2 merely discloses a noisy nonlinear system using noise, which utilizes the phenomenon of stochastic resonance.

特許文献１も、単に、ＳＲＡＭのビットエラーを恣意的に起こすことでアニーリング計算を実現する技術を開示しているに過ぎない。 Patent Literature 1 merely discloses a technique for achieving an annealing calculation by arbitrarily causing an SRAM bit error.

また、非特許文献３で報告されたアナログ回路の微細化の問題を軽減するスイッチドキャパシタ回路技術は、神経形態学的システム設計に重要な、入出力特性に非線形が乏しいため、様々なニューロンの発火特性を再現することが難しい、という課題がある。 In addition, the switched-capacitor circuit technology that reduces the problem of analog circuit miniaturization reported in Non-Patent Document 3 is important for neuromorphological system design, and because input / output characteristics are poor in non-linearity, various types of neurons are required. There is a problem that it is difficult to reproduce the ignition characteristics.

特許文献２は、単に、出力信号において２つの値を取り得る確率が他の値を取り得る確率よりも高くなるように構成された、双安定回路を開示しているに過ぎない。 Patent Literature 2 merely discloses a bistable circuit configured such that the probability of taking two values in an output signal is higher than the probability of taking other values.

特許文献３は、単に、出力クロック信号の周波数に応じて充電速度が変化する充放電回路を開示しているに過ぎない。 Patent Literature 3 merely discloses a charge / discharge circuit in which a charging speed changes according to the frequency of an output clock signal.

本発明の目的は、上記課題に鑑み、集積度が高く、かつ、省電力化を図った神経形態学的システムを実現する半導体装置を提供することにある。 In view of the above problems, an object of the present invention is to provide a semiconductor device that realizes a neuromorphological system that has a high degree of integration and saves power.

本発明の一態様として、半導体装置は、出力電圧としてハイレベル電圧又はローレベル電圧を確率的に出力する双安定回路と、前記双安定回路に入力電圧を印加して、前記出力電圧が前記ハイレベル電圧と前記ローレベル電圧との間を遷移する遷移確率を変化させる入力手段と、前記出力電圧の遷移確率に応じた出力電流を出力する出力手段と、を備える。 According to one embodiment of the present invention, a semiconductor device includes a bistable circuit that stochastically outputs a high-level voltage or a low-level voltage as an output voltage, and an input voltage that is applied to the bistable circuit so that the output voltage is high. Input means for changing a transition probability of transition between a level voltage and the low level voltage, and output means for outputting an output current according to the transition probability of the output voltage.

本発明によれば、集積度が高く、かつ、省電力化を図った半導体装置を提供できる。 According to the present invention, it is possible to provide a semiconductor device with a high degree of integration and low power consumption.

非特許文献１に開示されている、シリコンニューロン回路を実現する技術の一例を示す図である。FIG. 2 is a diagram illustrating an example of a technique for realizing a silicon neuron circuit disclosed in Non-Patent Document 1. 図１に示したシリコンニューロン回路を実現する技術である非線形回路（差動増幅器）を示す図である。FIG. 2 is a diagram illustrating a non-linear circuit (differential amplifier) that is a technique for realizing the silicon neuron circuit illustrated in FIG. 1. 図１に示したシリコンニューロン回路を実現する技術である非線形回路（カスコード回路）を示す図である。FIG. 2 is a diagram illustrating a non-linear circuit (cascode circuit) that is a technique for realizing the silicon neuron circuit illustrated in FIG. 1. 本発明の実施形態に係る半導体装置の非線形回路の一例を示すブロック図である。FIG. 2 is a block diagram illustrating an example of a non-linear circuit of the semiconductor device according to the embodiment of the present invention. 本発明の実施形態による半導体装置の非線形回路の概略構成の一例を示す図である。FIG. 2 is a diagram illustrating an example of a schematic configuration of a non-linear circuit of the semiconductor device according to the embodiment of the present invention. 図５に示した半導体装置の非線形回路において、入力電圧が一定のときの出力電流の例を示す図である。FIG. 6 is a diagram illustrating an example of an output current when an input voltage is constant in the nonlinear circuit of the semiconductor device illustrated in FIG. 5. 本発明の第１実施例による半導体装置の非線形回路を構成するストカスティック回路の構成の一例を示す図である。FIG. 2 is a diagram illustrating an example of a configuration of a stochastic circuit configuring a non-linear circuit of the semiconductor device according to the first embodiment of the present invention. 図７の双安定回路の入力電圧に応じて出力される出力電圧の例を示す図である。FIG. 8 is a diagram illustrating an example of an output voltage output according to an input voltage of the bistable circuit in FIG. 7. 異なる二つの安定状態を有する動力学系ポテンシャルの一例を示す図である。It is a figure showing an example of a dynamics system potential which has two different stable states. 異なる二つの安定状態を有する動力学系ポテンシャルの他の例を示す図である。FIG. 9 is a diagram illustrating another example of a dynamic system potential having two different stable states. 本発明の第２実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。FIG. 6 is a diagram illustrating an example of a configuration of a bistable circuit used in a stochastic circuit of a semiconductor device according to a second embodiment of the present invention. 図１１の双安定回路のインバータの入出力特性を示す図である。FIG. 12 is a diagram illustrating input / output characteristics of the inverter of the bistable circuit in FIG. 11. 図１１の双安定回路を２次元の動力学系で示した図である。FIG. 12 is a diagram illustrating the bistable circuit of FIG. 11 in a two-dimensional dynamic system. 図１１の双安定回路の動力学系が変化することを説明する図である。FIG. 12 is a diagram illustrating that a dynamic system of the bistable circuit in FIG. 11 changes. 本発明の第３実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。FIG. 11 is a diagram illustrating an example of a configuration of a bistable circuit used in a stochastic circuit of a semiconductor device according to a third embodiment of the present invention. 図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧のシミュレーション結果を示す図である。FIG. 16 is a diagram illustrating a simulation result of an output voltage of the bistable circuit when the input voltage of the bistable circuit in FIG. 15 is changed. 図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の平均値、および遷移確率を示す図である。FIG. 16 is a diagram illustrating an average value of output voltages of the bistable circuit and a transition probability when the input voltage of the bistable circuit in FIG. 15 is changed. 本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。FIG. 13 is a diagram illustrating an example of a configuration of a bistable circuit used in a stochastic circuit of a semiconductor device according to a fourth embodiment of the present invention. 本発明の第５実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。FIG. 14 is a diagram illustrating an example of a configuration of a bistable circuit used in a stochastic circuit of a semiconductor device according to a fifth embodiment of the present invention. 図１９の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧のシミュレーション結果を示す図である。FIG. 20 is a diagram illustrating a simulation result of an output voltage of the bistable circuit when the input voltage of the bistable circuit in FIG. 19 is changed. 図１９の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の遷移確率を示す図である。FIG. 20 is a diagram illustrating transition probabilities of output voltages of the bistable circuit when the input voltage of the bistable circuit in FIG. 19 is changed. 本発明の第６実施例による半導体装置のストカスティック回路に用いられる出力回路の構成の一例を示す図である。FIG. 16 is a diagram illustrating an example of a configuration of an output circuit used in a stochastic circuit of a semiconductor device according to a sixth embodiment of the present invention. 本発明の第７実施例による半導体装置のストカスティック回路に用いられる出力回路の構成の一例を示す図である。FIG. 16 is a diagram illustrating an example of a configuration of an output circuit used in a stochastic circuit of a semiconductor device according to a seventh embodiment of the present invention. 本発明の第７実施例の入力電圧を変化させたときの出力電圧の遷移確率と、電流出力の平均値のシミュレーション結果を示す図である。It is a figure showing the transition probability of the output voltage when changing the input voltage of the 7th example of the present invention, and the simulation result of the average value of current output.

以下、本発明の実施形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図４は、本発明の実施形態に係る半導体装置の非線形な入出力特性を有する回路の一例を示すブロック図である。 FIG. 4 is a block diagram showing an example of a circuit having nonlinear input / output characteristics of the semiconductor device according to the embodiment of the present invention.

図４に示された半導体装置は、入力部１と、ノイズ入力部２と、双安定回路部３と、出力回路部４と備える。入力部１は、入力電圧Ｖ_ｉｎを双安定回路部３に印加する。ノイズ入力部２は、双安定回路部３へノイズを印加する。双安定回路部３は、入力部１から印加された入力電圧Ｖ_ｉｎに応じて、ハイレベル電圧Ｖ_Ｈとローレベル電圧Ｖ_Ｌとの間で遷移する、出力電圧Ｖ_ｏｕｔの遷移確率が非線形に変化する回路である。遷移確率は、入力電圧によって制御される。出力回路部４は、出力電圧Ｖ_ｏｕｔの遷移確率に応じた、平均電流（出力電流）を出力する。 The semiconductor device shown in FIG. 4 includes an input unit 1, a noise input unit 2, a bistable circuit unit 3, and an output circuit unit 4. Input unit 1 applies an input voltage V _in the bistable circuit section 3. The noise input unit 2 applies noise to the bistable circuit unit 3. The bistable circuit unit 3 changes the transition probability between the high-level voltage _VH and the low-level voltage _VL _in response to the input voltage Vin applied from the input unit 1, and the transition probability of the output voltage _Vout becomes nonlinear. It is a circuit that changes. The transition probability is controlled by the input voltage. The output circuit unit 4 outputs an average current (output current) according to the transition probability of the output voltage _Vout .

このような構成の半導体装置は、集積度が高く、かつ、省電力化を図った神経形態学的システムを実現することが可能となる。 The semiconductor device having such a configuration can realize a neuromorphological system with high integration and low power consumption.

本発明の具体的な実施例を説明する前に、図５及び図６を参照して、本実施形態の基本的な構成について説明する。図５は、本発明の実施形態による半導体装置の非線形な入出力特性を有する回路（以下、「非線形回路」という。）５０の概略構成の一例を示す図である。 Before describing a specific example of the present invention, a basic configuration of the present embodiment will be described with reference to FIGS. FIG. 5 is a diagram illustrating an example of a schematic configuration of a circuit (hereinafter, referred to as “non-linear circuit”) 50 having non-linear input / output characteristics of the semiconductor device according to the embodiment of the present invention.

図５に示すように、本実施形態による非線形回路５０は、入力電圧Ｖ_ｉｎに対して、一つ以上のストカスティック回路５２が並列に接続された構成をしている。ここで、ストカスティックとは、確率的であることを意味する。 As shown in FIG. 5, the nonlinear circuit 50 according to the present embodiment has a configuration _in which one or more stochastic circuits 52 are connected in parallel to an input voltage Vin. Here, stochastic means stochastic.

各ストカスティック回路５２は、入力電圧ｖ_ｉｎに応じて、出力電流ｉ_ｏｕｔを発生する。各ストカスティック回路５２の時刻ｔに対する出力電流ｉ_ｏｕｔの値は、確定できない確率的なものである。例えば、出力電流ｉ_ｏｕｔの値は、図６に示すように、ｉ_Ｈをピーク電流とし、ｉ_Ｌに向かって減少していく波形が連なったものとなっている。各ストカスティック回路５２は、出力電流ｉ_ｏｕｔの時間平均が、入力電圧ｖ_ｉｎに対して、非線形に変化する回路として定義される。 Each stochastic circuit 52 according to the input voltage _{v in,} generating an output current _{i out.} The value of the output current i _out with respect to the time t of each stochastic circuit 52 is stochastic that cannot be determined. For example, as shown in FIG. 6, the value of the output current i _out is a series of waveforms having i _H as a peak current and decreasing toward i _L. Each stochastic circuit 52 is defined as a circuit _in which the time average of the output current i _out changes nonlinearly with respect to the input voltage vin.

入力電圧ｖ_ｉｎに対して並列に接続されたストカスティック回路５２は、それぞれ独立に動作する。ストカスティック回路５２の出力インピーダンスが有限な構成のときには、ストカスティック回路５２は抵抗器としての役割も担うことができる。各ストカスティック回路５２の出力電流ｉ_ｏｕｔは加算され、非線形回路５０は、総出力電流Ｉ＝ｉ_ｏｕｔ＋ｉ_ｏｕｔ＋ｉ_ｏｕｔ＋・・・＋ｉ_ｏｕｔを出力する構成となっている。非線形回路５０は、各ストカスティック回路５２の出力電流ｉ_ｏｕｔを加算することにより、確率的な動作に起因するノイズを低減することとしている。また、非線形回路５０は、各ストカスティック回路５２の出力電流ｉ_ｏｕｔを加算することにより、アナログ出力の回路精度の要求を下げることができる。さらに、ストカスティック回路５２はＣＭＯＳ（Complementary MOS）で構成される。これにより、非線形回路５０は、出力電流ｉ_ｏｕｔが変化するとき以外の電力消費を抑えることができる構成となっている。 Stochastic circuit 52 connected in parallel with the input voltage v _in operate independently. When the output impedance of the stochastic circuit 52 is finite, the stochastic circuit 52 can also serve as a resistor. The output current i _out of each stochastic circuit 52 is added, and the non-linear circuit 50 outputs the total output current I = i _out + i _out + i _out +... + I _out . The non-linear circuit 50 reduces the noise caused by the stochastic operation by adding the output current i _out of each stochastic circuit 52. In addition, the non-linear circuit 50 can reduce the requirement for the circuit accuracy of the analog output by adding the output current i _out of each stochastic circuit 52. Further, the stochastic circuit 52 is composed of a CMOS (Complementary MOS). Thus, the non-linear circuit 50 is configured to be able to suppress power consumption other than when the output current i _out changes.

（構成）
次に、本発明の第１実施例による半導体装置を構成するストカスティック回路７０の構成について説明する。 (Constitution)
Next, the configuration of the stochastic circuit 70 constituting the semiconductor device according to the first embodiment of the present invention will be described.

図７は、第１実施例の半導体装置の非線形回路を構成するストカスティック回路７０の構成の一例を示す図である。図示のストカスティック回路７０は、図５に示したストカスティック回路５２を、図７に示すような構成としたものである。 FIG. 7 is a diagram illustrating an example of a configuration of the stochastic circuit 70 that forms the nonlinear circuit of the semiconductor device according to the first embodiment. The illustrated stochastic circuit 70 has a configuration as illustrated in FIG. 7 in which the stochastic circuit 52 illustrated in FIG. 5 is configured.

ストカスティック回路７０は、双安定回路７２と、ノイズ印加回路７４と、出力回路７６とから成る。 The stochastic circuit 70 includes a bistable circuit 72, a noise applying circuit 74, and an output circuit 76.

双安定回路７２は、後述するように、出力電圧Ｖ_ｏｕｔとしてハイレベル電圧Ｖ_Ｈ又はローレベル電圧Ｖ_Ｌを出力する安定状態を有している。また、双安定回路７２は、ノイズ印加回路７４から印加されるノイズ（ｎｏｉｓｅ）によって、出力電圧Ｖ_ｏｕｔをハイレベル電圧Ｖ_Ｈ又はローレベル電圧Ｖ_Ｌの状態間を遷移させる構成となっている。さらに、双安定回路７２は、出力電圧Ｖ_ｏｕｔがハイレベル電圧Ｖ_Ｈとローレベル電圧Ｖ_Ｌとの間を遷移する遷移確率が、外部電圧（入力電圧）Ｖ_ｉｎを用いて制御可能な構成となっている。また、出力回路７６は、出力電圧Ｖ_ｏｕｔの遷移確率に応じた平均電流（出力電流）を出力する回路である。 The bistable circuit 72 has a stable state in which a high-level voltage _VH or a low-level voltage _VL is output as the output voltage _Vout, as described later. The bistable circuit 72 has a configuration in which the output voltage _Vout transitions between the high-level voltage _{VH and the} low-level voltage _VL due to noise applied from the noise application circuit 74. Furthermore, the bistable circuit 72 has a configuration _in which the transition probability that the output voltage _Vout transitions between the high-level voltage _VH and the low-level voltage _VL can be controlled using the external voltage (input voltage) Vin. Has become. The output circuit 76 is a circuit that outputs an average current (output current) according to the transition probability of the output voltage _Vout .

（動作）
図８に示すように、双安定回路７２は、時刻ｔに対する出力電圧Ｖ_ｏｕｔとして、入力電圧Ｖ_ｉｎに応じて、ハイレベル電圧Ｖ_Ｈ又はローレベル電圧Ｖ_Ｌのどちらかの電圧を確率的に出力する。出力回路７６は、双安定回路７２の出力電圧Ｖ_ｏｕｔが変化（Ｖ_Ｌ→Ｖ_Ｈ、またはＶ_Ｈ→Ｖ_Ｌ）、または１サイクル分変化(Ｖ_Ｌ→Ｖ_Ｈ→Ｖ_Ｌ、またはＶ_Ｈ→Ｖ_Ｌ→Ｖ_Ｈ)するごとに、電流を出力する。 (motion)
As shown in FIG. 8, the bistable circuit 72 stochastically outputs either the high-level voltage _VH or the low-level voltage _VL as the output voltage _{Vout with} respect to the time t _in accordance with the input voltage Vin. Output. The output circuit 76 changes the output voltage _Vout of the bistable circuit 72 ( _VL → _VH , or _VH → _VL ), or changes for one cycle ( _VL → _VH → _VL , or _VH → _VL → _VH ), and outputs a current.

図９は、双安定回路７２の挙動をポテンシャル上での動力学系で表した図である。その動力学系は、一方の極小値α又はもう一方の極小値βにおいて安定的に存在することができる。本例では、双安定回路７２は、出力電圧Ｖ_ｏｕｔとして、α状態ではハイレベル電圧Ｖ_Ｈを出力し、β状態ではローレベル電圧Ｖ_Ｌを出力するものとする。この状態でノイズ（ｎｏｉｓｅ）が印加されると、双安定回路７２は、一定確率でα状態からβ状態へ、又は、β状態からα状態へと状態が遷移する。 FIG. 9 is a diagram showing the behavior of the bistable circuit 72 in a dynamic system on a potential. The kinetic system can be stably present at one local minimum α or another local minimum β. In this example, the bistable circuit 72, as the output voltage V _out, the α state outputs a high level voltage V _H, the β state and outputs a low-level voltage V _L. When noise is applied in this state, the bistable circuit 72 changes the state from the α state to the β state or from the β state to the α state with a certain probability.

ここで、双安定回路７２に外部電圧（入力電圧）Ｖ_ｉｎが加わることにより、例えば、図９の破線で示すように、α状態のポテンシャルがβ状態のポテンシャルに比べて相対的に大きくなったとする。この場合には、状態遷移確率は、β状態での存在確率が大きくなるとともに、β状態からα状態への状態遷移確率も小さくなる。その結果、一定時間に状態が１サイクルする確率が小さくなる。双安定回路７２は、このような非線形現象を動作原理とすることで、入力電圧Ｖ_ｉｎに対して状態が遷移する遷移確率を、非線形に変化させることが可能になる。 Here, by an external voltage (input voltage) V _in is applied to the bistable circuit 72, for example, as shown by a broken line in FIG. 9, the potential of the α state becomes relatively large compared to the potential of the β state I do. In this case, as the state transition probability, the existence probability in the β state increases, and the state transition probability from the β state to the α state also decreases. As a result, the probability of one cycle of the state in a given time is reduced. Bistable circuit 72, by setting the operation principle such nonlinear phenomena, the transition probability state transitions to the input voltage V _in, it is possible to vary nonlinearly.

また、図１０に示すように実線から破線へとポテンシャルの障壁のみを変化させることで、α状態、β状態の相対的な安定性を一定にしたまま、遷移確率のみを非線形に変化させることも可能である。 Further, by changing only the potential barrier from the solid line to the broken line as shown in FIG. 10, it is possible to nonlinearly change only the transition probability while keeping the relative stability of the α state and the β state constant. It is possible.

（効果）
本第１実施例によれば、出力電圧Ｖ_ｏｕｔが一定時間に安定状態間を遷移する遷移確率が、入力電圧Ｖ_ｉｎに対して非線形に変化する特性を得ることができる。 (effect)
According to the first embodiment, the transition probabilities output voltage V _out transitions between stable states in a predetermined time, it is possible to obtain a characteristic that varies non-linearly with the input voltage V _in.

（構成）
次に、本発明の第２実施例による半導体装置を構成するストカスティック回路の構成について説明する。 (Constitution)
Next, the configuration of a stochastic circuit constituting a semiconductor device according to a second embodiment of the present invention will be described.

図１１は、第２実施例による半導体装置のストカスティック回路に用いられる双安定回路１１０の構成の一例を示す図である。図示の双安定回路１１０は、図７に示した双安定回路７２を、第１および第２のインバータ１１１および１１２を連結した双安定回路として構成した回路である。 FIG. 11 is a diagram illustrating an example of the configuration of the bistable circuit 110 used in the stochastic circuit of the semiconductor device according to the second embodiment. The illustrated bistable circuit 110 is a circuit in which the bistable circuit 72 illustrated in FIG. 7 is configured as a bistable circuit in which first and second inverters 111 and 112 are connected.

双安定回路１１０で使用する第１のインバータ１１１、又は第１のインバータ１１１と第２のインバータ１１２とに対して、バイアス電圧（入力電圧）Ｖ_ｉｎを印加することにより、図１２に示すように、インバータの入出力特性が変化する。図１２は、図１１の双安定回路１１０を構成するインバータ入出力特性を示す図である。 The first inverter 111 to be used in the bistable circuit 110, or the first inverter 111 and second inverter 112, by applying a bias voltage (input _{voltage) V in,} as shown in FIG. 12 Therefore, the input / output characteristics of the inverter change. FIG. 12 is a diagram showing the input / output characteristics of the inverter constituting the bistable circuit 110 of FIG.

（動作）
図１１の双安定回路１１０の動作は、出力電圧Ｖ_ｏｕｔと反転出力電圧／Ｖ_ｏｕｔとを変数とした２次元の動力学系を示したバタフライカーブを参照することで理解することができる。図１３は、図１１の双安定回路１１０を２次元の動力学系で示した図である。 (motion)
The operation of the bistable circuit 110 in FIG. 11 can be understood by referring to a butterfly curve showing a two-dimensional dynamic system in which the output voltage _Vout and the inverted output voltage / _Vout are variables. FIG. 13 is a diagram showing the bistable circuit 110 of FIG. 11 in a two-dimensional dynamic system.

図１３における二本の実線は、それぞれ、第１のインバータ１１１と第２のインバータ１１２の入出力特性となっている。二本の実線の交点γとδとは、それぞれ、第１および第２の安定点であり、第３の交点Ｓは鞍点である。ここで、鞍点とは、ある方向から見れば極大値であるが、別の方向から見れば極小値となる点をいう。第１の安定点γの出力電圧Ｖ_ｏｕｔは、グラウンド電圧Ｇｎｄである。第２の安定点δの出力電圧Ｖ_ｏｕｔは、Ｖ_ｄｄ（インバータの電源電圧）となる。 Two solid lines in FIG. 13 indicate input / output characteristics of the first inverter 111 and the second inverter 112, respectively. The intersections γ and δ of the two solid lines are the first and second stable points, respectively, and the third intersection S is the saddle point. Here, the saddle point is a point that has a local maximum value when viewed from a certain direction, but has a local minimum value when viewed from another direction. The output voltage V _{out at} the first stable point γ is the ground voltage Gnd. The output voltage V _{out at} the second stable point δ becomes V _dd (power supply voltage of the inverter).

それぞれの安定点（γ、δ）付近の状態は、その安定点へ向かうものとなる。その領域が大きければ大きいほど、その安定点（γ、δ）における安定性が高い。安定性は、例えば、鞍点（第３の交点Ｓ）の位置で判断することができる。鞍点（第３の交点Ｓ）が近ければ近いほど、安定性が低くなる。インバータのバイアス電圧（入力電圧）Ｖ_ｉｎを変化させることによって、鞍点（第３の交点Ｓ）の位置を変えることができる。すなわち、入力電圧Ｖ_ｉｎを変化させることによって、第１の安定点γと第２の安定点δとの安定性を変化させることができる。それぞれの安定点の安定性が変化することにより、安定点間を遷移する遷移確率が変化する。 The state near each of the stable points (γ, δ) is directed to the stable point. The larger the area, the higher the stability at that stable point (γ, δ). The stability can be determined, for example, based on the position of the saddle point (third intersection S). The closer the saddle point (third intersection S), the lower the stability. By changing the bias voltage (input voltage) V _in the inverter, it is possible to change the position of the saddle point (third intersection point S). That is, by varying the input voltage V _in, it is possible to change the first and stable point γ stability between the second stable point [delta]. As the stability of each stable point changes, the transition probability of transition between the stable points changes.

図１４に示すように、入力電圧Ｖ_ｉｎを増加させることにより、第１のインバータ１１１の入出力特性が実線から破線のように変化する。その結果、二つのインバータ１１１、１１２の入出力特性の鞍点（第３の交点Ｓ）がＳ´に変化する。これにより、第１の安定点γは、第３の交点（鞍点）Ｓ´が近くなるため安定性が低くなる。第２の安定点δは、第３の交点（鞍点）Ｓ´から遠くなるため安定性が高くなる。結果的に、入力電圧Ｖ_ｉｎが増加するほど、双安定回路１１０は、出力電圧Ｖ_ｏｕｔとして、Ｖ_ｄｄ（インバータの電源電圧）を出力するようになる。また、入力電圧Ｖ_ｉｎに対して出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとＧｎｄ電圧との間を遷移する遷移確率は、第２の安定点δの存在確率が高くなり、第２の安定点δから第１の安定点γへの遷移確率が小さくなるため、小さくなる。 As shown in FIG. 14, by increasing the input voltage V _in, input-output characteristics of the first inverter 111 changes as a solid line in broken line. As a result, the saddle point (third intersection S) of the input / output characteristics of the two inverters 111 and 112 changes to S '. As a result, the first stable point γ is close to the third intersection point (saddle point) S ′, so that the stability is reduced. The second stable point δ is farther from the third intersection point (saddle point) S ′, so that the stability is improved. Consequently, as the input voltage _{V in} increases, the bistable circuit 110, as the output voltage _{V _out,} so to output a _{V dd} (supply voltage of the inverter). Also, the transition probability of transition between the output voltage V _out is the power supply voltage and V _dd to Gnd voltage to the input voltage V _in the presence probability of the second stable point δ is high, the second stable point δ Is smaller because the transition probability from to the first stable point γ is smaller.

（効果）
本第２実施例によれば、出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が、入力電圧Ｖ_ｉｎに対して非線形に変化する特性（非線形特性）を得ることができる。 (effect)
According to the second embodiment, a characteristic (non-linear characteristic) is obtained _in which the transition probability that the output voltage V _out transitions between the power supply voltage V _dd and the ground voltage G nd changes nonlinearly with respect to the input voltage Vin. be able to.

（構成）
次に、本発明の第３実施例による半導体装置を構成するストカスティック回路の構成について説明する。 (Constitution)
Next, the configuration of a stochastic circuit constituting a semiconductor device according to a third embodiment of the present invention will be described.

図１５は、第３実施例による半導体装置のストカスティック回路に用いられる双安定回路１５０の構成の一例を示す図である。図示の双安定回路１５０は、図７に示した双安定回路７２を、制御用Ｐ型ＭＯＳＦＥＴ１５５用の第１の定電圧源Ｖ_ｐｃａｓと、制御用Ｎ型ＭＯＳＦＥＴ１５６用の第２の定電圧源Ｖ_ｎｃａｓとを用いて構成した回路である。 FIG. 15 is a diagram illustrating an example of the configuration of the bistable circuit 150 used in the stochastic circuit of the semiconductor device according to the third embodiment. The bistable circuit 150 shown in the figure is configured by connecting the bistable circuit 72 shown in FIG. 7 to a first constant voltage source V _pcas for a control P-type MOSFET 155 and a second constant voltage source V _pcas for a control N-type MOSFET 156. _This is a circuit configured using _ncas .

図示の双安定回路１５０は、第１のＣＭＯＳインバータ１５１と、第２のＣＭＯＳインバータ１５２と、バイアス用Ｐ型ＭＯＳＦＥＴ１５３と、バイアス用Ｎ型ＭＯＳＦＥＴ１５４と、上記制御用Ｐ型ＭＯＳＦＥＴ１５５と、上記制御用Ｎ型ＭＯＳＦＥＴ１５６とを備える。 The illustrated bistable circuit 150 includes a first CMOS inverter 151, a second CMOS inverter 152, a bias P-type MOSFET 153, a bias N-type MOSFET 154, the control P-type MOSFET 155, and the control N-type MOSFET 155. Type MOSFET 156.

第１のＣＭＯＳインバータ１５１は、第１のＰ型ＭＯＳＦＥＴ１６１と第１のＮ型ＭＯＳＦＥＴ１７１とから成る。第１のＰ型ＭＯＳＦＥＴ１６１および第１のＮ型ＭＯＳＦＥＴ１７１は、ゲート端子どうしが互いに接続され、またドレイン端子どうしも互いに接続されている。第１のＰ型ＭＯＳＦＥＴ１６１のソース端子には、バイアス用Ｐ型ＭＯＳＦＥＴ１５３を介して電源電圧Ｖ_ｄｄが供給される。第１のＮ型ＭＯＳＦＥＴ１７１のソース端子には、バイアス用Ｎ型ＭＯＳＦＥＴ１５４を介してグラウンド電圧Ｇｎｄが供給される。バイアス用Ｐ型ＭＯＳＦＥＴ１５３およびバイアス用Ｎ型ＭＯＳＦＥＴ１５４は、ゲート端子どうしが互いに接続されて、入力電圧Ｖ_ｉｎが印加される。 The first CMOS inverter 151 includes a first P-type MOSFET 161 and a first N-type MOSFET 171. In the first P-type MOSFET 161 and the first N-type MOSFET 171, gate terminals are connected to each other, and drain terminals are connected to each other. The power supply voltage _Vdd is supplied to the source terminal of the first P-type MOSFET 161 via the biasing P-type MOSFET 153. The ground voltage Gnd is supplied to the source terminal of the first N-type MOSFET 171 via the biasing N-type MOSFET 154. P-type MOSFET153 and bias N-type MOSFET154 The bias gate terminal to each other are connected to each other, the input voltage _{V in} is applied.

同様に、第２のＣＭＯＳインバータ１５２は、第２のＰ型ＭＯＳＦＥＴ１６２と第２のＮ型ＭＯＳＦＥＴ１７２とから成る。第２のＰ型ＭＯＳＦＥＴ１６２および第２のＮ型ＭＯＳＦＥＴ１７２は、ゲート端子どうしが互いに接続され、またドレイン端子どうしも互いに接続されている。第２のＰ型ＭＯＳＦＥＴ１６２のソース端子には、制御用Ｐ型ＭＯＳＦＥＴ１５５を介して電源電圧Ｖ_ｄｄが供給される。第２のＮ型ＭＯＳＦＥＴ１７２のソース端子には、制御用Ｎ型ＭＯＳＦＥＴ１５６を介してグラウンド電圧Ｇｎｄが供給される。制御用Ｐ型ＭＯＳＦＥＴ１５５のゲート端子には、上記第１の定電圧源Ｖ_ｐｃａｓが接続され、制御用Ｎ型ＭＯＳＦＥＴ１５６のゲート端子には、上記第２の定電圧源Ｖ_ｎｃａｓが接続される。 Similarly, the second CMOS inverter 152 includes a second P-type MOSFET 162 and a second N-type MOSFET 172. The gate terminals of the second P-type MOSFET 162 and the second N-type MOSFET 172 are connected to each other, and the drain terminals are connected to each other. The power supply voltage _Vdd is supplied to the source terminal of the second P-type MOSFET 162 via the control P-type MOSFET 155. The ground voltage Gnd is supplied to the source terminal of the second N-type MOSFET 172 via the control N-type MOSFET 156. The gate terminal of the control P-type MOSFET ₁₅₅ is connected to the first constant voltage source V _pcas , and the gate terminal of the control N-type MOSFET ₁₅₆ is connected to the second constant voltage source V _ncas .

第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子を第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のドレイン端子（第１のノードＳ１）に接続し、第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子を第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のドレイン端子（第２のノードＳ２）に接続することにより、交差結合が行われる。 The gate terminals of the FETs 162 and 172 constituting the second CMOS inverter 152 are connected to the drain terminals (first node S1) of the FETs 161 and 171 constituting the first CMOS inverter 151 to constitute the first CMOS inverter 151. By connecting the gate terminals of the FETs 161 and 171 to be connected to the drain terminals (second node S2) of the FETs 162 and 172 forming the second CMOS inverter 152, cross-coupling is performed.

第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子から出力電圧Ｖ_ｏｕｔが出力され、第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子から反転出力電圧／Ｖ_ｏｕｔが出力される。したがって、第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子は、Vout端子とも呼ばれ、第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子は、Vout(NOT)端子とも呼ばれる。 The output voltage V _out is output from the gate terminals of the FETs 161 and 171 forming the first CMOS inverter 151, and the inverted output voltage / V _out is output from the gate terminals of the FETs 162 and 172 forming the second CMOS inverter 152. . Therefore, the gate terminals of the FETs 161 and 171 forming the first CMOS inverter 151 are also called Vout terminals, and the gate terminals of the FETs 162 and 172 forming the second CMOS inverter 152 are also called Vout (NOT) terminals.

（動作）
電源電圧をＶ_ｄｄとすると、出力電圧Ｖ_ｏｕｔは、グラウンド電圧Ｇｎｄ又は電源電圧Ｖ_ｄｄで安定となる。そして、出力電圧Ｖ_ｏｕｔとして、ノイズによってグラウンド電圧Ｇｎｄと電源電圧Ｖ_ｄｄとが確率的に出力される。入力電圧Ｖ_ｉｎは、第１のＣＭＯＳインバータ１５１のバイアス入力に直接供給される。また、このとき出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率は、入力電圧Ｖ_ｉｎに応じて非線形に変化する。 (motion)
_Assuming that the power supply voltage is _Vdd , the output voltage _Vout becomes stable at the ground voltage Gnd or the power supply voltage _Vdd . Then, the ground voltage Gnd and the power supply voltage _Vdd are stochastically output as the output voltage _{Vout due} to noise. Input voltage _{V in} is supplied directly to the bias input of the first CMOS inverter 151. Also, the transition probability of the output voltage _{V out} at this time transitions between the supply voltage and _{V dd} to ground voltage Gnd changes nonlinearly with input voltage _{V in.}

（効果）
本第３実施例によれば、出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が、入力電圧Ｖ_ｉｎに対して非線形に変化する特性（非線形特性）を得ることができる。 (effect)
According to the third embodiment, a characteristic (non-linear characteristic) is obtained _in which the transition probability that the output voltage V _out transitions between the power supply voltage V _dd and the ground voltage Gnd changes nonlinearly with respect to the input voltage Vin. be able to.

（シミュレーション例）
図１６は、図１５の双安定回路１５０の入力電圧Ｖ_ｉｎを変化させた場合における、双安定回路１５０の出力電圧Ｖ_ｏｕｔの時間波形のシミュレーション結果を示す図である。シミュレーションの条件は、電源電圧Ｖ_ｄｄ＝０．４Ｖであり、振幅５００ｐＡのガウシアン電流ノイズをそれぞれ独立にVout端子、Vout(NOT)端子に加えて、入力電圧Ｖ_ｉｎを次のように設定したときの出力電圧Ｖ_ｏｕｔを、Cadence社製回路シミュレータspectreを用いてシミュレーションした。 (Simulation example)
Figure 16 is a diagram showing the case of changing the input voltage _{V in} of the bistable circuit 150, the simulation of the time waveform of the output voltage _{V out} of _the bistable circuit 150 results in Figure 15. The simulation conditions, a power supply voltage V _{dd =} 0.4V, when the Vout terminal independently Gaussian current noise amplitude 500 pA, in addition to the Vout (NOT) terminal, set the input voltage V _in as follows the output voltage V _out, was simulated using Cadence manufactured circuit simulator specter.

図１６の下段は、入力電圧Ｖ_ｉｎが０．１８Ｖのときのシミュレーション結果を示し、図１６の中段は、入力電圧Ｖ_ｉｎが０．２Ｖのときのシミュレーション結果を示し、図１６の上段は、入力電圧Ｖ_ｉｎが０．２２Ｖのときのシミュレーション結果を示す。 The lower part of FIG. 16, the input voltage _{V in} is shown a simulation result when the 0.18 V, the middle part of FIG. 16, the input voltage _{V in} is shown a simulation result when the 0.2V, the upper part of FIG. 16, input voltage _{V in} is showing a simulation result at the time of 0.22V.

図１６から、入力電圧Ｖ_ｉｎが０．１８Ｖ、０．２Ｖ、０．２２Ｖと増加していくと、電源電圧Ｖ_ｄｄに滞在する時間が減少していくことわかる。このことから、電源電圧Ｖ_ｄｄにおける安定性がグラウンド電圧Ｇｎｄに対して減少していくことが理解できる。また、入力電圧Ｖ_ｉｎが０．１８Ｖ、０．２２Ｖのときにくらべて、入力電圧Ｖ_ｉｎが０．２Ｖのときは、電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する回数が、多いことが見てとれる。 From Figure 16, the input voltage _{V in} 0.18 V, 0.2V, when increases with 0.22V, seen that the time to stay in the power supply voltage _{V dd} is decreased. From this, it can be understood that the stability at the power supply voltage V _dd decreases with respect to the ground voltage Gnd. Furthermore, compared to when the input voltage _{V in} 0.18 V, the 0.22V, when the input voltage _{V in} is of 0.2V, the number of transitions between the supply voltage and _{V dd} to ground voltage Gnd, often You can see that.

さらに、図１７は、同じシミュレーション条件において、入力電圧Ｖ_ｉｎを変化させたときの双安定回路１５０の出力電圧Ｖ_ｏｕｔの平均値、および遷移確率を示す図である。図１７の上段は、入力電圧Ｖ_ｉｎを０Ｖから４００ｍＶの範囲で変化させた場合における、出力電圧Ｖ_ｏｕｔの時間平均のシミュレーション結果を示す。図１７の下段は、１０ミリ秒の間に、出力電圧Ｖ_ｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖ_ｄｄへと変化した回数をシミュレーションした結果を示す。 Further, FIG. 17, in the same simulation conditions, the average value of the output voltage V _out of _the bistable circuit 150 when changing the input voltage V _in, and a diagram showing the transition probability. The upper part of FIG. 17, in the case where the input voltage _{V in} is varied in the range of 400mV from 0V, indicating the time average of the simulation results of the output voltage _{V out.} The lower part of FIG. 17 shows the result of simulating the number of times that the output voltage V _out has changed from the ground voltage Gnd to the power supply voltage V _dd during 10 milliseconds.

図１７下段に示す結果から、出力電圧Ｖ_ｏｕｔの遷移確率が入力電圧Ｖ_ｉｎによって非線形に変化することを確認できる。 From the results shown in FIG. 17 lower part, it can be confirmed that the transition probability of the output voltage V _out varies nonlinearly with the input voltage V _in.

（構成）
次に、本発明の第４実施例による半導体装置を構成するストカスティック回路の構成について説明する。 (Constitution)
Next, the configuration of a stochastic circuit constituting a semiconductor device according to a fourth embodiment of the present invention will be described.

図１８は、本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路１８０の構成を示す図である。 FIG. 18 is a diagram showing a configuration of a bistable circuit 180 used for a stochastic circuit of a semiconductor device according to a fourth embodiment of the present invention.

図１８に示すように、図示の双安定回路１８０は、第１及び第２のインバータ１８１、１８２を連結した双安定回路にリーク素子（ｌｅａｋ）１８３を接続した構成をしている。リーク素子１８３は、出力電圧Ｖ_ｏｕｔと反転出力電圧／Ｖ_ｏｕｔとを繋ぐように接続されている。また、リーク素子１８３は入力電圧Ｖ_ｉｎによって、そのリークの大きさを調整できる構成とする。 As shown in FIG. 18, the illustrated bistable circuit 180 has a configuration in which a leak element (leak) 183 is connected to a bistable circuit in which first and second inverters 181 and 182 are connected. The leak element 183 is connected so as to connect the output voltage _Vout and the inverted output voltage / _Vout . Further, the leak element 183 by the input voltage V _in, a configuration capable of adjusting the size of the leak.

（動作）
リーク素子１８３によるリークが発生すると双安定回路１８０の安定性が低下する。このため、ノイズによって出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が変化する。 (motion)
When a leak occurs due to the leak element 183, the stability of the bistable circuit 180 decreases. For this reason, the transition probability at which the output voltage _Vout transitions between the power supply voltage _Vdd and the ground voltage Gnd changes due to noise.

（効果）
本第４実施例によれば、入力電圧Ｖ_ｉｎによって出力電圧Ｖ_ｏｕｔの電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間の遷移確率を非線形に変化させることができる。 (effect)
According to the fourth embodiment, it is possible to change the probabilities of transitions between the supply voltage and V _dd to ground voltage Gnd of the output voltage V _out by the input voltage V _in the non-linear.

（構成）
次に、本発明の第５実施例による半導体装置を構成するストカスティック回路の構成について説明する。 (Constitution)
Next, the configuration of a stochastic circuit constituting a semiconductor device according to a fifth embodiment of the present invention will be described.

図１９は、本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路１９０の構成を示す図である。 FIG. 19 is a diagram showing a configuration of a bistable circuit 190 used in a stochastic circuit of a semiconductor device according to a fourth embodiment of the present invention.

図示の双安定回路１９０は、上記第４実施例の構成で用いたインバータ１８１、１８２をＣＭＯＳ構成で実装し、リーク素子１８３をＰ型ＭＯＳＦＥＴ１９３によって実装した構成をしている。 The illustrated bistable circuit 190 has a configuration in which the inverters 181 and 182 used in the configuration of the fourth embodiment are mounted in a CMOS configuration, and the leak element 183 is mounted by a P-type MOSFET 193.

詳述すると、図示の双安定回路１９０は、第１のＣＭＯＳインバータ１９１と、第２のＣＭＯＳインバータ１９２と、上記Ｐ型ＭＯＳＦＥＴ１９３とを備える。 More specifically, the illustrated bistable circuit 190 includes a first CMOS inverter 191, a second CMOS inverter 192, and the P-type MOSFET 193.

第１のＣＭＯＳインバータ１９１は、第１のＰ型ＭＯＳＦＥＴ２０１と第１のＮ型ＭＯＳＦＥＴ２１１とから成る。第１のＰ型ＭＯＳＦＥＴ２０１および第１のＮ型ＭＯＳＦＥＴ２１１は、ゲート端子どうしが互いに接続されている。また、第１のＰ型ＭＯＳＦＥＴ２０１および第１のＮ型ＭＯＳＦＥＴ２１１は、ドレイン端子どうしも互いに接続されている。第１のＰ型ＭＯＳＦＥＴ２０１のソース端子には、電源電圧Ｖ_ｄｄが供給される。第１のＮ型ＭＯＳＦＥＴ２１１のソース端子には、グラウンド電圧Ｇｎｄが供給される。 The first CMOS inverter 191 includes a first P-type MOSFET 201 and a first N-type MOSFET 211. The gate terminals of the first P-type MOSFET 201 and the first N-type MOSFET 211 are connected to each other. Further, the first P-type MOSFET 201 and the first N-type MOSFET 211 are connected to each other at the drain terminals. The power supply voltage _Vdd is supplied to the source terminal of the first P-type MOSFET 201. The ground voltage Gnd is supplied to the source terminal of the first N-type MOSFET 211.

同様に、第２のＣＭＯＳインバータ１９２は、第２のＰ型ＭＯＳＦＥＴ２０２と第２のＮ型ＭＯＳＦＥＴ２１２とから成る。第２のＰ型ＭＯＳＦＥＴ２０２および第２のＮ型ＭＯＳＦＥＴ２１２は、ゲート端子どうしが互いに接続されている。また、第２のＰ型ＭＯＳＦＥＴ２０２および第２のＮ型ＭＯＳＦＥＴ２１２は、ドレイン端子どうしも互いに接続されている。第２のＰ型ＭＯＳＦＥＴ２０２のソース端子には、電源電圧Ｖ_ｄｄが供給される。第２のＮ型ＭＯＳＦＥＴ２１２のソース端子には、グラウンド電圧Ｇｎｄが供給される。 Similarly, the second CMOS inverter 192 includes a second P-type MOSFET 202 and a second N-type MOSFET 212. The gate terminals of the second P-type MOSFET 202 and the second N-type MOSFET 212 are connected to each other. The drain terminals of the second P-type MOSFET 202 and the second N-type MOSFET 212 are connected to each other. A power supply voltage _Vdd is supplied to a source terminal of the second P-type MOSFET 202. The source terminal of the second N-type MOSFET 212 is supplied with the ground voltage Gnd.

第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子を第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のドレイン端子（第１のノードＳ１）に接続し、第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子を第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のドレイン端子（第２のノードＳ２）に接続することにより、交差結合が行われる。 The gate terminals of the FETs 202 and 212 constituting the second CMOS inverter 192 are connected to the drain terminals (first node S1) of the FETs 201 and 211 constituting the first CMOS inverter 191 to constitute the first CMOS inverter 191. By connecting the gate terminals of the FETs 201 and 211 to the drain terminals (second node S2) of the FETs 202 and 212 constituting the second CMOS inverter 192, cross-coupling is performed.

第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子から出力電圧Ｖ_ｏｕｔが出力される。第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子から反転出力電圧／Ｖ_ｏｕｔが出力される。したがって、第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子は、Vout端子とも呼ばれる。第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子は、Vout(NOT)端子とも呼ばれる。 An output voltage _Vout is output from the gate terminals of the FETs 201 and 211 constituting the first CMOS inverter 191. Inverted output voltage / _Vout is output from the gate terminals of FETs 202 and 212 constituting second CMOS inverter 192. Therefore, the gate terminals of the FETs 201 and 211 constituting the first CMOS inverter 191 are also called Vout terminals. The gate terminals of the FETs 202 and 212 constituting the second CMOS inverter 192 are also called Vout (NOT) terminals.

Ｐ型ＭＯＳＦＥＴ１９３のソース端子およびドレイン端子が、第１および第２のノードＳ１およびＳ２に接続されている。Ｐ型ＭＯＳＦＥＴ１９３のゲート端子に、入力電圧Ｖ_ｉｎが印加される。 A source terminal and a drain terminal of the P-type MOSFET 193 are connected to the first and second nodes S1 and S2. The gate terminal of the P-type MOSFET193, the input voltage _{V in} is applied.

（動作）
入力電圧Ｖ_ｉｎが小さくなるとＰ型ＭＯＳＦＥＴ１９３を流れるリーク電流が大きくなるために双安定回路１９０の安定性が悪くなる。その結果、出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が大きくなる。 (motion)
Input voltage _{V in} becomes the stability of the bistable circuit 190 to the leakage current becomes large is deteriorated through the P-type MOSFET193 small. As a result, the transition probability that the output voltage _Vout transitions between the power supply voltage _Vdd and the ground voltage Gnd increases.

（効果）
本第５実施例によれば、双安定回路１９０をＣＭＯＳ構成で実装しているため、出力電圧Ｖ_ｏｕｔが遷移するとき以外の電力が抑えられ、低消費電力な実装となる。 (effect)
According to the fifth embodiment, since the bistable circuit 190 is mounted in a CMOS configuration, power other than when the output voltage V _out transitions is suppressed, resulting in mounting with low power consumption.

（シミュレーション例）
図２０は、図１９の双安定回路１９０に様々な入力電圧Ｖ_ｉｎを印加した場合における、出力電圧Ｖ_ｏｕｔの時間波形をシミュレーションした結果を示す図である。シミュレーション条件は、電源電圧Ｖ_ｄｄ＝０．２Ｖであり、大きさ１５０ｐＡのガウシアン電流ノイズをそれぞれ独立にVout端子、Vout(NOT)端子に加えて、入力電圧Ｖ_ｉｎを次のように設定して、Cadence社製回路シミュレータspectreを用いてシミュレーションをした。 (Simulation example)
Figure 20 is a drawing showing the case of applying a variety of input voltage V _in the bistable circuit 190 in FIG. 19, the results of simulation of the time waveform of the output voltage V _out. Simulation conditions are power supply voltage V _{dd =} 0.2V, independently Vout terminal Gaussian current noise magnitude 150 pA, in addition to the Vout (NOT) terminal, set the input voltage V _in as follows The simulation was performed using a circuit simulator spectre manufactured by Cadence.

図２０の上段は、入力電圧Ｖ_ｉｎが２５ｍＶのときのシミュレーション結果を示し、図２０の中段は、入力電圧Ｖ_ｉｎが５０ｍＶのときのシミュレーション結果を示し、図２０の下段は、入力電圧Ｖ_ｉｎが１５０ｍＶのときのシミュレーション結果を示す。 The upper part of FIG. 20, the input voltage _{V in} is shown a simulation result when the 25 mV, the middle part of FIG. 20, the input voltage _{V in} is shown a simulation result when the 50 mV, the lower part of FIG. 20, the input voltage _{V in} Shows a simulation result when is 150 mV.

図２０から、入力電圧Ｖ_ｉｎが小さいと、出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が大きく、入力電圧Ｖ_ｉｎが大きいと、出力電圧Ｖ_ｏｕｔが電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が小さくなることがわかる。 From Figure 20, when the input voltage _{V in} is low, largely transition probability output voltage _{V out} transitions between the supply voltage and _{V dd} to ground voltage Gnd is, the input voltage _{V in} is high, the output voltage _{V out} is the power It can be seen that the transition probability of transition between the voltage _Vdd and the ground voltage Gnd is reduced.

さらに、図２１は、同じシミュレーション条件において、入力電圧Ｖ_ｉｎを０Ｖから２００ｍＶまでの範囲で変化させた場合における、出力電圧Ｖ_ｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖ_ｄｄへと変化した回数をシミュレーションした結果を示す図である。図２１から、出力電圧Ｖ_ｏｕｔの遷移確率が入力電圧Ｖ_ｉｎによって非線形に変化することがわかる。 Further, FIG. 21, in the same simulation conditions, in the case where the input voltage _{V in} varied in the range from 0V to 200 mV, the simulation of the number of times the output voltage _{V out} is changed from the ground voltage Gnd to the power supply voltage _{V dd} It is a figure showing a result. From Figure 21, it can be seen that the transition probability of the output voltage _{V out} varies nonlinearly with the input voltage _{V in.}

図２２は、本発明の第５実施例による半導体装置のストカスティック回路に用いられる出力回路２２０の構成を示す図である。 FIG. 22 is a diagram showing a configuration of an output circuit 220 used in a stochastic circuit of a semiconductor device according to a fifth embodiment of the present invention.

図示の出力回路２２０は、図７に示した上記第１実施例で説明した出力回路７６を、スイッチドキャパシタで構成した回路（以下、スイッチドキャパシタ回路という）である。スイッチドキャパシタとは、スイッチとキャパシタとにより構成される回路技術のことである。図示の出力回路２２０は、例えば、一つのキャパシタCswと、第１および第２のスイッチSW1、SW2とから成る。 The illustrated output circuit 220 is a circuit in which the output circuit 76 described in the first embodiment shown in FIG. 7 is configured with a switched capacitor (hereinafter, referred to as a switched capacitor circuit). The switched capacitor is a circuit technology configured by a switch and a capacitor. The illustrated output circuit 220 includes, for example, one capacitor Csw and first and second switches SW1 and SW2.

図２２に示すスイッチドキャパシタ回路２２０では、キャパシタCswの片方の端子はグラウンドへ接続され、もう片方の端子は二つのスイッチSW1、SW2のそれぞれの端子に接続される。第１のスイッチSW1のもう片方の端子は、電源電圧Ｖ_ｄｄが供給される電源端子へと接続される。第２のスイッチSW2のもう片方の端子は、出力電圧Ｖ_ｏｕｔを出力する電流出力端子となる。 In the switched capacitor circuit 220 shown in FIG. 22, one terminal of the capacitor Csw is connected to the ground, and the other terminal is connected to each terminal of the two switches SW1 and SW2. The other terminal of the first switch SW1 is connected to a power supply terminal to which the power supply voltage _Vdd is supplied. The other terminal of the second switch SW2 is a current output terminal that outputs the output voltage _Vout .

スイッチにはオン状態と、オフ状態がある。オン状態とはスイッチ間の抵抗が低い状態を表しており、オフ状態とはスイッチ間の抵抗が高い状態を表している。各スイッチの状態は、双安定回路７２（図７）から出力された出力電圧Ｖ_ｏｕｔの状態(ハイレベル電圧Ｖ_Ｈ、またはローレベル電圧Ｖ_Ｌ)によって、オン状態、またはオフ状態をとる。 Switches have an on state and an off state. The ON state indicates a state where the resistance between the switches is low, and the OFF state indicates a state where the resistance between the switches is high. The state of each switch is turned on or off depending on the state of the output voltage _Vout (high-level voltage _VH or low-level voltage _VL ) output from the bistable circuit 72 (FIG. 7).

第１のスイッチSW1の状態と第２のスイッチSW2の状態とは基本的に反転している。すなわち、第１のスイッチSW1がオンのときには第２のスイッチSW2がオフとなっており、第１のスイッチSW1がオフのときには第２のスイッチSW2がオンとなっているものとする。 The state of the first switch SW1 and the state of the second switch SW2 are basically reversed. That is, it is assumed that when the first switch SW1 is on, the second switch SW2 is off, and when the first switch SW1 is off, the second switch SW2 is on.

（動作）
双安定回路７２から出力された出力電圧Ｖ_ｏｕｔが、電源電圧Ｖ_ｄｄとグラウンド電圧Ｇｎｄとの間を遷移するたびに、第１および第２のスイッチSW1,SW2がそれぞれオン状態からオフ状態、もしくはオフ状態からオン状態へと変化する。第１のスイッチSW1がオン状態、第２のスイッチSW2がオフ状態のときは、キャパシタCswに電荷Csw・Vddが蓄積される。第１のスイッチSW1がオフ、第２のスイッチSW2がオンのときは、キャパシタCswに電荷Csw・Vout,swが蓄積される。ここでVout,swはスイッチドキャパシタ回路２２０の出力端子の電圧を示している。このとき、前記二つの電荷の差分Csw・(Vdd-Vout,sw)が出力される。スイッチ開閉がfswの繰り返し周波数を持つとする。この場合、時間平均した出力電流Ioutは、下記の数３で表すことができる。

(motion)
Each time the output voltage _Vout output from the bistable circuit 72 transitions between the power supply voltage _Vdd and the ground voltage Gnd, the first and second switches SW1 and SW2 respectively change from an on state to an off state, or The state changes from the off state to the on state. When the first switch SW1 is on and the second switch SW2 is off, the charge Csw · Vdd is accumulated in the capacitor Csw. When the first switch SW1 is off and the second switch SW2 is on, charges Csw.Vout, sw are accumulated in the capacitor Csw. Here, Vout, sw indicates the voltage of the output terminal of the switched capacitor circuit 220. At this time, the difference Csw · (Vdd−Vout, sw) between the two charges is output. Assume that the switch has a repetition frequency of fsw. In this case, the output current Iout averaged over time can be expressed by the following Equation 3.

（効果）
前記繰り返し周波数fswは双安定回路７２の出力電圧Ｖ_ｏｕｔの遷移確率に相当する。このため、出力電圧Ｖ_ｏｕｔの遷移確率に比例した出力電流Ioutを出力することができる。また、スイッチドキャパシタ回路２２０は、製造ばらつきの小さい、スイッチとキャパシタとで構成されているため、集積が容易になる。 (effect)
The repetition frequency fsw corresponds to the transition probability of the output voltage _Vout of the bistable circuit 72. For this reason, it is possible to output the output current Iout proportional to the transition probability of the output voltage _Vout . In addition, since the switched capacitor circuit 220 includes a switch and a capacitor with small manufacturing variations, integration is facilitated.

（構成）
次に、本発明の第７実施例による半導体装置を構成するストカスティック回路の構成について説明する。 (Constitution)
Next, the configuration of a stochastic circuit constituting a semiconductor device according to a seventh embodiment of the present invention will be described.

図２３は、本発明の第７実施例による半導体装置のストカスティック回路に用いられる出力回路２３０の構成を示す図である。 FIG. 23 is a diagram showing a configuration of an output circuit 230 used in a stochastic circuit of a semiconductor device according to a seventh embodiment of the present invention.

図示の出力回路２３０は、上記第６実施例で説明したスイッチドキャパシタ回路２２０の第１および第２のスイッチSW1,SW2を、Ｐ型ＭＯＳＦＥＴ (ＰＭＯＳ)２３１とＮ型ＭＯＳＦＥＴ (ＭＭＯＳ)２３２とでそれぞれ構成した回路である。 In the illustrated output circuit 230, the first and second switches SW1 and SW2 of the switched capacitor circuit 220 described in the sixth embodiment are connected by a P-type MOSFET (PMOS) 231 and an N-type MOSFET (MMOS) 232. These are the configured circuits.

出力電圧Ｖ_ｏｕｔが、ＰＭＯＳ２３１とＮＭＯＳ２３２のゲート端子にそれぞれ供給される。ＰＭＯＳ２３１のソース端子に電源電圧Ｖ_ｄｄが供給される。ＰＭＯＳ２３１のドレイン端子と、ＮＭＯＳ２３２のドレイン端子と、キャパシタCswの片方の端子とが接続される。キャパシタCswのもう片方の端子にはグラウンド電圧Ｇｎｄが供給される。出力電流IoutはＮＭＯＳ２３２のソース端子から出力される。 The output voltage V _out is supplied to the gate terminals of the PMOS 231 and the NMOS 232, respectively. The power supply voltage _Vdd is supplied to the source terminal of the PMOS 231. The drain terminal of the PMOS 231, the drain terminal of the NMOS 232, and one terminal of the capacitor Csw are connected. The other terminal of the capacitor Csw is supplied with the ground voltage Gnd. The output current Iout is output from the source terminal of the NMOS 232.

（動作）
出力電圧Ｖ_ｏｕｔがローレベル電圧Ｖ_Ｌのときは、ＰＭＯＳ２３１はオン状態となり、ＮＭＯＳ２３２はオフ状態となる。出力電圧Ｖ_ｏｕｔがハイレベル電圧Ｖ_Ｈのときは、ＰＭＯＳ２３１はオフ状態となり、ＮＭＯＳ２３２はオン状態となる。出力電圧Ｖ_ｏｕｔの遷移確率がfswであるとき、出力電流Ioutの平均値は上記数３で表すことができる。ここでVout,swは、ＮＭＯＳ２３２のソース端子の電圧を示す。 (motion)
When the output voltage V _out is the low level voltage _VL , the PMOS 231 is turned on and the NMOS 232 is turned off. When the output voltage _{V out} is at the high level voltage _{V H,} PMOS231 is turned off, NMOS232 is turned on. When the transition probability of the output voltage V _out is fsw, the average value of the output current Iout can be expressed by the above equation (3). Here, Vout, sw indicates the voltage of the source terminal of the NMOS 232.

（効果）
スイッチとしてＮＭＯＳ２３２とＰＭＯＳ２３１を使用しているため、第１のスイッチSW1と第２のスイッチSW2の状態は常に反転している状況にすることができる。これにより、電源電圧Ｖ_ｄｄの電源端子から電圧Vout,swを出力する出力端子に直接流れる電流を抑制し、低消費電力化することができる。 (effect)
Since the NMOS 232 and the PMOS 231 are used as switches, the state of the first switch SW1 and the state of the second switch SW2 can be in a state where they are always inverted. As a result, current flowing directly from the power supply terminal of the power supply voltage _Vdd to the output terminal that outputs the voltage Vout, sw can be suppressed, and power consumption can be reduced.

（シミュレーション例）
図２４は、入力電圧Ｖ_ｉｎを変化させた場合における、出力電圧Ｖ_ｏｕｔの遷移確率と、電流出力Ioutの平均値のシミュレーション結果を示す図である。図２４の上段は、入力電圧Ｖ_ｉｎを変化させた場合における、出力電圧Ｖ_ｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖ_ｄｄへと変化した回数のシミュレーション結果を示す。図２４の下段は、出力電流Ioutの平均値のシミュレーション結果を示す。シミュレーションの条件は、電源電圧Ｖ_ｄｄ＝０．４Ｖであり、振幅４００ｐＡのガウシアン電流ノイズをそれぞれ独立に、Vout端子、Vout(NOT)端子に加えて、Cadence社製回路シミュレータspectreを用いてシミュレーションをした。 (Simulation example)
Figure 24 is with changes in input voltage V _in, the transition probability of the output voltage V _out, is a diagram showing simulation results of the mean value of the current output Iout. The upper part of FIG. 24, with changes in the input voltage _{V in,} shows the simulation results for the number of times the output voltage _{V out} is changed from the ground voltage Gnd to the power supply voltage _{V dd.} The lower part of FIG. 24 shows a simulation result of the average value of the output current Iout. The simulation conditions are as follows: power supply voltage V _dd = 0.4 V, Gaussian current noise having an amplitude of 400 pA is independently added to the Vout terminal and Vout (NOT) terminal, and the simulation is performed using a circuit simulator specter manufactured by Cadence. did.

図２４に示す結果より、入力電圧Ｖ_ｉｎを変化させたときの出力電流Ioutの平均値は、入力電圧Ｖ_ｉｎを変化させたときの出力電圧Ｖ_ｏｕｔの遷移確率と同様の変化をしていることがわかる。 From the results shown in FIG. 24, the average value of the output current Iout when changing the input voltage V _in is in the same change as the transition probability of the output voltage V _out when changing the input voltage V _in You can see that.

以上説明したように、本実施形態では、ストカスティック回路５２（図５）を構成する双安定回路７２（図７）は、出力電圧Ｖ_ｏｕｔとしてハイレベル電圧（Ｖ_Ｈ）又はローレベル電圧（Ｖ_Ｌ）といった二つの安定した状態を遷移するデジタル的な回路構成となっている。そのため、デジタル回路の利点である高集積性を実現することができる。さらに、ストカスティック回路５２は、ＣＭＯＳで構成されている。これにより、バイポーラトランジスタ回路と比較して低消費電力化が可能である。 As described above, in the present embodiment, the bistable circuit 72 (FIG. 7) configuring the stochastic circuit 52 (FIG. 5) outputs the high-level voltage (V _H ) or the low-level voltage (V) as the output voltage V _out. _L ) and a digital circuit configuration that transitions between two stable states. Therefore, high integration which is an advantage of a digital circuit can be realized. Further, the stochastic circuit 52 is constituted by CMOS. As a result, power consumption can be reduced as compared with a bipolar transistor circuit.

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 As described above, the present invention has been described with reference to the exemplary embodiments and examples. However, the present invention is not limited to the exemplary embodiments and examples. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.

１入力部
２ノイズ入力部
３双安定回路部
４出力回路部
５０非線形回路
５２ストカスティック回路
７０ストカスティック回路
７２双安定回路
７４ノイズ印加回路
７６出力回路
１１０双安定回路
１１１第１のインバータ
１１２第２のインバータ
１５０双安定回路
１５１第１のＣＭＯＳインバータ
１５２第２のＣＭＯＳインバータ
１５３バイアス用Ｐ型ＭＯＳＦＥＴ
１５４バイアス用Ｎ型ＭＯＳＦＥＴ
１５５制御用Ｐ型ＭＯＳＦＥＴ
１５６制御用Ｎ型ＭＯＳＦＥＴ
１６１第１のＰ型ＭＯＳＦＥＴ
１６２第２のＰ型ＭＯＳＦＥＴ
１７１第１のＮ型ＭＯＳＦＥＴ
１７２第２のＮ型ＭＯＳＦＥＴ
１８０双安定回路
１８１第１のインバータ
１８２第２のインバータ
１８３リーク素子（ｌｅａｋ）
１９０双安定回路
１９１第１のＣＭＯＳインバータ
１９２第２のＣＭＯＳインバータ
１９３Ｐ型ＭＯＳＦＥＴ
２０１第１のＰ型ＭＯＳＦＥＴ
２０２第２のＰ型ＭＯＳＦＥＴ
２１１第１のＮ型ＭＯＳＦＥＴ
２１２第２のＮ型ＭＯＳＦＥＴ
２２０出力回路（スイッチドキャパシタ回路）
２３０出力回路（スイッチドキャパシタ回路）
２３１Ｐ型ＭＯＳＦＥＴ (ＰＭＯＳ)
２３２Ｎ型ＭＯＳＦＥＴ (ＭＭＯＳ)
Csw キャパシタ
SW1 第１のスイッチ
SW2 第２のスイッチ
Ｖ_ｄｄ電源電圧
Ｖ_ｉｎ、ｖ_ｉｎ入力電圧
Ｖ_ｏｕｔ、ｖ_ｏｕｔ出力電圧
Ｉ_ｏｕｔ、ｉ_ｏｕｔ出力電流 Reference Signs List 1 input unit 2 noise input unit 3 bistable circuit unit 4 output circuit unit 50 nonlinear circuit 52 stochastic circuit 70 stochastic circuit 72 bistable circuit 74 noise applying circuit 76 output circuit 110 bistable circuit 111 first inverter 112 second Inverter 150 Bistable circuit 151 First CMOS inverter 152 Second CMOS inverter 153 P-type MOSFET for bias
154 N-type MOSFET for bias
155 P-type MOSFET for control
156 N-type MOSFET for control
161 First P-type MOSFET
162 Second P-type MOSFET
171 First N-type MOSFET
172 Second N-type MOSFET
180 Bistable circuit 181 First inverter 182 Second inverter 183 Leak
190 Bistable circuit 191 First CMOS inverter 192 Second CMOS inverter 193 P-type MOSFET
201 First P-type MOSFET
202 Second P-type MOSFET
211 First N-type MOSFET
212 Second N-type MOSFET
220 output circuit (switched capacitor circuit)
230 output circuit (switched capacitor circuit)
231 P-type MOSFET (PMOS)
232 N-type MOSFET (MMOS)
Csw capacitor
SW1 First switch
SW2 second switch V _dd power supply voltage V _{_in, v} _in the input voltage V _{_out, v} _out output voltage I _{_out, i} _out output current

Claims

入力電圧を印加する入力手段と、
前記入力電圧に応じて、ハイレベル電圧とローレベル電圧との間で遷移する出力電圧の遷移確率が非線形に変化する双安定回路と、
前記出力電圧の遷移確率に応じた出力電流を出力する出力手段と、
を備える半導体装置。 Input means for applying an input voltage;
A bistable circuit in which a transition probability of an output voltage that transitions between a high-level voltage and a low-level voltage changes nonlinearly according to the input voltage,
Output means for outputting an output current according to the transition probability of the output voltage,
A semiconductor device comprising:

前記双安定回路は、前記ハイレベル電圧又は前記ローレベル電圧において安定する内部構成を持ち、
前記半導体装置は、ノイズ印加により、前記ハイレベル電圧と前記ローレベル電圧との間を遷移させることができるノイズ印加手段を更に備え、
前記入力手段は、前記遷移確率を前記入力電圧によって非線形に変化させる、
請求項１に記載の半導体装置。 The bistable circuit has an internal configuration that is stable at the high-level voltage or the low-level voltage,
The semiconductor device further includes a noise applying unit that can transition between the high-level voltage and the low-level voltage by applying noise.
The input means changes the transition probability non-linearly according to the input voltage,
The semiconductor device according to claim 1.

前記双安定回路は、第１のインバータと第２のインバータとを備え、前記第１のインバータの出力と前記第２のインバータの入力とが接続され、かつ前記第２のインバータの出力と前記第１のインバータの入力とが接続された回路から成り、
前記入力手段に印加される前記入力電圧は、前記第１のインバータのバイアス電圧として印加され、
前記ハイレベル電圧又は前記ローレベル電圧は、前記第１のインバータの出力と前記第２のインバータの入力との接続ラインから出力され、
前記ハイレベル電圧又は前記ローレベル電圧が出力される前記遷移確率は、前記第１のインバータのバイアス電圧の増減に応じて、シグモイド関数にしたがって変化する、
請求項２に記載の半導体装置。 The bistable circuit includes a first inverter and a second inverter, an output of the first inverter is connected to an input of the second inverter, and an output of the second inverter is connected to the second inverter. A circuit connected to the input of the first inverter,
The input voltage applied to the input means is applied as a bias voltage of the first inverter;
The high-level voltage or the low-level voltage is output from a connection line between an output of the first inverter and an input of the second inverter,
The transition probability at which the high-level voltage or the low-level voltage is output changes according to a sigmoid function according to an increase or decrease in a bias voltage of the first inverter.
The semiconductor device according to claim 2.

前記双安定回路は、前記第１のインバータの出力と前記第２のインバータの入力の接続ラインと、前記第１のインバータの入力と前記第２のインバータの出力の接続ラインとの間に接続されたリーク素子を備え、
前記双安定回路は、前記入力手段による前記入力電圧により、前記リーク素子によるリークの大きさを調整可能に構成されている、請求項３に記載の半導体装置。 The bistable circuit is connected between a connection line between an output of the first inverter and an input of the second inverter, and a connection line between an input of the first inverter and an output of the second inverter. Equipped with a leak element
4. The semiconductor device according to claim 3, wherein the bistable circuit is configured to be able to adjust a magnitude of a leak by the leak element by the input voltage from the input unit. 5.

前記出力手段は、スイッチドキャパシタで構成され、
前記双安定回路の出力電圧が前記スイッチドキャパシタへ印加される請求項１に記載の半導体装置。 The output means is constituted by a switched capacitor,
2. The semiconductor device according to claim 1, wherein an output voltage of said bistable circuit is applied to said switched capacitor.

前記双安定回路は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）で構成される、請求項１から５の何れか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the bistable circuit is configured by a complementary metal-oxide semiconductor (CMOS).

前記出力手段は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）で構成される、請求項１から５の何れか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the output unit is configured by a complementary metal-oxide semiconductor (CMOS).